CN109768092A - 一种功率半导体器件制造方法及功率半导体器件 - Google Patents

Abstract

本发明提供一种功率半导体器件制造方法，包括：提供衬底及第一掺杂层，在所述第一掺杂层表面进行掺杂并形成第二掺杂层；在所述第二掺杂层上进行刻蚀并形成器件沟槽；在所述器件沟槽内堆叠栅极；以及在所述第一掺杂层上堆叠肖特基势垒层以及金属层；在不改变掩模版或者光刻胶位置以及不改变制程过程中光刻次数的情况下进行第二掺杂层掺杂，并形成PN结，降低了工艺难度，提高良品率；具有第二掺杂层的功率半导体器件的峰值电场强度较低，因此能够抑制所述功率半导体器件的反向漏电流；而且第二掺杂层与第一掺杂层形成的PN结将导通，能够承受更大的电流浪涌冲击，提高所述功率半导体器件的性能、使用可靠性以及使用寿命。

Description

一种功率半导体器件制造方法及功率半导体器件

技术领域

本发明涉及半导体技术领域，特别是涉及一种功率半导体器件制造方法及功率半导体器件。

背景技术

肖特基二极管是金属电极为正极，以N型半导体为负极，利用二者接触面上形成的势垒具有整流特性而制成的金属-半导体器件。因为N型半导体中存在着大量的电子，贵金属中仅有极少量的自由电子，所以电子便从浓度高的N型半导体中向浓度低的金属电极中扩散。随着电子不断从N型半导体扩散到金属电极，N型半导体表面电子浓度逐渐降低，表面电中性被破坏，于是就形成势垒，其电场方向为N型半导体至金属电极。但在该电场作用之下，金属电极中的电子也会产生从金属电极至N型半导体的漂移运动，从而消弱了由于扩散运动而形成的电场。当建立起一定宽度的空间电荷区后，电场引起的电子漂移运动和浓度不同引起的电子扩散运动达到相对的平衡，便形成了肖特基势垒。在肖特基二极管的使用过程中，肖特基势垒附近会产生电场，进而可能导致肖特基二极管产生反向漏电流，不仅影响肖特基二极管的正常使用，而且影响肖特基二极管的寿命。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种功率半导体器件制造方法及功率半导体器件，用于解决现有技术中肖特基势垒附近电场引起肖特基二极管产生反向漏电流的情况。

为实现上述目的及其他相关目的，本发明提供一种功率半导体器件制造方法，包括：提供衬底及第一掺杂层，在所述第一掺杂层表面进行掺杂并形成第二掺杂层；在所述第二掺杂层上进行刻蚀并形成器件沟槽；在所述器件沟槽内堆叠栅极；以及在所述第一掺杂层上堆叠肖特基势垒层以及金属层。

可选的，在所述第二掺杂层上进行刻蚀并形成器件沟槽之前，以掩模版的窗口与所述第一掺杂层对应的区域进行掺杂，或者在所述第一掺杂层上光刻胶对应的区域进行掺杂。

可选的，所述第一掺杂层为P型掺杂，所述第二掺杂层为N型掺杂；或者，所述第一掺杂层为N型掺杂，所述第二掺杂层为P型掺杂。

可选的，所述第一掺杂层的掺杂浓度为1e15cm^-3至1e16cm^-3，所述第二掺杂层的掺杂浓度为1e16cm^-3至1e21cm^-3。

可选的，所述N型掺杂的掺杂离子包含P、或As中的至少一种。

可选的，所述P型掺杂的掺杂离子包含B、或BF₂中的至少一种。

可选的，所述栅极两侧的第二掺杂层的位置关于所述栅极的轴线对称。

可选的，定义垂直于所述第二掺杂层所在平面的方向为第一方向，所述栅极的一侧的第二掺杂层在所述第一方向上的长度为0.7至2.5微米。

可选的，定义平行于所述第二掺杂层所在平面的方向为第二方向，所述栅极的一侧的第二掺杂层在所述第二方向上的长度为0.5至2微米。

一种功率半导体器件，利用所述的功率半导体器件制造方法制成所述功率半导体器件，其特征在于：包括：所述衬底以及依次堆叠在所述衬底上的所述第一掺杂层、所述肖特基势垒层、所述金属层；所述第一掺杂层包括多个所述栅极，每个所述栅极的两侧均包括所述第二掺杂层。

如上所述，本发明的一种功率半导体器件制造方法及功率半导体器件，具有以下有益效果：

在不改变掩模版或者光刻胶位置以及不改变制程过程中光刻次数的情况下进行第二掺杂层掺杂，并形成PN结，降低了工艺难度，提高良品率；

具有第二掺杂层的功率半导体器件的峰值电场强度低于不具有第二掺杂层的功率半导体器件的峰值电场强度，使得台面表面的峰值电场值得以降低，因此能够抑制所述功率半导体器件的反向漏电流；另一方面，所述功率半导体器件在承受大电流冲击的过程中，第二掺杂层与第一掺杂层形成的PN结将导通，与肖特基势垒层相比，第二掺杂层能够承受更大的正向电流密度，因此能够承受更大的电流浪涌冲击，提高所述功率半导体器件的性能、使用可靠性以及使用寿命；

第一掺杂层与第二掺杂层可以进行掺杂浓度控制，并在第一掺杂层与第二掺杂层之间形成单边突变PN结，单边突变PN结两侧的空间电荷区宽度与掺杂浓度近似成反比，所以掺杂浓度越高，空间电荷区宽度越窄，在单边突变PN结中单边突变结的空间电荷区主要向(N型一边)扩展的，而且(N型一边的掺杂浓度越低)，伸展就越远,势垒区愈宽，进而肖特基势垒层附近产生的最大电场强度也愈小。

附图说明

图1显示为本发明实施例中功率半导体器件制造方法的流程示意图。

图2显示为本发明实施例中功率半导体器件制造方法步骤S1中的状态示意图。

图3显示为本发明实施例中功率半导体器件制造方法步骤S2和S3中的状态示意图。

图4显示为本发明实施例中功率半导体器件制造方法步骤S4中的状态示意图。

图5显示为本发明实施例中肖特基势垒附近电场强度在第一方向上的分布示意图。

零件标号说明

1 金属层

2 肖特基势垒层

3 第一掺杂层

31 台面

4 第二掺杂层

5 栅极

6 衬底

7 掩模版

71 窗口

A 不具有第二掺杂层的功率半导体器件电场强度曲线

B 具有第二掺杂层的功率半导体器件电场强度曲线

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

请参阅图1至图4，本发明提供一种功率半导体器件制造方法，包括：

S1：提供衬底6及第一掺杂层3，在所述第一掺杂层3表面进行掺杂和沟槽自对准并形成第二掺杂层4，例如，可以通过在所述第一掺杂层3表面光刻，然后刻蚀hardmask(二氧化硅或氮化硅层)，去光刻胶后再进行第二掺杂层4的离子注入及激活推结；

S2：在所述第二掺杂层4上进行刻蚀并形成器件沟槽；

S3：在所述器件沟槽内堆叠栅极5；

S4：在所述第一掺杂层3上堆叠肖特基势垒层2以及金属层1；在不增加光刻次数的情况下，进行了掺杂，进而在第一掺杂层3与第二掺杂层4之间形成PN结，所述PN结在工作过程中能够屏蔽肖特基势垒层2表面附近的电场，进而降低肖特基势垒层2的峰值电场强度，因此能够抑制所述功率半导体器件的反向漏电流；另一方面，所述功率半导体器件在承受大电流冲击的过程中，第二掺杂层4与第一掺杂层3形成的PN结将导通，与肖特基势垒层2相比，第二掺杂层4能够承受更大的正向电流密度，因此能够承受更大的电流浪涌冲击，提高所述功率半导体器件的性能、使用可靠性以及使用寿命。

请参阅图2，在所述第二掺杂层4上进行刻蚀并形成器件沟槽之前，以掩模版7的窗口71与所述第一掺杂层3对应的区域进行掺杂，或者在所述第一掺杂层3上光刻胶对应的区域进行掺杂，此过程是在不改变掩模版或者光刻胶位置以及不改变制程过程中光刻次数的情况下进行，降低了工艺难度，提高良品率。

在制程中，可以通过在第一掺杂层3表面进行沟槽刻蚀，并形成多个沟槽，并在沟槽内堆叠多晶栅以形成栅极5，并在栅极5的两侧进行离子注入形成第二掺杂层4，还可以在第一掺杂层3上进行离子注入形成第二掺杂层4，然后再进行沟槽刻蚀，能够减少一次光刻工艺，且保障光刻自对准，栅极5的两侧的第二掺杂层4关于栅极5轴对称设置，最终，请参阅图1，所述第一掺杂层3、所述栅极5以及所述第二掺杂层4的表面所在的平面共面。

较佳地，所述第一掺杂层3与所述第二掺杂层4的掺杂类型不同；例如，所述第一掺杂层3为P型掺杂，所述第二掺杂层4为N型掺杂；又例如，所述第一掺杂层3为N型掺杂，所述第二掺杂层4为P型掺杂，因此第一掺杂层3与第二掺杂层4之间形成掺杂浓度可控的PN结，PN结在导电的过程中，能够承受更大的正向电流密度，且能够承受更大的电流浪涌冲击。

在本实施例中，衬底可选用单晶硅衬底，N型掺杂的掺杂离子包含P或As中的至少一种，例如，P离子或As离子，；所述P型掺杂的掺杂离子包含B或BF₂中的至少一种，例如，B离子或BF₂离子。

定义垂直于所述第二掺杂层4所在平面的方向为第一方向，较为具体地，所述第二掺杂层4在所述第一方向上的长度为0.7至2.5微米，例如，所述第二掺杂层4在所述第一方向上的长度可以为1.0微米或者2.0微米，定义平行于所述第二掺杂层4所在平面的方向为第二方向，所述第二掺杂层4在所述第二方向上的长度为0.5至2微米，例如，所述第二掺杂层4在所述第二方向上的长度可以为1.0微米或者1.5微米。本领域的技术人员可以在第二掺杂层4的尺寸范围技术上，根据对器件承受反向漏电流的性能要求，合理调整第二掺杂层的尺寸。

较佳地，所述第一掺杂层3的掺杂浓度为1e15cm^-3至1e16cm^-3，所述第二掺杂层4的掺杂浓度为1e16cm^-3至1e21cm^-3，通过离子注入或者扩散的方式控制第一掺杂层3以及第二掺杂层4的掺杂浓度，为了满足第一掺杂层3与第二掺杂层4之间形成PN结的承受电流密度以及电流浪涌冲击的要求，第一掺杂层3的掺杂浓度为第二掺杂层4掺杂浓度的10倍或者10⁵倍，因此所述PN结为单边突变PN结，单边突变PN结两侧的空间电荷区宽度与掺杂浓度近似成反比，所以掺杂浓度越高，空间电荷区宽度越窄，在单边突变PN结中单边突变结的空间电荷区主要向(N型一边)扩展的，而且(N型一边的掺杂浓度越低)，伸展就越远,势垒区愈宽，进而肖特基势垒层2附近产生的最大电场强度也愈小。

请参阅图4和图5，一种功率半导体器件，利用所述的功率半导体器件制造方法制成所述功率半导体器件，其特征在于：包括：所述衬底6以及依次堆叠在所述衬底6上的所述第一掺杂层3、所述肖特基势垒层2、所述金属层1；所述第一掺杂层3包括多个所述栅极5，每个所述栅极5的两侧均包括所述第二掺杂层4，在工作过程中能够屏蔽肖特基势垒层2表面附近的电场，请参阅图5，图中曲线A表示不具有第二掺杂层的功率半导体器件电场强度曲线，图中曲线B表示具有第二掺杂层的功率半导体器件电场强度曲线，纵坐标单位为V/cm，横坐标单位为μm，由图可知，具有第二掺杂层的功率半导体器件的峰值电场强度低于不具有第二掺杂层的功率半导体器件的峰值电场强度，使得台面31的峰值电场值得以降低，因此能够抑制所述功率半导体器件的反向漏电流；另一方面，所述功率半导体器件在承受大电流冲击的过程中，第二掺杂层4与第一掺杂层3形成的PN结将导通，与肖特基势垒层2相比，第二掺杂层4能够承受更大的正向电流密度，因此能够承受更大的电流浪涌冲击，提高所述功率半导体器件的性能、使用可靠性以及使用寿命。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种功率半导体器件制造方法，其特征在于，包括：

提供衬底及第一掺杂层，在所述第一掺杂层表面进行掺杂并形成第二掺杂层；

在所述第二掺杂层上进行刻蚀并形成器件沟槽；

在所述器件沟槽内堆叠栅极；以及

在所述第一掺杂层上堆叠肖特基势垒层以及金属层。

2.根据权利要求1所述的功率半导体器件制造方法，其特征在于：在所述第二掺杂层上进行刻蚀并形成器件沟槽之前，以掩模版的窗口与所述第一掺杂层对应的区域进行掺杂，或者在所述第一掺杂层上光刻胶对应的区域进行掺杂。

3.根据权利要求1所述的功率半导体器件制造方法，其特征在于：所述第一掺杂层为P型掺杂，所述第二掺杂层为N型掺杂；或者，所述第一掺杂层为N型掺杂，所述第二掺杂层为P型掺杂。

4.根据权利要求1或者3任一项所述的功率半导体器件制造方法，其特征在于：所述第一掺杂层的掺杂浓度为1e15cm^-3至1e16cm^-3，所述第二掺杂层的掺杂浓度为1e16cm^-3至1e21cm^-3。

5.根据权利要求3所述的功率半导体器件制造方法，其特征在于：所述N型掺杂的掺杂离子包含P或As或中的至少一种。

6.根据权利要求5所述的功率半导体器件制造方法，其特征在于：所述P型掺杂的掺杂离子包含B、或BF₂中的至少一种。

7.根据权利要求1所述的功率半导体器件制造方法，其特征在于：所述栅极两侧的第二掺杂层的位置关于所述栅极的轴线对称。

8.根据权利要求6所述的功率半导体器件制造方法，其特征在于：定义垂直于所述第二掺杂层所在平面的方向为第一方向，所述栅极的一侧的第二掺杂层在所述第一方向上的长度为0.7至2.5微米。

9.根据权利要求1所述的功率半导体器件制造方法，其特征在于：定义平行于所述第二掺杂层所在平面的方向为第二方向，所述栅极的一侧的第二掺杂层在所述第二方向上的长度为0.5至2微米。

10.一种功率半导体器件，利用如权利要求1至9任一项所述的功率半导体器件制造方法制成所述功率半导体器件，其特征在于：包括：

所述衬底以及依次堆叠在所述衬底上的所述第一掺杂层、所述肖特基势垒层、所述金属层；

所述第一掺杂层包括多个所述栅极，每个所述栅极的两侧均包括所述第二掺杂层。