JP7295866B2 - グリッドを製造するための方法 - Google Patents

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Description

本発明は、イオン注入とエピタキシャル成長とを組み合わせることによって改善されたグリッド構造を製造するコスト効率の良い方法に関する。グリッドは、埋め込み型グリッドであっても、又は表面グリッドであってもよい。
埋め込み型ドーピング構造又は埋め込み型グリッド（ＢＧ：ｂｕｒｉｅｄ ｇｒｉｄ）を、パワー半導体の表面における電界を制限し、これによって、ドリフト層内の高電界からショットキー・コンタクト又はＭＯＳ構造のような電界に敏感なエリアをシールドするために使用することができる。このことは、ＳｉＣのような広バンドギャップ半導体に基づくデバイスにとって特に重要であり、こうしたデバイスでは、デバイス・ドリフト層内の電界を、シリコン中よりも最大で１０倍まで大きくすることができる。したがって、半導体の表面、又は、半導体よりもはるかに低い臨界電界を維持することができる、ゲート酸化物（ＳｉＯ２）のような他の物質に対する界面における電界を制限することが重要である。
現在の最先端技術によれば、ＳｉＣ内の埋め込み型ドーピング構造を、イオン注入又はエピタキシャル成長のいずれかにより製作することができる。エピタキシャル成長に関して、エッチング型グリッド又はトレンチ充填型（ｔｒｅｎｃｈ ｆｉｌｌｅｄ）グリッドが知られている。
イオン注入型ＢＧ。利点は、選択的にドープしたエリアを、マスキング、酸化物又はフォトレジスト・マスクにより作ることができることである。ドーピングは、ウェハ全体にわたる均一性と同様に制御可能である。これは良く知られたドーピング技術である。欠点は、注入ドーズが増加するにつれて注入損傷が増加するためにドーピング・レベルに制限があるということである。ホウ素のような小さな原子を除いてＳｉＣではドーパントの拡散がないことであり、このことが、注入物プロファイルが終わりそして注入損傷が大きい場所に、注入したｐｎ－接合が位置することになる。注入エネルギーの制限のために厚さに限界があり、１μｍの厚さは、注入するイオンに依存して４００～１０００ｋｅＶの注入エネルギーを必要とする。高エネルギー注入は、高コストのプロセスである。注入型ｐ－グリッドは、注入損傷から残っている欠陥中心のところでの再結合のために低いエミッタ効率を有し、このことは、グリッドｐｎ－ダイオードがこのような大電流レベルに抗してそれを保護することによってデバイスのサージ電流能力を制限することにつながる。
エピタキシャルＢＧ－エッチング型グリッド。ドープしたエピ層を成長させ、チャネル／ドリフト層のエッチング及び再成長によりグリッドを画定する。利点は、深いドープした構造が可能であることであり、グリッド厚さは、問題ではない。ドーピングは、高濃度のドーパントに対してさえ損傷なしである。半導体－半金属遷移に近い高いドーピング濃度が可能である。欠点は、ドープしたグリッド領域の鋭角の角が電界クラウディングをという結果をもたらし、したがってデバイスの電圧遮断能力を制限することである。
エピタキシャルＢＧ－トレンチ充填型グリッド。丸まった角をともなうトレンチ・エッチングを実行し、エピタキシャル成長を用いたトレンチ充填が続き、そしてその後の平坦化、エピタキシャル成長での再成長が続く。利点は、深いドープした構造が可能であることを含む。グリッド厚さは、問題ではない。損傷のないドーピングが、高濃度に対してさえ可能である。半導体－半金属遷移に近い高いドーピング濃度が可能である。欠点は、トレンチ・エッチング、エピタキシでの２回の再成長、及びサブミクロンの精度と均一性をともない非常にコストのかかるプロセスである平坦化を含む複雑なプロセスであることを含む。トレンチ内の再成長は、低成長速度を必要とし、これゆえプロセスは長時間かかり、これもまたコストのかかるプロセスである。
米国特許第５，７０５，４０６号は、イオン注入技術の使用により、ＳｉＣの半導体層を有する半導体デバイスを製作するための方法を開示している。この特許は、昇温状態でのイオン注入により注入損傷を減少させイオン注入のドーズ量を増加させることを教示している。イオン注入を用いてより厚いＢＧをどのように得るかもまた開示している。薄層のエピ成長及びイオン注入の繰り返しプロセス・サイクルが開示されている。
米国特許第６，８９７，１３３号は、炭化ケイ素にショットキー・ダイオードを製作するための方法を開示している。エッチング型エピタキシャルＢＧの鋭い角を避けるために、エピ・エミッタを、上に述べたようにエピタキシャルＢＧ－トレンチ充填型グリッドに対するように丸みを帯びたトレンチ・エッチング型構造内に成長させる。これは、トレンチの外のドーピングを取り去るために先進のエッチング及び平坦化を必要とする難しいプロセスである。
米国特許第８，６３３，５６０号は、半導体デバイスを開示している。鋭い角にともなう問題もまた、トレンチ・エッチングとイオン注入とを組み合わせること、ここでは丸めた角をエッチングしなければならない、によるトレンチ・グリッド製造から知られている。
米国特許出願第２０１４／１６９０４５号は、電流が基板の前表面に形成された半導体積層部分の積層方向に流れる縦型双方向デバイスを開示し、上記双方向デバイスが、第１のチャネルを含み上記半導体積層部分上に形成された第１の半導体素子と、第２のチャネルを含み上記半導体積層部分内の上記第１の半導体素子の基板側に設けられた第２の半導体素子とを備える。上記第１の半導体素子が、上記第１のチャネルを制御し上記基板から遠くに面する上記半導体積層部分の表面に形成された第１の制御電極をさらに備え、上記第２の半導体素子は、上記第１の制御電極が上に形成される上記半導体積層部分の上記表面の少なくとも一部分の上に形成され、上記第２のチャネルを制御する第２の制御電極を含む。
ＥＰ２，０７５，８４７は、チャネル領域と、低濃度ｐ－型堆積膜内にイオン注入を介して形成されたｎ－型の反転型電子案内通路とを備えたＳｉＣ縦型ＭＯＳＦＥＴを開示し、ここでは、第２の反転層が、上記デバイス内の上記電子案内通路になる反転層から右側及び左側の等距離のところに設けられ、上記反転層が、同じマスクを使用して同時のイオン注入を介して形成され、したがって、上記デバイス内のすべての上記チャネル領域の長さが一様になる。
米国特許出願第２００７／００１１９４号は、横方向に周期的に交互に形成された第１の導電型の第１の半導体ピラーと第２の導電型の第２の半導体ピラーとを含むピラー層を備えた半導体デバイスを開示している。上記第１及び第２の半導体ピラーは、深さに沿って結合されるので第３の半導体層内に形成された複数の拡散層を含む。上記拡散層は、上記深さに沿って一定の周期で変化する横幅を有する。ある一定の周期内の上記拡散層の上記横幅の平均は、異なる周期同士の間の別のものとほぼ等しくなる。
ＷＯ９８／３２１７７は、基板層と、ドリフト層（２）と、上記ドリフト層内に形成されたエミッタ層領域（３）とを有するＳｉＣのショットキー・ダイオードを開示している。金属層（４）が、上記エミッタ層領域に対するオーミック・コンタクト及び上記ドリフト層に対するショットキー・コンタクトを作っている。２つの隣接するエミッタ層領域同士の間の上記ドリフト層領域の空乏化は、前記２つの隣接するｐ－型エミッタ層領域を作る上記ダイオードの遮断状態では、上記状態においてこれらの間に連続的な空乏領域（９）を形成することを可能にする。
米国特許第５，７０５，４０６号 米国特許第６，８９７，１３３号 米国特許第８，６３３，５６０号 米国特許出願第２０１４／１６９０４５号 ＥＰ２，０７５，８４７ 米国特許出願第２００７／００１１９４号 ＷＯ９８／３２１７７
先行技術における欠点のうちの少なくともいくつかを除去し、改善されたグリッド及びその製造のための方法を提供することが、本発明の目的である。
広範囲にわたる研究の後で、炭化ケイ素ではイオン注入技術とエピタキシャル成長とを組み合わせることによって利点を得ることができることが見出された。
第１の態様では、ＳｉＣ半導体材料におけるグリッド構造の製造のための方法が提供され、前記方法が、
ａ）ドープした半導体ＳｉＣ材料を含む基板を用意するステップであって、前記基板が、第１の層ｎ１を含む、用意するステップと、
ｂ）エピタキシャル成長によって、上記第１の層ｎ１上に分離された第２の領域ｐ２を形成するために少なくとも１つのドープした半導体ＳｉＣ材料を付加するステップであって、必要であれば、上記第１の層ｎ１上に分離された第２の領域ｐ２を形成するために上記付加した半導体材料の一部を除去するステップを用いる、付加するステップと、
ｃ）イオン注入によって、ステップａ）の直後、及びステップｂ）の直後からなる群から選択される段階において少なくとも１回、第１の領域ｐ１を形成するために上記第１の層ｎ１にイオンを注入するステップであって、上記第２の領域ｐ２のすべてが第１の領域ｐ１と接触している、注入するステップと
を含む。
第２の態様では、上に記述したような方法を用いて製造された半導体材料におけるグリッド構造が提供される。
第３の態様では、上に記述したような方法を用いて製造されたデバイスが提供される。上記グリッドは、次いで、上記デバイスに集積される。
さらなる態様及び実施例が、参照により本明細書に具体的に組み込まれている添付の特許請求の範囲において規定される。
丸まった角及び高いドーピング・レベルをともなう上側部分を有する埋め込み型グリッドを製造することが可能である。イオン注入した第１の領域ｐ１の周りの角は丸くなり、これが電界クラウディングを回避しそして多数の利点を与える。さらにデバイスのイオン注入した部分は、低ドープであり、このことは小さな損傷しか与えない。しかしながら、高ドープ部分は、エピタキシャル成長を用いて製造され、非常に高いドーピング・レベルに達することを可能にする。
高いドーピングを有する第２の領域ｐ２は、効率のよい低抵抗オーミック・コンタクトを可能にする。
利点は、ドープしたグリッドの低い抵抗のために速いスイッチングの能力を有する構成部品を製造することが可能であることである。
１つの利点は、非常に効率のよい遮断が、グリッドの角における電界クラウディングを回避することにより得られ、したがって高電界から半導体表面を効率的にシールドすることである。このことを、抵抗を下げるため又は動作温度を高くするために使用することができる。
もう１つの利点は、導電中にはドープしたグリッドから第１の層ｎ１への電荷キャリアの非常に効率的な放出が得られ、非常に大電流レベルを取り扱う能力を与え、したがって、改善され且つ安定なサージ電流能力を提供することである。
さらにもう１つの利点は、製造が先行技術と比較して単純化され、高エネルギー注入、別々の高温アニーリング、及びサブミクロン精度での平坦化のような費用のかかるプロセスを回避することである。
全体のデバイス・プロセスに関してさらに、エッジ終端化を、注入したｐ１グリッドと同時に形成することができ、追加のコストのかかる製造ステップを回避できる。
以下の図面を参照して、本発明を説明する。
本発明による方法を用いて製造したグリッド構造の概略断面図である。 本発明による方法を用いて製造した埋め込み型グリッド構造の別の概略断面図である。
本発明を開示し詳細に説明する前に、本明細書において開示した特定の化合物、構成、方法ステップ、基板、及び材料が幾分か変わることがあるので、本発明がこのような特定の化合物、構成、方法ステップ、基板、及び材料に限定されないことを理解されたい。本明細書において採用した専門用語は、特定の実施例だけを説明する目的で使用され、本発明の範囲が添付の特許請求の範囲及びその均等物によってのみ限定されるので、限定するものではないこともまた、理解すべきである。
この明細書及び添付の特許請求の範囲において使用されるように、単数形「１つ（ａ）」、「１つ（ａｎ）」及び「その（ｔｈｅ）」は、文脈が別なふうに明確に規定しない限り複数の指示対象を含むことに留意しなければならない。
他に何も規定されない場合、本明細書において使用されるすべての用語及び科学専門用語は、この発明が関係する当業者により一般に理解されている意味を有するものである。
明細書及び特許請求の範囲の全体を通して使用されるように「埋め込み型グリッド」は、反対の導電型を有する材料中の１つの導電型を有する材料のグリッド構造を表す。
明細書及び特許請求の範囲の全体を通して使用されるように「導電型」は、半導体材料中の伝導の型を表す。ｎ－型は、過剰な電子が半導体中を動き電流の流れを与えることを意味する電子伝導を表し、ｐ－型は、過剰な正孔が半導体中を動き電流の流れを与えることを意味する正孔伝導を表す。ｎ－型半導体材料はドナー・ドーピングによりそしてｐ－型半導体がアクセプタ・ドーパントにより実現される。ＳｉＣでは、窒素がドナー・ドーパントとしてそしてアルミニウムがアクセプタ・ドーパントとして一般に使用される。材料がＳｉＣなどのドープされた半導体である場合、材料は導電型ｐ又は導電型ｎのいずれかを有する。
当業者は、ｎ－型及びｐ－型にドープした材料を含む大部分の半導体デバイスに関して、すべてのドープした材料は、ｎがｐになり、ｐがｎになるように導電型を取り替えることができることを認識する。したがって、ｎがｐ－ドープされ、ｐがｎ－ドープされるバージョンも包含される。
明細書及び特許請求の範囲の全体を通して使用される「ドープした」は、ＳｉＣなどの真性半導体がその電気的特性を変更するために不純物を添加され、外因性半導体になることを表す。
明細書及び特許請求の範囲の全体を通して使用されるように「エピタキシャル」は、材料がエピタキシャル成長、このケースではＳｉＣのエピタキシャル成長を用いて製造されていることを表す。
明細書及び特許請求の範囲の全体を通して使用されるように「基板」は、パワー・デバイスが上に構築される一片の材料を表す。
第１の態様では、ＳｉＣ半導体材料におけるグリッド構造の製造のための方法を提供し、前記方法が：
ａ）ドープした半導体ＳｉＣ材料を含む基板を用意するステップであって、前記基板が第１の層ｎ１を含む、用意するステップと、
ｂ）エピタキシャル成長によって、上記第１の層ｎ１上に分離された第２の領域ｐ２を形成するために少なくとも１つのドープした半導体ＳｉＣ材料を付加するステップであって、必要であれば、上記第１の層ｎ１上に分離された第２の領域ｐ２を形成するために上記付加した半導体材料の一部を除去するステップを用いる、付加するステップと、
ｃ）イオン注入によって、ステップａ）の直後、及びステップｂ）の直後からなる群から選択される段階において少なくとも１回、第１の領域ｐ１を形成するために上記第１の層ｎ１にイオンを注入するステップであって、上記第２の領域ｐ２のすべてが第１の領域ｐ１と接触している、注入するステップと
を含む。
第１の層ｎ１は、１つの実施例では低濃度にドープされた層である。第１の層ｎ１を含む基板があり、１つの実施例では、基板が１つ又は複数の付加層を含む。付加層の例は、第１の層ｎ１に対して反対のドーピングの層を含むが、これに限定されない。
第１の領域ｐ１を形成するためのイオン注入を、第２の領域ｐ２が第１の層ｎ１上に形成される前に行ってもよい。しかしながら、第２の領域ｐ２が第１の層ｎ１の上面に形成された後で、イオンを注入することもできる。その時には、イオンが、第１の領域ｐ１を形成するために第２の領域ｐ２の下方の第１の層ｎ１まで第２の領域ｐ２を通って注入される。
上記の実施例では、結果は表面グリッドである。本発明をやはり、埋め込み型グリッドの製造のために利用することができる。１つの実施例では、本方法は、ステップｃ）の後に、第２の領域ｐ２上及び第１の層ｎ１上に第２の層ｎ２を成長させるエピタキシャル成長を含むステップをさらに含む。これが埋め込み型グリッドを与えるだろう。
本発明にしたがってグリッドを製造するいくつかの方法がある。１つの実施例では、本方法は、ステップａ）の直後に、第１の層ｎ１上に第２の層ｎ２を成長させるエピタキシャル成長、これに続く一定のエリア上の全第２の層ｎ２を貫通するエッチングを含むステップをさらに含み、上記後のステップがエッチングされたエリアの底面上に分離された第２の領域ｐ２を形成する。このこともまた、第１の領域ｐ１上に第２の領域ｐ２を有する同じタイプの構造を与える。
１つの実施例では、第１の層ｎ１及び第２の層ｎ２がｎ－ドープされ、第１の領域ｐ１及び第２の領域ｐ２がｐ－ドープされる。
グリッド構造は、ＳｉＣから製造される。
ステップｂ）で形成した層の一部が除去されるときに、第２の領域ｐ２を構成するアイランドが形成されるように、層が選択したエリア上で完全に除去される。したがって、第２の領域ｐ２が分離されるようになる。
第２の領域ｐ２のすべては、第１の領域ｐ１と接触している、すなわち、すべての第２の領域ｐ２は下に第１の領域ｐ１を有するが、すべての第１の領域ｐ１は、上に第２の領域ｐ２を必ずしも有する必要がない。１つの実施例では、すべての第２の領域ｐ２は、第１の領域ｐ１と整列する。このことは、第１の領域ｐ１のうちのいくつか又はすべてが上に第２の領域ｐ２を有し、このような第２の領域ｐ２が第１の領域ｐ１の上に整列していることを意味する。整列は、上方から見られるように第１の領域ｐ１の上表面が下方から見られるように第２の領域ｐ２の底部表面と一致することを意味する。上は第２の領域ｐ２がある方向として、底部は第１の領域ｐ１がある方向として定義される。
１つの実施例では、第１の領域ｐ１の小部分が上に第２の領域ｐ２を有する。いくつかの応用例では、第１の領域ｐ１の一部分だけが上に第２の領域ｐ２を有する。したがって、多数の第１の領域ｐ１には上に第２の領域ｐ２がなく、これにより第２の層ｎ２が直接第１の領域ｐ１の上にある。
代替の実施例では、すべての第１の領域ｐ１は、上に第２の領域ｐ２を有する。
１つの実施例では、第１の領域ｐ１と第２の領域ｐ２との間のコンタクト・エリアは、第１の領域ｐ１のエリアと第２の領域ｐ２のエリアとが一致するようであり、そして等しいサイズのものであり且つ等しい寸法のものである。代替の実施例では、第１の領域ｐ１と接触している第２の領域ｐ２の表面が、第１の領域ｐ１のエリアよりもわずかに小さく、望ましくない高電界を作り出すことがある高濃度にドープしたｐ２に角がないことを確実にする。
１つの実施例では、ステップｂ）でのエピタキシャル成長は、インターバル０．１～３．０μｍの厚さを有する層を付加する。この層厚さは、第２の領域ｐ２の厚さを規定する。
１つの実施例では、ステップｂ）でのエピタキシャル成長は、ドーパントとしてＡｌを利用する。
１つの実施例では、ステップｂ）のエピタキシャル成長は、インターバル５ｅ１９～３ｅ２０ｃｍ－３のドーピング濃度を有する少なくとも１つの層を付加する。
１つの実施例では、ステップｂ）で付加された少なくとも１つの層は、第１の領域ｐ１から最も遠くで、より高ドーピング濃度を有するドーピング勾配を有する。第２の領域ｐ２の形成された勾配は、オーミック・コンタクトを第２の領域ｐ２の上に直接形成すべきときに有利である。
１つの実施例では、ステップｂ）で第２の領域ｐ２を除去するステップは、ドライ・エッチングにより実行される。
１つの実施例では、イオン注入は、ステップｂ）の前にだけ実行される。
１つの実施例では、ステップｃ）でのイオン注入は、ステップｂ）の前にだけ実行され、ステップｂ）でのエピタキシャル成長が、注入した第１の領域ｐ１のアニーリングと同時に実行される。これにより、エピタキシャル成長及び注入した第１の領域ｐ１のアニーリングが１つのステップで実行され、これが製作プロセスを単純化する。
１つの実施例では、イオン注入が３５０ｋｅＶ未満のエネルギーで実行される。高エネルギー注入がコストのかかるプロセスであることを記憶に留めておくべきである。
１つの実施例では、第１の領域ｐ１は、インターバル０．２～２．０μｍの厚さを有する。第１の領域ｐ１の厚さは、イオン注入プロセスによって、そして少しの延びが引き続くアニーリングによっても決定される。
１つの実施例では、第１の領域ｐ１は、インターバル１ｅ１８～１ｅ１９ｃｍ－３のドーピング濃度を有する。
１つの実施例では、第１の領域ｐ１は、ｐ２に向かってより高いドーピング濃度をともなうドーピング勾配を有する。ｎ１に向かって低くなる最も低いドーピング・レベルを有する勾配ドーピングは、ｐｎ－接合ｐ１－ｎ１における高電界を回避するという利点を有する。ｐ２に向かってドーピング・レベルが高いほど、より優れたエミッタ効率を与える。
１つの実施例では、Ｂ（ホウ素）が第１の領域ｐ１のドーピングのために利用され、ここではイオン注入ステップの後に拡散ステップが続く。このことが、より小さな漏れ電流を有するデバイスを与えるだろう。１つの実施例では、Ｂは、Ａｌに比べてより高エネルギーで注入される。
１つの実施例では、Ａｌ及びＢからなる群から選択される少なくとも１つが、第１の領域ｐ１のドーピングのために利用される。
１つの実施例では、Ａｌが第２の領域ｐ２のドーピングのために利用され、Ｂが第１の領域ｐ１のドーピングのために利用される。
１つの実施例では、第２の層ｎ２のエピタキシャル成長がステップｂ）に含まれる場合、第２の層ｎ２の厚さがインターバル０．５～３μｍになるようにエピタキシャル成長が実行される。
１つの実施例では、表面平坦化ステップが、第２の層ｎ２を成長させることの後に実行される。１つの実施例では、ＣＭＰ（ｃｈｅｍｉｃａｌ－ｍｅｃｈａｎｉｃａｌ ｐｌａｎａｒｉｚａｔｉｏｎ：化学機械平坦化）が平坦化のために利用される。
１つの実施例では、オーミック・コンタクトは、必要であればｐ２を露出させるため任意選択の第２の層ｎ２の部分的な除去により、第２の領域ｐ２のうちの少なくとも１つの直接上に作られる。第２の層ｎ２の一部が、オーミック・コンタクトが作製されるべき領域ｐ２の上方で除去される。このことは、ｐ２の直接上にオーミック・コンタクトの作製のためにｐ２をアクセス可能にさせるだろう。１つの実施例では、ｐ２を露出させるために第２の層ｎ２の一部を除去することが必ずしも必要ではなく、そのときには、オーミック・コンタクトを、第２の層ｎ２の一部を除去せずにｐ２の直接上に作ることができる。
１つの実施例では、ショットキー・コンタクトが、第２の層（ｎ２）の少なくとも一部の上に作られる。いくつかの実施例に関して、ショットキー・コンタクトの堆積の前に、平坦化が必要なことがある。
１つの実施例では、２つの第２の領域ｐ２同士の間の間隔に対するｐ２の厚さの比率は、１よりも小さい。２つの第２の領域ｐ２同士の間の間隔に対するｐ２の厚さの比率は、任意の２つの第２の領域ｐ２同士の間のすべてのスペースについて、１よりも小さい。ｐ２の厚さは、ステップｃ）の間に第２の領域ｐ２の上面から材料が何も除去されなかったと仮定して、ステップｂ）において成長した層の厚さとして定義される。間隔は、ｎ１－ｎ２界面のところで測定した２つの第２の領域ｐ２同士の間の距離である。２つの隣接する第２の領域ｐ２同士の間の間隔は、第２の領域ｐ２の一方の側から他の第２の領域ｐ２の最も近い側までの距離である。多くの実施例では、第２の領域ｐ２のパターンは、すべての方向に等しい間隔で規則的であり、これにより厚さ対間隔比を計算することを容易にする。不規則なパターンに関して、比率を各々のスペースについて計算することができ、そしてその時には各々の比率は、１よりも小さいはずである。
１つの実施例では、グリッド構造を含んでいるデバイスのエッジ終端化は、同時にエッジ終端部及び第１の領域ｐ１を形成するために製造ステップｃ）に統合される。
第２の態様では、上に説明したような方法を用いて製造した半導体材料中のグリッド構造が提供される。複数の第１の領域ｐ１及び第２の領域ｐ２があり、間にグリッド構造を形成するスペースをともなうことが考えられる。様々な実施例では、第１の領域ｐ１そして任意選択で上に第２の領域ｐ２をともなって、パターンを形成する。１つの実例は、上から見て六角形のパターンである。他の形状もまた包含される。
第３の態様では、上に説明したような方法を用いて製造したデバイスが提供される。グリッドは、そのときにはデバイスに集積される。本方法により製造したグリッドを使用して作ることができるデバイスの１つの実例が、ＭＯＳＦＥＴである。本方法により製造したグリッドを使用して作ることができるデバイスのさらなる実例が、ショットキー・ダイオード、ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：接合型電界効果トランジスタ）、ＢＪＴ（ｂｉｐｏｌａｒ ｊｕｎｃｔｉｏｎ ｔｒａｎｓｉｓｔｏｒ：バイポーラ接合トランジスタ）、及びＩＧＢＴ（ｉｎｓｕｌａｔｅｄ－ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラ・トランジスタ）を含むが、これらに限定されない。
グリッドは、規則的に間隔を空けて配置され反対にドープされた領域をともなって製造されるデバイスの特徴である。厳密な設計は、グリッドが使用される構成部品又はデバイス及びその電圧、電流、スイッチング周波数、等により決定される。

Claims (24)

  1. ＳｉＣ半導体材料におけるグリッド構造の製造のための方法であって、前記方法は、
    （ａ）ドープした半導体ＳｉＣ材料を含む基板を用意するステップであり、前記基板が、第１の導電型の第１の層（ｎ１）を含む、用意するステップと、
    （ｂ）エピタキシャル成長によって、前記第１の層（ｎ１）上に、分離された第２の領域（ｐ２）を形成するためにドープした半導体ＳｉＣ材料の少なくとも１つの層を付加するステップと、
    （ｃ）イオン注入によって、ステップ（ａ）の後及びステップ（ｂ）の前に、又は、ステップ（ｂ）の後に、少なくとも１回、前記第１の導電型の反対の第２の導電型の第１の領域（ｐ１）を形成するために前記第１の層（ｎ１）にイオンを注入するステップであり、前記分離された第２の領域（ｐ２）のそれぞれが、前記第１の領域（ｐ１）のうちの１つと接触している、注入するステップと、
    （ｄ）エピタキシャル成長によって、ステップ（ｃ）の後に、前記分離された第２の領域（ｐ２）上及び前記第１の層（ｎ１）上に第２の層（ｎ２）を成長させるステップと
    を含み、
    前記第１の領域（ｐ１）は、インターバル１ｅ１８～１ｅ１９ｃｍ－３の第１のドーピング濃度を有しており、
    前記分離された第２の領域（ｐ２）は、インターバル５ｅ１９～３ｅ２０ｃｍ－３の第２のドーピング濃度を有している、方法。
  2. 前記ステップ（ａ）は、
    前記第１の層（ｎ１）を含む前記基板を用意するステップと、
    前記第１の層（ｎ１）上に第２の層（ｎ２）を成長させるエピタキシャル成長、続いて、一定のエリア上の前記第２の層（ｎ２）全体を貫通するエッチングと
    を含み、
    前記ステップ（ｂ）は、エッチングされたエリアの底面上に前記分離された第２の領域（ｐ２）を形成するステップを含む、請求項１に記載の方法。
  3. 前記第１の領域（ｐ１）の一部分は、前記分離された第２の領域（ｐ２）の一部分をその上に有する、請求項１または２に記載の方法。
  4. 前記第１の領域（ｐ１）のそれぞれは、前記分離された第２の領域（ｐ２）の一部分をその上に有する、請求項１または２に記載の方法。
  5. 前記第１の領域（ｐ１）と接触している前記分離された第２の領域（ｐ２）の下側表面が、前記第１の領域（ｐ１）の上側表面よりも小さい、請求項１から４までのいずれか一項に記載の方法。
  6. ステップ（ｂ）での前記エピタキシャル成長が、インターバル０．１～３．０μｍの厚さを有する層を付加する、請求項１から５までのいずれか一項に記載の方法。
  7. ステップ（ｂ）での前記エピタキシャル成長が、ドーパントとしてＡｌを利用する、請求項１から６までのいずれか一項に記載の方法。
  8. ステップ（ｂ）での前記のエピタキシャル成長が、インターバル５ｅ１９～３ｅ２０ｃｍ－３の第２のドーピング濃度を有する少なくとも１つの層を付加する、請求項１から７までのいずれか一項に記載の方法。
  9. ステップ（ｂ）で付加された前記少なくとも１つの層は、前記第１の領域（ｐ１）から最も遠くで、より高いドーピング濃度を有するドーピング勾配を有する、請求項１から８までのいずれか一項に記載の方法。
  10. ステップ（ｂ）は、前記第１の層（ｎ１）の上に前記分離された第２の領域（ｐ２）を形成するためにドライ・エッチングによって、前記ドープした半導体材料の少なくとも１つの層の一部を除去するステップを含む、請求項１から９までのいずれか一項に記載の方法。
  11. ステップ（ｃ）での前記イオン注入が、ステップ（ａ）の後及びステップ（ｂ）の前にだけ実行され、ステップ（ｂ）の後には実行されない、請求項１から１０までのいずれか一項に記載の方法。
  12. ステップ（ｂ）での前記エピタキシャル成長が、前記第１の領域（ｐ１）内の前記注入したイオンのアニーリングと同時に実行される、請求項１１に記載の方法。
  13. 前記イオン注入が、３５０ｋｅＶ未満のエネルギーで実行される、請求項１から１２までのいずれか一項に記載の方法。
  14. 前記第１の領域（ｐ１）が、インターバル０．２～２．０μｍの厚さを有する、請求項１から１３までのいずれか一項に記載の方法。
  15. 前記第１の領域（ｐ１）が、前記第２の領域（ｐ２）に向かってより高いドーピング濃度をともなうドーピング勾配を有する、請求項１から１４までのいずれか一項に記載の方法。
  16. Ａｌ及びＢからなる群から選択される少なくとも１つが、前記第１の領域（ｐ１）のドーピングのために利用される、請求項１から１５までのいずれか一項に記載の方法。
  17. Ａｌが、前記分離された第２の領域（ｐ２）のドーピングのために利用され、Ｂが、前記第１の領域（ｐ１）のドーピングのために利用される、請求項１から１６までのいずれか一項に記載の方法。
  18. Ｂが、前記第１の領域（ｐ１）のドーピングのために利用され、ステップ（ｃ）において実行された前記イオン注入ステップの後に拡散ステップが続く、請求項１から１７までのいずれか一項に記載の方法。
  19. 前記第２の層（ｎ２）の前記エピタキシャル成長は、前記第２の層（ｎ２）の厚さがインターバル０．５～３μｍになるように実行される、請求項１に記載の方法。
  20. 表面平坦化ステップが、前記第２の層（ｎ２）を成長させるステップの後に実行される、請求項１に記載の方法。
  21. オーミック・コンタクトが、前記分離された第２の領域（ｐ２）のうちの少なくとも１つの上に直接作られる、請求項１から２０までのいずれか一項に記載の方法。
  22. ショットキー・コンタクトが、前記第２の層（ｎ２）の少なくとも一部の上に作られる、請求項１に記載の方法。
  23. 前記分離された第２の領域（ｐ２）のうちの２つの間の間隔に対する前記第２の領域（ｐ２）の厚さの比率は、前記分離された第２の領域（ｐ２）のうちの任意の２つの間のそれぞれのスペースについて、１よりも小さい、請求項１から２２までのいずれか一項に記載の方法。
  24. 前記第１の領域（ｐ１）のうちの少なくとも１つは、デバイスのエッジ終端化を画定する、請求項１から２３までのいずれか一項に記載の方法。
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