JP7125943B2 - 炭化ケイ素スーパージャンクションパワー半導体デバイスおよびその製造方法 - Google Patents

炭化ケイ素スーパージャンクションパワー半導体デバイスおよびその製造方法 Download PDF

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Description

発明の分野
本発明は、炭化ケイ素（ＳｉＣ）ベースのスーパージャンクション（ＳＪ）パワー半導体デバイス、典型的にはＳｉＣベースの縦型ＳＪパワー半導体デバイス、およびその製造方法に関する。
発明の背景
パワー半導体デバイスは、さまざまな電子システムを流れる電流フローを制御するスイッチとして使用される。パワー半導体デバイスは、とりわけこのようなパワー半導体デバイスの適用範囲を規定する３つの主要パラメータによって特徴付けることができる。この３つの主要パラメータとは、オン状態におけるデバイスの等価オーミック抵抗であるオン状態抵抗ＲＯＮ、オン状態からオフ状態、またその逆に切り換えるために必要なスイッチング時間、およびデバイスがオフ状態にとどまることができる最大電圧である絶縁破壊電圧である。縦型パワー半導体デバイスにおいて、オン状態では電流が半導体ウェハの第１の主要側から半導体ウェハの第２の主要側に垂直方向に流れるのに対して、オフ状態では取るに足らない電流がデバイスを流れるのみである。阻止接合部の空間電荷領域における電界を低下させることによって絶縁破壊電圧を増加させるために、厚みがあって不純物濃度が比較的低いドリフト層が使用される。しかし、その一方で、厚みがあって不純物濃度が低いドリフト層を利用することにより、オン状態抵抗が悪化する。絶縁破壊電圧の増加に伴うオン状態抵抗ＲＯＮの大幅な増加は、パワー半導体デバイスにとって重大な制約である。スーパージャンクション（ＳＪ）技術は、限度をシフトさせて所与の絶縁破壊電圧についてオン状態電圧を減少させることを可能にする。シリコンベースのパワー半導体デバイスでは、ＳＪパワー半導体デバイスがハイパワーおよび高電圧用途で広く使用されている。ＳＪパワー半導体デバイスは、ｎ型ピラーおよびｐ型ピラーと名付けられたｐドープ領域およびｎドープ領域が垂直方向に交互になった構造によって特徴付けられるＳＪドリフト層構造を含む。
炭化ケイ素（ＳｉＣ）は、一般的に使用されるシリコン（Ｓｉ）と比較して、高電圧パワー半導体に対して多くの魅力的な特徴を提供する。典型的には、ＳｉＣのはるかに高い破壊電界強度および熱伝導率により、対応するＳｉのものよりもはるかに性能が優れたデバイスを作ることができ、そうでなければ達成できないような効率レベルに到達することができる。しかし、Ｓｉに基づくＳＪパワー半導体デバイスの作製に用いられる技術は、このような技術をＳｉＣベースのＳＪパワー半導体デバイスの作製に適用したときには、重大な課題を提起することが分かっている。特に、ＳｉＣではイオン注入で達成可能な最大深さが比較的低く、Ｓｉと比較してＳｉＣではドーパントの拡散定数が比較的低いことにより、ＳＪドリフト層構造の製造と同様に、深部領域のドーピングが必要である場合に問題が生じることになる。
出版物「マルチエピタキシャル成長法によるＳｉＣスーパージャンクション（ＳＪ）構造の最初の実験的実証（First experimental demonstration of SiC super-junction (SJ) structure by multi-epitaxial growth method）」Ｒ．小杉等、第２６回パワー半導体デバイス＆ＩＣ国際シンポジウム会報、２０１４年６月１５日～１９日、ハワイ、ワイコロア、ページ３４６～３４９には、複数のエピタキシステップおよび注入ステップによる４Ｈ－ＳｉＣベースのＳＪドリフト層構造の製造方法が記載されている。しかし、この方法は、特に厚みがあるＳＪドリフト層構造を必要とする高電圧用途では、時間およびコストの点で非効率である。８ｋＶ ＳｉＣベースのＳＪパワー半導体デバイスを製造するには、エピタキシステップおよび注入ステップをそれぞれ２０回繰り返すことが必要であろう。
出版物「１．３５ｋＶ ＳｉＣスーパージャンクションショットキーダイオードの設計および実験的実証（Design and Experimental Demonstration of 1.35 kV SiC Super Junction Schottky Diode）」Ｘ．ゾン等、２０１６年第２８回パワー半導体デバイスおよびＩＣ国際シンポジウム（ＩＳＰＳＤ）会報、２０１６年６月１２日～１６日、チェコ共和国、ページ２３１～２３４から、１２μｍの厚さのエピ層における６μｍの深さのトレンチの側壁の傾斜イオン注入およびその後の二酸化ケイ素（ＳｉＯ２）によるトレンチの再充填によって製造されるＳＪドリフト層構造を備えるＳｉＣベースのＳＪジャンクションバリアショットキー（ＪＢＳ）ダイオードが公知である。記載されている方法では、ドーピングの制御および正確な電荷バランスをほとんど達成することができない。
出版物「ディープトレンチ充填エピタキシャル成長によるＳｉＣスーパージャンクション（ＳＪ）デバイスの開発（Development of SiC super-junction (SJ) device by deep trench-filling epitaxial growth）」Ｒ．小杉等、材料科学フォーラム７４０～７４２巻（２０１３）、ページ７８５～７８８から公知であるＳｉＣベースのＳＪパワー半導体デバイスのＳＪドリフト層構造を作製するための別の方法では、ｎ型４Ｈ－ＳｉＣエピタキシャル層におけるトレンチは、トレンチ内の４Ｈ－ＳｉＣのエピタキシャル成長によって再充填される。この再充填方法は、エピタキシャル成長による再充填ステップ中に高い成長温度を必要とする。また、ボイドの形成および不均一なドーピングのリスクが高く、この出版物に記載されている方法によって製造されるデバイスの信頼性および阻止能力が著しく損なわれる。
別の先行技術文献ＵＳ２０１６／００８７０３２ Ａ１では、４Ｈ－ＳｉＣ層におけるトレンチの再充填中のボイドの形成は、それぞれトレンチの開口を広くすることによって減少し、その結果、比較的高いオン抵抗を有する構造が得られる。
発明の概要
上記に鑑みて、本発明の目的は、ボイドを導入することなく、ドーピングをうまく制御して、時間およびコスト効率のよい態様で製造して、優れた再現可能な結果を確実に得ることができるＳｉＣベースのスーパージャンクション（ＳＪ）パワー半導体デバイスを提供することである。本発明の別の目的は、ボイドを導入することなく、ドーピングをうまく制御して、時間およびコスト効率のよい態様でこのようなＳｉＣベースのＳＪパワー半導体デバイスを製造することである。
当該目的は、請求項１に係るパワー半導体デバイスによって達成される。
本発明に係るパワー半導体デバイスは、第１の主面と第２の主面とを有する半導体ウェハを備える。上記半導体ウェハは、第１の導電型を有する第１の半導体層と、複数の柱状または板状の第１の半導体領域とを含み、上記第１の半導体領域は、上記第１の主面および上記第２の主面に対して垂直な垂直方向に、上記第１の主面と上記第２の主面との間の上記第１の半導体層の中に延在している。上記第１の半導体領域は、上記第１の導電型とは異なる第２の導電型を有する。上記第１の半導体層は、六方晶炭化ケイ素の層である。
上記第１の半導体領域は、３Ｃポリタイプ立方晶炭化ケイ素の領域である。
柱状または板状の第１の半導体領域に立方晶炭化ケイ素を使用することにより、六方晶炭化ケイ素におけるトレンチを六方晶炭化ケイ素で再充填する際にしばしば発生するボイドおよび欠陥なしに確実にパワー半導体デバイスを製造することができる。なぜなら、立方晶炭化ケイ素は、炭化ケイ素の適合性の高いポリタイプであるからである。六方晶炭化ケイ素と立方晶炭化ケイ素との間の価電子帯オフセットが無いことにより、好ましい電子特性を有する接合部が六方晶炭化ケイ素と立方晶炭化ケイ素との間にもたらされる。
本発明のさらなる成果は、従属請求項に明記されている。
例示的な実施形態において、上記パワー半導体デバイスは、上記第１の半導体層がドリフト層であるＳＪパワー半導体デバイスであり、上記ドリフト層は、少なくとも３μｍの上記垂直方向における厚みを有し、２×１０１７ｃｍ－３未満のドーピング濃度を有する。比較的低いドーピング濃度を有するドリフト層を使用することにより、パワー半導体デバイスの阻止接合部の空間電荷領域における電界を低下させることによって絶縁破壊電圧を増加させることができる。
例示的な実施形態において、上記立方晶炭化ケイ素は、多結晶３Ｃ－ＳｉＣであり、これは、対称性が高いことによりフォノン散乱が減少するので、全ての公知の炭化ケイ素ポリタイプの中で最も高い電子移動度および飽和速度を有する。
上記第１の半導体領域は、それぞれ、上記第２の導電型を有する六方晶炭化ケイ素の第２の半導体領域によって上記第１の半導体層から分離されてもよい。第２の半導体領域を使用することにより、パワー半導体デバイスのドリフト層における電荷バランスが最適に制御される。
例示的な実施形態において、上記第１の半導体層は、単結晶である。単結晶は、結晶粒界における散乱によって電子および正孔の移動度が低下する多結晶材料と比較して、比較的高い電子および正孔の移動度などの、典型的にパワー半導体デバイスにとって好ましい特徴を有する。
本発明のパワー半導体デバイスにおける上記六方晶炭化ケイ素は、たとえば４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣであってもよい。炭化ケイ素のこれらのポリタイプは、炭化ケイ素の他の六方晶ポリタイプと比較して優れた電子特性を有する。
例示的な実施形態において、上記半導体ウェハは、上記第２の主面の方への上記第１の半導体層の上の第２の半導体層と、上記第２の半導体層とのオーミック接触を形成するように上記第１の半導体層とは反対側の上記第２の半導体層の上に形成された電極層とを備え、上記第２の半導体層は、上記第１の半導体層における上記ドーピング濃度の少なくとも１０倍の高さのドーピング濃度を有する。不純物濃度が高い第２の半導体層を使用することにより、第１の半導体層とは反対側の第２の半導体層の上に形成された電極層との優れたオーミック接触を達成することができる。
上記第１の主面および上記第２の主面に対して平行な水平方向において互いに隣接している隣接する第１の半導体領域の各対は、典型的には、上記第１の半導体層の部分によって上記水平方向に互いに分離されてもよく、その結果、上記第１の半導体領域は、上記水平方向において上記第１の半導体層の上記部分と交互になる。このような交互の構造により、パワー半導体デバイスの優れた阻止挙動および比較的高いオン状態電圧がもたらされる。
各々の第１の半導体領域では、上記第１の主面および上記第２の主面に対して垂直な垂直方向における上記第１の半導体領域の垂直方向幅は、典型的には、上記水平方向における上記第１の半導体領域の水平方向幅の少なくとも２倍であってもよい。本特許出願の明細書全体を通して、特定の方向における領域の幅は、当該特定の方向における当該領域の最大幅、すなわち当該特定の方向における当該領域内に延在する全ての線のうち、最大長さを有する線の長さ、である。第１の半導体領域が水平方向において比較的小さいことにより、パワー半導体デバイスの優れた阻止挙動と比較的高いオン状態電圧との間の適切な妥協点を達成することができる。
各々の第１の半導体領域の上記垂直方向幅は、典型的には、少なくとも３μｍであってもよく、または典型的には少なくとも４μｍであってもよい。第１の半導体領域の比較的高い垂直方向幅により、パワー半導体デバイスの優れた阻止挙動と比較的高いオン状態電圧との間の適切な妥協点を達成することができる。
例示的な実施形態において、隣接する第１の半導体領域の各対の間の距離は、２μｍから２０μｍの範囲内である。隣接する第１の半導体領域の各対の間の距離が２μｍから２０μｍの範囲内であることにより、ドリフト層における優れた電荷バランスが可能になる。
各々の第１の半導体領域は、上記半導体ウェハの上記第１の主面に面した上記第１の半導体層の第１の主要側から少なくとも３μｍ、典型的には少なくとも４μｍの深さまで上記垂直方向に上記第１の半導体層の中に延在していてもよい。半導体ウェハの第１の主面に面した第１の半導体層の第１の主要側から少なくとも３μｍ、典型的には少なくとも４μｍの深さにより、ドリフト層における優れた電荷バランスが可能になる。
本発明のパワー半導体デバイスは、請求項１３～１５のいずれか１項に記載の方法によって製造されてもよい。このような本発明のパワー半導体デバイスの製造方法により、ボイドの形成および均一なドーピングなしにドリフト層を製造して、高い信頼性および優れた阻止能力を有するパワー半導体デバイスを製造することが可能になる。
本発明の詳細な実施形態について、添付の図面を参照して以下で説明する。
本発明の第１の実施形態に係るパワー半導体デバイスの部分断面図である。 図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。 図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。 図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。 図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。 図１のパワー半導体デバイスの製造方法のステップを示す部分断面図である。 本発明の第２の実施形態に係るパワー半導体デバイスの部分断面図である。 本発明の第３の実施形態に係るパワー半導体デバイスの部分断面図である。 本発明の第４の実施形態に係るパワー半導体デバイスの部分断面図である。 本発明の第５の実施形態に係るパワー半導体デバイスの部分断面図である。
図面で使用される参照符号およびそれらの意味は、参照符号の一覧にまとめられている。一般に、本明細書全体を通して、同様の要素は同じ参照符号を有している。記載されている実施形態は、一例として示されており、本発明の範囲を限定するものではない。
好ましい実施形態の詳細な説明
図１は、本発明の第１の実施形態に係るパワー半導体デバイスの部分断面図である。第１の実施形態に係るパワー半導体デバイスは、スーパージャンクション（ＳＪ）パワーダイオード１００である。ＳＪパワーダイオード１００は、第１の主面３と第１の主面３とは反対側の第２の主面４とを有する半導体ウェハ１０１を備える。半導体ウェハ１０１は、第１の主面３から第２の主面４に向かって順番に、ｐ＋型アノード層８と、ｎ－型ドリフト層２と、ｎ＋型基板層９とを含む。ドリフト層２は、特許請求の範囲における第１の半導体層の一例であり、基板層９は、特許請求の範囲における第２の半導体層の一例である。アノード層８、ドリフト層２および基板層９は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣなどの六方晶ポリタイプを有する炭化ケイ素（ＳｉＣ）でできている。また、アノード層８、ドリフト層２および基板層９は、単結晶であってもよく、全て同じ結晶方位を有していてもよい。ドリフト層の厚みｄ１およびドーピング濃度は、ＳＪパワーダイオード１００の電圧クラスによって決まる。典型的には、ドリフト層は、少なくとも３μｍ、より典型的には少なくとも４μｍの垂直方向における厚みｄ１を有し、２×１０１７ｃｍ－３未満、より典型的には１×１０１７ｃｍ－３未満のドーピング濃度を有する。１．２ｋＶデバイスでは、ドリフト層は、約８～１０μｍの厚みを必要とするのに対して、６．５ｋＶデバイスでは、ドリフト層は、阻止電圧を維持するために約４０～５０μｍの厚みを必要とするであろう。
ＳＪパワーダイオード１００の主要なｐｎ接合部は、ドリフト層２とアノード層８との間の境界面に形成される。半導体ウェハ１０１の第１の主面３上には、ＳＪパワーダイオード１００のアノード電極を構成する第１の電極層１０が形成される。半導体ウェハ１０１の第２の主面４上には、ＳＪパワーダイオード１００のカソード電極を構成する第２の電極層１１として電極層が形成される。第１の電極層１０は、アノード層８とオーミック接触を形成し、第２の電極層１１は、基板層９とオーミック接触を形成する。優れたオーミック接触を提供するために、基板層９は、典型的にはドリフト層２のドーピング濃度よりも少なくとも１０倍高いドーピング濃度を有していてもよい。また、図１には、第１の電極層１０に電気的に接続されたアノード端子Ａと、第２の電極層１１に電気的に接続されたカソード端子Ｋとが概略的に示されている。
図１にも示されるように、複数の柱状または板状の第１の半導体領域５がドリフト層２の上側からドリフト層２の中に延在している。第１の半導体領域５は、第１の主面３および第２の主面４に対して垂直な垂直方向に、第１の主面３と第２の主面４との間に延在している。第１の半導体領域５は、ｐ型立方晶ＳｉＣの領域である。第１の半導体領域５の立方晶ＳｉＣは、３Ｃ－ＳｉＣポリタイプを有する。第１の半導体領域５のドーパントとして、たとえばホウ素（Ｂ）、アルミニウム（Ａｌ）または他のＩＩＩ族元素が使用されてもよい。第１の半導体領域５の立方晶ＳｉＣ材料は、多結晶であってもよい。第１の実施形態では、第１の半導体領域５は、それぞれ六方晶炭化ケイ素のｐ型の第２の半導体領域７によってドリフト層２からそれぞれ分離されている。第２の半導体領域７の各々は、ドリフト層２における第１の半導体領域５のうちの１つを取り囲んでいる。第１の半導体領域５およびこの第１の半導体領域５を取り囲む第２の半導体領域７によって形成される領域は、ＳＪパワー半導体デバイスの分野ではｐ型ピラーとも名付けられてもよく、ピラーという語は、柱状および板状の領域に使用される。本明細書全体を通して、柱状の領域は、その任意の水平方向幅よりも大きな垂直方向幅を有する領域として定義され、板状の領域は、当該板状の領域に対して垂直な水平方向よりも大きな垂直方向幅を有する。第１の半導体領域５の場合、垂直方向は、第１および第２の主面３，４に対して垂直な方向を意味し、水平方向は、第１および第２の主面３，４に対して平行な方向を意味する。水平方向幅は、第１の主面に対して平行な平面における層に設定することができる円の最大直径に対応するものとする。
第１の主面３および第２の主面４に対して平行な水平方向に互いに隣接している隣接する第１の半導体領域５の各対は、第１の半導体領域５が水平方向において第１の半導体層２の部分６と交互になるように第１の半導体層２の部分６によって水平方向に互いから分離されている。ＳＪパワー半導体デバイスの分野では、ドリフト層２のこれらの部分６もｎ型ピラーと名付けられてもよく、ＳＪパワーダイオード１００では、ｎ型ピラーは水平方向においてｐ型ピラーと交互になって、ＳＪドリフト層構造を形成する。アノード層８と２つの隣接する第１の半導体領域５の間のドリフト層２の部分６との間のｐｎ接合部は、パワーデバイスセルの第１の例である。
各々の第１の半導体領域５は、第１の主面３および第２の主面４に対して垂直な垂直方向における垂直方向幅ｗＶを有し、この垂直方向幅ｗＶは、典型的には第１の半導体領域５が第１の半導体層２の部分６と交互になっている水平方向における第１の半導体領域５の水平方向幅ｗＨよりも大きい。第１の実施形態では、第１の半導体領域５の垂直方向幅は、第１の半導体領域５がドリフト層２の上側から延在する深さであり、特許請求の範囲における第１の半導体層の第１の主要側である。ドリフト層２および第１の半導体領域５は、アノード層８によって第１の主面３から分離されている。したがって、第１の半導体領域５が第１の主面３から延在する深さは、垂直方向幅ｗＶ＋アノード層８の厚みｄ３である。
典型的には、垂直方向幅ｗＶは、水平方向幅ｗＨの少なくとも２倍である。各々の第１の半導体領域５の垂直方向幅ｗＶは、典型的には少なくとも３μｍであり、より典型的には少なくとも４μｍである。隣接する第１の半導体領域５の各対の間の距離ｄ２は、典型的には２μｍから２０μｍの範囲内である。
次に、図２Ａ～図２Ｅを参照して図１のＳＪパワーダイオードの製造方法について説明する。記載されている領域または層の幾何学的特徴（距離、幅または厚みなど）、ドーピング濃度に関しては、上記のＳＪパワーダイオード１００の説明を参照する。
第１の方法ステップにおいて、最終的なＳＪパワーダイオード１００においてドリフト層２を構成する六方晶炭化ケイ素のｎ型エピ層２を基板層９の上に形成する。六方晶炭化ケイ素の層２は、第１の主要側２３と、第１の主要側２３とは反対側の第２の主要側２４とを有する。六方晶炭化ケイ素のｎ型エピ層２と基板層９とを備える結果として生じる構造は、図２Ａに示されている。図２Ａでは、第１の主要側２４は、六方晶炭化ケイ素のエピ層２の上側である。
図２Ｂに示される次の方法ステップにおいて、選択的エッチングによって六方晶炭化ケイ素のエピ層２にその第１の主要側２３から複数のトレンチ２０を形成する。その後、図２Ｃに示されるように、トレンチ２０をｐ型立方晶炭化ケイ素の層２５で再充填して、第１の主要側２３から六方晶炭化ケイ素の層２の中に延在する立方晶炭化ケイ素の柱状または板状の領域５を形成する。典型的には、トレンチ２０を立方晶炭化ケイ素の層２５で再充填することは、１１００℃未満の温度での化学気相成長によってなされる。再充填は、典型的には、たとえば８００から９００℃の温度範囲内で単一源前駆体としてシラシクロブタン（ＳＣＢ）を使用してＣＶＤによって行われる。しかし、立方晶ＳｉＣを形成するためのその他の方法を使用して、立方晶ＳｉＣを堆積させてトレンチ２０を再充填してもよい。図２Ｄに示されるように、アニーリングステップにおいて第２の半導体領域７を形成する。このアニーリングステップでは、ｐ型ドーパントがｐ型立方晶炭化ケイ素２５からドリフト層２の中に拡散して、第２の半導体領域７を形成する。
ｐ型立方晶炭化ケイ素の層２５の堆積および上記のアニーリングステップ後に、平坦化ステップを実行して、トレンチ２０の外側に存在するｐ型立方晶炭化ケイ素の層２５の一部を除去し、六方晶炭化ケイ素のエピ層２を露出させる。結果として生じる構造は、図２Ｅに示されている。
次に、六方晶炭化ケイ素のエピ層２の第１の主要側２３にアノード層８を形成し、アノード層８の上に第１の電極層１０を形成し、デバイスの裏側の基板層９の上に第２の電極層１１を形成して、図１に示されるＳＪパワーダイオード１０１を得る。第１の主要側２３にアノード層８を形成する際、第１の主要側２３および第２の主要側２４に対して平行な水平方向において互いに隣接している立方晶炭化ケイ素の２つの柱状または板状の領域５の各対の間の領域にパワーデバイスセルが形成される。パワー半導体デバイスのパワーセルは、本明細書全体を通して、パワーデバイスの全ての機能を有し、基本的に同じ構造を有する他のパワーデバイスセルとともにパワー半導体デバイスを形成するこのようなパワー半導体デバイスの一部を意味するものとする。縦型パワー半導体デバイスでは、主要な電流は、個々のパワーデバイスセルを平行に流れる。
図３には、第２の実施形態に係るパワー半導体デバイスが示されている。第１の実施形態と第２の実施形態との間には多くの類似性があるので、２つの実施形態の間の相違点のみを以下で説明する。残りの特徴に関しては、上記の第１の実施形態の説明を参照する。第１の実施形態における要素と同じ参照符号で示される図３中の要素は、第１の実施形態について上記した特性および特徴と同じ特性および特徴を有する。このような要素の説明は繰り返さない。第２の実施形態に係るパワー半導体デバイスは、第１の主面３３と第１の主面３３とは反対側の第２の主面３４とを有する半導体ウェハ３０１を備えるＳＪトレンチジャンクションバリアショットキー（ＪＢＳ）整流器３００である。
第２の主面３４から第１の主面３３に向かって順番に、半導体ウェハ３０１は、ｎ＋型基板層９と、ｎ－型ドリフト層３２と、ドリフト層３２よりも高いドーピング濃度を有するｎ型層３０とを備える。複数のｐ＋型領域３１が第１の主面３３からｎ型層３０を通ってドリフト層３２の中に延在している。ｎ型層３０は、ＳＪトレンチＪＢＳ整流器３００の動作中にｐ＋型領域３１付近の電界ピークを調整するためにドリフト層３２よりも高いドーピング濃度を有している。基板層９、ドリフト層３２、ｎ型層３０および複数のｐ＋型領域３１は全て、六方晶ＳｉＣでできており、典型的には４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣでできている。さらに、それらは、単結晶であってもよく、全て同じ結晶方位を有していてもよい。ドリフト層３２のドーピング濃度および厚みは、第１の実施形態におけるドリフト層２について上記したのと同様に、ＳＪトレンチＪＢＳ整流器の電圧クラスによって決まる。
第１の実施形態に見られるように、複数の柱状または板状の第１の半導体領域５がドリフト層３２の中に延在している。しかし、第１の実施形態では、第１の半導体領域５の上側がドリフト層２の上側と同一平面になっているのに対して、第２の実施形態では、第１の半導体領域５が第１の主面３３からｎ型層３０を通ってドリフト層３２の中に延在している。第１の半導体領域５に関して、第１の実施形態と第２の実施形態との間の唯一の相違点は、第２の実施形態では、第１の半導体領域５がドリフト層３２の中に延在する前にｎ型層３０を通っているのに対して、第１の実施形態では、第１の半導体領域５がドリフト層２の第１の主要側から延在しているという点である。材料特性を含む第１の半導体領域５の他の全ての特徴は、第１の実施形態と同じである。また、水平方向における第１の半導体領域５と第１の半導体層３２の部分６との交互配置は、第１の実施形態と同じである。したがって、ドリフト層３２、第１の半導体領域５および第２の半導体領域７によって形成されるＳＪドリフト層構造は、ｐ＋型領域３１がドリフト層３２の中に延在していること以外は、第１の実施形態と同じである。
第１の実施形態に見られるように、半導体ウェハ３０１の第１の主面３３の上に第１の電極層１０を形成して、ｎ型層３０、ｐ＋型領域３１、第１の半導体領域５および第２の半導体領域７とのオーミック接触をそれぞれ形成する。
任意の２つの隣接する第１の半導体領域５の間には、単一のｐ＋型領域３１とｎ型層３０の一部とを含むトレンチＪＢＳセルが形成される。２つの隣接する第１の半導体領域５の間に形成されるトレンチＪＢＳセルは、パワーデバイスセルの第２の例である。
第１の実施形態では、第１の半導体領域５の垂直方向幅ｗＶは、第１の半導体領域５がドリフト層２の上側から延在する深さである。しかし、第２の実施形態では、第１の半導体領域５がドリフト層３２の上側から延在する深さは、ｎ型層３０の厚みｄ３′の分だけ第１の半導体領域５の垂直方向幅ｗＶ′よりも小さい。第２の実施形態では、第１の半導体領域５の垂直方向幅ｗＶ′は、第１の半導体領域５が第１の主面３３から延在する深さである。例示的な実施形態では、第１の半導体領域５がドリフト層３２の上側から延在する深さは、少なくとも３μｍであり、より典型的には少なくとも４μｍである。
ＳＪトレンチＪＢＳ整流器３００の製造方法は、図２Ａ～図２Ｅとともに上記したＳＪパワーダイオード１００の製造方法と類似している。それが図２Ａ～図２Ｅとともに説明した方法と唯一異なる点は、ｎ型層３０を通ってドリフト層３２の中にトレンチを形成する前にｎ型層３０およびｐ＋型領域３１を形成するという点である。さらに、トレンチを再充填した後はアノード層が形成されない。
図４には、第３の実施形態に係るパワー半導体デバイスが示されている。第３の実施形態と上記の第１の実施形態との間には多くの類似性があるので、上記の２つの第１の実施形態に対する第３の実施形態の相違点のみを以下で説明する。残りの特徴に関しては、やはり上記の第１の実施形態の説明を参照する。第１の実施形態における要素と同じ参照符号で示される図４中の要素は、上記の特性および特徴と同じ特性および特徴を有する。このような要素の説明は繰り返さない。第３の実施形態に係るパワー半導体デバイスは、第１の主面４３と第１の主面４３とは反対側の第２の主面４４とを有する半導体ウェハ４０１を備えるＳＪトレンチジャンクション電界効果トランジスタ（ＪＦＥＴ）４００である。
第２の主面４４から第１の主面４３に向かって順番に、半導体ウェハ４０１は、ｎ＋型基板層９と、ｎ－型ドリフト層４２と、ｎ型チャネル層４１と、ｎ＋型ソース層４０とを備える。複数のｐ＋型ゲート領域４６が第１の主面４３からソース層４０を通ってチャネル層４１の中に延在している。ソース層４０は、チャネル層４１よりも高いドーピング濃度を有し、チャネル層４１は、ドリフト層４２よりも高いドーピング濃度を有している。基板層９、ドリフト層４２、チャネル層４１、ソース層４０および複数のゲート領域４６は全て、六方晶ＳｉＣでできており、典型的には４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣでできている。さらに、それらは、単結晶であってもよく、全て同じ結晶方位を有していてもよい。ドリフト層４２のドーピング濃度および厚みは、第１の実施形態におけるドリフト層２について上記したのと同様に、ＳＪトレンチＪＦＥＴ４００の電圧クラスによって決まる。
第１および第２の実施形態に見られるように、複数の柱状または板状の第１の半導体領域５が第３の実施形態に係るＳＪトレンチＪＦＥＴ４００のドリフト層４２の中に延在している。しかし、第１の実施形態では、第１の半導体領域５の上側がドリフト層２の上側と同一平面になっているのに対して、第３の実施形態では、第１の半導体領域５が第１の主面４３からソース層４０およびチャネル層４１を通ってドリフト層４２の中に延在している。第１の半導体領域５に関して、第１の実施形態と第３の実施形態との間の唯一の相違点は、第３の実施形態では、第１の半導体領域５がドリフト層４２の中に延在する前にソース層４０およびチャネル層４１を通っているのに対して、第１の実施形態では、第１の半導体領域５がドリフト層２の第１の主要側の上方に延在していない、すなわちドリフト領域２の外側に延在していないという点である。材料特性を含む第１の半導体領域５の他の全ての特性および特徴は、第１の実施形態と同じである。また、水平方向における第１の半導体領域５と第１の半導体層３２の部分６との交互配置は、第１の実施形態と同じである。したがって、ドリフト層４２、第１の半導体領域５および第２の半導体領域７によって形成されるＳＪドリフト層構造は、第１の実施形態においてドリフト層２、第１の半導体領域５および第２の半導体領域７によって形成されるＳＪドリフト層構造と同じである。
ＳＪトレンチＪＦＥＴ４００の表側では、ソース端子Ｓがソース電極に電気的に接続されて、第１の主面４３においてソース層４０とオーミック接触している。また、ＳＪトレンチＪＦＥＴ４００の表側では、ゲート端子Ｇがゲート電極に電気的に接続されて、第１の半導体領域５および第２の半導体領域７とオーミック接触している。ＳＪトレンチＪＦＥＴ４００の裏側では、ドレイン端子Ｄが第２の電極層１１に電気的に接続されている。
任意の２つの隣接する第１の半導体領域５の間には、ゲート領域４６とソース層４０の一部とチャネル層４１の一部とを含むトレンチＪＦＥＴセルが形成される。２つの隣接する第１の半導体領域５の間に形成されるトレンチＪＦＥＴセルは、パワーデバイスセルの第３の例である。
第３の実施形態では、第１の半導体領域５が第１の主面４３からソース層４０およびチャネル層４１を通ってドリフト層４２の中に延在しているという事実に鑑みて、第１の半導体領域５がドリフト層４２の上側から延在する深さは、ソース層４０およびチャネル層４１の総厚みｄ３″の分だけ第１の半導体領域５の垂直方向幅ｗＶ″よりも小さい。第３の実施形態では、第１の半導体領域５の垂直方向幅ｗＶ″は、第１の半導体領域５が第１の主面４３から延在する深さである。例示的な実施形態では、第１の半導体領域５がドリフト層３２の上側から延在する深さは、少なくとも３μｍであり、より典型的には少なくとも４μｍである。
ＳＪトレンチＪＦＥＴ４００の製造方法は、図２Ａ～図２Ｅとともに上記したＳＪパワーダイオード１００の製造方法と類似している。それが図２Ａ～図２Ｅとともに説明した方法と異なる点は、立方晶炭化ケイ素で再充填されることになるトレンチをソース層４０およびチャネル層４１を通ってドリフト層３２の中に形成する前にソース層４０およびチャネル層４１を形成するという点、トレンチを再充填した後はアノード層８が形成されないという点、および第１の主面４３からソース層４０を通ってチャネル層４１の中に延在するようにゲート領域４６が半導体ウェハ４０１に形成されるという点である。最後に、ソース電極およびゲート電極を形成して、ＳＪトレンチＪＦＥＴ４００をソース端子Ｓおよびゲート端子Ｇに適切に電気的に接続する。
図５には、第４の実施形態に係るパワー半導体デバイスが示されている。第４の実施形態と上記の第１の実施形態との間には多くの類似性があるので、上記の第１の実施形態に対する第４の実施形態の相違点のみを以下で説明する。残りの特徴に関しては、上記の第１の実施形態の説明を参照する。第１の実施形態における要素と同じ参照符号で示される図５中の要素は、上記の特性と同じ特性を有する。このような要素の説明は繰り返さない。第４の実施形態に係るパワー半導体デバイスは、第１の主面５３と第１の主面５３とは反対側の第２の主面５４とを有する半導体ウェハ５０１を備えるＳＪトレンチ金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）５００である。
第２の主面５４から第１の主面５３に向かって順番に、半導体ウェハ５０１は、ｎ＋型基板層９と、ｎ－型ドリフト層５２と、ｐ型ベース層５１と、ｎ＋型ソース層５０とを備える。複数のトレンチゲート電極５６が第１の主面５３からソース層５０およびベース層５１を通ってドリフト層５２の中に延在している。各トレンチゲート電極５６は、ゲート誘電体層５７によってベース層５１から分離されている。ソース層５０は、ドリフト層５２よりも高いドーピング濃度を有している。基板層９、ドリフト層５２、チャネル層５１およびソース層５０は全て、六方晶ＳｉＣでできている。典型的には、それらは、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣでできている。さらに、それらは、単結晶であってもよく、全て同じ結晶方位を有していてもよい。ドリフト層５２のドーピング濃度および厚みは、第１の実施形態におけるドリフト層２について上記したのと同様に、ＳＪトレンチＭＯＳＦＥＴ５００の電圧クラスによって決まる。
第１～第３の実施形態に見られるように、複数の柱状または板状の第１の半導体領域５が第４の実施形態に係るＳＪトレンチＭＯＳＦＥＴ５００のドリフト層５２の中に延在している。しかし、第１の実施形態では、第１の半導体領域５の上側がドリフト層２の上側と同一平面になっているのに対して、第４の実施形態では、第１の半導体領域５が第１の主面５３からソース層５０およびベース層５１を通ってドリフト層５２の中に延在している。第１の半導体領域５に関して、第１の実施形態と第４の実施形態との間の唯一の相違点は、第４の実施形態では、第１の半導体領域５がドリフト層５２の中に延在する前にソース層５０およびチャネル層５１を通っているのに対して、第１の実施形態では、第１の半導体領域５がドリフト層２の第１の主要側の上方に延在していない、すなわちドリフト層２の外側に延在していないという点である。材料特性を含む第１の半導体領域５の他の全ての特性および特徴は、第１の実施形態と同じである。第１の半導体領域は、立方晶ＳｉＣからなり、水平方向における第１の半導体領域５とドリフト層５２の部分６との交互配置は、第１の実施形態と同じである。したがって、ドリフト層５２、第１の半導体領域５および第２の半導体領域７によって形成されるＳＪドリフト層構造は、第１の実施形態においてドリフト層２、第１の半導体領域５および第２の半導体領域７によって形成されるＳＪドリフト層構造と同じである。
ＳＪトレンチＭＯＳＦＥＴ５００の表側では、ソース端子Ｓがソース電極に電気的に接続されて、第１の主面５３においてソース層５０、ベース層５１、第１の半導体領域５および第２の半導体領域７とオーミック接触している。また、ＳＪトレンチＭＯＳＦＥＴ５００の表側では、ゲート端子Ｇがトレンチゲート電極５６にそれぞれ電気的に接続されている。ＳＪトレンチＭＯＳＦＥＴ５００の裏側では、ドレイン端子Ｄが第２の電極層１１に電気的に接続されている。
任意の２つの隣接する第１の半導体領域５の間には、ゲート領域５６とソース層５０の一部とベース層５１の一部とを含むトレンチＭＯＳＦＥＴセルが形成される。２つの隣接する第１の半導体領域５の間に形成されるトレンチＭＯＳＦＥＴセルは、パワーデバイスセルの第４の例である。
第１の半導体領域５が第１の主面５３からベース層５１を通って（および、ベース層５１にウェルとして形成されたソース層５０を通って）ドリフト層４２の中に延在しているという事実に鑑みて、第１の半導体領域５がドリフト層４２の上側から延在する深さは、ベース層５１の厚みｄ３′″の分だけ第１の半導体領域５の垂直方向幅ｗＶ′″よりも小さい。第４の実施形態では、第１の半導体領域５の垂直方向幅ｗＶ′″は、第１の半導体領域５が第１の主面５３から延在する深さである。例示的な実施形態では、第１の半導体領域５がドリフト層５２の上側から延在する深さは、少なくとも３μｍであり、より典型的には少なくとも４μｍである。
ＳＪトレンチＭＯＳＦＥＴ５００の製造方法は、図２Ａ～図２Ｅとともに上記したＳＪパワーダイオード１００の製造方法と類似している。それが図２Ａ～図２Ｅとともに説明した方法と異なる点は、立方晶炭化ケイ素で再充填されることになるトレンチをソース層５０およびチャネル層５１を通ってドリフト層５２の中に形成する前にソース層５０およびチャネル層５１を形成するという点、トレンチを再充填した後はアノード層８が形成されないという点、および第１の主面５３からソース層５０およびベース層５１を通ってドリフト層５２の中に延在するようにゲート電極５６およびゲート誘電体層５７が半導体ウェハ５０１に形成されるという点である。最後に、ソース電極およびゲート電極を形成して、ＳＪトレンチＭＯＳＦＥＴ５００をソース端子Ｓおよびゲート端子Ｇに適切に電気的に接続する。
図６には、第５の実施形態に係るパワー半導体デバイスが示されている。第５の実施形態と上記の第４の実施形態との間には多くの類似性があるので、上記の第４の実施形態に対する第５の実施形態の相違点のみを以下で説明する。残りの特徴に関しては、第４の実施形態の説明、および、上記の第４の実施形態の説明において参照した第１の実施形態の説明を参照する。第１および第４の実施形態における要素と同じ参照符号で示される図６中の要素は、上記の特性および特徴と同じ特性および特徴を有する。このような要素の説明は繰り返さない。第５の実施形態に係るパワー半導体デバイスは、第１の主面６３と第１の主面６３とは反対側の第２の主面６４とを有する半導体ウェハ６０１を備えるＳＪトレンチ絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）６００である。第５の実施形態に係るＳＪトレンチＩＧＢＴ６００は、基板層９の代わりに、デバイスの裏側に、第１の主面６３から第２の主面６４に向かって順番に、ｎ＋型バッファ層６１と、ｐ型コレクタ層６２（特許請求の範囲における第２の半導体層）とを備えるという点で、ＳＪトレンチＭＯＳＦＥＴ５００とは異なっている。第４の実施形態とのさらなる相違点として、ＳＪトレンチＩＧＢＴ６００は、ソース端子Ｓの代わりにエミッタ端子Ｅを有し、ドレイン端子Ｄの代わりにコレクタ端子Ｃを有する。２つの隣接する第１の半導体領域５の各対の間に形成されるトレンチＩＧＢＴセルは、パワーデバイスセルの第５の例である。
上記の説明では、具体的な実施形態について説明した。しかし、上記の実施形態の代替例および変形例も可能である。
上記の実施形態では、第２の半導体領域７がドリフト層２，３２，４２，５２，６２からそれぞれ第１の半導体領域５を分離するパワー半導体デバイスについて説明した。しかし、第２の半導体領域７は任意であり、第１の半導体領域５は、ドリフト層２，３２，４２，５２，６２、ｎ型層３０、ソース層４０、チャネル層４１、ソース層５１、ベース層５２、バッファ層６１およびコレクタ層６２とそれぞれ直接接触していてもよい。したがって、第２の半導体領域７が形成されるアニーリングステップも任意であり、省略されてもよい。
全ての図面において、第１の半導体領域５および第２の半導体領域７は、ドリフト層２，３２，４２，５２，６２の上側から、ドリフト層２，３２，４２，５２，６２の層厚み未満の深さまでそれぞれ延在している。これは、第１～第４の実施形態では、第１の半導体領域５および第２の半導体領域７が基板層９から分離されていることを意味する。しかし、第１の半導体領域５および／または第２の半導体領域７は、基板層９までまたは基板層９の中に延在していてもよい。同様に、第５の実施形態では、第１の半導体領域５および第２の半導体領域７は、バッファ層に達していないが、それらは、バッファ層までまたはバッファ層の中に延在していてもよい。
第１の実施形態の変形例では、第１の半導体領域５および第２の半導体領域７は、アノード層８の中にも延在していてもよく、または代替的に、ドリフト層２の一部によってアノード層から分離されてもよい。
第２～第４の実施形態では、第１の半導体領域５および第２の半導体領域７は、半導体ウェハ３０１，４０１，５０１，６０１の第１の主面３３，４３，５３，６３からそれぞれ延在している。しかし、第１の半導体領域５および／または第２の半導体領域７は、第１の主面３３，４３，５３，６３からも分離されていてもよい。
具体的な導電型とともに上記の実施形態を説明した。上記の実施形態における半導体層の導電型は、入れ換えられてもよく、特定の実施形態では、ｐ型層として記載された全ての層はｎ型層であり、ｎ型層として記載された全ての層はｐ型層であろう。たとえば、第１の実施形態の変形例では、ドリフト層２はｐ型層であってもよく、アノード層８はｎ型層であってもよく、基板層９はｐ＋型層であってもよい。
第１～第４の実施形態では、ＳＪパワーダイオード１００、ＳＪトレンチＪＢＳ整流器３００、ＳＪトレンチＪＦＥＴ４００、ＳＪトレンチＭＯＳＦＥＴ５００およびＳＪトレンチＩＧＢＴ６００のための立方晶ＳｉＣの第１の半導体領域５を含むＳＪドリフト層について説明した。しかし、本発明のパワー半導体デバイスは、ＳＪドリフト層構造を有するその他の縦型パワー半導体デバイスであってもよい。バッファ層６１を有するＩＧＢＴ６００について説明した。しかし、バッファ層は任意であり、本発明に係るパワー半導体デバイスは、バッファ層６１を持たないＩＧＢＴであってもよい。
「備える」という語は、他の要素またはステップを排除するものではなく、不定冠詞「ａ」または「ａｎ」は、複数形を排除するものではない、ということに留意されたい。また、さまざまな実施形態に関連付けて記載されている要素は、組み合わせられてもよい。
２，３２，４２，５２ （ｎ－型）ドリフト層（第１の半導体層）
３，３３，４３，５３，６３ 第１の主面
４，３４，４４，５４，６４ 第２の主面
５ 第１の半導体領域
６ ｎ－型ドリフト層の部分
７ （ｐ型）第２の半導体領域
８ （ｐ＋型）アノード層
９ （ｎ＋型）基板層（第２の半導体層）
１０ 第１の電極層
１１ 第２の電極層
３０ ｎ型層
４０ （ｎ＋型）ソース層
４１ （ｎ型）チャネル層
５０ （ｎ＋型）ソース層
５１ （ｐ型）ベース層
５６ トレンチゲート電極
６１ （ｎ＋型）バッファ層
６２ （ｐ型）コレクタ層
１００ ＳＪパワーダイオード
１０１，３０１，４０１，５０１，６０１ 半導体ウェハ
３００ ＳＪトレンチＪＢＳ整流器
４００ ＳＪトレンチＪＦＥＴ
５００ ＳＪトレンチＭＯＳＦＥＴ
６００ ＳＪトレンチＩＧＢＴ
Ａ アノード端子
Ｃ コレクタ端子
Ｄ ドレイン端子
Ｋ カソード端子
Ｅ エミッタ端子
Ｓ ソース端子
Ｇ ゲート端子
ｄ１ ドリフト層の層厚み
ｄ２ 隣接する第１の半導体領域の各対の間の距離
ｄ３ アノード層８の厚み
ｄ３′ ｎ型層３０の厚み
ｄ３″ ソース層４０およびチャネル層４１の総厚み
ｄ３′″ ベース層５１の厚み
ｗＨ 第１の半導体領域の水平方向幅
ｗＶ，ｗＶ′，ｗＶ″，ｗＶ′″ 第１の半導体領域の垂直方向幅

Claims (13)

  1. スーパージャンクションパワー半導体デバイスであって、
    第１の主面（３；３３；４３；５３；６３）と第２の主面（４；３４；４４；５４；６４）とを有する半導体ウェハ（１０１；３０１；４０１；５０１；６０１）を備え、前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）は、
    第１の導電型を有する第１の半導体層（２；３２；４２；５２）と、
    複数の柱状または板状の第１の半導体領域（５）とを含み、前記第１の半導体領域（５）は、前記第１の主面（３；３３；４３；５３；６３）および前記第２の主面（４；３４；４４；５４；６４）に対して垂直な垂直方向に、前記第１の主面（３；３３；４３；５３；６３）と前記第２の主面（４；３４；４４；５４；６４）との間の前記第１の半導体層（２；３２；４２；５２）の中に延在し、前記第１の半導体領域（５）は、前記第１の導電型とは異なる第２の導電型を有し、
    前記第１の半導体層（２；３２；４２；５２）は、六方晶炭化ケイ素の層であり、
    前記第１の半導体領域（５）は、３Ｃポリタイプ立方晶炭化ケイ素の領域であり、
    前記３Ｃポリタイプ立方晶炭化ケイ素は、多結晶であることを特徴とする、スーパージャンクションパワー半導体デバイス。
  2. スーパージャンクションパワー半導体デバイスであって、
    第１の主面（３；３３；４３；５３；６３）と第２の主面（４；３４；４４；５４；６４）とを有する半導体ウェハ（１０１；３０１；４０１；５０１；６０１）を備え、前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）は、
    第１の導電型を有する第１の半導体層（２；３２；４２；５２）と、
    複数の柱状または板状の第１の半導体領域（５）とを含み、前記第１の半導体領域（５）は、前記第１の主面（３；３３；４３；５３；６３）および前記第２の主面（４；３４；４４；５４；６４）に対して垂直な垂直方向に、前記第１の主面（３；３３；４３；５３；６３）と前記第２の主面（４；３４；４４；５４；６４）との間の前記第１の半導体層（２；３２；４２；５２）の中に延在し、前記第１の半導体領域（５）は、前記第１の導電型とは異なる第２の導電型を有し、
    前記第１の半導体層（２；３２；４２；５２）は、六方晶炭化ケイ素の層であり、
    前記第１の半導体領域（５）は、３Ｃポリタイプ立方晶炭化ケイ素の領域であり、
    前記第１の半導体領域（５）は、それぞれ、前記第２の導電型を有する六方晶炭化ケイ素の第２の半導体領域（７）によって前記第１の半導体層（２；３２；４２；５２）から分離されることを特徴とする、スーパージャンクションパワー半導体デバイス。
  3. スーパージャンクションパワー半導体デバイスであって、
    第１の主面（３；３３；４３；５３；６３）と第２の主面（４；３４；４４；５４；６４）とを有する半導体ウェハ（１０１；３０１；４０１；５０１；６０１）を備え、前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）は、
    第１の導電型を有する第１の半導体層（２；３２；４２；５２）と、
    複数の柱状または板状の第１の半導体領域（５）とを含み、前記第１の半導体領域（５）は、前記第１の主面（３；３３；４３；５３；６３）および前記第２の主面（４；３４；４４；５４；６４）に対して垂直な垂直方向に、前記第１の主面（３；３３；４３；５３；６３）と前記第２の主面（４；３４；４４；５４；６４）との間の前記第１の半導体層（２；３２；４２；５２）の中に延在し、前記第１の半導体領域（５）は、前記第１の導電型とは異なる第２の導電型を有し、
    前記第１の半導体層（２；３２；４２；５２）は、六方晶炭化ケイ素の層であり、
    前記第１の半導体領域（５）は、３Ｃポリタイプ立方晶炭化ケイ素の領域であり、
    各々の第１の半導体領域（５）は、前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）の前記第１の主面（３；３３；４３；５３）に面した前記第１の半導体層（２；３２；４２；５２）の第１の主要側（２３）から少なくとも３μｍの深さまで前記垂直方向に前記第１の半導体層（２；３２；４２；５２）の中に延在していることを特徴とする、スーパージャンクションパワー半導体デバイス。
  4. スーパージャンクションパワー半導体デバイスであって、
    第１の主面（３；３３；４３；５３；６３）と第２の主面（４；３４；４４；５４；６４）とを有する半導体ウェハ（１０１；３０１；４０１；５０１；６０１）を備え、前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）は、
    第１の導電型を有する第１の半導体層（２；３２；４２；５２）と、
    複数の柱状または板状の第１の半導体領域（５）とを含み、前記第１の半導体領域（５）は、前記第１の主面（３；３３；４３；５３；６３）および前記第２の主面（４；３４；４４；５４；６４）に対して垂直な垂直方向に、前記第１の主面（３；３３；４３；５３；６３）と前記第２の主面（４；３４；４４；５４；６４）との間の前記第１の半導体層（２；３２；４２；５２）の中に延在し、前記第１の半導体領域（５）は、前記第１の導電型とは異なる第２の導電型を有し、
    前記第１の半導体層（２；３２；４２；５２）は、六方晶炭化ケイ素の層であり、
    前記第１の半導体領域（５）は、３Ｃポリタイプ立方晶炭化ケイ素の領域であり、
    前記第１の主面（３；３３；４３；５３）および前記第２の主面（４；３４；４４；５４）に対して平行な水平方向において互いに隣接している隣接する第１の半導体領域（５）の各対は、前記第１の半導体層（２；３２；４２；５２）の部分（６）によって前記水平方向に互いに分離され、その結果、前記第１の半導体領域（５）は、前記水平方向において前記第１の半導体層（２；３２；４２；５２）の前記部分（６）と交互になり、
    各々の第１の半導体領域（５）では、前記第１の主面（３；３３；４３；５３）および前記第２の主面（４；３４；４４；５４）に対して垂直な垂直方向における前記第１の半導体領域（５）の垂直方向幅（ｗ Ｖ ，ｗ Ｖ ′，ｗ Ｖ ″，ｗ Ｖ ′″）は、前記水平方向における前記第１の半導体領域（５）の水平方向幅（ｗ Ｈ ）の少なくとも２倍であり、任意の第１の半導体領域（５）の前記垂直方向幅（ｗ Ｖ ，ｗ Ｖ ′，ｗ Ｖ ″，ｗ Ｖ ′″）は、前記垂直方向における当該第１の半導体領域（５）の最大幅であり、任意の第１の半導体領域（５）の前記水平方向幅（ｗ Ｈ ）は、前記水平方向における当該第１の半導体領域（５）の最大幅であることを特徴とする、スーパージャンクションパワー半導体デバイス。
  5. 各々の第１の半導体領域（５）の前記垂直方向幅（ｗ Ｖ ，ｗ Ｖ ′，ｗ Ｖ ″，ｗ Ｖ ′″）は、少なくとも３μｍである、請求項４に記載のスーパージャンクションパワー半導体デバイス。
  6. 隣接する第１の半導体領域（５）の各対の間の距離（ｄ ２ ）は、２μｍから２０μｍの範囲内である、請求項４または５に記載のスーパージャンクションパワー半導体デバイス。
  7. 前記スーパージャンクションパワー半導体デバイス（１００；３００；４００；５００；６００）は、前記第１の半導体層（２；３２；４２；５２）がドリフト層であるスーパージャンクションパワーデバイスであり、前記ドリフト層は、少なくとも３μｍの前記垂直方向における厚み（ｄ １ ）を有し、２×１０ １７ ｃｍ －３ 未満のドーピング濃度を有する、請求項１から６のいずれか１項に記載のスーパージャンクションパワー半導体デバイス。
  8. 前記第１の半導体層（２；３２；４２；５２）は、単結晶である、請求項１～７のいずれか１項に記載のスーパージャンクションパワー半導体デバイス。
  9. 前記六方晶炭化ケイ素は、４Ｈ－ＳｉＣまたは６Ｈ－ＳｉＣである、請求項１～８のいずれか１項に記載のスーパージャンクションパワー半導体デバイス。
  10. 前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）は、前記第１の半導体層（２；３２；４２；５２）の上の第２の半導体層（９；６２）と、前記第２の半導体層（９；６２）とのオーミック接触を形成するように前記第１の半導体層（２；３２；４２；５２）とは反対側の前記第２の半導体層（９；６２）の上に形成された電極層（１１）とを備え、前記第２の半導体層（９；６２）は、前記第１の半導体層（２；３２；４２；５２）におけるドーピング濃度の少なくとも１０倍の高さのドーピング濃度を有する、請求項１～９のいずれか１項に記載のスーパージャンクションパワー半導体デバイス。
  11. 請求項１～１０のいずれか１項に記載のスーパージャンクションパワー半導体デバイスの製造方法であって、
    六方晶炭化ケイ素の層として第１の半導体層（２）を形成するステップを備え、前記第１の半導体層（２）は、第１の主要側（２３）と、前記第１の主要側（２３）とは反対側の第２の主要側（２４）とを有し、前記第１の半導体層（２）は、第１の導電型を有し、前記製造方法はさらに、
    前記第１の半導体層（２）にその第１の主要側（２３）から複数のトレンチ（２０）を形成するステップと、
    前記第１の導電型とは異なる第２の導電型を有する立方晶炭化ケイ素の層（２５）で前記トレンチ（２０）を再充填して、３Ｃポリタイプ立方晶炭化ケイ素の柱状または板状の領域として第１の半導体領域（５）を形成するステップとを備え、前記第１の半導体領域（５）は、前記第１の主要側（２３）から前記第１の半導体層（２）の中に延在する、方法。
  12. スーパージャンクションパワー半導体デバイスの製造方法であって、
    前記スーパージャンクションパワー半導体デバイスは、
    第１の主面（３；３３；４３；５３；６３）と第２の主面（４；３４；４４；５４；６４）とを有する半導体ウェハ（１０１；３０１；４０１；５０１；６０１）を備え、前記半導体ウェハ（１０１；３０１；４０１；５０１；６０１）は、
    第１の導電型を有する第１の半導体層（２；３２；４２；５２）と、
    複数の柱状または板状の第１の半導体領域（５）とを含み、前記第１の半導体領域（５）は、前記第１の主面（３；３３；４３；５３；６３）および前記第２の主面（４；３４；４４；５４；６４）に対して垂直な垂直方向に、前記第１の主面（３；３３；４３；５３；６３）と前記第２の主面（４；３４；４４；５４；６４）との間の前記第１の半導体層（２；３２；４２；５２）の中に延在し、前記第１の半導体領域（５）は、前記第１の導電型とは異なる第２の導電型を有し、
    前記第１の半導体層（２；３２；４２；５２）は、六方晶炭化ケイ素の層であり、
    前記第１の半導体領域（５）は、３Ｃポリタイプ立方晶炭化ケイ素の領域であり、
    前記製造方法は、
    六方晶炭化ケイ素の層として第１の半導体層（２）を形成するステップを備え、前記第１の半導体層（２）は、第１の主要側（２３）と、前記第１の主要側（２３）とは反対側の第２の主要側（２４）とを有し、前記第１の半導体層（２）は、第１の導電型を有し、前記製造方法はさらに、
    前記第１の半導体層（２）にその第１の主要側（２３）から複数のトレンチ（２０）を形成するステップと、
    前記第１の導電型とは異なる第２の導電型を有する立方晶炭化ケイ素の層（２５）で前記トレンチ（２０）を再充填して、３Ｃポリタイプ立方晶炭化ケイ素の柱状または板状の領域として第１の半導体領域（５）を形成するステップとを備え、前記第１の半導体領域（５）は、前記第１の主要側（２３）から前記第１の半導体層（２）の中に延在し、
    前記立方晶炭化ケイ素の層（２５）で前記トレンチ（２０）を再充填するステップは、１１００℃未満の温度での化学気相成長によってなされる、製造方法。
  13. 前記第１の主要側（２３）および前記第２の主要側（２４）に対して平行な水平方向において互いに隣接している前記第１の半導体領域（５）のうちの２つの第１の半導体領域（５）の間の領域における前記第１の半導体層（２）の前記第１の主要側（２３）にパワーデバイスセルを形成するステップをさらに備える、請求項１１または１２に記載の製造方法。
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