CN110366783B - 碳化硅超结功率半导体器件及用于制造该器件的方法 - Google Patents

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Abstract

功率半导体器件包括具有第一主侧表面（3）和第二主侧表面（4）的半导体晶片（101）。半导体晶片（101）包含具有第一传导性类型的第一半导体层（2）和多个柱状或板状的第一半导体区域（5），所述多个柱状或板状的第一半导体区域在与第一主侧表面（3）和第二主侧表面（4）垂直的垂直方向上在第一主侧表面（3）和第二主侧表面（4）之间的第一半导体层（2）中延伸。第一半导体区域（5）具有不同于第一传导性类型的第二传导性类型。其中，第一半导体层（2）是六方碳化硅的层。第一半导体区域（5）是3C多型碳化硅的区域。

Description

碳化硅超结功率半导体器件及用于制造该器件的方法
技术领域
本发明涉及基于碳化硅(SiC)的超结(SJ)功率半导体器件，示例性地涉及基于SiC垂直的SJ功率半导体器件，以及涉及用于制造该器件的方法。
背景技术
功率半导体器件被用作通过各种电子系统来控制电流的开关。它们能通过三个主要参数表征，所述三个主要参数尤其定义了此类功率半导体器件的应用范围：接通状态电阻R接通，所述接通状态电阻是接通状态下的器件的等效欧姆电阻；切换时间，需要所述切换时间从接通状态切换到断开状态，并且反之亦然；以及击穿电压，所述击穿电压是器件可在断开状态下承受的最大电压。在垂直的功率半导体器件中，电流在接通状态下在垂直方向上从半导体晶片的第一主侧流到半导体晶片的第二主侧，而在断开状态下只有可忽略的电流流过器件。厚并且相对轻地掺杂的漂移层被用于通过降低阻挡结(blocking junction)的空间电荷区域中的电场来提高击穿电压。然而，另一方面采用具有大厚度并且轻掺杂的漂移层与接通状态电阻的恶化一同到来。随着提高击穿电压的接通状态电阻R接通的极大提高是针对功率半导体器件的主要限制。超结(SJ)技术允许移动限制并且降低针对给定击穿电压的接通状态电压。在基于硅的功率半导体器件中，SJ功率半导体器件广泛用于高功率和高电压应用。SJ功率半导体器件包含SJ漂移层结构，所述SJ漂移层结构通过使被称为p型柱和n型柱的掺杂区域的垂直的p和n交替来表征。
当与通常使用的硅(Si)相比时，碳化硅(SiC)为高电压功率半导体提供了多个有吸引力的特性。示例性地，SiC的高得多的击穿场强和热传导性允许创建远胜过相应的Si器件的器件，并且能够达到否则难以达到的效率水平。然而，当将这种技术应用于基于SiC的SJ功率半导体器件的制造时，用于基于Si制造SJ功率半导体器件的技术已经证明形成重大挑战。特别地，在像在SJ漂移层结构的制造中那样要求深区域的掺杂时，与Si相比在SiC中利用离子注入可实现的相对低的最大深度和在SiC中掺杂剂的相对低的扩散常数会导致困难。
在由R.Kosugi等人所著的出版物“First experimental demonstration of SiCsuper-junction(SJ)structure by multi-epitaxial growth method”，第26届国际功率半导体器件与集成电路研讨会论文集，2014年6月15-19，Waikoloa，Hawai，第346到349页中，描述了用于通过多个外延和注入步骤制造基于4H-SiC的SJ漂移层结构的方法。然而，该方法在时间和成本方面是低效率的，特别是对于要求厚SJ漂移层结构的高电压应用来说。制造8kV基于SiC的SJ功率半导体器件将要求分别地重复外延和注入步骤20次。
从由X.Zhong等人作著的出版物“Design and Experimental Demonstration of1.35kV SiC Super Junction Schottky Diode”，2016年第28届国际功率半导体器件与集成电路研讨会论文集(ISPSD)，2016年6月12-16，捷克共和国，第231到234页，得知了基于SiC的SJ结势垒肖特基(JBS)二极管，其包括通过在12μm厚的外延层中的6μm深沟槽的侧壁的倾斜离子注入并且随后用二氧化硅(SiO2)再填充沟槽来制造的SJ漂移层结构。利用所描述的方法，会难以实现掺杂控制和精确的电荷平衡。
在用于制造基于SiC的SJ功率半导体器件的SJ漂移层结构的另一方法中，所述方法从由R.Kosugi等人所著的出版物“Development of SiC super-junction(SJ)device bydeep trench-filling epitaxial growth”，材料科学论坛第740-742卷(2013)，第785至788页中得知，通过沟槽中4H-SiC的外延生长来再填充n型4H-SiC外延层中的沟槽。在通过外延生长再填充步骤期间，该再填充方法要求高生长温度。还存在空隙形成和非均匀掺杂的高风险，严重地损害由该出版物中的描述的方法制造的器件的可靠性和阻塞能力(blocking capability)。
在另一现有技术文献US 2016/0087032 A1中，通过加宽沟槽的开口来分别减少在4H-SiC层中的沟槽的再填充期间的空隙形成，这导致具有相对高的接通电阻的结构。
发明内容
鉴于上述情况，本发明的目的是提供基于SiC的超结(SJ)功率半导体器件，所述超结(SJ)功率半导体器件可采用具有掺杂的良好控制且没有引入空隙的时间和成本有效率的方式被制造以可靠地获得良好的和可重复的结果。本发明的另一个目的是采用具有掺杂的良好控制并且没有引入空隙的时间和成本有效率的方式制造这种基于SiC的SJ功率半导体器件。
通过功率半导体器件来实现目的。
根据本发明的功率半导体器件包括具有第一主侧表面和第二主侧表面的半导体晶片。半导体晶片包含：第一半导体层，所述第一半导体层具有第一传导性类型；和，多个柱状或板状的第一半导体区域，所述多个柱状或板状的第一半导体区域在与第一主侧表面和第二主侧表面垂直的垂直方向上在第一主侧表面和第二主侧表面之间的第一半导体层中延伸。第一半导体区域具有不同于第一传导性类型的第二传导性类型。其中，第一半导体层是六方碳化硅的层。第一半导体区域是立方碳化硅的区域。
用于柱状或板状的第一半导体区域的立方碳化硅材料的使用允许以没有在用六方碳化硅填充六方碳化硅中的沟槽时经常遇到的空隙和缺陷的可靠的方式来制造功率半导体器件，因为立方碳化硅是高度一致多型的碳化硅。在六方碳化硅和立方碳化硅之间缺少价带偏移导致在六方碳化硅和立方碳化硅之间的具有有利的电子性质的结。
在从属权利要求中规定了本发明的进一步发展。
在示例性的实施例中，功率半导体器件是SJ功率半导体器件，在所述SJ功率半导体器件中第一半导体层是在垂直方向上具有至少3μm的厚度并且具有低于2·1017cm-3的掺杂浓度的漂移层。具有相对低的掺杂浓度的漂移层的使用可通过降低功率半导体器件的阻挡结的空间电荷区域中的电场来提高击穿电压。
在示例性的实施例中，立方碳化硅是多晶3C-SiC，多晶3C-SiC因为由较高的对称性导致的降低的声子散射而具有所有已知的碳化硅多型的最高电子迁移率和饱和速度。
第一半导体区域可通过具有第二传导性类型的六方碳化硅的第二半导体区域分别与第一半导体层分隔。第二半导体区域的使用导致功率半导体器件的漂移层中的电荷平衡的最佳控制。
在示例性的实施例中，第一半导体层是单晶的。单晶具有对于功率半导体器件示例性地可优选的特性，所述特性例如与其中通过在晶界处散射来降低电子和空穴的迁移率的多晶材料相比较相对高的电子和空穴迁移率。
例如，本发明的功率半导体器件中的六方碳化硅可以是4H-SiC或6H-SiC。与其它六方多型碳化硅相比，这些多型碳化硅具有优良的电子性质。
在示例性的实施例中，半导体晶片包括在朝向第二主侧表面的第一半导体层上的第二半导体层和与第一半导体层相对的一侧上的第二半导体层上形成的电极层，以形成到第二半导体层的欧姆接触，其中第二半导体层具有某一掺杂浓度，所述掺杂浓度是第一半导体层中的掺杂浓度的至少10倍。通过高掺杂的第二半导体层的使用，可实现在与第一半导体层相对的一侧上的第二半导体层上形成的电极层的良好接触。
在与第一主侧表面和第二主侧表面平行的水平方向上彼此相邻的每对相邻的第一半导体区域，通过第一半导体层的部分在水平方向上示例性地彼此分隔，以致第一半导体区域在水平方向上与第一半导体层的部分交替。这种交替结构导致功率半导体器件的良好阻塞行为和相对高的接通状态电压。
其中对于每个第一半导体区域，第一半导体区域在与第一主侧表面和第二主侧表面垂直的垂直方向上的垂直宽度可示例性地是第一半导体区域在水平方向上的水平宽度的至少两倍。在本专利申请的整个说明书中，区域在特定方向上的宽度是区域在该特定方向上的最大宽度，即线的长度，在该特定方向上在该区域内延伸的所有线之中所述线具有最大长度。利用在水平方向上相对小的第一半导体区域，可实现功率半导体器件的良好阻塞行为和相对高的接通状态电压之间的良好折衷。
每个第一半导体区域的垂直宽度可示例性地是至少3μm，或者可示例性地是至少4μm。利用第一半导体区域的相对高的垂直宽度可实现功率半导体器件的良好阻塞行为和相对高的接通状态电压之间的良好折衷。
在示例性的实施例中，在每对相邻的第一半导体区域之间的距离在从2μm至20μm的范围中。在从2μm至20μm的范围中的每对相邻的第一半导体区域之间的距离允许漂移层中的良好电荷平衡。
每个第一半导体区域可从第一半导体层的第一主侧在垂直方向上延伸到第一半导体层中达至少3μm的深度，示例性地是达至少4μm的深度，所述第一半导体层的第一主侧面向半导体晶片的第一主侧表面。从第一半导体层的第一主侧的至少3μm的深度，示例性地是至少4μm的深度允许漂移层中的良好电荷平衡，所述第一半导体层的第一主侧面向半导体晶片的第一主侧表面。
可制造本发明的功率半导体器件。用于制造本发明的功率半导体器件的这种方法允许制造没有空隙形成和均匀掺杂的漂移层，以制造具有高可靠性和良好阻塞能力的功率半导体器件。
附图说明
下面将参考附图解释本发明的详细实施例，在其中：
图1示出了根据本发明的第一实施例的功率半导体器件的局部横断面视图；
图2A到2E示出了图示用于制造图1的功率半导体器件的方法的不同步骤的局部横截面图；
图3示出了根据本发明的第二实施例的功率半导体器件的局部横断面视图；
图4示出了根据本发明的第三实施例的功率半导体器件的局部横断面视图；
图5示出了根据本发明的第四实施例的功率半导体器件的局部横断面视图；以及
图6示出了根据本发明的第五实施例的功率半导体器件的局部横断面视图。
附图中使用的参考标记及其含义总结在参考标记的列表中。通常，在整个说明书中，相似的元件具有相同的参考标记。所述的实施例表示示例并且不应限制本发明的范围。
具体实施方式
图1示出了根据本发明的第一实施例的功率半导体器件的局部横断面视图。根据第一实施例的功率半导体器件是超结(SJ)功率二极管100。它包括具有第一主侧表面3和与第一主侧表面3相对的第二主侧表面4的半导体晶片101。它按照从第一主侧表面3到第二主侧表面4的顺序包含p+型阳极层8、n-型漂移层2和n+型衬底层9。漂移层2是第一半导体层的示例，并且衬底层9是第二半导体层的示例。阳极层8、漂移层2和衬底层9由具有诸如4H-SiC或6H-SiC的六方多型的碳化硅(SiC)制成。而且，阳极层8、漂移层2和衬底层9可以是单晶并且可全部具有相同的晶体取向(crystal orientation)。漂移层的厚度d1和掺杂浓度取决于SJ功率二极管100的电压等级(voltage class)。示例性地，它在垂直方向上具有至少3μm的厚度d1，更示例性地是至少4μm，并且具有低于2·1017cm-3的掺杂浓度，更示例性地是低于1·1017cm-3。对于1.2kV器件，漂移层将要求大约8到10μm的厚度，而对于6.5kV器件，漂移层将要求大约40到50μm的厚度以承受阻断电压(blocking voltage)。
在漂移层2和阳极层8之间的界面处形成SJ功率二极管100的主pn结。在半导体晶片101的第一主侧表面3上形成有第一电极层10，所述第一电极层形成SJ功率二极管100的阳极电极。在半导体晶片101的第二主侧表面4上形成有作为第二电极层11的电极层，所述第二电极层形成SJ功率二极管100的阴极电极。第一电极层10形成与阳极层8的欧姆接触，而第二电极层11形成与衬底层9的欧姆接触。为了提供良好的欧姆接触，衬底层9可具有某一掺杂浓度，所述掺杂浓度示例性地是漂移层2的掺杂浓度的至少10倍。在图1中还示意性地指示了电连接到第一电极层10的阳极端子A和电连接到第二电极层11的阴极端子K。
还如图1所示的那样，多个柱状或板状的第一半导体区域5从漂移层2的上侧延伸到漂移层2中。第一半导体区域5在与第一主侧表面3和第二主侧表面4垂直的垂直方向上在第一主侧表面3和第二主侧表面4之间延伸。第一半导体区域5是p型立方SiC的区域。示例性地，第一半导体区域5的立方SiC具有3C-SiC多型。例如，可使用硼(B)、铝(Al)或其它III族元素来作为用于第一半导体区域5的掺杂剂。第一半导体区域5的立方SiC材料可以是多晶的。在第一实施例中，第一半导体区域5分别地通过六方碳化硅的p型第二半导体区域7与漂移层2中分别地分隔。每个第二半导体区域7正围绕漂移层2中的第一半导体区域5中的一个。由第一半导体区域5形成的区域和围绕该第一半导体区域5的第二半导体区域7形成的区域在SJ功率半导体器件的领域中还可被命名为p型柱(p-type pillar)，其中术语柱用于柱状和板状的区域。在整个说明书中柱状区域被定义为具有比其任何水平宽度更大的垂直宽度的区域，而板状区域具有比垂直于板状区域的水平方向更大的垂直宽度。在第一半导体区域5的情况下，垂直方向表示垂直于第一和第二主侧表面3、4的方向，而水平方向表示平行于第一和第二主侧表面3、4的方向。水平宽度应对应于可在平行于第一主侧表面的平面中被放置到层中的圆的最大直径。
在与第一主侧表面3和第二主侧表面4平行的水平方向上彼此相邻的每对相邻的第一半导体区域5，通过第一半导体层2的部分6在水平方向上彼此分隔，以致第一半导体区域5在水平方向上与第一半导体层2的部分6交替。在SJ功率半导体器件的领域中，漂移层2的这些部分6还可被命名为n型柱(p-type pillar)，以便在SJ功率二极管100中，n型柱在水平方向上与p型柱交替以形成SJ漂移层结构。在阳极层8和在两个相邻的第一半导体区域5之间的漂移层2的部分6之间的pn结是功率器件单元的第一示例。
每个第一半导体区域5在与第一主侧表面3和第二主侧表面4垂直的垂直方向上具有某一垂直宽度wv，所述垂直宽度wv比第一半导体区域5在水平方向上的水平宽度wH示例性地更大，在所述水平方向上第一半导体区域5与第一半导体层2的部分6交替。在第一实施例中，第一半导体区域5的垂直宽度是第一半导体区域5从漂移层2的上侧延伸到的深度，所述漂移层2的上侧是第一半导体层的第一主侧。通过阳极层8将漂移层2和第一半导体区域与第一主侧表面3分隔。因此，第一半导体区域5从第一主侧表面3延伸到的深度是垂直宽度wv加上阳极层8的厚度d3。
示例性地，垂直宽度wv是水平宽度wH的至少两倍。每个第一半导体区域5的垂直宽度wv示例性地是至少3μm，更示例性地是至少4μm。在每对相邻的第一半导体区域5之间的距离d2示例性地在2μm到20μm的范围中。
接下来，参考图2A到2E来解释用于制造图1的SJ功率二极管的方法。关于所描述的区域或层的几何特征(诸如距离、宽度或厚度)、掺杂浓度，参考上面对SJ功率二极管100的描述。
在第一方法步骤中，在衬底层9上形成六方碳化硅2的n型外延层，其形成最终SJ功率二极管100中的漂移层2。六方碳化硅2的层具有第一主侧23和与第一主侧23相对的第二主侧24。在图2A中示出了包括六方碳化硅2的n型外延层和衬底层9生成的结构。第一主侧24是图2A中的六方碳化硅2的外延层的上侧。
在图2B所图示的下一个方法步骤中，通过选择性的蚀刻从其第一主侧23在六方碳化硅2的外延层中形成多个沟槽20。随后，利用如图2C所示的p型立方碳化硅25的层再填充沟槽20，以形成立方碳化硅的柱状或板状区域5，所述柱状或板状区域从第一主侧23延伸到六方碳化硅2的层中。示例性地，利用立方碳化硅25的层再填充沟槽20是通过在低于1100℃的温度的化学气相沉积完成的。例如，通过在800到900℃的温度范围中使用硅杂环丁烷(SCB)作为单源前体(single source precursor)的CVD示例性地执行再填充。然而，可使用用于形成立方SiC的任何其它方法来沉积立方SiC以再填充沟槽20。如图2D所图示的那样，在退火步骤中形成第二半导体区域7。在该退火步骤中，p型掺杂剂从p型立方碳化硅25扩散到漂移层2中以形成第二半导体区域7。
继p型立方碳化硅25的层的沉积和之前提到的退火步骤之后，执行平坦化步骤以去除存在于沟槽20外部的p型立方碳化硅25的层的部分和以暴露六方碳化硅2的外延层。在图2E中示出了生成的结构。
接下来，在六方碳化硅2的外延层的第一主侧23上形成阳极层8，在阳极层8上形成第一电极层10，并且在器件的背面上的衬底层9上形成第二电极层11以获得图1所示的SJ功率二极管101。当在第一主侧23上形成阳极层8时，在与第一主侧23和第二主侧24平行的水平方向上彼此相邻的立方碳化硅的每对两个柱状或板状区域5之间的区域中形成功率器件单元。功率半导体器件的功率单元在整个说明书中应表示具有功率器件的全部功能性的这种功率半导体器件的一部分，并且所述功率单元与其它功率器件单元一起形成功率半导体器件，所述其它功率器件单元基本具有相同的结构。在垂直的功率半导体器件中，主电流并联地流过各个功率器件单元。
在图3中示出有根据第二实施例的功率半导体器件。由于在第一和第二实施例之间的许多相似性，以下将仅描述两个实施例之间的区别。关于剩余特征，参考上面第一实施例的讨论。图3中的元件具有与上面针对第一实施例所讨论的性质和特性相同的性质和特性，所述元件利用与第一实施例中的元件相同的参考标记所指示。可不重复这种元件的讨论。根据第二实施例的功率半导体器件是SJ沟槽结势垒肖特基(JBS)整流器300，其包括具有第一主侧表面33和与第一主侧表面33相对的第二主侧表面34的半导体晶片301。
按从第二主侧表面34到第一主侧表面33的顺序，半导体晶片301包括n+型衬底层9、n-型漂移层32和与漂移层32相比具有更高掺杂浓度的n型层30。多个p+型区域31从第一主侧表面33穿过n型层30延伸到漂移层32中。为了在SJ沟槽JBS整流器300操作期间，调整p+型区域31邻接的电场峰值，n型层30比漂移层32具有更高的掺杂浓度。衬底层9、漂移层32、n型层30和多个p+型区域31全部由六方SiC制成，示例性地是它们由4H-SiC或6H-SiC制成。此外，它们可以是单晶的并且可全部具有相同的晶体取向。漂移层32的掺杂浓度和厚度采用与以上在第一实施例中针对漂移层2所讨论方式的相同方式，取决于SJ沟槽JBS整流器的电压等级。
如在第一实施例中的那样，多个柱状或板状的第一半导体区域5延伸到漂移层32中。然而，虽然在第一实施例中，第一半导体区域5的上侧与漂移层2的上侧齐平，但是在第二实施例中，第一半导体区域5从第一主侧表面33穿过n型层30延伸到漂移层32中。相对于第一半导体区域5，在第一和第二实施例之间的唯一区别是在第二实施例中，第一半导体区域5在延伸到漂移层32中之前延伸穿过n型层30，而在第一实施例中，第一半导体区域5从漂移层2的第一主侧延伸。第一半导体区域5的所有其它特性(包含其材料性质)与第一实施例中的相同。此外，在水平方向上第一半导体层32的部分6和第一半导体区域5的交替布置与第一实施例中的相同。因此，除了p+型区域31延伸到漂移层32中之外，由漂移层32、第一半导体区域5和第二半导体区域7所形成的SJ漂移层结构与第一实施例中的相同。
如在第一实施例中的那样，在半导体晶片301的第一主侧表面33上形成第一电极层10以与n型层30、p+型区域31、第一半导体区域5和第二半导体区域7分别地形成欧姆接触。
在任何两个相邻的第一半导体区域5之间形成有包含单一p+型区域31和n型层30的部分的沟槽JBS单元。在两个相邻的第一半导体区域5之间形成的沟槽JBS单元是功率器件单元的第二示例。
在第一实施例中，第一半导体区域5的垂直宽度wv是第一半导体区域5从漂移层2的上侧延伸到的深度。然而，在第二实施例中，第一半导体区域5从漂移层32的上侧延伸到的深度比第一半导体区域5的垂直宽度wv'小n型层30的厚度d3'。在第二实施例中，第一半导体区域5的垂直宽度wv'是第一半导体区域5从第一主侧表面33延伸到的深度。在示例性的实施例中，第一半导体区域5从漂移层32的上侧延伸到的深度是至少3μm，更示例性地是至少4μm。
用于制造SJ沟槽JBS整流器300的方法类似于如上面关于图2A到2E所讨论的那样用于制造SJ功率二极管100的方法。它不同于关于图2A到2E所讨论的方法仅在于，在形成穿过n型层30到漂移层32中的沟槽之前，形成n型层30和p+型区域31。此外，在再填充沟槽之后没有阳极层被形成。
在图4中示出有根据第三实施例的功率半导体器件。由于在第三实施例与上面所讨论的第一实施例之间的许多相似性，下面将仅描述第三实施例与上面所讨论的前两个实施例的区别。关于剩余特征，再次参考上面第一实施例的讨论。利用与第一实施例中的元件相同的参考标记所指示的图4中的元件具有与上面所讨论的相同的性质和特性。可不重复这种元件的讨论。根据第三实施例的功率半导体器件是SJ沟槽结场效应晶体管(JFET)400，其包括具有第一主侧表面43和与第一主侧表面43相对的第二主侧表面44的半导体晶片401。
按从第二主侧表面44到第一主侧表面43的顺序，半导体晶片401包括n+型衬底层9、n-型漂移层42、n型沟道层41和n+型源极层40。多个p+型栅极区域46从第一主侧表面43穿过源极层40延伸到沟道层41中。源极层40比沟道层41具有更高的掺杂浓度，并且沟道层41比漂移层42具有更高的掺杂浓度。衬底层9、漂移层42、沟道层41、源极层40和多个栅极区域46全部由六方SiC制成，示例性地它们由4H-SiC或6H-SiC制成。此外，它们可以是单晶的并且可全部具有相同的晶体取向。漂移层42的掺杂浓度和厚度采用与上面第一实施例中针对漂移层2所讨论方式的相同方式取决于SJ沟槽JFET 400的电压等级。
如在第一和第二实施例中的那样，根据第三实施例，多个柱状或板状的第一半导体区域5延伸到SJ沟槽JFET400的漂移层42中。然而，虽然在第一实施例中，第一半导体区域5的上侧与漂移层2的上侧齐平，但是在第三实施例中，第一半导体区域5从第一主侧表面43穿过源极层40和沟道层41延伸到漂移层42中。相对于第一半导体区域5，在第一和第三实施例之间的唯一区别是在第三实施例中，第一半导体区域5在延伸到漂移层42中之前，延伸穿过源极层40和沟道层41，而在第一实施例中，第一半导体区域5不延伸到漂移层2的第一主侧上方，即不延伸到漂移区2外部。第一半导体区域5的所有其它性质和特性(包含其材料性质)与第一实施例中的相同。而且，在水平方向上第一半导体层32的部分6和第一半导体区域5的交替布置与第一实施例中的相同。因此，由漂移层42、第一半导体区域5和第二半导体区域7所形成的SJ漂移层结构与第一实施例中由漂移层2、第一半导体区域5和第二半导体区域7所形成的SJ漂移层结构相同。
在SJ沟槽JFET 400的正面上，源极端子S电连接到源级电极，在第一主侧表面43处与源极层40形成欧姆接触。此外，在SJ沟槽JFET 400的正面上，栅极端子G电连接到栅极电极，与第一半导体区域5和第二半导体区域7形成欧姆接触。在SJ沟槽JFET 400的背面上，漏极端子D电连接到第二电极层11。
在任何两个相邻的第一半导体区域5之间形成有包含栅极区域46、源极层40的部分和沟道层41的部分的沟槽JFET单元。在两个相邻的第一半导体区域5之间形成的沟槽JFET单元是功率器件单元的第三示例。
鉴于在第三实施例中，第一半导体区域5从第一主侧表面43穿过源极层40和沟道层41延伸到漂移层42中的事实，第一半导体区域5从漂移层42的上侧延伸到的深度比第一半导体区域5的垂直宽度wv”小源极层40和沟道层41的总厚度d3”。在第三实施例中，第一半导体区域5的垂直宽度wv”是第一半导体区域5从第一主侧表面43延伸到的深度。在示例性的实施例中，第一半导体区域5从漂移层32的上侧延伸到的深度是至少3μm，更示例性地是至少4μm。
用于制造SJ沟槽JFET 400的方法类似于如上面关于图2A到2E所讨论的用于制造SJ功率二极管100的方法。它不同于关于图2A到2E所讨论的方法在于，在形成沟槽穿过这些层到漂移层32中以利用立方碳化硅再填充中之前形成源极层40和沟道层41，在再填充沟槽后没有阳极层8被形成，并且在半导体晶片401中形成了栅极区域46，以从第一主侧表面43穿过源极层40延伸到沟道层41中。最后形成了源极电极和栅极电极，以进行SJ沟槽JFET400到源极端子S和栅极端子G的合适的电连接。
在图5中示出有根据第四实施例的功率半导体器件。由于第四实施例与上面所讨论的第一实施例之间的许多相似性，下面将仅描述第四实施例与上面所讨论的第一实施例的区别。关于剩余特征，要参考上面第一实施例的讨论。利用与第一实施例中的元件相同的参考标记指示的图5中的元件具有与上面所讨论的性质相同的性质。可不重复这种元件的讨论。根据第四实施例的功率半导体器件是SJ沟槽金属氧化物半导体场效应晶体管(MOSFET)500，其包括具有第一主侧表面53和与第一主侧表面53相对的第二主侧表面54的半导体晶片501。
按从第二主侧表面54到第一主侧表面53的顺序，半导体晶片501包括n+型衬底层9、n-型漂移层52、p型沟道层51和n+源极层50。多个沟槽栅极电极56从第一主侧表面53穿过源极层50和基极层51延伸到漂移层52中。每个沟槽栅极电极56通过栅极介电层57与基极层51分隔。源极层50比漂移层52具有更高的掺杂浓度。衬底层9、漂移层52、沟道层51和源极层50全部由六方SiC制成。示例性地它们由4H-SiC或6H-SiC制成。此外，它们可以是单晶的并且可全部具有相同的晶体取向。掺杂浓度和漂移层52的厚度采用与上面第一实施例中针对漂移层2所讨论方式的相同方式取决于SJ沟槽MOSFET 500的电压等级。
如在第一到第三实施例中的那样，根据第四实施例，多个柱状或板状的第一半导体区域5延伸到SJ沟槽MOSFET 500的漂移层52中。然而，虽然在第一实施例中，第一半导体区域5的上侧与漂移层2的上侧齐平，但是在第四实施例中，第一半导体区域5从第一主侧表面53穿过源极层50和基极层51延伸到漂移层52中。关于第一半导体区域5，在第一和第四实施例之间的唯一区别是在第四实施例中，第一半导体区域5在延伸到漂移层52中之前延伸穿过源极层50和沟道层51，而在第一实施例中，第一半导体区域5不延伸到漂移层2的第一主侧上方，即不延伸到漂移区2外部。第一半导体区域5的所有其它性质和特性(包含其材料性质)与第一实施例中的相同。第一半导体区域由立方SiC形成，并且在水平方向上漂移层52的部分6和第一半导体区域5的交替布置与第一实施例中的相同。因此，由漂移层52、第一半导体区域5和第二半导体区域7所形成的SJ漂移层结构与第一实施例中由漂移层2、第一半导体区域5和第二半导体区域7所形成的SJ漂移层结构相同。
在SJ沟槽MOSFET 500的正面上，源极端子S电连接到源级电极，在第一主侧表面53处与源极层50、基极层51、第一半导体区域5以及第二半导体区域7形成欧姆接触。此外，在SJ沟槽MOSFET 500的正面上，栅极端子G分别地电连接到沟槽栅极电极56。在SJ沟槽MOSFET500的背面上，漏极端子D电连接到第二电极层11。
在任何两相邻的第一半导体区域5之间形成有包含沟槽栅极电极56、源极层50的部分和基极层51的部分的沟槽MOSFET单元。在两相邻的第一半导体区域5之间形成的沟槽MOSFET单元是功率器件单元的第四示例。
鉴于第一半导体区域5从第一主侧表面53穿过基极层51(以及穿过在基极层51中形成为井的源极层50)延伸到漂移层42中的事实，第一半导体区域5从漂移层42的上侧延伸到的深度比第一半导体区域5的垂直宽度wv”'小基极层51的厚度d3”'。在第四实施例中，第一半导体区域5的垂直宽度wv”'是第一半导体区域5从第一主侧表面53延伸到的深度。在示例性的实施例中，第一半导体区域5从漂移层52的上侧延伸到的深度是至少3μm，更示例性地是至少4μm。
用于制造SJ沟槽MOSFET 500的方法类似于如上面关于图2A到2E所讨论的那样用于制造SJ功率二极管100的方法。它不同于关于图2A到2E所讨论的方法在于，在形成沟槽穿过这些层到漂移层52中以利用立方碳化硅再填充之前形成源极层50和沟道层51，在再填充沟槽后没有阳极层8被形成，并且在半导体晶片501中形成栅极电极56和栅极介电层57，以从第一主侧表面53穿过源极层50和基极层51延伸到漂移层52中。最后形成源极电极和栅极电极，以进行SJ沟槽MOSFET 500到源极端子S和栅极端子G的合适的电连接。
在图6中示出有根据第五实施例的功率半导体器件。由于第五实施例与上面所讨论的第四实施例之间的许多相似性，下面将仅描述第五实施例与上面所讨论的第四实施例的区别。关于剩余特征，要参考第四实施例的讨论和上面的第四实施例的讨论中参考的第一实施例的讨论。用与第一和第四实施例中的元件相同的参考标记指示的图6中的元件具有与上面所讨论的相同的性质和特性。可不重复这种元件的讨论。根据第五实施例的功率半导体器件是SJ沟槽绝缘栅双极晶体管(IGBT)600，其包括具有第一主侧表面63和与第一主侧表面63相对的第二主侧表面64的半导体晶片601。根据第五实施例的SJ沟槽IGBT 600不同于SJ沟槽MOSFET 500在于，按从第一主侧表面63到第二主侧表面64的顺序中，SJ沟槽IGBT在器件的背面上包括n+型缓冲层61和p型集电极层62(其是第二半导体层)而不是在衬底层9。作为与第四实施例的另外不同，SJ沟槽IGBT 600具有发射极端子E而不是源极端子S，并且具有集电极端子C而不是漏极端子D。在每对两个相邻的第一半导体区域5之间形成的沟槽IGBT单元是功率器件单元的第五示例。
在上面的描述中描述了特定实施例。然而，上面描述的实施例的备选和修改是可能的。
在上述实施例中，描述了具有第二半导体区域7的功率半导体器件，所述第二半导体区域7将第一半导体区域5与漂移层2、32、42、52、62分别地分隔。然而，第二半导体区域7是可选的，并且第一半导体区域5可与漂移层2、32、42、52、62、n型层30、源极层40、沟道层41、源极层51、基极层52、缓冲层61和集电极层62分别地直接地接触。因此，其中形成第二半导体区域7的退火步骤也是可选的并且可省略。
在所有图中，第一半导体区域5和第二半导体区域7从漂移层2、32、42、52、62的上侧延伸到深度，所述深度分别地比漂移层2、32、42、52、62的层厚度更小。这表示在第一到第四实施例中，第一半导体区域5和第二半导体区域7与衬底层9分隔。然而，第一半导体区域5和/或第二半导体区域7可延伸到衬底层9或延伸到衬底层9中。同样地，虽然在第五实施例中，第一半导体区域5和第二半导体区域7没有到达缓冲层，但是它们可延伸到缓冲层或延伸到缓冲层中。
在修改的第一实施例中，第一半导体区域5和第二半导体区域7还可延伸到阳极层8中，或者可备选地通过漂移层2的部分与阳极层分隔。
在第二到第四实施例中，第一半导体区域5和第二半导体区域7分别地从半导体晶片301、401、501、601的第一主侧表面33、43、53、63延伸。然而，第一半导体区域5和/或第二半导体区域7还可与第一主侧表面33、43、53、63分隔。
利用特定的传导性类型解释了上面实施例。上面描述的实施例中的半导体层的传导性类型可能转换，使得在特定的实施例中，被描述为p型层的所有层将是n型层，并且被描述过为n型层的所有层将是p型层。例如，在修改的第一实施例中，漂移层2可以是p型层，阳极层8可以是n型层，以及衬底层9可以是p+型层。
在第一到第四实施例中，针对SJ功率二极管100、SJ沟槽JBS整流器300、SJ沟槽JFET 400、SJ沟槽MOSFET 500和SJ沟槽IGBT 600讨论了包含立方SiC的第一半导体区域5的SJ漂移层。然而，本发明的功率半导体器件可以是具有SJ漂移层结构的任何其它垂直的功率半导体器件。利用缓冲层61描述了IGBT 600。然而，缓冲层是可选的，并且根据本发明的功率半导体器件可以是没有缓冲层61的IGBT。
应当注意，术语“包括”不排除其它元件或步骤，并且不定冠词“一(a或an)”不排除复数。还可组合与不同实施例相关联的所描述的元件。
参考标记列表
2、32、42、52 (n-型)漂移层(第一半导体层)
3、33、43、53、63 第一主侧表面
4、34、44、54、64 第二主侧表面
5 第一半导体区域
6 n-型漂移层的部分
7 (p型)第二半导体区域
8 (p+型)阳极层
9 (n+型)衬底层(第二半导体层)
10 第一电极层
11 第二电极层
30 n型层
40 (n+型)源极层
41 (n型)沟道层
50 (n+型)源极层
51 (p型)基极层
56 沟槽栅极电极
61 (n+型)缓冲层
62 (p型)集电极层
100 SJ功率二极管
101、301、401、501、601 半导体晶片
300 SJ沟槽JBS整流器
400 SJ沟槽JFET
500 SJ沟槽MOSFET
600 SJ沟槽IGBT
A 阳极端子
C 集电极端子
D 漏极端子
K 阴极端子
E 发射极端子
S 源极端子
G 栅极端子
d1 漂移层的层厚度
d2 每对相邻的第一半导体区域之间的距离
d3 阳极层8的厚度
d3' n型层30的厚度
d3” 源极层40和沟道层41的总厚度
d3”' 基极层51的厚度
wH 第一半导体区域的水平宽度
wv、wv'、wv”、wv”' 第一半导体区域的垂直宽度。

Claims (16)

1.一种超结功率半导体器件，包括：
半导体晶片(101；301；401；501；601)，所述半导体晶片具有第一主侧表面(3；33；43；53；63)和第二主侧表面(4；34；44；54；64)，所述半导体晶片(101；301；401；501；601)包含：
第一半导体层(2；32；42；52)，所述第一半导体层具有第一传导性类型；
多个柱状或板状的第一半导体区域(5)，所述多个柱状或板状的第一半导体区域在与所述第一主侧表面(3；33；43；53；63)和所述第二主侧表面(4；34；44；54；64)垂直的垂直方向上在所述第一主侧表面(3；33；43；53；63)和所述第二主侧表面(4；34；44；54；64)之间的所述第一半导体层(2；32；42；52)中延伸，所述第一半导体区域(5)具有不同于所述第一传导性类型的第二传导性类型，
其中所述第一半导体层(2；32；42；52)是六方碳化硅的层，
其特征在于：所述第一半导体区域(5)是3C多型立方碳化硅的区域；以及
第二半导体区域(7)，六方碳化硅的所述第二半导体区域将所述第一半导体层(2；32；42；52)与所述第一半导体区域(5)分隔，其中所述第二半导体区域(7)具有所述第二传导性类型。
2.根据权利要求1所述的超结功率半导体器件，其中功率半导体器件(100；300；400；500；600)是超结功率器件，在所述超结功率半导体器件中所述第一半导体层(2；32；42；52)是在所述垂直方向上具有至少3μm的厚度(d1)并且具有低于2·1017cm-3的掺杂浓度的漂移层。
3.根据权利要求1或2所述的超结功率半导体器件，其中立方碳化硅是多晶的。
4.根据权利要求1或2所述的超结功率半导体器件，其中所述第一半导体层(2；32；42；52)是单晶的。
5.根据权利要求1或2所述的超结功率半导体器件，其中所述六方碳化硅是4H-SiC或6H-SiC。
6.根据权利要求1或2所述的超结功率半导体器件，所述半导体晶片(101；301；401；501；601)包括在所述第一半导体层(2；32；42；52)上的第二半导体层(9；62)和在与所述第一半导体层(2；32；42；52)相对的一侧上的所述第二半导体层(9；62)上形成的电极层(11)，以形成到所述第二半导体层(9；62)的欧姆接触，其中所述第二半导体层(9；62)具有掺杂浓度，所述掺杂浓度是所述第一半导体层(2；32；42；52)中的掺杂浓度的至少10倍。
7.根据权利要求1或2所述的超结功率半导体器件，其中在与所述第一主侧表面(3；33；43；53)和所述第二主侧表面(4；34；44；54)平行的水平方向上彼此相邻的每对相邻的第一半导体区域(5)通过所述第一半导体层(2；32；42；52)的部分(6)在所述水平方向上彼此分隔，以致所述第一半导体区域(5)在所述水平方向上与所述第一半导体层(2；32；42；52)的所述部分(6)交替。
8.根据权利要求7所述的超结功率半导体器件，其中对于每个第一半导体区域(5)，所述第一半导体区域(5)在与所述第一主侧表面(3；33；43；53)和所述第二主侧表面(4；34；44；54)垂直的垂直方向上的垂直宽度(wv、wv'、wv”、wv”')是所述第一半导体区域(5)在所述水平方向上的水平宽度(wH)的至少两倍，其中任何第一半导体区域(5)的所述垂直宽度(wv、wv'、wv”、wv”')是所述第一半导体区域(5)在所述垂直方向上的最大宽度，并且其中任何第一半导体区域(5)的所述水平宽度(wH)是所述第一半导体区域(5)在所述水平方向上的最大宽度。
9.根据权利要求8所述的超结功率半导体器件，其中每个第一半导体区域(5)的所述垂直宽度(wv、wv'、wv”、wv”')是至少3μm。
10.根据权利要求8所述的超结功率半导体器件，其中每个第一半导体区域(5)的所述垂直宽度(wv、wv'、wv”、wv”')是至少4μm。
11.根据权利要求8到10中的任一项所述的超结功率半导体器件，其中在每对相邻的第一半导体区域(5)之间的距离(d2)在从2μm至20μm的范围中。
12.根据权利要求1至2以及8至10中的任一项所述的超结功率半导体器件，其中每个第一半导体区域(5)从所述第一半导体层(2；32；42；52)的第一主侧(23)在所述垂直方向上延伸到所述第一半导体层(2；32；42；52)中达至少3μm的深度，所述第一半导体层的所述第一主侧面向所述半导体晶片(101；301；401；501；601)的所述第一主侧表面(3；33；43；53)。
13.根据权利要求1至2以及8至10中的任一项所述的超结功率半导体器件，其中每个第一半导体区域(5)从所述第一半导体层(2；32；42；52)的第一主侧(23)在所述垂直方向上延伸到所述第一半导体层(2；32；42；52)中达至少4μm的深度，所述第一半导体层的所述第一主侧面向所述半导体晶片(101；301；401；501；601)的所述第一主侧表面(3；33；43；53)。
14.一种用于制造根据权利要求1至13中的任一项所述的超结功率半导体器件的方法，所述方法包括以下步骤：
形成作为六方碳化硅的层的第一半导体层(2)，其中所述第一半导体层(2)具有第一主侧(23)和与所述第一主侧(23)相对的第二主侧(24)，并且其中所述第一半导体层(2)具有第一传导性类型，
在所述第一半导体层(2)中从所述第一半导体层的第一主侧(23)形成多个沟槽(20)，
用具有不同于所述第一传导性类型的第二传导性类型的立方碳化硅(25)的层来填充所述沟槽(20)，以形成作为3C多型立方碳化硅的柱状或板状区域的第一半导体区域(5)，所述第一半导体区域从所述第一主侧(23)延伸到所述第一半导体层(2)中，以及在退火步骤中形成第二半导体区域(7)，其中六方碳化硅的第二半导体区域(7)将所述第一半导体层(2)与所述第一半导体区域(5)分隔，并且其中所述第二半导体区域(7)具有所述第二传导性类型。
15.根据权利要求14所述的方法，所述方法还包括如下步骤：在与所述第一主侧(23)和所述第二主侧(24)平行的水平方向上在彼此相邻的所述第一半导体区域(5)中的两个所述第一半导体区域之间的区域中的所述第一半导体层(2)的所述第一主侧(23)处形成功率器件单元。
16.根据权利要求14或15所述的方法，其中用立方碳化硅(25)的所述层再填充所述沟槽(20)是在低于1100℃的温度通过化学气相沉积完成的。
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