JP4844178B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は、半導体装置およびその製造方法に関し、より特定的には、ワイドギャップ半導体を備えた半導体装置およびその製造方法に関する。

ＳｉＣ（炭化ケイ素）、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、またはダイヤモンドなどのワイドギャップ半導体は、バンドギャップがケイ素（Ｓｉ）と比較して広く、また最大絶縁電界がＳｉと比較して約一桁以上大きいことから、次世代の電力用半導体素子への応用が期待されている材料である。ワイドギャップ半導体のうち特にＳｉＣは、これまでに４Ｈ−ＳｉＣまたは６Ｈ−ＳｉＣと呼ばれる単結晶ウェハを用いて様々な電子デバイスへ応用されつつあり、特に高温、大電力用素子に適すると考えられている。上記の結晶は閃亜鉛鉱型とウルツ鉱型とを積層した形のアルファ相ＳｉＣである。他に３Ｃ−ＳｉＣと称されるベータ相ＳｉＣの結晶でも半導体装置が試作されている。最近では電力用素子としてショットキーダイオード、ＭＯＳＦＥＴ（metal oxide semiconductor field-effect transistor）、サイリスタなど、あるいは最も汎用的な半導体装置であるＣＭＯＳ（complementary metal-oxide semiconductor）−ＩＣ（integrated circuit）が試作されている。そして、ＳｉＣを用いた半導体装置は、従来のＳｉを用いた半導体装置と比較して特性が非常に良好である。ＳｉＣを用いた従来の半導体装置はたとえば以下の構造を有している。

図３３は、ＳｉＣを用いた従来の反転型ＭＯＳＦＥＴの構造の一例を示す断面図である。図３３を参照して、従来のＭＯＳＦＥＴは、ｎ⁺基板１１０と、ｎ^-エピタキシャル層１０１と、ｐ型不純物領域１０２と、ｎ⁺不純物領域１０３と、ゲート酸化膜１０８と、ゲート電極１０４と、絶縁膜１０５と、ソース電極１０６と、ドレイン電極１０７とを備えている。ｎ⁺基板１１０の一方の主面上にはＳｉＣよりなるｎ^-エピタキシャル層１０１が形成されており、ｎ^-エピタキシャル層１０１の表面には、２つのｐ型不純物領域１０２が所定の間隔を開けて形成されている。ｎ^-エピタキシャル層１０１の表面におけるｐ型不純物領域１０２の各々の内部には、ｎ⁺不純物領域１０３が形成されている。ｎ^-エピタキシャル層１０１の表面上には、ゲート酸化膜１０８を挟んでゲート電極１０４が形成されている。ゲート電極１０４は絶縁膜１０５に覆われている。ゲート電極１０４および絶縁膜１０５を覆うように、ｎ^-エピタキシャル層１０１の表面上にソース電極１０６が形成されている。ｎ⁺基板１１０の他方の主面上にはドレイン電極１０７が形成されている。つまり、従来の半導体装置は、基板と、基板上に形成されたＳｉＣよりなるエピタキシャル層と、エピタキシャル層内に形成された不純物領域と、基板のそれぞれの主面側に形成された電極により構成されていた。

図３３の反転型ＭＯＳＦＥＴにおいて、ゲート酸化膜１０８を介してゲート電極１０４と対向するｐ型不純物領域１０２の表面層がチャネル領域１０９となる。ソース電極１０６の電位を基準として、ゲート電極１０４およびドレイン電極１０７に正電圧が印加されると、チャネル領域１０９において反転層が形成されて、ｎ⁺基板１１０、ｎ^-エピタキシャル層１０１、上記反転層、およびｎ⁺不純物領域１０３を介してドレイン電極１０７からソース電極１０６へ電流が流れる。この電流の流れを図中矢印Ａ１００で示す。一方、ソース電極１０６の電位を基準として、ゲート電極１０４が同電位、ドレイン電圧が正の電圧が印加されると、チャネル領域１０９に反転層は形成されず、しかも、ｐ型不純物領域１０２によって、ｎ^-エピタキシャル層１０１が空乏層化され、電流経路が遮断される。

なお、四戸著、「ＳｉＣパワーデバイス」、東芝レビュー、Vol.59, No.2 (2004)（非特許文献１）には、上記のＭＯＳＦＥＴと同様に、基板と、基板上に形成されたＳｉＣよりなるエピタキシャル層と、エピタキシャル層内に形成された不純物領域と、基板のそれぞれの主面側に形成された電極により構成されるＳｉＣパワーデバイスが開示されている。このＳｉＣパワーデバイスにおいては、ｎ⁺基板の一方の主面上にｎ^-層が形成されており、ｎ^-層の表面にＧＲＡ−ＲＥＳＵＲＦ（Guard Ring Assisted-Reduced Surface Field）構造を構成する不純物領域の各々が形成されている。そして、ｎ^-層の上面にはショットキー電極が形成されており、ｎ⁺基板の他方の主面には裏面電極が形成されている。
四戸著、「ＳｉＣパワーデバイス」、東芝レビュー、Vol.59, No.2 (2004)

半導体装置においては、オン抵抗（半導体装置内の電気抵抗）を小さくし、損失を低減することが課題の一つとなっている。従来、オン抵抗を小さくするために、（１）チャネル抵抗成分を低減する方法や、（２）電流経路となる層の電気抵抗を低減する方法や、（３）半導体基板の抵抗成分を低減する方法などが行なわれていた。具体的にたとえば図３３の半導体装置においては、（１）微細加工により図３３に示す基本構造の単位面積当たりの集積度を上げてチャネル抵抗成分を低減したり、（２）電流経路となるｎ⁺不純物領域１０３、およびｎ^-エピタキシャル層１０１の各々の不純物濃度を高くして、電気抵抗を低減したり、（３）ｎ⁺基板１１０の不純物濃度を高くし、厚みを薄くして電気抵抗を低減したりする方法が行なわれていた。

今日の微細加工の進展に伴い、上記（１）のチャネル抵抗成分は、上記（２）および（３）の抵抗成分に比べて、十分に小さな抵抗成分になっている。また、上記（２）の方法では、不純物濃度を高くすると耐圧が低下するため、不純物濃度を高くするのには限界があり、損失を十分に低減することができない。さらに、ＳｉＣを用いた半導体装置のうち２ｋＶ以下（たとえば１ｋＶ）の低い耐圧を有するものでは、オン抵抗が基板の抵抗成分に大きく律則されていることが知られている。このため、特に基板の抵抗成分を低減することが求められていた。

したがって、本発明の目的は、低損失の半導体装置およびその製造方法を提供することである。

本発明の半導体装置の製造方法は、炭化珪素よりなるワイドギャップ半導体層をシリコンよりなる基板上にエピタキシャル成長させる工程と、ワイドギャップ半導体層に素子を形成する素子工程と、ワイドギャップ半導体層から基板を選択的にウエットエッチングにより除去する除去工程とを備えている。素子工程は、除去工程の前にワイドギャップ半導体層の一方の主面に第１電極を形成する工程と、除去工程の前に、ワイドギャップ半導体層にリンを注入した後に１３００℃以下の温度でワイドギャップ半導体層をアニールすることにより、第１導電型の不純物領域をワイドギャップ半導体層に形成する不純物領域工程と、除去工程の後にワイドギャップ半導体層の他方の主面に第２電極を形成する工程とを含む。素子は第１電極と第２電極との間を流れる電流を制御可能である。

本発明の半導体装置の製造方法によれば、ワイドギャップ半導体層をエピタキシャル成長させた後でワイドギャップ半導体層から基板を除去するので、半導体装置における基板の抵抗成分をゼロにすることができる。これにより、半導体装置のオン抵抗を小さくすることができ、低損失の半導体装置を得ることができる。また、ワイドギャップ半導体層と基板とが互いに異なる材料よりなっているので、ワイドギャップ半導体層から基板を選択的に除去しやすくなる。

Ｐの活性化温度は低いので、１３００℃以下の温度で十分に活性化される。このため、Ｓｉよりなる基板を１３００℃より高い温度に加熱する必要がなくなるので、基板の劣化を抑止することができる。

本発明の半導体装置の製造方法において好ましくは、素子工程は、ワイドギャップ半導体層の一方の主面上に絶縁膜を形成する工程と、絶縁膜上にゲート電極を形成する工程とを含み、ワイドギャップ半導体層において、絶縁膜を介してゲート電極と対向する部分が前記素子のチャネル領域である。

これにより、チャネル領域の欠陥をできるだけ少なくすることができ、素子の電気的特性の劣化を防止することができる。

本発明の半導体装置およびその製造方法によれば、低損失の半導体装置を得ることができる。

以下、本発明の実施の形態について図面を用いて説明する。
（実施の形態１）
図１は、本発明の実施の形態１における半導体装置の構成を示す断面図である。図１を参照して、本実施の形態の半導体装置はワイドギャップ半導体層１を備えている。ワイドギャップ半導体層１には、素子としてショットキーバリアダイオード（ＳＢＤ）６０が形成されている。ＳＢＤ６０は第１電極としてのショットキー電極４と、第２電極としてのカソード電極６とを主に有している。

ワイドギャップ半導体層１は、ＳｉＣ、ＧａＮ、ＡｌＮ、またはダイヤモンドなどよりなっている。ワイドギャップ半導体層１は、欠陥層１ａと、欠陥層１ａの上に形成されたｎ⁺半導体層１ｂと、ｎ⁺半導体層１ｂの上に形成されたｎ^-ドリフト層１ｃとを有している。欠陥層１ａは、ｎ⁺半導体層１ｂおよびｎ^-ドリフト層１ｃの欠陥濃度に比べて高い欠陥濃度を有しており、また導電性を有している。ｎ⁺半導体層１ｂの不純物濃度は、ｎ^-ドリフト層１ｃの不純物濃度に比べて高くなっている。

ワイドギャップ半導体層１の一方の主面（図中上側）には絶縁膜２および３が形成されている。絶縁膜２および３はワイドギャップ半導体層１に達する開口部１１を有しており、開口部１１の側面および底面と、絶縁膜３の上面とに沿ってショットキー電極４が形成されている。ショットキー電極４は開口部１１の底面においてワイドギャップ半導体層１のｎ^-ドリフト層１ｃとショットキー接触している。ショットキー電極４上にはＡｌ（アルミニウム）電極５が形成されている。ショットキー電極４は、たとえばＷ（タングステン）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、またはＭｏ（モリブデン）などよりなっている。

ワイドギャップ半導体層１の他方の主面（図中下側）にはカソード電極６が形成されている。カソード電極６と欠陥層１ａとはオーミック接触している。

なお、本実施の形態における半導体装置の具体的寸法はたとえば以下の通りである。欠陥層１ａの厚さは５０μｍ以上であり、ｎ⁺半導体層１ｂの厚さは２〜５μｍであり、ｎ^-ドリフト層の厚さは約１０μｍである。絶縁膜２の厚さは０．１μｍであり、絶縁膜３の厚さは約０.５μｍである。ショットキー電極４の厚さは約０．１μｍであり、Ａｌ電極５の厚さは２〜５μｍである。また、ｎ⁺半導体層１ｂの不純物濃度は１×１０¹⁹／ｃｍ³であり、ドリフト層１ｃの不純物濃度は１×１０¹⁶／ｃｍ³である。

ＳＢＤ６０は、ショットキー電極４とカソード電極６との電位差を制御することにより、ワイドギャップ半導体層１を介してショットキー電極４とカソード電極６との間に電流（図中矢印Ａ１の方向の電流）を流す状態（オンの状態）と、ショットキー電極４との境界面からｎ^-ドリフト層１ｃ内へ空乏層を延ばすことによってショットキー電極４とカソード電極６との間の電流経路を遮断する状態（オフの状態）とを制御することができる。

続いて、本実施の形態における半導体装置の製造方法について、図２〜図９を用いて説明する。

始めに図２を参照して、たとえばＳｉよりなる基板１０を準備する。そして、たとえば３Ｃ−ＳｉＣよりなるワイドギャップ半導体層１を基板１０上にエピタキシャル成長させる。ワイドギャップ半導体層１は基板１０とは異なる材料よりなっていればよい。ワイドギャップ半導体層１の成長は、たとえばＬＰ−ＣＶＤ（Low Pressure-Chemical Vapor Deposition）法によって行なわれ、原料ガスとしてＳｉＨ₄とＣ₃Ｈ₈とを用い、不純物ガスとして窒素ガスを用いて行なわれる。ワイドギャップ半導体層１のエピタキシャル成長の初期には欠陥濃度の高い欠陥層１ａが５０μｍ程度成長し、その後、欠陥濃度の低いｎ⁺半導体層１ｂおよびｎ^-ドリフト層１ｃが成長する。エピタキシャル成長の際には、始めは不純物ガスの濃度を高くし、所望の厚さのｎ⁺半導体層１ｂが形成された後で不純物ガスの濃度を低くする。これにより、欠陥層１ａおよびｎ⁺半導体層１ｂの不純物濃度がたとえば１×１０¹⁹／ｃｍ³の高濃度とされ、ｎ^-ドリフト層１ｃの不純物濃度がたとえば１×１０¹⁶／ｃｍ³の低濃度とされる。

次に図３を参照して、ワイドギャップ半導体層１の一方の主面にドライ酸素（乾燥酸素）を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ約０．１μｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）２をワイドギャップ半導体層１の一方の主面上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ約０.５μｍのＳｉＯ₂よりなる絶縁膜３を絶縁膜２上に形成する。

次に図４を参照して、絶縁膜３上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、フッ酸系のエッチング液を用いて絶縁膜３および２をウエットエッチングする。これにより開口部１１が形成され、開口部１１の底部にはワイドギャップ半導体層１の一方の主面が露出する。その後レジストを除去する。

次に図５を参照して、続いて、たとえば電子ビーム蒸着法を用いて、厚さ約０．１μｍのショットキー電極４を形成する。ショットキー電極４は開口部１１の側面および底面と、絶縁膜３の上面とに沿って形成される。続いて、たとえば電子ビーム蒸着法などを用いて、ショットキー電極４上に厚さ３〜５μｍのＡｌ電極５を形成する。以上の工程により、ワイドギャップ半導体層１にカソード電極６（図１）以外のＳＢＤ６０が形成される。

次に図６を参照して、ワニスなどの接着剤１２を用いてＡｌ電極５と支持台１３とを貼り合せる。これにより、ワイドギャップ半導体層１は支持台１３に固定される。続いて、ワイドギャップ半導体層１から基板１０を選択的に除去する。具体的には、基板１０をエッチングすることができ、かつワイドギャップ半導体層１をエッチングしないようなエッチング液を用いて、基板１０を選択的にウエットエッチングする。基板１０を除去した後のワイドギャップ半導体層１を図７に示す。図７においては、ワイドギャップ半導体層１の他方の主面が露出されている。

ここで、たとえば基板１０がＳｉよりなっている場合、エッチング液としては、たとえば（フッ化水素＋硝酸＋酢酸または水）よりなる混合液や、ＥＤＰ（エチルジアミン＋プロカテコール＋水）や、（水酸化カリウム＋イソプロピルアルコール＋水）の混合液や、ハイドラジン＋イソプロピルアルコール＋水）よりなる混合液などが用いられる。加えて、水酸化ナトリウムは水酸化カルシウムなどの塩基を含むエッチング液を用いることもできる。

なお、ワイドギャップ半導体層１から基板１０を選択的に除去する方法は上記以外でもよく、たとえばドライエッチングにより基板１０を選択的にエッチングしてもよい。

次に図８を参照して、たとえば蒸着法を用いて、ワイドギャップ半導体層１の他方の主面にカソード電極６を形成する。カソード電極６は、たとえば厚さ０．１μｍのＴｉと、厚さ１μｍのＡｌと、厚さ０．５μｍのＮｉとを積層して形成される。また、たとえば厚さ０．１μｍのＭｇと、厚さ１μｍのＡｌと、厚さ０．５μｍのＮｉとを積層して形成されてもよい。最下層としてＴｉやＭｇを形成することにより、ワイドギャップ半導体層１とカソード電極６とがオーミック接触する。また最上層としてＮｉを形成することにより、カソード電極６のはんだ濡れ性が向上する。続いて、線Ｂ１に沿って半導体装置をダイシングし、個々のＳＢＤ６０に分離する。

次に図９を参照して、接着剤１２をウエットエッチングし、支持台１３および接着剤１２を除去する。ここで、個々のＳＢＤ６０に分離した後で接着剤１２をウエットエッチングすることにより、側面からも接着剤１２にエッチング液が侵入するので、接着剤１２がエッチングされやすくなる。以上の工程により本実施の形態の半導体装置が完成する。

本実施の形態における半導体装置は、ワイドギャップ半導体層１と、ワイドギャップ半導体層１に形成されたＳＢＤ６０とを備えている。ＳＢＤ６０はワイドギャップ半導体層１の一方の主面に接するように形成されたショットキー電極４と、ワイドギャップ半導体層１の他方の主面に接するように形成されたカソード電極６とを有しており、かつショットキー電極４とカソード電極６との間に流れる電流を制御可能である。

本実施の形態における半導体装置によれば、ショットキー電極４からカソード電極６へ流れる電流Ａ１が基板を通らないので、半導体装置における基板の抵抗成分をゼロにすることができる。これにより、ＳＢＤ６０のオン抵抗を小さくすることができ、低損失のＳＢＤを得ることができる。

本実施の形態における半導体装置の製造方法は、基板１０とは異なる材料よりなるワイドギャップ半導体層１を基板１０上にエピタキシャル成長させる工程と、ワイドギャップ半導体層１にＳＢＤ６０を形成する素子工程と、ワイドギャップ半導体層１から基板１０を選択的に除去する除去工程とを備えている。

本実施の形態における半導体装置の製造方法によれば、ワイドギャップ半導体層１をエピタキシャル成長させた後でワイドギャップ半導体層１から基板１０を除去するので、半導体装置における基板の抵抗成分をゼロにすることができる。これにより、ＳＢＤ６０のオン抵抗を小さくすることができ、低損失のＳＢＤを得ることができる。また、ワイドギャップ半導体層１と基板１０とが互いに異なる材料よりなっているので、ワイドギャップ半導体層１から基板１０を選択的に除去しやすくなる。

また、基板１０がＳｉ、サファイアまたはＧａＡｓよりなっているので、ワイドギャップ半導体層１をエピタキシャル成長させやすくなる。

また、ＳＢＤ６０を作製する際に、ワイドギャップ半導体層１の一方の主面にショットキー電極４を形成し、ワイドギャップ半導体層１から基板１０を除去した後に、ワイドギャップ半導体層１の他方の主面にカソード電極６を形成するので、ショットキー電極４からカソード電極６に流れる電流を大きくすることができ、ＳＢＤ６０を低損失とすることができる。

さらに、基板１０をエッチングすることにより基板１０を容易に除去することができる。

（実施の形態２）
図１０は、本発明の実施の形態２における半導体装置の構成を示す断面図である。図１０を参照して、本実施の形態の半導体装置において、ワイドギャップ半導体層１には素子としてＰＩＮダイオード６１が形成されている。ＰＩＮダイオード６１は第１電極としてのオーミック電極２２と、第２電極としてのカソード電極６とを主に有している。ワイドギャップ半導体層１はｐ型半導体層２１をさらに有している。ｐ型半導体層２１はｎ^-ドリフト層１ｃ上に形成されている。ｐ型半導体層２１の厚さは約１μｍであり、不純物濃度は１×１０¹⁸／ｃｍ³である。オーミック電極２２はたとえばＴｉよりなっている。

なお、これ以外の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様であるため、同一の部分には同一の符号を付し、その説明は繰り返さない。

ＰＩＮダイオード６１は、オーミック電極２２とカソード電極６との電位差を制御することにより、ワイドギャップ半導体層１を介してオーミック電極２２とカソード電極６との間に電流（図中矢印Ａ２の方向の電流）を流す状態（オンの状態）と、ｐ型半導体層２１との境界面からｎ^-ドリフト層１ｃ内へ空乏層を延ばすことによってオーミック電極２２とカソード電極６との間の電流経路を遮断する状態（オフの状態）とを制御することができる。

続いて、本実施の形態における半導体装置の製造方法について、図１１および図１２を用いて説明する。

始めに、図２に示す実施の形態１の製造工程と同様の工程を経て、欠陥層１ａ、ｎ⁺半導体層１ｂ、およびｎ^-ドリフト層１ｃの各々を基板１０上にエピタキシャル成長させる。続いて、図１１に示すように、ｎ^-ドリフト層１ｃ上にｐ型半導体層２１をエピタキシャル成長させる。ｐ型半導体層２１の成長は、たとえばＬＰ−ＣＶＤ法によって行なわれ、原料ガスとしてＳｉＨ₄とＣ₃Ｈ₈とを用い、不純物ガスとしてＡｌガスを用いて行なわれる。これにより、ワイドギャップ半導体層１が基板１０上に形成される。

ここで、ワイドギャップ半導体層１に不純物を注入することによりｐ型半導体層２１を形成することも考えられる。しかし、特にワイドギャップ半導体がＳｉＣよりなる場合、注入されたｐ型の不純物を活性化するためには、ワイドギャップ半導体層１のアニール温度を１８００℃以上にすることが必要である。しかし、基板１０がＳｉなどよりなっている場合には、ワイドギャップ半導体層１のアニール温度が基板１０の融解温度を超えてしまうため、ｐ型不純物を活性化することができない。そこで、本実施の形態では上述のように、エピタキシャル成長によりｐ型半導体層２１が形成されている。

次に図４および図５に示す実施の形態１の製造工程と同様の製造工程を経て、図１２に示すように、絶縁膜２および３と、オーミック電極２２と、Ａｌ電極５とが形成される。但し、オーミック電極２２を形成する際には、ｐ型半導体層２１とオーミック接触するような材料が選択される。以上の工程により、ワイドギャップ半導体層１にドレイン電極６（図１０）以外のＰＩＮダイオード６１が形成される。

その後、図６〜図９に示す実施の形態１の製造工程とほぼ同様の工程を経て、図１０に示す本実施の形態における半導体装置が完成する。具体的には、ワイドギャップ半導体層１を支持板に固定し、ワイドギャップ半導体層１から基板１０を除去する。そして、ワイドギャップ半導体層１の他方の主面にドレイン電極６を形成し、線Ｂ２（図１２）に沿って半導体装置をダイシングして個々のＰＩＮダイオード６１に分離し、支持板を除去する。

本実施の形態における半導体装置によれば、実施の形態１と同様の効果を得ることができる。すなわち、オーミック電極２２からカソード電極６へ流れる電流Ａ２が基板を通らないので、半導体装置における基板の抵抗成分をゼロにすることができる。これにより、ＰＩＮダイオード６１のオン抵抗を小さくすることができ、低損失のＰＩＮダイオードを得ることができる。

（実施の形態３）
図１３は、本発明の実施の形態３における半導体装置の構成を示す断面図である。図１３を参照して、本実施の形態の半導体装置におけるワイドギャップ半導体層１には、素子としてＭＯＳＦＥＴ６２が形成されている。ＭＯＳＦＥＴ６２はゲート電極３３と、第１電極としてのソース電極３５と、第２電極としてのドレイン電極（オーミック電極）６とを主に有している。

ワイドギャップ半導体層１は、ｐ型半導体層３１（Ｐウェル）と、ｎ⁺半導体層１ｄと、２つのｐ⁺不純物領域３２とをさらに有している。ｐ型半導体層３１はｎ^-ドリフト層１ｃ上に形成されており、ｎ⁺半導体層１ｄはｐ型半導体層３１上に形成されている。２つのｐ⁺不純物領域３２の各々は、ワイドギャップ半導体層１の端部において、ワイドギャップ半導体層１の一方の主面からｐ型半導体層３１に達するように形成されている。

また、ワイドギャップ半導体層１の中央部にはｎ^-ドリフト層１ｃに達するようにｐ型半導体層３１およびｎ⁺半導体層１ｄを掘り込んだ溝３９ｃが形成されている。溝３９ｃの側面および底面と、ワイドギャップ半導体層１の上面の一部とに沿って絶縁膜３４が形成されており、溝３９ｃ内にゲート電極３３が埋め込まれている。絶縁膜３４およびゲート電極３３上には絶縁膜３６が形成されている。ワイドギャップ半導体層１の一方の主面と、絶縁膜３６の上面および側面に沿ってソース電極３５が形成されており、ソース電極３５の上にはＡｌ電極５が形成されている。

なお、本実施の形態における半導体装置の具体的寸法はたとえば以下の通りである。ｐ型半導体層３１の厚さは約１μｍであり、不純物濃度は１×１０¹⁶／ｃｍ³である。ｎ⁺半導体層１ｄの厚さは約０．３μｍであり、不純物濃度は１×１０¹⁹／ｃｍ³である。ｐ⁺不純物領域３２の不純物濃度は３×１０¹⁹／ｃｍ³である。絶縁膜３６の厚さは約０．５μｍであり、ソース電極３５の厚さは約０．１μｍである。

なお、これ以外の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様であるため、同一の部分には同一の符号を付し、その説明は繰り返さない。

ＭＯＳＦＥＴ６２においては、溝３９ｃの側壁に存在するゲート電極３３と絶縁膜３４を介して対向するｐ型半導体層がチャネル領域となる。チャネル領域は絶縁膜３４との境界面に形成される。ＭＯＳＦＥＴ６２は、ソース電極３５とドレイン電極６との間に電位差を与えた状態でゲート電極３３に印加する電圧を制御することにより、チャネル領域に反転層（電気的導電層）を形成してソース電極３５とドレイン電極６との間に電流（図中矢印Ａ３の方向の電流）を流す状態と、チャネル領域に反転層を形成せずに電流経路を遮断する状態（オフの状態）とを制御することができる。

続いて、本実施の形態における半導体装置の製造方法について、図１４〜図２１を用いて説明する。

始めに、図２に示す実施の形態１の製造工程と同様の工程を経て、欠陥層１ａ、ｎ⁺半導体層１ｂ、およびｎ^-ドリフト層１ｃの各々を基板１０上にエピタキシャル成長させる。続いて、図１４に示すように、ｎ^-ドリフト層１ｃ上にｐ型半導体層３１をエピタキシャル成長させ、ｐ型半導体層３１上にｎ⁺半導体層１ｄをエピタキシャル成長させる。ｐ型半導体層３１の成長は不純物ガスとしてＴＭＡ（トリメチルアルミニウム）を用いて行なわれ、ｎ⁺半導体層１ｄの成長は不純物ガスとして窒素ガスを用いて行なわれる。不純物ガスの濃度を制御することにより、ｐ型半導体層３１の不純物濃度がたとえば１×１０¹⁶／ｃｍ³の濃度とされ、ｎ⁺半導体層１ｄの不純物濃度がたとえば１×１０¹⁹／ｃｍ³の濃度とされる。これにより、ワイドギャップ半導体層１が基板１０上に形成される。特にｐ型半導体層３１は、ＭＯＳＦＥＴ６２のチャネルとなる部分であるので、上述のようにエピタキシャル成長により形成され、欠陥をできるだけ少なくすることが重要である。

次に図１５を参照して、ワイドギャップ半導体層１の一方の主面にドライ酸素を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ約５０ｎｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）３７ａをワイドギャップ半導体層１の一方の主面上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ約１μｍのＳｉＯ₂よりなる絶縁膜３８ａを絶縁膜３７ａ上に形成する。続いて、絶縁膜３７ａ上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＣＦ₄系のガスを用いたＲＩＥ（Reactive Ion Etching）によって絶縁膜３８ａおよび３７ａをドライエッチングする。これにより開口部３９ａが形成され、開口部３９ａの底部にはワイドギャップ半導体層１の一方の主面が露出する。その後レジストを除去する。

次に図１５および図１６を参照して、絶縁膜３８ａをマスクとしてたとえばＡｌなどの不純物を注入することにより、ワイドギャップ半導体層１の端部にｐ⁺不純物領域３２を形成する。ｐ⁺不純物領域３２は、たとえばワイドギャップ半導体層１の温度を１０００℃に加熱した状態で不純物を注入し、１３００℃の温度で６０分間アニールすることにより形成される。その後、フッ酸系のエッチング液を用いて絶縁膜３７ａおよび３８ａを除去する。

ここで、不純物を注入した後に行なうアニールは、結晶性の回復および不純物の活性化を目的とするものである。ＳｉＣのようなワイドギャップ半導体においては、１３００℃でアニールしても、アニール温度が低いため、結晶性の回復および不純物の活性化が不十分である。しかし、ｐ⁺不純物領域３２はソース電極３５（図１３）とｐ型半導体層３１とを同電位に保つために形成されるものであり、少なくともソース電極３５（図１３）とｐ型半導体層３１とを電気的に接続する機能を有すればよいので、結晶性の回復および不純物の活性化が不十分であっても問題はない。

次に図１７を参照して、ワイドギャップ半導体層１の一方の主面にドライ酸素を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ約０．１μｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）３７ｂをワイドギャップ半導体層１の一方の主面上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ約２μｍのＳｉＯ₂よりなる絶縁膜３８ｂを絶縁膜３７ｂ上に形成する。続いて、絶縁膜３８ｂ上に所定パターンのレジスト３９を形成し、このレジスト３９をマスクとして、フッ酸系のエッチング液を用いて絶縁膜３８ｂおよび３７ｂをウエットエッチングする。これにより開口部３９ｂが形成され、開口部３９ｂの底部にはｎ⁺半導体層１ｄが露出する。

次に図１７および図１８を参照して、レジスト３９をマスクとして、開口部３９ｂの底部のワイドギャップ半導体層１をＲＩＥによりエッチングする。これにより、たとえば深さ約２μｍの溝３９ｃがワイドギャップ半導体層１に形成される。溝３９ｃの底部にはｎ^-ドリフト層１ｃが露出する。その後、フッ酸系のエッチング液を用いてレジスト３９、絶縁膜３７ｂおよび３８ｂを除去する。

次に図１９を参照して、ワイドギャップ半導体層１の一方の主面および溝３９ｃ内にドライ酸素を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ５０ｎｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）３４を形成する。絶縁膜３４は、溝３９ｃの側面および底面と、ワイドギャップ半導体層１の一方の主面に沿って形成される。続いて、たとえばＣＶＤ法を用いて、溝３９ｃを埋めるように絶縁膜３４上にリンをドープしたポリシリコンを形成する。そして、ポリシリコン上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、溝３９ｃ内以外の部分のポリシリコンをＲＩＥによりエッチングする。これにより、溝３９ｃ内にポリシリコンよりなるゲート電極３３が形成される。その後、レジストを除去する。

次に図１９および図２０を参照して、たとえばＣＶＤ法を用いて、厚さ約０．５μｍのＳｉＯ₂よりなる絶縁膜３６を絶縁膜３４上およびゲート電極３３上に形成する。続いて、絶縁膜３６上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、絶縁膜３６および３４をＲＩＥによりエッチングする。これにより、図２０に示すように、溝３９ｃ付近にのみ絶縁膜３６および３４が形成される。その後、レジストを除去する。

次に図２１を参照して、たとえば電子ビーム蒸着法を用いて、厚さ約０．１μｍのＴｉよりなるオーミック電極３５を形成する。オーミック電極３５は絶縁膜３６の上面および側面と、ワイドギャップ半導体層１の一方の主面とに沿って形成される。続いて、たとえば電子ビーム蒸着法などを用いて、オーミック電極３５上に厚さ２〜５μｍのＡｌ電極５を形成する。以上の工程により、ワイドギャップ半導体層１にドレイン電極６（図１３）以外のＭＯＳＦＥＴ６２が形成される。

その後、図６〜図９に示す実施の形態１の製造工程とほぼ同様の工程を経て、図１３に示す本実施の形態における半導体装置が完成する。具体的には、ワイドギャップ半導体層１を支持板に固定し、ワイドギャップ半導体層１から基板１０を除去する。そして、ワイドギャップ半導体層１の他方の主面にドレイン電極６を形成し、線Ｂ３に沿って半導体装置をダイシングして個々のＭＯＳＦＥＴ６２に分離し、支持板を除去する。

本実施の形態における半導体装置によれば、実施の形態１と同様の効果を得ることができる。すなわち、ドレイン電極６からソース電極３５へ流れる電流Ａ３が基板を通らないので、半導体装置における基板の抵抗成分をゼロにすることができる。これにより、ＭＯＳＦＥＴ６２のオン抵抗を小さくすることができ、低損失のＭＯＳＦＥＴを得ることができる。

（実施の形態４）
図２２は、本発明の実施の形態４における半導体装置の構成を示す断面図である。図２２を参照して、本実施の形態の半導体装置におけるワイドギャップ半導体層１には、素子としてＪＦＥＴ（Junction Field Emission Transistor）６３が形成されている。ＪＦＥＴ６３は、ゲート電極４５と、第１電極としてのソース電極４８と、第２電極としてのドレイン電極（オーミック電極）６とを主に有している。

ワイドギャップ半導体層１は、ｎ型半導体層１ｅと、ｐ型半導体層４２と、ｐ⁺不純物領域４３と、２つのｐ型半導体層４４と、ｎ⁺半導体層４１とをさらに有している。ワイドギャップ半導体層１の端部には溝４９ａ、４９ｂの各々が形成されている。ｐ型半導体層４２はｎ^-ドリフト層１ｃの内部に形成されている。ｎ^-ドリフト層１ｃ上にはｎ型半導体層１ｅが形成されている。２つのｐ型半導体層４４の各々は溝４９ａ、４９ｂの各々の底面に形成されている。ｐ⁺不純物領域４３はｐ型半導体層４２とｐ型半導体層４２とを電気的に接続するようにワイドギャップ半導体層１の左端部におけるｎ型半導体層１ｅの内部に形成されている。溝４９ａ，４９ｂが形成されていない部分のｎ型半導体層１ｅ上にはｎ⁺半導体層４１が形成されている。

溝４９ｂの一部の底面にはゲート電極４５が形成されており、溝４９ｂの側面および残りの底面と、ｎ⁺半導体層４１の上面の一部とに沿って、絶縁膜４６が形成されている。ゲート電極４５上および絶縁膜４６上には絶縁膜４７が形成されている。溝４９ａの側面および底面と、ｎ⁺半導体層４１の上面の一部と、絶縁膜４７の側面および上面とに沿って、ソース電極４８が形成されている。ソース電極４８上にはＡｌ電極５が形成されている。

なお、本実施の形態における半導体装置の具体的寸法はたとえば以下の通りである。ｐ型半導体層４２の厚さは約１．５μｍであり、不純物濃度は６×１０¹⁶／ｃｍ¹⁶である。ｐ⁺不純物領域４３の不純物濃度は１×１０¹⁹／ｃｍ³である。ｎ型半導体層１ｅの厚さは１．１μｍである。ｎ⁺半導体層４１の厚さは０．３μｍであり、不純物濃度は１×１０¹⁹／ｃｍ³である。絶縁膜４６の厚さは５０ｎｍであり、ゲート電極４５およびソース電極４８の厚さは０．１μｍである。絶縁膜４７の厚さは約０．５μｍである。

なお、これ以外の半導体装置の構造は、図１に示す実施の形態１の半導体装置の構造とほぼ同様であるため、同一の部分には同一の符号を付し、その説明は繰り返さない。

ＪＦＥＴ６３は、ソース電極３５とドレイン電極６との間に電位差を与えた状態でゲート電極４５に印加する電圧を制御することにより、ワイドギャップ半導体層１を介してソース電極４８とドレイン電極６との間に電流（図中矢印Ａ４の方向の電流）を流す状態（オンの状態）と、ゲート電極３３の真下のｐ型半導体層４４との境界面からｎ型半導体層１ｅおよびｎ^-ドリフト層１ｃ内へ空乏層を延ばすことによってソース電極４８とドレイン電極６との間の電流経路を遮断する状態（オフの状態）とを制御することができる。

続いて、本実施の形態における半導体装置の製造方法について、図２３〜図３２を用いて説明する。

始めに、図２に示す実施の形態１の製造工程と同様の工程を経て、欠陥層１ａ、ｎ⁺半導体層１ｂ、およびｎ^-ドリフト層１ｃの各々を基板１０上にエピタキシャル成長させる。続いて、図２３に示すように、ｎ^-ドリフト層１ｃ上にｐ型半導体層４２をエピタキシャル成長させる。ｐ型半導体層４２の成長は不純物ガスとしてＴＭＡを用いて行なわれ、不純物ガスの濃度を制御することにより、ｐ型半導体層４２の不純物濃度がたとえば６×１０¹⁶／ｃｍ³の濃度とされる。

次に図２４を参照して、ｐ型半導体層４２の表面にドライ酸素を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ約５０ｎｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）５０ａをｐ型半導体層４２の表面上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ約１．５μｍのＳｉＯ₂よりなる絶縁膜５１ａを絶縁膜５０ａ上に形成する。続いて、絶縁膜５１ａ上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＣＦ₄系のガスを用いたＲＩＥによって絶縁膜５１ａおよび５０ａをドライエッチングする。これにより開口部５２ａが形成され、開口部５２ａの底部にはｐ型半導体層４２の表面が露出する。その後レジストを除去する。続いて、絶縁膜５１ａをマスクとしてたとえば２×１０¹⁷／ｃｍ³の不純物濃度のＰなどの不純物をイオン注入する。これにより、ｐ型半導体層４２の一部（図中Ｃ１の部分）がｎ型化され、ｎ^-ドリフト層１ｃとなる。ｐ型半導体層４２のｎ型化は、たとえばｐ型半導体層４２の温度を１０００℃に加熱した状態で不純物を注入し、１３００℃の温度で６０分間アニールすることにより形成される。

ここで、Ｎ（窒素）の活性化温度よりもＰの活性化温度の方が低いので、ｐ型半導体層４２のｎ型化の際にＰを不純物として用いることにより、１３００℃で十分に不純物を活性化することができる。

次に図２４および図２５を参照して、フッ酸系のエッチング液を用いて絶縁膜５１ａおよび５０ａを除去する。続いて、ｎ型半導体層１ｅ、ｐ型半導体層４４、ｎ型半導体層１ｅ、およびｎ⁺半導体層４１の各々をこの順序でｐ型半導体層４２上にエピタキシャル成長させる。ｐ型半導体層４４の成長は不純物ガスとしてＴＭＡを用いて行なわれ、不純物ガスの濃度を制御することにより、ｐ型半導体層４４の不純物濃度はたとえば５×１０¹⁷／ｃｍ³の濃度とされる。ｎ型半導体層１ｅ、ｎ型半導体層１ｅ、およびｎ⁺半導体層４１の成長は不純物ガスとしてＡｌガスを用いて行なわれ、ｎ型半導体層１ｅおよびｎ⁺半導体層４１の成長は不純物ガスとして窒素ガスを用いて行なわれる。不純物ガスの濃度を制御することにより、図中下層側のｎ型半導体層１ｅの不純物濃度がたとえば１×１０¹⁷／ｃｍ³の濃度とされ、ｐ型半導体層４４の不純物濃度がたとえば５×１０¹⁷／ｃｍ³の濃度とされ、図中上層側のｎ型半導体層１ｅの不純物濃度がたとえば１×１０¹⁷／ｃｍ³の濃度とされ、ｎ⁺半導体層４１の不純物濃度がたとえば１×１０¹⁹／ｃｍ³の濃度とされる。

次に図２６を参照して、ｎ⁺半導体層４１の表面にドライ酸素を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ約５０ｎｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）５０ｂをｎ⁺半導体層４１の表面上に形成する。そして、たとえばＣＶＤ法を用いて、厚さ約２μｍのＳｉＯ₂よりなる絶縁膜５１ｂを絶縁膜５０ｂ上に形成する。続いて、絶縁膜５１ｂ上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＣＦ₄系のガスを用いたＲＩＥによって絶縁膜５１ｂおよび５０ｂをドライエッチングする。これにより開口部５２ｂが形成され、開口部５２ｂの底部にはｎ⁺半導体層４１の表面が露出する。その後レジストを除去する。続いて、絶縁膜５１ｂをマスクとしてたとえば１×１０¹⁸／ｃｍ³の不純物濃度のＰ（リン）などの不純物をイオン注入する。これにより、ｐ型半導体層４４の一部（図中Ｃ２の部分）がｎ型化され、ｎ型半導体層１ｅとなる。ｐ型半導体層４４のｎ型化は、たとえばｐ型半導体層４４の温度を１０００℃に加熱した状態で不純物を注入し、１３００℃の温度で６０分間アニールすることにより形成される。

ここで、Ｎの活性化温度よりもＰの活性化温度の方が低いので、ｐ型半導体層４４のｎ型化の際にＰを不純物として用いることにより、１３００℃で十分に不純物を活性化することができる。

次に図２６および図２７を参照して、フッ酸系のエッチング液を用いて絶縁膜５１ｂおよび５０ｂを除去する。続いて、ｎ⁺半導体層４１上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ｎ⁺半導体層４１およびｎ型半導体層１ｅをＲＩＥによりエッチングする。これにより、図２７に示すように溝４９ａ、４９ｂが形成され、溝４９ａ、４９ｂの底部にはｐ型半導体層４４が露出する。その後レジストを除去する。

次に図２８を参照して、たとえばＣＶＤ法を用いて、厚さ約２μｍのＳｉＯ₂よりなる絶縁膜５１ｃを形成する。絶縁膜５１ｃは、溝４９ａ、４９ｂの側面および底面と、ｎ⁺半導体層４１の上面とに沿って形成される。続いて、絶縁膜５１ｃ上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＣＦ₄系のガスを用いたＲＩＥによって絶縁膜５１ｃをドライエッチングする。これにより、溝４９ａの底面の一部にｐ型半導体層４４が露出する。

続いて、絶縁膜５１ｃをマスクとしてたとえばＡｌなどの不純物をイオン注入することによりｐ⁺不純物領域４３を形成する。ｐ⁺不純物領域４３は、ｐ型半導体層４２とｐ型半導体層４４とを電気的に接続するように形成される。ｐ⁺不純物領域４３は、たとえばワイドギャップ半導体層１の温度を１０００℃に加熱した状態で不純物を注入し、１３００℃の温度で６０分間アニールすることにより形成される。

次に図２８および図２９を参照して、フッ酸系のエッチング液を用いて絶縁膜５１ｃを除去する。続いて、ｎ⁺半導体層４１およびｐ型半導体層４４の表面にドライ酸素を供給して１２００℃以下の温度で酸化することによって、たとえば厚さ約５０ｎｍのＳｉＯ₂よりなる絶縁膜（熱酸化膜）４６を形成する。絶縁膜４６は、溝４９ａ、４９ｂの側面および底面と、ｎ⁺半導体層４１の上面とに沿って形成される。続いて、絶縁膜４６上に所定パターンのレジスト５２を形成し、このレジスト５２をマスクとして、ＣＦ₄系のガスを用いたＲＩＥによって絶縁膜４６をドライエッチングする。これにより、溝４９ｂの底面の一部にｐ型半導体層４４が露出する。

次に図２９および図３０を参照して、たとえば電子ビーム蒸着法を用いて、厚さ約０．１μｍのＴｉ膜を形成する。このＴｉ膜はレジスト５２上および露出したｐ型半導体層４４上とに形成される。続いて、レジスト５２を除去する。これにより、レジスト５２上に形成されたＴｉ膜はレジスト５２とともに除去（リフトオフ）される。その結果、図３０に示すように、ｐ型半導体層４４上にゲート電極４５が形成される。

次に図３１を参照して、たとえばＣＶＤ法を用いて、厚さ約０.５μｍのＳｉＯ₂よりなる絶縁膜４７を絶縁膜４６上およびゲート電極４５上に形成する。続いて、絶縁膜４７上に所定パターンのレジスト（図示なし）を形成し、このレジストをマスクとして、ＣＦ₄系のガスを用いたＲＩＥによって絶縁膜４７および絶縁膜４６をドライエッチングする。これにより、溝４９ａの側面および底面と、ｎ⁺半導体層４１上の一部とが露出される。

次に図３２を参照して、たとえば電子ビーム蒸着法を用いて、厚さ約０．１μｍのソース電極４８を形成する。ソース電極４８は、溝４９ａの側面および底面と、ｎ⁺半導体層４１の上面の一部と、絶縁膜４７の側面および上面とに沿って形成される。続いて、たとえば電子ビーム蒸着法などを用いて、ソース電極４８上に厚さ２〜５μｍのＡｌ電極５を形成する。以上の工程により、ワイドギャップ半導体層１にドレイン電極６（図２２）以外のＪＦＥＴ６３が形成される。

その後、図６〜図９に示す実施の形態１の製造工程とほぼ同様の工程を経て、図２２に示す本実施の形態における半導体装置が完成する。具体的には、ワイドギャップ半導体層１を支持板に固定し、ワイドギャップ半導体層１から基板１０を除去する。そして、ワイドギャップ半導体層１の他方の主面にドレイン電極６を形成し、線Ｂ４（図３２）に沿って半導体装置をダイシングして個々のＪＦＥＴ６３に分離し、支持板を除去する。

本実施の形態における半導体装置によれば、実施の形態１と同様の効果を得ることができる。すなわち、ドレイン電極６からソース電極４８へ流れる電流Ａ４が基板を通らないので、半導体装置における基板の抵抗成分をゼロにすることができる。これにより、ＪＦＥＴ６３のオン抵抗を小さくすることができ、低損失のＪＦＥＴを得ることができる。

なお、本実施の形態ではエピタキシャル成長によりｎ型半導体層１ｅを形成することにより、所望の耐圧を得ている。

上記実施の形態１〜４においては、それぞれＳＢＤ、ＰＩＮダイオード、ＭＯＥＦＥＴ、およびＪＦＥＴを素子としてワイドギャップ半導体層に形成した場合について説明した。しかし、本発明において形成される素子はこれらに限定されるものではなく、たとえばＰＮダイオードなどであってもよい。また、上記実施の形態１〜４においては、主に基板１０としてＳｉ、ワイドバンドギャップ半導体として３Ｃ−ＳｉＣを例に説明したが、基板１０としてはサファイアやガリウム砒素などであってもよく、ワイドバンドギャップ半導体としては４Ｈ−ＳｉＣ、６Ｈ−ＳｉＣ、ＧａＮ、およびダイヤモンドなどであってもよい。

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。

本発明は、２ｋＶ以下の耐圧を有する半導体装置およびその製造方法に適している。

本発明の実施の形態１における半導体装置の構成を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第１工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第２工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第３工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第４工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第５工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第６工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第７工程を示す断面図である。 本発明の実施の形態１における半導体装置の製造方法の第８工程を示す断面図である。 本発明の実施の形態２における半導体装置の構成を示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第１工程を示す断面図である。 本発明の実施の形態２における半導体装置の製造方法の第２工程を示す断面図である。 本発明の実施の形態３における半導体装置の構成を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第１工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第２工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第３工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第４工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第５工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第６工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第７工程を示す断面図である。 本発明の実施の形態３における半導体装置の製造方法の第８工程を示す断面図である。 本発明の実施の形態４における半導体装置の構成を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第１工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第２工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第３工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第４工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第５工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第６工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第７工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第８工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第９工程を示す断面図である。 本発明の実施の形態４における半導体装置の製造方法の第１０工程を示す断面図である。 ＳｉＣを用いた従来のＭＯＳＦＥＴの構造の一例を示す断面図である。

符号の説明

１ ワイドギャップ半導体層、１ａ 欠陥層、１ｂ，１ｄ，４１ ｎ⁺半導体層、１ｃ ｎ^-ドリフト層、１ｅ ｎ型半導体層、２，３，３４，３６，３７ａ，３７ｂ，３８ａ，３８ｂ，４６，４７，５０ａ，５０ｂ，５１ａ〜５１ｃ，１０５ 絶縁膜、４ ショットキー電極、５ Ａｌ電極、６，１０７ カソード電極（ドレイン電極）、１０ 基板、１１，３９ａ，３９ｂ，５２ａ，５２ｂ 開口部、１２ 接着剤、１３ 支持台、２１，３１，４２，４４ ｐ型半導体層、２２，３５ オーミック電極（ソース電極）、３２，４３ ｐ⁺不純物領域、３３，４５，１０４ ゲート電極、３９，５２ レジスト、３９ｃ，４９ａ，４９ｂ 溝、４８，１０６ ソース電極、６０ ＳＢＤ、６１ ＰＩＮダイオード、６２ ＭＯＳＦＥＴ、６３ ＪＦＥＴ、１０１ ｎ^-エピタキシャル層、１０２ ｐ型不純物領域、１０３ ｎ⁺不純物領域、１０８ ゲート酸化膜、１０９ チャネル領域、１１０ ｎ⁺基板。

Claims (2)

1. 炭化珪素よりなるワイドギャップ半導体層をシリコンよりなる基板上にエピタキシャル成長させる工程と、
   前記ワイドギャップ半導体層に素子を形成する素子工程と、
   前記ワイドギャップ半導体層から前記基板を選択的にウエットエッチングにより除去する除去工程とを備え、
   前記素子工程は、前記除去工程の前に前記ワイドギャップ半導体層の一方の主面に第１電極を形成する工程と、前記除去工程の前に、前記ワイドギャップ半導体層にリンを注入した後に１３００℃以下の温度で前記ワイドギャップ半導体層をアニールすることにより、第１導電型の不純物領域を前記ワイドギャップ半導体層に形成する不純物領域工程と、前記除去工程の後に前記ワイドギャップ半導体層の他方の主面に第２電極を形成する工程とを含み、
   前記素子は前記第１電極と前記第２電極との間を流れる電流を制御可能である、半導体装置の製造方法。
2. 前記素子工程は、前記ワイドギャップ半導体層の前記一方の主面上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程とを含み、
   前記ワイドギャップ半導体層において、前記絶縁膜を介して前記ゲート電極と対向する部分が前記素子のチャネル領域である、請求項１に記載の半導体装置の製造方法。

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