KR101740808B1 - 반도체 디바이스 - Google Patents

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KR101740808B1
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올리버 블랭크
프란츠 힐러
랄프 시미니크
리 주인 위프
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인피니언 테크놀로지스 오스트리아 아게
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Abstract

반도체 디바이스는 셀 영역 및 셀 영역을 둘러싸는 에지 종단 영역을 포함하는 반도체 기판 구조체를 포함한다. 또한, 반도체 디바이스는 반도체 기판 구조체의 표면으로부터 기판 구조체 내에 이르는 셀 영역 내의 복수의 니들형 셀 트렌치 및 반도체 기판 구조체의 표면에서 셀 영역을 둘러싸는 에지 종단 영역 내의 에지 종단 트렌치를 포함한다.

Description

반도체 디바이스 및 반도체 디바이스의 제조 방법{A SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
실시예는 반도체 디바이스의 브레이크스루 강도(breakthrough strength)를 증가시키거나 또는 온 저항(on resistance)을 감소시키기 위한 수단 및 특히 반도체 디바이스 및 반도체 디바이스를 제조하기 위한 방법에 관한 것이다.
예를 들어, 전원 스위치로서의 용례를 위한 다수의 전자 디바이스는 정적 전력 손실(static power dissipation)을 최소화하기 위해, 감소된 영역-특정(area-specific) 온 저항을 갖도록 요구된다. 전하 캐리어 보상을 위해 트렌치(trench) 내의 절연된 필드 플레이트(field plate)를 갖는 보상 디바이스는 최대 300 V까지의 낮은 및 중간 항복 전압(breakdown voltage)에 대해 다수의 영역에서 보급되어 있다. 다수의 공지의 해결책은 스트라이프(stripe) 디자인을 갖는다. 개발의 목표는, 스위칭 특성을 열화하지 않고 그리고 제조 비용을 너무 많이 증가시키지 않으면서 이 파라미터를 최적화하는데 있다.
실시예는 셀 영역 및 셀 영역을 둘러싸는 에지 종단 영역(edge termination region)을 포함하는 반도체 기판 구조체를 포함하는 반도체 디바이스에 관한 것이다. 복수의 니들형 셀 트렌치가 반도체 기판 구조체의 표면으로부터 반도체 기판 구조체 내에 이르는 셀 영역 내에 위치되고, 에지 종단 트렌치가 반도체 기판 구조체의 표면에서 셀 영역을 둘러싸는 에지 종단 영역 내에 위치된다.
실시예에 따르면, 반도체 디바이스는 셀 영역 및 에지 종단 영역을 포함하는 반도체 기판 구조체를 포함한다. 에지 종단 영역은 셀 영역을 둘러싼다. 에지 종단 영역 내의 니들형 트렌치의 열이 반도체 기판 구조체의 표면에서 셀 영역을 둘러싼다. 복수의 필드 플레이트 구조체가 니들형 트렌치의 열의 니들형 트렌치 내로 연장한다. 필드 플레이트 구조체는 니들형 트렌치의 열 전체를 통해 연장하는 절연 재료 구조체에 의해 트렌치 내에서 반도체 기판 구조체로부터 절연된다.
실시예에 따르면, 반도체 디바이스는 셀 영역 및 셀 영역을 둘러싸는 에지 종단 영역을 포함한다. 적어도 하나의 셀 트렌치가 반도체 기판 구조체의 표면으로부터 반도체 기판 구조체 내에 이르는 셀 영역 내에 위치된다. 적어도 하나의 에지 종단 트렌치가 반도체 기판 구조체의 표면에서 셀 영역을 둘러싸는 에지 종단 영역 내에 위치되고, 반도체 디바이스는 트렌치 내의 절연층을 포함한다. 적어도 하나의 셀 트렌치 내의 절연층은 적어도 하나의 에지 종단 트렌치 내의 절연층보다 얇다.
장치 및/또는 방법의 몇몇 실시예가 첨부 도면을 참조하여, 단지 예로서만 이하에 설명될 것이다.
도 1은 에지 종단 구조체를 갖는 반도체 디바이스의 코너 섹션의 평면도.
도 2a는 반도체 기판 구조체 내에 도달하는 스트립형 트렌치의 수직 단면도.
도 2b는 반도체 기판 구조체 내에 도달하는 니들형 트렌치의 수직 단면도.
도 3a는 에지 트렌치 내에 두꺼운 필드 산화물(field oxide)을 갖는 에지 종단 구조체의 단면도.
도 3b는 도 3a의 구조체를 위한 필드 강도 분포를 도시하는 도면.
도 3c는 도 3a의 구조체의 브레이크스루 특성을 도시하는 도면.
도 4a는 에지 트렌치 내에 두꺼운 필드 산화물 및 단지 하나의 중간 트렌치를 갖는 에지 종단 구조체의 단면도.
도 4b는 도 4a의 구조체를 위한 필드 강도 분포를 도시하는 도면.
도 4c는 도 4a의 구조체의 브레이크스루 특성을 도시하는 도면.
도 5a는 에지 종단 트렌치의 사선(diagonal)을 갖는 반도체 디바이스의 코너 섹션의 평면도.
도 5b는 그리드 적응된 에지 종단 트렌치를 갖는 반도체 디바이스의 코너 섹션의 평면도.
도 6a는 에지 종단 영역에서 니들형 트렌치의 열을 갖는 반도체 디바이스의 코너 섹션의 평면도.
도 6b는 필드 산화물의 상이한 두께를 갖는 에지 종단 구조체의 평면도.
도 7a는 에지 종단 트렌치 내에 더 두꺼운 절연층을 갖는 반도체 디바이스의 코너 섹션의 평면도.
도 7b는 필드 플레이트 구조체의 상이한 두께를 갖는 에지 종단 구조체의 평면도.
도 8은 반도체 디바이스를 형성하기 위한 방법의 흐름도.
다양한 예시적인 실시예가 이제 몇몇 예시적인 실시예가 도시되어 있는 첨부 도면을 참조하여 더 완전히 설명될 것이다. 도면에서, 라인, 층 및/또는 영역의 두께는 명료화를 위해 과장되어 있을 수도 있다.
이에 따라, 다른 실시예가 다양한 변형예 및 대안적인 형태가 가능하지만, 그 몇몇 예시적인 실시예는 도면에 예로서 도시되어 있고, 본 명세서에서 상세히 설명될 것이다. 그러나, 개시된 특정 형태에 예시적인 실시예를 한정하려는 의도는 없고, 반대로, 예시적인 실시예는 본 발명의 범주 내에 있는 모든 변형, 등가물, 및 대안을 커버하기 위한 것이라는 것이 이해되어야 한다. 유사한 도면 부호는 도면의 설명 전체에 걸쳐 비슷한 또는 유사한 요소를 칭한다.
요소가 다른 요소에 "접속" 또는 "결합"된 것으로서 언급될 때, 이는 다른 요소에 직접 접속되거나 결합될 수 있고 또는 개입 요소가 존재할 수도 있다는 것이 이해될 수 있을 것이다. 반대로, 요소가 다른 요소에 "직접 접속" 또는 "직접 결합"된 것으로서 언급될 때, 어떠한 개인 요소도 존재하지 않는다. 요소들 사이의 관계를 설명하는데 사용된 다른 단어들은 유사한 방식으로 해석되어야 한다(예를 들어, "~사이" 대 "~사이에 직접", "인접한" 대 "직접 인접한" 등).
본 명세서에 사용된 용어는 단지 특정 예시적인 실시예를 설명하기 위한 것이고, 다른 예시적인 실시예의 한정이 되도록 의도된 것은 아니다. 본 명세서에 사용될 때, 단수 형태의 용어는 문맥상 명백히 달리 지시되지 않으면, 복수의 형태를 마찬가지로 포함하도록 의도된 것이다. 본 명세서에 사용될 때, 용어 "포함한다", "포함하는", "구비한다" 및/또는 "구비하는"은 언급된 특징, 완전체, 단계, 동작, 요소 및/또는 구성요소의 존재를 설명하지만, 하나 이상의 다른 특징, 완전체, 단계, 동작, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하는 것은 아니라는 것이 또한 이해될 수 있을 것이다.
달리 정의되지 않으면, 본 명세서에 사용된 모든 용어(기술 및 과학 용어를 포함함)는 예시적인 실시예가 속하는 기술 분야의 숙련자들에 의해 통상적으로 이해되는 바와 동일한 의미를 갖는다. 예를 들어, 통상적으로 사용된 사전에 정의된 것들과 같은 용어는 관련 기술 분야의 맥락에서 이들의 의미와 일치하는 의미를 갖는 것으로서 해석되어야 하고, 본 명세서에서 명시적으로 그와 같이 정의되지 않으면, 이상화된 또는 과도하게 형식적인 개념으로 해석되지는 않을 것이라는 것이 또한 이해될 수 있을 것이다.
도 1은 반도체 기판 구조체(11), 셀 영역(12)(빗금친 부분) 및 에지 종단 영역(13), 복수의 니들형 트렌치(14)(모든 다른 것에 대해 예시적임) 및 에지 종단 트렌치(15)를 갖는 반도체 디바이스(10)의 코너부를 표면 상의 평면도로 도시한다.
실시예에 따르면, 반도체 디바이스(10)는 셀 영역(12) 및 셀 영역(12)을 둘러싸는 에지 종단 영역(13)을 포함하는 반도체 기판 구조체(11), 반도체 기판 구조체(11)의 표면으로부터 반도체 기판 구조체(11) 내로 도달하는 셀 영역(12) 내의 복수의 니들형 셀 트렌치(14) 및 반도체 기판 구조체(11)의 표면에서 셀 영역(12)을 둘러싸는 에지 종단 영역(13) 내의 에지 종단 트렌치(15)를 포함한다.
적합한 에지 종단 구조체를 구성하기 위한 수단을 구현함으로써, 브레이크스루 강도가 증가될 수도 있고, 온 저항이 감소될 수도 있다.
반도체 디바이스(10)는 예를 들어, 셀 및 에지 종단 영역을 위한 트렌치를 형성하는 것이 가능한 임의의 반도체 프로세싱 기술에 의해 구현될 수도 있다. 달리 말하면, 반도체 디바이스(10)는 예를 들어, 실리콘계 반도체 구조체, 실리콘 카바이드계 반도체 구조체, 갈륨 비소계 반도체 구조체 도는 갈륨 니트라이드계 반도체 구조체일 수도 있다.
반도체 디바이스(10)는 주로 또는 단지 트렌치 배열을 포함할 수도 있고 또는 다른 전기 소자 또는 회로(예를 들어, 트렌치 구성 또는 전력 공급 유닛을 제어하기 위한 제어 유닛)를 더 포함할 수 있다.
트렌치 구성은 셀 영역(12) 및 에지 종단 영역(13) 상에 분포된 복수의 트렌치 구조체를 포함한다. 또한, 예를 들어 복수의 니들형 트렌치의 트렌치 구조체는 예를 들어 전계 효과 트랜지스터 구조체와 같은, 트랜지스터 구조체를 포함할 수도 있다. 이들 트랜지스터 구조체는 소스 영역, 드리프트 영역, 바디 영역, 소스 영역 및/또는 게이트를 각각 포함할 수 있고, 트렌치의 적어도 일부(또는 모두)는 공통 드레인층 및/또는 공통 드리프트층을 공유하지만, 예를 들어, 개별 바디 영역, 소스 영역 및 게이트를 포함할 수도 있다.
반도체 기판 구조체(11)는 반도체 재료를 포함하거나 또는 반도체 재료로 이루어진 구조체일 수 있다. 반도체 기판 구조체는 에피택셜 반도체 기판 또는 벌크 기판(예를 들어, 반도체 웨이퍼의 부분)일 수 있고, 또는 예를 들어 벌크 기판 상에 형성된 에피택셜 반도체층을 포함할 수 있다. 에피택셜 반도체 기판은 벌크 기판보다 상당히 더 낮은 도핑 농도를 포함할 수도 있다(예를 들어, 10배 미만 또는 100배 미만). 반도체 기판 구조체(11)는 예를 들어, 실리콘계 반도체 기판 구조체, 실리콘 카바이드계 반도체 기판 구조체 또는 갈륨 비소계 반도체 기판 구조체일 수 있다.
반도체 디바이스(10)의 평면도가 반도체 디바이스(10)의 (주)표면 위에 위치된 관점으로부터의 도면일 수도 있다.
반도체 디바이스(10)의 주 표면(간략히, 표면)은 반도체 표면의 상부 위의 금속층, 절연층 또는 패시베이션층을 향한 디바이스의 반도체 표면일 수 있다. 반도체 구조체의 기본적으로 수직 에지(예를 들어, 다른 것들로부터 반도체 다이를 분리하는 것으로부터 발생함)에 비교하여, 반도체 구조체의 주 표면은 기본적으로 측방향으로 연장하는 수평 표면일 수 있다. 반도체 구조체의 주 표면은 기본적으로 균일한 평면일 수 있다(예를 들어, 제조 프로세스 및 트렌치에 기인하는 반도체 구조체의 불균일부는 무시함). 달리 말하면, 반도체 디바이스(10)의 주 표면은 반도체 재료와 반도체 기판 구조체 상의 절연층, 금속층 또는 패시베이션층 사이의 계면일 수 있다.
달리 말하면, 측방향 또는 측방향 확장부는 주 표면에 기본적으로 평행하게 배향될 수 있고, 수직 방향 또는 수직 확장부는 주 표면에 기본적으로 직교하여 배향될 수 있다.
표면으로부터 기판 구조체 내로 도달하거나 연장하는 트렌치는 에칭될 수 있고, 기판 구조체의 깊이 내로 저부점까지 수직으로 연장할 수 있다. 트렌치는 일반적으로 예를 들어 리소그래피 마스크 및 후속 에칭 프로세스에 의해 형성된 측방향 연장부를 또한 갖는다. 기판 구조체 내로 연장하는 트렌치의 이 기하학적 설명은 또한 다른 제조 방법을 포함한다.
니들형 트렌치는 다른(예를 들어, 직교) 측방향에서보다 유사한 연장부(예를 들어, 5배 미만, 3배 미만, 2배 미만)를 일 측방향에서 포함하는 트렌치일 수 있다.
스트립형 트렌치는 다른(예를 들어, 직교) 측방향에서보다 상당히 더 큰 연장부(예를 들어, 5배 초과, 10배 초과 또는 100배 초과)를 일 측방향에서 포함하는 트렌치일 수 있다.
적어도 2개의 영역, 먼저 셀 또는 셀 필드의 어레이를 포함하는 셀 영역이 존재하고, 반면에 셀 영역의 셀은 반도체 디바이스의 기본 목적을 수행하기 위해 트랜지스터 구조체를 갖는 활성 셀을 포함할 수도 있다. 각각의 셀은 트랜지스터 구조체의 채널 및/또는 전하 캐리어 보상을 제어하기 위한 하나의 트렌치를 가질 수 있다. 셀 영역 내의 트렌치는 적어도 주로(예를 들어, 트렌치의 50% 초과, 70% 초과, 90% 초과 또는 모든 트렌치) 니들형일 수 있다. 셀 영역 내에서도 활성 니들형 및 스트립형 트렌치의 혼합물과 같은 혼성 셀 형태가 존재할 수도 있다.
에지 종단 영역은 활성 셀 영역의 외부에 대한 전기 배리어로서 기능할 수도 있다(반도체 기판 구조체의 에지를 향한). 이는 활성 셀 필드로부터 반도체 디바이스의 가장자리(margin)까지의 전류 경로의 연장을 유발할 수도 있다. 이 경로 상에서 전류의 브레이크스루 또는 흐름은 바람직하지 않을 것이다. 에지 종단 에지는 또한 주연(peripheral), 가장자리, 테두리(rim) 및 에지 영역이라 칭할 수도 있다.
적합한 에지 종단 구조체의 존재는 반도체 디바이스에 대한 높은 브레이크스루 전압을 제공할 수 있고, 구성요소의 수명 및 신뢰성을 연장할 수도 있다.
온 저항(또는 온 상태 저항 또는 스위칭 온 저항)은 반도체 디바이스의 스위칭 온된 상태에서 흐를 때, 전류가 부닥치는 저항일 수 있다. 저항은 영역-특정일 수 있는데, 예를 들어 에지에서보다 셀 필드 또는 셀 필드의 중간부에서 더 낮을 수 있다.
저항이 채널의 부분에 주로 의존하는 매우 낮은 항복 전압(<30 V)의 범위에서를 제외하고, 설명된 디바이스를 위한 온 저항은 드리프트 영역(예를 들어, 메사(mesa))의 기여에 의해 주로 지배될 수 있다. 영역 특정 온 저항의 다른 상당한 감소를 성취하기 위해, 예를 들어 스트라이프로부터 셀 디자인으로의 전이는 가능성을 표현한다. 이 방식으로, 실리콘 단면은 증가될 수 있고, 따라서 전체 온 저항에 대한 드리프트 영역의 기여는 동시 보상에도 불구하고, 또한 감소될 수 있다. 디바이스 내에 이러한 셀 구조체를 사용하기 위해, 더욱 더 적절한 에지 종단 구조체가 요구될 수 있다.
보상을 위해 트렌치 내에 필드-플레이트 구조체를 갖는 디바이스를 위한 에지 종단 구조체는 셀 필드 주위의 경계로서 트렌치를 제공함으로써 구현될 수 있다. 이 트렌치는 폐쇄형일 수 있는데, 즉 간극이 없다. 트렌치는 2차원 투영에서 상부로부터 볼 때 셀 영역을 둘러싸면 폐쇄형이라 칭할 수 있다. 입방체의 제 5 및 제 6 변이 3차원 방식으로 셀 영역을 둘러쌀 것과 마찬가지로, 반드시 모든 위치에서 셀 영역을 둘러쌀 필요는 없다. 물론, 폐쇄형 에지 종단 트렌치(간극이 없음)는 셀 영역 주위에서 측면 상에서(2개의 차원) 그리고 표면으로부터 에지 종단 트렌치의 저부로 제 3 차원에서, 3차원 방식으로 셀 영역을 둘러쌀 수 있다. 예를 들어, 에지 종단 트렌치는 셀 영역의 전체 측면을 둘러쌀 수 있는데, 이는 예를 들어 표면으로부터 셀 트렌치의 적어도 깊이로 에지 종단 트렌치를 연장함으로써 실현될 수 있다. 달리 말하면, 예를 들어, 에지 종단 트렌치는 원주형, 포위형 또는 원형일 수 있다.
드리프트 영역에서, 바람직하지 않은 자유 전하 캐리어가 존재할 수 있는데, 이는 브레이크스루 강도를 바람직하지 않게 감소시킬 수 있다. 특정 전위에서 절연된 필드-플레이트 구조체를 갖는 인접한 트렌치(인접한 반도체 영역의 소스, 게이트 또는 전위와 같은)는 자유 전하 캐리어를 감소시키거나 구속하는 것을 도울 수 있어, 따라서 동일한 또는 유사한 온 저항을 가지면서 브레이크스루 강도를 증가시킨다.
메사 영역은 트렌치들 사이에 측방향으로 위치된 반도체 영역이다. 메사 영역은 드리프트 영역 또는 드리프트 영역의 부분을 또한 포함할 수 있다(예를 들어, 수직 방향으로 흐르는 전하 캐리어를 갖는). 메사 영역의 도핑에 기인하여, 자유 전하 캐리어가 여기서 이용 가능하다. 이들 자유 전하 캐리어가 예를 들어, 보상 필드-플레이트 구조체 구성에 의해 구속될 수 있으면, 보상 필드-플레이트 구조체가 없는 것보다 더 높은 메사/드리프트 영역의 도핑이 그와 관련하여 실현될 수 있고, 따라서 브레이크스루 전압을 동일하게 유지하면서 또는 심지어 증가하면서 더 낮은 온 저항이 성취될 수도 있다.
더 큰 메사 영역에서, 더 많은 도핑 또는 도핑에 의해 발생된 자유 전하 캐리어는 분해될 필요가 있을 수 있다. 특히 셀 영역으로부터 에지 종단 영역으로의 전이부에서, 트렌치들 사이의 더 큰 거리가 예를 들어 셀 트렌치로부터 주위 에지 종단 트렌치의 코너부로 사선 방향으로 존재할 수 있다. 셀 영역에 대조적으로 존재하는 사선에 기인하여, 사선을 따른 통합 전하는 직교 방향을 따른 통합 전하보다 클 수 있다. 그 결과, 양 영역은 상이한 항복 전압을 가질 수 있는데, 이는 큰 편차의 경우에 문제를 발생할 수 있다.
게다가, 트렌치의 주연 에지가 생략되어 있는 개방형 디자인 또는 다수의 순환하는 폐쇄형 주연 에지 트렌치를 갖는 디자인이 사용될 수 있다.
반도체 디바이스의 실시예에서, 필드 플레이트 구조체는 적어도 하나의 트렌치 내부로 연장할 수 있고, 필드 플레이트는 트렌치 내의 절연층에 이해 반도체 기판 구조체로부터 절연된다.
필드 플레이트 구조체는 트렌치 내부에 도달하거나 연장하고 필드 플레이트의 효과를 갖는 도전성 구조 요소, 예를 들어 특정 형상의 재료일 수 있다. 그 형상은 반드시 플레이트 형상일 필요는 없지만, 플레이트 형상일 수 있다. 필드 플레이트 구조체의 형상은 그에 따른 트렌치의 형상에 유사할 수 있다.
예를 들어, 필드 플레이트 구조체는 복수의 니들형 셀 트렌치 및 에지 종단 트렌치의 각각의 트렌치 내부로 연장할 수도 있다. 또한, 필드 플레이트 구조체는 절연층에 의해 트렌치 내의 반도체 기판 구조체로부터 절연될 수 있다. 예를 들어, 복수의 니들형 셀 트렌치 내의 절연층은 에지 종단 트렌치 내의 절연층보다 얇다. 예를 들어, 에지 종단 트렌치 내의 필드 플레이트 구조체는 복수의 니들형 셀 트렌치 내의 필드 플레이트 구조체보다 더 작은 수직 연장부(예를 들어, 반도체 기판 구조체의 표면으로부터 반도체 기판 구조체 내로 수직으로 측정됨)를 포함할 수 있다.
양태에서, 사전 규정된 전압이 트렌치 내부의 필드 플레이트에 인가되어 전하 캐리어 보상을 강요한다.
양태에서, 필드 플레이트는 소스 또는 중간 전위에 접속되고, 반면에 중간 전위는 비활성 트렌치에 인접한 반도체 기판 구조체의 전위일 수 있다.
비활성 트렌치는 게이트 구조체를 포함하지 않는 또는 게이트 전위에 접속되지 않은 그리고/또는 소스 이식물이 잔류하지 않는 또는 소스 전위에 접속되지 않은 트렌치일 수 있다.
양태에서, 트렌치 내의 절연층은 재료로서 산화물을 포함하거나 산화물로 제조된다. 이 산화물은 필드 산화물로서 기능할 수도 있다.
양태에서, 절연층은 트렌치의 최소 또는 최대 측방향 연장부 또는 트렌치의 두께의 1% 내지 40%의 두께를 갖는다. 예를 들어, 절연층의 두께는 0.1 ㎛ 내지 4.5 ㎛, 0.5 ㎛ 내지 3 ㎛, 0.7 ㎛ 내지 0.9 ㎛ 또는 0.7 ㎛ 내지 1.5 ㎛일 수 있다. 두께는 대안적으로, 0.75 ㎛ 또는 0.85 ㎛ 또는 1.0 ㎛일 수 있다. 절연체 두께는 목표 항복 전압에 따라 선택될 수 있다.
반도체 디바이스의 실시예에서, 에지 종단 트렌치는 절연 재료로 완전히 충전된다.
이는 예를 들어 제조 프로세스에 기인하여 발생할 수 있는 공기 또는 기포의 혼입을 포함할 수 있다. 예를 들어, 원하는 효과는 필드-플레이트 구조체 없이 발생할 수도 있고, 따라서 가능한 제조 방법은 단지 트렌치 내로 절연 재료를 충전함으로써 사용될 수도 있다.
양태에서, 에지 종단 트렌치는 에지 종단 트렌치의 최소 또는 최대 측방향 연장부 또는 두께의 2 내지 20배의 깊이로 기판 구조체 내로 연장한다. 예를 들어, 트렌치는 4.5 ㎛ 내지 6.0 ㎛로 기판 구조체 내로 연장할 수도 있다. 깊이는 대안적으로 5.0 ㎛ 또는 5.5 ㎛일 수 있다.
양태에서, 에지 종단 트렌치 내부의 절연층은 표면에 더 근접한 다른 위치에서보다 표면으로부터 더 멀리 이격하는 일 위치에서 적어도 더 두껍다. 트렌치의 저부 부분에서 종종 발생하는 필드 강도의 피크를 취급하기 위해, 이 지점에서 절연층을 두껍게 하는 것이 적합할 수도 있다. 따라서, 저부 부분(기판 구조체 내부에 더 깊이, 즉 표면으로부터 더 멀리 위치됨)에서의 두께는 표면에 근접한 상부 부분에서보다 더 클 수 있다. 예를 들어, 단차부를 거쳐 저부 부분에서 제 2 두께로 변화하는 상부 부분에서의 특정 두께와 같은, 상이한 구성이 가능할 수도 있다. 다른 구성은 표면으로부터 저부까지 두께의 연속적인 증가일 수 있다.
예를 들어, 이 경우에, 트렌치는 전체 연장부 전체에 걸쳐 (대략) 동일한 폭을 갖고, 필드 플레이트 구조체는 이에 따라 절연층의 두께가 증가하는 위치까지 더 작아지게 된다.
양태에서, 필드 정지층은 반도체 기판 구조체 내에 도핑하는 일 도전형의 드리프트 구역과 기판 구조체 내의 동일한 도전형의 더 고농도 도핑된 영역(예를 들어, 수직 전계 효과 트랜지스터의 이면 드레인 접촉 영역) 또는 기판 구조체 내의 반대 도전형의 더 고농도 도핑된 영역(예를 들어, 절연 게이트 쌍극 트랜지스터의 이면 집전기 영역) 사이에 존재한다. 드리프트 구역은 저농도 도핑을 가질 수도 있고, 반면에 이면 접촉 영역은 고농도 도핑을 갖는다. 필드 정지층은 그 사이에 위치될 수 있고 인접한 구역들 사이에 있는 도핑을 갖는다. 또한, 드레인층은 이면에 도포될 수도 있다.
반도체 디바이스의 실시예에서, 복수의 니들형 셀 트렌치의 트렌치는 전계 효과 트랜지스터 구조체의 인접한 채널을 제어하기 위한 게이트 구조체를 포함하는 활성 니들형 셀 트렌치이다.
양태에서, 전계 효과 트랜지스터는 MOSFET(metal oxide semiconductor field effect transistor: 금속 산화물 반도체 전계 효과 트랜지스터), Power-MOSFET 또는 IGBT(insulated gate bipolar transistor: 절연 게이트 쌍극 트랜지스터)의 요구에 적합한다. 이들은 에지 종단 트렌치의 제안된 구성에 의해 지원될 수도 있는 낮은 온 저항 및/또는 높은 브레이크스루 전압을 갖도록 요구되는 디바이스들이다.
양태에서, 에지 종단 트렌치는 간극 없이 셀의 어레이를 둘러싼다. 일반적으로 주위 에지 트렌치는 그 사이에 간극을 포함하는 것으로 고려될 수 있지만, 이 양태는 폐쇄형 주위 간극을 갖도록 제안한다. 이러한 것은 디바이스의 구조체의 외부로 유도되는 필드 강도가 셀 영역 주위의 모든 위치에서 측방향으로 감소되는 것을 보장할 수 있다.
예를 들어, 반도체 기판 구조체, 적어도 하나의 표면 및 표면으로부터 기판 구조체 내로 연장하는 트렌치를 갖는 반도체 디바이스 내의 반도체 구조체는 셀의 어레이를 포함할 수 있다. 적어도 하나의 셀은 적어도 하나의 스트립형 에지 종단 트렌치를 갖는 셀의 어레이 외부/주위에 위치된 니들형 셀 트렌치 및 에지 종단 트렌치 구조체를 포함한다. 반도체 구조체는 구조체를 위한 다른 재료의 도포(예를 들어, 도핑)를 위한 기초 또는 토대로서 기능하는 고체 물질의 층인 반도체 기판 구조체 상에서 프로세싱될 수 있다. 반도체 기판 구조체의 재료는 반도체 구조체를 위한 재료로부터 선택된 것일 수 있다. 웨이퍼가 적합한 반도체 기판 구조체일 수 있다.
양태에서, 니들형 트렌치는 직교 방향에서의 연장부의 2배 미만의 일 방향에서의 측방향 연장부를 포함한다.
도 2b는 기판 구조체(25) 내로 수직으로 연장하여 트렌치와 기판 구조체 사이에 윤곽부(232)를 형성하는 니들형 트렌치의 단면도를 도시한다. 이 윤곽부는 트렌치의 측방향에서 곡선형/둥근형일 수 있다. 또한, 트렌치는 니들형 형태를 또한 가질 수 있는 필드 플레이트 구조체(242)를 포함할 수 있다. 선택적으로, 필드 플레이트 구조체의 형상은 니들형 트렌치의 형상과 동일할 수 있다(예를 들어, 둘다 둥근형). 다르게는, 이들 형상은 또한 상이할 수 있다(예를 들어, 둥근형 트렌치 및 정사각형 필드 플레이트 형상).
니들형 트렌치는 - 그 형상에 독립적으로 - 트렌치 내로 도달하는 절연부(21)를 포함하고, 트랜지스터 구조체(22)는 이에 따라 도핑된 영역을 포함하는 반도체 기판 구조체의 인접한 부분 및 트렌치에 의해 형성될 수 있다.
니들형 트렌치는 표면에 일반적으로 직교하는 표면 내로 압착하는(pinching) 니들처럼 보일 수 있다. 상부로부터 본 형상은 둥근형, 타원형, 정사각형, 육각형 또는 다각형일 수 있다. 니들형 트렌치는 예를 들어 그 폭(측방향 연장부)보다 기판 구조체 내로 더 깊게 연장한다.
반도체 디바이스의 실시예에서, 니들형 트렌치는 다른 방향에서의 최소 측방향 연장부의 2배 미만의 일 방향에서의 최대 측방향 연장부를 포함한다.
양태에서, 에지 종단 트렌치는 스트립형 트렌치이다.
스트립형 트렌치는 다른 방향에서(가로지르는) 최소 측방향 연장부의 10배 또는 100배 초과의 일 방향에서의(따른) 최대 측방향 연장부를 가질 수 있다. 스트립형 트렌치는 직선형, 긴측을 따라 중간 라인에서 직선형일 수 있고, 적어도 기다란 구조체처럼 보일 수도 있다(상부로부터 볼 때). 스트립형 트렌치의 측벽은 직선형이고(제조 편차를 제외하고) 또는 다른 형상, 예를 들어 도 2a의 저부에서처럼 만곡된 형상을 가질 수 있다.
도 2a는 기판 구조체(25) 내로 수직으로 연장하여 트렌치와 기판 구조체 사이에 윤곽부(231)를 형성하는 스트립형 트렌치의 단면도를 도시한다. 이 윤곽부는 트렌치의 방향에서(이 도면에서 전방 우측으로부터 후방 좌측으로) 직선형일 수 있고, 적어도 설명된 만큼 길다. 또한, 트렌치는 또한 스트립형 형태를 가질 수 있는 필드 플레이트 구조체(241)를 포함할 수 있다. 이 경우에, 필드 플레이트 구조체는 정말로 필드 플레이트이다.
반도체 디바이스의 실시예에서, 에지 종단 영역은 반도체 기판 구조체의 표면에 셀 영역을 둘러싸는 다수의 폐쇄형 스트립형 에지 종단 트렌치를 포함한다(간극 없음).
일 스트립형 에지 종단 트렌치의 효과를 강화하기 위해, 동일한 레이아웃을 갖는 적어도 하나의 부가의 트렌치가 셀 영역 주위에 설계될 수 있다. 따라서, 2개 이상의 측방향 필드 강도 배리어가 존재할 수 있고 그리고/또는 반도체 디바이스의 에지까지의 거리(유효 전류 경로)가 증가될 수 있다.
양태에서, 니들형 셀 트렌치 및 에지 종단 트렌치(예를 들어, 트렌치의 깊이 및/또는 트렌치의 거리와 관련하여)는 셀 영역(또는 셀의 어레이) 내에서 애벌란시(avalanche)가 발생하는 방식으로 설계된다. 이 방식으로, 반도체 디바이스의 성능이 에지 종단 디자인이 아니라 셀 영역 디자인에 의해 한정될 수 있다.
양태에서, 셀 영역(또는 셀의 어레이)은 트랜지스터 구조체를 포함하고, 반면에 에지 종단 영역은 그렇지 않다.
주위 에지 종단 트렌치는 이외에, (비활성) 니들형 트렌치의 적어도 하나의 열이 에지 종단 영역의 부분일 수 있다. 제안된 트렌치와 같은 구조체는, 예를 들어 셀 영역 내의 트렌치 또는 셀이 그러하듯이 게이트 또는 소스 구조체 또는 접속부를 포함하지 않으면, 에지 종단 영역의 부분일 수 있다.
양태에서, 스트립형 트렌치는 에지 종단 영역의 최외부 트렌치이고, 에지 종단 트렌치 영역의 적어도 하나의 내부 부분은 니들형 트렌치의 열을 포함한다.
또한, 셀 영역 내부에 있는 것들과 같은 니들형 트렌치는 에지 종단 영역에 기여할 수 있다. 스트립형 트렌치 대신에 또는 부가하여, 니들형 트렌치의 열은 스트립형 트렌치와 동일한 또는 유사한 특징부를 갖고 설계될 수 있다. 니들형 트렌치는 그 사이에 공간 또는 거리를 갖거나 또는 다른 방식으로 중첩되어 선택적 절연 재료가 중첩 트렌치 전체에 걸쳐 하나의 엔티티(entity)가 되게 된다.
니들형 트렌치의 부가의 열은 스트립형 트렌치, 뿐만 아니라 니들형 트렌치 및 스트립형 트렌치의 복수의 열의 다수의 조합에 평행하게(상부로부터 볼 때) 배열될 수 있다. 가장 평행한 신장부 내의 하나의 (열의) 트렌치(들) 및 다른 (열의) 트렌치(들) 사이의 최대 20° 또는 10° 또는 5°의 편차는 여전히 평행한 것으로서 간주될 수 있다.
양태에서, 단지 하나의 에지 종단 트렌치는 셀 영역을 완전히 둘러싼다. 이는 니들형 트렌치의 어떠한 열도 에지 종단 영역에 참여하지 않는 것을 포함할 수 있다.
양태에서, 에지 종단 영역은 외부 주위 트렌치 구조체 내부에 위치된 니들형 트렌치의 정확하게 하나의 내부열을 포함한다.
양태에서, 니들형 트렌치의 2개의 열을 포함하는 정확히 2개의 내부 트렌치 구조체가 외부 주위 트렌치 구조체 내부에 위치된다.
외부 주위 트렌치는 설명된 스트립형 트렌치일 수 있고, 반면에 니들형 트렌치(에지 종단 트렌치의 특징부를 가짐)의 하나 또는 2개 이상의 열이 내부에 위치된다. 이들도 또한 주위형일 수 있다.
양태에서, 적어도 하나의 에지 종단 트렌치는 필드 플레이트를 포함하지 않거나 또는 (소스 또는 전위와 같은 소스에) 접속되지 않은 필드 플레이트를 포함한다.
양태에서, 최외부 에지 종단 트렌치는 필드 플레이트를 포함하지 않거나 또는 (소스 또는 전위와 같은 소스에) 접속되지 않은 필드 플레이트를 포함한다.
반도체 디바이스의 실시예에서, 최외부 에지 종단 트렌치와 최외부 에지 종단 트렌치에 가장 근접한 니들형 셀 트렌치 사이의 측방향 거리는 반도체 기판 구조체의 표면으로부터 반도체 기판 구조체 내로의 최외부 에지 종단 트렌치의 연장부보다 크다.
양태에서, 측방향 거리는 최단 거리에서, 에지 종단 영역과 셀 영역 사이에서, 셀 영역의 외부 또는 최외부 셀 트렌치(구조체)로부터 및/또는 에지 종단 영역 또는 최외부 에지 종단 트렌치 또는 트렌치 구조체(예를 들어, 트렌치의 니들형 열)의 내부, 중간부 또는 외부로부터 측정될 수 있다(단독으로 또는 조합하여).
외부는 최외부 구조체의 중심(예를 들어, 트렌치의 중간부) 또는 최외부 구조체의 외부 부분(예를 들어, 대향 영역에 대면하는 트렌치의 측면)일 수도 있다.
양태에서, 적어도 하나의(또는 하나의 열 또는 모두) 에지 종단 트렌치의 폭은 셀 영역의 최소, 최대 또는 평균 트렌치 또는 니들형 트렌치의 폭보다 크다.
양태에서, 적어도 하나의 에지 종단 트렌치는 복수의 셀 트렌치보다 기판 구조체 내로 덜 깊게 연장한다.
대안적으로, 적어도 하나의 에지 종단 트렌치는 복수의 셀 트렌치보다 기판 구조체 내로 더 깊게 연장한다.
반도체 디바이스의 실시예에서, 에지 종단 트렌치는 실질적으로 복수의 셀 트렌치만큼 깊게 기판 구조체 내로 연장한다.
연장부(또는 수직 치수)는 0.5 ㎛, 0.2 ㎛, 0.1 ㎛ 또는 0.01 ㎛의 편차 또는 복수의 셀 트렌치의 (가장 얕은, 가장 깊은, 평균의) 깊이의 10%, 5% 또는 1% 미만의 편차를 가질 수 있다.
양태에서, 에지 종단 트렌치는 더 고농도 도핑(농도)을 포함하는 기판 구조체(예를 들어, 반도체 기판 구조체의 이면에 위치됨)의 드레인 영역 내로 연장할 수 있어(수직으로), 금속-드레인 전극으로의 저항성 접합(ohmic contact)을 얻는다. 예를 들어, 에지 종단 트렌치는 드리프트 영역 내의 도핑 농도의 10배 초과(또는 100배 초과)의 도핑 농도를 포함하는 도핑 영역으로 연장할 수 있다.
도 3a는 상이한 농도로 도핑된 영역(351 내지 356)을 갖는 기판 구조체 내로 연장하는 트렌치(31, 32)를 갖는 에지 트렌치 구조체의 수직 단면도를 도시한다. 도핑 농도는 351로부터 356으로 증가하고, 반면에 셀 영역 트렌치(32)는 반도체 구조체의 드리프트 영역인 도핑된 영역(351) 내에 이들의 저부를 갖는다. 셀 영역 트렌치(32)는 적합한 도핑된 영역을 갖는 트랜지스터 구조체(33, 32)를 갖는다. 3개의 에지 종단 트렌치(31)가 존재하는데, 여기서 내부는 니들형이고, 최외부는 스트립형 트렌치(단면도 참조)이다. 최외부 트렌치의 저부(34)는 내부 트렌치보다, 기판 구조체 내로 더 깊게 연장한다.
예를 들어, 셀 필드 내의 트렌치는 또한 352로서 이미 더 고농도 도핑된 구역 내에 도달할 수도 있고 또는 심지어 기판으로부터 에피(반도체 기판 구조체의 에피택셜층) 내로 연장하는 필드-정지 프로파일의 하부 부분에 의해 도달되어 있다. 그러나, 트렌치는 예를 들어 기판 영역(반도체 기판 구조체의 벌크 기판)에 도달하지 않는다. 초기 메사 도핑보다 더 고농도 도핑을 갖는 드리프트 영역의 부분은 예를 들어, 항복이 발생하기 전에 여전히 고갈 가능할 수 있다.
이는 절단에 기인하여 강한 결함을 포함할 수 있는 반도체 디바이스의 에지(36)로의 바람직하지 않은 브레이크스루에 대한 더 강력한 배리어를 구성할 수도 있다. 이들 결함은 에지(36)에서 표면에 이면 전위를 유도하기 위해 전류 경로를 끌어당긴다. 최외부 에지 종단 트렌치는 측면 상의 표면으로부터 활성 셀 영역으로의 가능한 브레이크스루 경로에 대한 연장된 거리를 제공한다.
도 3b는 도 3a에 도시된 구조체 내의 브레이크스루 시의 전기장 강도를 도시하고 있다. 필드 플레이트의 전위와 드리프트 영역 사이의 최대 필드 강도는 일반적으로 트렌치의 저부에서 발생하는데, 여기서 인접한 기판 구조체는 최고 도핑 농도를 갖고 또는 절연층은 상이한 형태의 트렌치 및 그 필드 플레이트에 기인하여 크지 않다. 최외부 에지 종단 트렌치(37)에서의 최대 필드 강도는 3개의 에지 종단 트렌치를 갖는 이 구성에 대해 특정 레벨을 갖는다.
도 3c는 도 3a의 구성에 따른 최외부 에지 종단 트렌치의 2개의 상이한 트렌치 깊이 및 2개의 상이한 필드 산화물 두께에 대한 3개의 가능한 항복 특성 곡선을 도시한다. 더 큰 필드 산화물 두께, 뿐만 아니라 에지 종단 영역 내의 더 얕은 트렌치는 항복 전압을 더 높은 값으로 시프트할 수 있다.
더 깊은 에지 트렌치를 위한 차단 강도의 손실은 온 저항 감소에 관한 필드 정지층을 포함하는 최적화된 도핑 프로파일에 의해 발생될 수 있는데 - 더 깊은 트렌치는 이어서 미리 더 고농도 도핑된 영역 내로 도달한다. 항복의 경우에 최대 필드 강도는 니들 트렌치의 저부 부분 내에서 발견될 수도 있다. 따라서, 애벌란시는 애벌란시 저항을 향상시킬 수 있는 셀 필드의 영역에 위치된다.
또한, 도 3c에서, x축은 인가된 소스-드레인 전압을 나타내고, y축은 전류를 나타낸다. 라인(381), 라인(382) 및 라인(383)은 상이한 필드 산화물 두께 및 상이한 트렌치 깊이에 대한 특성 라인을 도시한다. 예를 들어, 필드 산화물 두께는 0.5 ㎛ 내지 1 ㎛일 수 있고, 트렌치 깊이는 3 ㎛ 내지 8 ㎛일 수 있다. 도 4a는 동일한 상이한 도핑된 영역(351 내지 356)을 갖는 기판 구조체 내로 연장하는 트렌치(31, 32)를 갖는 에지 트렌치 구조체의 수직 단면을 재차 도시한다. 도핑 농도는 351로부터 356으로 증가하고, 반면에 셀 영역 트렌치(32)는 반도체 구조체의 드리프트 영역인 도핑된 영역(351) 내에 이들의 저부를 갖는다. 셀 영역 트렌치(32)는 적합한 도핑된 영역을 갖는 트랜지스터 구조체(33, 32)를 갖는다. 여기서, 단지 2개의 에지 종단 트렌치(41)만이 있고, 여기서 내부는 니들형이고 최외부는 스트립형 트렌치(단면도 참조)이다. 최외부 트렌치의 저부(44)는 내부 트렌치보다 기판 구조체 내로 더 깊게 연장하지만, 도 3a의 최외부 에지 종단 트렌치의 저부(34)만큼 깊다.
도 4b는 도 4a에 도시된 구조체에서 브레이크스루 시의 전기장 강도를 도시한다. 최외부 에지 종단 트렌치(47)에서의 최대 필드 강도는 도 3b의 3개의 에지 종단 트렌치를 갖는 구성에 대해 특정 레벨에 비교하여 단지 2개의 에지 종단 트렌치만을 갖는 이 구성에 대해 더 낮은 레벨을 갖는다.
도 4c는 도 4a의 구성에 따른 최외부 에지 종단 트렌치의 트렌치 깊이 및 상이한 필드 산화물 두께에 대한 3개의 가능한 항복 특성 곡선을 도시한다.
달리 말하면, 특성 곡선은, 에지 종단 영역에서, 셀 필드와 에지 종단 트렌치 사이의 비활성 니들형 트렌치(인접한 바디 영역을 갖지 않는 것)의 수는 또한 하나의 트렌치로 감소될 수 있다는 것을 나타낼 수도 있다. 우측(47)에서 도 4b의 필드 분포는 도 3b에 비교하여, 최외부 폐쇄형 에지 종단 트렌치의 필드 산화물 계면에서 다른 감소된 필드 피크를 나타낸다.
또한, 도 4c에서, x축은 인가된 소스-드레인 전압을 나타내고, y축은 전류를 나타낸다. 라인(481), 라인(482) 및 라인(483)은 상이한 필드 산화물 두께 및 상이한 트렌치 깊이에 대한 특성 라인을 나타낸다. 예를 들어, 필드 산화물 두께는 0.5 ㎛ 내지 1 ㎛일 수 있고, 트렌치 깊이는 3 ㎛ 내지 8 ㎛일 수 있다.
반도체 디바이스의 실시예에서, 에지 종단 트렌치는 직사각형, 정사각형, 둥근형, 곡선형, 육각형 및 팔각형 레이아웃 중 하나를 포함한다.
(주위) 에지 종단 트렌치의 외부, 내부 또는 중간 라인은 일반적으로 셀 영역을 둘러싸도록 몇몇 점에서(평면도) 그 방향을 변경할 필요가 있다. 적어도, 총계로 360°의 만곡부 또는 코너(평면 표면 상에서 - 이에 따라 이 비평면 표면 상에서는 더 많이)를 포함해야 한다. 가능한 레이아웃은 직사각형 디자인인데, 이는 직선부(예를 들어, 20°, 10°, 5° 또는 1° 미만의 편차를 가짐) 및 4개의 직사각형 코너(예를 들어, 20°, 10°, 5° 또는 1° 미만의 편차를 가짐)를 의미한다.
각도는 모든 코너에 대해 동일할 수 있다. 몇몇 레이아웃은 예를 들어 4개의 긴 직선부 및 4개의 짧은 직선부를 갖는 팔각형 레이아웃과 같은, 동일한 길이를 갖지 않는 직선부를 갖고, 반면에 후자는 예를 들어 셀 영역 또는 반도체 디바이스의 코너에 근접한다. 또한, 직교 레이아웃 상의 각도는 그 평균값(평면 표면 상에서 45°임)으로부터 약간 벗어날 수도 있다. 레이아웃의 둥근형 곡선형, 육각형 또는 팔각형 라인은 에지 종단 트렌치의 내부, 외부 또는 중간부에서 발생할 수도 있다.
반도체 디바이스의 실시예에서, 에지 종단 트렌치는 반도체 기판 구조체의 에지에 주로 평행하고, 반도체 기판 구조체의 코너 영역에 사선 또는 만곡(curvatures)을 포함한다.
셀 영역의 레이아웃에 따라 에지 종단 트렌치의 레이아웃을 설계하는 것에 대조적으로, 기판 구조체 에지와 같이, 다른 파라미터의 레이아웃에 따라 마찬가지로 설계될 수 있다. 이는 디바이스 또는 기판 구조체의 경계 또는 절단 라인(다이를 분할할 때), 에지 종단 영역의 필요성에 영향을 갖는 전기 디자인 경계 또는 임의의 다른 경계를 포함할 수 있다.
반도체 디바이스의 실시예에서, 에지 종단 트렌치의 내부 레이아웃 라인은 이웃하는 직선부에 대해 35° 내지 55°(예를 들어, 45°, 10°, 5° 또는 1° 편차를 포함함)의 각도를 갖는 사선 직선부를 갖는다.
이는 예를 들어, 메사폭이 너무 많이 상이하지 않을 수 있지만, 에지 종단 트렌치에 대해 간단한 기하학적 형태를 갖는(여기서: 코너에 사선을 가짐) 가능성을 유도할 수 있다.
도 5a는 셀 필드(51)의 코너부(53)에 적응된 스트립형 에지 종단 트렌치(52)의 내부 레이아웃 라인(54)을 도시한다. 적응이 존재하지 않으면, 내부 레이아웃 라인의 코너는 직사각형일 것이고, 따라서 코너와 코너 니들형 셀 트렌치(511) 사이에 더 큰 메사폭을 갖는다. 이 폭을 감소시키기 위해, 사선은 코너 영역(53)에서 레이아웃 라인(54) 상에 설계된다. 예를 들어, 팔각형 레이아웃을 갖는 니들형 트렌치에 대해, 사선에 대해 45° 각도는 대부분의 점에서 동일한 거리(메사폭)(56)를 보장한다. 이는, 사선(531)이 예를 들어 코너(53)에 대면하는 코너 니들형 트렌치(511)의 형상의 직선부(532)(이용 가능하면)에 평행하면 발생할 수도 있다. 니들형 트렌치가 예를 들어, 육각형과 같은 다른 레이아웃을 가지면, 사선(531)은 예를 들어 60°의 각도에서 마찬가지로 평행하게 레이아웃될 수 있다. 니들형 트렌치(511)의 레이아웃이 둥근형이면, 내부 레이아웃 라인(54)의 코너부(53)에 대해 둥근형/곡선형 디자인이 적합할 수도 있다. 둥근형 형태는 예를 들어, 코너(53)에서 메사폭(56)의 실질적으로 완벽한 등거리(제조 공차는 제외함)인 가능성을 제공한다. 프로세스 자체는 또한 예를 들어 모든 코너의 다소 현저한 라운딩을 유도할 수도 있다.
반도체 디바이스의 실시예에서, 셀 영역에 대면하는 에지 종단 트렌치의 내부 레이아웃 라인은, 내부 레이아웃 라인의 각각의 점으로부터 가장 가까운 셀 트렌치의 윤곽부의 가장 가까운 점까지의 거리가 에지 종단 트렌치의 내부 레이아웃 라인과 가장 가까운 셀 트렌치의 윤곽부의 가장 가까운 점 사이의 평균 거리로부터 20% 미만만큼 벗어나는 방식으로 설계된다.
다른 가능한 편차는 10% 또는 5% 미만이다. 다른 가능한 편차는 둥근형 라인을 생략하는데 사용될 수 있고, 대신에 각도를 갖는다. 예를 들어, 스트립형 트렌치로부터 팔각형 니들형 트렌치까지의 동일한 거리를 갖기 위해, 스트립형 트렌치의 내부 레이아웃 라인은 팔각형의 코너점이 가장 근접한 점인 모든 위치에서 둥근형/곡선형일 것이다. 곡선을 생략하기 위해, 내부 레이아웃 라인에 대해 팔각형의 형상을 따르는 것이 가능할 수도 있다.
도 5b는 셀 영역(51)의 니들형 트렌치의 윤곽부의 형상에 적응된 스트립형 에지 종단 트렌치(52)의 내부 레이아웃 라인(55)을 도시하고, 반면에 이들의 트렌치는 서로 수직 열로 또는 달리 말하면 마름모꼴 또는 팔각형 그리드에서 시프트되어 위치된다. 내부 레이아웃 라인(55)은 2개의 셀 트렌치 사이의 정상 메사폭(= 거리 또는 평균 메사폭)에 실질적으로 동일한 거리(56)로 셀 영역의 내부로 시프트된 셀 트렌치 열을 따른다. 가능하게는, 각각의 점에서 가장 가까운 셀의 윤곽부의 가장 가까운 점까지 동일한 거리를 갖는 방식으로 라인(55)을 설계하는 것이 가능하지 않다. 이 가능한 무능력은 예를 들어, 제조 능력(매우 미세한 구조체를 에칭함) 또는 기하학적 불가능성에 기인할 수도 있다. 예를 들어, 도면에 따르면, 에지 종단 트렌치(52)의 좌측부로부터 인접한 셀 트렌치들 사이의 간극 내로 도달하는 삼각형 스파이크를 갖는 것이 가능할 것이다.
반도체 디바이스의 실시예에서, 표면에 평행한 단면에서 복수의 니들형 셀 트렌치 내의 필드 플레이트의 형상은 실질적으로 둥근형, 육각형, 팔각형 또는 정사각형이다.
언급된 형상은 형상 또는 둥근형 형태의 그 평균 직경과 관련하여 10% 또는 5% 편차를 가질 수도 있다. 대안적으로, 0.5 ㎛, 0.2 ㎛, 0.01 ㎛의 편차가 적용될 수도 있다.
반도체 디바이스의 실시예에서, 복수의 트렌치가 필드 플레이트의 형상에 따라 직사각형 또는 시프트형 또는 육각형 그리드 또는 그리드 내에서 정렬된다.
복수의 트렌치는 복수의 니들형 셀 트렌치만을 포함할 수 있고 또는 에지 종단 영역의 적어도 일부, 특히 니들형 형태의 에지 종단 트렌치를 포함할 수 있다. 상기 에지 종단 트렌치는 셀 트렌치와 같은 동일한 그리드/패턴으로 정렬된다. 부가의 트렌치는 또한 에지 종단 영역의 부분, 예를 들어 스트립형 최외부 주위 트렌치일 수 있다.
복수의 니들형 트렌치의 시프트형 또는 다른 구성은 그 사이의 이들의 측방향 거리(메사폭)의 적은 편차를 가질 수 있다. 이는 또한 니들형 트렌치의 평면도에서 형상에 의존할 수 있다.
실시예에 따르면, 반도체 디바이스는 셀 영역 및 셀 영역을 둘러싸는 에지 종단 영역 및 반도체 기판 구조체의 표면에서 셀 영역을 둘러싸는 에지 종단 영역 내의 니들형 트렌치의 열을 포함하는 반도체 기판 구조체를 포함한다. 복수의 필드 플레이트 구조체가 니들형 트렌치의 열의 니들형 트렌치 내로 연장한다. 필드 플레이트 구조체는 니들형 트렌치의 열 전체를 통해 연장하는 절연 재료 구조체에 의해 트렌치 내의 반도체 기판 구조체로부터 절연된다.
도 6a는 반도체 기판 구조체(61), 셀 영역(62)(빗금친 부분) 및 에지 종단 영역(63), 니들형 트렌치(65)(모든 다른 것에 대해 예시적임) 및 스트립형 트렌치와 같은 동일한 또는 유사한 특징부를 가질 수 있는 에지 종단 구조체에 니들형 에지 종단 트렌치를 조합하는 니들형 트렌치(64)의 열을 갖는 반도체 디바이스의 코너부를 도시하고 있다. 니들형 트렌치의 열은 몇몇 경우에 제조가 더 용이할 수 있다.
에지 종단 영역 내의 니들형 트렌치의 열은 전술된 바와 같이 비활성 니들형 트렌치일 수 있다.
에지 종단 트렌치가 니들형 트렌치를 포함하면, 제조 프로세스는 프로세싱 단계들이 동일할 수 있고 또는 트렌치들 사이의 편차가 혼합된 형상의 트렌치보다 작기 때문에 간단화될 수 있다. 니들형 트렌치는 예를 들어 스트립형 트렌치에 비교하여 절연 두께를 감소시키는 것이 가능함으로써 더 양호한 캐리어 전하 보상 능력을 가질 수 있다.
예를 들어, 반도체 기판 구조체, 적어도 하나의 표면, 표면으로부터 기판 구조체 내로 직교하여 연장하는 트렌치 및 트렌치 및 필드 플레이트 중 적어도 하나의 내부로 연장하는 필드 플레이트를 갖는 반도체 디바이스 내의 반도체 구조체는 적어도 하나의 셀 또는 셀의 어레이를 포함하는 절연층에 의해 반도체 기판으로부터 절연되고, 반면에 적어도 하나의 셀은 셀 트렌치 및 셀 또는 셀의 어레이 외부/주위에 위치된 에지 종단 트렌치 구조체를 포함하고, 반면에 에지 종단 트렌치는 표면으로부터 기판 구조체 내로 연장하는 니들형 트렌치를 포함한다.
반도체 디바이스의 실시예에서, 2개의 인접한 니들형 트렌치의 외부 사이의 최단 측방향 거리는 셀 영역 내에서 뿐만 아니라 에지 종단 영역 내에서 동일하고, 트렌치의 직경에 관련하여 10% 미만의 편차를 포함한다. 편차는 또한 5% 또는 1% 미만일 수 있고 또는 절대값 0.5 ㎛, 0.2 ㎛, 0.1 ㎛ 또는 0.01 ㎛일 수 있다.
트렌치들 사이의 거리가 동일하고 트렌치들의 직경이 동일하면, 제조 중에 단순화가 발생할 수 있다.
반도체 디바이스의 실시예에서, 에지 종단 영역의 니들형 트렌치의 절연층은 셀 영역의 니들형 트렌치의 절연층보다 두껍다.
이는 트렌치의 직경에 또한 영향을 미칠 수 있다. 제 1 트렌치의 절연층이 제 2 트렌치의 절연층보다 두꺼우면, 제 1 트렌치는 예를 들어 더 얇은 필드 플레이트 구조체를 내부에 갖고 또는 그 직경이 더 크다.
양태에서, 절연층의 두께는 에지 종단 영역 내의 내부로부터 최외부 니들형 트렌치까지 증가한다.
반도체 디바이스의 실시예에서, 니들형 트렌치의 열의 이웃하는 니들형 트렌치는 병합된다.
니들형 에지 종단 트렌치는 중첩할 수 있다. 이는 트렌치의 열 상의 이웃하는 니들형 트렌치의 연장하는 직경에 기인할 수도 있다. 다른 가능성은 열 내에 니들형 트렌치를 서로 더 근접한 거리를 갖고 배치하여, 따라서 중첩이 발생하게 하는 것이다.
도 6b는 셀 영역(62) 및 니들형 트렌치의 4개의 열(64)을 갖는 에지 종단 영역(63)을 도시한다. 절연층 및 직경은 외부로(우측) 증가한다. 이러한 증가는 단계적 또는 연속적일 수 있다. 니들형 트렌치(66)의 최외부 열(64)은 병합되고, 스트립형 트렌치와 유사하게, 하나의 단일의 트렌치로서 설명될 수 있다. 스트립형 트렌치는 단지 하나의 필드 플레이트만을 가질 수 있고, 반면에 병합된 니들형 트렌치는 에지 종단 영역(63)의 니들형 트렌치의 열 전체를 통해 연장하는 절연 재료 구조체에 의해 니들형 트렌치의 열 내의 기판 구조체 및 서로로부터 절연된 다수의 필드 플레이트 구조체를 포함한다.
더 많은 상세 및 양태가 전술된 또는 후술되는 실시예와 관련하여 언급된다. 도 6a 및/또는 도 6b에 도시된 실시예는 전술된 또는 후술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양태(예를 들어, 도 1)에 대응하는 하나 이상의 선택적인 부가의 특징부를 포함할 수 있다.
실시예에 따르면, 반도체 디바이스는 셀 영역 및 셀 영역을 둘러싸는 에지 종단 영역을 포함하는 반도체 기판 구조체, 반도체 기판 구조체의 표면으로부터 기판 구조체 내로 도달하는 셀 영역 내의 적어도 하나의 셀 트렌치, 반도체 기판 구조체의 표면에서 셀 영역을 둘러싸는 에지 종단 영역 내의 적어도 하나의 종단 트렌치 및 트렌치 내의 절연층을 포함한다. 적어도 하나의 트렌치 내의 절연층은 적어도 하나의 에지 종단 트렌치 내의 절연층보다 얇다.
이 방식으로, 제조 수단이 트렌치 구조체를 제조할 때 더 용이해질 수도 있다.
도 7a는 적어도 하나의 니들형 트렌치(74)를 갖는 셀 영역(72) 및 니들형 셀 트렌치보다 더 두껍거나 또는 더 두꺼운 절연층을 갖는 에지 종단 트렌치(71)를 갖는 에지 종단 영역(73)을 도시한다.
에지 종단 영역의 더 두꺼운 절연층은 에지 종단 트렌치에서 필드 강도 피크를 감소시킴으로써 바람직하지 않은 브레이크스루의 방지를 향상시킬 수 있다.
반도체 디바이스의 실시예에서,
필드 플레이트 구조체는 적어도 내부 에지 종단 트렌치 및 최외부 에지 종단 트렌치 내부에서 연장하고, 필드 플레이트는 에지 종단 트렌치 내의 절연층에 의해 반도체 기판 구조체로부터 절연되고, 필드 플레이트 구조체의 두께는 내부로부터 최외부 에지 종단 트렌치로 감소한다.
도 7b는 셀 영역(62) 및 니들형 트렌치의 4개의 열(64)을 갖는 에지 종단 영역(63)을 도시한다. 절연층 및 직경은 외부로(우측) 증가한다. 도 6b와는 반대로, 여기서 증가는 필드 플레이트 구조체의 직경/두께의 감소로부터 오고, 반면에 트렌치 자체의 직경은 일정하게 유지될 수 있다.
마찬가지로, 필드 플레이트 구조체의 두께는 내부(76)로부터 최외부(75)로 단계적으로 또는 연속적으로 감소할 수도 있다.
필드 플레이트의 효과(예를 들어, 전하 캐리어 보상)가 에지에서 필수적이지 않으면, 절연층은 예를 들어, 대신에 증가될 수도 있다.
양태에서, 에지 종단 트렌치 구조체는 스트립형 트렌치(71) 또는 니들형, 예를 들어 니들형 트렌치(64)의 열일 수 있다.
더 많은 상세 및 양태가 전술된 또는 후술되는 실시예와 관련하여 언급된다. 도 7a 및/또는 도 7b에 도시된 실시예는 전술된 또는 후술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양태(예를 들어, 도 1)에 대응하는 하나 이상의 선택적인 부가의 특징부를 포함할 수 있다.
도 8은 셀 영역 및 셀 영역을 둘러싸는 에지 종단 영역을 포함하는 반도체 기판 구조체, 반도체 기판 구조체의 표면으로부터 기판 구조체 내로 도달하는 셀 영역 내의 복수의 니들형 셀 트렌치 및 반도체 기판 구조체의 표면에서 셀 영역을 둘러싸는 에지 종단 영역 내의 에지 종단 트렌치를 포함하는 반도체 디바이스를 형성하기 위한 방법(800)을 일 양태에서 도시하고 있다.
더 많은 상세 및 양태가 전술된 또는 후술되는 실시예와 관련하여 언급된다. 도 8에 도시된 실시예는 전술된 또는 후술된 하나 이상의 실시예 또는 제안된 개념과 관련하여 언급된 하나 이상의 양태(예를 들어, 도 1)에 대응하는 하나 이상의 선택적인 부가의 특징부를 포함할 수 있다.
몇몇 실시예는 니들형 트렌치 및 셀 레이아웃 내의 필드-플레이트에 의한 보상을 갖는 Power-MOSFET을 위한 두꺼운 필드 산화물을 갖는 에지 종단 구조체에 관한 것이다.
(Power-) MOSFET일 수 있는 설명된 반도체 디바이스의 일부는 더 높은 항복 전압을 위해 제공되고, 필드 플레이트 주위의 더 깊은 트렌치 및 더 두꺼운 산화물이 요구될 수 있다. 이는 이러한 구조체 내의 응력을 증가시킬 것이고, 제조 중에 바람직하지 않는 웨이퍼 굴곡을 유도할 수도 있다. 그럼에도 불구하고, 더 높은 항복 전압을 위한 구성요소를 제공하기 위해, 차단 능력은 또한 더 저농도 도핑된 부가의 드리프트 구역 아래에 위치된 보상 구조체에 의해 증가될 수 있다. 이러한 부분적으로 보상된 구조체는 구성요소 내의 수직 전압 강하가 더 증가될 것이면, 복잡한 에지 구조체를 필요로 할 수도 있지만, 표면에서의 도핑은 여전히 매우 고농도이다. 수단으로서, 차단 능력을 증가시키기 위한 에지 종단 트렌치 아래의 고갈 가능한 p-영역 또는 다음의 트렌치의 필드 플레이트를 위한 상위 pn-접합부에서 전위를 탭핑하는 것(tapping)이 실현될 수 있고, 이에 의해 전위는 외부로 점진적으로 증가될 수 있는데, 이는 필드 산화물이 예를 들어 발생 전위차에 대해 너무 얇을 수 있기 때문에, 소스에 접속된 필드 플레이트에 의해서는 가능하지 않을 것이다.
주위 에지 종단 트렌치를 갖는 실현 가능한 에지 구조체에 대해, 시뮬레이션은, 스트립형 셀에 비교하여, 니들형 셀이 메사 영역의 더 고농도 도핑 및 다르게는 동시에 동일한 디바이스 기하학적 구조(트렌치 깊이, 메사폭)를 갖고, 동일한 차단 능력에 대해 더 낮은 필드 산화물 두께를 필요로 할 수도 있다는 것을 나타낸다는 것이 고려될 수도 있다.
100 V 니들 트렌치 셀에 대해, 예를 들어 500 nm 내지 1 ㎛의 메사폭 및 4e15 내지 1e17의 도핑에서, 300 nm 내지 600 nm의 필드 산화물의 두께가 적합할 수 있다. 스트립형 셀을 위한 필드 산화물은 소정의 메사폭 및 도핑을 갖는 차단 능력을 제공하도록 설계될 수 있다. 소정의 도핑은 모든 조사된 필드 산화물 두께에 대해 허용될 수 있다. 500 nm 내지 1 ㎛의 필드 산화물의 두께(선택될)가 예를 들어 유도될 수 있다.
예를 들어, 제안된 반도체 디바이스는 셀 필드 내에 니들 트렌치, 종단 구조체로서 작용하는 셀 필드를 둘러싸는 폐쇄형 링 및 셀 필드의 니들 트렌치에서와 같이 주위 트렌치 내의 더 큰 절연체 두께를 가질 수 있다. 또한, 모든 트렌치는 트렌치 내에 배열된 (적어도) 필드-플레이트 전극을 가질 수 있다.
양태에서, 보상 구성요소를 위한 에지 구조체는 활성 셀 어레이 내의 니들형 트렌치 내의 필드 플레이트에 의한 보상에 의해 제안되는데, 이는 이하의 특징들 중 하나 이상을 포함한다:
- 에지는 셀 어레이를 둘러싸는 연속적인 에지 종단 트렌치에 의해 형성될 수 있다.
- 에지 종단 트렌치 내의 필드 산화물의 두께는 셀 어레이 내의 필드 산화물의 두께보다 클 수도 있다.
- 에지 종단 영역 내의 트렌치 폭은 셀 내의 트렌치 폭보다 클 수 있다.
다른 양태는 이하의 선택 중 하나 이상일 수 있다:
- 에지 종단 트렌치는 셀 트렌치보다 깊을 수 있다.
- 에지 종단 트렌치는 각형/정사각형 형상을 가질 수 있다.
- 에지 종단 트렌치는, 측면을 따라 동일한 사선을 따라 주연 메사의 동일한 폭을 성취하기 위해, 코너 영역에서 사선으로 구현될 수 있다.
- 코너 내의 에지 종단 트렌치는 측면을 따른 것보다 주연 메사의 사선에서 더 작은 폭을 포함할 수 있다.
- 복수의 원주방향 에지 종단 트렌치가 구현될 수 있다.
- 에지 종단 트렌치와 셀 어레이 트렌치의 깊이는 동일할 수 있다.
- 셀 어레이 영역 및 주연 영역은 동일한 메사폭을 가질 수 있다.
- 에지 종단 트렌치는 소스 전위에 접속될 수 있지만, 예를 들어 인접한 p-형 영역에 또한 접속될 수 있고, 따라서 더 높은 전위에 있을 수 있다.
- 원형 트렌치가 아니라, 연장할 수 있는 필드 산화물의 더 큰 두께를 갖는 니들형 트렌치가 사용될 수 있다. 산화물은 외부로 더 연속적으로 연장될 수 있고, 또한 중첩할 수 있고, 따라서 원주방향 트렌치를 형성할 수 있다.
- 필드 전극은 외부로 더 얇을 수 있다. 더 작은 곡률반경에 기인하여, 산화물 내의 필드 강도는 증가할 수 있고 - 더 두꺼운 필드 산화물에 유사하게 - 더 높은 전압이 흡수될 수 있다.
- 셀은 직교형 그리드 상에 위치될 수 있고, 이에 따른 큰 트렌치 폭을 포함하여, 두꺼운 필드 산화물을 갖는 주위 에지 종단 트렌치에 의해 둘러싸일 수 있다.
- 보상 트렌치들 사이의 사선을 감소시킴으로써 도핑을 증가시키기 위한 상이한 레이아웃 사상이 존재할 수도 있다. "정렬되지 않은(out of alignment)" 이러한 셀 디자인이 사용될 수 있다.
- 상이한 형상의 필드 플레이트 트렌치(둥근형, 육각형, 팔각형 또는 정사각형)가 사용될 수 있다.
몇몇 실시예는 전력 반도체 디바이스에 관한 것이다. 달리 말하면, 설명된 개념 또는 전술된 하나 이상의 실시예에 따른 반도체 디바이스는 100 V 초과(예를 들어, 100 V 내지 10000 V 또는 500 V 초과, 1000 V 초과 또는 4000 V 초과)의 차단 전압을 포함할 수 있다.
예시적인 실시예는 컴퓨터 프로그램이 컴퓨터 또는 프로세서 상에서 실행될 때, 상기 방법들 중 하나를 수행하기 위한 프로그램 코드를 갖는 컴퓨터 프로그램을 더 제공할 수 있다. 당 기술 분야의 숙련자는 다양한 전술된 방법의 단계들이 프로그램된 컴퓨터에 의해 수행될 수 있다는 것을 즉시 인식할 수 있을 것이다. 여기서, 몇몇 예시적인 실시예는 또한 기계 또는 컴퓨터 판독가능한 프로그램 저장 디바이스, 예를 들어 디지털 저장 매체를 커버하고, 기계 실행가능한 또는 컴퓨터 실행가능한 인스트럭션의 프로그램을 인코딩하도록 의도되고, 여기서 인스트럭션은 전술된 방법의 동작의 일부 또는 모두를 수행한다. 프로그램 저장 디바이스는 예를 들어, 디지털 메모리, 자기 디스크 및 자기 테이프와 같은 자기 저장 매체, 하드 드라이브, 또는 광학적으로 판독가능한 디지털 데이터 저장 매체일 수 있다. 다른 예시적인 실시예는 또한 전술된 방법의 동작을 수행하도록 프로그램된 컴퓨터 또는 전술된 방법의 동작을 수행하도록 프로그램된 (필드) 프로그램가능 논리 어레이((field) programmable logic arrays: (F)PLAs) 또는 (필드) 프로그램가능 게이트 어레이((field) programmable gate arrays: (F)PGAs)를 커버하도록 의도된다.
상세한 설명 및 도면은 단지 본 발명의 원리를 예시한다. 따라서, 당 기술 분야의 숙련자들은, 본 명세서에 명시적으로 설명되거나 도시되지는 않았지만, 본 발명의 원리를 구체화하고 그 사상 및 범주 내에 포함되는 다양한 구성들을 안출하는 것이 가능할 것이라는 것이 이해될 수 있을 것이다. 더욱이, 본 명세서에 언급된 모든 예는 원리적으로는 독자가 본 발명의 원리 및 당 기술 분야의 촉진에 본 발명자(들)에 의해 기여된 개념을 이해하는 것을 돕기 위한 교육적인 목적이 되도록 명시적으로 의도되고, 이러한 구체적으로 언급된 예 및 조건에 한정되지 않는 것으로서 해석되어야 한다. 더욱이, 본 발명의 원리, 양태 및 실시예를 언급하는 본 명세서의 모든 설명, 뿐만 아니라 그 특정 예는 이들의 등가물을 포함하도록 의도된다.
"~하기 위한 수단"(특정 기능을 수행하는)으로서 나타낸 기능 블록은 특정 기능을 수행하도록 각각 구성된 회로를 포함하는 기능 블록으로서 이해되어야 한다. 따라서, "무엇인가를 위한 수단"은 "무엇인가를 하도록 구성된 또는 적합한 수단"으로서 마찬가지로 이해될 수 있다. 따라서, 특정 기능을 수행하도록 구성된 수단은 이러한 수단이 반드시 기능을 수행하는 것을(소정의 시간 순간에) 암시하지 않는다.
"수단", "센서 신호를 제공하기 위한 수단", "전송 신호를 생성하기 위한 수단" 등으로서 표기된 임의의 기능 블록을 포함하여, 도면에 도시된 다양한 요소의 기능은 "신호 공급기", "신호 프로세싱 유닛", "프로세서", "콘트롤러" 등과 같은 전용 하드웨어, 뿐만 아니라 적절한 소프트웨어와 연계하여 소프트웨어를 실행하는 것이 가능한 하드웨어의 사용을 통해 제공될 수 있다. 더욱이, "수단"으로서 본 명세서에 설명된 임의의 엔티티는 "하나 이상의 모듈", "하나 이상의 디바이스", "하나 이상의 유닛" 등에 대응하거나 또는 구현될 수 있다. 프로세서에 의해 제공될 때, 기능은 단일의 전용 프로세서에 의해, 단일의 공유 프로세서에 의해 또는 이들 중 몇몇이 공유될 수도 있는 복수의 개별 프로세서에 의해 제공될 수 있다. 더욱이, 용어 "프로세서" 또는 "콘트롤러"의 명시적인 사용은 소프트웨어를 실행하는 것이 가능한 하드웨어를 배제적으로 칭하도록 해석되어서는 안되고, 비한정적으로, 디지털 신호 프로세서(digital signal processor: DSP) 하드웨어, 네트워크 프로세서, 응용 주문형 집적 회로(application specific integrated circuit: ASIC), 필드 프로그램가능 게이트 어레이(field programmable gate array: FPGA), 소프트웨어를 저장하기 위한 판독 전용 메모리(read only memory: ROM), 랜덤 액세스 메모리(random access memory: RAM), 및 비휘발성 저장 장치를 암시적으로 포함할 수도 있다. 통상의 및/또는 맞춤형의 다른 하드웨어가 또한 포함될 수 있다.
본 명세서의 임의의 블록 다이어그램은 본 발명의 원리를 구체화하는 예시적인 회로의 개념도를 표현하고 있다는 것이 당 기술 분야의 숙련자들에 의해 이해되어야 한다. 유사하게, 임의의 흐름도, 순서도, 상태 전이 다이어그램, 의사 코드 등은 이러한 컴퓨터 또는 프로세서가 명시적으로 도시되어 있는지 여부에 무관하게, 컴퓨터 판독가능 매체에 실질적으로 표현되어 따라서 컴퓨터 또는 프로세서에 의해 실행될 수 있는 다양한 프로세스를 표현한다는 것이 이해될 수 있을 것이다.
더욱이, 이하의 청구범위는 상세한 설명에 합체되어 있고, 여기서 각각의 청구항은 그 자신이 개별의 예시적인 실시예에로서 자립한다. 각각의 청구항은 그 자신이 개별의 예시적인 실시예로서 자립할 수 있지만, - 종속항이 하나 이상의 다른 청구항과 특정 조합을 청구항에서 인용할 수도 있지만 - 다른 예시적인 실시예는 또한 서로 종속적인 또는 독립적인 청구항의 요지와 종속항의 조합을 포함할 수도 있다는 것이 주목되어야 한다. 이러한 조합은 특정 조합이 의도되지 않는다는 것이 언급되지 않으면, 본 명세서에 제안된다. 더욱이, 이 청구항이 독립항에 직접 종속되지 않더라도, 임의의 다른 독립항에 대한 청구항의 특징을 또한 포함하는 것이 의도된다.
더욱이, 상세한 설명 또는 청구범위에 개시된 방법들은 이들 방법의 각각의 동작의 각각을 수행하기 위한 수단을 갖는 디바이스에 의해 구현될 수도 있다는 것이 주목되어야 한다.
또한, 상세한 설명 또는 청구범위에 개시된 다수의 동작 또는 기능의 개시내용은 특정 순서 내에 있도록 해석되어서는 안될 수 있다는 것이 이해되어야 한다. 따라서, 다수의 동작 또는 기능의 개시내용은 이러한 동작 또는 기능이 기술적 이유로 상호 교환가능하지 않지 않으면, 특정 순서에 이들을 한정하는 것은 아닐 것이다. 더욱이, 몇몇 실시예에서, 단일의 동작은 다수의 하위 동작을 포함하거나 다수의 하위 동작으로 분할될 수도 있다. 이러한 하위 동작은 명시적으로 배제되지 않으면, 이 단일 동작의 개시내용 및 그 부분에 포함될 수 있다.
10: 반도체 디바이스 11: 반도체 기판 구조체
12: 셀 영역 13: 에지 종단 영역
14: 셀 트렌치 15: 에지 종단 트렌치
22: 트랜지스터 구조체 25: 기판 구조체
31, 32: 트렌치 33: 트랜지스터 구조체
36: 에지 37: 최외부 에지 종단 트렌치

Claims (20)

  1. 셀 영역 및 상기 셀 영역을 둘러싸는 에지 종단 영역(edge termination region)을 포함하는 반도체 기판 구조체와,
    상기 반도체 기판 구조체의 표면으로부터 상기 반도체 기판 구조체 내에 이르는 상기 셀 영역 내의 복수의 니들형 셀 트렌치(needle-shaped cell trenches)와,
    상기 반도체 기판 구조체의 표면에서 상기 셀 영역을 둘러싸는 상기 에지 종단 영역 내의 에지 종단 트렌치를 포함하며,
    상기 니들형 셀 트렌치 및 상기 에지 종단 트렌치 각각은 절연층을 포함하고, 상기 복수의 니들형 셀 트렌치 내의 절연층은 상기 에지 종단 트렌치 내의 절연층보다 얇으며,
    상기 에지 종단 트렌치의 저부(bottom)는 상기 니들형 셀 트렌치 각각의 저부보다 상기 반도체 기판 구조체 내로 더 깊게 연장하는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    필드 플레이트(field plate) 구조체가 적어도 하나의 트렌치 내부에서 연장되고, 상기 필드 플레이트 구조체는 절연층에 의해 상기 적어도 하나의 트렌치 내의 상기 반도체 기판 구조체로부터 절연되는
    반도체 디바이스.
  3. 제 1 항에 있어서,
    필드 플레이트 구조체가 상기 복수의 니들형 셀 트렌치 및 상기 에지 종단 트렌치의 각각의 트렌치 내부에서 연장되고, 상기 필드 플레이트 구조체는 상기 절연층에 의해 상기 복수의 니들형 셀 트렌치 및 상기 에지 종단 트렌치 내에서 상기 반도체 기판 구조체로부터 절연되는
    반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 복수의 니들형 셀 트렌치의 트렌치는 활성 니들형 셀 트렌치이고, 각각의 활성 니들형 셀 트렌치는 전계 효과 트랜지스터 구조체의 인접한 채널을 제어하기 위한 게이트 구조체를 포함하는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 니들형 셀 트렌치는 일 방향에서 최대 측방향 연장부를 포함하며, 상기 최대 측방향 연장부는 다른 방향에서의 최소 측방향 연장부의 2배 미만인
    반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 에지 종단 영역은 상기 반도체 기판 구조체의 표면에서 상기 셀 영역을 둘러싸는 여러 개의 폐쇄형 스트립형 에지 종단 트렌치를 포함하는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    최외부 에지 종단 트렌치와 상기 최외부 에지 종단 트렌치에 가장 근접한 활성 니들형 셀 트렌치 사이의 측방향 거리는 상기 반도체 기판 구조체의 표면으로부터 상기 반도체 기판 구조체 내로의 상기 최외부 에지 종단 트렌치의 연장부보다 큰
    반도체 디바이스.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 에지 종단 트렌치는 직사각형, 정사각형, 둥근형, 곡선형, 육각형 및 팔각형 레이아웃 중 하나를 포함하는
    반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 에지 종단 트렌치는 상기 반도체 기판 구조체의 에지들에 평행하게 연장되고, 상기 반도체 기판 구조체의 코너 영역에서 사선(diagonals) 또는 만곡(curvatures)을 포함하는
    반도체 디바이스.
  11. 제 1 항에 있어서,
    상기 에지 종단 트렌치의 내부 레이아웃 라인은 이웃하는 직선부에 대해 35°와 55°사이의 각도를 갖는 사선 직선부를 갖고, 상기 사선 직선부는 상기 셀 영역의 코너에 대면하는
    반도체 디바이스.
  12. 제 1 항에 있어서,
    상기 셀 영역에 대면하는 에지 종단 트렌치의 내부 레이아웃 라인은, 상기 내부 레이아웃 라인의 각각의 점으로부터 가장 가까운 셀 트렌치의 윤곽부의 가장 가까운 점까지의 거리가 상기 에지 종단 트렌치의 내부 레이아웃 라인과 상기 가장 가까운 셀 트렌치의 윤곽부의 가장 가까운 점 사이의 평균 거리로부터 20% 미만만큼 벗어나는 방식으로 설계되는
    반도체 디바이스.
  13. 제 1 항에 있어서,
    상기 표면에 평행한 단면에서 상기 복수의 니들형 셀 트렌치 내의 필드 플레이트의 형상은 둥근형, 육각형, 팔각형 또는 정사각형인
    반도체 디바이스.
  14. 제 1 항에 있어서,
    상기 복수의 니들형 셀 트렌치는 직사각형, 시프트형 또는 육각형 그리드로 정렬되는
    반도체 디바이스.
  15. 셀 영역 및 상기 셀 영역을 둘러싸는 에지 종단 영역을 포함하는 반도체 기판 구조체와,
    상기 반도체 기판 구조체의 표면에서 상기 셀 영역을 둘러싸는 에지 종단 영역 내의 니들형 트렌치의 열을 포함하되,
    복수의 필드 플레이트 구조체가 상기 니들형 트렌치의 열의 니들형 트렌치 내로 연장되고, 상기 필드 플레이트 구조체는 상기 니들형 트렌치의 열 전체를 통해 연장되는 절연 재료 구조체에 의해 상기 트렌치 내에서 상기 반도체 기판 구조체로부터 절연되며,
    상기 에지 종단 영역의 니들형 트렌치의 절연층은 상기 셀 영역의 니들형 트렌치의 절연층보다 두껍고,
    상기 에지 종단 영역의 니들형 트렌치의 저부는 상기 셀 영역의 니들형 트렌치의 저부보다 상기 반도체 기판 구조체 내로 더 깊게 연장하는
    반도체 디바이스.
  16. 제 15 항에 있어서,
    2개의 인접한 니들형 트렌치의 외부 사이의 최단 측방향 거리는, 트렌치의 직경에 관련하여 10% 미만의 편차를 포함하여, 상기 셀 영역 내에서 그리고 상기 에지 종단 영역 내에서 동일한
    반도체 디바이스.
  17. 삭제
  18. 제 15 항에 있어서,
    상기 니들형 트렌치의 열은 병합되는
    반도체 디바이스.
  19. 셀 영역 및 상기 셀 영역을 둘러싸는 에지 종단 영역을 포함하는 반도체 기판 구조체와,
    상기 반도체 기판 구조체의 표면으로부터 상기 반도체 기판 구조체 내에 이르는 상기 셀 영역 내의 적어도 하나의 셀 트렌치와,
    상기 반도체 기판 구조체의 표면에서 상기 셀 영역을 둘러싸는 상기 에지 종단 영역 내의 적어도 하나의 에지 종단 트렌치와,
    상기 적어도 하나의 셀 트렌치 및 상기 적어도 하나의 에지 종단 트렌치 내의 절연층을 포함하되,
    상기 적어도 하나의 셀 트렌치 내의 절연층은 상기 적어도 하나의 에지 종단 트렌치 내의 절연층보다 얇고,
    상기 적어도 하나의 에지 종단 트렌치의 저부는 상기 적어도 하나의 셀 트렌치의 저부보다 상기 반도체 기판 구조체 내로 더 깊게 연장하는
    반도체 디바이스.
  20. 제 19 항에 있어서,
    필드 플레이트 구조체가 적어도 내부 에지 종단 트렌치 및 최외부 에지 종단 트렌치 내부에서 연장되고, 상기 필드 플레이트 구조체는 상기 에지 종단 트렌치 내의 상기 절연층에 의해 상기 반도체 기판 구조체로부터 절연되고,
    상기 필드 플레이트 구조체의 두께는 상기 내부 에지 종단 트렌치로부터 상기 최외부 에지 종단 트렌치로 갈수록 감소하는
    반도체 디바이스.
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