JP2019504485A - 超格子構造を有する半導体トランジスタ - Google Patents

超格子構造を有する半導体トランジスタ Download PDF

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Abstract

本発明により、第１ドーピングタイプの基板（２）、基板（２）の上部の第１ドーピングタイプのエピタキシ層（３）、エピタキシ層（３）の上部の第１とは異なる第２ドーピングタイプのチャネル層、トレンチ（８）の内部に位置するゲート電極（９）を有しかつチャネル層（４）の上部の第１ドーピングタイプのソース接続部（６）により縁取りされた、チャネル層（４）内の複数のトレンチ（８）、ゲート電極（９）の下部に配置された第２ドーピングタイプの複数のシールド領域（７）を含むトランジスタ（１）が提供される。本発明により、シールド領域（７）はトレンチ（８）の下部において相互にシールド領域（７）の結合体を形成しかつ複数のシールド領域（７）は、共に、接触するようにシールド領域のための接続部（１９）に導かれる。【選択図】図１

Description

本発明は、高い電界を阻止するために、その中にゲート電極が位置しかつ相互に結合されたシールド領域を有する複数のトレンチを備えたトランジスタに関する。
最近の従来技術により、パワートランジスタはセルフィールド内の個別セルの並列接続により製造される。確実な並列作動を保証するために、これらの個別セルは全て同一である。トランジスタの縁領域内、すなわち、セルフィールドと縁構造の間ないしはセルフィールドとゲート接続部／ゲートランナの間のみ、現在では、一部変更されたセル構造が使用される。１つのパワートランジスタに対する電流搬送個別セルの数は、現在では数千の値である。
この場合、一般的に小さい通電抵抗、したがって小さい通電損失を有するトレンチＭＯＳＦＥＴがしばしば使用される。トレンチＭＯＳＦＥＴの場合、トレンチの内部に、たいていはゲート酸化物のゲート絶縁体により周囲から絶縁されたゲート電極が位置する。ここで、トレンチＭＯＳＦＥＴの場合、ゲート酸化物における電界強度はある限界内に入ることが保証され、その理由は、もしそうでない場合、好ましくない漏れ電流またはゲート酸化物の損傷さえも発生するからである。
確実な作動を保証するために、（ｎｐｎ層列において）ｐドーピングされた、または有効ｐドーピングされた領域により、例えばいわゆるｐバブルによって、トレンチ付近の電界を低減することを目標とする解決法が見つけられた。Takaya et al., Proceedings of the 19th International Symposium on Power Semiconductor Devices and IC's, p. 197-200 (2007) において、ケイ素をベースにしたトレンチＭＯＳＦＥＴに対してこのようなｐ領域がゲートトレンチの下部に装着されているが、浮動的に装着され、すなわち、ｐ領域は所定の電位を有していない。Nakamura et al., 2011 IEEE International Electron Devices Meeting, . p.26.5.1 - 26.5.3 (2011) において、炭化ケイ素（ＳｉＣ）をベースにしたトレンチＭＯＳＦＥＴが紹介され、ここでは、電界シールドのためにトレンチ付近にｐ領域が配置され、Takaya et al., Proceedings of the 19th International Symposium on Power Semiconductor Devices and IC's, p. 197-200 (2007) とは異なり、金属被覆を介してソース電位に接続されている。この接続は、炭化ケイ素（ＳｉＣ）に基づいた構造要素に対して必ず必要であり、その理由は、ケイ素（Ｓｉ）に比較して１桁小さい少数電荷キャリヤ濃度に基づき、もしそうでなければ、その中を空にした後にこのようなｐ領域の再充填はきわめて長い時間を要し、したがって、作動特性は著しく低下されるからである。ＳｉＣトレンチＭＯＳＦＥＴの形成のための他の可能性が欧州特許出願公開第２０９１０８３号明細書に示されている（図１）。この場合、電界シールドのためのｐ領域は、トレンチラインに直交して形成される。接触は、Takaya et al., Proceedings of the 19th International Symposium on Power Semiconductor Devices and IC's, p. 197-200 (2007) のように、各トレンチに直接行われる。他の変更態様は、例えば米国特許出願公開第２０１１／０１２１３１６号明細書に開示されている（図１）。この場合、電界のシールドのためのｐ領域は、Takaya et al., Proceedings of the 19th International Symposium on Power Semiconductor Devices and IC's, p. 197-200 (2007) と同様に、ゲートトレンチの付近に位置する。このｐ領域の接触は、同様に、各セル内で行われる。
上記の従来技術の実施形態には、電界のシールドのために接触されたｐ領域は完全にまたは一部ゲートトレンチの付近に位置することが共通している。この場合、ｐ領域の接触は、現場で行われている。これにより、他のチャネル幅の拡張を伴わない、セル構造のための追加の面積の必要性が発生する。これにより、トランジスタのピッチ寸法が増大される。このｐ領域のために、および各個別セル内のｐ領域の接触のために避けられない必要面積は、この場合、それに対応して、（トランジスタ当り数千の）セル数と共に加算される。
欧州特許出願公開第２０９１０８３号明細書 米国特許出願公開第２０１１／０１２１３１６号明細書
Takaya, Hidefumi, Kyosuke Miyagi, and Kimimori Hamada. "Advanced Floating Island and Thick Bottom Oxide Trench Gate MOSFET (FITMOS) with reduced RonA during AC operation by passive hole gate and improved BVdss RonA trade-off by elliptical floating island." In Power Semiconductor Devices and IC's, 2007. ISPSD'07. 19th International Symposium on, pp. 197-200. IEEE, 2007. Nakamura, T., Y. Nakano, M. Aketa, R. Nakamura, S. Mitani, H. Sakairi, and Y. Yokotsuji. "High performance SiC trench devices with ultra-low ron." In Electron Devices Meeting (IEDM), 2011 IEEE International, pp. 26.5.1-26.5.3 IEEE, 2011.
本発明により、第１ドーピングタイプの基板、基板の上部の第１ドーピングタイプのエピタキシ層、エピタキシ層の上部の第１とは異なる第２ドーピングタイプのチャネル層、トレンチの内部に位置するゲート電極を有しかつチャネル層の上部の第１ドーピングタイプのソース接続部により縁取りされた、チャネル層内の複数のトレンチ、ゲート電極の下部に配置された第２ドーピングタイプの複数のシールド領域を含むトランジスタが提供される。本発明により、シールド領域はトレンチの下部で相互にシールド領域の結合体を形成しかつ複数のシールド領域は、共に、接触するようにシールド領域のための接続部に導かれる。共に接続部に導かれた「複数のシールド領域」という用語は、２つより多いシールド領域、好ましくは４つより多いシールド領域、さらに好ましくは８つより多いシールド領域を含む。
本発明は、面積当りのチャネル幅が著しく増大され、すなわち、提供された同じ面積において、トランジスタの電流搬送能力が増大するという利点を有し、その理由は、接触面積が、シールド領域の結合体により、セルの数のみならず、表面に形成された接触位置もまた増大され、表面に形成された接触位置の数は、本発明により、シールド領域の相互の結合体および接続部への共通の案内によって、セルの数より常に小さい。これにより、それに対応して、トランジスタのピッチ寸法は低減される。面積当りのコストはほぼ一定であるので、得られた面積低減により、さらに、コストの低減が達成される。他の重要な特徴は、トレンチの高さ内の電界のシールドのためのシールド領域の可能にされた接触により得られ、これにより、トランジスタのより高い作動速度が達成可能である。さらに、このトランジスタを製造するために、高エネルギー注入は必要ではない。従来技術でしばしば使用されたような二重トレンチ設計はここでは回避されるので、例えばゲート材料または絶縁材料のような材料残余をトレンチから除去するための技術的労力は低減される。さらに、セルフィールド内のその他の段および角部は回避され、このことは再生産性を改善し、並びに二重トレンチ設計に比較して、リソグラフィーにおける技術的要求を低減させる。
シールド領域は直接トレンチの下部に配置されていてもよいことは有利である。これは、同時に、横方向の所要空間ができるだけ小さく保持されるという利点をもたらし、すなわち、ほとんど追加面積を必要としない。
シールド領域はトレンチの内部に最下層として埋め込まれかつ第１絶縁層によりゲート電極から絶縁されていてもよい。これは、特に効率的かつ簡単な製造工程を有することが有利である。
チャネル層と接触するための第２ドーピングタイプのチャネル接続部およびチャネル接続部を縁取りするソース接続部から形成された第１セルから格子が形成されていてもよいことが好ましく、第１セルはトレンチによって縁取りされ、格子は隙間を有し、隙間内に第２セルが埋め込まれ、第２セルは、シールド領域の結合体と接触するようにシールド領域のための接続部を有する。
特定の実施形態において、第２セルそれ自身は、第１セルの格子の内部に格子を形成してもよい。このような構造は超格子を示す。セルフィールドの規則的な構造は製造工程においてきわめて有利でありかつ作業を安定化させる。ここでもまた、第１セルおよび第２セルの大きさは可変であってもよくかつ電流搬送能力に対する要求に適合可能である。
第２セルは、ソースと短絡されたダイオード接続部を有してもよく、これにより、並列接続集積ダイオードが提供される。多くの回路適用に対して、このようなダイオードが必要とされることは有利である。集積ダイオードの接続のための面積は、目標とする電流搬送能力と組み合わせて可変に設定されてもよい。
第２セルの数は第１セルの数より小さく、および／またはシールド領域の接続部の数はチャネル接続部の数より小さくてもよいことは有利である。電流搬送能力は第１セルを介して実現されるかないしは達成されるので、これにより、面積の利得は大きくなる。
第２セルは第１セルより大きい面積を有してもよい。これは、ダイオード接続部に対する面積はより大きく形成可能であるという利点を有する。
第２セルの面積部分は、トランジスタの全面積の３０％より小さく、好ましくは１０％より小さくされてもよい。これにより、従来技術の通常の方法に比較して、高い電流搬送能力が特に保証される。
第２セルおよび／または第１セルは、三角形、四角形、正方形、五角形、六角形、円形または線形に形成されてもよいことは有利である。
トランジスタはトレンチＭＯＳＦＥＴトランジスタであることが好ましい。
本発明の実施例が、図面および以下の記載により詳細に説明される。
図１は、本発明によるトランジスタを、第１実施例により側面図として示す。 図２は、超格子構造を有するシールド領域の見えている結合体を備えたセルフィールドを平面図として示す。 図３は、充填されていないトレンチを備えたセルフィールドを平面図として示す。 図４は、装着されたゲート電極を備えたセルフィールドを平面図として示す。 図５は、装着された第１絶縁層を備えたセルフィールドを平面図として示す。 図６は、超格子構造を示す。 図７は、本発明によるトランジスタを、第２実施例により側面図として示す。
図１に、本発明によるトランジスタ１、例として、トレンチＭＯＳＦＥＴトランジスタ１が、第１実施例により側面図として示されている。トランジスタ１は、半導体材料、好ましくは炭化ケイ素（ＳｉＣ）からの層列を示す。最下層は第１ドーピングタイプの基板２により形成され、これは一般的にドレイン接続部として機能する（金属接点は示されていない）。それに、第１ドーピングタイプのエピタキシ層３、およびこのエピタキシ層３の上部に置かれた、第１ドーピングタイプとは異なる第２ドーピングタイプのチャネル層４が続く。さらに、チャネル層４を貫通してエピタキシ層３まで、複数のトレンチ８が埋め込まれている。このトレンチ８内に、独立して接触可能なゲート電極９が位置する。ゲート電極９は、ゲート絶縁体（図示されていない）により包囲され、ゲート絶縁体はゲート電極９を周囲から電気的に絶縁する。ゲート絶縁体として、一般的に、酸化物が使用される。ここで、ゲート材料として、一般的に、ポリケイ素が使用され、この場合、例えばアルミニウムのような代替材料が使用されてもよい。チャネル層４の上部に、各トレンチ８を縁取りする第１ドーピングタイプのソース接続部６が位置する。トレンチ８の下部に、ゲート絶縁体をきわめて高い電界からシールドする、第２ドーピングタイプのシールド領域７が配置されている。これらのシールド領域７は、本発明により、好ましくは二次元ネットワーク構造（この図では見えてなく、次の図２の平面図で見える）として形成された、トレンチ８の下部に相互に重なり合うシールド領域の結合体３０を形成し、この場合、本発明は、二次元結合体システムに制限されていない。さらに、図１は、本発明により、第２ドーピングタイプのシールド領域のための、表面に共通に形成された接続部１９を示す。したがって、本発明により、シールド領域のためのこの接続部１９は、各トレンチ８に形成されず、特定の位置にのみ形成され、このことは、トレンチ８の下部のシールド領域の本発明による結合体３０により可能とされる。シールド領域のための接続部１９は、例として、狭い溝２０の内部に形成され、横で第２絶縁層１３によりチャネル層４およびエピタキシ層３から絶縁されかつ金属１５を介してソース接続部６と結合されている。溝２０は、この場合、例として、シールド領域の接続部１９がトレンチ８の下部のシールド領域７と同じ高さに位置するような深さに設置されている。シールド領域のための接続部１９を本発明のように低減することにより、所要面積が低減されることは有利であり、このことは、ピッチ寸法を低減させかつ従来技術に比較して同じ面積でトランジスタ１の電流搬送能力を増大させる。シールド領域７は、例えば、第２ドーピングタイプのいわゆるバブルとして形成されてもよいが、またはその代わりに、周期的に配置された、第１および第２ドーピングタイプの交替領域からなる第２ドーピングタイプの有効補償層により形成されてもよい。シールド領域７はトレンチ８の直接下部に位置する必要はなく、その代わりに、オフセットされていても、または例えばトレンチ８の下部部分を包囲するように配置されていてもよい。トレンチ８の下部のシールド領域７の形もまた可変であってもよく、例えば円形または楕円形であってもよい。ゲート電極９をより強力に絶縁するために、シールド領域８とゲート電極９の間に追加の厚くされた第１絶縁層１１が装着されていてもよい。
第２ドーピングタイプのチャネル接続部５はソース接続部６により枠にはめ込まれ、ソース接続部はチャネル層４を接触させるように働く。接触は、金属１５を介してソース接続部６と結合される。ゲート電極９の上部に第３絶縁層２１が位置し、第３絶縁層は、ゲート電極９を金属１５から完全に絶縁する。この実施形態において、第２ドーピングタイプのダイオード接続部１７は、ここでは、例として、シールド領域のための接続部１９に対する２つの溝２０の間に形成されている。ダイオード接続部１７は、ここでは、それに対応して、金属１５を介してソース接続部６と接続され、これにより、集積並列接続ダイオードを提供し、ダイオードは、種々の回路適用に対して有利に使用可能である。
この場合、トランジスタ１の機能方法は通常の基準に従うので、ここではさらに理解するための追加説明のみとする。ｎｐｎ層列（ｐｎｐ）における、しきい値電圧より大きいゲート電極９の正（負）の電圧において、チャネル層４内の薄い貫通チャネル（反転チャネル）はトレンチ８の側壁に沿って形成され、チャネルはエピタキシ層３内に到達し、かつ基板２とソース接続部６の間の導通結合を形成する。それに対応して、ドレインとソースの間に電圧が印加されたとき、このとき、このチャネルに沿って電流が流動可能である。その他のことは、関連専門書から得られる。
図２は、埋め込まれたシールド領域７が見える、トランジスタ１の断面を示す。セル状構造が示される。第１セル４０は、例として、第２ドーピングタイプのチャネル接続部５並びに隣接するソース接続部６から構成される。これらの第１セル４０は、本発明によるシールド領域の結合体３０、ここでは、例として、規則的ネットワークを形成する電界のシールド領域７によりトレンチ８から相互に分離され、この場合、本発明は、規則的構造結合体に制限されていない。第１セル４０は、例として、正方形に形成されているが、四角形、三角形、五角形、六角形、円形、線形等であってもよい。第１セル４０は、ここでは、例として、シールド領域の結合体３０の間に１つの格子を形成する。この格子は、この図において、１つの隙間を有し、隙間内に１つの第２セル５０が埋め込まれている。第２セル５０は、シールド領域７のためのみならず、同様に並列接続ダイオードのための共通接続部２３から構成される。図１に示すように、この接点は別に形成されていてもよい。この接点は、それに対応して、シールド領域の結合体３０と結合されている（この視点からは見えない）。トレンチ８の下部に位置するシールド領域の結合体３０は、本発明により、第２セル５０においてのみ、表面に接触させられる。これにより、横方向の所要空間は低減され、面積当りの電流搬送能力は上昇するので、それに対応して、面積が節約される。
図３は、トランジスタ１の断面を示すが、準備段階において、トレンチ８はまだ充填されていない。トレンチ８は、ここでは、結合されたネットワークを形成し、その中に、図２に示すように、最下層としてシールド領域７を埋め込むことが可能である。しかしながら、本発明は、トレンチ８が結合されてなく、したがって、それ自身がセルフィールドの第１セル４０を形成する場合もまた含む。
図４は、図２および３と同様に、セルフィールドを示し、この場合、ゲート電極９は装着され、ゲート電極はシールド領域の結合体３０の上部に位置する。第２セル５０は、例として、シールド領域７のためのみならず、同様に並列接続ダイオードのための共通接続部２３を有する。
図５は、ゲート電極９の上部でその中に第３絶縁層２１が設置されたセルフィールドを示し、第３絶縁層はゲート電極９を周囲から絶縁する。さらに、第２セル５０内に、シールド領域のための接続部１９が組み込まれ、ここでは、例として、第２セル５０の縁に形成され、並びにダイオード接続部１７が、ここでは、例として、第２セル５０の内部に形成されている。
図６は、複数の第２セル５０を有するトランジスタ１のセルフィールドを示す。第１セル４０の全体は隙間を有する格子を形成し、隙間内に第２セル５０が埋め込まれている。この場合、第２セル５０自身は、格子、超格子６０を形成する。これは、例として、シールド領域７のためのみならず、同様にダイオードのための共通接続部２３を有する。しかしながら、この場合、本発明は、超格子６０に制限されていない。例えば、第２セル５０は第１セル４０のセルフィールド内に不規則に分配されていてもよく、またはただ１つの第２セル５０が集積並列接続ダイオードのための接点として、またはシールド領域７のための接続部１９として付属されていてもよい。セルは、この場合、例として、正方形として形成されている。しかしながら、本発明は、このタイプのセルに制限されず、三角形、四角形、五角形、六角形等で使用されてもよい。同様に、第２セル５０および／または第１セル４０の配置は、この場合に形成され正方形格子構造以外の他の構造、すなわち、例えば四角形、三角形、五角形、六角形等を有してもよい。第１セル４０および第２セル５０の格子タイプは、さらに、同じでなくてもよい。実施例で選択された正方形構造は、それが特に簡単かつ迅速な製造工程を可能にするという利点を有する。
図７は、本発明によるトランジスタ１の他の実施形態を、図１に類似の側面図として示す。図１とは異なり、ここでは、ダイオード接続部１７は、シールド領域のための接続部１９と共に共通接続部２３に統合されかつ共に沈下されている。この接続部の深さは、ここでは、例として、シールド領域７の深さに対応する。
本発明は、同じ面積において、上昇された電流搬送能力が保証され、これにより、シールド領域のための接続部１９の低減が達成されるという利点を有する。本発明の核心は、この場合、トレンチの下部のシールド領域の結合体３０であり、これにより、接点位置がもはや各トレンチの表面に設けられる必要はない。さらに、特定の実施形態において、第１セル４０からの格子のみならず、重ね合わされた第２セル５０からの格子もまた有する規則的格子構造が提案され、これは、簡単な製造並びに安定した作業という利点を有する。
本発明は好ましい実施例により詳細に説明されかつ記載されたが、本発明は開示された例によって制限されず、かつ本発明の保護範囲から逸脱することなく、当業者により、他の変更を導くことが可能である。
１ トランジスタ
２ 基板
３ エピタキシ層
４ チャネル層
５ チャネル接続部
６ ソース接続部
７ シールド領域
８ トレンチ
９ ゲート電極
１１ 第１絶縁層
１３ 第２絶縁層
１５ 金属
１７ ダイオード接続部
１９ 接続部
２０ 溝
２１ 第３絶縁層
２３ 共通接続部
３０ 結合体
４０ 第１セル
５０ 第２セル
６０ 格子、超格子

Claims (11)

  1. 第１ドーピングタイプの基板（２）と、
    基板（２）の上部の第１ドーピングタイプのエピタキシ層（３）と、
    エピタキシ層（３）の上部の第１とは異なる第２ドーピングタイプのチャネル層（４）と、
    トレンチ（８）の内部に位置するゲート電極（９）を有しかつチャネル層（４）の上部の第１ドーピングタイプのソース接続部（６）により縁取りされた、チャネル層（４）内の複数のトレンチ（８）と、
    ゲート電極（９）の下部に配置された第２ドーピングタイプの複数のシールド領域（７）を含むトランジスタ（１）において、
    シールド領域（７）はトレンチ（８）の下部において相互にシールド領域の結合体（３０）を形成しかつ複数のシールド領域（７）は、共に、接触するようにシールド領域のための接続部（１９）に導かれていることを特徴とするトランジスタ（１）。
  2. シールド領域（７）は直接トレンチ（８）の下部に配置されている請求項１に記載のトランジスタ（１）。
  3. シールド領域（７）はトレンチ（８）の内部に最下層として埋め込まれかつ第１絶縁層（１１）によりゲート電極（９）から絶縁されている請求項１または２に記載のトランジスタ（１）。
  4. チャネル層（４）と接触するための第２ドーピングタイプのチャネル接続部（５）およびチャネル接続部（５）を縁取りするソース接続部（６）から形成された第１セル（４０）から格子が形成され、第１セル（４０）はトレンチ（８）によって縁取りされ、格子は隙間を有し、隙間内に第２セル（５０）が埋め込まれ、第２セルは、シールド領域の結合体３０と接触するようにシールド領域のための接続部（１９）を有する請求項１〜３のいずれか一項に記載のトランジスタ（１）。
  5. 第２セル（５０）それ自身は、第１セル（４０）の格子の内部に格子（６０）を形成する請求項４に記載のトランジスタ（１）。
  6. 第２セル（５０）は、ソースと短絡されたダイオード接続部（１７）を有し、これにより、並列接続集積ダイオードが提供されている請求項４または５に記載のトランジスタ（１）。
  7. 第２セル（５０）の数は第１セル（４０）の数より小さく、および／またはシールド領域（７）の接続部（１９）の数はチャネル接続部（５）の数より小さい請求項４〜６のいずれか一項に記載のトランジスタ（１）。
  8. 第２セル（５０）は第１セル（４０）より大きい面積を有する請求項４〜７のいずれか一項に記載のトランジスタ（１）。
  9. 第２セル（５０）の面積部分は、トランジスタ（１）の全面積の３０％より小さく、好ましくは１０％より小さくされる請求項４〜８のいずれか一項に記載のトランジスタ（１）。
  10. 第２セル（５０）および／または第１セル（４０）は、三角形、四角形、正方形、五角形、六角形、円形または線形に形成されている請求項４〜９のいずれか一項に記載のトランジスタ（１）。
  11. トランジスタ（１）はトレンチＭＯＳＦＥＴトランジスタであるトランジスタ（１）。
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