TWI714683B - 具有超晶格結構的表面優化電晶體 - Google Patents

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Abstract

本發明提出一種電晶體(1)，包含一第一摻雜類型之基板(2)、位於該基板(2)上方的該第一摻雜類型的磊晶層(epitaxial layer)(3)；位於該磊晶層(3)上方的與該第一摻雜類型不同之一第二摻雜類型之通道層(4)；位於該通道層(4)之中的多個溝槽(8)，其包含一閘極電極(9)，位於該等溝槽(8)內部且在該通道層(4)上方被該第一摻雜類型之一源極端頭(6)所環繞；以及該第二摻雜類型之多個遮蔽區域(7)，其被配置於該閘極電極(9)下方。依據本發明，位於該等溝槽(8)下方的該等遮蔽區域(7)彼此形成遮蔽區域之一組合體，且複數遮蔽區域(7)被一起繞線通往該等供接觸之用的遮蔽區域(7)之端頭(19)。

Description

具有超晶格結構的表面優化電晶體
本發明係有關於一種電晶體，其具有多個溝槽，閘極電極位於其中，且遮蔽區域(screening region)彼此連接，以防止強大電場。
依據目前的習知技術，功率電晶體(power transistor)之生產係藉由晶胞陣列(cell array)內個別晶胞的並聯連接。這些個別晶胞全部均完全相同，以確保可靠的並行運作。僅有在電晶體的邊緣區域，意即，介於晶胞陣列與邊緣結構之間或者介於晶胞陣列與閘極端頭/閘極流道(gate runner)之間，目前使用的晶胞結構有時候係經過修改的。一個功率電晶體中的個別電流攜載晶胞的數目就目前而言係數千個。
溝槽式MOSFET(trench MOSFET)通常使用於此情況之下，其典型而言具有低導通狀態電阻，因此具有低導通狀態漏損。在溝槽式MOSFET之中，一閘極電極，其係藉由一閘極絕緣體與周遭環境絕緣，通常是一閘極氧化層，位於溝槽內部。在溝槽式MOSFET之中，此種情況下其須確保閘極氧化層處的電場強度應該維持在特定限度之內，否則恐遭致意外的漏電流或者甚至閘極氧化層的毀損。
為了確保可靠之運作，對策已然找到，其旨在藉由p型摻雜區(p-doped region)或有效p型摻雜區(effectively p-doped region)(對於npn疊層 順序而言)降低溝槽鄰近處的電場，舉例而言，藉由所謂的p型微泡(p-bubble)達成。在Takaye等人的第19屆國際功率半導體裝置與積體電路研討會論文集第197至200頁(2007年)(Proceedings of the 19th International Symposium on Power Semiconductor Devices & ICs,p.197-200(2007))文獻當中，此等基於矽的溝槽式MOSFET之p型區域被引入於閘極溝槽下方，但係被組構成浮接型態，換言之，該等p型區域並未具有一定義之電壓位準。在Nakamura等人的2011年IEEE國際電子裝置會議第26.5.1至26.5.3頁(2011 IEEE International Electron Devices Meeting,p.26.5.1-26.5.3(2011))文獻當中，提出一種基於碳化矽(SiC)的溝槽式MOSFET，其中的p型區域被配置成緊鄰用於場遮蔽(field screening)的溝槽，且對比於Takaye等人的第19屆國際功率半導體裝置與積體電路研討會論文集第197至200頁之文獻，其藉由一種金屬化連接至源極電位。此連接無可避免地需要基於碳化矽(SiC)的部件，不然的話，由於相較於矽(Si)而言量級較低的少數電荷載子濃度，在耗盡之後此等p型區域的回填(refilling)需要一段很長的時間，因而開關行為被大幅地削弱。用於SiC溝槽式MOSFET生產的另一種可能性提出於EP2091083 A2(圖1)。在此例之中，用於場遮蔽的p型區域被繞設成正交於溝槽線。如同在Takaye等人的第19屆國際功率半導體裝置與積體電路研討會論文集第197至200頁(2007年)文獻所述，接觸被直接實施於每一溝槽處。舉例而言，美國專利2011/0121316 A1之中揭示另一變形(圖1)。在此例之中，用於遮蔽電場的p型區域被佈放於緊鄰閘極溝槽處，方式與Takaye等人的第19屆國際功率半導體裝置與積體電路研討會論文集第197至200頁(2007年)文獻所述類似。此等p型區域之接觸同樣地實施於每一晶胞之中。
前述習知技術實施例的一共同特徵在於用以遮蔽電場的接觸p型區域完全或局部地位於緊鄰閘極溝槽處。在此情況下，p型區域的接觸必然是現場組構。此導致晶胞結構的一額外面積需求，但其並未貢獻任何進一步的通道寬度增加。電晶體間距尺寸因而增加。每一個別晶胞之中對於此等p型區域和對於此等p型區域之接觸所需要的面積需求在此情況下隨著晶胞的數目(每個電晶體數千個)累計增加。
本發明提出一種電晶體，包含一第一摻雜類型之基板、位於該基板上方的一第一摻雜類型之磊晶層(epitaxial layer)、位於該磊晶層上方的與該第一摻雜類型不同的一第二摻雜類型之通道層、位於該通道層之中的多個溝槽，其包含位於該等溝槽內部的一閘極電極且被位於該通道層上方的第一摻雜類型之一源極端頭(source terminal)所環繞，以及多個第二摻雜類型之遮蔽區域，配置於該閘極電極下方。依據本發明，位於該等溝槽下方的遮蔽區域彼此形成一遮蔽區域組合體，且複數遮蔽區域被一起繞線通往該等遮蔽區域供接觸之用的端頭。上述的被一起繞線通往端頭的"複數遮蔽區域"一詞係表示超過兩個遮蔽區域，在較佳的實施方式之中係超過四個遮蔽區域，甚至在更佳的實施方式之中係超過八個遮蔽區域。
本發明具有的優點包括每單位面積的通道寬度被大幅地增加，換言之，一相等可用面積的電晶體電流攜載容量增加，因為藉由遮蔽區域的組合體，接觸面積不再隨著晶胞之數目增加，而僅是隨著繞線至表面上的接觸點的數目增加，依據本發明，由於遮蔽區域彼此間的組合以及通往端頭的共同繞線，繞線至表面上的接觸點的數目總是小於晶胞之數 目。相應而言，電晶體間距尺寸因而縮減。憑藉著所產生的面積縮減，其進一步達到成本上的降低，因為每單位面積的成本大致上係固定的。另一重要特徵源於上述的接觸方式，其讓用以遮蔽溝槽層級電場的遮蔽區域成為可能，使得其能夠實現更高的電晶體開關速度。此外，此電晶體之生產無須高能量植入。由於此處免除了先前技術經常採用的雙重溝槽設計，技術費用故而縮減，舉例而言，用以移除殘餘材料，例如從溝槽移除閘極材料或絕緣材料的費用。再者，其免除了額外步驟和晶胞陣列之中的稜邊，此改善了可重現性，且相較於雙重溝槽設計而言，對齊精確度與微影光刻的技術要求均被降低。
具優勢地，該等遮蔽區域可以被配置於溝槽正下方。此提供的優點在於橫向空間要求被保持盡可能地微小，並且佔用較小的額外面積。
該等遮蔽區域可以形成於溝槽內部做為底部層且可以藉由一第一絕緣層與閘極電極絕緣。此具有製程特別有效率且單純的優點。
在較佳的實施方式之中，一種第一晶胞網格被形成，其由用以接觸通道層的第二摻雜類型通道端頭(channel terminal)和環繞該通道端頭之一源極端頭所組成，該等第一晶胞被溝槽圍繞，且該網格具有間隙，具有用於遮蔽區域組合體之接觸的遮蔽區域端頭的第二晶胞形成於其中。
在一特別實施例之中，該等第二晶胞本身可以在上述的第一晶胞網格內部形成一網格。此一結構構成一超晶格(superlattice)。一種晶胞陣列之規則結構對於製程特別有利，且進一步穩定操作。並且，此處第一晶胞與第二晶胞的尺寸可以是可變動的，且可以針對電流攜載容量之需求進行調適。
該等第二晶胞可以具有短路至源極的一二極體端頭，使得其提供一以並聯方式連接的積體式二極體(integrated diode)。對於許多開關應用，其有利地需要此一二極體。該積體式二極體之端頭的面積可以結合預達成的電流攜載容量可變式地調整。
具優勢地，第二晶胞的數目可以小於第一晶胞的數目，及/或遮蔽區域的端頭的數目可以小於通道端頭的數目。對於面積的節省因此更大，因為電流攜載容量的產生，或者說實現，係藉由第一晶胞達成。
相較於第一晶胞，第二晶胞可以具有更大的面積。此具有能夠讓二極體端頭的面積更大的優點。
第二晶胞的表面佔比可以小於電晶體總表面的30%，較佳的實施方式係小於10%。以此種方式，相較於先前技術的傳統方法，特別確保一增加的電流攜載容量。
具優勢地，上述第二晶胞及/或第一晶胞可以被組構成三角形、長方形、正方形、五邊形、六邊形、圓形、或者呈一線條的形狀。
在較佳的實施方式之中，該電晶體係一溝槽式MOSFET電晶體。
1‧‧‧電晶體
2‧‧‧基板
3‧‧‧磊晶層
4‧‧‧通道層
5‧‧‧通道端頭
6‧‧‧源極端頭
7‧‧‧遮蔽區域
8‧‧‧溝槽
9‧‧‧閘極電極
11‧‧‧第一絕緣層
13‧‧‧第二絕緣層
15‧‧‧金屬
17‧‧‧二極體端頭
19‧‧‧遮蔽區域之端頭
20‧‧‧溝槽
21‧‧‧第三絕緣層
23‧‧‧共用端頭
30‧‧‧遮蔽區域組合體
40‧‧‧第一晶胞
50‧‧‧第二晶胞
60‧‧‧超晶格
本發明的示範性實施例將透過以下圖式及說明的輔助被更詳細地闡述。
圖1依據一第一示範性實施例以一側視圖形式顯示一種依據本發明的電晶體， 圖2以一平面圖形式顯示一種具有一超晶格結構的可見遮蔽區域組合體的晶胞陣列，圖3以一平面圖形式顯示一種具有未填充溝槽的晶胞陣列，圖4以一平面圖形式顯示一種具有閘極電極的晶胞陣列，圖5以一平面圖形式顯示一種具有一第一絕緣層納入的晶胞陣列，圖6顯示一超晶格結構，而圖7依據一第二示範性實施例以一側視圖形式顯示一種依據本發明的電晶體。
圖1依據一第一示範性實施例以一側視圖形式顯示一種依據本發明的電晶體1，舉例而言，一溝槽式MOSFET電晶體1。電晶體1顯示一半導體材料的一種疊層順序，較佳的實施方式係碳化矽(SiC)。底部層係由一第一摻雜類型的基板2所形成，其典型而言係充當一汲極端頭(金屬接觸，圖中未顯示)。其後跟隨一第一摻雜類型之磊晶層3以及一第二摻雜類型之通道層4，鋪置於此磊晶層3上方，且該第二摻雜類型不同於該第一摻雜類型。此外，多個溝槽8形成穿過通道層4而通抵磊晶層3。在這些溝槽8之中，存在一閘極電極9，可以被獨立地接觸。閘極電極9被一閘極絕緣體(圖中未顯示)包圍，該閘極絕緣體使得閘極電極9與周遭環境電性絕緣。典型而言其使用氧化物做為上述的閘極絕緣體。此種情況下通常使用多晶矽(polysilicon)做為閘極材料，然而金屬，例如鋁，亦可以被使用當成一替代。在通道層4上方，有一第一摻雜類型之源極端頭6環繞每一溝槽8。第二摻雜類型之遮蔽區域7被配置於溝槽8下方，其遮蔽閘極絕緣體免受 超強電場之害。依據本發明，此等遮蔽區域7於溝槽8下方彼此之間形成一遮蔽區域組合體30，較佳的實施方式係組構成一種二維網路結構(在此圖之中看不出來，後面在平面圖形式的圖2可以看出)，儘管本發明並未限於一種二維連接系統。此外，圖1顯示端頭19，依據本發明一起繞設於表面上，供第二摻雜類型的遮蔽區域之用。依據本發明，這些用於遮蔽區域的端頭19因此並未產生於每一溝槽8處，而是僅產生於特定的點，藉由溝槽8下方的創意性遮蔽區域組合體30使其成為可能。例如，用於遮蔽區域的端頭19被形成於狹窄溝槽20內部，利用一第二絕緣層13與通道層4與磊晶層3側向地絕緣，並且透過一金屬15連接至源極端頭6。舉例而言，溝槽20被形成至一深度，使得遮蔽區域之端頭19在溝槽8下方位於與遮蔽區域7的相同高度處。依據本發明，藉由用於遮蔽區域的端頭19之縮小，面積需求被有利地縮減，此造成間距尺寸之縮減，而相較於先前技術，就相同面積而言，電晶體1的電流攜載容量得以增加。例如，遮蔽區域7可以被形成為第二摻雜類型的所謂微泡(bubble)，或者選替性地，亦藉由一第二摻雜類型的有效補償層(effective compensation layer)，由第一及第二摻雜類型的週期性配置交替區域所組成。遮蔽區域7的位置並不需要位於溝槽8的正下方，而是可以選替性地亦有所偏移，或者舉例而言，被配置成包圍溝槽8的下方部位。位於溝槽8下方的遮蔽區域7之形狀亦可以有所變化，例如圓形或橢圓形。一額外增厚的第一絕緣層11可以被加入於遮蔽區域7與閘極電極9之間，以更強固地絕緣閘極電極9。
第二摻雜類型的通道端頭5被源極端頭6所環繞，其係用於接觸通道層4。該接觸透過金屬15連接至源極端頭6。在閘極電極9上方， 存在一第三絕緣層21，其使得閘極電極9與金屬15完全絕緣。在此實施例之中，一第二摻雜類型二極體端頭17被形成，例如，此處介於二溝槽20之間，供遮蔽區域之端頭19之用。此例中二極體端頭17透過金屬15對應地連接至源極端頭6，且因此提供一積體式並聯二極體，可以有利地被使用於眾多不同的開關應用。
電晶體1的功能遵循慣常的標準，加入此處僅係提供進一步的理解。就一npn(pnp)疊層順序的情況而言，在閘極電極9的一正(負)電壓事件之中，其大於一門檻電壓(threshold voltage)，一條細連續通道(反轉通道)沿著溝槽8的側壁產生於通道層4之中，此通道延伸入磊晶層3並在基板2與源極端頭6之間形成一導電連接。當一電壓被相應地施加於汲極與源極之間時，電流可以沿著此等通道流動。進一步的資訊可以從相關技術文獻找到。
圖2顯示穿過電晶體1的一剖面，其中可見到形成的遮蔽區域7。其顯示一類似晶胞的結構。例如，一第一晶胞40由第二摻雜類型的通道端頭5以及相鄰的源極端頭6組成。這些第一晶胞40彼此之間被用於將電場遮蔽於溝槽8之外的區域7分隔，其形成依據本發明的一遮蔽區域組合體30，舉例而言，在此處係一規則性網路，雖然本發明並未限於一規則性結構組合體。例如，第一晶胞40係形成為一正方形的形狀，雖然其亦可以是一長方形、三角形、五邊形、六邊形、圓形、或者呈一線條的形狀，等等。此處，舉例而言，第一晶胞40形成一網格，介於遮蔽區域組合體30之間。此網格在此圖之中具有一間隙，一第二晶胞50形成於其中。第二晶胞50包含一共用端頭23，既供遮蔽區域7之用，亦供並聯二極體之用。如 同在圖1，此等接觸亦可以分別形成。此接觸相應地連接(從這個角度無法看出)至遮蔽區域之組合體30。位於溝槽8下方的遮蔽區域組合體30，依據本發明，被繞線至表面以僅在第二晶胞50處接觸。面積因此得以相應地節省，因為橫向空間要求被縮減，而每單位面積的電流攜載容量則增加。
圖3顯示穿過電晶體1的一剖面，雖然在溝槽8的準備步驟，其尚未被填充。溝槽8此處形成一連接網路，其中遮蔽區域7依據圖2可以形成為底部層。然而，本發明亦包含溝槽8未被連接且因此其本身構成了晶胞陣列中的第一晶胞40的情形。
如同圖2及圖3，圖4顯示晶胞陣列，位於遮蔽區域組合體30上方的閘極電極9已被加入。例如，第二晶胞50具有一共用端頭23，既供遮蔽區域7之用，且供並聯二極體之用。
圖5顯示一晶胞陣列，其中使閘極電極9絕緣於周遭環境的一第三絕緣層21被鋪置於閘極電極9上方。此外，一遮蔽區域之端頭19，舉例而言，此處形成於第二晶胞50之邊緣處，以及二極體端頭17，舉例而言，此處形成於第二晶胞50內部，均被集納於第二晶胞50之中。
圖6顯示具有複數第二晶胞50的一電晶體1之一晶胞陣列。第一晶胞40全部一起形成一網格，具有第二晶胞50形成於其中的間隙。此例中的第二晶胞50本身形成一網格，一超晶格60。例如，其具有一共用端頭23，既供遮蔽區域7之用，也供二極體之用。然而，本發明並未受限於一超晶格60。舉例而言，第二晶胞50亦可以是以一種無序的方式被散佈於第一晶胞40的晶胞陣列之中，或者僅有單一第二晶胞50負責充當積體式並聯二極體之一接觸或充當遮蔽區域7的一端頭19。該等晶胞在此例之中 被形成為，舉例而言，正方形。然而，本發明並不限於此類型之晶胞，而是亦可以使用三角形、長方形、五邊形、六邊形、等等。同樣地，第二晶胞50及/或第一晶胞40之配置均可以具有一種與組構於此例中的正方形網格結構不同的結構，意即，舉例而言，長方形、三角形、五邊形、六邊形、等等。此外，第一晶胞40與第二晶胞50的網格類型並不須要相同。示範性實施例之中選擇的正方形結構具有實現一特別簡單且迅速之製程的優點。
圖7顯示依據本發明之電晶體1的另一實施例，顯現成類似圖1的側視圖。不像圖1，此處二極體端頭17結合遮蔽區域端頭19以形成一共用端頭23，且一起被降低。在此例之中，這些端頭之深度，舉例而言，相當於遮蔽區域7之深度。
本發明具有的優點在於，對於相同的面積而言，電流攜載容量的增加得以確保，因此達成遮蔽區域19之端頭的縮減。在此例之中，本發明的核心係位於溝槽下方的遮蔽區域組合體30，使得其不再需要在每一溝槽均將一接觸點繞線至表面。此外，在一特別實施例之中，其提出一種具有第一晶胞40之網格與第二晶胞50之疊加網格的規則性晶胞結構，這些均具有生產簡單以及操作穩定的優點。
儘管本發明已透過較佳示範性實施例之輔助被詳細繪示說明如上，但本發明並未局限於所揭示的例子，熟習本項技術者可以在未脫離發明保護範疇下，從該等示例推知其他變異。
1‧‧‧電晶體
2‧‧‧基板
3‧‧‧磊晶層
4‧‧‧通道層
5‧‧‧通道端頭
6‧‧‧源極端頭
7‧‧‧遮蔽區域
8‧‧‧溝槽
9‧‧‧閘極電極
11‧‧‧第一絕緣層
13‧‧‧第二絕緣層
15‧‧‧金屬
17‧‧‧二極體端頭
19‧‧‧遮蔽區域之端頭
20‧‧‧溝槽
21‧‧‧第三絕緣層

Claims (11)

  1. 一種電晶體，包含：第一摻雜類型之基板；該第一摻雜類型之磊晶層，位於該基板上方；第二摻雜類型之通道層，位於該磊晶層上方，該第二摻雜類型不同於該第一摻雜類型；多個溝槽，其在該通道層之中，其包含閘極電極，該閘極電極位於該溝槽內部且被位於該通道層上方的該第一摻雜類型的源極端頭環繞；以及多個該第二摻雜類型之遮蔽區域，其被配置於該閘極電極下方；其中，該遮蔽區域彼此形成位於該溝槽下方的遮蔽區域之組合體，且複數該遮蔽區域被一起繞線至用以接觸該遮蔽區域之端頭，其中，第一晶胞之網格被形成，該第一晶胞係由用以接觸該通道層的該第二摻雜類型之通道端頭以及環繞該通道端頭的源極端頭所組成，該第一晶胞被溝槽環繞，該網格具有間隙，而具有用於接觸該遮蔽區域之該組合體之該遮蔽區域之端頭的第二晶胞形成於該間隙中。
  2. 如申請專利範圍第1項的電晶體，其中該遮蔽區域被配置於該溝槽的正下方。
  3. 如申請專利範圍第1項的電晶體，其中該遮蔽區域被嵌入在該溝槽內部做為底部層且藉由第一絕緣層與該閘極電極絕緣。
  4. 如申請專利範圍第1項的電晶體，其中該第二晶胞本身形成網格於該第一晶胞之網格內部。
  5. 如申請專利範圍第1項的電晶體，其中該第二晶胞具有短路至源極 的二極體端頭，使得其提供並聯的積體式二極體。
  6. 如申請專利範圍第5項的電晶體，其中該第二晶胞的數目小於該第一晶胞的數目，及/或該遮蔽區域的端頭之數目小於該通道端頭之數目。
  7. 如申請專利範圍第6項的電晶體，其中該第二晶胞相較於該第一晶胞具有較大之表面積。
  8. 如申請專利範圍第7項的電晶體，其中該第二晶胞的表面積佔比小於該電晶體表面積的30%。
  9. 如申請專利範圍第7項的電晶體，其中該第二晶胞的表面積佔比小於該電晶體表面積的10%。
  10. 如申請專利範圍第4項的電晶體，其中該第二晶胞及/或該第一晶胞被組構成三角形、長方形、正方形、五邊形、六邊形、圓形、或呈線條的形狀。
  11. 如申請專利範圍第1項的電晶體，該電晶體係溝槽式MOSFET電晶體。
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