KR20160111307A - 반도체 장치 - Google Patents

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KR20160111307A
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type semiconductor
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히로아키 야마시타
쇼타로 오노
히데유키 우라
마사히로 시무라
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태에 따른 반도체 장치는, 제1 도전형의 제1 반도체층과, 제2 도전형의 복수의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제4 반도체 영역과, 게이트 전극과, 절연층과, 제1 전극을 갖는다. 제1 반도체층은 복수의 제1 반도체 영역을 갖는다. 제2 반도체 영역의 각각은 제1 반도체 영역끼리의 사이에 형성되어 있다. 제3 반도체 영역은 제2 반도체 영역 상에 형성되어 있다. 제4 반도체 영역은 제3 반도체 영역 상에 형성되어 있다. 절연층은 게이트 전극과 제3 반도체 영역 사이에 형성되어 있다. 제1 전극은 제1 부분과 제2 부분을 갖는다. 제1 부분은 제1 반도체 영역에 접속되어 있다. 제2 부분은 제1 부분에 대하여 제4 반도체 영역측에 형성되어 있다. 제1 전극은 제1 반도체 영역 상 및 제2 반도체 영역 상에 설치되어 있다. 제1 전극은 제4 반도체 영역 주위에 설치되어 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
본 출원은, 일본 특허 출원 제2015-51709호(출원일: 2015년 3월 16일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 상기 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
MOSFET(Metal Oxide Semiconductor Field Effect Transistor)이나 IGBT(Insulated Gate Bipolar Transistor) 등의 반도체 장치 중에서 슈퍼정션 구조를 갖는 것이 있다. 슈퍼정션 구조를 사용함으로써 드리프트층의 실효적인 도핑 농도를 증가시키는 것이 가능해져, 내압과 온 저항의 트레이드오프 관계 또는 내압과 온 전압의 트레이드오프 관계가 개선된다.
슈퍼정션 구조는 소자 영역뿐만 아니라 종단부 영역에도 형성되는 경우가 있다. 슈퍼정션 구조를 종단부 영역에도 형성함으로써 전계가 종단부 영역으로 퍼지기 쉬워져, 소자 영역에 있어서의 전계의 집중이 억제된다. 한편, 전계가 종단부 영역으로 퍼지면, 종단부 영역에 있어서 전계의 집중이 발생하여 내압이 저하될 가능성이 있다.
본 발명의 실시 형태는, 종단부 영역에 있어서의 전계의 집중을 억제 가능한 반도체 장치를 제공한다.
실시 형태에 따른 반도체 장치는, 제1 도전형의 제1 반도체층과, 제2 도전형의 복수의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제4 반도체 영역과, 게이트 전극과, 절연층과, 제1 전극을 갖는다.
제1 반도체층은 복수의 제1 반도체 영역을 갖는다.
제2 반도체 영역의 각각은 제1 반도체 영역끼리의 사이에 형성되어 있다.
제3 반도체 영역은 제2 반도체 영역 상에 형성되어 있다.
제4 반도체 영역은 제3 반도체 영역 상에 형성되어 있다.
절연층은 게이트 전극과 제3 반도체 영역 사이에 형성되어 있다.
제1 전극은 제1 부분과 제2 부분을 갖는다. 제1 부분은 제1 반도체 영역에 접속되어 있다. 제2 부분은 제1 부분에 대하여 제4 반도체 영역측에 형성되어 있다. 제1 전극은 제1 반도체 영역 상 및 제2 반도체 영역 상에 설치되어 있다. 제1 전극은 제4 반도체 영역 주위에 설치되어 있다.
본 발명에 의하면, 종단부 영역에 있어서의 전계의 집중을 억제 가능한 반도체 장치가 제공된다.
도 1은 제1 실시 형태에 따른 반도체 장치를 도시하는 평면도이다.
도 2는 제1 실시 형태에 따른 반도체 장치의 일부를 도시하는 평면도이다.
도 3은 도 2의 A-A' 단면도이다.
도 4는 도 2의 B-B' 단면도이다.
도 5는 도 2의 C-C' 단면도이다.
도 6의 (A) 내지 (C)는 반도체 장치에 있어서의 전위의 분포를 시뮬레이션한 결과를 도시하는 도면이다.
도 7은 제1 실시 형태의 제1 변형예에 따른 반도체 장치의 일부를 도시하는 평면도이다.
도 8은 도 7의 A-A' 단면도이다.
도 9는 제1 실시 형태의 제2 변형예에 따른 반도체 장치의 일부를 도시하는 평면도이다.
도 10은 제1 실시 형태의 제3 변형예에 따른 반도체 장치의 일부를 도시하는 평면도이다.
도 11은 제1 실시 형태의 제4 변형예에 따른 반도체 장치의 일부를 도시하는 평면도이다.
도 12는 제2 실시 형태에 따른 반도체 장치의 일부를 도시하는 평면도이다.
도 13은 도 12의 A-A' 단면도이다.
도 14는 도 12의 B-B' 단면도이다.
이하에, 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 간의 크기의 비율 등은 반드시 현실의 것과 동일하다고는 할 수 없다. 동일한 부분을 나타내는 경우여도, 도면에 따라 서로의 치수나 비율이 달리 표현되는 경우도 있다.
본원 명세서와 각 도면에 있어서, 이미 설명한 것과 마찬가지의 요소에는 동일한 부호를 붙여, 상세한 설명은 적절히 생략한다.
각 실시 형태의 설명에는 XYZ 직교 좌표계를 사용한다. 구조체 S의 주면에 대하여 평행인 방향이고 서로 직교하는 2방향을 X 방향(제1 방향) 및 Y 방향(제2 방향)이라고 하고, 이들 X 방향 및 Y 방향의 양쪽에 대하여 직교하는 방향을 Z 방향이라고 한다.
이하에서 설명하는 각 실시 형태에 대하여, 각 반도체 영역의 p형과 n형을 반전시켜 각 실시 형태를 실시해도 된다.
(제1 실시 형태)
제1 실시 형태에 따른 반도체 장치(100)에 대하여, 도 1 내지 도 5를 이용하여 설명한다.
도 1은 제1 실시 형태에 따른 반도체 장치(100)를 도시하는 평면도이다.
도 2는 제1 실시 형태에 따른 반도체 장치(100)의 일부를 도시하는 평면도이다.
도 3은 도 2의 A-A' 단면도이다.
도 4는 도 2의 B-B' 단면도이다.
도 5는 도 2의 C-C' 단면도이다.
도 1 및 도 2에서는, n형 반도체층(11), p형 반도체 영역(12), 제1 전극(34) 및 EQPR 전극(36) 이외의 구성은 생략되어 있다.
제1 실시 형태에 따른 반도체 장치(100)는, 예를 들어 MOSFET이다.
제1 실시 형태에 따른 반도체 장치는, 구조체(구조체 S)와, 게이트 전극과, 게이트 절연층과, 드레인 전극과, 소스 전극과, 필드 플레이트 전극과, 제1 전극(제1 전극(34))과, 제2 전극(EQPR 전극(36))과, 제4 전극(필드 플레이트 전극(14))을 갖는다.
구조체는, 제1 도전형의 제1 반도체층(n형 반도체층(11))과, 복수의 제2 도전형의 제2 반도체 영역(p형 반도체 영역(12))과, 제2 도전형의 제3 반도체 영역(베이스 영역(20))과, 제1 도전형의 제4 반도체 영역(소스 영역(22))과, 제2 도전형의 제5 반도체 영역(p형 반도체 영역(40))과, 제1 도전형의 제6 반도체 영역(n형 반도체 영역(42))과, 제1 도전형의 제7 반도체 영역(드레인 영역(10))을 갖는다.
구조체 S의 주성분은, 예를 들어 실리콘이다. 구조체 S는 표면 S1과 이면 S2를 갖는다. 구조체 S가 갖는 면 중, 소스 전극(32)측의 면을 표면 S1, 드레인 전극(30)측의 면을 이면 S2라고 한다.
구조체 S 중, 베이스 영역(20)이나 소스 영역(22)을 포함하는, MOSFET이 형성된 영역을 소자 영역(1)이라고 칭한다. 구조체 S 중, 소자 영역(1) 이외의 영역을 종단부 영역(2)이라고 칭한다. 도 1에 도시한 바와 같이 종단부 영역(2)은 소자 영역(1) 주위에 형성되어 있다.
도 3에 도시한 바와 같이 드레인 영역(10)은 구조체 S의 이면 S2측에 형성되어 있다. 드레인 영역(10)은 소자 영역(1) 및 종단부 영역(2)의 양쪽에 형성되어 있다. 드레인 영역(10)은 n형 반도체 영역이다. 드레인 영역(10)은 드레인 전극(30)과 전기적으로 접속되어 있다.
n형 반도체층(11)은 소자 영역(1) 및 종단부 영역(2)에 있어서, 드레인 영역(10) 상에 형성되어 있다. n형 반도체층(11)의 n형 캐리어 농도는 드레인 영역(10)의 n형 캐리어 농도보다도 낮다.
n형 반도체층(11)은, X 방향에 있어서 p형 반도체 영역(12) 사이에 형성된, 복수의 필러 부분(제1 반도체 영역)(111)을 갖는다. 각각의 필러 부분(111)은 Y 방향으로 연장되어 있다.
p형 반도체 영역(12)은 소자 영역(1) 및 종단부 영역(2)에 있어서, n형 반도체층(11) 내에 선택적으로 형성되어 있다. 본 실시 형태에 있어서, p형 반도체 영역(12)은 X 방향에 있어서 복수 형성되어 있다. p형 반도체 영역(12)은, n형 반도체층(11)의 필러 부분(111)과 X 방향에 있어서 교대로 형성되어 있다. p형 반도체 영역(12)은, 예를 들어 X 방향에 있어서 등간격으로 형성되어 있다. 각각의 p형 반도체 영역(12)은 Y 방향으로 연장되어 있다.
필러 부분(111)과 p형 반도체 영역(12)은 슈퍼정션 구조를 형성하고 있다.
필러 부분(111)의 n형 캐리어 농도와 p형 반도체 영역(12)의 p형 캐리어 농도는 같아도 되고 달라도 된다.
필러 부분(111)의 n형 캐리어 농도는 n형 반도체층(11) 하부의 n형 캐리어 농도보다도 높아도 되고, n형 반도체층(11)의 하부의 n형 캐리어 농도와 같아도 된다.
베이스 영역(20)은, p형 반도체 영역(12) 상에 형성된 p형 반도체 영역이다. 베이스 영역(20)은 소자 영역(1)에 형성되어 있다.
소스 영역(22)은 구조체 S의 표면 S1 부분에 있어서, 베이스 영역(20) 상에 선택적으로 형성되어 있다. 소스 영역(22)은 소자 영역(1)에 형성되어 있다. 소스 영역(22)은 n형 반도체 영역이다. 소스 영역(22)의 n형 캐리어 농도는, n형 반도체층(11)의 n형 캐리어 농도 및 필러 부분(111)의 n형 캐리어 농도보다도 높다. 소스 영역(22)의 n형 캐리어 농도는 베이스 영역(20)의 p형 캐리어 농도보다도 높다.
게이트 전극(24)은 게이트 절연층(26)을 개재하여, 적어도 베이스 영역(20)과 대면하고 있다. 즉, 게이트 절연층(26)의 적어도 일부는, 베이스 영역(20)과 게이트 전극(24) 사이에 형성되어 있다. 게이트 전극(24)은 게이트 절연층(26)을 개재하여, 또한 필러 부분(111) 및 소스 영역(22)과 대면하고 있어도 된다. 게이트 전극(24)은, 예를 들어 다결정 실리콘을 포함한다.
표면 S1 상에는 소스 전극(32)이 설치되어 있다. 소스 영역(22)은 소스 전극(32)과 전기적으로 접속되어 있다. 게이트 전극(24)과 소스 전극(32) 사이에는 절연층(28)이 형성되어 있다. 게이트 전극(24)은 절연층(28)에 의하여 소스 전극(32)과 전기적으로 분리되어 있다.
드레인 전극(30)에, 소스 전극(32)에 대하여 플러스 전압이 인가된 상태에서, 게이트 전극(24)에 역치 이상의 전압이 가해짐으로써 MOSFET이 온 상태로 된다. 이때, 베이스 영역(20)의 게이트 절연층(26) 근방의 영역에 채널(반전층)이 형성된다.
MOSFET이 오프 상태이고, 또한 소스 전극(32)의 전위에 대하여 드레인 전극(30)에 플러스 전위가 인가되어 있을 때는, 필러 부분(111)과 p형 반도체 영역(12)의 pn 접합면으로부터 필러 부분(111) 및 p형 반도체 영역(12)으로 공핍층이 퍼진다. 필러 부분(111) 및 p형 반도체 영역(12)이 필러 부분(111)과 p형 반도체 영역(12)의 접합면에 대하여 연직 방향으로 공핍화되어, 필러 부분(111)과 p형 반도체 영역(12)의 접합면에 대하여 평행 방향의 전계 집중을 억제하기 때문에, 높은 내압이 얻어진다.
베이스 영역(20) 및 소스 영역(22)에 대하여, 구조체 S의 외측 테두리측에는 필드 플레이트 전극(14)이 설치되어 있다. 필드 플레이트 전극(14)은 절연층(16)을 개재하여 필러 부분(111) 상 및 p형 반도체 영역(12) 상에 설치되어 있다. 필드 플레이트 전극(14)은, 예를 들어 소자 영역(1)으로부터 종단부 영역(2)을 향하는 방향에 있어서 복수 설치되어 있다.
필드 플레이트 전극(14)은 전위가 플로팅인 전극이다. 필드 플레이트 전극(14)은, 예를 들어 불순물을 포함하는 다결정 실리콘을 포함한다. 필드 플레이트 전극(14)은, 예를 들어 필러 부분(111) 및 p형 반도체 영역(12)의 경계에 있어서의 전계 강도를 저감시키기 위하여 설치된다.
필드 플레이트 전극(14)은 절연층(18)으로 덮여 있다.
p형 반도체 영역(40)은 종단부 영역(2)의 일부에 있어서, n형 반도체층(11) 내에 형성되어 있다. p형 반도체 영역(40)은 복수의 p형 반도체 영역(12) 주위에 형성되어 있다.
n형 반도체 영역(42)은 p형 반도체 영역(40) 상에 선택적으로 형성되어 있다. n형 반도체 영역(42)은 p형 반도체 영역(40)과 n형 반도체층(11)의 경계의 근방에 형성되어 있다. n형 반도체 영역(42)의 n형 캐리어 농도는, 예를 들어 p형 반도체 영역(40)의 p형 캐리어 농도보다도 높다.
n형 반도체 영역(42) 상에는 인출 전극(38)이 설치되어 있다. 인출 전극(38)은 n형 반도체 영역(42)과 전기적으로 접속되어 있다.
도 1에 도시한 바와 같이 EQPR(Equivalent Potential Ring) 전극(36)은, 종단부 영역(2)에 있어서 소자 영역(1)을 둘러싸도록 설치되어 있다. EQPR 전극(36)은 n형 반도체층(11) 상에 설치되며, 복수의 필드 플레이트 전극(14) 주위에 설치되어 있다. EQPR 전극(36)은 인출 전극(38)을 통하여 n형 반도체 영역(42)과 전기적으로 접속되어 있다. EQPR 전극(36)은, 예를 들어 다결정 실리콘을 포함한다.
인출 전극(38)은, 예를 들어 n형 반도체 영역(42) 및 EQPR 전극(36)과 마찬가지로, 종단부 영역(2)에 있어서 환상으로 설치되어 있다. EQPR 전극(36), 인출 전극(38), p형 반도체 영역(40) 및 n형 반도체 영역(42)은, 드레인 전극(30)에 전압이 인가되면 EQPR 전극(36)이 드레인 전극(30)과 동일한 전위로 되도록 구성되어 있다.
제1 전극(34)은 종단부 영역(2)에 있어서 필러 부분(111) 상 및 p형 반도체 영역(12) 상에 설치되어, 도 1에 도시한 바와 같이 X-Y 면을 따라 소자 영역(1)을 둘러싸고 있다. 제1 전극(34)은 소스 전극(32)과 EQPR 전극(36) 사이에 위치하고 있다. 제1 전극(34)은, 예를 들어 다결정 실리콘을 포함한다. 제1 전극(34)은 금속 재료를 포함하고 있어도 된다.
도 2 내지 도 5에 도시한 바와 같이 제1 전극(34)은, 제1 부분(341)과, 제2 부분(342)을 갖는다. 제1 부분(341)은 n형 반도체층(11)과 접속되어 있다. 구체적으로는, 제1 부분(341)은 n형 반도체층(11)의 필러 부분(111)과 접하고 있다. 제1 부분(341)은 p형 반도체 영역(12)과는 접하고 있지 않다. 제2 부분(342)은 제1 전극(34) 중, 제1 부분(341)에 대하여 소스 영역(22)(소자 영역(1))측에 형성된 부분이다.
제1 부분(341)은, 예를 들어 도 2에 도시한 바와 같이 X 방향에 있어서 복수 형성되어 있다. 복수의 제1 부분(341) 중, X 방향의 단부에 위치하는 제1 부분(341a)은 Y 방향으로 연장되어 있다. 제1 부분(341)의 X 방향에 있어서의 길이는, 예를 들어 도 2에 도시한 바와 같이 제1 부분(341a)의 X 방향에 있어서의 길이보다도 길다. 단, 제1 부분(341)의 X 방향에 있어서의 길이는, 제1 부분(341a)의 X 방향에 있어서의 길이 이하여도 된다.
도 2에 도시하는 예에 있어서, 제1 전극(34)은, X 방향으로 연장되는 제1 영역(34a)과, Y 방향으로 연장되는 제2 영역(34b)을 갖는다. 제1 영역(34a)은 복수의 제1 부분(341)을 갖는다. 제2 영역(34b)은, Y 방향으로 연장되는 제1 부분(341a)의 적어도 일부를 포함한다.
제1 영역(34a)에 있어서, 제1 부분(341)은, Z 방향에서 보았을 경우에 제1 영역(34a)과 중첩되는 각각의 필러 부분(111)에 대응하여 형성되어 있다. 제1 부분(341)은 제1 영역(34a)에 있어서, 일부의 필러 부분(111) 상에만 형성되어 있어도 된다. 또는 제1 전극(34)은 제1 부분(341a)만을 갖고, 제1 영역(34a)에 있어서 제1 부분(341)을 갖고 있지 않아도 된다.
도 2 내지 도 5에 도시한 바와 같이 제1 영역(34a)에 있어서, 제1 부분(341)의 적어도 일부는, Y 방향에 있어서 필드 플레이트 전극(14)끼리의 사이에 형성되어 있다. 제2 영역(34b)에 있어서, Y 방향으로 연장되는 제1 부분(341a)의 적어도 일부는, X 방향에 있어서 필드 플레이트 전극(14)끼리의 사이에 형성되어 있다. 도 3 및 도 5에 도시한 바와 같이, 복수의 필드 플레이트 전극(14) 중 적어도 하나의 필드 플레이트 전극(14)의 일부는, 예를 들어 n형 반도체층(11)과 제2 부분(342) 사이, 및 p형 반도체 영역(12)과 제2 부분(342) 사이에 설치되어 있다.
일례로서, 도 3 및 도 5에 도시한 바와 같이 제1 영역(34a)의 Y 방향의 길이 L1은, 제2 영역(34b)의 X 방향의 길이 L2보다 길다. 제1 영역(34a)에 있어서의 제2 부분(342)의 Y 방향의 길이 L3은, 제2 영역(34b)에 있어서의 제2 부분(342)의 X 방향의 길이 L4보다 길다.
단, 길이 L1은 길이 L2 이하여도 된다. 길이 L3은 길이 L4 이하여도 된다.
일례로서, 도 4 및 도 5에 도시한 바와 같이 제1 영역(34a)에 있어서, 제1 부분(341)의 Y 방향의 길이 L5는 X 방향의 길이 L6보다도 길다. 단, 길이 L5는 길이 L6 이하여도 된다.
제1 영역(34a)과 소자 영역(1) 사이의 Y 방향의 거리는, 예를 들어 제2 영역(34b)과 소자 영역(1) 사이의 X 방향의 거리보다도 짧다. 따라서 일례로서, 도 3 및 도 5에 도시한 바와 같이, 제1 영역(34a)과 베이스 영역(20) 사이의 Y 방향의 거리 L7은, 제2 영역(34b)과 베이스 영역(20) 사이의 X 방향의 거리 L8보다도 짧다. 단, 거리 L7은 거리 L8 이상이어도 된다.
다음으로, 본 실시 형태에 의한 작용 및 효과에 대하여 설명한다.
반도체 장치(100)가, 제1 부분(341) 및 제2 부분(342)을 갖는 제1 전극(34)을 구비함으로써, 반도체 장치(100)에 있어서의 내압의 저하를 억제하는 것이 가능해진다.
이는, 이하의 이유에 따른다.
n형 반도체층(11)의 필러 부분(111)과 p형 반도체 영역(12)을 포함하는 슈퍼정션 구조를, 소스 영역(22)이 형성된 소자 영역(1)과, 소자 영역(1) 주위에 형성된 종단부 영역(2)의 양쪽에 형성함으로써, 반도체 장치에 있어서의 내압을 높일 수 있다. 그러나 전계가 종단부 영역(2)으로 퍼지면, 종단부 영역(2)에 있어서 전계의 집중이 발생하여 내압이 저하될 가능성이 있다.
이에 비하여, 제1 전극(34)을 갖는 반도체 장치의 경우, 제2 부분(342)의 전위를, 복수의 필러 부분(111) 중, 제1 부분(341)과 접속된 필러 부분(111)의 전위와 거의 같게 하는 것이 가능해진다. 필러 부분(111)의 전위와 같은 전위를 갖는 도전체가 제1 부분(341)보다도 소스 영역(22)측에 설치됨으로써, 제1 부분(341)에 대하여 소스 영역(22)이 형성된 측과 반대측으로의 전계의 성장이 억제된다. 그 결과, 종단부 영역(2)에 있어서의 전계의 집중이 억제된다.
반도체 장치에 있어서의 아발란치 내량을 높이기 위하여, p형 반도체 영역(12)의 p형 캐리어 농도를 필러 부분(111)의 n형 캐리어 농도보다도 높이는 경우가 있다. 이와 같은 구성을 채용하면, 전계가 보다 종단부 영역(2)으로 퍼지기 쉬워져, 종단부 영역(2)에 있어서 전계의 집중이 발생할 가능성이 보다 높아진다.
본 실시 형태를, p형 반도체 영역(12)의 p형 캐리어 농도가 필러 부분(111)의 n형 캐리어 농도보다도 높은 반도체 장치에 적용함으로써, 아발란치 내량을 개선하면서 종단부 영역(2)에 있어서의 전계의 집중을 억제하는 것이 가능해진다.
반도체 장치(100)가, 종단부 영역(2)에 있어서 p형 반도체 영역(40), n형 반도체 영역(42) 및 EQPR 전극(36)을 갖는 경우, 공핍층이 반도체 장치의 외주로 퍼지는 것을 억제할 수 있다. 이로 인하여 반도체 장치 외주의, 예를 들어 다이싱된 면으로부터의 누설 전류를 억제할 수 있다.
그러나 한편, 필러 부분(111)과 p형 반도체 영역(12)에 의하여 전계가 종단부 영역(2)에 퍼지기 쉽기 때문에, EQPR 전극(36)에 의한 전계 신장의 억제와의 시너지 효과에 의하여, 최외주에 위치하는 p형 반도체 영역(12)에 있어서, 또는 EQPR 전극(36)의 단부에 있어서 전계의 집중이 발생하기 쉬워진다.
또한 반도체 장치에 전압이 인가되면, 절연층 등에 포함되는 음이온이나 외부로부터 인입한 음이온이, 전계를 따라 반도체 장치 내에서 이동하는 경우가 있다. 이 경우, EQPR 전극(36)의 소스 영역(22)측의 단부에 전계가 더 집중되게 된다.
본 실시 형태를, EQPR 전극(36)을 갖는 반도체 장치에 적용함으로써, 반도체 장치의 외주로의 전계의 확대를 억제하면서, 최외주의 p형 반도체 영역(12)에 있어서의 전계의 집중을 억제하는 것이 가능해진다.
이 점에 대하여, 도 6을 이용하여 보다 구체적으로 설명한다.
도 6은 반도체 장치에 있어서의 전위의 분포를 시뮬레이션한 결과를 도시하는 도면이다. 구체적으로는, 도 6의 (A)는 제1 비교예의 반도체 장치에 있어서의 전위 분포의 시뮬레이션 결과이고, 도 6의 (B)는 제2 비교예의 반도체 장치에 있어서의 전위 분포의 시뮬레이션 결과이다. 도 6의 (C)는 본 실시 형태의 반도체 장치에 있어서의 전위 분포의 시뮬레이션 결과이다.
도 6의 (A)에 도시하는 반도체 장치는 슈퍼정션 구조와 EQPR 전극 EL1을 갖는다. 도 6의 (B)에 도시하는 반도체 장치는 슈퍼정션 구조와 EQPR 전극 EL1 외에, 전위가 플로팅인 전극 EL2를 갖는다. 도 6의 (C)에 도시하는 반도체 장치는 제1 전극(34) 및 EQPR 전극(36)을 갖는다.
도 6의 (A)에 도시한 바와 같이, 전계는 반도체 장치의 외주를 향하여 퍼져 있다. 한편, EQPR 전극 EL1에 의하여, 반도체 장치의 외주에 있어서 전계의 확대가 억제되어 있다. 그 결과, EQPR 전극 EL1의 단부에 있어서 전계가 집중되어 있다. 게다가 반도체 장치에 전압이 인가되어 음이온이 EQPR 전극 EL1에 유인되었을 경우, EQPR 전극 EL1의 단부에 있어서 한층 더 전계의 집중이 발생한다.
도 6의 (B)에 도시하는 반도체 장치에서는, 전극 EL2에 의하여, 반도체 장치 외주로의 전계의 확대가 억제되어 있다. 그러나 이 상태에서 반도체 장치에 전압이 인가되면, 음이온은 EQPR 전극 EL1의 단부 외에, 전극 EL2의 단부에도 유인된다. 그 결과, 도 6의 (B)에 도시하는 상태보다도 더 전극 EL2의 소자 영역측의 단부 근방에 있어서 전계의 집중이 발생하여, 내압의 열화가 발생할 가능성이 있다.
도 6의 (C)에 도시하는, 본 실시 형태에 따른 반도체 장치에서는, EQPR 전극(36)의 단부에 있어서의 전계의 집중이 충분히 완화되어 있음을 알 수 있다. 본 실시 형태에 따른 반도체 장치에서는, 제1 전극(34)은 필러 부분(111)에 접속되어 있다. 이로 인하여, 반도체 장치에 전압이 인가되어 음이온이 제1 전극(34)에 유인되었을 경우에도, 음이온에 의한 제1 전극(34)의 전위의 변화를 억제할 수 있다. 따라서 도 6의 (B)와 달리, 도 6의 (C)에 도시하는 상태로부터, 제1 전극(34)의 소자 영역측의 단부에 근방에 있어서 한층 더 전계의 집중은 발생하기 어렵다.
이상과 같이 본 실시 형태에 의하면, 반도체 장치가 EQPR 전극을 구비하는 경우에도, 소자 영역과 EQPR 전극 사이에 설치된 전극에 있어서의 전계의 집중을 억제하여, 내압의 저하를 억제하는 것이 가능해진다.
본 실시 형태는, 필러 부분(111)과 p형 반도체 영역(12)이 일 방향으로 연장되는 구성을 갖는 반도체 장치에 적절히 사용할 수 있다. 이와 같은 구성을 갖는 반도체 장치에 있어서, 제조 불균일 등에 의하여 p형 반도체 영역(12)의 p형 캐리어 농도가 필러 부분(111)의 n형 캐리어 농도보다도 높아져 버리면, 전계는, 필러 부분(111) 및 p형 반도체 영역(12)이 연장되어 있는 방향에 있어서 더 연장되기 쉬워진다. 이 때문에, 종단부 영역(2)에 있어서 전계의 집중이 발생할 가능성이 한층 더 높아진다. 따라서 반도체 장치의 종단부 영역에 있어서의 전계의 집중을 억제하는 본 실시 형태는, 이러한 경우에 특히 유효하다.
필러 부분(111) 및 p형 반도체 영역(12)이 일 방향으로 연장되는 구성을 갖는 반도체 장치에 있어서, 제1 전극(34)이, 이하에 설명하는 구성 중 적어도 어느 하나의 구성을 가짐으로써, 한층 더 반도체 장치의 내압 저하를 억제하는 것이 가능해진다.
첫 번째는, 제1 영역(34a)에 있어서의 제2 부분(342)의 Y 방향의 길이 L3이, 제2 영역(34b)에 있어서의 제2 부분(342)의 X 방향의 길이 L4보다도 길다.
두 번째는, 제1 영역(34a)과 게이트 전극(24) 사이의 Y 방향의 거리 L7이, 제2 영역(34b)과 게이트 전극(24) 사이의 X 방향의 거리 L8보다도 짧다.
상기 구성 중 적어도 어느 하나를 채용함으로써, 제1 부분(341)이 접속된 필러 부분(111)과 동일한 전위인 제2 부분(342)의 선단부를, 소자 영역(1)에 더 가까운 위치에 형성하는 것이 가능해진다. 이로 인하여, 필러 부분(111) 및 p형 반도체 영역(12)이 연장되어 있는, 전계가 연장되기 쉬운 방향에 있어서의 전계의 성장을 적절히 억제하는 것이 가능해진다. 그 결과, 일 방향으로 연장되는 필러 부분(111), 및 p형 반도체 영역(12)을 갖는 반도체 장치의 종단부 영역에 있어서의 내압의 저하를 억제하는 것이 가능해진다.
상기 첫 번째 구성과 두 번째 구성을 조합함으로써, 필러 부분(111) 및 p형 반도체 영역(12)이 연장되어 있는 방향에 있어서의 전계의 성장을 한층 더 억제하는 것이 가능해진다.
제1 전극(34)을 형성할 때, 예를 들어 포토리소그래피 공정에 있어서의 노광 위치의 위치 어긋남 등에 의하여, 제1 부분(341)의 위치에 변동이 발생할 가능성이 있다. 제1 부분(341)의 위치가 변동되어 제1 부분(341)이 p형 반도체 영역(12)과 접하면, 제1 부분(341)이 필러 부분(111)에만 접하고 있는 경우에 비하여 제2 부분(342)의 전위가 높아져 버린다. 이 때문에, 종단부 영역(2)에 있어서의 전계의 집중을 조장해 버릴 가능성이 있다.
이에 비하여 제1 영역(34a)에 있어서, 제1 부분(341)의 Y 방향의 길이 L5를, X 방향의 길이 L6보다도 길게 함으로써, 제1 부분(341)과 필러 부분(111)의 접촉 면적을 확보하면서, 제1 부분(341)이 p형 반도체 영역(12)과 접촉할 가능성을 저감시키는 것이 가능해진다.
(제1 실시 형태의 제1 변형예)
제1 실시 형태의 제1 변형예에 따른 반도체 장치(110)에 대하여, 도 7 및 도 8을 이용하여 설명한다.
도 7은, 제1 실시 형태의 제1 변형예에 따른 반도체 장치(110)의 일부를 도시하는 평면도이다.
도 8은 도 7의 A-A' 단면도이다.
도 7에 도시한 바와 같이, p형 반도체 영역(12)은 X 방향 및 Y 방향에 있어서 복수 형성되어 있다. 복수의 p형 반도체 영역(12)은 도 7에 도시하는 배치에 한정되지 않으며, 예를 들어 지그재그 배열을 갖고 있어도 된다. X 방향으로 형성된 p형 반도체 영역(12)의 수는, Y 방향으로 형성된 p형 반도체 영역(12)의 수와 달라도 되고 같아도 된다. p형 반도체 영역(12)의 X 방향의 길이는, 예를 들어 Y 방향의 길이와 같다.
도 7 및 도 8에 도시한 바와 같이, n형 반도체층(11)은 Z 방향에 직교하고, 또한 X 방향 및 Y 방향에 교차하는 방향에 있어서, p형 반도체 영역(12) 사이에 위치하는 필러 부분(111)을 갖는다. 그리고 제1 전극(34)은, 필러 부분(111)에 접하는 제1 부분(341)을 갖는다.
도 7에 도시한 바와 같이 제1 전극(34)은, 예를 들어 제1 부분(341)을 X 방향 및 Y 방향에 있어서 복수 갖는다. 단, 이 예에 한정되지 않으며, 제1 전극(34)은, X 방향 또는 Y 방향으로 연장되는 제1 부분(341)을 갖고 있어도 된다. 제1 부분(341)은 Z 방향에서 보았을 경우에, X 방향에 있어서의 p형 반도체 영역(12) 사이, 및 Y 방향에 있어서의 p형 반도체 영역(12) 사이에 형성되어 있어도 된다. 즉, 제1 전극(34)은 n형 반도체층(11) 중, X 방향에 있어서 인접하는 p형 반도체 영역(12) 사이에 위치하는 부분, 및 Y 방향에 있어서 인접하는 p형 반도체 영역(12) 사이에 위치하는 부분과 접하고 있어도 된다.
제1 전극(34)에 대해서는, 제1 실시 형태에서 설명한 다양한 구성을 더 채용 가능하다.
본 변형예에 있어서도, 종단부 영역(2)에 있어서의 전계의 집중을 억제하는 것이 가능하다.
또한 본 변형예에 의하면, X 방향 및 Y 방향에 있어서 p형 반도체 영역(12)이 균일하게 형성되어 있기 때문에, Y 방향에 있어서의 전계가 연장되는 방식이, X 방향에 있어서의 전계의 연장하는 방식과 같아진다. 따라서 제1 전극(34), EQPR 전극(36) 또는 필드 플레이트 전극(14)의 위치 및 크기 등을, 방향에 좌우되지 않고 종단부 영역(2)에 있어서 균일하게 설계할 수 있어, 이 부재의 설계를 용이하게 행하는 것이 가능해진다.
(제1 실시 형태의 제2 변형예)
도 9는, 제1 실시 형태의 제2 변형예에 따른 반도체 장치(120)의 일부를 도시하는 평면도이다.
본 변형예에 있어서, p형 반도체 영역(12)은 Z 방향에서 보았을 경우에 환상이고, 또한 사각형이다. p형 반도체 영역(12)은, 구조체 S의 중심으로부터 외주를 향하는 방향에 있어서 복수 형성되어 있다. 제1 전극(34)도 p형 반도체 영역(12)과 마찬가지로, Z 방향에서 보았을 경우에 환상이고 사각형이다. 제1 전극(34)은 소자 영역(1) 주위에 설치되어 있다.
제1 전극(34) 중, X 방향으로 연장되는 영역(34a)은, X 방향으로 연장되는 제1 부분(341)을 갖는다. 영역(34a)은, X 방향에 있어서 복수 형성된 제1 부분(341)을 갖고 있어도 된다.
제1 전극(34) 중, Y 방향으로 연장되는 영역(34b)은, Y 방향으로 연장되는 제1 부분(341)을 갖는다. 영역(34b)은, Y 방향에 있어서 복수 형성된 제1 부분(341)을 갖고 있어도 된다.
본 변형예에 있어서도, 종단부 영역(2)에 있어서의 전계의 집중을 억제하는 것이 가능하다.
또한 본 변형예에 있어서도, Y 방향에 있어서의 전계가 연장되는 방식이, X 방향에 있어서의 전계가 연장되는 방식과 같아지기 때문에, 제1 전극(34)의 설계가 용이해진다.
(제1 실시 형태의 제3 변형예)
도 10은, 제1 실시 형태의 제3 변형예에 따른 반도체 장치(130)의 일부를 도시하는 평면도이다.
본 변형예에 있어서, p형 반도체 영역(12)은 Z 방향에서 보았을 경우에 환상이다. p형 반도체 영역(12)은, 구조체 S의 중심으로부터 외주를 향하는 방향에 있어서 복수 형성되어 있다. 제1 전극(34) 및 제1 부분(341)도 p형 반도체 영역(12)과 마찬가지로, Z 방향에서 보았을 경우에 환상이다. 제1 전극(34)은 소자 영역(1) 주위에 설치되어 있다.
본 변형예에 있어서도, 종단부 영역(2)에 있어서의 전계의 집중을 억제하는 것이 가능하다.
(제1 실시 형태의 제4 변형예)
도 11은, 제1 실시 형태의 제4 변형예에 따른 반도체 장치(140)의 일부를 도시하는 평면도이다.
본 변형예에 있어서, p형 반도체 영역(12)은 일부가 X 방향으로 연장되고, 다른 일부가 Y 방향으로 연장되어 있다. 예를 들어 소자 영역(1)에는, Y 방향으로 연장되는 p형 반도체 영역(12)만이 형성되고, 종단부 영역(2)에는, Y 방향으로 연장되는 p형 반도체 영역(12)과, X 방향으로 연장되는 p형 반도체 영역(12)이 형성되어 있다.
제1 전극(34) 중, X 방향으로 연장되는 영역(34a)의 적어도 일부는, Y 방향으로 연장되는 p형 반도체 영역(12) 상에 형성되어 있다. 영역(34a)은, X 방향에 있어서 복수 형성된 제1 부분(341)을 갖는다.
제1 전극(34) 중, Y 방향으로 연장되는 영역(34b)의 적어도 일부는, X 방향으로 연장되는 p형 반도체 영역(12) 상에 형성되어 있다. 영역(34b)은, Y 방향에 있어서 복수 형성된 제1 부분(341)을 갖는다.
본 변형예에 있어서도, 종단부 영역(2)에 있어서의 전계의 집중을 억제하는 것이 가능하다.
(제2 실시 형태)
제2 실시 형태에 따른 반도체 장치(200)에 대하여, 도 12 내지 도 14을 이용하여 설명한다.
도 12는 제2 실시 형태에 따른 반도체 장치(200)의 일부를 도시하는 평면도이다.
도 13은 도 12의 A-A' 단면도이다.
도 14는 도 12의 B-B' 단면도이다.
반도체 장치(200)는, 반도체 장치(100)와 비교하여, 예를 들어 제3 전극(35)을 더 구비하는 점에서 상이하다. 반도체 장치(200)에 있어서의 제3 전극(35) 이외의 구성에 대해서는, 반도체 장치(100)와 마찬가지의 구성을 채용 가능하다.
제3 전극(35)은 n형 반도체층(11) 상 및 p형 반도체 영역(12) 상에 있어서, 소자 영역(1) 주위에 설치되어 있다. 제3 전극(35)은 제1 전극(34) 주위에 설치되어, EQPR 전극(36)에 의하여 둘러싸여 있다.
도 13 및 도 14에 도시한 바와 같이, 제3 전극(35)은 제1 전극(34)과 마찬가지로, 필러 부분(111)과 접속된 제3 부분(353)과, 제3 부분(353)보다도 소스 영역(22)측에 형성된 제4 부분(354)을 갖는다.
제3 부분(353)에 있어서는, 제1 부분(341)과 마찬가지의 다양한 구성을 채용 가능하다. 제4 부분(354)에 있어서는, 제2 부분(342)과 마찬가지의 다양한 구성을 채용 가능하다.
제3 전극(35)은, X 방향으로 연장되는 제3 영역(35c)과, Y 방향으로 연장되는 제4 영역(35d)을 갖는다. 제3 영역(35c)에 있어서의 제4 부분(354)의 폭은, 제1 영역(34a)에 있어서의 제2 부분(342)의 폭과 같아도 되고 달라도 된다. 제4 영역(35d)에 있어서의 제4 부분(354)의 폭은, 제2 영역(34b)에 있어서의 제2 부분(342)의 폭과 같아도 되고 달라도 된다.
제1 전극(34)과 제3 전극(35) 사이의 Y 방향에 있어서의 거리 L10은, 예를 들어 제1 전극(34)과 제3 전극(35) 사이의 X 방향에 있어서의 거리 L9보다도 짧다. 단, 거리 L10은 거리 L9 이상이어도 된다.
반도체 장치(200)가 제1 전극(34) 외에 제3 전극(35)을 더 구비함으로써, 종단부 영역(2)에 있어서의 전계의 집중을 한층 더 억제하는 것이 가능해진다.
본 실시 형태에 따른 반도체 장치는, 제1 전극(34) 및 제3 전극(35)과 마찬가지의 구성을 갖는, 소자 영역(1) 주위에 설치된 전극을 더 갖고 있어도 된다.
이상의 각 실시 형태에서 설명한, 각각의 반도체 영역 사이의 캐리어 농도의 비교는, 예를 들어 SCM(주사형 정전 용량 현미경)을 사용하여 확인할 수 있다.
이상, 본 발명의 몇 가지의 실시 형태를 예시했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하고 있지 않다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경 등을 행할 수 있다. 이들 실시 형태나 그 변형예는 발명의 범위나 요지에 포함됨과 함께, 특허 청구 범위에 기재된 발명과 그 균등의 범위에 포함된다. 또한 상술한 각 실시 형태는 서로 조합하여 실시할 수 있다.

Claims (15)

  1. 복수의 제1 반도체 영역을 포함하는 제1 도전형의 제1 반도체층;
    제2 도전형의 복수의 제2 반도체 영역 - 각각의 상기 제2 반도체 영역은 상기 제1 반도체 영역끼리의 사이에 형성되어 있음 - ;
    상기 제2 반도체 영역 상에 형성된 제2 도전형의 제3 반도체 영역;
    상기 제3 반도체 영역 상에 형성된 제1 도전형의 제4 반도체 영역;
    게이트 전극;
    상기 제3 반도체 영역과 상기 게이트 전극 사이에 형성된 절연층; 및
    상기 제4 반도체 영역 주위에 형성된 제1 전극
    을 구비하고,
    상기 제1 전극은 상기 제1 반도체 영역 상 및 상기 제2 반도체 영역 상에 위치하고,
    상기 제1 전극은,
    상기 제1 반도체 영역에 접속된 제1 부분 및
    상기 제1 부분에 대하여 상기 제4 반도체 영역측에 형성된 제2 부분
    을 포함하는, 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 반도체층 내에 형성되고 상기 복수의 제2 반도체 영역 주위에 위치하는 제2 도전형의 제5 반도체 영역과,
    상기 제5 반도체 영역 상에 형성된 제1 도전형의 제6 반도체 영역과,
    상기 제1 반도체층 상에 설치되어 상기 제6 반도체 영역과 접속되고 상기 제1 전극 주위에 위치하는 제2 전극
    을 더 구비한, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 반도체 영역과 상기 제2 반도체 영역은 제1 방향에 있어서 교대로 형성되고,
    상기 제1 반도체 영역 및 상기 제2 반도체 영역은, 상기 제1 방향과 직교하는 제2 방향으로 연장되어 있는, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 부분은 복수 형성되고,
    상기 복수의 제1 부분은 상기 제1 방향으로 늘어선, 반도체 장치.
  5. 제4항에 있어서,
    상기 복수의 제1 부분 중, 상기 제1 방향의 단부에 위치하는 상기 제1 부분은, 상기 제2 방향으로 연장되어 있는, 반도체 장치.
  6. 제4항에 있어서,
    상기 제1 전극은, 상기 제1 방향으로 연장된 제1 영역과, 상기 제2 방향으로 연장된 제2 영역을 포함하고,
    상기 제1 영역에 있어서의 상기 제2 부분의 상기 제2 방향의 길이는, 상기 제2 영역에 있어서의 상기 제2 부분의 상기 제1 방향의 길이보다도 긴, 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 영역과 상기 제3 반도체 영역 사이의 상기 제2 방향에 있어서의 거리는, 상기 제2 영역과 상기 제3 반도체 영역 사이의 상기 제1 방향에 있어서의 거리보다도 작은, 반도체 장치.
  8. 제1항에 있어서,
    상기 제1 전극 주위에 설치된 제3 전극을 더 구비하고,
    상기 제3 전극은 상기 제1 전극과 이격되고, 상기 제3 전극은 상기 제1 반도체 영역 상 및 상기 제2 반도체 영역 상에 위치하며,
    상기 제3 전극은,
    상기 제1 반도체 영역에 접속된 제3 부분 및
    상기 제3 부분에 대하여 상기 제4 반도체 영역측에 형성된 제4 부분
    을 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 제2 반도체 영역의 제2 도전형의 캐리어 농도는, 상기 제1 반도체 영역의 제1 도전형의 캐리어 농도보다도 높은, 반도체 장치.
  10. 제1항에 있어서,
    상기 제2 반도체 영역의 제2 도전형의 캐리어 농도는, 상기 제1 반도체 영역의 제1 도전형의 캐리어 농도와 같은, 반도체 장치.
  11. 제1항에 있어서,
    상기 제2 반도체 영역의 제2 도전형의 캐리어 농도는, 상기 제1 반도체 영역의 제1 도전형의 캐리어 농도보다 낮은, 반도체 장치.
  12. 제1항에 있어서,
    상기 제4 반도체 영역 주위 설치된 제4 전극을 더 구비하고,
    상기 제4 전극은 상기 제1 전극에 둘러싸이고, 상기 제4 전극은 상기 제1 전극, 상기 제1 반도체 영역 및 상기 제2 반도체 영역과 이격되며, 상기 제4 전극의 일부는, 상기 제1 반도체 영역과 상기 제2 반도체 영역과의 사이의 경계면과, 상기 제1 전극의 일부 사이에 위치하는, 반도체 장치.
  13. 제12항에 있어서,
    상기 제4 반도체 영역 상에 설치된 제5 전극을 더 구비하고,
    상기 제5 전극은 상기 제4 반도체 영역과 전기적으로 접속되고, 상기 제4 전극의 적어도 일부는 상기 제1 부분과 상기 제5 전극과의 사이에 위치하는, 반도체 장치.
  14. 제1항에 있어서,
    상기 복수의 제2 반도체 영역은 제1 방향, 및 상기 제1 방향에 직교하는 제2 방향으로 늘어선, 반도체 장치.
  15. 제1항에 있어서,
    각각의 상기 제2 반도체 영역은 환상인, 반도체 장치.
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