KR20160026623A - 반도체 장치 - Google Patents

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도모코 마츠다이
유이치 오시노
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가부시끼가이샤 도시바
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Abstract

본 발명의 실시 형태의 반도체 장치는, 제2 도전형의 제1 반도체 영역과, 제1 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제4 반도체 영역과, 제1 게이트 전극과, 제1 영역과, 제2 영역을 구비한다. 제1 게이트 전극은 제2 반도체 영역, 제3 반도체 영역 및 제4 반도체 영역에, 제1 절연막을 개재하여 형성되어 있다. 제1 영역은 제2 반도체 영역 중의, 제1 반도체 영역과 제3 반도체 영역 사이에 형성되어 있다. 제2 영역은 제2 반도체 영역 중의, 제1 영역과 제1 게이트 전극 사이에 형성되어 있다. 제2 영역의 제1 도전형의 캐리어 밀도는, 제1 영역의 제1 도전형의 캐리어 밀도보다도 낮다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명의 실시 형태는 반도체 장치에 관한 것이다.
본 출원은 일본 특허 출원 제2014-173984호(출원일: 2014년 8월 28일)를 기초 출원으로 하는 우선권을 향수한다. 본 출원은 상기 기초 출원을 참조함으로써 기초 출원의 모든 내용을 포함한다.
스위칭 소자로서, 예를 들어 절연 게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor, 이하 IGBT라고 함) 등의 반도체 장치가 사용된다.
IGBT에 있어서, 반도체 영역에 존재하는 캐리어에 의하여 게이트 전극에 유기되는 음전하는 작은 것이 바람직하다. 유기되는 음전하가 일정량 이상으로 되면 게이트 전압의 상승에 따라, 양전하가 아니라 음전하 쪽이 보다 많이 게이트에 축적되게 되는, 소위 부성(負性) 용량이 발생한다. 게이트 전극에 부성 용량이 발생하면, 게이트 전압의 발진이나 파괴 내량의 저하가 발생할 수 있다.
본 발명의 실시 형태는, 게이트 전극에 유기되는 음전하를 저감시키는 것이 가능한 반도체 장치를 제공한다.
실시 형태의 반도체 장치는, 제2 도전형의 제1 반도체 영역과, 제1 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제4 반도체 영역과, 제1 게이트 전극과, 제1 영역과, 제2 영역을 구비한다.
제2 반도체 영역은 제1 반도체 영역 위에 형성되어 있다.
제3 반도체 영역은 제2 반도체 영역 위에 형성되어 있다.
제4 반도체 영역은 제3 반도체 영역 위에 형성되어 있다.
제1 게이트 전극은 제2 반도체 영역, 제3 반도체 영역 및 제4 반도체 영역에, 제1 절연막을 개재하여 형성되어 있다.
제1 영역은 제2 반도체 영역 중의, 제1 반도체 영역과 제3 반도체 영역 사이에 형성되어 있다.
제2 영역은 제2 반도체 영역 중의, 제1 영역과 제1 게이트 전극 사이에 형성되어 있다. 제2 영역의 제1 도전형의 캐리어 밀도는, 제1 영역의 제1 도전형의 캐리어 밀도보다 낮다.
본 발명에 의하면, 게이트 전극에 유기되는 음전하를 저감시키는 것이 가능한 반도체 장치가 제공된다.
도 1은 제1 실시 형태의 반도체 장치의 일부의 평면도.
도 2의 (a) 및 (b)는 제1 실시 형태의 반도체 장치의 일부의 사시 단면도.
도 3은 제2 실시 형태의 반도체 장치의 일부의 사시 단면도.
도 4는 제3 실시 형태의 반도체 장치의 일부의 사시 단면도.
도 5는 제4 실시 형태의 반도체 장치의 일부의 사시 단면도.
도 6은 제5 실시 형태의 반도체 장치의 일부의 사시 단면도.
도 7의 (a) 및 (b)는 제6 실시 형태의 반도체 장치의 일부의 사시 단면도.
도 8은 제1 실시 형태의 반도체 장치의 시뮬레이션 결과를 나타내는 그래프도.
이하에 본 발명의 각 실시 형태에 대하여 도면을 참조하면서 설명한다.
또한 도면은 모식적 또는 개념적인 것이며, 각 부분의 두께와 폭의 관계, 부분 간의 크기의 비율 등은 반드시 현실의 것과 동일하다고는 할 수 없다. 또한 동일한 부분을 나타내는 경우에도, 도면에 따라 서로의 치수나 비율이 다르게 나타나는 경우도 있다.
또한 본원 명세서와 각 도면에 있어서, 기출 도면에 관하여 상술한 것과 마찬가지의 요소에는 동일한 부호를 붙이고, 상세한 설명은 적절히 생략한다.
(제1 실시 형태)
도 1은, 제1 실시 형태에 따른 반도체 장치의 일부의 평면도이다.
도 2의 (a)는 도 1에 있어서의 A-A' 단면을 포함하는 사시 단면도이고, 도 2의 (b)는 도 1에 있어서의 B-B' 단면을 포함하는 사시 단면도이다.
본 실시 형태에서는, 제1 도전형이 n형, 제2 도전형이 p형인 경우에 대하여 설명한다. 단, 제1 도전형을 p형으로 하고, 제2 도전형을 n형으로 해도 된다.
반도체 장치(100)는, 예를 들어 IGBT이다. 반도체 장치(100)는 제2 도전형의 제1 반도체 영역과, 제1 도전형의 제2 반도체 영역과, 제2 도전형의 제3 반도체 영역과, 제1 도전형의 제4 반도체 영역과, 제2 도전형의 제5 반도체 영역과, 제1 게이트 전극을 갖는다.
제1 반도체 영역은, 예를 들어 콜렉터 영역(19)이다. 제2 반도체 영역은, 예를 들어 n 베이스 영역(11)이다. 제3 반도체 영역은, 예를 들어 p 베이스 영역(15)이다. 제4 반도체 영역은, 예를 들어 이미터 영역(17)이다. 제5 반도체 영역은, 예를 들어 콘택트 영역(23)이다.
이하의 각 실시 형태의 설명에 있어서, 콜렉터 영역(19)으로부터 n 베이스 영역(11)을 향하는 방향을 제1 방향으로 한다. 제1 방향에 대하여 직교하는 방향을 제2 방향으로 한다. 제1 방향 및 제2 방향에 대하여 직교하는 방향을 제3 방향으로 한다.
제1 방향은, 예를 들어 도 1에 나타내는 Z 방향이다. 제2 방향은, 예를 들어 도 1에 나타내는 X 방향이다. 제3 방향은, 예를 들어 도 1에 나타내는 Y 방향이다.
콜렉터 영역(19)은 도시 생략된 콜렉터 전극과 접하고 있다.
n 베이스 영역(11)은 콜렉터 영역(19) 위에 형성되어 있다.
n 베이스 영역(11)은 제1 영역(11a)과, 제2 영역(11b)과, 제3 영역(11c)을 포함한다.
제1 영역(11a) 및 제2 영역(11b)은 콜렉터 영역(19)과 p 베이스 영역(15) 사이에 형성되어 있다. 제2 영역(11b)은 제1 영역(11a)과 게이트 전극(25) 사이에 형성되어 있다. 제3 영역(11c)의 일부는 콜렉터 영역(19)과 p 베이스 영역(15) 사이에 형성되어 있다. 제3 영역(11c)의 다른 일부는 콜렉터 영역(19)과 게이트 전극(25) 사이에 형성되고, 제3 영역(11c)의 또 다른 일부는 콜렉터 영역(19)과 전극(29) 사이에 형성되어 있다.
제1 영역(11a)의 제1 도전형의 불순물 농도는, 제3 영역(11c)의 제1 도전형의 불순물 농도보다 높다. 제1 영역(11a)은 Z 방향에 있어서 p 베이스 영역(15)과 인접해 있다.
제2 영역(11b)의 제1 도전형의 불순물 농도는, 제1 영역(11a)의 제1 도전형의 불순물 농도보다 높다. 제2 영역(11b)은 X 방향에 있어서 제1 영역(11a)과 인접해 있다. 제2 영역(11b)은 Z 방향에 있어서 p 베이스 영역(15)과 인접해 있다.
제1 영역(11a)과 제2 영역(11b)은 n 베이스 영역(11)의 p 베이스 영역(15)측에 위치한다. 즉, 제1 영역(11a)과 p 베이스 영역(15) 사이의 거리는, 제3 영역(11c)과 p 베이스 영역(15) 사이의 거리보다 작다. 또한 제2 영역(11b)과 p 베이스 영역(15) 사이의 거리는, 제3 영역(11c)과 p 베이스 영역(15) 사이의 거리보다 작다.
제3 영역(11c)은 n 베이스 영역(11)의 콜렉터 영역(19)측에 위치한다.
제1 영역(11a) 및 제2 영역(11b)은 Y 방향으로 연장되어 있다. 제1 영역(11a) 및 제2 영역(11b)은 n 베이스 영역(11) 중, 이미터 영역(17)의 바로 아래의 영역과, 콘택트 영역(23)의 바로 아래의 영역의 양쪽의 영역에 형성되어 있다.
n 베이스 영역(11)은 콜렉터 영역(19)과의 계면 부근에 제4 영역(11d)을 포함하고 있어도 된다. 제4 영역(11d)의 제1 도전형의 불순물 농도는, 제3 영역(11c)의 제1 도전형의 불순물 농도보다 낮다. 제4 영역(11d)은 버퍼 영역으로서 기능할 수 있다.
p 베이스 영역(15)은 n 베이스 영역(11) 위에 형성되어 있다. 도 1에 도시하는 예에서는, p 베이스 영역(15)은 n 베이스 영역(11) 위에 선택적으로 형성되어 있다. p 베이스 영역(15)은 Y 방향으로 연장되어 있다. 또한 p 베이스 영역(15)은 X 방향에 있어서 복수 형성되어 있다.
p 베이스 영역(15)은 제3 영역(15a)과, 제4 영역(15b)을 포함한다. 제3 영역(15a)은 제4 영역(15b)과 게이트 전극(25) 사이에 형성되어 있다.
제3 영역(15a)은 Z 방향에 있어서 제2 영역(11b)과 인접해 있다. 제3 영역(15a)은 X 방향에 있어서 제4 영역(15b)과 인접해 있다.
제4 영역(15b)은 Z 방향에 있어서 제1 영역(11a)과 인접해 있다. 제4 영역(15b)의 제1 도전형의 불순물 농도는, 예를 들어 제3 영역(15a)의 제1 도전형의 불순물 농도와 같다. 제4 영역(15b)은 제3 영역(15a)보다 콜렉터 영역(19)측으로 연장되어 있다. 즉, 제2 영역(11b) 및 제3 영역(15a)의 계면과, 콜렉터 영역(19) 사이의 거리는, 제1 영역(11a) 및 제4 영역(15b)의 계면과, 콜렉터 영역(19) 사이의 거리보다 크다. 다른 표현에 의하면, n 베이스 영역(11)과 p 베이스 영역(15)의 계면 중 제1 영역(11a)과 제4 영역(15b) 사이에 위치하는 제1 계면과, 콜렉터 영역(19) 사이의 거리는, n 베이스 영역(11)과 p 베이스 영역(15)의 계면 중 제2 영역(11b)과 제3 영역(15a) 사이에 위치하는 제2 계면과, 콜렉터 영역(19) 사이의 거리보다 작다.
제4 영역(15b)의 적어도 일부는 제1 영역(11a)의 바로 위에 형성되어 있다. 바꾸어 말하면, 제4 영역(15b)의 적어도 일부는 Z 방향에 있어서 제1 영역(11a)과 나란히 있다. 다른 표현에 의하면, 제4 영역(15b)의 적어도 일부의 X 방향에 있어서의 위치는, 제1 영역(11a)의 X 방향에 있어서의 위치와 같다.
제2 영역(11b)의 일부는 제4 영역(15b)의 일부와 같은 깊이에 형성되어 있다. 바꾸어 말하면, 제2 영역(11b)의 일부의 Z 방향에 있어서의 위치는, 제4 영역(15b)의 일부의 Z 방향에 있어서의 위치와 같다. 즉, 제2 영역(11b)의 일부와 제4 영역(15b)의 일부는, X 방향과 직교하는 방향이고, n 베이스 영역(11)으로부터 p 베이스 영역(15)을 향하는 Y 방향에 있어서 같은 위치에 형성되어 있다. 다른 표현에 의하면, 제2 영역(11b)의 일부는 X 방향에 있어서 제4 영역(15b)의 일부와 나란히 있다.
이미터 영역(17)은 p 베이스 영역(15) 위에 선택적으로 형성되어 있다. 도 1에 도시한 바와 같이 이미터 영역은 X 방향과 Y 방향에 있어서 서로 이격되어 복수 형성되어 있다. 즉, Y 방향으로 연장되는 p 베이스 영역(15) 위에, 이미터 영역(17)은 Y 방향에 있어서 서로 이격되어 복수 형성되어 있다.
이미터 영역(17) 위에는 도시 생략된 이미터 전극이 형성되어 있다. 이미터 영역(17)은 이미터 전극과 접하고 있다.
콘택트 영역(23)은 p 베이스 영역(15) 위에 선택적으로 형성되어 있다. 콘택트 영역(23)은 X 방향과 Y 방향에 있어서 서로 이격되어 복수 형성되어 있다. 또한 콘택트 영역(23)은 Y 방향에 있어서 이미터 영역(17) 사이에 위치하도록 형성되어 있다. 이미터 영역(17)과 마찬가지로 Y 방향으로 연장되는 p 베이스 영역(15) 위에, 콘택트 영역(23)은 Y 방향에 있어서 서로 이격되어 복수 형성되어 있다.
콘택트 영역(23)은 본 실시 형태에 필수적이지는 않지만, 제2 도전형의 캐리어(정공)를 효율적으로 배출하기 위해서는, 형성되어 있는 것이 바람직하다.
게이트 전극(25)은 제1 절연막(27)을 개재하여 n 베이스 영역(11), p 베이스 영역(15) 및 이미터 영역(17)과 대향하고 있다.
전극(29)은 제2 절연막(31)을 개재하여 n 베이스 영역(11), p 베이스 영역(15) 및 이미터 영역(17)과 대향하고 있다.
게이트 전극(25)과 전극(29)은 X 방향에 있어서 교대로 형성되어 있다. 인접하는 게이트 전극(25)과 전극(29) 사이에는 n 베이스 영역(11)의 일부, p 베이스 영역(15) 및 이미터 영역(17)의 적어도 일부가 형성되어 있다.
게이트 전극(25) 및 전극(29)은, 예를 들어 트렌치 내에 전극 재료를 매립함으로써 형성된다. 게이트 전극(25)의 재료 및 전극(29)의 재료로서, 예를 들어 폴리실리콘을 사용하는 것이 가능하다. 제1 절연막(27)의 재료 및 제2 절연막의 재료로서, 예를 들어 산화실리콘을 사용하는 것이 가능하다.
게이트 전극(25)은 제1 절연막(27)을 개재하여 제2 영역(11b)에 인접해 있다. 즉, 제1 영역(11a)과 게이트 전극(25) 사이의 X 방향에 있어서의 거리는, 제2 영역(11b)과 게이트 전극(25) 사이의 X 방향에 있어서의 거리보다 크다. 이 때문에, 게이트 전극(25)과 전극(29) 사이의 영역에 있어서, 게이트 전극(25) 근방의 n 베이스 영역(제2 영역(11b))의 제1 도전형 불순물 농도는, 전극(29) 근방의 n 베이스 영역(제1 영역(11a))의 제1 도전형 불순물 농도보다 높게 되어 있다.
전극(29)은 제2 절연막(31)을 개재하여 제1 영역(11a)에 인접해 있다. 즉, 제2 영역(11b)과 전극(29) 사이의 X 방향에 있어서의 거리는, 제1 영역(11a)과 전극(29) 사이의 X 방향에 있어서의 거리보다 크다.
게이트 전극(25)에 전압을 인가함으로써, p 베이스 영역(15)의 제1 절연막(27) 근방의 영역에, 제1 도전형의 캐리어(전자)에 대한 채널(반전층)이 형성된다. 전극(29)은, 예를 들어 이미터 전극과 접속되어, 접지 전위에 접속된다. 전극(29)은 접지 전위에 접속되었을 때, 필드 플레이트 전극으로서 기능할 수 있다.
각 반도체 영역의 불순물 농도를 이하에 예시한다. 또한 각 불순물 농도의 값은 제1 도전형의 불순물과 제2 도전형의 불순물이 서로 보상된 후의, 각 도전형의 불순물 농도를 나타낸다.
n 베이스 영역(11)의 제2 영역(11b)의 불순물 농도는 1.0×1016 내지 1.0×1018atom/㎤이다.
n 베이스 영역(11)의 제3 영역(11c)에 있어서의 불순물 농도는 1.0×1013 내지 1.0×1014atom/㎤이다.
제1 영역(11a)의 불순물 농도는 제2 영역(11b)의 불순물 농도보다 낮고, 제3 영역(11c)에 있어서의 불순물 농도보다 높다.
p 베이스 영역(15)의 불순물 농도는 1.0×1016 내지 1.0×1018atom/㎤이다.
p 베이스 영역(15)의 불순물 농도는 제3 영역(11c)보다 높다.
이미터 영역(17)의 불순물 농도는 1.0×1018 내지 1.0×1020atom/㎤이다.
콘택트 영역(23)의 불순물 농도는 1.0×1018 내지 1.0×1020atom/㎤이다.
이미터 영역(17) 및 콘택트 영역(23)의 불순물 농도는 제3 영역(11c), 제2 영역(11b) 및 p 베이스 영역(15) 중 어느 것의 불순물 농도보다 높다.
제1 영역(11a) 및 제2 영역(11b)은, 예를 들어 n 베이스 영역(11)을 형성한 후에, 다시 n 베이스 영역(11)의 일부에 n형 불순물을 이온 주입함으로써 형성된다. p 베이스 영역(15)은, 예를 들어 n 베이스 영역(11), 제1 영역(11a) 및 제2 영역(11b)을 형성한 후에, n 베이스 영역(11)의 표면에 p형 불순물을 이온 주입함으로써 형성된다. 이미터 영역(17)은, 예를 들어 p 베이스 영역(15)을 형성한 후에, p 베이스 영역(15)의 표면 일부에 n형 불순물을 이온 주입함으로써 형성된다. 콘택트 영역(23)은, 예를 들어 이미터 영역(17)을 형성한 후에, p 베이스 영역(15)의 표면의 다른 일부에 p형 불순물을 이온 주입함으로써 형성된다. 게이트 전극(25)은, 예를 들어 n 베이스 영역(11), p 베이스 영역(15), 이미터 영역(17) 및 콘택트 영역(23)을 형성한 후에 형성된다. 이 경우, n 베이스 영역(11), p 베이스 영역(15) 및 이미터 영역(17)을 관통하는 트렌치를 형성하고, 이 트렌치의 내부에 절연막과 금속막을 퇴적시킴으로써, 게이트 전극(25)이 형성된다. 게이트 전극(25)은 p 베이스 영역(15), 이미터 영역(17) 및 콘택트 영역(23)이 형성되기 전에 형성되어도 된다. 이 경우, n 베이스 영역(11)에 트렌치를 형성하여 게이트 전극(25)을 형성한 후에, p 베이스 영역(15), 이미터 영역(17) 및 콘택트 영역(23)이 형성된다.
반도체 장치(100)를 온 동작시켰을 때, 정공은 콜렉터 전극으로부터 이미터 전극을 향하는 방향으로 게이트 전극(25)과 전극(29) 사이의 영역을 흐른다.
제1 영역(11a)과 제2 영역(11b)을 형성하면, 게이트 전극(25)과 전극(29) 사이의 영역을 흐를 때, 정공의 대부분은, 제1 도전형의 불순물 농도가 낮은 제1 영역(11a)을 통과한다. 이 때문에, 게이트 전극(25)의 근방에 있어서의 정공의 밀도를 낮춰, 게이트 전극(25)에 유기되는 음전하를 저감시킬 수 있다.
또한 제1 도전형의 불순물 농도가 높은 제2 영역(11b)을 형성함으로써, 제2 영역(11b)이 형성되어 있지 않은 경우에 비하여, n 베이스 영역(11)에 있어서의 캐리어 축적량이 증대된다. 이 때문에, IE(Injection Enhanced) 효과를 높여, 반도체 장치(100)의 온 전압을 저감시키는 것이 가능해진다.
또한 제3 영역(15a)이 제4 영역(15b)과 게이트 전극(25) 사이에 위치하도록 제3 영역(15a) 및 제4 영역(15b)을 형성함으로써, 보다 많은 정공이 게이트 전극(25)으로부터 이격된 위치(제4 영역(15b))를 통과한다.
이때, 제2 영역(11b)보다 정공이 통과하기 쉬운 제1 영역(11a)의 바로 위에 제4 영역(15b)을 형성함으로써, 보다 많은 정공이 게이트 전극(25)으로부터 이격된 위치를 통과한다.
또한 제2 영역(11b)의 일부를, 제4 영역(15b)의 일부와, 제2 방향에 있어서 같은 위치에 형성함으로써, 제2 영역(11b)의 일부와 제4 영역(15b)의 일부가 같은 깊이에 형성되어 있지 않은 경우에 비하여, 게이트 전극(25)의 근처를 통과하는 정공의 수를 저감시키는 것이 가능해진다.
상술한 구성을 채용함으로써, 제1 도전형의 반도체 영역과 제2 도전형의 반도체 영역의 계면을 보다 제2 영역(11b)에 근접시킬 수 있다. 그 결과, 제1 영역(11a)을 통과한 정공이 제2 영역(11b)과 제3 영역(15a) 사이의 영역에 확산되는 것을 억제할 수 있기 때문이다.
여기서, 제2 영역(11b)이 게이트 전극(25)과 전극(29) 사이의 반도체 영역에 균일하게 존재하는 경우를 생각한다. 정공에 대하여 제2 영역(11b)은, 게이트 전극(25)과 전극(29) 사이에 균일하게 존재하는 포텐셜 장벽으로서 기능한다. 그 결과, 정공은 제1 절연막(27) 근방에 형성된 채널을 흐르는 전자에 끌어당겨지고, 제1 절연막(27) 근방을 흘러 n 베이스 영역(11)을 통과한다. 그 때문에, 제1 절연막(27) 근방의 정공 밀도가 증대되어, 게이트 전극(25)에 다량의 음전하가 유기된다.
이에 비하여 본 실시 형태에서는, 제1 영역과, 제1 영역보다 높은 제1 도전형의 불순물 농도를 갖는 제2 영역(11b)을 형성함으로써, 정공이 제1 절연막(27)의 근방을 통과하는 것을 억제할 수 있어, 게이트 전극(25)에 유기되는 음전하가 저감된다.
(제2 실시 형태)
도 3은, 제2 실시 형태에 따른 반도체 장치(200)의 일부의 사시 단면도이다.
본 실시 형태와 제1 실시 형태의 차이점은 p 베이스 영역(15)의 제4 영역(15b)에 있다.
반도체 장치(200)에 있어서, 반도체 장치(100)와 마찬가지로 p 베이스 영역(15)은 제3 영역(15a)과, 제4 영역(15b)을 포함한다. 단, 제4 영역(15b)의 제2 도전형의 불순물 농도는, 제3 영역(15a)의 제2 도전형의 불순물 농도보다 높다. 제4 영역(15b)은 제3 영역(15a)보다 콜렉터 영역(19)측으로 연장되어 있다. 제4 영역(15b)의 제2 도전형의 불순물 농도는, 예를 들어 1.0×1016 내지 1.0×1018atom/㎤이다.
제4 영역(15b)과 게이트 전극(25) 사이의 거리는, 제3 영역(15a)과 게이트 전극(25) 사이의 거리보다 크다. 즉, p 베이스 영역(15) 내부에 있어서, 게이트 전극(25) 근방에는 제3 영역(15a)이 위치하고, 전극(29) 근방에는 제4 영역(15b)이 위치한다.
정공에 대하여 제4 영역(15b)의 포텐셜 장벽은, 제3 영역(15a)의 포텐셜 장벽보다 낮다. 이 때문에, 제4 영역(15b)과 게이트 전극(25) 사이의 거리가, 제3 영역(15a)과 게이트 전극(25) 사이의 거리보다 큰 것에 의하여, 보다 많은 정공이, 게이트 전극(25)으로부터 이격된 위치(제4 영역(15b))를 통과한다.
본 실시 형태에 의하면, 제1 실시 형태에 비하여 보다 많은 정공이, 게이트 전극(25)으로부터 이격된 영역을 통과한다. 그 결과, 제1 절연막(27) 근방에 있어서의 정공의 밀도가 한층 더 저하되어, 게이트 전극(25)에 유기되는 음전하가 저감된다.
(제3 실시 형태)
도 4는, 제3 실시 형태에 따른 반도체 장치(300)의 일부의 사시 단면도이다.
본 실시 형태에서는, 전극(29)이 게이트 전극(25) 사이에 형성되어 있지 않다. 즉, 게이트 전극(25)끼리가 Y 방향에 있어서 서로 인접하여 형성되어 있다.
n 베이스 영역(11)은 인접하는 게이트 전극(25) 사이의 영역에 있어서, 제1 영역(11a)과, 제2 영역(11b)과, 제5 영역(11e)을 포함한다.
제1 영역(11a)은 제2 영역(11b)과 제5 영역(11e) 사이에 형성되어 있다.
제2 영역(11b)의 제1 도전형의 불순물 농도는, 제1 영역(11a)에 있어서의 제1 도전형의 불순물 농도보다 높다.
제5 영역(11e)의 제1 도전형의 불순물 농도는, 제1 영역(11a)에 있어서의 제1 도전형의 불순물 농도보다 높다. 제5 영역은 제1 절연막(27)에 인접해 있다.
제2 영역(11b)과 제2 영역(11b)에 인접하는 게이트 전극(25)(제1 게이트 전극) 사이의 거리는, 제1 영역(11a)과 제2 영역(11b)에 인접하는 게이트 전극(25) 사이의 거리보다 작다. 즉, 제1 영역(11a)은 제2 영역(11b)보다 제1 절연막(27)으로부터 이격되어 있다.
제5 영역(11e)과 제5 영역(11e)에 인접하는 게이트 전극(25)(제2 게이트 전극) 사이의 거리는, 제1 영역(11a)과 제5 영역(11e)에 인접하는 게이트 전극(25) 사이의 거리보다 작다. 즉, 제1 영역(11a)은 제5 영역(11e)보다 제1 절연막(27)으로부터 이격되어 있다.
p 베이스 영역(15)은 제3 영역(15a)과, 제4 영역(15b)과, 제6 영역(15c)을 포함한다.
제4 영역(15b)은 제3 영역(15a)과 제6 영역(15c) 사이에 형성되어 있다.
제4 영역(15b)의 제2 도전형의 불순물 농도는, 예를 들어 제3 영역(15a)의 제2 도전형의 불순물 농도와 같다. 또한 제4 영역(15b)의 제2 도전형의 불순물 농도는, 예를 들어 제6 영역(15c)의 제2 도전형의 불순물 농도와 같다. 제4 영역(15b)은 제3 영역(15a) 및 제6 영역(15c)보다 콜렉터 영역(19)측으로 연장되어 있다. 다른 표현에 의하면, 제1 계면과 콜렉터 전극(19) 사이의 거리는, n 베이스 영역(11)과 p 베이스 영역(15)의 계면 중 제5 영역(11e)과 제6 영역(15c) 사이에 위치하는 제3 계면과, 콜렉터 영역(19)의 사이의 거리보다 작다. 제6 영역(15c)은 Z 방향에 있어서 제5 영역(11e)과 인접해 있다.
제3 영역(15a)에 인접하는 게이트 전극(25)(제1 게이트 전극)과 제4 영역(15b) 사이의 거리는, 제3 영역(15a)에 인접하는 게이트 전극(25)과 제3 영역(15a) 사이의 거리보다, 크다. 즉, 제4 영역(15b)은 제3 영역(15a)보다 제1 절연막(27)으로부터 이격되어 있다.
제6 영역(15c)에 인접하는 게이트 전극(25)(제2 게이트 전극)과 제4 영역(15b) 사이의 거리는, 제6 영역(15c)에 인접하는 게이트 전극(25)과 제6 영역(15c) 사이의 거리보다 크다. 즉, 제4 영역(15b)은 제6 영역(15c)보다 제1 절연막(27)으로부터 이격되어 있다.
제3 영역(15a)의 적어도 일부는 제2 영역(11b)의 바로 위에 위치한다. 바꾸어 말하면, 제3 영역(15a)의 적어도 일부는 Z 방향에 있어서 제2 영역(11b)과 나란히 있다. 다른 표현에 의하면, 제3 영역(15a)의 적어도 일부의, X 방향에 있어서의 위치는, 제2 영역(11b)의 X 방향에 있어서의 위치와 같다.
제4 영역(15b)의 적어도 일부는 제1 영역(11a)의 바로 위에 위치한다. 바꾸어 말하면, 제4 영역(15b)의 적어도 일부는 Z 방향에 있어서 제1 영역(11a)과 나란히 있다. 다른 표현에 의하면, 제4 영역(15b)의 적어도 일부의, X 방향에 있어서의 위치는, 제1 영역(11a)의 X 방향에 있어서의 위치와 같다.
제6 영역(15c)의 적어도 일부는 제5 영역(11e)의 바로 위에 위치한다. 바꾸어 말하면, 제6 영역(15c)의 적어도 일부는 Z 방향에 있어서 제5 영역(11e)과 나란히 있다. 다른 표현에 의하면, 제6 영역(15c)의 적어도 일부의, X 방향에 있어서의 위치는, 제5 영역(11e)의 X 방향에 있어서의 위치와 같다.
이와 같이 하면, 정공이 서로 인접하는 게이트 전극(25) 사이를 흐를 때, 정공의 대부분은, 게이트 전극(25)으로부터 이격된 제1 영역(11a) 및 제4 영역(15b)을 통과한다.
본 실시 형태에 있어서도, 제1 절연막(27) 근방에 있어서의 정공의 밀도가 저하되기 때문에, 게이트 전극(25)에 유기되는 음전하가 저감된다.
(제4 실시 형태)
도 5는, 제4 실시 형태에 따른 반도체 장치(400)의 일부의 사시 단면도이다.
본 실시 형태와 제3 실시 형태와의 차이점은 p 베이스 영역(15)의 제4 영역(15b)에 있다.
반도체 장치(300)에 있어서, 반도체 장치(200)과 마찬가지로 p 베이스 영역(15)은 제3 영역(15a)과, 제4 영역(15b)과, 제6 영역(15c)을 포함한다.
단, 제4 영역(15b)의 제2 도전형의 불순물 농도는, 제3 영역(15a)의 제2 도전형의 불순물 농도보다 높다. 또한 제4 영역(15b)의 제2 도전형의 불순물 농도는, 제6 영역(15c)의 제2 도전형의 불순물 농도보다 높다. 제4 영역(15b)의 제2 도전형의 불순물 농도는, 예를 들어 1.0×1016 내지 1.0×1018atom/㎤이다.
그 외에 제4 영역(15b)과, 제3 영역(15a) 및 제6 영역(15c) 사이의 관계는 제3 실시 형태와 마찬가지이다.
또한 게이트 전극(25)과, 제3 영역(15a), 제4 영역(15b) 및 제6 영역(15c) 사이의 관계도 제3 실시 형태와 마찬가지이다.
정공에 대하여 제4 영역(15b)의 포텐셜 장벽은, 제3 영역(15a) 및 제6 영역(15c)의 포텐셜 장벽보다 낮다.
제4 영역(15b)과 게이트 전극(25) 사이의 거리가, 제3 영역(15a)과 제3 영역(15a)에 인접하는 게이트 전극(25) 사이의 거리보다 큰 것에 의하여, 보다 많은 정공이, 제3 영역(15a)에 인접하는 게이트 전극(25)으로부터 이격된 위치를 통과한다.
또한 제4 영역(15b)과 게이트 전극(25) 사이의 거리가, 제6 영역(15c)과 제6 영역(15c)에 인접하는 게이트 전극(25) 사이의 거리보다 큰 것에 의하여, 보다 많은 정공이, 제6 영역(15c)에 인접하는 게이트 전극(25)으로부터 이격된 위치를 통과한다.
즉, 보다 많은 정공이, 제3 영역(15a)에 인접하는 게이트 전극(25)과, 제6 영역(15c)에 인접하는 게이트 전극(25)의 양쪽의 게이트 전극(25)으로부터 이격된 위치를 통과한다.
본 실시 형태에 의하면, 제3 실시 형태에 비하여 보다 많은 정공이, 게이트 전극(25)으로부터 이격된 제1 영역(11a) 및 제4 영역(15b)을 통과한다. 이 결과, 제1 절연막(27) 근방에 있어서의 정공의 밀도가 한층 더 저하되기 때문에, 게이트 전극(25)에 유기되는 음전하가 저감된다.
(제5 실시 형태)
도 6은, 제5 실시 형태에 따른 반도체 장치(500)의 일부의 사시 단면도이다.
본 실시 형태에서는, n 베이스 영역(11)은 제1 영역(11a)과, 제2 영역(11b)을 포함한다. 제2 영역(11b)은, 제1 영역(11a)보다 제1 도전형의 불순물 농도가 높다. 제2 영역(11b)은 n 베이스 영역(11)에 있어서, 제1 실시 형태와 비교하여 n 베이스 영역(11)과 p 베이스 영역(15)의 계면으로부터 이격된 위치에 형성되어 있다.
제1 실시 형태에서는, 제1 영역(11a)의 바로 위에 있어서의 n 베이스 영역(11)과 p 베이스 영역(15)의 계면의 Z 방향의 위치는, 제2 영역(11b)의 바로 위에 있어서의 n 베이스 영역(11)과 p 베이스 영역(15)의 계면의 Z 방향의 위치와 상이하였다.
이에 비하여 본 실시 형태에서는, 제1 영역(11a)의 바로 위에 있어서의 n 베이스 영역(11)과 p 베이스 영역(15)의 계면의 Z 방향의 위치는, 제2 영역(11b)의 바로 위에 있어서의 n 베이스 영역(11)과 p 베이스 영역(15)의 계면의 Z 방향의 위치와 거의 동일하다.
제2 영역(11b)은, p 베이스 영역(15)의 하단부가 형성되는 위치보다 깊은 위치에 불순물을 주입함으로써 형성된다. 이 때문에, 제2 영역(11b)을 형성할 때의, p 베이스 영역(15)에 대한 제1 도전형의 불순물의 확산에 의한 영향이, 제1 실시 형태에 있어서의, 제2 영역(11b)을 형성할 때의, p 베이스 영역(15)에 대한 제1 도전형의 불순물의 확산에 의한 영향보다 작다.
제1 영역(11a)을 형성할 때, p 베이스 영역(15)의 하단부보다 깊은 위치에 불순물을 주입함으로써, 그 후의 열처리에 의하여 제1 영역(11a)을 형성할 때, p 베이스 영역(15)에 확산되는 제1 도전형의 불순물의 양이 저감된다. 이 때문에, 채널 형성 영역이기도 한 p 베이스 영역(15)에 있어서, 보상되는 제1 도전형의 불순물량이 작아진다. 이 결과, 본 실시 형태에 의하면, 다른 실시 형태와 마찬가지로 제1 절연막(27) 근방에 있어서의 정공의 밀도를 저하시키면서, 각 처리 기판마다의 p 베이스 영역(15)에 있어서의 불순물 농도의 변동을 억제하는 것이 가능해진다.
(제6 실시 형태)
도 7의 (a)와 (b)는 제6 실시 형태에 따른 반도체 장치(600)의 일부의 사시 단면도이다.
도 7의 (a)와 (b)는 서로 다른 위치의 단면을 도시한 것이다.
본 실시 형태는, 제1 실시 형태와 비교하여 제2 영역(11b)이, 콘택트 영역(23)의 바로 아래의 영역의 적어도 일부에 형성되어 있지 않은 점에서 상이하다. 즉, n 베이스 영역(11) 중, Z 방향에 있어서 콘택트 영역(23)과 나란한 영역의 적어도 일부에 있어서, 제2 영역(11b)이 형성되어 있지 않다. 다른 표현에 의하면, Z 방향에 있어서의 제2 영역(11b)이 존재하는 위치에 있어서, 제1 도전형의 불순물 농도가 높은 영역 및 제1 도전형의 불순물 농도가 낮은 영역이, Y 방향으로 교대로 형성되어 있다.
본 실시 형태에서는, n 베이스 영역(11) 중, 정공이 배출되는 콘택트 영역(23)의 바로 아래의 영역의 제1 도전형의 불순물 농도가, n 베이스 영역(11) 중, 이미터 영역(17)의 바로 아래의 영역의 제1 도전형의 불순물 농도보다 낮다. 이 때문에, 제1 실시 형태에 비하여 정공이 보다 효율적으로 n 베이스 영역(11)으로부터 배출된다. 따라서 제1 실시 형태에 비하여, 제1 절연막(27) 근방에 축적되는 정공의 밀도가 한층 더 저감되어, 게이트 전극(25)에 유기되는 음전하가 더 저감된다.
도 8은, 제1 실시 형태에 따른 반도체 장치의 시뮬레이션 결과이다.
도 8은, 게이트 전극(25)과 전극(29) 사이의 영역에서의, 제1 각 도전형의 불순물 농도의 분포를 나타내고 있다. 각 영역에서의 불순물 농도는, 제1 도전형의 불순물과 제2 도전형의 불순물이 서로 보상된 후의, 제1 각 도전형의 불순물 농도를 나타내고 있다.
도 8의 그레이 스케일로 나타낸 분포에 있어서, 중간색(회색)보다 흴수록(옅을수록) 제1 도전형의 불순물 농도가 높고, 색의 영역은 제1 도전형의 반도체 영역을 나타내고 있으며, 보다 색이 흰 영역일수록 제1 도전형의 불순물 농도가 높은 것을 나타내고 있다. 또한 도 8에 있어서, 중간색(회색)보다 검을수록(짙을수록) 제1 도전형의 불순물 농도가 높은 것을 나타내고 있다.
또한 도 8에 있어서, 제2 도전형의 반도체 영역은 그 농도에 관계없이 모두 흑색으로 나타나 있다. 색의 영역은 제2 도전형의 반도체 영역을 나타내고 있으며, 보다 색이 검은 영역일수록 제2 도전형의 불순물 농도가 높은 것을 나타내고 있다.
도 8의 스케일에 나타나 있는 수치의 단위는 atom/㎤이다.
이 시뮬레이션 결과로부터, 게이트 전극(25)과 전극(29) 사이의 영역에 있어서, 게이트 전극(25)으로부터 전극(29)을 향하는 방향(X 방향)으로 제1 도전형의 불순물 농도의 구배가 형성되어 있는 것을 알 수 있다. 그리고 제1 도전형의 불순물 농도가 높은 영역과 게이트 전극(25) 사이의 거리가, 이 영역보다 제1 도전형의 불순물 농도가 낮은 영역과 게이트 전극(25) 사이의 거리보다 작은 것을 알 수 있다.
또한 게이트 전극(25)과 전극(29) 사이의 영역에 있어서, 게이트 전극(25)으로부터 전극(29)에 근접함에 따라, p 베이스 영역(15)의 깊이가 깊어지는 것을 알 수 있다. 즉, p 베이스 영역(15)은 콜렉터 영역(19)측으로 연장된 영역을 포함하며, 그 영역이 게이트 전극(25)으로부터 이격된 위치에 존재하고 있는 것을 알 수 있다.
각 반도체 영역에서의 캐리어 농도는, 각 반도체 영역에서의 불순물 농도에 비례한다. 따라서 상술한 각 실시 형태에 있어서의, 각 반도체 영역 간의 불순물 농도의 관계는, 각 반도체 영역 간의 캐리어 밀도의 관계로 치환할 수 있다. 또한 상술한 각 실시 형태에서 설명한, 각 반도체 영역에서의 캐리어 밀도의 상대적인 고저에 대해서는, 예를 들어 SCM(주사형 정전 용량 현미경)을 사용하여 확인할 수 있다.
본 발명의 몇 가지의 실시 형태를 설명했지만, 이들 실시 형태는 예로서 제시한 것이며, 발명의 범위를 한정하는 것은 의도하지 않았다. 이들 신규의 실시 형태는 그 외의 다양한 형태로 실시되는 것이 가능하며, 발명의 요지를 일탈하지 않는 범위에서 다양한 생략, 치환, 변경을 행할 수 있다. 이들 실시 형태나 그 변형은 발명의 범위나 요지에 포함됨과 아울러, 특허 청구 범위에 기재된 발명과 그 균등한 범위에 포함된다. 또한 상술한 각 실시 형태는 서로 조합하여 실시할 수 있다.

Claims (14)

  1. 제2 도전형의 제1 반도체 영역과,
    상기 제1 반도체 영역 위에 형성된 제1 도전형의 제2 반도체 영역과,
    상기 제2 반도체 영역 위에 형성된 제2 도전형의 제3 반도체 영역과,
    상기 제3 반도체 영역 위에 형성된 제1 도전형의 제4 반도체 영역과,
    상기 제2 반도체 영역, 상기 제3 반도체 영역 및 상기 제4 반도체 영역에, 제1 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제2 반도체 영역 중의, 상기 제1 반도체 영역과 상기 제3 반도체 영역 사이에 형성된 제1 영역과,
    상기 제2 반도체 영역 중의, 상기 제1 영역과 상기 제1 게이트 전극 사이에 형성되고, 상기 제1 영역의 제1 도전형의 캐리어 밀도보다 낮은 제1 도전형의 캐리어 밀도를 갖는 제2 영역
    을 구비한, 반도체 장치.
  2. 제1항에 있어서,
    상기 제3 반도체 영역 중의, 상기 제2 영역과 상기 제4 반도체 영역 사이에 형성된 제4 영역과,
    상기 제3 반도체 영역 중의, 상기 제3 영역과 상기 제1 게이트 전극 사이에 형성된 제3 영역
    을 더 구비하고,
    상기 제2 반도체 영역과 상기 제3 반도체 영역의 계면 중 상기 제1 영역과 상기 제4 영역 사이에 위치하는 제1 계면과, 상기 제1 반도체 영역 사이의 거리는, 상기 제2 반도체 영역과 상기 제3 반도체 영역의 상기 계면 중 상기 제2 영역과 상기 제3 영역 사이에 위치하는 제2 계면과, 상기 제1 반도체 영역 사이의 거리보다 작은, 반도체 장치.
  3. 제2항에 있어서,
    상기 제4 영역의 제2 도전형의 캐리어 밀도는 상기 제3 영역의 제2 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 반도체 영역, 상기 제3 반도체 영역 및 상기 제4 반도체 영역에, 제2 절연막을 개재하여 형성된 제1 전극을 더 구비하고,
    상기 제1 영역은 상기 제2 영역과 상기 제1 전극 사이에 형성된, 반도체 장치.
  5. 제1항에 있어서,
    상기 제2 반도체 영역, 상기 제3 반도체 영역 및 상기 제4 반도체 영역에, 제2 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 반도체 영역 중의, 상기 제1 영역과 상기 제2 게이트 전극 사이에 형성되고, 상기 제1 영역의 제1 도전형의 캐리어 밀도보다 높은 제1 도전형의 캐리어 밀도를 갖는 제5 영역
    을 더 구비한, 반도체 장치.
  6. 제5항에 있어서,
    상기 제3 반도체 영역 중의, 상기 제1 영역과 상기 제4 반도체 영역 사이에 형성된 제4 영역과,
    상기 제3 반도체 영역 중의, 상기 제4 영역과 상기 제1 게이트 전극 사이에 형성된 제3 영역
    을 더 구비하고,
    상기 제2 반도체 영역과 상기 제3 반도체 영역의 계면 중 상기 제1 영역과 상기 제4 영역 사이에 위치하는 제1 계면과, 상기 제1 반도체 영역 사이의 거리는, 상기 제2 반도체 영역과 상기 제3 반도체 영역의 상기 계면 중 상기 제2 영역과 상기 제3 영역 사이에 위치하는 제2 계면과, 상기 제1 반도체 영역 사이의 거리보다 큰, 반도체 장치.
  7. 제6항에 있어서,
    상기 제3 반도체 영역 중이며, 상기 제4 영역과 상기 제2 게이트 전극 사이에 형성된 제6 영역을 더 구비하고,
    상기 제2 반도체 영역과 상기 제3 반도체 영역의 계면 중 상기 제5 영역과 상기 제6 영역 사이에 위치하는 제3 계면과, 상기 제1 반도체 영역 사이의 거리는, 상기 제1 계면과, 상기 제1 반도체 영역 사이의 거리보다 큰, 반도체 장치.
  8. 제7항에 있어서,
    상기 제4 영역의 제2 도전형의 캐리어 밀도는 상기 제3 영역의 제2 도전형의 캐리어 밀도 및 상기 제6 영역의 제2 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  9. 제2항에 있어서,
    상기 제2 영역의 일부의, 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역을 향하는 제1 방향에 있어서의 위치는, 상기 제4 영역의 일부의, 상기 제1 방향에 있어서의 위치와 같은, 반도체 장치.
  10. 제1항에 있어서,
    상기 제3 반도체 영역 위에 선택적으로 형성된 제2 도전형의 제5 반도체 영역을 더 구비한, 반도체 장치.
  11. 제10항에 있어서,
    상기 제5 반도체 영역의 제2 도전형의 캐리어 밀도는 상기 제3 반도체 영역의 제2 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  12. 제11항에 있어서,
    상기 제2 반도체 영역 중, 상기 제1 반도체 영역으로부터 상기 제2 반도체 영역을 향하는 제1 방향에 있어서 상기 제5 반도체 영역과 나란한 영역의 적어도 일부에, 상기 제2 영역이 형성되어 있지 않은, 반도체 장치.
  13. 제1항에 있어서,
    상기 제4 반도체 영역의 제1 도전형의 캐리어 밀도는 상기 제3 반도체 영역의 제2 도전형의 캐리어 밀도보다 높은, 반도체 장치.
  14. 제1항에 있어서,
    상기 제2 반도체 영역 내의 상기 제1 반도체 영역측에 형성된 제7 영역(11d)을 더 구비하고,
    상기 제7 영역의 제1 도전형의 캐리어 밀도는 상기 제1 영역의 제1 도전형의 캐리어 밀도 및 상기 제2 영역의 제2 도전형의 캐리어 밀도보다 낮은, 반도체 장치.
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