TW201608720A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201608720A
TW201608720A TW104106900A TW104106900A TW201608720A TW 201608720 A TW201608720 A TW 201608720A TW 104106900 A TW104106900 A TW 104106900A TW 104106900 A TW104106900 A TW 104106900A TW 201608720 A TW201608720 A TW 201608720A
Authority
TW
Taiwan
Prior art keywords
region
semiconductor
conductivity type
semiconductor region
gate electrode
Prior art date
Application number
TW104106900A
Other languages
English (en)
Inventor
Bungo Tanaka
Tomoko Matsudai
Yuuichi Oshino
Original Assignee
Toshiba Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Kk filed Critical Toshiba Kk
Publication of TW201608720A publication Critical patent/TW201608720A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]

Abstract

實施形態之半導體裝置包含第2導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、第1導電型之第4半導體區域、第1閘極電極、第1區域、及第2區域。第1閘極電極係介隔第1絕緣膜而設置於第2半導體區域、第3半導體區域、及第4半導體區域。第1區域係設置於第2半導體區域中之第1半導體區域與第3半導體區域之間。第2區域係設置於第2半導體區域中之第1區域與第1閘極電極之間。第2區域之第1導電型之載子密度低於第1區域之第1導電型之載子密度。

Description

半導體裝置 [相關申請案]
本申請案以日本專利申請案2014-173984號(申請案日：2014年8月28日)為基礎申請案並享受其優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。
本發明之實施形態係關於一種半導體裝置。
作為開關元件，例如使用絕緣閘極型雙極電晶體(Insulated Gate Bipolar Transistor，以下稱為IGBT)等半導體裝置。
於IGBT中，較理想為因存在於半導體區域之載子而於閘極電極中誘發的負電荷較小。若誘發之負電荷成為一定量以上，則隨著閘極電壓之上升，負電荷會比正電荷更多地儲存於閘極中，即產生所謂負性電容。若於閘極電極中產生負性電容，則有可能發生閘極電壓之振盪或破壞耐量之降低。
本發明之實施形態提供一種可減少於閘極電極中誘發之負電荷的半導體裝置。
實施形態之半導體裝置包含第2導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、第1導電型之第4半導體區域、第1閘極電極、第1區域、及第2區域。
第2半導體區域係設置於第1半導體區域上。
第3半導體區域係設置於第2半導體區域上。
第4半導體區域係設置於第3半導體區域上。
第1閘極電極係介隔第1絕緣膜而設置於第2半導體區域、第3半導體區域、及第4半導體區域。
第1區域係設置於第2半導體區域中之第1半導體區域與第3半導體區域之間。
第2區域係設置於第2半導體區域中之第1區域與第1閘極電極之間。第2區域之第1導電型之載子密度低於第1區域之第1導電型之載子密度。
11‧‧‧n基極區域
11a‧‧‧第1區域
11b‧‧‧第2區域
11c‧‧‧第3區域
11d‧‧‧第4區域
11e‧‧‧第5區域
15‧‧‧p基極區域
15a‧‧‧第3區域
15b‧‧‧第4區域
15c‧‧‧第6區域
17‧‧‧射極區域
19‧‧‧集極區域
23‧‧‧接觸區域
25‧‧‧閘極電極
27‧‧‧第1絕緣膜
29‧‧‧電極
31‧‧‧第2絕緣膜
100‧‧‧半導體裝置
200‧‧‧半導體裝置
300‧‧‧半導體裝置
400‧‧‧半導體裝置
500‧‧‧半導體裝置
600‧‧‧半導體裝置
X‧‧‧第2方向
Y‧‧‧第3方向
Z‧‧‧第1方向
圖1係第1實施形態之半導體裝置之一部分之俯視圖。
圖2(a)及(b)係第1實施形態之半導體裝置之一部分之立體剖視圖。
圖3係第2實施形態之半導體裝置之一部分之立體剖視圖。
圖4係第3實施形態之半導體裝置之一部分之立體剖視圖。
圖5係第4實施形態之半導體裝置之一部分之立體剖視圖。
圖6係第5實施形態之半導體裝置之一部分之立體剖視圖。
圖7(a)及(b)係第6實施形態之半導體裝置之一部分之立體剖視圖。
圖8係表示第1實施形態之半導體裝置之模擬結果之圖表圖。
以下，一面參照圖式，一面對本發明之各實施形態進行說明。
再者，圖式係模式性或概念性者，各部分之厚度與寬度之關係、部分間之大小之比率等未必與實物相同。又，即便於表示相同部分之情形時，亦存在彼此之尺寸或比率根據圖式而不同地表現之情形。
再者，於本案說明書與各圖中，關於已出現過之圖，對與上述相同之要素標註同一符號並適當省略詳細說明。
(第1實施形態)
圖1係第1實施形態之半導體裝置之一部分之俯視圖。
圖2(a)係包含圖1中之A-A'剖面之立體剖視圖，圖2(b)係包含圖1中之B-B'剖面之立體剖視圖。
於本實施形態中，對第1導電型為n型，且第2導電型為p型之情形進行說明。但，亦可將第1導電型設為p型，將第2導電型設為n型。
半導體裝置100例如為IGBT。半導體裝置100具有第2導電型之第1半導體區域、第1導電型之第2半導體區域、第2導電型之第3半導體區域、第1導電型之第4半導體區域、第2導電型之第5半導體區域、及第1閘極電極。
第1半導體區域例如為集極區域19。第2半導體區域例如為n基極區域11。第3半導體區域例如為p基極區域15。第4半導體區域例如為射極區域17。第5半導體區域例如為接觸區域23。
於以下之各實施形態之說明中，將自集極區域19朝向n基極區域11之方向設為第1方向。將相對於第1方向正交之方向設為第2方向。將相對於第1方向及第2方向正交之方向設為第3方向。
第1方向例如為圖1所示之Z方向。第2方向例如為圖1所示之X方向。第3方向例如為圖1所示之Y方向。
集極區域19與未圖示之集極電極相接。
n基極區域11係設置於集極區域19上。
n基極區域11包含第1區域11a、第2區域11b、及第3區域11c。
第1區域11a及第2區域11b係設置於集極區域19與p基極區域15之間。第2區域係設置於第1區域11a與閘極電極25之間。第3區域11c之一部分係設置於集極區域19與p基極區域15之間。第3區域11c之另一 部分係設置於集極區域19與閘極電極25之間，且第3區域11c之進而另一部分係設置於集極區域19與電極29之間。
第1區域11a之第1導電型之雜質濃度高於第3區域11c之第1導電型之雜質濃度。第1區域11a於Z方向上與p基極區域15相鄰。
第2區域11b之第1導電型之雜質濃度高於第1區域11a之第1導電型之雜質濃度。第2區域11b於X方向上與第1區域11a相鄰。第2區域11b於Z方向上與p基極區域15相鄰。
第1區域11a與第2區域11b位於n基極區域11之p基極區域15側。即，第1區域11a與p基極區域15之間之距離小於第3區域11c與p基極區域15之間之距離。又，第2區域11b與p基極區域15之間之距離小於第3區域11c與p基極區域15之間之距離。
第3區域11c位於n基極區域11之集極區域19側。
第1區域11a及第2區域11b沿Y方向延伸。第1區域11a及第2區域11b係設置於n基極區域11中射極區域17之正下方之區域、與接觸區域23之正下方之區域的兩個區域。
n基極區域11亦可於與集極區域19之界面附近，包含第4區域11d。第4區域11d之第1導電型之雜質濃度低於第3區域11c之第1導電型之雜質濃度。第4區域11d可作為緩衝區域而發揮功能。
p基極區域15係設置於n基極區域11上。於圖1所示之例中，p基極區域15係選擇性地設置於n基極區域11上。p基極區域15沿Y方向延伸。又，p基極區域15於X方向上設置有複數個。
p基極區域15包含第3區域15a、及第4區域15b。第3區域15a係設置於第4區域15b與閘極電極25之間。
第3區域15a於Z方向上與第2區域11b相鄰。第3區域15a於X方向上與第4區域15b相鄰。
第4區域15b於Z方向上與第1區域11a相鄰。第4區域15b之第1導 電型之雜質濃度例如與第3區域15a之第1導電型之雜質濃度相等。第4區域15b較第3區域15a更向集極區域19側延伸。即，第2區域11b和第3區域15a之界面與集極區域19之間的距離大於第1區域11a和第4區域15b之界面與集極區域19之間的距離。換言之，第1界面與集極區域19之間之距離小於第2界面與集極區域19之間之距離，該第1界面係n基極區域11與p基極區域15之界面中位於第1區域11a和第4區域15b之間者，該第2界面係n基極區域11與p基極區域15之界面中位於第2區域11b和第3區域15a之間者。
第4區域15b之至少一部分係設置於第1區域11a之正上方。換言之，第4區域15b之至少一部分於Z方向上與第1區域11a並列。換言之，第4區域15b之至少一部分於X方向上之位置與第1區域11a於X方向上之位置相同。
第2區域11b之一部分係與第4區域15b之一部分設置於相同深度。換言之，第2區域11b之一部分於Z方向上的位置與第4區域15b之一部分於Z方向上的位置相同。即，第2區域11b之一部分與第4區域15b之一部分於Y方向上係設置於相同位置，該Y方向係與X方向正交、且自n基極區域11朝向p基極區域15的方向。換言之，第2區域11b之一部分於X方向上與第4區域15b之一部分並列。
射極區域17係選擇性地設置於p基極區域15上。如圖1所示，射極區域係於X方向與Y方向上，相互分開地設置有複數個。即，於沿Y方向延伸之p基極區域15上，射極區域17係於Y方向上相互分開地設置有複數個。
於射極區域17上，設置有未圖示之射極電極。射極區域17與射極電極相接。
接觸區域23係選擇性地設置於p基極區域15上。接觸區域23於X方向與Y方向上，相互分開地設置有複數個。又，接觸區域23於Y方 向上係以位於射極區域17之間之方式設置。與射極區域17同樣地，於沿Y方向延伸之p基極區域15上，接觸區域23係於Y方向上相互分開地設置有複數個。
接觸區域23於本實施形態中並非必需，但為了有效率地排出第2導電型之載子(電洞)，較佳為設置有接觸區域23。
閘極電極25係介隔第1絕緣膜27而與n基極區域11、p基極區域15、及射極區域17對向。
電極29係介隔第2絕緣膜31而與n基極區域11、p基極區域15、及射極區域17對向。
閘極電極25與電極29係於X方向上交替地設置。於相鄰之閘極電極25與電極29之間，設置有n基極區域11之一部分、p基極區域15、及射極區域17之至少一部分。
閘極電極25及電極29例如係藉由於溝槽內埋入電極材料而形成。作為閘極電極25之材料及電極29之材料，例如可使用多晶矽。作為第1絕緣膜27之材料及第2絕緣膜之材料，例如可使用氧化矽。
閘極電極25係介隔第1絕緣膜27而與第2區域11b相鄰。即，第1區域11a與閘極電極25之間於X方向上之距離大於第2區域11b與閘極電極25之間於X方向上之距離。因此，於閘極電極25與電極29之間之區域，閘極電極25附近之n基極區域(第2區域11b)的第1導電型雜質濃度高於電極29附近之n基極區域(第1區域11a)的第1導電型雜質濃度。
電極29係介隔第2絕緣膜31而與第1區域11a相鄰。即，第2區域11b與電極29之間於X方向上之距離大於第1區域11a與電極29之間於X方向上之距離。
藉由對閘極電極25施加電壓，而於p基極區域15之第1絕緣膜27附近之區域，形成相對於第1導電型之載子(電子)之通道(反轉層)。電極29例如與射極電極連接，且連接於接地電位。電極29於連接於接地 電位時，可作為場板(field plate)電極而發揮功能。
將各半導體區域之雜質濃度例示於以下。再者，各雜質濃度之值表示第1導電型之雜質與第2導電型之雜質相互補償後的各導電型之雜質濃度。
n基極區域11之第2區域11b之雜質濃度為1.0×1016~1.0×1018atom/cm3。
n基極區域11之第3區域11c中之雜質濃度為1.0×1013~1.0×1014atom/cm3。
第1區域11a之雜質濃度低於第2區域11b之雜質濃度，且高於第3區域11c中之雜質濃度。
p基極區域15之雜質濃度為1.0×1016~1.0×1018atom/cm3。
p基極區域15之雜質濃度高於第3區域11c。
射極區域17之雜質濃度為1.0×1018~1.0×1020atom/cm3。
接觸區域23之雜質濃度為1.0×1018~1.0×1020atom/cm3。
射極區域17及接觸區域23之雜質濃度高於第3區域11c、第2區域11b、及p基極區域15中任一者之雜質濃度。
第1區域11a及第2區域11b例如係藉由於形成n基極區域11後，進而對n基極區域11之一部分離子注入n型雜質而形成。p基極區域15例如係藉由於形成n基極區域11、第1區域11a、及第2區域11b後，對n基極區域11之表面離子注入p型雜質而形成。射極區域17例如係藉由於形成p基極區域15後，對p基極區域15之表面之一部分離子注入n型雜質而形成。接觸區域23例如係藉由於形成射極區域17後，對p基極區域15之表面之另一部分離子注入p型雜質而形成。閘極電極25例如係於形成n基極區域11、p基極區域15、射極區域17、及接觸區域23後而形成。於該情形時，形成貫通n基極區域11、p基極區域15、及射極區域17之溝槽，並於該溝槽之內部堆積絕緣膜與金屬膜，藉此形成閘極 電極25。閘極電極25亦可於形成p基極區域15、射極區域17、及接觸區域23前形成。於該情形時，於在n基極區域11形成溝槽而形成閘極電極25後，形成p基極區域15、射極區域17、及接觸區域23。
於使半導體裝置100進行導通動作時，電洞向自集極電極朝向射極電極之方向在閘極電極25與電極29之間之區域中流動。
當設置第1區域11a與第2區域11b時，電洞之大多數於在閘極電極25與電極29之間之區域流動時，通過第1導電型之雜質濃度較低之第1區域11a。因此，可使閘極電極25附近之電洞之密度下降，從而使於閘極電極25中誘發之負電荷減少。
又，藉由設置第1導電型之雜質濃度較高之第2區域11b，而與未設置第2區域11b之情形時相比，使n基極區域11中之載子儲存量增大。因此，可提高IE(Injection Enhanced，注入增強)效果，從而可減少半導體裝置100之導通電壓。
進而，藉由以第3區域15a位於第4區域15b與閘極電極25之間之方式設置第3區域15a及第4區域15b，而使更多電洞通過遠離閘極電極25之位置(第4區域15b)。
此時，藉由於電洞較第2區域11b更易通過之第1區域11a之正上方，設置第4區域15b，而使更多電洞通過遠離閘極電極25之位置。
又，藉由將第2區域11b之一部分及第4區域15b之一部分在第2方向上設置於相同位置，而與第2區域11b之一部分及第4區域15b之一部分未設置於相同深度之情形相比，可減少通過閘極電極25附近之電洞之數量。
藉由採用上述構成，而可使第1導電型之半導體區域與第2導電型之半導體區域之界面更接近第2區域11b。原因在於結果為可抑制通過第1區域11a之電洞擴散至第2區域11b與第3區域15a之間之區域。
此處，考慮第2區域11b同樣存在於閘極電極25與電極29之間之半 導體區域的情形。對於電洞，第2區域11b作為同樣存在於閘極電極25與電極29之間之電位障壁而發揮功能。其結果為，電洞被在形成於第1絕緣膜27附近之通道中流動之電子牽引，而於第1絕緣膜27附近流動從而通過n基極區域11。因此，第1絕緣膜27附近之電洞之密度增大，而於閘極電極25中大量負電荷被誘發。
與此相對，於本實施形態中，藉由設置第1區域、及具有高於第1區域之第1導電型之雜質濃度之第2區域11b，而可抑制電洞通過第1絕緣膜27附近，從而減少於閘極電極25中誘發之負電荷。
(第2實施形態)
圖3係第2實施形態之半導體裝置200之一部分之立體剖視圖。
本實施形態與第1實施形態之不同點在於p基極區域15之第4區域15b。
於半導體裝置200中，與半導體裝置100同樣地，p基極區域15包含第3區域15a、及第4區域15b。但，第4區域15b之第2導電型之雜質濃度高於第3區域15a之第2導電型之雜質濃度。第4區域15b較第3區域15a更向集極區域19側延伸。第4區域15b之第2導電型之雜質濃度例如為1.0×1016~1.0×1018atom/cm3。
第4區域15b與閘極電極25之間之距離大於第3區域15a與閘極電極25之間之距離。即，於p基極區域15內部，第3區域15a位於閘極電極25附近，且第4區域15b位於電極29附近。
對於電洞，第4區域15b之電位障壁低於第3區域15a之電位障壁。因此，藉由使第4區域15b與閘極電極25之間之距離大於第3區域15a與閘極電極25之間之距離，而使更多電洞通過遠離閘極電極25之位置(第4區域15b)。
根據本實施形態，與第1實施形態相比，使更多電洞通過遠離閘極電極25之區域。其結果為，使第1絕緣膜27附近之電洞之密度進一 步降低，從而減少於閘極電極25中誘發之負電荷。
(第3實施形態)
圖4係第3實施形態之半導體裝置300之一部分之立體剖視圖。
於本實施形態中，電極29未設置於閘極電極25之間。即，閘極電極25彼此係於Y方向上相鄰地設置。
n基極區域11於相鄰之閘極電極25之間之區域中，包含第1區域11a、第2區域11b、及第5區域11e。
第1區域11a係設置於第2區域11b與第5區域11e之間。
第2區域11b之第1導電型之雜質濃度高於第1區域11a中之第1導電型之雜質濃度。
第5區域11e之第1導電型之雜質濃度高於第1區域11a中之第1導電型之雜質濃度。第5區域係相鄰於第1絕緣膜27。
第2區域11b與相鄰於第2區域11b之閘極電極25(第1閘極電極)之間的距離，小於第1區域11a與相鄰於第2區域11b之閘極電極25之間的距離。即，第1區域11a較第2區域11b更遠離第1絕緣膜27。
第5區域11e與相鄰於第5區域11e之閘極電極25(第2閘極電極)之間的距離，小於第1區域11a與相鄰於第5區域11e之閘極電極25之間的距離。即，第1區域11a較第5區域11e更遠離第1絕緣膜27。
p基極區域15包含第3區域15a、第4區域15b、第6區域15c。
第4區域15b係設置於第3區域15a與第6區域15c之間。
第4區域15b之第2導電型之雜質濃度例如與第3區域15a之第2導電型之雜質濃度相等。又，第4區域15b之第2導電型之雜質濃度例如與第6區域15c之第2導電型之雜質濃度相等。第4區域15b較第3區域15a及第6區域15c更向集極區域19側延伸。換言之，第1界面與集極電極19之間之距離小於第3界面與集極區域19之間之距離，第3界面係n基極區域11與p基極區域15之界面中位於第5區域11e與第6區域15c之間 者。第6區域15c於Z方向上與第5區域11e相鄰。
相鄰於第3區域15a之閘極電極25(第1閘極電極)與第4區域15b之間的距離，大於相鄰於第3區域15a之閘極電極25與第3區域15a之間的距離。即，第4區域15b較第3區域15a更遠離第1絕緣膜27。
與第6區域15c相鄰之閘極電極25(第2閘極電極)與第4區域15b之間的距離，大於與第6區域15c相鄰之閘極電極25與第6區域15c之間的距離。即，第4區域15b較第6區域15c更遠離第1絕緣膜27。
第3區域15a之至少一部分位於第2區域11b之正上方。換言之，第3區域15a之至少一部分於Z方向上與第2區域11b並列。換言之，第3區域15a之至少一部分於X方向上之位置與第2區域11b於X方向上之位置相同。
第4區域15b之至少一部分位於第1區域11a之正上方。換言之，第4區域15b之至少一部分於Z方向上與第1區域11a並列。換言之，第4區域15b之至少一部分於X方向上之位置與第1區域11a於X方向上之位置相同。
第6區域15c之至少一部分位於第5區域11e之正上方。換言之，第6區域15c之至少一部分於Z方向上與第5區域11e並列。換言之，第6區域15c之至少一部分於X方向上之位置與第5區域11e於X方向上之位置相同。
如此，當電洞於彼此相鄰之閘極電極25之間流動時，電洞之大多數通過遠離閘極電極25之第1區域11a及第4區域15b。
於本實施形態中，亦使第1絕緣膜27附近之電洞之密度降低，因此減少於閘極電極25中誘發之負電荷。
(第4實施形態)
圖5係第4實施形態之半導體裝置400之一部分之立體剖視圖。
本實施形態與第3實施形態之不同點在於p基極區域15之第4區域 15b。
於半導體裝置300中，與半導體裝置200同樣地，p基極區域15包含第3區域15a、第4區域15b、及第6區域15c。
但，第4區域15b之第2導電型之雜質濃度高於第3區域15a之第2導電型之雜質濃度。又，第4區域15b之第2導電型之雜質濃度高於第6區域15c之第2導電型之雜質濃度。第4區域15b之第2導電型之雜質濃度例如為1.0×1016~1.0×1018atom/cm3。
第4區域15b與第3區域15a及第6區域15c之間之其他關係與第3實施形態相同。
又，閘極電極25與第3區域15a、第4區域15b及第6區域15c之間之關係亦與第3實施形態相同。
對於電洞，第4區域15b之電位障壁低於第3區域15a及第6區域15c之電位障壁。
藉由使第4區域15b與閘極電極25之間之距離，大於第3區域15a與相鄰於第3區域15a之閘極電極25之間的距離，而使更多電洞通過遠離相鄰於第3區域15a之閘極電極25之位置。
又，藉由使第4區域15b與閘極電極25之間的距離，大於第6區域15c與相鄰於第6區域15c之閘極電極25之間的距離，而使更多電洞通過遠離相鄰於第6區域15c之閘極電極25之位置。
即，更多電洞通過遠離相鄰於第3區域15a之閘極電極25、與相鄰於第6區域15c之閘極電極25的兩閘極電極25之位置。
根據本實施形態，與第3實施形態相比，更多電洞通過遠離閘極電極25之第1區域11a及第4區域15b。其結果為，第1絕緣膜27附近之電洞之密度進一步降低，因此減少於閘極電極25中誘發之負電荷。
(第5實施形態)
圖6係第5實施形態之半導體裝置500之一部分之立體剖視圖。
於本實施形態中，n基極區域11包含第1區域11a、第2區域11b。第2區域11b之第1導電型之雜質濃度較第1區域11a更高。第2區域11b於n基極區域11中，與第1實施形態相比，係設置於遠離n基極區域11與p基極區域15之界面的位置。
於第1實施形態中，第1區域11a之正上方之n基極區域11與p基極區域15之界面於Z方向上的位置，不同於第2區域11b之正上方之n基極區域11與p基極區域15之界面於Z方向上的位置。
與此相對，於本實施形態中，第1區域11a之正上方之n基極區域11與p基極區域15之界面於Z方向上的位置，與第2區域11b之正上方之n基極區域11與p基極區域15之界面於Z方向上的位置大致相同。
第2區域11b係藉由於較形成p基極區域15之下端之位置更深的位置注入雜質而形成。因此，形成第2區域11b時，第1導電型之雜質擴散對p基極區域15的影響，小於第1實施形態中形成第2區域11b時第1導電型之雜質擴散對p基極區域15之影響。
於形成第1區域11a時，藉由對較p基極區域15之下端更深之位置注入雜質，而於藉由其後之熱處理形成第1區域11a時減少擴散至p基極區域15之第1導電型之雜質之量。因此，於亦作為通道形成區域之p基極區域15中，要補償之第1導電型之雜質量變小。其結果為，根據本實施形態，與其他實施形態同樣地，可使第1絕緣膜27附近之電洞密度降低，並可抑制各處理基板各者之p基極區域15中之雜質濃度之不均。
(第6實施形態)
圖7(a)與(b)係第6實施形態之半導體裝置600之一部分之立體剖視圖。
圖7(a)與(b)係表示互不相同之位置之剖面。
本實施形態與第1實施形態相比，不同點在於第2區域11b未設置 於接觸區域23正下方之區域之至少一部分。即，n基極區域11中，於在Z方向上與接觸區域23並列之區域之至少一部分，未設置第2區域11b。換言之，於Z方向上存在第2區域11b之位置，第1導電型之雜質濃度較高之區域、及第1導電型之雜質濃度較低之區域係於Y方向上交替地設置。
於本實施形態中，n基極區域11中，排出電洞之接觸區域23正下方之區域之第1導電型之雜質濃度，低於n基極區域11中射極區域17正下方之區域之第1導電型之雜質濃度。因此，與第1實施形態相比，更有效率地自n基極區域11排出電洞。因此，與第1實施形態相比，進一步降低於第1絕緣膜27附近儲存之電洞之密度，從而進一步減少於閘極電極25中誘發之負電荷。
圖8係第1實施形態之半導體裝置之模擬結果。
圖8表示閘極電極25與電極29之間之區域中的第1各導電型之雜質濃度之分佈。各區域中之雜質濃度表示第1導電型之雜質與第2導電型之雜質相互補償後的第1各導電型之雜質濃度。
於圖8之灰度所表示之分佈中，與中間色(灰色)相比越白(淡)，則第1導電型之雜質濃度越高，顏色之區域表示第1導電型之半導體區域，且表示顏色越白之區域第1導電型之雜質濃度越高。又，於圖8中，表示與中間色(灰色)相比越黑(濃)，則第1導電型之雜質濃度越高。
再者，於圖8中，第2導電型之半導體區域與其濃度無關地，均以黑色表示。顏色之區域表示第2導電型之半導體區域，且表示顏色越黑之區域則第2導電型之雜質濃度越高。
圖8之灰度所示之數值之單位為atom/cm3。
根據該模擬結果可知，於閘極電極25與電極29之間之區域中，於自閘極電極25朝向電極29之方向(X方向)上，形成有第1導電型之雜 質濃度之梯度。而且，可知第1導電型之雜質濃度較高之區域與閘極電極25之間的距離，小於較該區域第1導電型之雜質濃度更低之區域與閘極電極25之間的距離。
又，可知於閘極電極25與電極29之間之區域中，隨著自閘極電極25接近電極29，p基極區域15之深度變深。即，可知p基極區域15包含延伸至集極區域19側之區域，該區域存在於遠離閘極電極25之位置。
各半導體區域中之載子濃度與各半導體區域中之雜質濃度成正比。因此，上述各實施形態中，各半導體區域間之雜質濃度之關係可置換為各半導體區域間之載子密度之關係。又，關於上述各實施形態所述之各半導體區域中的載子密度的相對高低，例如可使用SCM(Scanning Capacitance Microscopy，掃描型靜電電容顯微鏡)而確認。
對本發明之若干實施形態進行了說明，但該等實施形態係作為例而提出者，並不意在限定發明之範圍。該等新穎之實施形態能夠以其他各種形態實施，且可於不脫離發明之主旨之範圍內，進行各種省略、置換、變更。該等實施形態及其變化包含於發明之範圍或主旨中，並且包含於專利申請範圍所記載之發明及其均等之範圍內。又，上述各實施形態可相互組合實施。
17‧‧‧射極區域
23‧‧‧接觸區域
27‧‧‧第1絕緣膜
31‧‧‧第2絕緣膜
100‧‧‧半導體裝置
X‧‧‧第2方向
Y‧‧‧第3方向

Claims (14)

  1. 一種半導體裝置，其包含：第2導電型之第1半導體區域；第1導電型之第2半導體區域，其係設置於上述第1半導體區域上；第2導電型之第3半導體區域，其係設置於上述第2半導體區域上；第1導電型之第4半導體區域，其係設置於上述第3半導體區域上；第1閘極電極，其係介隔第1絕緣膜而設置於上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域；第1區域，其係設置於上述第2半導體區域中之上述第1半導體區域與上述第3半導體區域之間；及第2區域，其係設置於上述第2半導體區域中之上述第1區域與上述第1閘極電極之間，且具有低於上述第1區域之第1導電型之載子密度的第1導電型之載子密度。
  2. 如請求項1之半導體裝置，其進而包含：第4區域，其係設置於上述第3半導體區域中之上述第2區域與上述第4半導體區域之間；及第3區域，其係設置於上述第3半導體區域中之上述第3區域與上述第1閘極電極之間；且第1界面與上述第1半導體區域之間之距離小於第2界面與上述第1半導體區域之間之距離，上述第1界面係上述第2半導體區域與上述第3半導體區域之界面中位於上述第1區域與上述第4區域之間者，上述第2界面係上述第2半導體區域與上述第3半導體區 域之上述界面中位於上述第2區域與上述第3區域之間者。
  3. 如請求項2之半導體裝置，其中上述第4區域之第2導電型之載子密度高於上述第3區域之第2導電型之載子密度。
  4. 如請求項1之半導體裝置，其進而包含：第1電極，其係介隔第2絕緣膜而設置於上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域；且上述第1區域係設置於上述第2區域與上述第1電極之間。
  5. 如請求項1之半導體裝置，其進而包含：第2閘極電極，其係介隔第2絕緣膜而設置於上述第2半導體區域、上述第3半導體區域、及上述第4半導體區域；及第5區域，其係設置於上述第2半導體區域中之上述第1區域與上述第2閘極電極之間，且具有高於上述第1區域之第1導電型之載子密度的第1導電型之載子密度。
  6. 如請求項5之半導體裝置，其進而包含：第4區域，其係設置於上述第3半導體區域中之上述第1區域與上述第4半導體區域之間；及第3區域，其係設置於上述第3半導體區域中之上述第4區域與上述第1閘極電極之間；且第1界面與上述第1半導體區域之間之距離大於第2界面與上述第1半導體區域之間之距離，上述第1界面係上述第2半導體區域與上述第3半導體區域之界面中位於上述第1區域與上述第4區域之間者，上述第2界面係上述第2半導體區域與上述第3半導體區域之上述界面中位於上述第2區域與上述第3區域之間者。
  7. 如請求項6之半導體裝置，其進而包含：第6區域，其係設置於上述第3半導體區域中、且上述第4區域與上述第2閘極電極之間；且 第3界面與上述第1半導體區域之間之距離大於上述第1界面與上述第1半導體區域之間之距離，上述第3界面係上述第2半導體區域與上述第3半導體區域之界面中位於上述第5區域與上述第6區域之間者。
  8. 如請求項7之半導體裝置，其中上述第4區域之第2導電型之載子密度高於上述第3區域之第2導電型之載子密度、及上述第6區域之第2導電型之載子密度。
  9. 如請求項2之半導體裝置，其中上述第2區域之一部分於自上述第1半導體區域朝向上述第2半導體區域之第1方向上的位置，與上述第4區域之一部分於上述第1方向上之位置相同。
  10. 如請求項1之半導體裝置，其進而包含：第2導電型之第5半導體區域，其係選擇性地設置於上述第3半導體區域上。
  11. 如請求項10之半導體裝置，其中上述第5半導體區域之第2導電型之載子密度高於上述第3半導體區域之第2導電型之載子密度。
  12. 如請求項11之半導體裝置，其中於上述第2半導體區域中，於自上述第1半導體區域朝向上述第2半導體區域之第1方向上與上述第5半導體區域並列之區域的至少一部分未設置上述第2區域。
  13. 如請求項1之半導體裝置，其中上述第4半導體區域之第1導電型之載子密度高於上述第3半導體區域之第2導電型之載子密度。
  14. 如請求項1之半導體裝置，其進而包含：第7區域(11d)，其係設置於上述第2半導體區域內之上述第1半導體區域側；且上述第7區域之第1導電型之載子密度低於上述第1區域之第1導電型之載子密度、及上述第2區域之第2導電型之載子密度。
TW104106900A 2014-08-28 2015-03-04 半導體裝置 TW201608720A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014173984A JP2016048770A (ja) 2014-08-28 2014-08-28 半導体装置

Publications (1)

Publication Number Publication Date
TW201608720A true TW201608720A (zh) 2016-03-01

Family

ID=55376869

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104106900A TW201608720A (zh) 2014-08-28 2015-03-04 半導體裝置

Country Status (5)

Country Link
US (1) US20160064536A1 (zh)
JP (1) JP2016048770A (zh)
KR (1) KR20160026623A (zh)
CN (1) CN105374866A (zh)
TW (1) TW201608720A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018147466A1 (ja) * 2017-02-13 2018-08-16 富士電機株式会社 半導体装置
JP6995722B2 (ja) * 2018-09-19 2022-01-17 株式会社東芝 半導体装置
USD916747S1 (en) 2019-05-07 2021-04-20 Samsung Electronics Co., Ltd. Display screen or portion thereof with graphical user interface
CN111959738B (zh) * 2020-07-31 2022-06-07 天津大学 一种基于桨距调制技术的全向推进器
CN116264244A (zh) * 2021-12-15 2023-06-16 苏州东微半导体股份有限公司 Igbt器件

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4575713B2 (ja) * 2004-05-31 2010-11-04 三菱電機株式会社 絶縁ゲート型半導体装置
JP5533202B2 (ja) * 2010-04-30 2014-06-25 三菱電機株式会社 絶縁ゲート型半導体装置及びその製造方法
JP5729331B2 (ja) * 2011-04-12 2015-06-03 株式会社デンソー 半導体装置の製造方法及び半導体装置

Also Published As

Publication number Publication date
KR20160026623A (ko) 2016-03-09
CN105374866A (zh) 2016-03-02
JP2016048770A (ja) 2016-04-07
US20160064536A1 (en) 2016-03-03

Similar Documents

Publication Publication Date Title
US20120061723A1 (en) Semiconductor device
US9312337B2 (en) Semiconductor device
TW201611275A (zh) 半導體裝置
US9293548B2 (en) Semiconductor device
TW201608720A (zh) 半導體裝置
US11929432B2 (en) Semiconductor device
US10529805B2 (en) Semiconductor device
US9048215B2 (en) Semiconductor device having a high breakdown voltage
US11189688B2 (en) Insulated gate power semiconductor device and method for manufacturing such device
US8829563B2 (en) Power semiconductor device and method for manufacturing such a power semiconductor device
JP2016225343A (ja) 半導体装置
TW201611274A (zh) 半導體裝置
JP2018049866A (ja) 半導体装置
US8030706B2 (en) Power semiconductor device
JP2015141921A (ja) 半導体装置
US20160079350A1 (en) Semiconductor device and manufacturing method thereof
JP6317727B2 (ja) 半導体装置
KR101127501B1 (ko) 트렌치 게이트 구조를 가지는 전력 반도체 소자
US10224320B2 (en) Semiconductor device
US11264491B2 (en) Semiconductor device for improving transistor characteristics during turn-on
US20220293724A1 (en) Semiconductor device
JP2010225748A (ja) 半導体装置
JP2023126448A (ja) 半導体装置
TW201530760A (zh) 半導體裝置及半導體裝置的製造方法
JP2007250912A (ja) 半導体装置