TW201530760A - 半導體裝置及半導體裝置的製造方法 - Google Patents

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Abstract

半導體裝置包括：半導體區、第一井區、第二井區、源極區、汲極區、通道區、及閘極絕緣膜。該第一井區和該第二井區係形成在彼此毗連的該半導體區中。該源極區係在該第一井區上；該汲極區係在該第二井區上。該半導體區具有第一區、第二區、及第三區。該第三區中之摻雜濃度係高於該第一區中之摻雜濃度。該第一井區具有第一導電型；該第二井區具有第二導電型。

Description

半導體裝置及半導體裝置的製造方法
此處所說明之實施例係相關於半導體裝置及半導體裝置的製造方法。
例如，作為具有高崩潰容差之金屬氧化物半導體(MOS)電晶體，已知有諸如藉由雙重擴散處理來形成MOS電晶體的通道區之雙重擴散MOS(DMOS)電晶體等半導體裝置。在此種半導體裝置中，已要求改良崩潰電阻及可靠性，如此對安全操作區(SOA)的改良有所幫助。
此處所說明的實施例提供提高SOA之半導體裝置及其製造方法。
實施例提供
半導體裝置，包含：第一導電型的第一井區，係在半導體區中，及從與半導體區的上表面平面正交的第一方向上之半導體區的上表面平面延伸到第一距離；第二導電型的第二井區，係在半導體區中，及在垂直於第一方向的第二方向上毗連第一井區，及從第一方向上之半導體區的上表面平面延伸到第二距離；第二導電型的源極區，係在第一井區上；第二導電型的汲極區，係在第二井區上；以及閘極電極，係在源極與汲極區之間的半導體區之部位上，其中半導體區具有在第一方向上之第一井區下方的第一位置中之第一區、在第一方向上之第二井區下方的第二位置中之第二區、及在第一方向上之第一井區下方和在第二方向上的第一位置與第二位置之間的第三位置中之第三區，以及第三區中之第二導電型的摻雜濃度係高於第一區中之第二導電型的摻雜濃度。
另外，實施例提供電晶體裝置，包含：半導體區，係具有上表面在第一平面上；第一導電型的第一井區，係在半導體區內，及從與第一平面正交的第一方向上之第一平面延伸達第一距離；第二導電型的第二井區，係在半導體區內，及在垂直 於第一方向的第二方向上毗連該第一井區，且從第一方向上之第一平面延伸達第二距離；第二導電型的源極區，係在第一井區中且在上表面中；第二導電型的汲極區，係在第二井區中且在上表面中，源極和汲極區在第二方向上間隔開；閘極電極，係在源極與汲極區之間的上表面之部位上；以及閘極絕緣膜，係在閘極電極與上表面的部位之間，其中在沿著大於第一距離之第一方向的距離上，在閘極電極下方與第一平面下方二者的部位中，半導體區中之第二導電型的摻雜濃度係最高。
而且，實施例提供半導體裝置的製造方法，包含：將第一導電型的第一井區形成在半導體區中，第一井區從與半導體區的上表面平面正交的第一方向上之半導體區的上表面平面延伸到第一距離；將第二導電型的第二井區形成在半導體區中，第二井區係在垂直於第一方向的第二方向上毗連第一井區，及從第一方向上之半導體區的上表面平面延伸到第二距離；將第二導電型的源極區形成在第一井區上；將第二導電型的汲極區形成在第二井區上；以及將閘極電極形成在源極與汲極區之間的半導體區之部位上，其中 半導體區具有在第一方向上之第一井區下方的第一位置中之第一區、在第一方向上之第二井區下方的第二位置中之第二區、及在第一方向上之第一井區下方和在第二方向上的第一位置與第二位置之間的第三位置中之第三區，以及第三區中之第二導電型的摻雜濃度係高於第一區中之第二導電型的摻雜濃度。
根據實施例，提高諸如SOA等特性。
J1‧‧‧pn接面邊界
J2‧‧‧pn接面邊界
L15‧‧‧深度
L20‧‧‧深度
L22‧‧‧深度
Qd‧‧‧摻雜濃度
Qdp‧‧‧分佈
Qdn‧‧‧分佈
Dz‧‧‧深度
Dz1‧‧‧第一深度
Dz2‧‧‧第二深度
Dz3‧‧‧第三深度
P1‧‧‧第一尖峰
P2‧‧‧第二尖峰
P3‧‧‧第三尖峰
R1‧‧‧區域
R2‧‧‧區域
Rp‧‧‧注射範圍
M1‧‧‧第一最大值
M5‧‧‧第五最大值
M6‧‧‧第六最大值
10‧‧‧半導體區
10a‧‧‧第一區
10b‧‧‧第二區
10c‧‧‧第三區
10s‧‧‧端部
15‧‧‧第一井區
15s‧‧‧下表面
20‧‧‧第二井區
20s‧‧‧下表面
21‧‧‧第一部位
21s‧‧‧下表面
22‧‧‧第二部位
22a‧‧‧上側部位
22ae‧‧‧邊緣部位
22b‧‧‧下側部位
22be‧‧‧邊緣部位
22s‧‧‧下表面
25‧‧‧源極區
26‧‧‧汲極區
27‧‧‧通道區
27u‧‧‧上表面
28‧‧‧閘極絕緣膜
30‧‧‧源極電極
31‧‧‧汲極電極
32‧‧‧閘極電極
35‧‧‧絕緣分離膜
40‧‧‧基板
100‧‧‧半導體裝置
101‧‧‧半導體裝置
102‧‧‧半導體裝置
103‧‧‧半導體裝置
190‧‧‧半導體裝置
圖1為根據例示實施例的半導體裝置之概要橫剖面圖。
圖2為例示化半導體裝置中之摻雜濃度的圖表。
圖3為半導體裝置的特性之概要橫剖面圖。
圖4A及圖4B為例示化參考例子的半導體裝置之概要橫剖面圖。
圖5為根據例示實施例之修改的半導體裝置之概要橫剖面圖。
圖6A及圖6B為例示化根據例示實施例之其他修改的半導體裝置之概要橫剖面圖。
圖7為根據例示實施例之半導體裝置的製造方法之流程圖。
根據實施例，提供有增加SOA的電阻之半導體裝置及半導體裝置的製造方法。
半導體裝置(如、電晶體裝置)包括第一導電型的第一井區，係在第一半導體區中，及從與半導體區的上表面平面正交的第一方向上之半導體區的上表面平面延伸達第一距離。在垂直於第一方向的第二方向上，第二導電型的第二井區係配置在毗連第一井區的半導體區中。第二井區從第一方向上之半導體區的上表面平面延伸達第二距離。第二導電型的源極區係配置在第一井區上。第二導電型的汲極區係配置在第二井區上。閘極電極係配置在源極與汲極區之間的半導體區之部位上。半導體區具有在第一方向上之第一井區下方的第一位置中之第一區、在第一方向上之第二井區下方的第二位置中之第二區、及在第一方向上之第一井區下方和在第二方向上的第一位置與第二位置之間的第三位置中之第三區。第三區中之第二導電型的摻雜濃度係高於第一區中之第二導電型的摻雜濃度。
通常，根據一實施例，設置有半導體裝置，包括：半導體區；第一井區；第二井區；源極區；汲極區；中間區；閘極電極；閘極絕緣膜；源極電極；及汲極電極。第一井區係形成在半導體區上，及為第一導電型。第二井區係形成在半導體區上，被配置成在與從第一井區朝向半導體區延伸的深度方向交叉之方向上平行於第一井區，及為第二導電型。源極區係形成在第一井區上，及為第二導電型。汲極區係形成在第二井區上，及為第二導電型。中間 區係配置在源極區與汲極區之間。閘極電極係形成在中間區上。閘極絕緣膜係形成在中間區與閘極電極之間。源極電極與源極區電連接。汲極電極與汲極區電連接。半導體區具有配置在第一井區下方之第一位置中的區域、配置在第二井區下方之第二位置中的區域、及配置在第一位置與第二位置之間的第一井區下方之第三位置中的區域。第三位置中的區域之第二導電型的摻雜濃度係高於第一位置中的區域之第二導電型的摻雜濃度。
下文中，參考圖式說明各別實施例。
圖式為概要或概念性圖式，因此各別部件的厚度與寬度之間的關係、各別部件的尺寸比例等等並不總是等於實際半導體裝置的那些。另外，甚至當在圖式中說明相同部件時，部件的尺寸或尺寸比例可依據圖式而有所不同。
在此揭示及各別圖式中，給予與先前有關已說明的圖式所說明之部位相同之部位相同符號，及適當時省略相同部位的詳細說明。
在下文所說明的實施例中，假設第一導電型為p型及第二導電型為n型來進行說明。同樣在第一導電型為n型及第二導電型為p型之事例中亦可實行實施例。
(第一實施例)
第一實施例係相關於半導體裝置。例如，根據實施例之半導體裝置可以是DMOS、橫向DMOS(LDMOS)、汲極延伸型MOS(DEMOS)、延伸型汲極MOS(EDMOS) 等等。
圖1為例示化根據第一實施例之半導體裝置的概要橫剖面圖。
如圖1所示，根據實施例之半導體裝置100包括：半導體區10；第一井區15；第二井區20；源極區25；汲極區26；通道區27；閘極絕緣膜28；源極電極30；汲極電極31；及閘極電極32。在此實施例中，半導體裝置100另包括絕緣分離膜35。在此實施例中，半導體裝置100為n通道DMOS。
例如，矽(Si)基板被用於形成半導體區10。在此實施例中，例如，p型矽(Si)被用於形成半導體區10。n型矽可被用於形成半導體區10。
例如，磊晶層係形成在基板上。半導體區10係可由形成在基板上之磊晶層來形成。在此實施例中，半導體區10係由p型磊晶層所形成。在另一實施例中，n型磊晶層可被用於形成半導體區10。
在一些實施例中，不需要形成磊晶層。在此種事例中，基板(或其一部份)被使用作為半導體區10。第一井區15、第二井區20、源極區25、汲極區26、通道區27等等係直接形成在基板中或基板上。
例如，下文說明之半導體區10、第一井區15、第二井區20、源極區25、汲極區26及通道區27係由Si所製成。然而，形成這些區域之材料並不局限於矽，及例如這些區域係可使用碳化矽、氮化鎵等等來形成。
第一井區15係形成在半導體區10上。第一井區15為p型。第一井區15中之p型摻雜濃度係高於半導體區10中之p型摻雜濃度。例如，硼(B)被使用作為p型摻雜劑。
第二井區20係形成在半導體區10上。第二井區20為n型。例如，磷(P)或砷(As)被使用作為n型摻雜劑。
源極區25係形成在第一井區15上。源極區25為n型。源極電極30係形成在源極區25上且與源極區25電連接。
汲極區26係形成在第二井區20上。汲極區26為n型。汲極電極31係形成在汲極區26上且與汲極區26電連接。
例如，源極區25中之n型摻雜濃度係高於第二井區20中之n型摻雜濃度。例如，汲極區26中之n型摻雜濃度係高於第二井區20中之n型摻雜濃度。
通道區27(中間區)係配置在源極區25與汲極區26之間。閘極電極32係形成在通道區27上。閘極絕緣膜28係形成在閘極電極32與通道區27之間。
例如，多晶矽被用於形成閘極電極32。氧化矽或氮氧化矽被用於形成閘極絕緣膜28。
在此實施例中，pn接面邊界J1不但形成在對應於第二井區20與半導體區10之間的邊界之位置中，也形成在對應於第一井區15與第二井區20之間的邊界之位置中。
把從半導體區10到閘極電極32之方向看作Z軸方向(深度方向)。把垂直於Z軸方向之一方向看作X軸方向(第一方向)。把垂直於X軸方向且垂直於Z軸方向之方向看作Y軸方向。例如，X軸方向為從第一井區15指向第二井區20之方向。
在此實施例中，絕緣分離膜35係形成在第二井區20上。絕緣分離膜35係配置在汲極區26與通道區27之間。例如，絕緣分離膜35係與汲極區26相接觸。
例如，絕緣分離膜35具有淺溝渠隔離(STI)結構。絕緣分離膜35的深度係大於汲極區26的深度。例如，氧化矽被用於形成絕緣分離膜35。
第二井區20可包括第一部位21和第二部位22。第二部位22係配置在第一部位21與第一井區15之間。例如，第一部位21係配置在汲極區26下方。例如，第二部位22係配置在絕緣分離膜35下方。例如，第二部位22中之n型摻雜濃度係低於第一部位21中之n型摻雜濃度。
例如，第二部位22為DMOS中之Resurf(Reduced Surface Field(低表面電場)(Drift(漂移))區。例如，絕緣分離膜35的下表面係與第二部位22相接觸。通道區27側上之絕緣分離膜35的邊緣部位係與第二部位22相接觸。
通道區27具有上表面27u(第一表面)。上表面27u為閘極絕緣膜28側上之通道區27的表面。例如，上表面 27u係與閘極絕緣膜28相接觸。第二井區20具有配置在半導體區10側上之下表面20s。第一部位21具有配置在半導體區10側上之下表面21s。第二部位22具有配置在半導體區10側上之下表面22s。第一井區15具有配置在半導體區10側上之下表面15s(底部位)。半導體區10具有在與第一井區15和第二井區20相對之側邊上的端部10s。
例如，第二井區20的深度L20(第一距離，沿著Z軸方向的上表面27u之位置與沿著Z軸方向的下表面20s之位置之間的距離)係大於第一井區15的深度L15(第二距離，沿著Z軸方向的上表面27u之位置與沿著Z軸方向的下表面15s之位置之間的距離)。
例如，第二部位22的深度L22(沿著Z軸方向的上表面27u之位置與沿著Z軸方向的下表面22s之位置之間的差)係大於第一井區15的深度L15。
第二區10b側上之第二井區20的端部(例如，下表面20s，即、第二位置上方之第二井區20的下表面)與上表面27u之間沿著Z軸方向的距離為第一距離(深度L20或深度L22)。第一區10a側上之第一井區15的端部(例如，下表面15s，即、第一位置上方之第一井區15的下表面)與上表面27u之間沿著Z軸方向的長度為第二距離(深度L15)。第一距離係大於第二距離。
例如，第二井區20的深度L22(第二部位22的深度)與第一井區15的深度L15之間的差係從0.1微米 (μm)(含)至0.5微米(μm)(含)。第一距離與第二距離之間的差係從0.1μm(含)至0.5μm(含)。
也就是說，半導體區10包括：第一區10a(第一位置)；第二區10b(第二位置)；及第三區10c(第三位置)。在第一方向上(例如、X軸方向)，第二區10b被配置成平行於第一區10a。第三區10c被配置在第一區10a與第二區10b之間。第一井區15係形成在第一區10a和第三區10c上。在第二方向上(在此實施例中為深度方向、Z軸方向)，第一井區15被配置成平行於第一區10a和第三區10c。第二方向與第一方向交叉。第二井區20係形成在第二區10b上，及在第二方向上被配置成平行於第二區10b。
也就是說，第一區10a和第三區10c係位在第一井區15下方。第二區10b係位在第二井區20下方。
例如，第三區10c的至少一部份係配置在第二井區20側上之第一井區15的邊緣部位下方。例如，第一區10a與第一井區15產生接觸。例如，第三區10c與第一井區15相接觸。例如，第一區10a係形成在源極區25下方。第三區10c的至少一部份係配置在閘極電極32下方。
例如，第三位置中的區域係配置在第二井區20側上之第一井區15的邊緣部位下方。例如，第一位置係配置在源極區25下方，及第三位置係配置在閘極電極32下方。
例如，第二井區20的第二部位22包括上側部位22a和下側部位22b。下側部位22b係配置在上側部位22a與半導體區10之間。上側部位22a包括第一井區15側上之邊緣部位22ae。下側部位22b包括第一井區15側上之邊緣部位22be。
例如，沿著X軸方向之邊緣部位22be的位置比沿著X軸方向之邊緣部位22ae的位置更接近沿著X軸方向之源極區25的位置。也就是說，邊界J1具有邊界J1延伸在第一井區15下方之形狀。第二部位22具有第二部位22延伸在第一井區15下方之形狀。因此，第三區10c中之n型摻雜濃度係高於第一區10a中之n型摻雜濃度。
圖2為例示化根據實施例之半導體裝置中的摻雜分佈之圖表。
在圖2之縱座標的軸上取得半導體裝置100中之摻雜濃度Qd。在圖2之橫座標的軸上取得沿著Z軸方向的深度Dz。深度Dz為0(深度Dz=0)之位置為沿著Z軸方向的上表面27u之位置。深度Dz沿此增加之方向對應於從閘極電極32指向半導體區10之方向。
圖2圖解第一井區15中之p型摻雜濃度之分佈Qdp和第二井區20中之n型摻雜濃度之分佈Qdn。p型摻雜濃度之分佈Qdp為沿著圖1的切割線A1-A2所取之分佈。n型摻雜濃度之分佈Qdn為沿著圖1的切割線B1-B2所取之分佈。
如圖2所示，分佈Qdp及分佈Qdn的每一個具有至 少一最大值。例如，第一井區15和第二井區20係經由複數個離子注射所形成。複數個最大值分別對應於複數個離子注射。例如，分佈Qdp及分佈Qdn分別具有複數個尖峰(最大值)。
在此實施例中，分佈Qdp係源自於第一至第四最大值M1至M4。第四最大值M4中的深度Dz係小於第一至第三最大值M1至M3中的深度Dz。
第一最大值M1(第一尖峰P1)中的深度Dz(第一深度Dz1)係大於複數個尖峰中(第二至第四最大值M2至M4)的深度Dz。例如，第一最大值M1中的摻雜濃度Qd係從1×1016/立方公分(cm3)(含)到1×1019/cm3(含)。
在此實施例中，分佈Qdn係源自第五至第八最大值M5至M8。第五最大值M5中(第二尖峰P2)中的深度Dz(第二深度Dz2)係大於第六至第八最大值M6至M8中的深度Dz。例如，第五最大值M5中的摻雜濃度Qd係從1×1014/cm3(含)到1×1017/cm3(含)。
分佈Qdn的最大值幾個中的最深位置中之最大值(此實施例中的第五最大值M5)係配置在比分佈Qdp的最大值幾個中的最深位置中之最大值(此實施例中的第一最大值M1)深的位置。分佈Qdn具有第二尖峰P2(第五最大值M5)，此第二尖峰P2(第五最大值M5))具有大於第一尖峰P1(第一最大值M1)的第一深度Dz1之第二深度Dz2。也就是說，第二井區20的深度係大於第一井區 15的深度。例如，第一深度Dz1與第二深度Dz2之間的差係從0.1μm(含)至0.5μm(含)。
例如，分佈Qdn具有有著第三深度Dz3之第三尖峰P3(第六最大值M6)。第一深度Dz1係大於第三深度Dz3。
也就是說，分佈Qdp具有包括在Z軸方向上的第一尖峰位置(第一深度Dz1)中之第一尖峰P1的複數個尖峰。沿著第一尖峰位置與上表面27u之間的Z軸方向之距離係大於沿著Z軸方向上之複數個尖峰(第二至第四最大值M2至M4)的各別位置與上表面27u之間的Z軸方向之距離。分佈Qdn具有第二尖峰P2在Z軸方向上的第二尖峰位置中(第二深度Dz2)。沿著Z軸方向上的第二尖峰位置與上表面27u之間的距離係大於沿著Z軸方向上的第一尖峰位置與上表面27u之間的距離。
沿著Z軸方向上的第二尖峰位置與上表面27u之間的距離和沿著Z軸方向上的第一尖峰位置與上表面27u之間的距離之間的差係為0.1μm至0.5μm(含)。
分佈Qdn具有第三尖峰P3在Z軸方向上的第三尖峰位置中(第三深度Dz3)。沿著Z軸方向上的第三尖峰位置與上表面27u之間的距離係短於沿著Z軸方向上的第一尖峰位置與上表面27u之間的距離。
例如，npn雙極電晶體係寄生在半導體裝置100中。例如，汲極區26充作集極，源極區25充作射極，及通道區27充作基極。
例如，在諸如DMOS等半導體裝置中，藉由最佳化BVdss(崩潰電壓)及RonA(每單位面積的開通電阻)來增強特性。另一方面，已具有提高SOA及增加對靜電破壞(ESD)的抵抗力之需求。
例如，當充作基極之通道區27的電位增加時，寄生雙極電晶體被接通，使得電流增加。由於此種電流的增加，引起由於ESD所導致的故障。鑑於上述，在此實施例中，抑制寄生在半導體裝置100中之npn雙極電晶體(寄生電晶體)的操作。藉由抑制電晶體的操作，可增強對ESD事件的抵抗力。
例如，基極電流被降低或基極電阻被降低。藉由降低基極電流或基極電阻，抑制充作基極之通道區27的電位之增加。因此，寄生電晶體的操作被抑制，使得能夠增加對ESD的抵抗力。
例如，為了集中焦點於基極電流，可具有基極電流不是由在汲極與源極之間流動的電流所產生之電流的事例。例如，基極電流可以是藉由由於電場的集中所形成之衝撞離子所產生的電流。
當經由汲極電極31施加湧浪電壓到第二井區20時，在第二井區20與通道區27之間的介面中產生強烈電場。由於此種強烈電場而產生衝撞離子。在進一步增加衝撞離子的同時，所產生的衝撞離子被注射到通道區27。因此，基極的電位被增加，使得寄生電晶體被操作，因此，引起由於ESD所導致的故障。
在諸如DMOS等半導體裝置中，在電場被集中之區域中產生衝撞離子。例如，電場被集中之區域為漂移層(例如，第二井區20的第二部位22)與通道區27的擴散層之間的接合介面。所產生的衝撞離子在垂直於等電位線之方向上前進。衝撞離子在前進期間撞擊其他離子，使得突崩放大發生，因此衝撞離子的量增加。
在此實施例中，抑制衝撞離子的產生及衝撞離子量的增加。藉由抑制衝撞離子的產生及衝撞離子量的增加，基極電流的量被降低，使得能夠抑制基極之電位的增加。因此，寄生電晶體的操作可被抑制，使得可增加對ESD的抵抗力。
在半導體裝置100中，例如，第二井區20的深度係大於第一井區15的深度。因此，在離表面深的地方配置電場集中點。
在半導體裝置100中，第三區10c中的n型摻雜濃度係高於第一區10a中之n型摻雜濃度。由於此種摻雜濃度，所以例如在電場被集中之深點中，等電位線沿著縱向方向(Z軸方向)延伸。因此，少許(若有的話)所產生的衝撞離子朝向汲極與源極之間的電流路徑之通道區27流動。也就是說，能夠抑制由於在源極與汲極之間流動的電流所引起之突崩放大。
在例如當第二井區20係淺於第一井區15時之摻雜濃度的分佈之事例中，在絕緣分離膜35的附近之通道區27中配置電場集中點。在此事例中，衝撞離子易於產生在通 道區27中。也就是說，容易發生突崩放大。相反地，在根據實施例之半導體裝置100中，藉由如圖2所示一般設定摻雜濃度的分佈，例如，電場集中點位在第二井區20的底部位附近中。由於此種組態，少許(若有的話)所產生的衝撞離子流入配置在正表面上之通道區27內。
在實施例中，所產生的衝撞離子易於朝向子閘極或背閘極流動。因此，可有效釋放所產生的衝撞離子。
根據實施例，寄生電晶體的操作係可藉由調整摻雜輪廓來抑制。因此，衝撞離子的產生和衝撞離子量的增加被抑制，使得能夠提高SOA和對ESD的抵抗力。
圖3為例示化根據實施例之半導體裝置的特性之概要橫剖面圖。
圖3概要圖解半導體裝置100中之電場集中點和衝撞離子的流動。例如，圖3所示之狀態係藉由具有高電壓(湧浪電壓)之脈衝被施加到汲極電極31之模擬所獲得。例如，施加到半導體裝置100的電極之電壓為對應於ESD事件之抵抗力的測試之條件。
在半導體裝置100中，電場的最大值產生在第二井區20之邊緣部位22be附近的區域R1中(電場集中點)。如圖3所示，區域R1係位在通道區27下方。
在半導體裝置100中，第三區10c中之n型摻雜濃度係高於第一區10a中之n型摻雜濃度。由於此種摻雜濃度，第二部位22具有第二部位22延伸在第一井區15下方之形狀。由於此種形狀，可將電場集中點從正表面側 (通道區27附近之區域)引導到介面的底部位。
當DMOS為一般操作狀態時，例如，電流流動在通道區27中。在此實施例中，電場被集中之地方係配置在比當DMOS在一般操作狀態中時電流經此流動之路徑更深的地方。由於此種組態，可抑制衝撞離子的產生和衝撞離子量的增加。
例如，在具有大電場的地方衝撞游離化率高。在半導體裝置100中，在區域R1中衝撞游離化率高。易於產生衝撞離子之區域為配置在比當DMOS在一般操作狀態中時電流經此流動之路徑更深的地方。在半導體裝置100中，衝撞離子產生在非主要電流路徑的地方。因此，可抑制衝撞離子量的增加。
例如，衝撞離子係由於湧浪電壓所產生。伴隨衝撞離子的產生，產生衝撞離子電流。在電場被集中的地方(區域R1)衝撞離子電流的強度大。在半導體裝置100中，衝撞離子電流的強度在當DMOS在一般操作狀態中時電流經此流動之路徑中相當小。產生在區域R1中之衝撞離子電流通過第一井區15，及例如朝向源極區25流動(圖3的箭頭所指出之路徑)。
在根據實施例之半導體裝置100中，第三區10c中之n型摻雜濃度係高於第一區10a中之n型摻雜濃度。第二井區20具有第二井區20延伸在第一井區15下方之形狀。由於此種摻雜濃度，在電場被集中之深區域中，等電位線形成垂直條狀。產生在通道區27下方的深區域中之 少許(若有的話)衝撞離子流入配置在正表面上的通道區。
以此方式，在半導體裝置100中，能夠配置在除了源極與汲極之間的電流路徑以外之地方電場強度變成最大的地方。因此，所產生的衝撞離子不通過電流流經通道之電流路徑的區域。因此，可抑制由於電流所導致之衝撞離子的產生。另外，寄生電晶體的操作可被抑制，使得能夠增加半導體裝置的可靠性和對ESD的抵抗力。
圖4A及圖4B為例示化參考例子的半導體裝置之概要橫剖面圖。
圖4A及圖4B所示之半導體裝置190亦包括：半導體區10；第一井區15；第二井區20；源極區25；汲極區26；通道區27；閘極絕緣膜28；源極電極30；汲極電極31；閘極電極32；及絕緣分離膜35。
在半導體裝置190中，第一區10a中之n型摻雜濃度大體上等於第三區10c中之n型摻雜濃度。
如圖4A所示，例如，第一井區15的深度係大於第二井區20的深度。第二井區20的形狀不同於第二井區20延伸在第一井區15下方之第二井區20的形狀。
圖4B為例示化參考例子的半導體裝置之特性的概要橫剖面圖。圖4B概要圖解半導體裝置190中之電場集中點和衝撞離子所產生的電流。以與圖3相同的方式，圖4B所示之狀態係可藉由具有高電壓(湧浪電壓)之脈衝被施加到半導體裝置190的汲極電極31之模擬所獲得。
在半導體裝置190中，電場的最大值係產生在源極區25側上之絕緣分離膜35的邊緣部位之區域R2中。在區域R2中，電場的強度大。如圖4B所示，具有有著大強度的電場之區域R2係配置在通道區27附近。
例如，衝撞離子係產生在區域R2中。伴隨衝撞離子的產生，產生衝撞離子電流。衝撞離子電流通過當DMOS在一般操作狀態中時電流經此流動之路徑(通道區27)，及朝向源極區25流動(圖4B的箭頭所指出之路徑)。在參考例子的此種半導體裝置中，難以抑制衝撞離子量的增加。
例如，已知具有另一參考例子的半導體裝置，其中具有大電場強度的地方係配置在通道區27下方之深位置中。
此參考例子的半導體裝置亦包括：半導體區10；第一井區15；第二井區20；源極區25；汲極區26；通道區27；閘極絕緣膜28；源極電極30；汲極電極31；閘極電極32；及絕緣分離膜35。第一區10a中之n型摻雜濃度和第三區10c中之n型摻雜濃度彼此大體上相等。
在參考例子的半導體裝置中，第二井區20的形狀不同於第二井區20延伸在第一井區15下方之第二井區20的形狀。
在具有此種組態之參考例子的半導體裝置中，衝撞離子電流係產生在通道區27下方的深位置之區域中。例如，具有所產生的衝撞離子電流朝向通道區27流動之事 例。衝撞離子電流經此流動之路徑和源極與汲極之間的電流路徑(當DMOS在一般操作狀態中時電流經此流動之路徑)彼此不分開。因此，具有半導體裝置的可靠性或對ESD的抵抗力劣化之事例。
相反地，在根據實施例之半導體裝置100中，在配置於電場被集中之深位置中的區域R1中，等電位線沿著Z軸方向延伸。由於此種配置，產生在具有大電場強度的地方之衝撞離子電流幾乎不流入配置在正表面上之通道區。因此，可抑制衝撞離子的產生和抑制寄生電晶體的操作，因此，可增加半導體裝置的可靠性和對ESD的抵抗力。
圖5為例示化根據實施例的修改之半導體裝置的概要橫剖面圖。
如圖5所示，半導體裝置101亦包括：半導體區10；第一井區15；第二井區20；源極區25；汲極區26；通道區27；閘極絕緣膜28；源極電極30；汲極電極31及閘極電極32。對於半導體裝置100所說明之組態可應用到這些組件。半導體裝置101的組態對應於藉由從半導體裝置100的組態省略絕緣分離膜35所獲得之組態。
在半導體裝置101中也一樣，第三區10c中之n型摻雜濃度係高於第一區10a中之n型摻雜濃度。由於此種摻雜濃度，可抑制衝撞離子的產生和抑制寄生電晶體的操作，因此，可增加半導體裝置的可靠性和對ESD的抵抗力。
圖6A及圖6B為例示化根據實施例的其他修改之半 導體裝置的概要橫剖面圖。
圖6A所示之半導體裝置102和圖6B所示之半導體裝置103二者也一樣各別包括：第一井區15；第二井區20；源極區25；汲極區26；通道區27；閘極絕緣膜28；源極電極30；汲極電極31；及閘極電極32。對於半導體裝置100所說明之組態可應用到這些組件。
半導體裝置102和半導體裝置103各別包括半導體區10。在此實施例中，半導體區10係由n型磊晶層所形成。半導體區10(n型磊晶層)係形成在基板40上。
半導體裝置102另包括絕緣分離膜35。絕緣分離膜35係配置在汲極區26與通道區27之間。
半導體裝置102的組態對應於藉由在半導體裝置100中以n型磊晶層取代半導體區10所獲得之組態。半導體裝置103的組態對應於藉由從半導體裝置102的組態省略絕緣分離膜35所獲得之組態。
在半導體裝置102和半導體裝置103中，邊界J2為pn接面邊界。
在半導體裝置102和半導體裝置103中也一樣，第三區10c中之n型摻雜濃度係高於第一區10a中之n型摻雜濃度。由於此種摻雜濃度，可抑制衝撞離子的產生和抑制寄生電晶體的操作，因此，可增加半導體裝置的可靠性和對ESD的抵抗力。
圖7為例示化根據實施例之半導體裝置的製造方法之流程圖。
在圖7所例示化之半導體裝置100的製造方法中，例如，形成第一井區15(步驟S1)，形成第二井區20(步驟S2)，形成絕緣分離膜35(步驟S3)，形成閘極絕緣膜28(步驟S4)，形成閘極電極32(步驟S5)，形成源極區25和汲極區26(步驟S6)，及形成源極電極30和汲極電極31(步驟S7)。根據此種步驟製造半導體裝置100。
例如，步驟S1(第一井形成步驟)包括執行包括第一離子注射之複數個離子注射。在第一井形成步驟中注射p型摻雜劑。例如，步驟S2(第二井形成步驟)包括執行包括第二離子注射之複數個離子注射。在第二井形成步驟中注射n型摻雜劑。例如，圖2所例示化之最大值各別對應於複數個離子注射。
第一離子注射中的注射範圍Rp為第一注射距離。第一注射距離係長於第一井形成步驟的複數個離子注射中之各別注射範圍。例如，第一離子注射對應於第一最大值M1。第一注射距離對應於第一深度Dz1。
第二離子注射中的注射範圍為第二注射距離。例如，第二離子注射對應於第五最大值M5。第二注射距離對應於第二深度Dz2。第一注射距離係短於第二注射距離。
例如，第二井形成步驟包括執行第三離子。第三離子注射中的注射範圍為第三注射範圍。例如，第三離子注射對應於第六最大值M6。第三注射距離對應於第三深度Dz3。第一注射距離係長於第三注射距離。
由於此種離子注射，可達成圖2所例示化之摻雜濃度的分佈。因此，能夠設置半導體裝置，其中衝撞離子的產生和衝撞離子量的增加被抑制，使得能夠增加對SOA的抵抗力。
根據實施例，能夠設置增加SOA之半導體裝置。
在揭示中，“垂直”和“平行”不僅意指精確語詞意義的“垂直”和“平行”，並且意指例如“具有在製造步驟等等中所產生之波動的垂直”和“具有在製造步驟等等中所產生之波動的平行”。也就是說，“垂直”為“大體上垂直”和“平行”為“大體上平行”就足夠。
本揭示的實施例已參考前面的特定例子加以說明。然而，本揭示的實施例並不局限於這些特定例子。例如，對於諸如半導體區、第一井區、第二井區、源極區、汲極區、通道區、閘極電極、閘極絕緣膜、汲極電極、源極電極、第一區、第二區和第三區等各別元件的特定組態，倘若精於本技藝之人士藉由從已知範圍適當地選擇組態，以同於這些實施例之方式來實行本例示實施例，及可獲得與這些實施例之大體上相等有利效果，則這些組態落在本揭示的範疇內。
另外，倘若組合包含本揭示的主旨，則在技術可能範圍內的各個特定例子中之兩或更多個元件的組合亦落在本揭示的範疇內。
另外，只要這些半導體裝置和半導體裝置的製造方法包含本揭示的主旨，精於本技藝之人士藉由依據如同本揭 示的實施例之上述半導體裝置和半導體裝置的製造方法來適當地改變設計而可實行之所有半導體裝置和半導體裝置的所有製造方法亦落在本例示實施例的範疇內。
另外，在本揭示的技術概念之範疇內，精於本技藝之人士可設想到各種變化和修改，及解釋作這些變化和修改亦落在本例示實施例的範疇內。
儘管已說明某些實施例，但是這些實施例僅被說明作例子，及並不用於限制本發明的範疇。事實上，可以各種其他形式體現此處所說明之新穎實施例；而且，在不違背本發明的精神之下，可進行此處所說明之實施例的形式之各種省略、取代、及變化。附錄申請專利範圍及其同等物欲用於涵蓋落在本發明的範疇及精神內之此種形式或修改。
J1‧‧‧pn接面邊界
L15‧‧‧深度
L20‧‧‧深度
L22‧‧‧深度
10‧‧‧半導體區
10a‧‧‧第一區
10b‧‧‧第二區
10c‧‧‧第三區
10s‧‧‧端部
15‧‧‧第一井區
15s‧‧‧下表面
20‧‧‧第二井區
20s‧‧‧下表面
21‧‧‧第一部位
21s‧‧‧下表面
22‧‧‧第二部位
22a‧‧‧上側部位
22ae‧‧‧邊緣部位
22b‧‧‧下側部位
22be‧‧‧邊緣部位
22s‧‧‧下表面
25‧‧‧源極區
26‧‧‧汲極區
27‧‧‧通道區
27u‧‧‧上表面
28‧‧‧閘極絕緣膜
30‧‧‧源極電極
31‧‧‧汲極電極
32‧‧‧閘極電極
35‧‧‧絕緣分離膜
100‧‧‧半導體裝置

Claims (20)

  1. 一種半導體裝置，包含：第一導電型的第一井區，係在半導體區中，及從與該半導體區的上表面平面正交的第一方向上之該半導體區的該上表面平面延伸到第一距離；第二導電型的第二井區，係在該半導體區中，且在垂直於該第一方向的第二方向上毗連該第一井區，及從該第一方向上之該半導體區的該上表面平面延伸到第二距離；該第二導電型的源極區，係在該第一井區上；該第二導電型的汲極區，係在該第二井區上；以及閘極電極，係在該源極與汲極區之間的該半導體區之部位上，其中該半導體區具有在該第一方向上之該第一井區下方的第一位置中之第一區、在該第一方向上之該第二井區下方的第二位置中之第二區、及在該第一方向上之該第一井區下方和在該第二方向上的該第一位置與該第二位置之間的第三位置中之第三區，以及該第三區中之該第二導電型的摻雜濃度係高於該第一區中之該第二導電型的摻雜濃度。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一井區係在該第二方向上朝向該第二井區延伸到第一井區邊緣部位，以及該第三位置係在該第一方向上之該第一井區邊緣部位 下方。
  3. 根據申請專利範圍第1項之半導體裝置，其中該第一區和該第三區係與該第一井區直接接觸。
  4. 根據申請專利範圍第1項之半導體裝置，其中該第一區係在該第一方向上之該源極區下方，以及該第三區係在該第一方向上之該閘極電極下方。
  5. 根據申請專利範圍第1項之半導體裝置，其中該第一距離係小於該第二距離。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第二距離與該第一距離之間的差係在0.1微米至0.5微米(含)之範圍中。
  7. 根據申請專利範圍第1項之半導體裝置，其中沿著該第一方向上之該第一井區內的該第一導電型之摻雜分佈輪廓具有包括第一尖峰之複數個尖峰，沿著該第一尖峰與該半導體區的該上表面平面之間的該第一方向上之距離係大於沿著該複數個尖峰中之所有其他尖峰與該上表面平面之間的該第一方向上之距離，沿著該第一方向上之該第二井區中的該第二導電型的摻雜分佈輪廓具有第二尖峰，以及沿著該第二尖峰與該半導體區的該上表面平面之間的該第一方向之距離係大於沿著該第一尖峰與該半導體區的該上表面平面之間的該第一方向之該距離。
  8. 根據申請專利範圍第7項之半導體裝置，其中沿著該第二尖峰與該半導體區的該上表面平面之間的 該第一方向之該距離與沿著該第一尖峰與該半導體區的該上表面平面之間的該第一方向上之該距離之間的差係在0.1微米至0.5微米(含)之範圍中。
  9. 根據申請專利範圍第7項之半導體裝置，其中沿著該第一方向上之該第二井區內的該第二導電型的該摻雜分佈輪廓具有第三尖峰，以及沿著該第三尖峰與該半導體區的該上表面平面之間的該第一方向之距離係小於沿著該第一尖峰與該半導體區的該上表面平面之間的該第一方向之該距離。
  10. 根據申請專利範圍第1項之半導體裝置，另包含：絕緣分離膜，係配置在該源極區與該汲極區之間，及與該汲極區相接觸。
  11. 根據申請專利範圍第1項之半導體裝置，其中該第二井區包括：第一部位和在該第一部位與該第二方向上之該第一井區之間的第二部位，以及該第二部位中之該第二導電型的摻雜濃度係低於該第一部位中之該第二導電型的摻雜濃度。
  12. 根據申請專利範圍第1項之半導體裝置，其中該半導體區為該第一導電型。
  13. 根據申請專利範圍第1項之半導體裝置，其中該半導體區為該第二導電型。
  14. 根據申請專利範圍第1項之半導體裝置，其中該第一導電型為p型，及該第二導電型為n型。
  15. 根據申請專利範圍第1項之半導體裝置，其中該第一導電型為n型，及該第二導電型為p型。
  16. 一種電晶體裝置，包含：半導體區，係具有上表面在第一平面上；第一導電型的第一井區，係在該半導體區內，及從與該第一平面正交的第一方向上之該第一平面延伸達第一距離；第二導電型的第二井區，係在該半導體區內，及在垂直於該第一方向的第二方向上毗連該第一井區，且從該第一方向上之該第一平面延伸達第二距離；該第二導電型的源極區，係在該第一井區中且在該上表面中；該第二導電型的汲極區，係在該第二井區中且在該上表面中，該源極和汲極區在該第二方向上間隔開；閘極電極，係在該源極與汲極區之間的該上表面之部位上；以及閘極絕緣膜，係在該閘極電極與該上表面的該部位之間，其中在沿著大於該第一距離之該第一方向的距離上，在該閘極電極下方與該第一平面下方二者的部位中，該半導體區中之該第二導電型的摻雜濃度係最高。
  17. 根據申請專利範圍第16項之電晶體裝置，另包含：絕緣分離膜，係配置在該源極區與該汲極區之間，及 與該汲極區相接觸，其中該閘極電極沿著該絕緣分離膜的上表面延伸。
  18. 一種半導體裝置的製造方法，包含：將第一導電型的第一井區形成在半導體區中，該第一井區從與該半導體區的上表面平面正交的第一方向上之該半導體區的該上表面平面延伸到第一距離；將第二導電型的第二井區形成在該半導體區中，該第二井區係在垂直於該第一方向的第二方向上毗連該第一井區，及從該第一方向上之該半導體區的該上表面平面延伸到第二距離；將該第二導電型的源極區形成在該第一井區上；將該第二導電型的汲極區形成在該第二井區上；以及將閘極電極形成在該源極與汲極區之間的該半導體區之部位上，其中該半導體區具有在該第一方向上之該第一井區下方的第一位置中之第一區、在該第一方向上之該第二井區下方的第二位置中之第二區、及在該第一方向上之該第一井區下方和在該第二方向上的該第一位置與該第二位置之間的第三位置中之第三區，以及該第三區中之該第二導電型的摻雜濃度係高於該第一區中之該第二導電型的摻雜濃度。
  19. 根據申請專利範圍第18項之方法，其中形成該第一井區包括執行第一離子注射；以及形成該第二井區包括執行離子注射，其中 該第一離子注射中之噴射範圍為第一注射距離，以及該第二離子注射中之噴射範圍為第二注射距離，及該第一注射距離係短於該第二注射距離。
  20. 根據申請專利範圍第19項之方法，其中該第一注射距離與該第二注射距離之間的差係在0.1微米至0.5微米(含)之範圍中。
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