JP5878216B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、詳しくは、パワーエレクトロニクス分野に用いられるパワーデバイスに関する。

従来、パワーエレクトロニクス分野では、高電圧が印加される高耐圧半導体装置（パワーデバイス）が用いられている。
パワーデバイスの構造として、大電流を容易に流すことができ、さらに、高耐圧および低オン抵抗を確保しやすい縦型構造が知られている（たとえば、特許文献１）。
縦型構造のパワーデバイスは、たとえば、Ｎ^＋型の基板と、基板上に積層されたＮ⁻型のエピタキシャル層と、エピタキシャル層の表層部に、間隔を空けて複数形成されたＰ型のボディ領域と、各ボディ領域の表層部に形成されたＮ^＋型のソース領域とを含んでいる。ゲート絶縁膜は、隣り合うボディ領域の間に跨って形成されており、このゲート絶縁膜上にゲート電極が形成されている。ゲート電極は、ゲート絶縁膜を挟んで各ボディ領域に対向している。ソース領域には、ソース電極が電気的に接続されている。一方、ドレイン電極は、基板の裏面に形成されている。これにより、ソース電極およびドレイン電極が、基板の主面に垂直な縦方向に配置された縦型構造のパワーデバイスが構成されている。

ソース電極とドレイン電極との間（ソース−ドレイン間）に電圧を印加した状態で、ゲート電極に閾値以上の電圧が印加されることにより、ゲート電極からの電界によりボディ領域におけるゲート絶縁膜との界面近傍にチャネルが形成される。これにより、ソース電極とドレイン電極との間に電流が流れ、パワーデバイスがオン状態となる。

特開２００３−３４７５４８号公報

しかしながら、従来の縦型構造では、耐圧に優れるデバイスを歩留まりよく製造することが困難である。実際、品質保証試験の一つである高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験を実施すると、多くの製品が良品としての耐圧基準を満たすことができず、不良品と判定される場合がある。
具体的には、ＨＴＲＢ試験において、ソース−ドレイン間に電圧を印加し続けたとき、ゲート絶縁膜における隣り合うボディ領域間の部分上の箇所が絶縁破壊するケースが非常に多い。

本発明の目的は、耐圧性に優れ、歩留まりよく製造することができる半導体装置を提供することである。

上記目的を達成するための本発明の第１の局面に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、各前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、前記電界緩和部は、３つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの２本の直線の交点上に設けられた点状電界緩和部と、前記直線に沿う部分上に設けられた線状電界緩和部とを含み、前記線状電界緩和部が、前記点状電界緩和部に対して離間して形成されている。

本発明者らは、上記目的を達成するために、高温逆バイアス（ＨＴＲＢ：High Temperature Reverse Bias）試験や実使用などにおけるゲート絶縁膜の絶縁破壊の要因について、鋭意検討した。そして、その要因が、ゲート絶縁膜に対する電界集中であることを見出した。なお、ＨＴＲＢ試験とは、デバイスがオフの状態において、高温下、ソース−ドレイン間にデバイス耐圧ほどの電圧を印加し続けることにより、デバイスの耐圧を確認するための試験である。

具体的には、半導体装置がオフの状態（つまり、ゲート電圧が０Ｖの状態）において、ソース領域と、ドレインとして機能する半導体層との間（ソース−ドレイン間）に半導体層が（＋）側となる電圧（たとえば、ＨＴＲＢ試験では９００Ｖ程度）が印加されると、ゲート電極と半導体層との間に介在するゲート絶縁膜に電界がかかる。この電界は、ゲート電極と半導体層との電位差に起因して生じるものである。そして、半導体層における隣り合うボディ領域の間においては、ゲート電極を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。そのため、デバイス耐圧ほどの電圧がソース−ドレイン間に印加され続けると、ゲート絶縁膜における隣り合うボディ領域間の部分上の箇所が、その大きさの電界集中に耐え切れず、絶縁破壊を起こすといったメカニズムである。

これに対し、本発明の半導体装置によれば、ソース領域と、半導体層におけるドレインとして機能し得る領域とが、ボディ領域を挟んで縦方向に配置された縦型構造において、隣り合うボディ領域の間に、ゲート絶縁膜に生じる電界を緩和する電界緩和部が設けられている。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けても、ゲート絶縁膜の絶縁破壊を抑制することができる。したがって、本発明の構成であれば、耐圧に優れる半導体装置を歩留まりよく製造することができる。

本発明者らは、さらに、半導体装置におけるボディ領域の配列パターン（セルレイアウト）ごとに、ゲート絶縁膜において絶縁破壊が特に発生しやすい箇所を調べたところ、特定の配列パターンについて、下記の共通点を見出した。
具体的には、様々なパターンに配列された複数のボディ領域のうち、３つのボディ領域に着目し、隣り合うボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの２本の直線の交点付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすいことを見出した。

したがって、電界緩和部は、３つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの２本の直線の交点上に設けられた点状電界緩和部を含むことが好ましい。隣り合うボディ領域の各間を延びる複数の直線のうちの２本の直線の交点上に電界緩和部（点状電界緩和部）が設けられていれば、その交点付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。

電界緩和部は、三角形の各頂点の位置に配置される３つの前記ボディ領域の各間を延びる直線に沿う部分上に設けられた線状電界緩和部を含んでいてもよい。
これにより、隣り合うボディ領域の各間を延びる直線に沿って生じる電界がゲート絶縁膜に作用しても、その電界を線状電界緩和部で緩和することができる。その結果、ゲート絶縁膜に生じる電界を、満遍なく緩和することができる。

また、点状電界緩和部は、隣り合うボディ領域の各間を延びる直線と直交する直交方向における線状電界緩和部の断面積よりも大きい断面積を有していてもよく、また、平面視で前記ボディ領域と重なっていてもよい。また、点状電界緩和部は、平面視四角形状に形成されていてもよい。

また、４つのボディ領域が、平面視で２行２列の行列状に配列されているとき、点状電界緩和部は、行列状のボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられているが好ましい。

４つのボディ領域が２行２列の行列状に配列されているときは、そのボディ領域の各間を行方向および列方向にそれぞれ延びる線領域が交差する領域（交差領域）付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、点状電界緩和部が、行方向および列方向にそれぞれ延びる線領域が互いに交差する領域に平面視で重なる位置に設けられていれば、その交差領域付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。

また、電界緩和部の平面面積は、ボディ領域の平面面積よりも小さくてもよい。

電界緩和層は、半導体層において隣り合うボディ領域の間に不純物をインプランテーションすることにより形成されたインプラ領域を含んでいてもよい。
半導体層の導電型とは異なる第２導電型のインプラ領域を形成することにより、インプラ領域と半導体層との接合（ＰＮ接合）により生じる空乏層を、半導体層における隣り合うボディ領域間に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を小さくすることができるので、絶縁破壊を抑制することができる。

また、インプラ領域は、第２導電型不純物としてＡｌまたはＢをインプランテーションすることに形成されていてもよい。
また、インプラ領域は、半導体層への不純物のインプランテーションにより高抵抗化されていてもよく、その場合、Ａｌ、Ｂ、ＡｒまたはＶのインプランテーションにより高抵抗化されていてもよい。

また、ゲート絶縁膜が、ボディ領域に対向する相対的に薄い薄膜部と、半導体層におけるボディ領域の間の部分に対向する相対的に厚い厚膜部を有していてもよい。
ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分を厚膜化することにより、当該部分（厚膜部）の絶縁破壊耐圧を残余の部分よりも大きくすることができる。そのため、厚膜部に電界がかかっても、その厚膜部は絶縁破壊せず、かかった電界を内部で緩和することができる。一方、ゲート絶縁膜において、ボディ領域に対向する部分が薄膜部であるため、ボディ領域にチャネルを形成するためにゲート電極に電圧を印加して発生させた電界が、ゲート絶縁膜で弱まることを抑制することができる。したがって、半導体装置のトランジスタ機能の低下を抑制しつつ、耐圧を向上させることができる。

また、ゲート電極が、半導体層におけるボディ領域の間の部分に対向する部分に貫通孔を有しており、半導体層上にゲート電極を覆うように形成され、その貫通孔に埋設された埋設部を有する層間絶縁膜が形成されていてもよい。
これにより、ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分は、半導体層と絶縁性の埋設部との間に介在することとなる。そのため、ゲート電極と半導体層との電位差に起因する電界が生じても、ゲート絶縁膜における隣り合うボディ領域の間の部分に対向する部分に電界をかかり難くすることができる。その結果、ゲート絶縁膜における当該部分にかかる総電界を緩和することができる。

また、ゲート絶縁膜が、ボディ領域に対向する低誘電率部と、半導体層におけるボディ領域の間の部分に対向する高誘電率部とを有していてもよい。
ゲート絶縁膜において、半導体層におけるボディ領域の間の部分に対向する部分を高誘電率部とすることにより、当該部分（高誘電率部）の絶縁破壊耐圧を残余の部分よりも大きくすることができる。そのため、高誘電率部に電界がかかっても、その高誘電率部は絶縁破壊せず、かかった電界を内部で緩和することができる。一方、ゲート絶縁膜において、ボディ領域に対向する部分が低誘電率部であるため、ボディ領域にチャネルを形成するためにゲート電極に電圧を印加して発生させた電界が、ゲート絶縁膜で弱まることを抑制することができる。したがって、半導体装置のトランジスタ機能の低下を抑制しつつ、耐圧を向上させることができる。

また、半導体層が、ボディ領域の間に、その表面が嵩上げされて形成された突出部を有していてもよい。
隣り合うボディ領域の間に突出部を設けることにより、ボディ領域間においては、半導体層の裏面からゲート絶縁膜に至るまでの距離が、突出部の突出量分長くなる。そのため、突出部がない場合に比べて、ゲート電圧にかかる電圧を半導体層で十分降下させることができる。そのため、ボディ領域間におけるゲート絶縁膜の直下に分布する等電位面の電圧を小さくすることができる。その結果、ゲート絶縁膜にかかる電界を緩和することができる。

また、突出部には、第２導電型の不純物がインプランテーションされていることが好ましい。
これにより、突出部と半導体層における残余部分との接合（ＰＮ接合）により生じる空乏層を、ボディ領域間に発生させることができる。そして、この空乏層の存在により、ゲート電極を基準とする高い電位の等電位面をゲート絶縁膜から遠ざけることができる。その結果、ゲート絶縁膜にかかる電界を一層小さくすることができる。

また、突出部は、ゲート絶縁膜が、低誘電率部と高誘電率部とを有する場合、高誘電率部に被覆されていることが好ましい。
突出部が高誘電率部に被覆されている構成では、高誘電率部の絶縁破壊耐圧をゲート絶縁膜の残余の部分よりも大きくすることができる。そのため、突出部による電界緩和の効果に加えて、高誘電率部による電界緩和の効果を享受することもできる。

また、高誘電率部は、突出部を被覆するとともにボディ領域に対向するように形成されていてもよい。その場合、低誘電率部は、ボディ領域と、高誘電率部における当該ボディ領域に対向する部分との間に介在されていてもよい。
また、高誘電率部は、低誘電率部が、ボディ領域に対向するとともに突出部を被覆するように形成されている場合、突出部と、低誘電率部における当該突出部を被覆する部分との間に介在されていてもよい。

また、ゲート絶縁膜が、ボディ領域に対向する相対的に薄い薄膜部と、半導体層におけるインプラ領域に対向する相対的に厚い厚膜部とを有する場合、厚膜部により第２の電界緩和部が構成されていてもよい。これにより、インプラ領域および厚膜部の両方による電界緩和の効果を享受することができる。
また、ゲート電極が、半導体層におけるインプラ領域に対向する部分に貫通孔を有しており、半導体層上に、ゲート電極を覆うように、貫通孔に埋設された埋設部を有する層間絶縁膜が形成されている場合、埋設部により第３の電界緩和部が構成されていてもよい。これにより、インプラ領域および埋設部の両方による電界緩和の効果を享受することができる。

また、ゲート絶縁膜が、ボディ領域に対向する低誘電率部と、半導体層におけるインプラ領域に対向する高誘電率部とを有する場合、高誘電率部により第４の電界緩和部が構成されていてもよい。これにより、インプラ領域および高誘電率部の両方による電界緩和の効果を享受することができる。
上記目的を達成するための本発明の第２の局面に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、各前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、前記ゲート絶縁膜は、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記ボディ領域の間の部分に対向する高誘電率部とを有している。
前記電界緩和部の平面面積が、前記ボディ領域の平面面積よりも小さくてもよい。
前記電界緩和部は、３つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの２本の直線の交点上に設けられた点状電界緩和部を含んでいてもよい。前記電界緩和部が、前記直線に沿う部分上に設けられた線状電界緩和部を含んでいてもよい。
前記点状電界緩和部は、前記直線と直交する直交方向における前記線状電界緩和部の断面積よりも大きい断面積を有していてもよい。前記線状電界緩和部が、前記点状電界緩和部に対して離間して形成されていてもよい。前記点状電界緩和部は、平面視で前記ボディ領域と重なっていてもよい。前記点状電界緩和部は、平面視四角形状に形成されていてもよい。
４つの前記ボディ領域が、平面視で２行２列の行列状に配列されているとき、前記点状電界緩和部が、行列状の前記ボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられていてもよい。
ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているとき、電界緩和部は、平面視で、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられていることが好ましい。
ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているときは、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部付近において、ゲート絶縁膜の絶縁破壊が特に発生しやすい。したがって、電界緩和部が、平面視で、隣り合うボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられていれば、その端部付近におけるゲート絶縁膜の絶縁破壊を効果的に抑制することができる。
また、ボディ領域が長尺状に形成されている場合、電界緩和部は、隣り合うボディ領域の間を長手方向に沿って延びる線領域に沿う部分上にもさらに設けられていることが好ましい。
半導体層は、１ＭＶ／ｃｍ以上の絶縁破壊電界を有することが好ましく、たとえば、ＳｉＣからなることが好ましい。ＳｉＣ単結晶成長表面のステップバンチングにより、ＳｉＣ半導体層上のゲート絶縁膜には電界が集中し易いため、本発明を適用したときの効果が大きい。また、１ＭＶ／ｃｍ以上の絶縁破壊電界を有する半導体層としては、たとえば、３Ｃ−ＳｉＣ（３．０ＭＶ／ｃｍ）、６Ｈ−ＳｉＣ（３．０ＭＶ／ｃｍ）、４Ｈ−ＳｉＣ（３．５ＭＶ／ｃｍ）、ＧａＮ（２．６ＭＶ／ｃｍ）、ダイヤモンド（５．６ＭＶ／ｃｍ）などが挙げられる。

また、ボディ領域は、平面視正多角形状に形成されていてもよく、たとえば、平面視正方形状に形成されていてもよい。
また、ボディ領域は、平面視正六角形状に形成されている場合、ハニカム状に配列されていることが好ましい。

さらに、ボディ領域は、平面視円形状に形成されていてもよい。
また、前記電界緩和部は、前記ボディ領域よりも浅く形成されていてもよい。また、前記半導体装置が、前記ソース領域を貫通して前記ボディ領域に接続された第２導電型のボディコンタクト領域を含む場合、前記電界緩和部は、前記ボディコンタクト領域よりも深く形成されていてもよい。
上記目的を達成するための本発明の第３の局面に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、各前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、前記半導体層は、前記ボディ領域の間に、その表面が嵩上げされて形成された突出部を有しており、前記ゲート絶縁膜は、前記ボディ領域に対向する低誘電率部と、前記突出部を被覆する高誘電率部とを有している。
前記突出部には、第２導電型の不純物がインプランテーションされていてもよい。前記高誘電率部が、前記突出部を被覆するとともに前記ボディ領域に対向するように形成されており、前記低誘電率部は、前記ボディ領域と、前記高誘電率部における当該ボディ領域に対向する部分との間に介在されていてもよい。前記低誘電率部が、前記ボディ領域に対向するとともに前記突出部を被覆するように形成されており、前記高誘電率部は、前記突出部と、前記低誘電率部における当該突出部を被覆する部分との間に介在されていてもよい。
上記目的を達成するための本発明の第４の局面に係る半導体装置は、第１導電型の半導体層と、前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、各前記ボディ領域の表層部に形成された第１導電型のソース領域と、前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、前記電界緩和部が、前記半導体層において隣り合う前記ボディ領域の間に不純物をインプランテーションすることにより形成されたインプラ領域を含み、前記ゲート絶縁膜が、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記インプラ領域に対向する高誘電率部とを有し、前記高誘電率部が、第２の電界緩和部として構成されている。
前記インプラ領域は、前記不純物としてＡｌまたはＢをインプランテーションすることにより形成されていてもよい。前記インプラ領域は、前記半導体層への不純物のインプランテーションにより高抵抗化されていてもよい。前記インプラ領域は、Ａｌ、Ｂ、ＡｒまたはＶのインプランテーションにより高抵抗化されていてもよい。

図１（ａ）（ｂ）は、本発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。 図２（ａ）（ｂ）は、本発明の第１の実施形態に係る半導体装置の模式断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ−IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ−IIｂでの切断面をそれぞれ示す。 図３Ａは、図２（ｂ）に示す半導体装置の製造方法を説明するための模式断面図である。 図３Ｂは、図３Ａの次の工程を示す図である。 図３Ｃは、図３Ｂの次の工程を示す図である。 図３Ｄは、図３Ｃの次の工程を示す図である。 図３Ｅは、図３Ｄの次の工程を示す図である。 図３Ｆは、図３Ｅの次の工程を示す図である。 図３Ｇは、図３Ｆの次の工程を示す図である。 図３Ｈは、図３Ｇの次の工程を示す図である。 図３Ｉは、図３Ｈの次の工程を示す図である。 図３Ｊは、図３Ｉの次の工程を示す図である。 図３Ｋは、図３Ｊの次の工程を示す図である。 図４（ａ）（ｂ）は、第１の実施形態に係る半導体装置の第１の変形例を説明するための図であって、図４（ａ）は模式平面図、図４（ｂ）は図４（ａ）の切断線IＶｂ−IＶｂでの切断面をそれぞれ示す。 図５（ａ）（ｂ）は、第１の実施形態に係る半導体装置の第２の変形例を説明するための図であって、図５（ａ）は模式平面図、図５（ｂ）は図５（ａ）の切断線Ｖｂ−Ｖｂでの切断面をそれぞれ示す。 図６は、第１の実施形態に係る半導体装置の第３の変形例を説明するための模式平面図である。 図７は、第１の実施形態に係る半導体装置の第４の変形例を説明するための模式平面図である。 図８（ａ）（ｂ）は、第１の実施形態に係る半導体装置の第５の変形例を説明するための模式平面図であって、図８（ａ）は模式平面図、図８（ｂ）は図８（ａ）の切断線ＶIIIｂ−ＶIIIｂでの切断面をそれぞれ示す。 図９は、第１の実施形態に係る半導体装置の第６の変形例を説明するための模式平面図である。 図１０は、第１の実施形態に係る半導体装置の第７の変形例を説明するための模式平面図である。 図１１（ａ）（ｂ）は、本発明の第２の実施形態に係る半導体装置の模式平面図であって、図１１（ａ）は全体図、図１１（ｂ）は内部拡大図をそれぞれ示す。 図１２（ａ）（ｂ）は、本発明の第２の実施形態に係る半導体装置の模式断面図であって、図１２（ａ）は図１１（ｂ）の切断線ＸIIａ−ＸIIａでの切断面、図１２（ｂ）は図１１（ｂ）の切断線ＸIIｂ−ＸIIｂでの切断面をそれぞれ示す。 図１３Ａは、図１２（ｂ）に示す半導体装置の製造方法を説明するための模式断面図である。 図１３Ｂは、図１３Ａの次の工程を示す図である。 図１３Ｃは、図１３Ｂの次の工程を示す図である。 図１３Ｄは、図１３Ｃの次の工程を示す図である。 図１３Ｅは、図１３Ｄの次の工程を示す図である。 図１３Ｆは、図１３Ｅの次の工程を示す図である。 図１３Ｇは、図１３Ｆの次の工程を示す図である。 図１３Ｈは、図１３Ｇの次の工程を示す図である。 図１３Ｉは、図１３Ｈの次の工程を示す図である。 図１３Ｊは、図１３Ｉの次の工程を示す図である。 図１３Ｋは、図１３Ｊの次の工程を示す図である。 図１４（ａ）（ｂ）は、本発明の第３の実施形態に係る半導体装置の模式平面図であって、図１４（ａ）は全体図、図１４（ｂ）は内部拡大図をそれぞれ示す。 図１５（ａ）（ｂ）は、本発明の第３の実施形態に係る半導体装置の模式断面図であって、図１５（ａ）は図１４（ｂ）の切断線ＸＶａ−ＸＶａでの切断面、図１５（ｂ）は図１４（ｂ）の切断線ＸＶｂ−ＸＶｂでの切断面をそれぞれ示す。 図１６Ａは、図１５（ｂ）に示す半導体装置の製造方法を説明するための模式断面図である。 図１６Ｂは、図１６Ａの次の工程を示す図である。 図１６Ｃは、図１６Ｂの次の工程を示す図である。 図１６Ｄは、図１６Ｃの次の工程を示す図である。 図１６Ｅは、図１６Ｄの次の工程を示す図である。 図１６Ｆは、図１６Ｅの次の工程を示す図である。 図１６Ｇは、図１６Ｆの次の工程を示す図である。 図１６Ｈは、図１６Ｇの次の工程を示す図である。 図１６Ｉは、図１６Ｈの次の工程を示す図である。 図１６Ｊは、図１６Ｉの次の工程を示す図である。 図１６Ｋは、図１６Ｊの次の工程を示す図である。 図１７は、第３の実施形態に係る半導体装置の第１の変形例を説明するための模式平面図である。 図１８は、第３の実施形態に係る半導体装置の第２の変形例を説明するための模式平面図である。 図１９は、本発明の第４の実施形態に係る半導体装置の要部拡大断面図である。 図２０は、第４の実施形態に係る半導体装置の第１の変形例を説明するための断面図である。 図２１は、第４の実施形態に係る半導体装置の第２の変形例を説明するための断面図である。 図２２は、本発明の第５の実施形態に係る半導体装置の要部拡大断面図である。 図２３は、第５の実施形態に係る半導体装置の第１の変形例を説明するための断面図である。 図２４は、第５の実施形態に係る半導体装置の第２の変形例を説明するための断面図である。 図２５は、第５の実施形態に係る半導体装置の第３の変形例を説明するための断面図である。 図２６は、第５の実施形態に係る半導体装置の第４の変形例を説明するための断面図である。 図２７は、第１の実施形態に係る半導体装置の第８の変形例を説明するための模式平面図である。 図２８（ａ）（ｂ）は、本発明の第６の実施形態に係る半導体装置の模式断面図である。 図２９（ａ）（ｂ）は、本発明の第７の実施形態に係る半導体装置の模式断面図である。 図３０（ａ）（ｂ）は、本発明の第８の実施形態に係る半導体装置の模式断面図である。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
＜第１の実施形態：インプラ領域による電界緩和＞
図１（ａ）（ｂ）は、本発明の第１の実施形態に係る半導体装置の模式平面図であって、図１（ａ）は全体図、図１（ｂ）は内部拡大図をそれぞれ示す。図２（ａ）（ｂ）は、本発明の第１の実施形態に係る半導体装置の模式断面図であって、図２（ａ）は図１（ｂ）の切断線IIａ−IIａでの切断面、図２（ｂ）は図１（ｂ）の切断線IIｂ−IIｂでの切断面をそれぞれ示す。

この半導体装置１は、ＳｉＣを用いたプレーナゲート型ＶＤＭＯＳＦＥＴであり、たとえば、図１（ａ）に示すように、平面視正方形のチップ状である。チップ状の半導体装置１は、図１（ａ）の紙面における上下左右方向の長さがそれぞれ数ｍｍ程度である。
半導体装置１の表面には、ソースパッド２が形成されている。ソースパッド２は、四隅が外方へ湾曲した平面視略正方形状であり、半導体装置１の表面のほぼ全域を覆うように形成されている。このソースパッド２には、その一辺の中央付近に、平面視略正方形状の除去領域３が形成されている。除去領域３は、ソースパッド２が形成されていない領域である。

この除去領域３には、ゲートパッド４が配置されている。ゲートパッド４とソースパッド２との間には間隔が設けられており、これらは互いに絶縁されている。
次に、半導体装置１の内部構造について説明する。
半導体装置１は、Ｎ^＋型（たとえば、濃度が１×１０^１８〜１×１０^２１ｃｍ^−３）のＳｉＣ基板５を備えている。このＳｉＣ基板５は、この実施形態では、半導体装置１のドレインとして機能し、その表面６（上面）がＳｉ面であり、その裏面７（下面）がＣ面である。

ＳｉＣ基板５上には、ＳｉＣ基板５よりも低濃度のＮ⁻型（たとえば、濃度が１×１０^１５〜１×１０^１７ｃｍ^−３）のＳｉＣからなるエピタキシャル層８が積層されている。
半導体層としてのエピタキシャル層８は、ＳｉＣ基板５上に、いわゆるエピタキシャル成長によって形成されている。Ｓｉ面である表面６上に形成されるエピタキシャル層８は、Ｓｉ面を成長主面として成長させられる。したがって、エピタキシャル成長により形成されるエピタキシャル層８の表面９は、ＳｉＣ基板５の表面６と同様、Ｓｉ面である。

半導体装置１には、図１（ａ）に示すように、平面視でエピタキシャル層８上の中央部に配置され、電界効果トランジスタとして機能する活性領域１０が形成されている。エピタキシャル層８には、この活性領域１０を取り囲むように、活性領域１０から間隔を開けてガードリング１１が複数本（この実施形態では、２本）形成されている。
活性領域１０とガードリング１１との間隔は、全周にわたって至るところでほぼ一定である。ガードリング１１は、エピタキシャル層８にＰ型不純物をインプランテーションすることにより形成されたＰ⁻型（たとえば、濃度が１×１０^１３〜１×１０^１８ｃｍ^−３）の低濃度領域である。

活性領域１０において、エピタキシャル層８の表面９側（Ｓｉ面側）には、Ｐ型のボディ領域１２が、行方向および列方向に一定のピッチで行列状（マトリクス状）に配列されて多数形成されている。各ボディ領域１２は、平面視正方形状であり、たとえば、図１（ｂ）の紙面における上下左右方向の長さがそれぞれ７．２μｍ程度である。ボディ領域１２の深さは、たとえば、０．６５μｍ程度である。また、ボディ領域１２の濃度は、たとえば、１×１０^１６〜１×１０^１９ｃｍ^−３である。一方、エピタキシャル層８における、ボディ領域１２よりもＳｉＣ基板５側（Ｃ面側）の領域は、エピタキシャル成長後のままの状態が維持された、Ｎ⁻型のドリフト領域１３となっている。

各ボディ領域１２の表層部には、その中央部にボディコンタクト領域１４が形成されており、このボディコンタクト領域１４を取り囲むようにソース領域１５が形成されている。ボディコンタクト領域１４は、平面視正方形状であり、たとえば、図１（ｂ）の紙面における上下左右方向の長さがそれぞれ１．６μｍ程度である。ボディコンタクト領域１４の深さは、たとえば、０．３５μｍである。

ソース領域１５は、平面視正方形環状であり、たとえば、図１（ｂ）の紙面における上下左右方向の長さがそれぞれ５．７μｍ程度である。ソース領域１５の深さは、たとえば、０．２５μｍ程度である。
また、活性領域１０において、一定のピッチで行列状に配列されたボディ領域１２の各間の領域（隣り合うボディ領域１２の側面により挟まれるボディ間領域１６）は、一定（たとえば、２．８μｍ）幅を有する格子状である。

ボディ間領域１６は、隣り合うボディ領域１２の各間を、各ボディ領域１２の４つの側面に沿って行方向および列方向のそれぞれに直線状に延びる線領域１７と、行方向に延びる線領域１７と列方向に延びる線領域１７とが交差する交差領域１８とを含んでいる。交差領域１８は、平面視で２行２列に配列されたボディ領域１２に着目したとき、配列された４つのボディ領域１２の内側の角に取り囲まれ、ボディ領域１２の四辺の延長線により区画される正方形状の領域である（図１（ｂ）の四角破線で囲まれる領域）。

そして、このボディ間領域１６上には、ボディ間領域１６に沿って、格子状のゲート絶縁膜１９が形成されている。ゲート絶縁膜１９は、隣り合うボディ領域１２の間に跨っていて、ボディ領域１２におけるソース領域１５を取り囲む部分（ボディ領域１２の周縁部）およびソース領域１５の外周縁を覆っている。ゲート絶縁膜１９は、ＳｉＯ_２（酸化シリコン）からなり、その厚さは４００Å程度でほぼ一様である。なお、ゲート絶縁膜１９は、窒素を含有する酸化膜、たとえば、窒素および酸素を含有するガスを用いた熱酸化により形成される窒化酸化シリコン膜からなっていてもよい。

ゲート絶縁膜１９上には、ゲート電極２０が形成されている。ゲート電極２０は、格子状のゲート絶縁膜１９に沿って格子状に形成されていて、ゲート絶縁膜１９を挟んで、各ボディ領域１２の周縁部に対向している。ゲート電極２０は、ポリシリコンからなり、たとえば、Ｐ型不純物が高濃度に導入されている。また、ゲート電極２０の厚さは、たとえば、６０００Å程度である。

この半導体装置１では、ボディ間領域１６の幅方向中央に単位セル間の境界が設定されている。各単位セルは、たとえば、図１（ｂ）の紙面における上下左右方向の長さがそれぞれ１０μｍ程度である。各単位セルでは、ボディ領域１２の深さ方向がゲート長方向であり、そのゲート長方向に直交するボディ領域１２の周方向がゲート幅方向である。そして、各単位セルでは、ゲート電極２０に印加する電圧を制御することにより、各単位セルのボディ領域１２の周縁部に環状のチャネルを形成して、ドリフト領域１３において各ボディ領域１２の４つの側面に沿ってエピタキシャル層８の表面９側へ流れるドレイン電流を、ソース領域１５に流すことができる。

また、エピタキシャル層８のボディ間領域１６には、エピタキシャル層８にＰ型不純物をインプランテーションすることにより形成された、電界緩和層としてのＰ⁻型のインプラ領域２１が形成されている。インプラ領域２１の深さは、たとえば、０．６５μｍ程度（ボディ領域１２よりも浅い）である。また、インプラ領域２１の濃度は、ボディ領域１２の濃度よりも低く、たとえば、１×１０^１３〜１×１０^１８ｃｍ^−３である。なお、インプラ領域２１は、たとえば、不純物濃度が１×１０^−１６ｃｍ^−３以下のｉ型（真性半導体）の領域や、高抵抗化された領域であってもよい。なお、インプラ領域２１の濃度は、ボディ領域１２の濃度よりも高くてもよい。

インプラ領域２１は、ボディ間領域１６の全域にわたって形成された格子状であり、交差領域１８に形成された交差部２２と、線領域１７に形成された線状電界緩和部としての線状部２３とを一体的に含んでいる。
交差部２２は、平面視で交差領域１８よりもやや大きい正方形状に形成されていて、その各角が、その交差領域１８に臨む４つのボディ領域１２の角にそれぞれ入り込んでいる。なお、この交差部２２は、行列状に配列された多数のボディ領域１２のうち、三角形の各頂点の位置に配置される３つのボディ領域１２（たとえば、図１（ｂ）では、ボディ領域１２ａ〜１２ｃ）に着目し、隣り合うボディ領域１２ａ〜１２ｃの各間を延びる２本の直線２４ａと２４ｂを想定した場合は、それらの交点上に設けられているといえる。

線状部２３は、平面視で隣り合う交差部２２の各辺中央同士を繋ぐ一定幅の直線状に形成されていて、ボディ領域１２の側面に対して間隔を隔てている。線状部２３とボディ領域１２との間に間隔を設けることにより、半導体装置１のオン時に各ボディ領域１２の４つの側面に沿って流れるドレイン電流の経路を確保することができる。よって、オン抵抗の増加を抑制でき、良好なトランジスタ動作を行うことができる。

エピタキシャル層８上には、ゲート電極２０を被覆するように、ＳｉＯ_２からなる層間絶縁膜２５が積層されている。層間絶縁膜２５には、コンタクトホール２６が形成されている。コンタクトホール２６内には、ソース領域１５の中央部およびボディコンタクト領域１４の全体が露出している。
層間絶縁膜２５上には、ソース電極２７が形成されている。ソース電極２７は、各コンタクトホール２６を介して、すべての単位セルのボディコンタクト領域１４およびソース領域１５に一括して接触している。つまり、ソース電極２７は、すべての単位セルに対して共通の配線となっている。そして、このソース電極２７上には層間絶縁膜（図示せず）が形成されており、その層間絶縁膜（図示せず）を介して、ソース電極２７がソースパッド２（図１（ａ）参照）に電気的に接続されている。一方、ゲートパッド４（図１（ａ）参照）は、当該層間絶縁膜（図示せず）上に引き回されたゲート配線（図示せず）を介して、ゲート電極２０に電気的に接続されている。

また、ソース電極２７は、エピタキシャル層８との接触側から順にＴｉ／ＴｉＮ層２８と、Ａｌ層２９とが積層された構造を有している。
ＳｉＣ基板５の裏面７には、その全域を覆うようにドレイン電極３０が形成されている。このドレイン電極３０は、すべての単位セルに対して共通の電極となっている。ドレイン電極３０としては、たとえば、ＳｉＣ基板５側から順にＴｉ、Ｎｉ、ＡｕおよびＡｇが積層された積層構造（Ｔｉ／Ｎｉ／Ａｕ／Ａｇ）を適用することができる。

図３Ａ〜図３Ｋは、図２（ｂ）に示す半導体装置の製造方法を説明するための模式断面図である。
半導体装置１を製造するには、まず、図３Ａに示すように、ＣＶＤ(Chemical Vapor Deposition：化学気相成長)法、ＬＰＥ（Liquid Phase Epitaxy：液相エピタキシ）法、ＭＢＥ（Molecular Beam Epitaxy：分子線エピタキシ）法などのエピタキシャル成長法により、ＳｉＣ基板５の表面６（Ｓｉ面）上に、Ｎ型不純物（この実施形態では、Ｎ（窒素））を導入しながらＳｉＣ結晶が成長させられる。これにより、ＳｉＣ基板５上に、Ｎ⁻型のエピタキシャル層８が形成される。

続いて、図３Ｂに示すように、ボディ領域１２を形成すべき部分に開口を有するＳｉＯ_２マスク３１を用いて、Ｐ型不純物（この実施形態では、Ａｌ（アルミニウム））が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、ドーズ量が６×１０^１３ｃｍ^−２程度、加速エネルギーが３８０ｋｅＶ程度である。これにより、エピタキシャル層８の表層部に、ボディ領域１２が形成される。また、エピタキシャル層８の基層部には、エピタキシャル成長後のままの状態を維持するドリフト領域１３が形成される。

次いで、図３Ｃに示すように、ソース領域１５を形成すべき領域に開口を有するＳｉＯ_２マスク３２を用いて、Ｎ型不純物（この実施形態では、Ｐ（リン））が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このときの注入条件は、Ｎ型不純物の種類により異なるが、たとえば、ドーズ量が２．５×１０^１５ｃｍ^−２程度、加速エネルギーが３０ｋｅＶ〜１６０ｋｅＶの範囲で４段階である。これにより、ボディ領域１２の表層部に、ソース領域１５が形成される。

次いで、図３Ｄに示すように、インプラ領域２１およびガードリング１１を形成すべき領域に開口を有するＳｉＯ_２マスク３３を用いて、Ｐ型不純物（この実施形態では、Ａｌ）が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、ドーズ量が２．７×１０^１３ｃｍ^−２程度、加速エネルギーが３８０ｋｅＶ程度である。これにより、インプラ領域２１およびガードリング１１が同時に形成され、活性領域１０が区画される。なお、高抵抗化されたインプラ領域２１を形成する場合には、たとえば、Ａｌ、Ｂ、Ａｒ、Ｖを、ドーズ量が１×１０^１３ｃｍ^−２〜１×１０^１５ｃｍ^−２程度、加速エネルギーが３０ｋｅＶ〜１００ｋｅＶ程度の条件で注入すればよい。

次いで、図３Ｅに示すように、ボディコンタクト領域１４を形成すべき領域に開口を有するＳｉＯ_２マスク３４を用いて、Ｐ型不純物（この実施形態では、Ａｌ）が、エピタキシャル層８の表面９からエピタキシャル層８の内部にインプランテーション（注入）される。このときの注入条件は、Ｐ型不純物の種類により異なるが、たとえば、ドーズ量が３．７×１０^１５ｃｍ^−２程度、加速エネルギーが３０〜１８０ｋｅＶの範囲で４段階である。これにより、ボディコンタクト領域１４が形成される。

次いで、図３Ｆに示すように、たとえば、１４００℃〜２０００℃で２〜１０分間、エピタキシャル層８がアニール処理される。これにより、エピタキシャル層８の表層部に注入された個々のＮ型不純物およびＰ型不純物のイオンが活性化する。なお、エピタキシャル層８のアニール処理は、たとえば、抵抗加熱炉、高周波誘導加熱炉を適当な温度で制御することによって行うことができる。

次いで、図３Ｇに示すように、エピタキシャル層８の表面９が熱酸化されることにより、表面９の全域を覆うゲート絶縁膜１９が形成される。
次いで、図３Ｈに示すように、ＣＶＤ法により、Ｐ型不純物（この実施形態では、Ｂ（ホウ素））を導入しながらポリシリコン材料３５がエピタキシャル層８上に堆積される。
その後、図３Ｉに示すように、堆積したポリシリコン材料３５の不要部分（ゲート電極２０以外の部分）がドライエッチングにより除去される。これにより、ゲート電極２０が形成される。

次いで、図３Ｊに示すように、ＣＶＤ法により、エピタキシャル層８上にＳｉＯ_２からなる層間絶縁膜２５が積層される。
そして、図３Ｋに示すように、層間絶縁膜２５およびゲート絶縁膜１９が連続してパターニングされることにより、コンタクトホール２６が形成される。
その後は、たとえば、層間絶縁膜２５上に、Ｔｉ、ＴｉＮおよびＡｌが順にスパッタされて、ソース電極２７が形成される。また、ＳｉＣ基板５の裏面７に、Ｔｉ、Ｎｉ、ＡｕおよびＡｇが順にスパッタされて、ドレイン電極３０が形成される。

この後、層間絶縁膜（図示せず）、ソースパッド２、ゲートパッド４などが形成されることにより、図２（ｂ）に示す半導体装置１が得られる。
この半導体装置１では、ソースパッド２を接地した状態（つまり、ソース電極２７が０Ｖ）で、ソースパッド２（ソース電極２７）とドレイン電極３０との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲートパッド４（ゲート電極２０）に所定の電圧（ゲート閾値電圧以上の電圧）が印加することにより、各単位セルのボディ領域１２の周縁部に環状のチャネルを形成する。これにより、ドレイン電極３０からソース電極２７へ電流が流れ、各単位セルがオン状態となる。

一方、各単位セルがオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極２０とエピタキシャル層８との間に介在するゲート絶縁膜１９に電界がかかる。この電界は、ゲート電極２０とエピタキシャル層８との電位差に起因して生じるものである。そして、ドリフト領域１３の導電型（Ｎ⁻型）が維持されたボディ間領域１６においては、ゲート電極２０を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極３０に接するＳｉＣ基板５の裏面７付近では９００Ｖの等電位面が分布しており、ＳｉＣ基板５の裏面７からエピタキシャル層８の表面９側へ向かうにつれて電圧降下を生じるが、ボディ間領域１６では、数十Ｖ程度の等電位面が分布する。そのため、ボディ間領域１６では、ゲート電極２０側へ向かう非常に大きな電界が生じる。

しかし、この半導体装置１では、ドリフト領域１３とは反対導電型（Ｐ⁻型）のインプラ領域２１が、ボディ間領域１６の全域にわたって形成されている。そのため、インプラ領域２１とドリフト領域１３との接合（ＰＮ接合）により生じる空乏層を、ボディ間領域１６の全域に発生させることができる。そして、この空乏層の存在により、ゲート電極２０を基準とする高い電位の等電位面をＳｉＣ基板５側へ押し下げて、ゲート絶縁膜１９から遠ざけることができる。その結果、ゲート絶縁膜１９にかかる電界を小さくすることができる。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ試験時、さらには実使用において、ゲート絶縁膜１９の絶縁破壊を抑制することができる。したがって、耐圧に優れる半導体装置１を歩留まりよく製造することができる。

また、ボディ領域１２が行列状に形成されていて、ボディ間領域１６が格子状に形成される構成では、２行２列で配列された４つのボディ領域１２の各角に取り囲まれる交差領域１８に、特に強力な電界が発生しやすい。しかし、この半導体装置１では、その交差領域１８には、交差領域１８よりも大きいインプラ領域２１（交差部２２）が形成されており、しかもその交差部２２がボディ領域１２の各角に入り込んでいる。そのため、ゲート絶縁膜１９における交差領域１８に対向する部分の絶縁破壊を効果的に抑制することができる。さらに、交差領域１８だけではなく、線領域１７にもインプラ領域２１（線状部２３）が形成されているので、ゲート絶縁膜１９における線領域１７に対向する部分の絶縁破壊も効果的に抑制することができる。これらの結果、ゲート絶縁膜１９にかかる電界を、満遍なく緩和することができる。
＜第１の実施形態の変形例＞
次に、第１の実施形態に係る半導体装置１の変形例を複数例示するが、変形例はこれらに限られない。

たとえば、インプラ領域２１は、線領域１７のみに形成されていてもよい。また、線領域１７に形成されるインプラ領域２１は、直線状である必要はなく、たとえば、正方形状、三角形状などの多角形状であってもよい。
また、半導体装置１において、インプラ領域２１の線状部２３は、交差部２２と一体的である必要はなく、たとえば、図４（ａ）に示すように、インプラ領域３６の線状部３８が、その長さ方向両端が交差部３７の各辺から離間するように形成されていてもよい。

また、半導体装置１において、ボディ領域１２の平面形状は、正方形状である必要はなく、たとえば、図５（ａ）に示すボディ領域３９のように、正六角形状であってもよい。
このときのボディ領域３９の配列パターンは、たとえば、隣り合うボディ領域３９の一辺同士が互いに平行となるようにボディ領域３９が配列されるハニカム状である。
ハニカム状に配列されたボディ領域３９の各間の領域（ボディ間領域４０）は、一定幅を有するハニカム状である。そのボディ間領域４０は、隣り合うボディ領域３９の各間を、各ボディ領域３９の６つの側面に沿って直線状に延びる線領域４１と、３本の線領域４１が放射状に交差する交差領域４２とを含んでいる。

インプラ領域４３は、たとえば、このハニカム状領域の全域にわたって形成されたハニカム状であり、交差部４４（交差領域４２に形成された部分）と線状部４５（線領域４１に形成された部分）とを一体的に含む。
また、行列状に配列されたボディ領域１２の平面形状は、たとえば、図６に示すボディ領域４６のように、円状であってもよい。

また、ボディ領域１２の配列パターンは、行列状である必要はなく、たとえば、図７に示すように、千鳥配列状であってもよい。より具体的には、平面視正方形状のボディ領域１２は、複数列をなし、各列において列方向Ｙに一定のピッチで配置されている。そして、列方向Ｙと直交する行方向Ｘに互いに隣り合う２列において、一方の列をなすボディ領域１２と他方の列をなすボディ領域１２とは、半ピッチ（列方向にボディ領域１２が配置されるピッチの半分）ずれる位置関係を有している。

千鳥配列状のボディ領域１２の各間の領域（ボディ間領域４７）は、隣り合う２列のボディ領域１２の間を列方向Ｙに沿って直線状に延びる第１の線領域４８と、各列のボディ領域１２の各間を行方向Ｘに沿って直線状に延びる第２の線領域４９と、第１の線領域４８と第２の線領域４９とがＴ字状に交差する交差領域５０とを一体的に含んでいる。
インプラ領域５１は、たとえば、このボディ間領域４７の全域にわたって形成され、交差部５２（交差領域５０に形成された部分）と線状部５３（第１の線領域４８および第２の線領域４９に形成された部分）とを一体的に含む。

なお、千鳥配列状に配列された多数のボディ領域１２のうち、Ｔ字状の各交差領域５０を取り囲む、三角形の各頂点の位置に配置される３つのボディ領域１２（たとえば、図７では、ボディ領域１２ａ〜１２ｃ）に着目し、隣り合うボディ領域１２ａと１２ｂとの間および１２ｂと１２ｃとの間をそれぞれ延びる２本の直線５４ａおよび５４ｂを想定した場合、交差部５２は、それら２本の直線５４ａ，５４ｂの交点（つまり、Ｔ字路の交点上の点）上に設けられているといえる。

また、ボディ領域１２の平面形状は、長尺な形状であってもよい。たとえば、図８（ａ）（ｂ）に示すボディ領域５５のように、短冊状であってもよい。
短冊状のボディ領域５５は、たとえば、互いに隣り合うボディ領域５５の長辺同士が平行になるように、一定のピッチで配列される。また、各ボディ領域５５の表層部には、その中央部にボディコンタクト領域５６が形成されており、このボディコンタクト領域５６を取り囲むようにソース領域５７が形成されている。ボディコンタクト領域５６は、平面視でボディ領域５５と相似な短冊状である。一方、ソース領域５７は、平面視長方形環状である。

このように配列されたボディ領域５５の各間の領域（ボディ間領域５８）は、各間をボディ領域５５の長手方向に沿って直線状に延びる線状である。
インプラ領域５９は、線状のボディ間領域５８ごとに一つずつ設けられ、長手方向に沿う直線状に形成されている。各インプラ領域５９は、その長手方向両端部に形成された一対の端部６０と、一対の端部領域同士を繋ぐ線状部６１とを一体的に含んでいる。

インプラ領域５９の端部６０は、平面視で長方形状にされていて、そのボディ領域５５側の２つの角が、ボディ領域５５の角にそれぞれ入り込んでいる。一方、線状部６１は、ボディ領域５５の側面に対して間隔を隔てた一定幅で形成されている。
また、長尺なボディ領域１２の平面形状は、たとえば、図９に示すボディ領域６２のように、複数の弧状部６３を連結した蛇行線で区画された形状であってもよい。この場合、ボディコンタクト領域５６は、各ボディ領域６２に、そのボディ領域６２の長手方向に互いに間隔を隔てて２つずつ形成されていてもよい。

また、長尺なボディ領域１２の平面形状は、たとえば、図１０に示すボディ領域６４のように、複数の屈曲部６５を連結した蛇行線で区画された形状であってもよい。各屈曲部６５は、ボディ領域６４の長手方向に延びる部分に対して内角１２０度で幅方向の一方側に屈曲し、長手方向に延び、その長手方向に延びる部分に対して内角１２０度で幅方向の他方側に屈曲した形状を有している。またこの場合も、ボディコンタクト領域１４は、各ボディ領域６４に、そのボディ領域６４の長手方向に互いに間隔を隔てて２つずつ形成されていてもよい。
＜第２の実施形態：ゲート絶縁膜の部分的な厚膜化による電界緩和＞
図１１（ａ）（ｂ）は、本発明の第２の実施形態に係る半導体装置の模式平面図であって、図１１（ａ）は全体図、図１１（ｂ）は内部拡大図をそれぞれ示す。図１２（ａ）（ｂ）は、本発明の第２の実施形態に係る半導体装置の模式断面図であって、図１２（ａ）は図１１（ｂ）の切断線ＸIIａ−ＸIIａでの切断面、図１２（ｂ）は図１１（ｂ）の切断線ＸIIｂ−ＸIIｂでの切断面をそれぞれ示す。なお、図１１（ａ）（ｂ）および図１２（ａ）（ｂ）において、前述の図１などに示された各部の対応部分は同一参照符号で示す。

第２の実施形態に係る半導体装置６６は、ゲート絶縁膜の厚さが一様でなく、そのゲート絶縁膜６７は、格子状のボディ間領域１６に対向する電界緩和部としての相対的に厚い厚膜部６８と、ボディ間領域１６の格子の辺に取り囲まれるボディ領域１２に対向する相対的に薄い薄膜部６９とを一体的に含んでいる。
厚膜部６８は、ボディ間領域１６に沿って、平面視でボディ領域１２を取り囲む格子状に形成され、交差領域１８に対向する交差部７０と、線領域１７に対向する線状電界緩和部としての線状部７１とを一体的に含んでいる。厚膜部６８の厚さは、たとえば、１０００Å〜３０００Åである。

交差部７０は、平面視で交差領域１８よりもやや小さい正方形状に形成されていて、その各角が、その交差領域１８に臨む４つのボディ領域１２の角にそれぞれ間隔を隔てて対向している。なお、交差部７０は、平面視において、ボディ領域１２に重なっていてもよい。
線状部７１は、平面視で隣り合う交差部７０の各辺中央同士を繋ぐ直線状に形成されていて、ボディ領域１２の周縁部に重ならないように間隔を隔てている。

薄膜部６９は、平面視でボディ領域１２を取り囲む格子状の厚膜部６８からボディ領域１２側へ一定幅で延び、ボディ領域１２の周縁部およびソース領域の外周縁を覆っている。薄膜部６９の厚さは、たとえば、３５０Å〜１０００Åである。
その他の構成は、前述の第１の実施形態の場合と同様である。
図１３Ａ〜図１３Ｋは、図１２（ｂ）に示す半導体装置の製造方法を説明するための模式断面図である。

第２の実施形態に係る半導体装置６６を製造するには、たとえば、図１３Ａ〜図１３Ｅに示すように、図３Ａ〜図３Ｆに示す工程と同様の工程（ただし、図３Ｅに示す工程においてインプラ領域２１は形成されない。）が行なわれて、エピタキシャル層８に、ボディ領域１２、ソース領域１５およびボディコンタクト領域１４が形成され、これらの領域に注入された不純物が熱処理により活性化する。

次いで、エピタキシャル層８の表面９上に、厚膜部６８を形成すべき領域（ボディ間領域１６に対向する領域）に開口を有するマスク（図示せず）が形成される。これにより、図１３Ｆに示すように、厚膜部６８を形成すべき領域のみに酸化膜７２が形成される。
酸化膜７２が形成された状態で、エピタキシャル層８の表面９が熱酸化されることにより、図３Ｇに示すように、酸化膜７２が形成されている部分が相対的に厚くなって厚膜部６８が形成され、一方、それ以外の部分に薄膜部６９が形成されてゲート絶縁膜６７が形成される。

その後は、図１３Ｈ〜図１３Ｋに示すように、図３Ｈ〜図３Ｋに示す工程と同様の工程が行なわれて、ゲート絶縁膜６７上に、ゲート電極２０および層間絶縁膜２５が形成される。この後、ソース電極２７、ドレイン電極３０、ソースパッド２およびゲートパッド４などが形成されることにより、図１２（ｂ）に示す半導体装置６６が得られる。
この半導体装置６６では、第１の実施形態と同様に、ソースパッド２を設置した状態（つまり、ソース電極２７が０Ｖ）で、ソースパッド２（ソース電極２７）とドレイン電極３０との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲートパッド４（ゲート電極２０）に所定の電圧（ゲート閾値電圧以上の電圧）が印加することにより、各単位セルのボディ領域１２の周縁部に環状のチャネルを形成する。これにより、ドレイン電極３０からソース電極２７へ電流が流れ、各単位セルがオン状態となる。

一方、各単位セルがオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極２０とエピタキシャル層８との間に介在するゲート絶縁膜６７に電界がかかる。この電界は、ゲート電極２０とエピタキシャル層８との電位差に起因して生じるものである。そして、ドリフト領域１３の導電型（Ｎ⁻型）が維持されたボディ間領域１６においては、ゲート電極２０を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極３０に接するＳｉＣ基板５の裏面７付近では９００Ｖの等電位面が分布しており、ＳｉＣ基板５の裏面７からエピタキシャル層８の表面９側へ向かうにつれて電圧降下を生じるが、ボディ間領域１６では、数十Ｖ程度の等電位面が分布する。そのため、ボディ間領域１６では、ゲート電極２０側へ向かう大きな電界が生じる。

しかし、この半導体装置６６では、ゲート絶縁膜６７において、ボディ間領域１６に対向する部分が厚膜部６８として厚膜化されている。これにより、当該部分（厚膜部６８）の絶縁破壊電圧を残余の部分（薄膜部６９）よりも大きくすることができる。そのため、厚膜部６８に大きな電界がかかっても、厚膜部６８は絶縁破壊せず、かかった電界をその内部で緩和することができる。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ試験時、さらには実使用において、ゲート絶縁膜６７の絶縁破壊を抑制することができる。したがって、耐圧に優れる半導体装置６６を歩留まりよく製造することができる。

また、特に強力な電界が発生しやすい交差領域１８に対向する部分に、厚膜部６８（交差部７０）が形成されている。そのため、ゲート絶縁膜６７における交差領域１８に対向する部分の絶縁破壊を効果的に抑制することができる。さらに、交差領域１８に対向する部分だけではなく、線領域１７に対向する部分にも厚膜部６８（線状部７１）が形成されているので、ゲート絶縁膜６７における線領域１７に対向する部分の絶縁破壊も効果的に抑制することができる。これらの結果、ゲート絶縁膜６７にかかる電界を、満遍なく緩和することができる。

一方、ゲート絶縁膜６７において、ボディ領域１２の周縁部に対向する部分が薄膜部６９であるため、ボディ領域１２の周縁部にチャネルを形成するためにゲート電極２０に電圧を印加して発生させた電界が、ゲート絶縁膜６７で弱まることを抑制することができる。したがって、半導体装置６６のトランジスタ機能の低下を抑制することができる。
＜第２の実施形態の変形例＞
次に、第２の実施形態に係る半導体装置６６の変形例を複数例示するが、変形例はこれらに限られない。

この半導体装置６６においても、ボディ領域１２の平面形状、ボディ領域１２の配列パターンを適宜変更することができる。図示を省略するが、たとえば、ボディ領域１２の平面形状は、正六角形状、円状、短冊状などであってもよい。また、ボディ領域１２の配列パターンは、ハニカム状、千鳥配列状などであってもよい。
また、前述の説明では、厚膜部６８は、エピタキシャル層８の表面９を熱酸化した後、ＣＶＤ法により、ボディ間領域１６上にのみ絶縁材料を堆積させて形成したが、たとえば、熱酸化により、通常よりも膜厚が大きくなるようにエピタキシャル層８の表面９の全域に絶縁膜を形成した後、厚膜部６８を形成すべき領域以外の部分（薄膜部６９を形成すべき領域）のみをエッチングすることにより、形成することもできる。

また、厚膜部６８は、エピタキシャル層８のボディ間領域１６における不純物濃度をその残余部分の濃度よりも大きくして、ボディ間領域１６における酸化レートのみを高めることにより、形成することもできる。これにより、ボディ間領域１６上の絶縁膜のみを速く成長させて厚膜化し、その残余の部分は遅く成長させて薄膜化することができるので、熱酸化工程１工程で厚膜部６８および薄膜部６９を形成することができる。
＜第３の実施形態：ゲート電極の部分的除去による電界緩和＞
図１４（ａ）（ｂ）は、本発明の第３の実施形態に係る半導体装置の模式平面図であって、図１４（ａ）は全体図、図１４（ｂ）は内部拡大図をそれぞれ示す。図１５（ａ）（ｂ）は、本発明の第３の実施形態に係る半導体装置の模式断面図であって、図１５（ａ）は図１４（ｂ）の切断線ＸＶａ−ＸＶａでの切断面、図１５（ｂ）は図１４（ｂ）の切断線ＸＶｂ−ＸＶｂでの切断面をそれぞれ示す。なお、図１４（ａ）（ｂ）および図１５（ａ）（ｂ）において、前述の図１などに示された各部の対応部分は同一参照符号で示す。

第３の実施形態に係る半導体装置７３では、ゲート電極２０における、ボディ間領域１６の各交差領域１８に対向する部分を除去することにより、ゲート電極２０に多数の貫通孔７４が形成されている。
具体的には、貫通孔７４は、平面視において、一定の幅を有する格子状のゲート電極２０の各交差部分において、ゲート電極２０の幅よりも小さい辺を有する正方形状に形成されている。貫通孔７４の各辺をゲート電極２０の幅よりも小さくすることにより、貫通孔７４の周囲でゲート電極２０の格子を切断させることなく連続させることができる。

なお、この貫通孔７４は、行列状に配列された多数のボディ領域１２のうち、三角形の各頂点の位置に配置される３つのボディ領域１２（たとえば、図１４（ｂ）では、ボディ領域１２ａ〜１２ｃ）に着目し、隣り合うボディ領域１２ａ〜１２ｃの各間を延びる３本の直線２４ａ〜２４ｃを想定した場合は、それらの直線のうちの２本の直線２４ａと２４ｂの交点（２４ａと２４ｃとの交点または２４ｂと２４ｃとの交点でもよい。）上に設けられているといえる。

各貫通孔７４には、ゲート電極２０を被覆する層間絶縁膜２５が埋設部７５として入り込んでいる。埋設部７５は、ゲート絶縁膜１９を挟んでボディ間領域１６の交差領域１８に対向することとなる。
その他の構成は、前述の第１の実施形態の場合と同様である。
図１６Ａ〜図１６Ｋは、図１５（ｂ）に示す半導体装置の製造方法を説明するための模式断面図である。

第３の実施形態に係る半導体装置７３を製造するには、たとえば、図１６Ａ〜図１６Ｆに示すように、図３Ａ〜図３Ｇに示す工程と同様の工程（ただし、図３Ｅに示す工程においてインプラ領域２１は形成されない。）が行なわれて、エピタキシャル層８に、ボディ領域１２、ソース領域１５およびボディコンタクト領域１４が形成され、これらの領域に注入された不純物が熱処理により活性化し、ゲート絶縁膜１９が形成される。

次いで、図１６Ｇに示すように、ゲート電極２０を形成すべき領域に開口を有するレジストパターン７６が形成される。このとき、貫通孔７４を形成すべき領域はレジストパターン７６により覆われる。
次いで、図１６Ｈに示すように、ＣＶＤ法により、Ｐ型不純物（この実施形態では、Ｂ（ホウ素））を導入しながらポリシリコン材料７７がエピタキシャル層８の上方から堆積される。

次いで、図１６Ｉに示すように、レジストパターン７６が除去されることにより、ポリシリコン材料７７の不要部分（ゲート電極２０以外の部分）がレジストパターン７６と共にリフトオフされる。これにより、貫通孔７４を有するゲート電極２０が形成される。
次いで、図１６Ｊに示すように、ＣＶＤ法により、エピタキシャル層８上にＳｉＯ_２からなる層間絶縁膜２５が積層される。層間絶縁膜２５の一部は、ゲート電極２０の貫通孔７４内に埋設される。

そして、図１６Ｋに示すように、層間絶縁膜２５およびゲート絶縁膜１９が連続してパターニングされることにより、コンタクトホール２６が形成される。
その後は、たとえば、層間絶縁膜２５上に、Ｔｉ、ＴｉＮおよびＡｌが順にスパッタされて、ソース電極２７が形成される。また、ＳｉＣ基板５の裏面７に、Ｔｉ、Ｎｉ、ＡｕおよびＡｇが順にスパッタされて、ドレイン電極３０が形成される。

この後、層間絶縁膜（図示せず）、ソースパッド２、ゲートパッド４などが形成されることにより、図１５（ｂ）に示す半導体装置７３が得られる。
この半導体装置７３では、第１の実施形態と同様に、ソースパッド２を設置した状態（つまり、ソース電極２７が０Ｖ）で、ソースパッド２（ソース電極２７）とドレイン電極３０との間（ソース−ドレイン間）にドレイン電圧を印加し、ゲートパッド４（ゲート電極２０）に所定の電圧（ゲート閾値電圧以上の電圧）が印加することにより、各単位セルのボディ領域１２の周縁部に環状のチャネルを形成する。これにより、ドレイン電極３０からソース電極２７へ電流が流れ、各単位セルがオン状態となる。

一方、各単位セルがオフ状態（つまり、ゲート電圧が０Ｖの状態）にされ、ソース−ドレイン間に電圧が印加されたままであると、ゲート電極２０とエピタキシャル層８との間に介在するゲート絶縁膜１９に電界がかかる。この電界は、ゲート電極２０とエピタキシャル層８との電位差に起因して生じるものである。そして、ドリフト領域１３の導電型（Ｎ⁻型）が維持されたボディ間領域１６においては、ゲート電極２０を基準（０Ｖ）として非常に高い電位の等電位面が分布し、しかも等電位面の間隔が小さいため、非常に大きな電界が生じる。たとえば、ドレイン電圧が９００Ｖであれば、ドレイン電極３０に接するＳｉＣ基板５の裏面７付近では９００Ｖの等電位面が分布しており、ＳｉＣ基板５の裏面７からエピタキシャル層８の表面９側へ向かうにつれて電圧降下を生じるが、ボディ間領域１６では、数十Ｖ程度の等電位面が分布する。そのため、ボディ間領域１６では、ゲート電極２０側へ向かう大きな電界が生じる。

しかし、この半導体装置７３では、ゲート電極２０における、特に強力な電界が発生しやすい各交差領域１８に対向する部分に貫通孔７４が形成され、各貫通孔７４に層間絶縁膜２５の一部（埋設部７５）が入り込んでいる。そのため、ゲート絶縁膜１９におけるボディ間領域１６に対向する部分は、エピタキシャル層８と絶縁性の埋設部７５との間に介在することとなる。そのため、ゲート電極２０とエピタキシャル層８との電位差に起因する電界が生じても、ゲート絶縁膜１９におけるボディ間領域１６に対向する部分に電界をかかり難くすることができる。その結果、ゲート絶縁膜１９におけるボディ間領域１６に対向する部分にかかる総電界を緩和することができる。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ試験時、さらには実使用において、ゲート絶縁膜１９の絶縁破壊を抑制することができる。したがって、耐圧に優れる半導体装置７３を歩留まりよく製造することができる。
＜第３の実施形態の変形例＞
次に、第３の実施形態に係る半導体装置７３の変形例を複数例示するが、変形例はこれらに限られない。

たとえば、貫通孔７４は、線領域に対向する部分に形成されていてもよい。また、貫通孔７４は、正方形状である必要はなく、三角形状、円形状などであってもよい。
また、半導体装置７３において、ボディ領域１２の平面形状は、正方形状である必要はなく、たとえば、図１７に示すボディ領域７８のように、正六角形状であってもよい。
このときのボディ領域７８の配列パターンは、たとえば、隣り合うボディ領域７８の一辺同士が互いに平行となるようにボディ領域７８が配列されるハニカム状である。

ハニカム状に配列されたボディ領域７８の各間の領域（ボディ間領域７９）は、一定幅を有するハニカム状である。そのボディ間領域７９は、隣り合うボディ領域７８の各間を、各ボディ領域７８の６つの側面に沿って直線状に延びる線領域８０と、３本の線領域８０が放射状に交差する交差領域８１とを含んでいる。
この場合、貫通孔７４は、たとえば、ゲート電極２０における、ハニカム状のボディ間領域７９の交差領域８１に対向する部分に形成することができる。

また、ボディ領域８２の平面形状は、たとえば、図１８に示すボディ領域８２のように、長尺な短冊状であってもよい。
短冊状のボディ領域８２は、たとえば、互いに隣り合うボディ領域８２の長辺同士が平行になるように、一定のピッチで配列される。また、各ボディ領域８２の表層部には、その中央部にボディコンタクト領域８３が形成されており、このボディコンタクト領域８３を取り囲むようにソース領域８４が形成されている。ボディコンタクト領域８３は、平面視でボディ領域８２と相似な短冊状である。一方、ソース領域８４は、平面視長方形環状である。

このように配列されたボディ領域８２の各間の領域（ボディ間領域８５）は、各間をボディ領域８２の長手方向に沿って直線状に延びる線状である。
この場合、貫通孔７４は、たとえば、ゲート電極２０における、ボディ間領域８５に対向する部分を除去することにより、ボディ間領域８５に沿って直線状に延びる溝状（貫通溝８６）に形成される。
＜第４の実施形態：Ｈｉｇｈ−ｋ膜を用いた電界緩和＞
図１９は、本発明の第４の実施形態に係る半導体装置の要部拡大断面図であって、図２（ａ）に対応する断面を示している。なお、図１９において、前述の図１などに示された各部の対応部分は同一参照符号で示す。

第４の実施形態の半導体装置８７では、ゲート絶縁膜８８における、ボディ間領域１６に対向する部分にＨｉｇｈ−ｋ（高誘電率）材料が用いられている。Ｈｉｇｈ−ｋ材料とは、ＳｉＯ_２よりも誘電率が高い絶縁材料であり、たとえば、ＨｆＯ_２（酸化ハフニウム）、ＺｒＯ_２（酸化ジルコニウム）、ＨｆＳｉＯ（ハフニウムシリケート）、ＳｉＯＮ、ＳｉＮ、Ａｌ_２Ｏ_３、ＡｌＯＮなどが挙げられる。

ゲート絶縁膜８８は、相対的に誘電率の低い低誘電率部としてのＳｉＯ_２膜８９と、相対的に誘電率の高い高誘電率部としてのＨｉｇｈ−ｋ膜９０とを有している。
図１９では、ＳｉＯ_２膜８９は、エピタキシャル層８の表面９に形成され、ボディ間領域１６に対向する部分に開口９１を有しており、ボディ領域１２の周縁部およびソース領域１５の外周縁に対向している。

Ｈｉｇｈ−ｋ膜９０は、ＳｉＯ_２膜８９上に積層されており、その一部がＳｉＯ_２膜８９の開口９１を埋め尽くしている。すなわち、図１９では、エピタキシャル層８の表面９からＳｉＯ_２膜８９およびＨｉｇｈ−ｋ膜９０が順に積層された２層構造のゲート絶縁膜８８が形成されている。
ゲート絶縁膜８８は、たとえば、図３Ｇに示す工程に倣ってエピタキシャル層８の表面９を熱酸化することによりＳｉＯ_２膜８９を形成し、次いで、エッチングにより、このＳｉＯ_２膜８９に開口９１を形成し、その後、ＣＶＤ法により、Ｈｉｇｈ−ｋ材料を積層することにより形成することができる。

この半導体装置８７では、ゲート絶縁膜８８において、ボディ間領域１６に対向する部分がＨｉｇｈ−ｋ膜９０である。これにより、ゲート絶縁膜８８における当該部分（Ｈｉｇｈ−ｋ膜９０）の絶縁破壊電圧を残余の部分（ＳｉＯ_２膜８９）よりも大きくすることができる。そのため、Ｈｉｇｈ−ｋ膜９０に大きな電界がかかっても、Ｈｉｇｈ−ｋ膜９０は絶縁破壊せず、かかった電界をその内部で緩和することができる。そのため、ソース−ドレイン間にデバイス耐圧ほどの電圧が印加され続けるＨＴＲＢ試験時、さらには実使用において、ゲート絶縁膜８８の絶縁破壊を抑制することができる。したがって、耐圧に優れる半導体装置８７を歩留まりよく製造することができる。
＜第４の実施形態の変形例＞
次に、第４の実施形態に係る半導体装置８７の変形例を複数例示するが、変形例はこれらに限られない。

半導体装置８７において、たとえば、図２０に示すように、ゲート絶縁膜８８の基体としてＳｉＯ_２膜９２の単層構造とし、Ｈｉｇｈ−ｋ膜９３は、ＳｉＯ_２膜９２上に積層せずに、ＳｉＯ_２膜９２の開口９１に埋設するだけでもよい。これにより、ボディ領域１２の周縁部にはＳｉＣ膜９２のみが対向することとなるので、ボディ領域１２の周縁部にチャネルを形成するためにゲート電極２０に電圧を印加して発生させた電界が、ゲート絶縁膜８８で弱まることを抑制することができる。したがって、半導体装置８７のトランジスタ機能の低下を抑制することができる。

また、半導体装置８７において、ゲート絶縁膜８８は、図２１に示すように、ボディ間領域１６の表面９に形成されたＨｉｇｈ−ｋ膜９５と、このＨｉｇｈ−ｋ膜９５を被覆するように、エピタキシャル層８上に積層されたＳｉＯ_２膜９４とを有する構成であってもよい。
＜第５の実施形態：ボディ間領域の拡大による電界緩和＞
図２２は、本発明の第５の実施形態に係る半導体装置の要部拡大断面図であって、図２（ａ）に対応する断面を示している。なお、図１９において、前述の図１などに示された各部の対応部分は同一参照符号で示す。

第５の実施形態の半導体装置９６では、エピタキシャル層８におけるボディ間領域９７のみが、ゲート絶縁膜１９側に拡大されている。
具体的には、ボディ間領域９７が、エピタキシャル層８の表面９から突出し、エピタキシャル層８の表面９に対して嵩上げされた突出部９８を有している。突出部９８の導電型は、エピタキシャル層８の導電型（Ｎ⁻型）が維持されている。

ゲート絶縁膜１９は、この突出部９８を覆うようにエピタキシャル層８の表面９に形成されている。
突出部９８は、たとえば、図３Ａに示す工程に倣ってエピタキシャル層８を形成後、突出部９８を形成すべき領域のみを覆うマスク（図示せず）を形成し、そのマスクを介してエピタキシャル層８の不要部分（突出部９８以外の部分）をエッチングすることにより形成することができる。

この半導体装置９６では、ボディ間領域９７に突出部９８を設けることにより、ボディ間領域９７においては、ＳｉＣ基板５の裏面７からゲート絶縁膜１９に至るまでの距離が突出部９８の突出量分長くなる。そのため、突出部９８がない場合よりも、ドレイン電極３０にかかる電圧を、ゲート絶縁膜１９にかかるまでに一層降下させることができる。そのため、ボディ間領域９７におけるゲート絶縁膜１９の直下に分布する等電位面の電圧を小さくすることができる。その結果、ゲート絶縁膜１９にかかる電界を緩和することができる。
＜第５の実施形態の変形例＞
次に、第５の実施形態に係る半導体装置９６の変形例を複数例示するが、変形例はこれらに限られない。

半導体装置９６において、突出部９８の導電型は、エピタキシャル層８の導電型が維持されている必要はなく、たとえば、図２３に示すように、Ｐ⁻型であってもよい。これにより、突出部９８とドリフト領域１３との接合（ＰＮ接合）により生じる空乏層を、ボディ間領域９７に発生させることができる。そして、この空乏層の存在により、ゲート電極２０を基準とする電位の等電位面をＳｉＣ基板５側へ押し下げて、ゲート絶縁膜１９から遠ざけることができる。その結果、ゲート絶縁膜１９にかかる電界を一層小さくすることができる。

Ｐ⁻型の突出部９８を形成するには、たとえば、まず、図３Ａに示す工程に倣ってエピタキシャル層８を形成後、突出部９８を形成すべき領域のみを覆うマスク（図示せず）を形成し、そのマスクを介してエピタキシャル層８の不要部分（突出部９８以外の部分）をエッチングすることにより形成する。突出部９８の形成後、その突出部９８にサイドウォールを形成し、その後、図３Ｂに示す工程において、その突出部９８にもＰ型不純物をインプランテーション（注入）することにより形成することができる。

また、半導体装置９６において、ゲート絶縁膜は、第４の実施形態と同様に、ＳｉＯ_２膜と、Ｈｉｇｈ−ｋ膜とを有していてもよい。
たとえば、図２４に示すように、ゲート絶縁膜９９は、エピタキシャル層８の表面９に形成され、突出部９８を露出させる開口１００を有し、ボディ領域１２の周縁部およびソース領域１５の外周縁に対向するＳｉＯ_２膜１０１と、ＳｉＯ_２膜１０１上に積層されており、ＳｉＯ_２膜１０１の開口１００から露出する突出部９８を覆うように形成されたＨｉｇｈ−ｋ膜１０２とを有していてもよい。

また、図２５に示すように、Ｈｉｇｈ−ｋ膜１０３は、ＳｉＯ_２膜１０４上に積層せずに、ＳｉＯ_２膜１０４の開口１０５から露出する突出部９８を被覆する分だけ形成されていてもよい。
また、図２６に示すように、ゲート絶縁膜９９は、突出部９８を被覆するように形成されたＨｉｇｈ−ｋ膜１０６と、このＨｉｇｈ−ｋ膜１０６を被覆するように、エピタキシャル層８上に積層されたＳｉＯ_２膜１０７とを有する構成であってもよい。

図２４〜図２６に示した態様であれば、ゲート絶縁膜９９において、突出部９８に対向する部分がＨｉｇｈ−ｋ膜１０２，１０３，１０６である。これにより、ゲート絶縁膜９９における当該部分（Ｈｉｇｈ−ｋ膜１０２，１０３，１０６）の絶縁破壊電圧を残余の部分（ＳｉＯ_２膜）よりも大きくすることができる。そのため、ゲート絶縁膜９９にかかる電界を一層緩和することができる。

以上、本発明の実施形態を説明したが、本発明は、他の形態で実施することもできる。
たとえば、前述の各半導体装置（１，６６，７３，８７，９６）の各半導体部分の導電型を反転した構成が採用されてもよい。たとえば、半導体装置１において、Ｐ型の部分がＮ型であり、Ｎ型の部分がＰ型であってもよい。
また、前述の実施形態では、ＳｉＣを用いた半導体装置のみを本発明の一例として取り上げたが、本発明は、たとえば、Ｓｉを用いたパワー半導体装置に適用することもできる。

また、第１の実施形態のインプラ領域２１は、たとえば、図２７の半導体装置１１０に示すように、ボディ領域１２よりも深くてもよい。
また、本発明の各実施形態において表した構成要素は、本発明の範囲で組み合わせることができる。
たとえば、図２（ａ）（ｂ）に示す第１の実施形態に係る半導体装置１の構成要素と、図１２（ａ）（ｂ）に示す第２の実施形態に係る半導体装置６６の構成要素とを組み合わせることにより、図２８に示す半導体装置１１１とすることができる。なお、図２８において、図２（ａ）（ｂ）、図１２（ａ）（ｂ）などに示された各部の対応部分は同一参照符号で示している。

また、図２（ａ）（ｂ）に示す第１の実施形態に係る半導体装置１の構成要素と、図１５（ａ）（ｂ）に示す第３の実施形態に係る半導体装置７３の構成要素とを組み合わせることにより、図２９に示す半導体装置１１２とすることができる。なお、図２９において、図２（ａ）（ｂ）、図１５（ａ）（ｂ）などに示された各部の対応部分は同一参照符号で示している。

また、図２（ａ）（ｂ）に示す第１の実施形態に係る半導体装置１の構成要素と、図１９に示す第４の実施形態に係る半導体装置８７の構成要素とを組み合わせることにより、図３０に示す半導体装置１１３とすることができる。なお、図３０において、図２（ａ）（ｂ）、図１９などに示された各部の対応部分は同一参照符号で示している。
本発明の半導体装置は、たとえば、電気自動車（ハイブリッド車を含む）、電車、産業用ロボットなどの動力源として利用される電動モータを駆動するための駆動回路を構成するインバータ回路に用いられるパワーモジュールに組み込むことができる。また、太陽電池、風力発電機その他の発電装置（とくに自家発電装置）が発生する電力を商用電源の電力と整合するように変換するインバータ回路に用いられるパワーモジュールにも組み込むことができる。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

次に、本発明を実施例および比較例に基づいて説明するが、本発明は下記の実施例によって限定されるものではない。
＜実施例１および比較例１＞
図３Ａ〜図３Ｋに示す工程に倣って、図１に示した構造の半導体装置１を合計２２個作製した（実施例１）。インプラ領域を形成しなかったこと以外は、実施例１と同様の方法により、半導体装置を合計２２個作製した。
＜ＨＴＲＢ試験＞
実施例１および比較例１で得られた各２２個の半導体装置に対して、ＨＴＲＢ試験を行なった。なお、ＨＴＲＢ試験の条件は、全ての半導体装置について同じ（１５０℃／１５０時間／６００Ｖバイアス（Ｂｉａｓ））とした。

その結果、インプラ領域が形成された実施例１では、２２個の半導体装置のうちゲート絶縁膜が絶縁破壊したものが０個であったのに対し、比較例１では、２２個の半導体装置のうち、ゲート絶縁膜の絶縁破壊が発生したものが１７個あった。

１ 半導体装置
８ エピタキシャル層
１２ ボディ領域
１５ ソース領域
１６ ボディ間領域
１７ 線領域
１８ 交差領域
１９ ゲート絶縁膜
２０ ゲート電極
２１ インプラ領域
２２ 交差部
２３ 線状部
２４ 直線
３６ インプラ領域
３７ 交差部
３８ 線状部
３９ ボディ領域
４０ ボディ間領域
４１ 線領域
４２ 交差領域
４３ インプラ領域
４４ 交差部
４５ 線状部
４６ ボディ領域
４７ ボディ間領域
４８ 第１の線領域
４９ 第２の線領域
５０ 交差領域
５１ インプラ領域
５２ 交差部
５３ 線状部
５４ 直線
５５ ボディ領域
５７ ソース領域
５９ インプラ領域
６０ 端部
６１ 線状部
６２ ボディ領域
６４ ボディ領域
６６ 半導体装置
６７ ゲート絶縁膜
６８ 厚膜部
６９ 薄膜部
７０ 交差部
７１ 線状部
７３ 半導体装置
７４ 貫通孔
７５ 埋設部
７８ ボディ領域
７９ ボディ間領域
８０ 線領域
８１ 交差領域
８２ ボディ領域
８４ ソース領域
８５ ボディ間領域
８６ 貫通溝
８７ 半導体装置
８８ ゲート絶縁膜
８９ ＳｉＯ_２膜
９０ Ｈｉｇｈ−ｋ膜
９２ ＳｉＯ_２膜
９３ Ｈｉｇｈ−ｋ膜
９４ ＳｉＯ_２膜
９５ Ｈｉｇｈ−ｋ膜
９６ 半導体装置
９７ ボディ間領域
９９ ゲート絶縁膜
１０１ ＳｉＯ_２膜
１０２ Ｈｉｇｈ−ｋ膜
１０３ Ｈｉｇｈ−ｋ膜
１０４ ＳｉＯ_２膜
１０６ Ｈｉｇｈ−ｋ膜
１０７ ＳｉＯ_２膜
１１０ 半導体装置
１１１ 半導体装置
１１２ 半導体装置
１１３ 半導体装置

Claims (40)

1. 第１導電型の半導体層と、
   前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、
   各前記ボディ領域の表層部に形成された第１導電型のソース領域と、
   前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、
   前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、
   前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、
   前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、
   前記電界緩和部は、３つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの２本の直線の交点上に設けられた点状電界緩和部と、前記直線に沿う部分上に設けられた線状電界緩和部とを含み、
   前記線状電界緩和部が、前記点状電界緩和部に対して離間して形成されている、半導体装置。
2. 前記点状電界緩和部は、前記直線と直交する直交方向における前記線状電界緩和部の断面積よりも大きい断面積を有する、請求項１に記載の半導体装置。
3. 前記点状電界緩和部は、平面視で前記ボディ領域と重なっている、請求項１または２に記載の半導体装置。
4. 前記点状電界緩和部は、平面視四角形状に形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
5. ４つの前記ボディ領域が、平面視で２行２列の行列状に配列されているとき、
   前記点状電界緩和部が、行列状の前記ボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられている、請求項１〜４のいずれか一項に記載の半導体装置。
6. 前記電界緩和部の平面面積が、前記ボディ領域の平面面積よりも小さい、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記電界緩和部が、前記半導体層において隣り合う前記ボディ領域の間に不純物をインプランテーションすることにより形成されたインプラ領域を含む、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記インプラ領域が、前記不純物としてＡｌまたはＢをインプランテーションすることにより形成されている、請求項７に記載の半導体装置。
9. 前記インプラ領域が、前記半導体層への不純物のインプランテーションにより高抵抗化されている、請求項７に記載の半導体装置。
10. 前記インプラ領域は、Ａｌ、Ｂ、ＡｒまたはＶのインプランテーションにより高抵抗化されている、請求項９に記載の半導体装置。
11. 前記ゲート絶縁膜が、前記ボディ領域に対向する相対的に薄い薄膜部と、前記半導体層における前記インプラ領域に対向する相対的に厚い厚膜部とを有し、
    前記厚膜部が、第２の電界緩和部として構成されている、請求項７〜１０のいずれか一項に記載の半導体装置。
12. 前記ゲート電極が、前記半導体層における前記インプラ領域に対向する部分に貫通孔を有しており、
    前記半導体層上には、前記ゲート電極を覆うように、前記貫通孔に埋設された埋設部を有する層間絶縁膜が形成されており、
    前記埋設部が、第３の電界緩和部として構成されている、請求項７〜１０のいずれか一項に記載の半導体装置。
13. 前記ゲート絶縁膜が、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記インプラ領域に対向する高誘電率部とを有し、
    前記高誘電率部が、第４の電界緩和部として構成されている、請求項７〜１０のいずれか一項に記載の半導体装置。
14. 前記ゲート絶縁膜が、前記ボディ領域に対向する相対的に薄い薄膜部と、前記半導体層における前記ボディ領域の間の部分に対向する相対的に厚い厚膜部とを有する、請求項１〜６のいずれか一項に記載の半導体装置。
15. 前記ゲート電極が、前記半導体層における前記ボディ領域の間の部分に対向する部分に貫通孔を有しており、
    前記半導体層上に前記ゲート電極を覆うように形成され、前記貫通孔に埋設された埋設部を有する層間絶縁膜を含む、請求項１〜６のいずれか一項に記載の半導体装置。
16. 前記ゲート絶縁膜は、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記ボディ領域の間の部分に対向する高誘電率部とを有する、請求項１〜６のいずれか一項に記載の半導体装置。
17. 前記半導体層は、前記ボディ領域の間に、その表面が嵩上げされて形成された突出部を有する、請求項１〜６のいずれか一項に記載の半導体装置。
18. 前記突出部には、第２導電型の不純物がインプランテーションされている、請求項１７に記載の半導体装置。
19. 前記ゲート絶縁膜は、前記ボディ領域に対向する低誘電率部と、前記突出部を被覆する高誘電率部とを有する、請求項１７または１８に記載の半導体装置。
20. 前記高誘電率部が、前記突出部を被覆するとともに前記ボディ領域に対向するように形成されており、
    前記低誘電率部は、前記ボディ領域と、前記高誘電率部における当該ボディ領域に対向する部分との間に介在されている、請求項１９に記載の半導体装置。
21. 前記低誘電率部が、前記ボディ領域に対向するとともに前記突出部を被覆するように形成されており、
    前記高誘電率部は、前記突出部と、前記低誘電率部における当該突出部を被覆する部分との間に介在されている、請求項１９に記載の半導体装置。
22. 第１導電型の半導体層と、
    前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、
    各前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、
    前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、
    前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、
    前記ゲート絶縁膜は、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記ボディ領域の間の部分に対向する高誘電率部とを有している、半導体装置。
23. 前記電界緩和部の平面面積が、前記ボディ領域の平面面積よりも小さい、請求項２２に記載の半導体装置。
24. 前記電界緩和部は、３つの前記ボディ領域に着目し、隣り合う前記ボディ領域の各間を延びる複数の直線を想定したとき、それらの直線のうちの２本の直線の交点上に設けられた点状電界緩和部を含む、請求項２２または２３に記載の半導体装置。
25. 前記電界緩和部が、前記直線に沿う部分上に設けられた線状電界緩和部を含む、請求項２４に記載の半導体装置。
26. 前記点状電界緩和部は、前記直線と直交する直交方向における前記線状電界緩和部の断面積よりも大きい断面積を有する、請求項２５に記載の半導体装置。
27. 前記線状電界緩和部が、前記点状電界緩和部に対して離間して形成されている、請求項２５または２６に記載の半導体装置。
28. 前記点状電界緩和部は、平面視で前記ボディ領域と重なっている、請求項２４〜２７のいずれか一項に記載の半導体装置。
29. 前記点状電界緩和部は、平面視四角形状に形成されている、請求項２４〜２８のいずれか一項に記載の半導体装置。
30. ４つの前記ボディ領域が、平面視で２行２列の行列状に配列されているとき、
    前記点状電界緩和部が、行列状の前記ボディ領域の各間を行方向に延びる線領域と、各間を列方向に延びる線領域とが交差する領域に平面視で重なる位置に設けられている、請求項２４〜２９のいずれか一項に記載の半導体装置。
31. 前記ボディ領域が長尺状に形成され、その長手方向に直交する幅方向に沿って配列されているとき、
    前記電界緩和部が、平面視で、隣り合う前記ボディ領域の間を長手方向に沿って延びる線領域の長手方向端部と重なる位置に設けられている、請求項２２または２３に記載の半導体装置。
32. 前記電界緩和部が、前記線領域に沿う部分上にさらに設けられている、請求項３１に記載の半導体装置。
33. 前記ボディ領域が、平面視正多角形状に形成されている、請求項１〜３０のいずれか一項に記載の半導体装置。
34. 前記半導体層が、１ＭＶ／ｃｍ以上の絶縁破壊電界を有する、請求項１〜３３のいずれか一項に記載の半導体装置。
35. 前記半導体層が、ＳｉＣからなる、請求項１〜３４のいずれか一項に記載の半導体装置。
36. 前記電界緩和部は、前記ボディ領域よりも浅く形成されている、請求項１〜３５のいずれか一項に記載の半導体装置。
37. 前記ソース領域を貫通して前記ボディ領域に接続された第２導電型のボディコンタクト領域を含み、
    前記電界緩和部は、前記ボディコンタクト領域よりも深く形成されている、請求項１〜３６のいずれか一項に記載の半導体装置。
38. 第１導電型の半導体層と、
    前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、
    各前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、
    前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、
    前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、
    前記半導体層は、前記ボディ領域の間に、その表面が嵩上げされて形成された突出部を有しており、
    前記ゲート絶縁膜は、前記ボディ領域に対向する低誘電率部と、前記突出部を被覆する高誘電率部とを有している、半導体装置。
39. 前記高誘電率部が、前記突出部を被覆するとともに前記ボディ領域に対向するように形成されており、
    前記低誘電率部は、前記ボディ領域と、前記高誘電率部における当該ボディ領域に対向する部分との間に介在されている、請求項３８に記載の半導体装置。
40. 第１導電型の半導体層と、
    前記半導体層の表層部に、間隔を空けて複数形成された第２導電型のボディ領域と、
    各前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    前記半導体層上に設けられ、隣り合う前記ボディ領域の間に跨るゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられ、前記ボディ領域に対向するゲート電極と、
    前記半導体層において隣り合う前記ボディ領域の間に設けられ、前記ゲート絶縁膜に生じる電界を緩和する電界緩和部とを含み、
    前記電界緩和部は、前記ボディ領域よりも小さい不純物濃度を有する不純物領域からなり、
    前記電界緩和部が、前記半導体層において隣り合う前記ボディ領域の間に不純物をインプランテーションすることにより形成されたインプラ領域を含み、
    前記ゲート絶縁膜が、前記ボディ領域に対向する低誘電率部と、前記半導体層における前記インプラ領域に対向する高誘電率部とを有し、
    前記高誘電率部が、第２の電界緩和部として構成されている、半導体装置。

Images