JP2018014455A - 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

【課題】ゲート絶縁層の耐圧の向上が可能な半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の面と第２の面を有する炭化珪素層と、一部の領域が炭化珪素層に挟まれ、一部の領域の側面の傾斜角が６０度以上８５度以下である第１の電極と、第２の電極と、第１のゲート電極と、第１のゲート電極との間に一部の領域を挟む第２のゲート電極と、第１及び第２のゲート絶縁層と、炭化珪素層内の第１導電型の第１の領域と、一部の領域と第１のゲート絶縁層との間にある第２導電型の第２の領域と、一部の領域と第２のゲート絶縁層との間にある第２導電型の第３の領域と、一部の領域の第２の面側の端部及び側面と第１の領域との間に位置し、第２及び第３の領域よりも第２導電型の不純物濃度の高い第２導電型の第６の領域と、第１の領域と第６の領域との間にあり、第６の領域よりも第２導電型の不純物濃度の低い第２導電型の第７の領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコン（Ｓｉ）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失且つ高温動作可能な半導体デバイスを実現することができる。
しかし、例えば、炭化珪素を用いてＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を形成する場合、炭化珪素の耐圧が高いため、シリコンを用いたＭＩＳ構造と比較して、ゲート絶縁層の耐圧が、半導体の耐圧に比べて低くなる恐れがある。特に、素子の集積度をあげるため、トレンチ内にＭＩＳ構造を形成する場合、トレンチ底部での電界集中により、ゲート絶縁層の耐圧が低くなるという問題がある。
特開２００９−２６０２５３号公報
本発明が解決しようとする課題は、ゲート絶縁層の耐圧の向上が可能な半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面を有する炭化珪素層と、一部の領域が前記炭化珪素層に挟まれ、前記一部の領域の前記第２の面側の端部における幅が、前記一部の領域の前記第１の面における幅よりも狭く、前記一部の領域の側面の前記第１の面に平行な面に対する第１の傾斜角が６０度以上８５度以下である第１の電極と、前記第１の電極との間に前記炭化珪素層を挟む第２の電極と、第１のゲート電極と、前記第１のゲート電極との間に前記一部の領域を挟む第２のゲート電極と、前記一部の領域と前記第１のゲート電極との間に位置する第１のゲート絶縁層と、前記一部の領域と前記第２のゲート電極との間に位置する第２のゲート絶縁層と、前記炭化珪素層内に位置する第１導電型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記一部の領域と前記第１のゲート絶縁層との間に位置する第２導電型の第２の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置し、前記一部の領域と前記第２のゲート絶縁層との間に位置する第２導電型の第３の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第４の炭化珪素領域と、前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第４の炭化珪素領域との間に前記一部の領域を挟む第１導電型の第５の炭化珪素領域と、前記一部の領域の前記第２の面側の前記端部及び前記一部の領域の前記側面と、前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域及び前記第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、前記第１の炭化珪素領域と前記第６の炭化珪素領域との間に位置し、前記第２の面と前記第２の炭化珪素領域との距離及び前記第２の面と前記第３の炭化珪素領域との距離よりも前記第２の面との距離が小さく、前記第６の炭化珪素領域よりも第２導電型の不純物濃度の低い第２導電型の第７の炭化珪素領域と、を備える。
第１の実施形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置の模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の作用及び効果の説明図。 第１の実施形態の半導体装置の変形例の模式断面図。 第２の実施形態の半導体装置の模式断面図。 第３の実施形態の半導体装置の模式断面図。 第４の実施形態の駆動装置の模式図。 第５の実施形態の車両の模式図。 第６の実施形態の車両の模式図。 第７の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体装置は、第１の面と第２の面を有する炭化珪素層と、一部の領域が炭化珪素層に挟まれ、一部の領域の第２の面側の端部における幅が、一部の領域の第１の面における幅よりも狭く、一部の領域の側面の第１の面に平行な面に対する第１の傾斜角が６０度以上８５度以下である第１の電極と、第１の電極との間に炭化珪素層を挟む第２の電極と、第１のゲート電極と、第１のゲート電極との間に一部の領域を挟む第２のゲート電極と、一部の領域と第１のゲート電極との間に位置する第１のゲート絶縁層と、一部の領域と第２のゲート電極との間に位置する第２のゲート絶縁層と、炭化珪素層内に位置する第１導電型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、一部の領域と第１のゲート絶縁層との間に位置する第２導電型の第２の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置し、一部の領域と第２のゲート絶縁層との間に位置する第２導電型の第３の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置する第１導電型の第４の炭化珪素領域と、第３の炭化珪素領域と第１の面との間に位置し、第４の炭化珪素領域との間に一部の領域を挟む第１導電型の第５の炭化珪素領域と、一部の領域の第２の面側の端部及び一部の領域の側面と第１の炭化珪素領域との間に位置し、第２の炭化珪素領域及び第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、第１の炭化珪素領域と第６の炭化珪素領域との間に位置し、第２の面と第２の炭化珪素領域との距離及び第２の面と第３の炭化珪素領域との距離よりも第２の面との距離が小さく、第６の炭化珪素領域よりも第２導電型の不純物濃度の低い第２導電型の第７の炭化珪素領域と、を備える。
図１は、本実施形態の半導体装置の模式断面図である。ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１００は、例えば、ウェル領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。また、ＭＯＳＦＥＴ１００は、ゲート絶縁層及びゲート電極がトレンチ内に設けられたトレンチゲート型のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、ソース電極の一部がトレンチ内に設けられたダブルトレンチ型のＭＯＳＦＥＴである。
図１は、ＭＯＳＦＥＴ１００の一部の断面図である。ＭＯＳＦＥＴ１００は、図１に図示されるパターンが繰り返し配置される構造を備える。
以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。ＭＯＳＦＥＴ１００は、電子をキャリアとするｎ型のＭＯＳＦＥＴである。
ＭＯＳＦＥＴ１００は、ＳｉＣ層（炭化珪素層）１０、ソース電極１２、ドレイン電極１４、第１のゲート絶縁層１６ａ、第２のゲート絶縁層１６ｂ、第１のゲート電極１８ａ、第２のゲート電極１８ｂ、層間絶縁膜２０、第１のゲートトレンチ５０ａ、第２のゲートトレンチ５０ｂ、及び、コンタクトトレンチ５２を備えている。ＳｉＣ層１０は、ＳｉＣ基板２２、ドリフト領域（第１の炭化珪素領域）２４、第１のｐウェル領域（第２の炭化珪素領域）２６ａ、第２のｐウェル領域（第３の炭化珪素領域）２６ｂ、第１のソース領域（第４の炭化珪素領域）２８ａ、第２のソース領域（第５の炭化珪素領域）２８ｂ、コンタクト領域（第６の炭化珪素領域）３２、及び、電界緩和領域（第７の炭化珪素領域）３４、を備えている。
ＳｉＣ層１０は、例えば、４Ｈ−ＳｉＣの単結晶である。
ＳｉＣは、複数の結晶形をとり得る。例えば、六方晶系の４Ｈ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣ、立方晶系の３Ｃ−ＳｉＣ等である。ＳｉＣの結晶形は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）で原子の配列を観察することにより同定することが可能である。また、ＳｉＣの結晶形は、例えば、ＸＲＤ（Ｘ−ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）により同定することが可能である。
ＳｉＣ層１０は、第１の面と第２の面を有する。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。以下、第１の面を表面、第２の面を裏面とも称する。ＳｉＣ層１０はソース電極１２とドレイン電極１４との間に挟まれる。
第１の面が（０００１）面に対し０度以上８度以下傾斜した面、第２の面が（０００−１）面に対し０度以上８度以下傾斜した面である場合を例に説明する。（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。
ソース電極１２は、ＳｉＣ層１０の表面に設けられる。ＳｉＣ層１０は、ソース電極１２は、コンタクトトレンチ５２に埋め込まれたトレンチソース領域（一部の領域）１２ａを備えている。トレンチソース領域１２ａは、コンタクトトレンチ５２の側面及び底面に接して設けられる。トレンチソース領域１２ａは、ＳｉＣ層１０に挟まれる。
言い換えれば、ＳｉＣ層１０は表面に凹部を有する。ソース電極１２は、凸部を有する。ソース電極１２の上記凸部の側面は、上記凹部の内側の側面に挟まれている。
トレンチソース領域１２ａの第２の面側の端部における幅（図１中“Ｗ１”）は、トレンチソース領域１２ａの第１の面における幅（図１中“Ｗ２”）よりも狭い。トレンチソース領域１２ａの側面の第１の面に平行な面に対する第１の傾斜角（図１中“θ１”）は６０度以上８５度以下である。なお、トレンチソース領域１２ａの側面の第１の傾斜角が一定でない場合、例えば、第１の面と、トレンチソース領域１２ａの第２の面側の端部との中間位置の深さでの第１の傾斜角で、トレンチソース領域１２ａの側面の第１の傾斜角を代表させる。
トレンチソース領域１２ａの第２の面側の端部における幅（図１中“Ｗ１”）は、例えば、０．４μｍ以上１．２μｍ以下である。トレンチソース領域１２ａの第１の面における幅（図１中“Ｗ２”）は、例えば、０．６μｍ以上１．４μｍ以下である。トレンチソース領域１２ａの深さは、例えば、０．４μｍ以上１．２μｍ以下である。
なお、本明細書中、「深さ」とは、ＳｉＣ層１０の表面からの距離を意味する。
トレンチソース領域１２ａと第１のゲート絶縁層１６ａとの距離（図１中“Ｓ”）は、例えば、０．１μｍ以上０．８μｍ以下である。言い換えれば、トレンチソース領域１２ａの第１のゲート絶縁層１６ａの側の側面と第１の面Ｐ１とが接する第１の点と、第１のゲート絶縁層１６ａとの距離（図１中“Ｓ”）は、例えば、０．１μｍ以上０．８μｍ以下である。
また、トレンチソース領域１２ａと第２のゲート絶縁層１６ｂとの距離は、例えば、０．１μｍ以上０．８μｍ以下である。言い換えれば、トレンチソース領域１２ａの第２のゲート絶縁層１６ｂの側の側面と第１の面Ｐ１とが接する第２の点と、第２のゲート絶縁層１６ｂとの距離は、例えば、０．１μｍ以上０．８μｍ以下である。
ソース電極１２は、第１のソース領域２８ａ、第２のソース領域２８ｂ、及び、コンタクト領域３２に電気的に接続される。ソース電極１２は、１のソース領域２８ａ、第２のソース領域２８ｂ、及び、コンタクト領域３２に接する。ソース電極１２は１のソース領域２８ａ、第２のソース領域２８ｂ、及び、コンタクト領域３２に電位を与える機能を備える。
ソース電極１２は、金属である。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２を形成する金属は、ＳｉＣ層１０と反応して金属シリサイドや金属カーバイドを形成しても構わない。
ドレイン電極１４は、ＳｉＣ層１０の裏面に設けられる。ドレイン電極１４は、ＳｉＣ基板２２と電気的に接続される。ドレイン電極１４は、ＳｉＣ層１０の裏面側に積層されている。
ドレイン電極１４は、金属である。ドレイン電極１４を形成する金属は、例えば、ニッケルシリサイドである。
ＳｉＣ基板２２は、ｎ＋型のＳｉＣである。ＳｉＣ基板２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ＳｉＣ基板２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ドレイン電極１４とＳｉＣ基板２２との間のコンタクト抵抗を低減する観点から、ＳｉＣ基板２２の第２の面におけるｎ型不純物濃度は、１×１０１９ｃｍ−３以上であることが望ましく、１×１０２０ｃｍ−３以上であることがより望ましい。
ドリフト領域２４は、ＳｉＣ基板２２上に設けられる。ドリフト領域２４は、例えば、ＳｉＣ基板２２上にエピタキシャル成長により形成されたｎ−型のＳｉＣである。ドリフト領域２４の厚さは、例えば、５μｍ以上１５０μｍ以下である。
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ＳｉＣ基板２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、１×１０１４ｃｍ−３以上５×１０１７ｃｍ−３以下である。
第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ドリフト領域２４と第１の面との間に設けられる。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ｐ型のＳｉＣである。
第１のｐウェル領域２６ａは、第１のソース領域２８ａとドリフト領域２４との間に設けられる。第２のｐウェル領域２６ｂは、第２のソース領域２８ｂとドリフト領域２４との間に設けられる。
第１のｐウェル領域２６ａは、トレンチソース領域１２ａと第１のゲート絶縁層１６ａとの間に設けられる。第２のｐウェル領域２６ｂは、トレンチソース領域１２ａと第２のゲート絶縁層１６ｂとの間に設けられる。
第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、ｐ型のＳｉＣである。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂは、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上１×１０１８ｃｍ−３以下である。
第１のｐウェル領域２６ａの上端と下端の距離は、例えば、０．２μｍ以上０．６μｍ以下である。第２のｐウェル領域２６ｂの上端と下端の距離は、例えば、０．２μｍ以上０．６μｍ以下である。
第１のソース領域２８ａは、第１のｐウェル領域２６ａと第１の面との間に設けられる。第２のソース領域２８ｂは、第２のｐウェル領域２６ｂとＳｉＣ層１０の第１の面との間に設けられる。第１のソース領域２８ａと第２のソース領域２８ｂとの間にトレンチソース領域１２ａが挟まれる。
第１のソース領域２８ａ及び第２のソース領域２８ｂは、ｎ＋型のＳｉＣである。第１のソース領域２８ａ及び第２のソース領域２８ｂは、例えば、リン（Ｐ）をｎ型不純物として含む。
第１のソース領域２８ａ及び第２のソース領域２８ｂのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。第１のソース領域２８ａ及び第２のソース領域２８ｂのｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース電極１２と第１のソース領域２８ａ及び第２のソース領域２８ｂとの間のコンタクト抵抗を低減する観点から、第１のソース領域２８ａ及び第２のソース領域２８ｂの第１の面におけるｎ型不純物濃度は、１×１０２０ｃｍ−３以上であることが望ましい。
第１のソース領域２８ａ及び第２のソース領域２８ｂの深さは、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの下端の深さよりも浅く、例えば、０．０５μｍ以上０．５μｍ以下である。
ＳｉＣ層１０には、ＳｉＣ層１０の第１の面から第２の面に向かって伸長する第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂが設けられる。第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂの深さは、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの深さよりも深い。第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂの深さは、例えば、０．４μｍ以上１．０μｍ以下である。
第１のゲートトレンチ５０ａの内部に第１のゲート絶縁層１６ａが設けられる。第１のゲートトレンチ５０ａの内部の第１のゲート絶縁層１６ａ上に第１のゲート電極１８ａが設けられる。
第１のゲート絶縁層１６ａは、トレンチソース領域１２ａと第１のゲート電極１８ａとの間に設けられる。
第２のゲートトレンチ５０ｂの内部に第２のゲート絶縁層１６ｂが設けられる。第２のゲートトレンチ５０ｂの内部の第２のゲート絶縁層１６ｂ上に第２のゲート電極１８ｂが設けられる。
第２のゲート絶縁層１６ｂは、トレンチソース領域１２ａと第２のゲート電極１８ｂとの間に設けられる。
第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂは、例えば、酸化シリコン膜である。第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂの厚さは、例えば、４０ｎｍ以上６０ｎｍ以下である。
第１のゲート電極１８ａと第２のゲート電極１８ｂとの間に、トレンチソース領域１２ａが挟まれる。
第１のゲート電極１８ａ及び第２のゲート電極１８ｂは、例えば、ｎ型不純物又はｐ型不純物を含む多結晶質のシリコンである。
コンタクト領域３２は、コンタクトトレンチ５２の側面及び底面に接して設けられる。コンタクト領域３２は、トレンチソース領域１２ａの側面及びトレンチソース領域１２ａの第２の面側の端部に接する。コンタクト領域３２の上端は、例えば、第１のソース領域２８ａ及び第２のソース領域２８ｂに接する。
コンタクト領域３２は、ｐ＋型のＳｉＣである。コンタクト領域３２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
コンタクト領域３２のｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも高い。コンタクト領域３２のｐ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
電界緩和領域３４は、コンタクトトレンチ５２の周囲に設けられる。電界緩和領域３４は、ドリフト領域２４とコンタクト領域３２の間に設けられる。
電界緩和領域３４とドリフト領域２４との境界の第１の面に平行な面に対する第２の傾斜角（図１中“θ２”）は、例えば、６０度以上８５度以下である。なお、電界緩和領域３４とドリフト領域２４との境界の第２の傾斜角が一定でない場合、例えば、トレンチソース領域１２ａの第２の面側の端部と同じ深さ位置での第２の傾斜角で、トレンチソース領域１２ａの側面の第２の傾斜角を代表させる。
第２の面と電界緩和領域３４との距離（図１中“ｄ１”）は、第２の面と第１のｐウェル領域２６ａとの距離（図１中“ｄ２”）及び第２の面と第２のｐウェル領域２６ｂとの距離よりも小さい、言い換えれば、電界緩和領域３４の深さは、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの深さよりも深い。
また、第２の面と電界緩和領域３４との距離（図１中“ｄ１”）は、第２の面と第１のゲート絶縁層１６ａとの距離（図１中“ｄ３”）及び第２の面と第２のゲート絶縁層１６ｂとの距離よりも小さい。言い換えれば、電界緩和領域３４の深さは、第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂの深さよりも深い。
電界緩和領域３４は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂに接する。
電界緩和領域３４は、ｐ型のＳｉＣである。電界緩和領域３４は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。
電界緩和領域３４のｐ型不純物濃度は、コンタクト領域３２のｐ型不純物濃度よりも低い。コンタクト領域３２のｐ型不純物濃度は、例えば、２×１０１７ｃｍ−３以上２×１０１８ｃｍ−３以下である。
である。
また、電界緩和領域３４のｐ型不純物濃度は、例えば、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも高い。例えば、電界緩和領域３４のｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度の２倍以上である。
第２の面とトレンチソース領域１２ａとの距離（図１中“ｄ４”）と第２の面と電界緩和領域３４との距離（図１中“ｄ１”）との差は、例えば、１μｍ以下である。
層間絶縁膜２０は、ゲート電極１８上に設けられる。層間絶縁膜２０は、例えば、酸化シリコン膜である。
なお、ＳｉＣ層１０に含有される不純物の濃度及び分布は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｒｏｓｃｏｐｙ：ＳＩＭＳ）により測定することが可能である。また、不純物の濃度の相対的な高低は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物を含む領域の深さ、領域間の距離等は、例えば、ＳＩＭＳで求めることが可能である。また。不純物を含む領域とゲート絶縁層の距離等は、例えば、ＳＣＭ像と原子間力顕微鏡（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ：ＡＦＭ）像との合成画像から求めることが可能である。
本実施形態の半導体装置の製造方法は、第１導電型の第１の領域を有し、第１の面と第２の面とを有する炭化珪素層に、第２導電型の第２の領域を形成し、炭化珪素層の第１の面から、第２の領域よりも深い２個の第１のトレンチを形成し、２個の第１のトレンチを覆うマスク材をマスクに、２個の第１のトレンチの間に、炭化珪素層の第１の面から、第２の領域よりも深く、側面の第１の面に対する傾斜角が６０度以上８５度以下の第２のトレンチを形成し、第２のトレンチの側面及び底面から、第１の面の法線に対する傾きが１度以下でイオン注入を行い、第２導電型の第３の領域を形成し、第２のトレンチの側面及び底面から、第１の面の法線に対する傾きが１度以下でイオン注入を行い、第３の領域よりも浅く、第３の領域よりも第２導電型の不純物濃度の高い第２導電型の第４の領域を形成し、第１のトレンチ内にゲート絶縁層を形成し、第１のトレンチ内のゲート絶縁層の上にゲート電極を形成し、第２のトレンチを埋め込む第１の電極を形成し、第２の面に第２の電極を形成する。
以下、本実施形態の半導体装置の製造方法の一例について説明する。図２−図６は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
最初に、シリコン面である第１の面と、カーボン面である第２の面を有するｎ型のＳｉＣ基板を準備する。ＳｉＣ基板はＳｉＣ基板２２となる。ｎ型のＳｉＣ基板は、４Ｈ−ＳｉＣである。
次に、ｎ型のＳｉＣ基板の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト領域（第１の領域）２４を形成する。ＳｉＣ基板とｎ−型のドリフト領域２４がＳｉＣ層１０を構成する。
次に、フォトリソグラフィーとイオン注入法により、ｐ型不純物であるアルミニウム（Ａｌ）をドリフト領域２４に選択的にイオン注入する。このイオン注入により、ｐ型のｐウェル領域（第２の領域）２６を形成する。
次に、フォトリソグラフィーとイオン注入法により、ｎ型不純物であるリン（Ｐ）をｐウェル領域２６に選択的にイオン注入する。このイオン注入により、ｎ＋型のソース領域２８を形成する（図２）。
次に、ＳｉＣ層１０内に、第１の面から２個のトレンチ、すなわち、第１のゲートトレンチ（第１のトレンチ）５０ａ及び第２のゲートトレンチ（第２のトレンチ）５０ｂを形成する。第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂは、例えば、パターニングされたマスク材をマスクに異方性ドライエッチングで形成する。第１のゲートトレンチ５０a及び第２のゲートトレンチ５０ｂは、ｐウェル領域２６より深く形成される。
次に、少なくとも、第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂを覆うマスク材５４を形成する。マスク材５４は、例えば、気相成長法による膜の堆積、リソグラフィー、及び、ドライエッチングで形成する。マスク材５４は、例えば、酸化シリコン膜である。
次に、マスク材５４をマスクに、第１の面からコンタクトトレンチ（第２のトレンチ）５２を形成する(図３)。コンタクトトレンチ５２は、第１のゲートトレンチ５０ａと第２のゲートトレンチ５０ｂとの間に形成される。コンタクトトレンチ５２は、ｐウェル領域２６より深く形成される。コンタクトトレンチ５２の側面の、第１の面に対する第１の傾斜角（図３中“θ１”）が６０度以上８５度以下となるようコンタクトトレンチ５２は形成される。
コンタクトトレンチ５２は、例えば、異方性ドライエッチングで形成する。異方性ドライエッチングのエッチング条件を制御することにより、コンタクトトレンチ５２の側面の傾斜角を所望の角度に調整することが可能である。
コンタクトトレンチ５２の深さは、例えば、第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂよりも深い。
次に、マスク材５４をマスクに、コンタクトトレンチ５２の側面及び底面から、ｐ型不純物であるアルミニウム（Ａｌ）をＳｉＣ層１０にイオン注入する（図４）。このイオン注入により、ｐ型の電界緩和領域（第３の領域）３４を形成する。
イオン注入は、第１の面の法線に対する傾きが１度以下となる条件で行う。以下、第１の面の法線に対する傾きが１度以下となるイオン注入を垂直イオン注入と称する。イオン注入は、例えば、電界緩和領域３４のｐ型不純物濃度が、ｐウェル領域２６の不純物濃度よりも高くなる条件で行う。
電界緩和領域３４とドリフト領域２４との境界は、コンタクトトレンチ５２の側面と略平行になる。電界緩和領域３４とドリフト領域２４との境界の第１の面に平行な面に対する第２の傾斜角（図４中“θ２”）は、コンタクトトレンチ５２の側面の、第１の面に対する第１の傾斜角（図４中“θ１”）と略同一となり、例えば、６０度以上８５度以下である。
次に、マスク材５４をマスクに、コンタクトトレンチ５２の側面及び底面から、ｐ型不純物であるアルミニウム（Ａｌ）をＳｉＣ層１０にイオン注入する（図５）。このイオン注入により、ｐ型のコンタクト領域（第４の領域）３２を形成する。
イオン注入は、第１の面の法線に対する傾きが１度以下となる条件で行う。イオン注入は、例えば、ｐ型のコンタクト領域３２のｐ型不純物濃度が、電界緩和領域３４の不純物濃度よりも高くなる条件で行う。
次に、ＳｉＣ層１０内にイオン注入で導入されたｐ型不純物及びｎ型不純物を活性化する熱処理を行う。熱処理は、例えば、非酸化性の雰囲気中で行う。
なお、ｐウェル領域２６は、第１のｐウェル領域２６ａと第２のｐウェル領域２６ｂとなる。また、ソース領域２８は、第１のソース領域２８ａと第２のソース領域２８ｂとなる。
次に、マスク材５４を除去する。次に、公知のプロセス技術により、ゲート絶縁層１６、ゲート電極１８、層間絶縁膜２０を形成する（図６）。
次に、公知のプロセス技術により、ＳｉＣ層１０の表面にソース電極１２を形成する。ソース電極１２は、コンタクトトレンチ５２を埋め込むよう形成される。また、ＳｉＣ層１０の裏面にドレイン電極１４を形成する。
以上の製造方法により、図１に示すＭＯＳＦＥＴ１００が形成される。
以下、本実施形態の半導体装置の作用及び効果について説明する。
本実施形態のＭＯＳＦＥＴ１００は、側面が傾斜したコンタクトトレンチ５２の周囲にｐｎ接合が傾斜した電界緩和領域３４を設ける。この構成により、ゲート絶縁層の耐圧の向上とオン抵抗の低減の両立が可能となる。
また、コンタクトトレンチ５２の周囲にｐ型不純物濃度の高いコンタクト領域３２が設けられる。この構成により、ＭＯＳＦＥＴ１００の二次降伏耐量が向上する。
トレンチゲート型のＭＯＳＦＥＴでは、ＭＯＳＦＥＴのオフ状態において、トレンチ底部での電界集中により、ゲート絶縁層の耐圧が低くなるという問題がある。特に、トレンチの角部での電界集中により、ゲート絶縁層の耐圧が低下し、ＭＯＳＦＥＴの耐圧が低下する。
図７は、比較形態の半導体装置の模式断面図である。比較形態のＭＯＳＦＥＴ９００は、コンタクトトレンチ５２の側面が第１の面に対し、垂直となっている点で本実施形態のＭＯＳＦＥ１００と異なる。また、比較形態のＭＯＳＦＥＴ９００は、コンタクトトレンチ５２の側面にコンタクト領域３２を備えない点で本実施形態のＭＯＳＦＥ１００と異なる。
比較形態のＭＯＳＦＥＴ９００では、本実施形態のＭＯＳＦＥＴ１００同様、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂよりも深い電界緩和領域３４を備える。逆バイアス時に、電界緩和領域３４にも電界が集中することで、トレンチの角部の電界集中を緩和する。したがって、第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂ中の最大電界強度が低減する。よって、第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂの耐圧が向上する。
しかし、ＭＯＳＦＥＴ９００ではコンタクトトレンチ５２の側面が第１の面に対し垂直である。このため、第１のゲート絶縁層１６ａと電界緩和領域３４とに挟まれるドリフト領域２４の幅が狭くなる。第１のゲート絶縁層１６ａと電界緩和領域３４とに挟まれるドリフト領域２４とは、図７中破線で囲む領域である。したがって、チャネル領域からドレイン電極１４へ向かう電流経路が狭窄し、ＭＯＳＦＥＴ９００のオン抵抗が増大するという問題が生じる。
図８は、本実施形態の作用及び効果の説明図である。図８は、コンタクトトレンチ５２の側面の第１の傾斜角（図１中“θ１”）と、ＭＯＳＦＥＴ１００のオン抵抗（図中黒丸）及びゲート絶縁層に印加される最大電界強度（図中白丸）との関係を示す。
図８は、シミュレーションの結果である。シミュレーションにおいてコンタクトトレンチ５２の側面の第１の傾斜角（図１中“θ１”）を変数とし、第１の傾斜角の変更に追随してコンタクトトレンチ５２の幅（図１中“Ｗ２”）が変化するとした。
また、電界緩和領域３４とドリフト領域２４との境界の第１の面に平行な面に対する第２の傾斜角（図１中“θ２”）は、コンタクトトレンチ５２の側面の、第１の面に対する第１の傾斜角（図１中“θ１”）と同一とした。
図８から明らかなように、傾斜角が大きくなるにつれ最大電界強度は小さくなる。これは、電界緩和領域３４が第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂに近づくため、ゲート絶縁層の電界緩和効果が大きくなるからと考えられる。
一方、オン抵抗に関しては、傾斜角７０度を境に、傾斜角が大きくなるとオン抵抗が増大する。これは、電界緩和領域３４が第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂに近づくため、電流経路が狭窄するためである。
また、傾斜角７０度を境に、傾斜角が小さくなるとオン抵抗が増大する。これは、コンタクトトレンチ５２の幅が広がることによりセルピッチが増大するためである。
ゲート絶縁層の耐圧の向上とオン抵抗の低減の両立する観点から、コンタクトトレンチ５２の側面の第１の傾斜角は、６０度以上８５度以下であることが望ましい。また、６５度以上８０度以下であることが、より望ましい。また、７０度以上７５度以下であることが、更に望ましい。
同様の観点から、電界緩和領域３４とドリフト領域２４との境界の第２の傾斜角は、６０度以上８５度以下であることが望ましい。また、６５度以上８０度以下であることが、より望ましい。また、７０度以上７５度以下であることが、更に望ましい。
ゲート絶縁層の電界緩和効果を大きくする観点から、電界緩和領域３４の深さは、第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂの深さよりも深いことが望ましい。
本実施形態のＭＯＳＦＥＴ１００において、トレンチソース領域１２ａと第１のゲート絶縁層１６ａとの距離（図１中“Ｓ”）は、０．１μｍ以上０．８μｍ以下であることが望ましく、０．３μｍ以上０．６μｍ以下であることがより望ましい。同様に、トレンチソース領域１２ａと第２のゲート絶縁層１６ｂとの距離は、０．１μｍ以上０．８μｍ以下であることが望ましく、０．３μｍ以上０．６μｍ以下であることがより望ましい。上記範囲を下回ると、電流経路が狭窄しＭＯＳＦＥＴ１００のオン抵抗が増大する恐れがある。また、上記範囲を上回ると、セルピッチが増大し、ＭＯＳＦＥＴ１００のオン抵抗が増大する恐れがある。
本実施形態のＭＯＳＦＥＴ１００は、コンタクトトレンチ５２の周囲にｐ型不純物濃度の高いコンタクト領域３２が設けられる。このため、ソース電極１２に接するコンタクト領域３２の面積が、比較形態のＭＯＳＦＥＴ９００よりも大きくなる。したがって、ソース電極１２と電界緩和領域３４との間の電気抵抗がＭＯＳＦＥＴ９００よりも小さくなる。
ＭＯＳＦＥＴ１００の逆バイアス時にアバランシェ降伏が生じた場合、電界緩和領域３４に正孔が過渡的に蓄積される。アバランシェ降伏は一次降伏とも称される。
ソース電極１２と電界緩和領域３４との間の電気抵抗が大きいと、蓄積されたホールにより電界緩和領域３４のポテンシャルが低下する。そして、ソース領域、電界緩和領域、ドリフト領域で構成される寄生バイポーラがオン動作し、二次降伏が生じる恐れがある。二次降伏が生じると大電流が流れ、ＭＯＳＦＥＴ１００が破壊する恐れがある。
本実施形態のＭＯＳＦＥＴ１００は、ソース電極１２と電界緩和領域３４との間の電気抵抗が小さいため、蓄積された正孔がソース電極１２に引き抜かれやすい。したがって、電界緩和領域３４のポテンシャルの低下が抑制され、二次降伏が生じにくい。よって、二次降伏耐量が向上する。
電界緩和領域３４のｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂのｐ型不純物濃度よりも高いことが望ましい。電界緩和領域３４のｐ型不純物濃度を高くすることにより、逆バイアス時に電界緩和領域３４に伸びる空乏層幅が抑制され、コンタクト領域３２に空乏層が達することが抑制される。高不純物濃度のコンタクト領域３２は結晶欠陥密度が高く、空乏層が達することでソース電極１２とドレイン電極１４間のリーク電流が増大する恐れある。
また、電界緩和領域３４のｐ型不純物濃度を高くすることにより、逆バイアス時のドリフト領域２４の空乏層幅が広がり、ゲート絶縁層の電界緩和効果が大きくなる。
逆バイアス時のリーク電流を低減し、ゲート絶縁層の最大電界強度を低減する観点から、電界緩和領域３４のｐ型不純物濃度は、第１のｐウェル領域２６ａ及び第２のｐウェル領域２６ｂの２倍以上であることが望ましい。
ソース電極１２に接するコンタクト領域３２の面積を大きくする観点から、コンタクト領域３２の上端は、第１のソース領域２８ａ及び第２のソース領域２８ｂに接することが望ましい。
本実施形態の半導体装置の製造方法は、電界緩和領域３４及びコンタクト領域３２の形成に、斜めイオン注入ではなく垂直イオン注入を用いる。したがって、イオン注入工程の数が削減され、ＭＯＳＦＥＴ１００の製造が容易となる。また、ＭＯＳＦＥＴ１００の製造ばらつきも低減する。
図９−１３は、比較形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。図７で示したＭＯＳＦＥＴ９００の製造方法を示す。上述した本実施形態の製造方法と重複する内容については、記述を省略する。
マスク材５４の形成までは、本実施形態の製造方法と同様である。
次に、マスク材５４をマスクに、第１の面からコンタクトトレンチ５２を形成する(図９)。コンタクトトレンチ５２は、第１のゲートトレンチ５０ａと第２のゲートトレンチ５０ｂとの間に形成される。
コンタクトトレンチ５２の側面の、第１の面に対する傾斜角は９０度である。言い換えれば、コンタクトトレンチ５２の側面は、第１の面に対して垂直である。
コンタクトトレンチ５２は、例えば、異方性ドライエッチングで形成する（図９）。
次に、マスク材５４をマスクに、コンタクトトレンチ５２の一方の側面から、ｐ型不純物であるアルミニウム（Ａｌ）をＳｉＣ層１０にイオン注入する（図１０）。このイオン注入により、ｐ型の電界緩和領域（第３の領域）３４の一部３４ａを形成する。
イオン注入は、第１の面の法線に対してイオンの注入方向が傾く斜めイオン注入により行う。第１の面の法線に対する注入方向の傾きは、例えば、１５度以上４５度以下である。
次に、マスク材５４をマスクに、コンタクトトレンチ５２の他方の側面から、ｐ型不純物であるアルミニウム（Ａｌ）をＳｉＣ層１０にイオン注入する（図１１）。このイオン注入により、ｐ型の電界緩和領域（第３の領域）３４の別の一部３４ｂを形成する。
イオン注入は、第１の面の法線に対してイオンの注入方向が傾く斜めイオン注入により行う。第１の面の法線に対する注入方向の傾きは、例えば、１５度以上４５度以下である。
次に、マスク材５４をマスクに、コンタクトトレンチ５２の底面から、ｐ型不純物であるアルミニウム（Ａｌ）をＳｉＣ層１０にイオン注入する（図１２）。このイオン注入により、ｐ型の電界緩和領域（第３の領域）３４の更に別の一部３４ｃを形成する。イオン注入は垂直イオン注入により行う。
次に、マスク材５４をマスクに、コンタクトトレンチ５２の底面から、ｐ型不純物であるアルミニウム（Ａｌ）をＳｉＣ層１０にイオン注入する（図１３）。このイオン注入により、ｐ型のコンタクト領域（第４の領域）３２を形成する。イオン注入は垂直イオン注入により行う。
以後の製造方法は、上述した本実施形態の製造方法と同様である。
上述したように比較形態のＭＯＳＦＥＴ９００の製造方法では、電界緩和領域３４を形成するために、少なくとも２回の斜めイオン注入が必要となる。したがって、本実施形態のＭＯＳＦＥＴ１００の製造方法に比較して、イオン注入工程の数が増大する。よってＭＯＳＦＥＴの製造コストが増大する。
本実施形態のＭＯＳＦＥＴ１００の製造方法によれば、イオン注入工程の数が低減され、製造コストが低減される。
また、ＭＯＳＦＥＴ９００の製造方法では、コンタクトトレンチ５２の側面の電界緩和領域３４が斜めイオン注入で形成される。このため、第１のゲート絶縁層１６ａと電界緩和領域３４とに挟まれるドリフト領域２４の幅が、イオン注入の飛程のばらつきに伴ってばらつく。したがって、オン抵抗のばらつきが大きくなる恐れがある。
また、電界緩和領域３４を複数回のイオン注入で形成するため、電界緩和領域３４の形状、ｐ型不純物濃度等のばらつきが大きくなる。
本実施形態のＭＯＳＦＥＴ１００の製造方法によれば、電界緩和領域３４は垂直イオン注入により形成される。このため、第１のゲート絶縁層１６ａと電界緩和領域３４とに挟まれるドリフト領域２４の幅は、イオン注入の飛程のばらつきに依存しない。したがって、オン抵抗のばらつきが低減する。
また、本実施形態のＭＯＳＦＥＴ１００の製造方法によれば、電界緩和領域３４は１回のイオン注入で形成されるため、電界緩和領域３４の形状、ｐ型不純物濃度等のばらつきが小さくなる。
図１４及び図１５は、本実施形態の作用及び効果の説明図である。トレンチソース領域１２ａと電界緩和領域３４との距離とオン抵抗のシミュレーション結果を示す。
図１４は、シミュレーションのパラメータの説明図である。トレンチソース領域１２ａと電界緩和領域３４との距離（図１５中“Ｌ”）を変化させてシミュレーションを行った。トレンチソース領域１２ａと電界緩和領域３４との距離は、言い換えれば、トレンチソース領域（一部の領域）１２ａと第１のゲート絶縁層１６ａとの距離と、電界緩和領域（第７の炭化珪素領域）と第１のゲート絶縁層１６ａとの距離との差である。また、言い換えれば、コンタクトトレンチ５２の第１の面での開口部の端部と電界緩和領域３４の第１のゲートトレンチ側端部との距離である。
図１５から明らかなように、トレンチソース領域１２ａと電界緩和領域３４との距離が０．２μｍを超えると、オン抵抗が急激に増大する。したがって、トレンチソース領域１２ａと電界緩和領域３４との距離は、０．１μｍ以下であることが望ましい。
本実施形態のＭＯＳＦＥＴ１００の製造方法によれば、電界緩和領域３４の形成に、斜めイオン注入ではなく垂直イオン注入を用いる。したがって、トレンチソース領域１２ａと電界緩和領域３４との距離を、原理的にゼロにすることが可能である。
電界緩和領域３４の形成に、プロセスコストの高い高加速イオン注入を使用しない観点から、電界緩和領域３４の第２の面側の端部とコンタクトトレンチ５２の底部の距離は、１μｍ以下であることが望ましい。
また、電界緩和領域３４の形成に、プロセスコストの高い高加速イオン注入を使用しない観点から、コンタクトトレンチ５２の深さが、第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂの深さよりも深いことが望ましい。
図１６は、本実施形態の半導体装置の変形例の模式断面図である。変形例のＭＯＳＦＥＴ２００は、第１の高濃度ドリフト領域６４ａ及び第２の高濃度ドリフト領域６４ｂを備える点でのみ、ＭＯＳＦＥＴ１００と異なっている。
第１の高濃度ドリフト領域６４ａ及び第２の高濃度ドリフト領域６４ｂのｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。第１の高濃度ドリフト領域６４ａ及び第２の高濃度ドリフト領域６４ｂのｎ型不純物濃度は、例えば、ドリフト領域２４のｎ型不純物濃度の２倍以上である。
ＭＯＳＦＥＴ２００によれば、第１のゲート絶縁層１６ａと電界緩和領域３４とに挟まれる領域、及び、第２のゲート絶縁層１６ｂと電界緩和領域３４とに挟まれる領域の電気抵抗が小さくなる。したがって、ＭＯＳＦＥＴ１００に比べ、オン抵抗が低減する。
以上、本実施形態によれば、第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂ中の最大電界強度が低減され、ゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ１００が実現される。また、ゲート絶縁層の耐圧の向上とオン抵抗の低減の両立が可能となる。更に、二次降伏耐量の高いＭＯＳＦＥＴ１００が実現可能である。また、本実施形態によれば、製造コストの低減したＭＯＳＦＥＴ１００が実現できる。また、製造ばらつきによる特性変動が小さく、特性の安定したＭＯＳＦＥＴ１００が実現できる。
（第２の実施形態）
本実施形態の半導体装置は、第１のゲート絶縁層と第１の炭化珪素領域との間に設けられた第２導電型の第８の炭化珪素層と、第２のゲート絶縁層と第１の炭化珪素領域との間に設けられた第２導電型の第９の炭化珪素層と、を更に備える以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１７は、本実施形態の半導体装置の模式断面図である。
本実施形態のＭＯＳＦＥＴ３００は、第１のｐ型領域６６ａ及び第２のｐ型領域６６ｂと、を備える。
第１のｐ型領域６６ａは、第１のゲート絶縁層１６ａとドリフト領域２４との間に設けられる。第１のｐ型領域６６ａは、第１のゲートトレンチ５０ａの底部に接して設けられる。第１のｐ型領域６６ａは、第１のｐウェル領域２６ａと離間している。
第２のｐ型領域６６ｂは、第２のゲート絶縁層１６ｂとドリフト領域２４との間に設けられる。第２のｐ型領域６６ｂは、第２のゲートトレンチ５０ｂに接して設けられる。第２のｐ型領域６６ｂは、第２のｐウェル領域２６ｂと離間している。
本実施形態によれば、第１の実施形態同様と同様の効果を備えるＭＯＳＦＥＴ３００が実現される。そして、第１のｐ型領域６６ａと第２のｐ型領域６６ｂとを備えることにより、更に、第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂ中の最大電界強度が低減される。したがって、第１の実施形態よりも、更にゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ３００が実現される。
（第３の実施形態）
本実施形態の半導体装置は、第１のゲート電極と第１のｐウェル領域との間の第１のゲート絶縁層の膜厚が、第１のゲート電極と第１の炭化珪素領域との間の第１のゲート絶縁層の膜厚よりも厚く、第２のゲート電極と第２のｐウェル領域との間の第２のゲート絶縁層の膜厚が、第２のゲート電極と第１の炭化珪素領域との間の第２のゲート絶縁層の膜厚よりも厚い、こと以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図１８は、本実施形態の半導体装置の模式断面図である。
本実施形態のＭＯＳＦＥＴ４００は、第１のゲート電極１８ａと第１のｐウェル領域２６ａとの間の第１のゲート絶縁層１６ａの膜厚が、第１のゲート電極１８ａとドリフト領域（第１の炭化珪素領域）２４との間の第１のゲート絶縁層１６ａの膜厚よりも厚い。言い換えれば、第１のゲートトレンチ５０ａの底面上の第１のゲート絶縁層１６ａが、第１のゲートトレンチ５０ａの側面上の第１のゲート絶縁層１６ａよりも厚い。
また、第２のゲート電極１８ｂと第２のｐウェル領域２６ｂとの間の第２のゲート絶縁層１６ｂの膜厚が、第２のゲート電極１８ｂとドリフト領域（第１の炭化珪素領域）２４との間の第２のゲート絶縁層１６ｂの膜厚よりも厚い。言い換えれば、第２のゲートトレンチ５０ｂの底面上の第２のゲート絶縁層１６ｂが、第２のゲートトレンチ５０ｂの側面上の第２のゲート絶縁層１６ｂよりも厚い。
本実施形態によれば、第１の実施形態同様と同様の効果を備えるＭＯＳＦＥＴ４００が実現される。そして、第１のゲートトレンチ５０ａ及び第２のゲートトレンチ５０ｂの底面上の第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂを厚くすることにより、更に、第１のゲート絶縁層１６ａ及び第２のゲート絶縁層１６ｂ中の最大電界強度が低減される。したがって、第１の実施形態よりも、更にゲート絶縁層の耐圧の向上が可能なＭＯＳＦＥＴ４００が実現される。
（第４の実施形態）
本実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図１９は、本実施形態の駆動装置の模式図である。駆動装置５００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置５００の特性が向上する。
（第５の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２０は、本実施形態の車両の模式図である。本実施形態の車両６００は、鉄道車両である。車両６００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両６００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両６００の特性が向上する。
（第６の実施形態）
本実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図２１は、本実施形態の車両の模式図である。本実施形態の車両７００は、自動車である。車両７００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両７００の車輪９０が回転する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両７００の特性が向上する。
（第７の実施形態）
本実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図２２は、本実施形態の昇降機（エレベータ）の模式図である。本実施形態の昇降機８００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
本実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機８００の特性が向上する。
第１乃至第３の実施形態では、ＭＯＳＦＥＴを例に説明したが、本発明を、ＩＧＢＴ（Ｉｎｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）に適用することも可能である。
第１の実施形態では、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明したが、第１導電型をｐ型、第２導電型をｎ型とすることも可能である。
第１乃至第３の実施形態では、ＳｉＣ層として４Ｈ−ＳｉＣの場合を例示したが、３Ｃ−ＳｉＣ、６Ｈ−ＳｉＣ等、その他の結晶形を用いることも可能である。
第１乃至第３の実施形態では、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
。
また、第４乃至第６の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ ＳｉＣ層（炭化珪素層）
１２ ソース電極（第１の電極）
１２ａ トレンチソース領域（一部の領域）
１４ ドレイン電極（第２の電極）
１６ａ 第１のゲート絶縁層
１６ｂ 第２のゲート絶縁層
１８ａ 第１のゲート電極
１８ｂ 第２のゲート電極
２４ ドリフト領域（第１の炭化珪素領域、第１の領域）
２６ ｐウェル領域（第２の領域）
２６ａ 第１のｐウェル領域（第２の炭化珪素領域）
２６ｂ 第２のｐウェル領域（第３の炭化珪素領域）
２８ａ 第１のソース領域（第４の炭化珪素領域）
２８ｂ 第２のソース領域（第５の炭化珪素領域）
３２ コンタクト領域（第６の炭化珪素領域、第４の領域）
３４ 電界緩和領域（第７の炭化珪素領域、第３の領域）
５０ａ 第１のゲートトレンチ（第１のトレンチ）
５０ｂ 第２のゲートトレンチ（第１のトレンチ）
５２ コンタクトトレンチ（第２のトレンチ）
１００ ＭＯＳＦＥＴ（半導体装置）
１５０ インバータ回路
３００ 駆動装置
４００ 車両
５００ 車両
６００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (19)

  1. 第１の面と第２の面を有する炭化珪素層と、
    一部の領域が前記炭化珪素層に挟まれ、前記一部の領域の前記第２の面の側の端部における幅が、前記一部の領域の前記第１の面における幅よりも狭く、前記一部の領域の側面の前記第１の面に平行な面に対する第１の傾斜角が６０度以上８５度以下である第１の電極と、
    前記第１の電極との間に前記炭化珪素層を挟む第２の電極と、
    第１のゲート電極と、
    前記第１のゲート電極との間に前記一部の領域を挟む第２のゲート電極と、
    前記一部の領域と前記第１のゲート電極との間に位置する第１のゲート絶縁層と、
    前記一部の領域と前記第２のゲート電極との間に位置する第２のゲート絶縁層と、
    前記炭化珪素層内に位置する第１導電型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記一部の領域と前記第１のゲート絶縁層との間に位置する第２導電型の第２の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置し、前記一部の領域と前記第２のゲート絶縁層との間に位置する第２導電型の第３の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置する第１導電型の第４の炭化珪素領域と、
    前記第３の炭化珪素領域と前記第１の面との間に位置し、前記第４の炭化珪素領域との間に前記一部の領域を挟む第１導電型の第５の炭化珪素領域と、
    前記一部の領域の前記第２の面の側の前記端部及び前記一部の領域の前記側面と、前記第１の炭化珪素領域との間に位置し、前記第２の炭化珪素領域及び前記第３の炭化珪素領域よりも第２導電型の不純物濃度の高い第２導電型の第６の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第６の炭化珪素領域との間に位置し、前記第２の面と前記第２の炭化珪素領域との距離及び前記第２の面と前記第３の炭化珪素領域との距離よりも前記第２の面との距離が小さく、前記第６の炭化珪素領域よりも第２導電型の不純物濃度の低い第２導電型の第７の炭化珪素領域と、
    を備える半導体装置。
  2. 前記第７の炭化珪素領域の第２導電型の不純物濃度が、前記第２の炭化珪素領域及び前記第３の炭化珪素領域の第２導電型の不純物濃度よりも高い請求項１記載の半導体装置。
  3. 前記第７の炭化珪素領域の第２導電型の不純物濃度が、前記第２の炭化珪素領域及び前記第３の炭化珪素領域の第２導電型の不純物濃度の２倍以上である請求項２記載の半導体装置。
  4. 前記第２の面と前記第７の炭化珪素領域との距離が、前記第２の面と前記第１のゲート絶縁層との距離及び前記第２の面と前記第２のゲート絶縁層との距離よりも小さい請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記第１の傾斜角が６５度以上８０度以下である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第７の炭化珪素領域と前記第１の炭化珪素領域との境界の前記第１の面に平行な面に対する第２の傾斜角が６０度以上８５度以下である請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記第２の傾斜角が６５度以上８０度以下である請求項６記載の半導体装置。
  8. 前記第６の炭化珪素領域が、前記第４の炭化珪素領域及び前記第５の炭化珪素領域に接する請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記一部の領域と前記第１のゲート絶縁層との距離と前記第７の炭化珪素領域と前記第１のゲート絶縁層との距離との差、及び、前記一部の領域と前記第２のゲート絶縁層との距離と前記第７の炭化珪素領域と前記第２のゲート絶縁層との距離との差が、０．１μｍ以下である請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 前記一部の領域の前記第１のゲート絶縁層の側の前記側面と前記第１の面とが接する第１の点と、前記第１のゲート絶縁層との距離、及び、前記一部の領域の前記第２のゲート絶縁層の側の前記側面と前記第１の面とが接する第２の点と、前記第２のゲート絶縁層との距離が、０．１μｍ以上０．８μｍ以下である請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記一部の領域の前記第１のゲート絶縁層の側の前記側面と前記第１の面とが接する第１の点と、前記第１のゲート絶縁層との距離、及び、前記一部の領域の前記第２のゲート絶縁層の側の前記側面と前記第１の面とが接する第２の点と。前記第２のゲート絶縁層との距離が０．３μｍ以上０．６μｍ以下である請求項１乃至請求項９いずれか一項記載の半導体装置。
  12. 前記第１のゲート絶縁層及び前記第２のゲート絶縁層は酸化シリコンである請求項１乃至請求項１１いずれか一項記載の半導体装置。
  13. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備えるインバータ回路。
  14. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備える駆動装置。
  15. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備える車両。
  16. 請求項１乃至請求項１２いずれか一項記載の半導体装置を備える昇降機。
  17. 第１導電型の第１の領域を有し、第１の面と第２の面とを有する炭化珪素層に、第２導電型の第２の領域を形成し、
    前記炭化珪素層の前記第１の面から、前記第２の領域よりも深い２個の第１のトレンチを形成し、
    前記２個の前記第１のトレンチを覆うマスク材をマスクに、前記２個の前記第１のトレンチの間に、前記炭化珪素層の前記第１の面から、前記第２の領域よりも深く、側面の前記第１の面に対する傾斜角が６０度以上８５度以下の第２のトレンチを形成し、
    前記第２のトレンチの側面及び底面から、前記第１の面の法線に対する傾きが１度以下でイオン注入を行い、第２導電型の第３の領域を形成し、
    前記第２のトレンチの側面及び底面から、前記第１の面の法線に対する傾きが１度以下でイオン注入を行い、前記第３の領域よりも浅く、前記第３の領域よりも第２導電型の不純物濃度の高い第２導電型の第４の領域を形成し、
    前記第１のトレンチ内にゲート絶縁層を形成し、
    前記第１のトレンチ内の前記ゲート絶縁層の上にゲート電極を形成し、
    前記第２のトレンチを埋め込む第１の電極を形成し、
    前記第２の面に第２の電極を形成する半導体装置の製造方法。
  18. 前記第３の領域の第２導電型の不純物濃度が、前記第２の領域の第２導電型の不純物濃度よりも高い請求項１７記載の半導体装置の製造方法。
  19. 前記第２のトレンチの深さが、前記第１のトレンチの深さよりも深い請求項１７又は請求項１８記載の半導体装置の製造方法。
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Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021027140A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021027253A (ja) * 2019-08-07 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021027139A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044517A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044518A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044516A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2021085138A1 (ja) * 2019-10-30 2021-05-06 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2021093461A (ja) * 2019-12-11 2021-06-17 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021150503A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2021232801A1 (zh) * 2020-05-18 2021-11-25 华润微电子（重庆）有限公司 Igbt器件及其制备方法
KR20220096009A (ko) * 2020-12-30 2022-07-07 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 SiC 트랜지스터 및 그것의 제조 방법
KR20220096014A (ko) * 2020-12-30 2022-07-07 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 Si 트랜지스터 및 그것의 제조 방법
US11398556B2 (en) 2020-07-09 2022-07-26 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
US11495665B2 (en) 2020-07-09 2022-11-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
CN117690972A (zh) * 2024-02-04 2024-03-12 深圳天狼芯半导体有限公司 一种碳化硅功率器件及其制作方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6625938B2 (ja) * 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP6731571B2 (ja) * 2016-12-27 2020-07-29 株式会社デンソー ＳｉＣ−ＭＯＳＦＥＴの製造方法
JP7280666B2 (ja) * 2017-05-17 2023-05-24 ローム株式会社 半導体装置およびその製造方法
DE102019008556A1 (de) * 2019-03-14 2020-09-17 Semiconductor Components Industries, Llc Feldeffekttransistorstruktur mit isoliertem Gate mit abgeschirmter Quelle und Verfahren
US10784373B1 (en) * 2019-03-14 2020-09-22 Semiconductor Components Industries, Llc Insulated gated field effect transistor structure having shielded source and method
JP7387566B2 (ja) * 2020-09-18 2023-11-28 株式会社東芝 半導体装置
US11469307B2 (en) * 2020-09-29 2022-10-11 Taiwan Semiconductor Manufacturing Company, Ltd. Thicker corner of a gate dielectric structure around a recessed gate electrode for an MV device
CN114975602B (zh) * 2022-07-29 2022-11-08 深圳芯能半导体技术有限公司 一种高可靠性的igbt芯片及其制作方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012842A (ja) * 1998-06-18 2000-01-14 Denso Corp Ｍｏｓトランジスタ及びその製造方法
JP2009246225A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体装置
JP2009260253A (ja) * 2008-03-26 2009-11-05 Rohm Co Ltd 半導体装置およびその製造方法
WO2011048800A1 (ja) * 2009-10-23 2011-04-28 パナソニック株式会社 半導体装置およびその製造方法
WO2015072052A1 (ja) * 2013-11-13 2015-05-21 三菱電機株式会社 半導体装置
JP2015128082A (ja) * 2013-12-27 2015-07-09 マツダ株式会社 半導体装置
JP2016122835A (ja) * 2014-12-03 2016-07-07 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トレンチ電極を備えた半導体デバイス

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004057237B4 (de) * 2004-11-26 2007-02-08 Infineon Technologies Ag Verfahren zum Herstellen von Kontaktlöchern in einem Halbleiterkörper sowie Transistor mit vertikalem Aufbau
CN102867825B (zh) * 2005-04-06 2016-04-06 飞兆半导体公司 沟栅场效应晶体管结构及其形成方法
JP5196980B2 (ja) * 2007-12-10 2013-05-15 株式会社東芝 半導体装置
JP5673393B2 (ja) * 2011-06-29 2015-02-18 株式会社デンソー 炭化珪素半導体装置
JP6061181B2 (ja) 2012-08-20 2017-01-18 ローム株式会社 半導体装置
JP2015032614A (ja) * 2013-07-31 2015-02-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6341074B2 (ja) * 2014-01-24 2018-06-13 株式会社デンソー 半導体装置の製造方法
JP6523887B2 (ja) * 2015-09-11 2019-06-05 株式会社東芝 半導体装置
JP6457363B2 (ja) * 2015-09-11 2019-01-23 株式会社東芝 半導体装置
JP6625938B2 (ja) * 2016-07-22 2019-12-25 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000012842A (ja) * 1998-06-18 2000-01-14 Denso Corp Ｍｏｓトランジスタ及びその製造方法
JP2009260253A (ja) * 2008-03-26 2009-11-05 Rohm Co Ltd 半導体装置およびその製造方法
JP2009246225A (ja) * 2008-03-31 2009-10-22 Rohm Co Ltd 半導体装置
WO2011048800A1 (ja) * 2009-10-23 2011-04-28 パナソニック株式会社 半導体装置およびその製造方法
WO2015072052A1 (ja) * 2013-11-13 2015-05-21 三菱電機株式会社 半導体装置
JP2015128082A (ja) * 2013-12-27 2015-07-09 マツダ株式会社 半導体装置
JP2016122835A (ja) * 2014-12-03 2016-07-07 インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ トレンチ電極を備えた半導体デバイス

Cited By (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7242467B2 (ja) 2019-08-02 2023-03-20 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021027139A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021027140A (ja) * 2019-08-02 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7321820B2 (ja) 2019-08-02 2023-08-07 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021027253A (ja) * 2019-08-07 2021-02-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7278902B2 (ja) 2019-08-07 2023-05-22 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044517A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044518A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044516A (ja) * 2019-09-13 2021-03-18 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7278914B2 (ja) 2019-09-13 2023-05-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7278913B2 (ja) 2019-09-13 2023-05-22 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
US11201238B2 (en) 2019-09-13 2021-12-14 Kabushiki Kaisha Toshiba Semiconductor device, method of manufacturing semiconductor device, inverter circuit, driving device, vehicle, and elevator
WO2021085138A1 (ja) * 2019-10-30 2021-05-06 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2021072359A (ja) * 2019-10-30 2021-05-06 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP7297654B2 (ja) 2019-12-11 2023-06-26 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021093461A (ja) * 2019-12-11 2021-06-17 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021150503A (ja) * 2020-03-19 2021-09-27 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP7458217B2 (ja) 2020-03-19 2024-03-29 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
WO2021232801A1 (zh) * 2020-05-18 2021-11-25 华润微电子（重庆）有限公司 Igbt器件及其制备方法
US11495665B2 (en) 2020-07-09 2022-11-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
JP7458257B2 (ja) 2020-07-09 2024-03-29 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11398556B2 (en) 2020-07-09 2022-07-26 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, drive device, vehicle, and elevator
KR20220096014A (ko) * 2020-12-30 2022-07-07 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 Si 트랜지스터 및 그것의 제조 방법
KR20220096009A (ko) * 2020-12-30 2022-07-07 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 SiC 트랜지스터 및 그것의 제조 방법
KR102426997B1 (ko) * 2020-12-30 2022-07-28 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 SiC 트랜지스터 및 그것의 제조 방법
KR102426998B1 (ko) * 2020-12-30 2022-07-28 포항공과대학교 산학협력단 트리플 트렌치 구조를 구비하는 Si 트랜지스터 및 그것의 제조 방법
CN117690972A (zh) * 2024-02-04 2024-03-12 深圳天狼芯半导体有限公司 一种碳化硅功率器件及其制作方法

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