JP2021093461A - 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 - Google Patents

半導体装置、インバータ回路、駆動装置、車両、及び、昇降機 Download PDF

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Abstract

【課題】耐圧が向上する半導体装置を提供する。【解決手段】実施形態の半導体装置は、素子領域と、素子領域を囲む終端領域を有し、素子領域は、ゲートトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域の上のｐ型の第２の炭化珪素領域と、第２の炭化珪素領域の上のｎ型の第３の炭化珪素領域と、ゲートトレンチとの間に第１の炭化珪素領域及び第２の炭化珪素領域を挟み、ゲートトレンチよりも浅いｐ型の第４の炭化珪素領域と、を有し、終端領域は、素子領域を囲む第１のトレンチと、第１の炭化珪素領域と第１のトレンチとの間に位置し、第４の炭化珪素領域と同じか浅いｐ型の第５の炭化珪素領域と、を有する。また、半導体装置は、ゲートトレンチの中のゲート電極及びゲート絶縁層と、第２の炭化珪素領域、第３の炭化珪素領域及び第４の炭化珪素領域に電気的に接続された第１の電極と、第２の電極と、を備える。【選択図】図２

Description

本発明の実施形態は、半導体装置、インバータ回路、駆動装置、車両、及び、昇降機に関する。
次世代の半導体デバイス用の材料として炭化珪素（ＳｉＣ）が期待されている。炭化珪素はシリコンと比較して、バンドギャップが約３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この物性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
縦型のＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、低いオン抵抗を実現するために、トレンチの中にゲート電極を設けるトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、オン抵抗が低減される。
トレンチゲート構造を有するＭＯＳＦＥＴでは、トレンチ底部のゲート絶縁層の信頼性を向上させるために、トレンチの側方にトレンチよりも深い電界緩和領域を設ける場合がある。この場合、素子領域の端部の電界緩和領域に電界が集中し、ＭＯＳＦＥＴの耐圧が低下するおそれがある。したがって、電界緩和領域を設けた場合であっても、ＭＯＳＦＥＴの耐圧が向上する終端構造を素子領域の周囲に設けることが望まれる。
特許第５７４５９５４号公報
本発明が解決しようとする課題は、耐圧が向上する半導体装置を提供することにある。
実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層であって、素子領域と、前記素子領域を囲む終端領域を有し、前記素子領域は、前記第１の面の側に位置するゲートトレンチと、ｎ型の第１の炭化珪素領域と、前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、前記ゲートトレンチとの間に前記第１の炭化珪素領域及び前記第２の炭化珪素領域を挟み、前記第２の面との間の距離が前記第２の面と前記ゲートトレンチとの間の距離よりも小さいｐ型の第４の炭化珪素領域と、を有し、前記終端領域は、前記第１の面の側に位置し、前記素子領域を囲む第１のトレンチと、前記第１の炭化珪素領域と、少なくとも一部が前記第１の炭化珪素領域と前記第１のトレンチとの間に位置し、前記第２の面との間の距離が前記第２の面と前記第４の炭化珪素領域との間の距離以上であり、前記第４の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度の低いｐ型の第５の炭化珪素領域と、を有する炭化珪素層と、前記ゲートトレンチの中に位置するゲート電極と、前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、前記炭化珪素層の前記第１の面の側に位置し、前記第２の炭化珪素領域、前記第３の炭化珪素領域及び前記第４の炭化珪素領域に電気的に接続された第１の電極と、前記炭化珪素層の前記第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置の模式平面図。 第１の実施形態の半導体装置の拡大模式断面図。 第１の実施形態の半導体装置の拡大模式平面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 第１の実施形態の半導体装置の製造方法の一例を示す模式断面図。 比較例の半導体装置の拡大模式断面図。 第２の実施形態の半導体装置の拡大模式断面図。 第３の実施形態の半導体装置の拡大模式断面図。 第４の実施形態の半導体装置の拡大模式断面図。 第５の実施形態の半導体装置の拡大模式断面図。 第６の実施形態の半導体装置の拡大模式断面図。 第７の実施形態の駆動装置の模式図。 第８の実施形態の車両の模式図。 第９の実施形態の車両の模式図。 第１０の実施形態の昇降機の模式図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−、ｐ――の表記を用いる場合、これらの表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低く、ｐ――はｐ−よりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型、ｐ――型を単にｐ型と記載する場合もある。
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の幅や深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の幅や深さ等の距離は、例えば、ＳＣＭ像から求めることが可能である。
トレンチの深さ、絶縁層の厚さ等は、例えば、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）の画像上で計測することが可能である。また、例えば、ＳＩＭＳのプロファイルから判断することが可能である。
なお、本明細書中でｐ型の炭化珪素領域の「ｐ型不純物濃度」とは、当該領域のｐ型不純物濃度から当該領域のｎ型不純物濃度を引いた正味（ｎｅｔ）のｐ型不純物濃度を意味する。また、ｎ型の炭化珪素領域の「ｎ型不純物濃度」とは、当該領域のｎ型不純物濃度から当該領域のｐ型不純物濃度を引いた正味（ｎｅｔ）のｎ型不純物濃度を意味する。
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と第２の面とを有する炭化珪素層であって、素子領域と、素子領域を囲む終端領域を有し、素子領域は、第１の面の側に位置するゲートトレンチと、ｎ型の第１の炭化珪素領域と、第１の炭化珪素領域と第１の面との間に位置するｐ型の第２の炭化珪素領域と、第２の炭化珪素領域と第１の面との間に位置するｎ型の第３の炭化珪素領域と、ゲートトレンチとの間に第１の炭化珪素領域及び第２の炭化珪素領域を挟み、第２の面との間の距離が第２の面とゲートトレンチとの間の距離よりも小さいｐ型の第４の炭化珪素領域と、を有し、終端領域は、第１の面の側に位置し、素子領域を囲む第１のトレンチと、第１の炭化珪素領域と、少なくとも一部が第１の炭化珪素領域と第１のトレンチとの間に位置し、第２の面との間の距離が第２の面と第４の炭化珪素領域との間の距離以上であり、第４の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度の低いｐ型の第５の炭化珪素領域と、を有する炭化珪素層と、ゲートトレンチの中に位置するゲート電極と、ゲート電極と炭化珪素層との間に位置するゲート絶縁層と、炭化珪素層の第１の面の側に位置し、第２の炭化珪素領域、第３の炭化珪素領域及び第４の炭化珪素領域に電気的に接続された第１の電極と、炭化珪素層の第２の面の側に位置する第２の電極と、を備える。
第１の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、トレンチの中にゲート電極を設けるトレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、トレンチの中にソース電極を設ける、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ１００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図１は、第１の実施形態の半導体装置の模式平面図である。図２は、第１の実施形態の半導体装置の拡大模式断面図である。図３は、第１の実施形態の半導体装置の拡大模式平面図である。
図２は、図１及び図３のＡＡ’断面図である。図３は、図２の第１の面Ｐ１上のパターンを示す。
ＭＯＳＦＥＴ１００は、図１に示すように、素子領域１０１と終端領域１０２とを備える。素子領域１０１は、図１中に破線で囲まれる領域である。終端領域１０２は、素子領域１０１を囲む。
素子領域１０１は、ＭＯＳＦＥＴ１００がオン状態の時に主に電流が流れる領域として機能する。終端領域１０２は、ＭＯＳＦＥＴ１００がオフ状態の時に、素子領域１０１の端部に印加される電界の強度を緩和し、ＭＯＳＦＥＴ１００の耐圧を向上させる領域として機能する。
ＭＯＳＦＥＴ１００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、第１のコンタクト領域１２ａ（別の一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）を有する。
素子領域１０１の炭化珪素層１０には、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）が設けられる。
終端領域１０２の炭化珪素層１０には、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）が設けられる。
炭化珪素層１０は、ソース電極１２とドレイン電極１４との間に位置する。炭化珪素層１０は、第１の面（図１中“Ｐ１”）と第２の面（図１中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。第２の面Ｐ２は、第１の面Ｐ１に対向する。
第１の方向及び第２の方向は第１の面Ｐ１に対して平行な方向である。また、第２の方向は第１の方向に直交する方向である。また、第３の方向は第１の面に対して垂直な方向である。第３の方向は第１の方向及び第２の方向に対して垂直な方向である。
以下、「深さ」とは、第１の面Ｐ１を基準とした第２の面Ｐ２に向かう方向の深さを意味するものとする。
炭化珪素層１０は、単結晶のＳｉＣである。炭化珪素層１０は、例えば、４Ｈ−ＳｉＣである。炭化珪素層１０の厚さは、例えば、５μｍ以上５００μｍ以下である。
第１の面Ｐ１は、例えば、（０００１）面に対し０度以上８度以下傾斜した面である。すなわち、法線が［０００１］方向のｃ軸に対し０度以上８度以下傾斜した面である。言い換えれば、（０００１）面に対するオフ角が０度以上８度以下である。また、第２の面Ｐ２は、例えば、（０００−１）面に対し０度以上８度以下傾斜した面である。
（０００１）面はシリコン面と称される。（０００−１）面はカーボン面と称される。第１の面Ｐ１及び第２の面Ｐ２の傾斜方向は、例えば、［１１−２０］方向である。［１１−２０］方向は、ａ軸方向である。図２、図３では、例えば、図中に示す第１の方向又は第２の方向がａ軸方向である。
ゲートトレンチ２１は、素子領域１０１の炭化珪素層１０の中に存在する。ゲートトレンチ２１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ゲートトレンチ２１は、炭化珪素層１０に形成された溝である。
ゲートトレンチ２１は、図１及び図３に示すように、第１の方向に延びる。ゲートトレンチ２１は、図１及び図３に示すようにストライプ形状を有する。
ゲートトレンチ２１は、図１、図２及び図３に示すように第２の方向に繰り返し配置される。ゲートトレンチ２１の深さは、例えば、１μｍ以上２μｍ以下である。ゲートトレンチ２１の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
ゲートトレンチ２１は、ソース領域２７及びボディ領域２６を貫通する。
コンタクトトレンチ２２は、素子領域１０１の炭化珪素層１０の中に存在する。コンタクトトレンチ２２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。コンタクトトレンチ２２は、炭化珪素層１０に形成された溝である。
コンタクトトレンチ２２は、図１及び図３に示すように、第１の方向に延びる。コンタクトトレンチ２２は、図１及び図３に示すようにストライプ形状を有する。
コンタクトトレンチ２２は、図１、図２及び図３に示すように第２の方向に繰り返し配置されるコンタクトトレンチ２２の深さは、例えば、１μｍ以上２μｍ以下である。コンタクトトレンチ２２の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
コンタクトトレンチ２２は、ソース領域２７及びボディ領域２６を貫通する。
コンタクトトレンチ２２は、２つのゲートトレンチ２１の間に設けられる。コンタクトトレンチ２２は、ゲートトレンチ２１に隣り合って設けられる。コンタクトトレンチ２２の第２の方向の幅と、ゲートトレンチ２１の第２の方向の幅は、例えば、同一である。
コンタクトトレンチ２２の深さと、ゲートトレンチ２１の深さは、例えば、同一である。言い換えれば、第２の面Ｐ２からゲートトレンチ２１までの距離（図２中のｄ２）と、第２の面Ｐ２からコンタクトトレンチ２２までの距離は同一である。
ダミートレンチ２３は、素子領域１０１の炭化珪素層１０の中に存在する。ダミートレンチ２３は、炭化珪素層１０の第１の面Ｐ１の側に位置する。ダミートレンチ２３は、炭化珪素層１０に形成された溝である。
ダミートレンチ２３は、図１及び図３に示すように、第１の方向に延びる。ダミートレンチ２３は、図１及び図３に示すようにストライプ形状を有する。
ダミートレンチ２３は、素子領域１０１の端部に位置する。ダミートレンチ２３は、素子領域１０１と終端領域１０２の境界近傍に設けられる。
ダミートレンチ２３の深さは、例えば、１μｍ以上２μｍ以下である。ダミートレンチ２３の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
ダミートレンチ２３は、ソース領域２７及びボディ領域２６を貫通する。
ダミートレンチ２３の第２の方向の幅と、ゲートトレンチ２１及びコンタクトトレンチ２２の第２の方向の幅は、例えば、同一である。
ダミートレンチ２３の深さと、ゲートトレンチ２１及びコンタクトトレンチ２２の深さは、例えば、同一である。言い換えれば、第２の面Ｐ２からゲートトレンチ２１までの距離（図２中のｄ２）と、第２の面Ｐ２からダミートレンチ２３までの距離は同一である。第２の面Ｐ２からコンタクトトレンチ２２までの距離と、第２の面Ｐ２からダミートレンチ２３までの距離は同一である。
ダミートレンチ２３の中は、層間絶縁層２０で埋め込まれる。ダミートレンチ２３の中にソース電極１２を設けないことで、ソース電極１２の配置の自由度が上がる。
ゲート電極１６は、ゲートトレンチ２１の中に位置する。ゲート電極１６は、ソース電極１２とドレイン電極１４との間に設けられる。ゲート電極１６は、第１の方向に延びる。
ゲート電極１６は、導電層である。ゲート電極１６は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
ゲート絶縁層１８は、ゲート電極１６と炭化珪素層１０との間に位置する。ゲート絶縁層１８は、ソース領域２７、ボディ領域２６、及び、ドリフト領域２５と、ゲート電極１６との間に設けられる。
ゲート絶縁層１８は、例えば、シリコン酸化膜である。ゲート絶縁層１８には、例えば、高誘電率絶縁膜を適用することも可能である。また、ゲート絶縁層１８には、例えば、シリコン酸化膜と高誘電率絶縁膜との積層膜を適用することも可能である。
層間絶縁層２０は、炭化珪素層１０の第１の面Ｐ１側に設けられる。層間絶縁層２０は、例えば、ゲート電極１６上に設けられる。層間絶縁層２０は、例えば、ゲート電極１６とソース電極１２との間に設けられる。
層間絶縁層２０の厚さは、例えば、ゲート絶縁層１８の厚さよりも厚い。層間絶縁層２０は、例えば、シリコン酸化膜又はシリコン窒化膜である。層間絶縁層２０は、ゲート電極１６とソース電極１２を電気的に分離する。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１側に位置する。ソース電極１２は、炭化珪素層１０の第１の面Ｐ１の上に設けられる。ソース電極１２は、ソース領域２７、及び、電界緩和領域２８に接する。
ソース電極１２は、ボディ領域２６、ソース領域２７、及び、電界緩和領域２８に電気的に接続される。
ソース電極１２は、炭化珪素層１０の第１の面Ｐ１で、ソース領域２７に接する。
ソース電極１２の一部である第１のコンタクト領域１２ａは、コンタクトトレンチ２２の中に設けられる。第１のコンタクト領域１２ａは、コンタクトトレンチ２２の側面で、ソース領域２７に接する。第１のコンタクト領域１２ａは、コンタクトトレンチ２２の側面及び底面で、電界緩和領域２８に接する。
ソース電極１２は、金属を含む。ソース電極１２を形成する金属は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極１２は、例えば、炭化珪素層１０に接する金属シリサイドや金属カーバイドを含んでも構わない。
ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２側に位置する。ドレイン電極１４は、炭化珪素層１０の第２の面Ｐ２上に設けられる。ドレイン電極１４は、ドレイン領域２４に接する。
ドレイン電極１４は、ドレイン領域２４に電気的に接続される。
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド（ＮｉＳｉ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる材料を含む。
ｎ＋型のドレイン領域２４は、炭化珪素層１０の第２の面Ｐ２側に設けられる。ドレイン領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２４のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ｎ−型のドリフト領域２５は、ドレイン領域２４上に設けられる。ドリフト領域２５は、第１の面Ｐ１と、ドレイン領域２４との間に位置する。
ドリフト領域２５は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２５のｎ型不純物濃度は、ドレイン領域２４のｎ型不純物濃度よりも低い。ドリフト領域２５のｎ型不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｐ型のボディ領域２６は、ドリフト領域２５と第１の面Ｐ１との間に位置する。ボディ領域２６は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ボディ領域２６は、ＭＯＳＦＥＴ１００のチャネル形成領域として機能する。例えば、ＭＯＳＦＥＴ１００のオン動作時に、ボディ領域２６のゲート絶縁層１８と接する領域に電子が流れるチャネルが形成される。ボディ領域２６のゲート絶縁層１８と接する領域が、チャネル形成領域となる。
ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２６のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下である。
ボディ領域２６の深さは、ゲートトレンチ２１の深さよりも浅い。ボディ領域２６の深さは、例えば、０．４μｍ以上１．０μｍ以下である。
ボディ領域２６の深さ方向（第３の方向）の厚さは、例えば、０．１μｍ以上０．３μｍ以下である。
ｎ＋型のソース領域２７は、ボディ領域２６と第１の面Ｐ１との間に位置する。ソース領域２７は、ゲートトレンチ２１とコンタクトトレンチ２２との間に位置する。
ソース領域２７は、ソース電極１２に接する。ソース領域２７は、ゲート絶縁層１８に接する。
ソース領域２７は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域２７のｎ型不純物濃度は、ドリフト領域２５のｎ型不純物濃度よりも高い。ソース領域２７のｎ型不純物濃度は、例えば、１×１０１９ｃｍ−３以上１×１０２１ｃｍ−３以下である。
ソース領域２７の深さは、ボディ領域２６の深さよりも浅い。ソース領域２７の深さは、例えば、０．１μｍ以上０．４μｍ以下である。
ｐ＋型の電界緩和領域２８は、コンタクトトレンチ２２とドリフト領域２５との間に位置する。電界緩和領域２８は、ゲートトレンチ２１との間に、ドリフト領域２５及びボディ領域２６を挟む。電界緩和領域２８は、コンタクトトレンチ２２とドリフト領域２５との間に位置する。電界緩和領域２８は、コンタクトトレンチ２２の底面に接する。電界緩和領域２８は、ソース電極１２の第１のコンタクト領域１２ａに接する。
電界緩和領域２８は、コンタクトトレンチ２２とボディ領域２６との間に位置する。電界緩和領域２８は、コンタクトトレンチ２２の側面に接する。第２の面Ｐ２と電界緩和領域２８との間の距離（図２中のｄ１）は、第２の面Ｐ２とゲートトレンチ２１との間の距離（図２中のｄ２）よりも小さい。電界緩和領域２８の深さは、ゲートトレンチ２１の深さよりも深い。
電界緩和領域２８は、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界を緩和する機能を有する。電界緩和領域２８は、ソース電極１２に電気的に接続される。電界緩和領域２８は、例えば、ソース電極１２と同電位に固定される。
電界緩和領域２８は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。電界緩和領域２８のｐ型不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも高い。電界緩和領域２８のｐ型不純物濃度は、例えば、ボディ領域２６のｐ型不純物濃度の１０倍以上である。電界緩和領域２８のｐ型不純物濃度は、例えば、５×１０１７ｃｍ−３以上５×１０２０ｃｍ−３以下である。
第１の終端トレンチ３１は、終端領域１０２の炭化珪素層１０の中に存在する。第１の終端トレンチ３１は、炭化珪素層１０の第１の面Ｐ１の側に位置する。第１の終端トレンチ３１は、炭化珪素層１０に形成された溝である。
第１の終端トレンチ３１は、図１に示すように、素子領域１０１を囲む。第１の終端トレンチ３１は、図１に示すように環状である。
第１の終端トレンチ３１は、複数個設けられる。第１の終端トレンチ３１は、図１に示すように、例えば、２個設けられる。一方の第１の終端トレンチ３１が、他方の第１の終端トレンチ３１の周囲に設けられる。
第１の終端トレンチ３１の深さは、例えば、０．２μｍ以上２μｍ以下である。第１の終端トレンチ３１の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）は、例えば、第２の面Ｐ２とゲートトレンチ２１との間の距離（図２中のｄ２）よりも小さい。第１の終端トレンチ３１の深さは、例えば、ゲートトレンチ２１の深さよりも浅い。
第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）は、例えば、第２の面Ｐ２とコンタクトトレンチ２２との間の距離よりも小さい。第１の終端トレンチ３１の深さは、例えば、コンタクトトレンチ２２の深さよりも浅い。
第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）は、例えば、第２の面Ｐ２とダミートレンチ２３との間の距離よりも小さい。第１の終端トレンチ３１の深さは、例えば、ダミートレンチ２３の深さよりも浅い。
第１の終端トレンチ３１の深さは、例えば、ゲートトレンチ２１、コンタクトトレンチ２２、及び、ダミートレンチ２３の深さの２分の１以下である。
第２の終端トレンチ３２は、終端領域１０２の炭化珪素層１０の中に存在する。第２の終端トレンチ３２は、炭化珪素層１０の第１の面Ｐ１の側に位置する。第２の終端トレンチ３２は、炭化珪素層１０に形成された溝である。
第２の終端トレンチ３２は、図１に示すように、第１の終端トレンチ３１を囲む。第２の終端トレンチ３２は、図１に示すように環状である。
第２の終端トレンチ３２は、複数個設けられる。第２の終端トレンチ３２は、図１に示すように、例えば、２個設けられる。一方の第２の終端トレンチ３２が、他方の第２の終端トレンチ３２の周囲に設けられる。
第２の終端トレンチ３２の深さは、例えば、０．２μｍ以上２μｍ以下である。第２の終端トレンチ３２の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
第２の面Ｐ２と第２の終端トレンチ３２との間の距離（図２中のｄ４）は、例えば、第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）以下である。第２の面Ｐ２と第２の終端トレンチ３２との間の距離（図２中のｄ４）は、例えば、第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）と同一である。第２の終端トレンチ３２の深さは、例えば、第１の終端トレンチ３１の深さと同一である。
第２の終端トレンチ３２の深さは、例えば、ゲートトレンチ２１、コンタクトトレンチ２２、及び、ダミートレンチ２３の深さの２分の１以下である。
第３の終端トレンチ３３は、終端領域１０２の炭化珪素層１０の中に存在する。第３の終端トレンチ３３は、炭化珪素層１０の第１の面Ｐ１の側に位置する。第３の終端トレンチ３３は、炭化珪素層１０に形成された溝である。
第３の終端トレンチ３３は、図１に示すように、第２の終端トレンチ３２を囲む。第３の終端トレンチ３３は、図１に示すように環状である。
第３の終端トレンチ３３は、複数個設けられる。第３の終端トレンチ３３は、図１に示すように、例えば、２個設けられる。一方の第３の終端トレンチ３３が、他方の第３の終端トレンチ３３の周囲に設けられる。
第３の終端トレンチ３３の深さは、例えば、０．２μｍ以上２μｍ以下である。第３の終端トレンチ３３の第２の方向の幅は、例えば、０．５μｍ以上１μｍ以下である。
第２の面Ｐ２と第３の終端トレンチ３３との間の距離（図２中のｄ５）は、例えば、第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）以下である。第２の面Ｐ２と第３の終端トレンチ３３との間の距離（図２中のｄ５）は、例えば、第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図２中のｄ３）と同一である。第３の終端トレンチ３３の深さは、例えば、第１の終端トレンチ３１の深さ及び第２の終端トレンチ３２の深さと同一である。
第３の終端トレンチ３３の深さは、例えば、ゲートトレンチ２１、コンタクトトレンチ２２、及び、ダミートレンチ２３の深さの２分の１以下である。
ｐ型の第１のｐ型領域４１は、炭化珪素層１０の第１の面Ｐ１側に設けられる。ｐ型領域４１の少なくとも一部は、ドリフト領域２５と第１の終端トレンチ３１との間に設けられる。第１のｐ型領域４１は、第１の終端トレンチ３１の間にも設けられる。
第１のｐ型領域４１は、電界緩和領域２８に接する。第１のｐ型領域４１は、ソース電極１２と電気的に接続される。
第２の面Ｐ２と第１のｐ型領域４１との間の距離（図２中のｄ６）は、第２の面Ｐ２と電界緩和領域２８との間の距離（図２中のｄ１）以上である。第１のｐ型領域４１の深さは、電界緩和領域２８の深さと同じか、又は浅い。第１のｐ型領域４１の深さは、例えば、ボディ領域２６の深さよりも深い。
第１のｐ型領域４１のｐ型不純物濃度は、電界緩和領域２８のｐ型不純物濃度より低い。また、第１のｐ型領域４１のｐ型不純物濃度は、例えば、ボディ領域２６のｐ型不純物濃度より高い。
第１のｐ型領域４１は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第１のｐ型領域４１のｐ型不純物濃度は、例えば、５×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｐ−型の第２のｐ型領域４２は、炭化珪素層１０の第１の面Ｐ１側に設けられる。第２のｐ型領域４２の少なくとも一部は、ドリフト領域２５と第２の終端トレンチ３２との間に設けられる。第２のｐ型領域４２は、第２の終端トレンチ３２の間にも設けられる。
第２のｐ型領域４２は、第１のｐ型領域４１に接する。第２のｐ型領域４２は、ソース電極１２と電気的に接続される。
第２の面Ｐ２と第２のｐ型領域４２との間の距離（図２中のｄ７）は、第２の面Ｐ２と電界緩和領域２８との間の距離（図２中のｄ１）以上である。第２のｐ型領域４２の深さは、電界緩和領域２８の深さと同じか、又は浅い。第２のｐ型領域４２の深さは、例えば、ボディ領域２６の深さよりも深い。第２のｐ型領域４２の深さは、例えば、第１のｐ型領域４１の深さと同一である。
第２のｐ型領域４２のｐ型不純物濃度は、電界緩和領域２８のｐ型不純物濃度より低い。また、第２のｐ型領域４２のｐ型不純物濃度は、第１のｐ型領域４１のｐ型不純物濃度より低い。
第２のｐ型領域４２は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第２のｐ型領域４２のｐ型不純物濃度は、例えば、１×１０１６ｃｍ−３以上１×１０１８ｃｍ−３以下である。
ｐ−−型の第３のｐ型領域４３は、炭化珪素層１０の第１の面Ｐ１側に設けられる。第３のｐ型領域４３の少なくとも一部は、ドリフト領域２５と第３の終端トレンチ３３との間に設けられる。第３のｐ型領域４３は、第３の終端トレンチ３３の間にも設けられる。
第３のｐ型領域４３は、第２のｐ型領域４２に接する。第３のｐ型領域４３は、ソース電極１２と電気的に接続される。
第２の面Ｐ２と第３のｐ型領域４３との間の距離（図２中のｄ８）は、第２の面Ｐ２と電界緩和領域２８との間の距離（図２中のｄ１）以上である。第３のｐ型領域４３の深さは、電界緩和領域２８の深さと同じか、又は浅い。第３のｐ型領域４３の深さは、例えば、ボディ領域２６の深さよりも深い。第３のｐ型領域４３の深さは、例えば、第１のｐ型領域４１の深さ及び第２のｐ型領域４２の深さと同一である。
第３のｐ型領域４３のｐ型不純物濃度は、電界緩和領域２８のｐ型不純物濃度より低い。また、第３のｐ型領域４３のｐ型不純物濃度は、第１のｐ型領域４１のｐ型不純物濃度より低い。また、第３のｐ型領域４３のｐ型不純物濃度は、第２のｐ型領域４２のｐ型不純物濃度より低い。
第３のｐ型領域４３は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。第３のｐ型領域４３のｐ型不純物濃度は、例えば、５×１０１５ｃｍ−３以上５×１０１７ｃｍ−３以下である。
次に、第１の実施形態の半導体装置の製造方法の一例について説明する。
図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９は、第１の実施形態の半導体装置の製造方法の一例を示す模式断面図である。図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１、図２２、図２３、図２４、図２５、図２６、図２７、図２８、図２９は、図２に相当する断面を示す。
最初に、ｎ＋型のドレイン領域２４、及び、ドレイン領域２４の上にエピタキシャル成長により形成されたｎ−型のエピタキシャル層１１を有する炭化珪素層１０を準備する（図４）。エピタキシャル層１１の一部は、最終的に、ドリフト領域２５となる。
炭化珪素層１０は、第１の面（図４中“Ｐ１”）と第２の面（図４中“Ｐ２”）とを備える。以下、第１の面Ｐ１を表面、第２の面Ｐ２を裏面とも称する。
次に、エピタキシャル層１１の上に、マスク材５０を形成する（図５）。マスク材５０は開口部を有する。マスク材５０は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）による膜の堆積、リソグラフィ法、及び、反応性イオンエッチング法（ＲＩＥ法）を用いた膜のパターニングにより形成される。マスク材５０は、例えば、シリコン酸化膜である。
次に、マスク材５０をマスクとして、エピタキシャル層１１に、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、及び、第３の終端トレンチ３３（第３のトレンチ）を形成する（図６）。第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３は、ＲＩＥ法を用いて形成される。
次に、マスク材５０を、例えば、ウェットエッチングにより剥離する（図７）。
次に、エピタキシャル層１１の上に、マスク材５１を形成する。マスク材５１は開口部を有する。マスク材５１は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。マスク材５１は、例えば、シリコン酸化膜である。
次に、マスク材５１をマスクとして、エピタキシャル層１１に、イオン注入法により、ｐ−−型の不純物領域６１を形成する（図８）。例えば、アルミニウムをｐ型不純物としてエピタキシャル層１１に導入する。ｐ−−型の不純物領域６１は、後に、第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３となる。
次に、マスク材５１を、例えばウェットエッチングにより剥離する。
次に、エピタキシャル層１１の上に、マスク材５２を形成する。マスク材５２は開口部を有する。マスク材５２は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。マスク材５２は、例えば、シリコン酸化膜である。
次に、マスク材５２をマスクとして、エピタキシャル層１１に、イオン注入法により、ｐ−型の不純物領域６２を形成する（図９）。例えば、アルミニウムをｐ型不純物としてエピタキシャル層１１に導入する。ｐ−型の不純物領域６２は、後に、第１のｐ型領域４１、及び、第２のｐ型領域４２となる。
次に、マスク材５２を、例えばウェットエッチングにより剥離する。
次に、エピタキシャル層１１の上に、マスク材５３を形成する。マスク材５３は開口部を有する。マスク材５３は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。マスク材５３は、例えば、シリコン酸化膜である。
次に、マスク材５３をマスクとして、エピタキシャル層１１に、イオン注入法により、ｐ型の不純物領域６３及びｐ型のボディ領域２６を形成する（図１０）。例えば、アルミニウムをｐ型不純物としてエピタキシャル層１１に導入する。ｐ型の領域６３は、後に、第１のｐ型領域４１となる。
次に、マスク材５３を、例えばウェットエッチングにより剥離する。
次に、エピタキシャル層１１の上に、マスク材５４を形成する。マスク材５４は開口部を有する。マスク材５４は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。マスク材５４は、例えば、シリコン酸化膜である。
次に、マスク材５４をマスクとして、エピタキシャル層１１に、イオン注入法により、ｎ＋型のソース領域２７を形成する（図１１）。例えば、リン（Ｐ）をｎ型不純物としてエピタキシャル層１１に導入する。
次に、マスク材５４を、例えばウェットエッチングにより剥離する（図１２）。
次に、エピタキシャル層１１の上に、マスク材５５を形成する（図１３）。マスク材５５は開口部を有する。マスク材５５は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。マスク材５５は、例えば、シリコン酸化膜である。
次に、マスク材５５をマスクとして、エピタキシャル層１１に、コンタクトトレンチ２２及びダミートレンチ２３を形成する（図１４）。コンタクトトレンチ２２及びダミートレンチ２３は、ＲＩＥ法を用いて形成される。
次に、マスク材５５をマスクとして、エピタキシャル層１１に、イオン注入法により、ｐ＋型の電界緩和領域２８を形成する（図１５）。例えば、アルミニウムをｐ型不純物として、斜めイオン注入によりエピタキシャル層１１に導入する。電界緩和領域２８は、コンタクトトレンチ２２及びダミートレンチ２３の周りに形成される。
次に、マスク材５５を、例えばウェットエッチングにより剥離する（図１６）。次に、エピタキシャル層１１に導入されたｎ型不純物及びｐ型不純物の活性化アニールを行う。
次に、エピタキシャル層１１の上に、マスク材５６を形成する（図１７）。マスク材５６は開口部を有する。マスク材５６は、例えば、ＣＶＤ法による膜の堆積、リソグラフィ法、及び、ＲＩＥ法を用いた膜のパターニングにより形成される。マスク材５６は、例えば、シリコン酸化膜である。
次に、マスク材５６をマスクとして、エピタキシャル層１１に、ゲートトレンチ２１を形成する（図１８）。ゲートトレンチ２１は、ＲＩＥ法を用いて形成される。
次に、マスク材５６を、例えばウェットエッチングにより剥離する（図１９）。
次に、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の中に、第１のシリコン酸化膜７０、及び、多結晶シリコン膜７１を形成する（図２０）。
第１のシリコン酸化膜７０、及び、多結晶シリコン膜７１は、例えば、ＣＶＤ法により形成される。第１のシリコン酸化膜７０の一部は、ゲート絶縁層１８となる。多結晶シリコン膜７１の一部はゲート電極１６となる。
次に、炭化珪素層１０の表面の多結晶シリコン膜７１を除去する（図２１）。炭化珪素層１０の表面の多結晶シリコン膜７１は、例えば、ドライエッチング法により除去される。多結晶シリコン膜７１の一部は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の中に残る。
次に、炭化珪素層１０の表面に、マスク材５７を形成する（図２２）。マスク材５７は、例えば、フォトレジストである。マスク材５７は、ゲートトレンチ２１の上に設けられる。
次に、マスク材５７をマスクに、コンタクトトレンチ２２、ダミートレンチ２３、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の中の多結晶シリコン膜７１を除去する（図２３）。多結晶シリコン膜７１は、例えば、ドライエッチング法により除去される。
次に、マスク材５７を、例えばアッシング法により剥離する（図２４）。
次に、第１のシリコン酸化膜７０、及び、ゲート電極１６の上に第２のシリコン酸化膜７２を形成する（図２５）。第２のシリコン酸化膜７２は、例えば、ＣＶＤ法により形成される。第２のシリコン酸化膜７２の一部は、層間絶縁層２０となる。
次に、第２のシリコン酸化膜７２の上に、マスク材５８を形成する（図２６）。マスク材５８は、例えば、フォトレジストである。
次に、マスク材５８をマスクに、コンタクトトレンチ２２の中の第１のシリコン酸化膜７０、及び、第２のシリコン酸化膜７２を、除去する（図２７）。第１のシリコン酸化膜７０、及び、第２のシリコン酸化膜７２は、例えば、ウェットエッチング法により除去される。
次に、マスク材５８を、例えばアッシング法により除去する（図２８）。
次に、コンタクトトレンチ２２の中、及び層間絶縁層２０の上に、ソース電極１２を形成する（図２９）。ソース電極１２は、例えば、ＣＶＤ法により金属膜を堆積することで形成される。
その後、公知のプロセス技術を用いて、炭化珪素層１０の裏面にドレイン電極１４を形成する。
以上の製造方法により、図１ないし図３に示すＭＯＳＦＥＴ１００が製造される。
次に、第１の実施形態の半導体装置及び半導体装置の製造方法の作用及び効果について説明する。
ＭＯＳＦＥＴ１００は、ゲートトレンチ２１の中にゲート電極１６が設けられたトレンチゲート構造が適用される。トレンチゲート構造を適用することで、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の中にソース電極１２の一部である第１のコンタクト領域１２ａを設ける。ＭＯＳＦＥＴ１００は、いわゆるダブルトレンチ構造のＭＯＳＦＥＴである。
コンタクトトレンチ２２の中に第１のコンタクト領域１２ａを設けることで、ボディ領域２６及びソース領域２７への電気的接続をコンタクトトレンチ２２の側面で取ることができる。したがって、炭化珪素層１０の表面でのソース電極１２の接続面積が低減できる。よって、単位面積あたりのチャネル面積が増加し、ＭＯＳＦＥＴ１００のオン抵抗が低減される。
また、ＭＯＳＦＥＴ１００は、コンタクトトレンチ２２の底面及び側面の周りに、電界緩和領域２８を備える。したがって、ＭＯＳＦＥＴ１００のオフ動作時に、ゲート絶縁層１８に印加される電界が緩和される。よって、ゲート絶縁層１８の信頼性が向上する。
図３０は、比較例の半導体装置の拡大模式断面図である。比較例の半導体装置は、ダブルトレンチ構造のＭＯＳＦＥＴ９００である。
比較例のＭＯＳＦＥＴ９００は、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を備えない点で、第１の実施形態のＭＯＳＦＥＴ１００と異なる。
ＭＯＳＦＥＴ９００では、素子領域１０１の端部に深い電界緩和領域２８が存在する。この素子領域１０１の端部の電界緩和領域２８に電界が集中し、ＭＯＳＦＥＴ９００の耐圧が低下するおそれがある。
第１の実施形態のＭＯＳＦＥＴ１００では、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を備える。そして、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を用いて、第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３が形成されている。
このため、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の底部の第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３が深く形成されている。第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を用いて、第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３が形成することで、深い第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３が容易に形成できる。
ＭＯＳＦＥＴ１００は、ＭＯＳＦＥＴ９００と比較して、第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さが深い。したがって、素子領域１０１の端部の電界緩和領域２８の電界の集中が抑制される。よって、ＭＯＳＦＥＴ１００の耐圧が向上する。
第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さは、電界緩和領域２８の深さと同じか、又は浅い。第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さが、電界緩和領域２８の深さより深くなると、終端領域１０２における電界の集中が強くなりすぎ、ＭＯＳＦＥＴ１００の耐圧が低下するため好ましくない。
第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さを電界緩和領域２８の深さと同じか、又は浅くする観点から、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の深さは、コンタクトトレンチ２２の深さよりも浅いことが好ましい。第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さを電界緩和領域２８の深さを適切に制御する観点から、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の深さは、コンタクトトレンチ２２の深さの２分の１以下であることが好ましい。
第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さは、ボディ領域２６の深さよりも深いことが好ましい。ボディ領域２６の深さよりも深いことで、素子領域１０１の端部の電界緩和領域２８における電界の集中が緩和される。
以上、第１の実施形態によれば、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を設けることにより、耐圧が向上するＭＯＳＦＥＴが実現できる。
（第２の実施形態）
第２の実施形態の半導体装置は、第２の面と第６の炭化珪素領域との間の距離が、第２の面と第５の炭化珪素領域との間の距離よりも大きく、第２の面と第７の炭化珪素領域との間の距離が、第２の面と第６の炭化珪素領域との間の距離よりも大きい点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第２の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ２００である。ＭＯＳＦＥＴ２００は、トレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、ダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ２００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３１は、第２の実施形態の半導体装置の拡大模式断面図である。図３１は、第１の実施形態の図２に対応する断面図である。
ＭＯＳＦＥＴ２００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、第１のコンタクト領域１２ａ（別の一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）を有する。
第２の面Ｐ２と第２のｐ型領域４２との間の距離（図３１中のｄ７）は、第２の面Ｐ２と第１のｐ型領域４１との間の距離（図３１中のｄ６）よりも大きい。また、第２の面Ｐ２と第３のｐ型領域４３との間の距離（図３１中のｄ８）は、第２の面Ｐ２と第２のｐ型領域４２との間の距離（図３１中のｄ７）との間の距離よりも大きい。
言い換えれば、第２のｐ型領域４２の深さは、第１のｐ型領域４１の深さよりも浅い。また、第３のｐ型領域４３の深さは、第２のｐ型領域４２の深さよりも浅い。
例えば、第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３を形成する際のイオン注入の加速エネルギーを、それぞれ変えることで、ＭＯＳＦＥＴ２００の終端領域１０２の構造が形成できる。
第２のｐ型領域４２の深さを第１のｐ型領域４１の深さよりも浅く、第３のｐ型領域４３の深さを第２のｐ型領域４２の深さよりも浅くすることで、素子領域１０１の端部の電界緩和領域２８における電界の集中が更に緩和される。したがって、ＭＯＳＦＥＴ２００の耐圧が更に向上する。
以上、第２の実施形態によれば、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を設けることにより、耐圧が向上するＭＯＳＦＥＴが実現できる。また、第２のｐ型領域４２の深さを第１のｐ型領域４１の深さよりも浅く、第３のｐ型領域４３の深さを、第２のｐ型領域４２の深さよりも浅くすることで、更に耐圧が向上するＭＯＳＦＥＴが実現できる。
（第３の実施形態）
第３の実施形態の半導体装置は、第２の面と第２のトレンチとの間の距離が、第２の面と第１のトレンチとの間の距離よりも大きく、第２の面と第３のトレンチとの間の距離が、第２の面と第２のトレンチとの間の距離よりも大きいで、第１の実施形態及び第２の実施形態の半導体装置と異なっている。以下、第１の実施形態及び第２の実施形態と重複する内容については、一部記述を省略する。
第３の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ３００である。ＭＯＳＦＥＴ３００は、トレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、ダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ３００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３２は、第３の実施形態の半導体装置の拡大模式断面図である。図３２は、第１の実施形態の図２に対応する断面図である。
ＭＯＳＦＥＴ３００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、第１のコンタクト領域１２ａ（別の一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）を有する。
第２の面Ｐ２と第２の終端トレンチ３２との間の距離（図３２中のｄ４）は、第２の面Ｐ２と第１の終端トレンチ３１との間の距離（図３２中のｄ３）よりも大きい。また、第２の面Ｐ２と第３の終端トレンチ３３との間の距離（図３２中のｄ５）は、第２の面Ｐ２と第２の終端トレンチ３２との間の距離（図３２中のｄ４）よりも大きい。
言い換えれば、第２の終端トレンチ３２の深さは、第１の終端トレンチ３１の深さよりも浅い。また、第３の終端トレンチ３３の深さは、第２の終端トレンチ３２の深さよりも浅い。
例えば、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を別々に、異なるエッチング量で形成することで、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の深さを変えることができる。
第２の面Ｐ２と第２のｐ型領域４２との間の距離（図３２中のｄ７）は、第２の面Ｐ２と第１のｐ型領域４１との間の距離（図３２中のｄ６）よりも大きい。また、第２の面Ｐ２と第３のｐ型領域４３との間の距離（図３２中のｄ８）は、第２の面Ｐ２と第２のｐ型領域４２との間の距離（図３２中のｄ７）との間の距離よりも大きい。
言い換えれば、第２のｐ型領域４２の深さは、第１のｐ型領域４１の深さよりも浅い。また、第３のｐ型領域４３の深さは、第２のｐ型領域４２の深さよりも浅い。
第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の深さが異なることで、第１のｐ型領域４１、第２のｐ型領域４２、及び、第３のｐ型領域４３の深さを変えることが形成できる。
第２の終端トレンチ３２の深さを第１の終端トレンチ３１の深さよりも浅くすることで、第２のｐ型領域４２の深さを第１のｐ型領域４１の深さよりも浅くすることが容易となる。また、第３の終端トレンチ３３の深さを第２の終端トレンチ３２の深さよりも浅くすることで、第３のｐ型領域４３の深さを、第２のｐ型領域４２の深さよりも浅くすることが容易となる。
第２のｐ型領域４２の深さを第１のｐ型領域４１の深さよりも浅く、第３のｐ型領域４３の深さを、第２のｐ型領域４２の深さよりも浅くすることで、素子領域１０１の端部の電界緩和領域２８における電界の集中が更に緩和される。したがって、ＭＯＳＦＥＴ３００の耐圧が更に向上する。
以上、第３の実施形態によれば、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を設けることにより、耐圧が向上するＭＯＳＦＥＴが実現できる。また、第２のｐ型領域４２の深さを第１のｐ型領域４１の深さよりも浅く、第３のｐ型領域４３の深さを第２のｐ型領域４２の深さよりも浅くすることが容易となり、更に耐圧が向上するＭＯＳＦＥＴが容易に実現できる。
（第４の実施形態）
第４の実施形態の半導体装置は、第７の炭化珪素領域は、第１の炭化珪素領域と第３のトレンチとの間に位置する第１の領域と、第２の面との間の距離が第２の面と第３のトレンチとの間の距離よりも大きく、第１の領域と離間する第２の領域を有する点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第４の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ４００である。ＭＯＳＦＥＴ４００は、トレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、ダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ４００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３３は、第４の実施形態の半導体装置の拡大模式断面図である。図３３は、第１の実施形態の図２に対応する断面図である。
ＭＯＳＦＥＴ４００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、第１のコンタクト領域１２ａ（別の一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）を有する。第３のｐ型領域４３は、第１の領域４３ａと第２の領域４３ｂを有する。
第１の領域４３ａは、ドリフト領域２５と第３の終端トレンチ３３との間に設けられる。第１の領域４３ａは、ソース電極１２と電気的に分離される。第１の領域４３ａの電位は、フローティングである。
第２の領域４３ｂは、ドリフト領域２５と第１の面Ｐ１との間に設けられる。第２の領域４３ｂは、第１の領域４３ａと離間する。第２の領域４３ｂは、例えば、ソース電極１２と電気的に分離される。第２の領域４３ｂの電位は、フローティングである。
第２の面Ｐ２と第２の領域４３ｂとの間の距離（図３３中のｄ９）は、第２の面Ｐ２と第３の終端トレンチ３３との間の距離（図３３中のｄ５）よりも大きい。言い換えれば、第２の領域４３ｂの深さは、第３の終端トレンチ３３の深さよりも浅い。
例えば、第３のｐ型領域４３を形成する際のイオン注入の加速エネルギーを、第１のｐ型領域４１、及び、第２のｐ型領域４２を形成する際のイオン注入の加速エネルギーよりも小さくすることで、第１の領域４３ａと第２の領域４３ｂを形成することができる。
電位がフローティングの第１の領域４３ａを有することにより、素子領域１０１の端部の電界緩和領域２８における電界の集中が更に緩和される。したがって、ＭＯＳＦＥＴ４００の耐圧が更に向上する。また、電位がフローティングの第２の領域４３ｂを更に有することで、素子領域１０１の端部の電界緩和領域２８における電界の集中が更に緩和される。
以上、第４の実施形態によれば、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を設けることにより、耐圧が向上するＭＯＳＦＥＴが実現できる。また、第３のｐ型領域４３が、電位がフローティングの第１の領域４３ａ及び第２の領域４３ｂを有することにより、更に耐圧が向上するＭＯＳＦＥＴが実現できる。
（第５の実施形態）
第５の実施形態の半導体装置は、第１のトレンチの中に第１の電極の一部が位置し、一部と第５の炭化珪素領域が接する点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第５の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ５００である。ＭＯＳＦＥＴ５００は、トレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、ダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ５００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３４は、第５の実施形態の半導体装置の拡大模式断面図である。図３４は、第１の実施形態の図２に対応する断面図である。
ＭＯＳＦＥＴ５００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、第１の第１のコンタクト領域１２ａ（別の一部）及び第２のコンタクト領域１２ｂ（一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）を有する。
第１の終端トレンチ３１の中に、ソース電極１２の一部である第２のコンタクト領域１２ｂが設けられる。第２のコンタクト領域１２ｂは、第１の終端トレンチ３１の中で、ｐ型領域４１に接する。
ｐ型領域４１は、第２のコンタクト領域１２ｂによって、ソース電極１２に電気的に接続される。
ｐ型領域４１が第２のコンタクト領域１２ｂによって、ソース電極１２に電気的に接続されることで、ｐ型領域４１の電位が安定する。したがって、ＭＯＳＦＥＴ５００の耐圧が安定する。
また、ｐ型領域４１が第２のコンタクト領域１２ｂによって、ソース電極１２に電気的に接続されることで、終端領域１０２でアバランシェ破壊が生じた場合の正孔の引き抜き効率が向上する。したがって、ＭＯＳＦＥＴ５００のアバランシェ耐量が向上する。
以上、第５の実施形態によれば、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を設けることにより、耐圧が向上するＭＯＳＦＥＴが実現できる。また、ｐ型領域４１が第２のコンタクト領域１２ｂと接することで、ＭＯＳＦＥＴの耐圧が安定し、ＭＯＳＦＥＴのアバランシェ耐量が向上する。
（第６の実施形態）
第６の実施形態の半導体装置は、素子領域の第１の炭化珪素領域が、第１の部分と、第１の部分と第１の面との間に位置する第２の部分を有し、第２の部分のｎ型不純物濃度は、第１の部分のｎ型不純物濃度よりも高い点で、第１の実施形態の半導体装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
第６の実施形態の半導体装置は、炭化珪素を用いた縦型ＭＯＳＦＥＴ６００である。ＭＯＳＦＥＴ６００は、トレンチゲート構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ６００は、ダブルトレンチ構造のＭＯＳＦＥＴである。また、ＭＯＳＦＥＴ６００は、電子をキャリアとするｎチャネル型のＭＯＳＦＥＴである。
図３５は、第６の実施形態の半導体装置の拡大模式断面図である。図３５は、第１の実施形態の図２に対応する断面図である。
ＭＯＳＦＥＴ６００は、炭化珪素層１０、ソース電極１２（第１の電極）、ドレイン電極１４（第２の電極）、ゲート電極１６、ゲート絶縁層１８、層間絶縁層２０を備える。ソース電極１２は、第１の第１のコンタクト領域１２ａ（別の一部）を有する。
炭化珪素層１０は、ゲートトレンチ２１、コンタクトトレンチ２２、ダミートレンチ２３、ｎ＋型のドレイン領域２４、ｎ−型のドリフト領域２５（第１の炭化珪素領域）、ｐ型のボディ領域２６（第２の炭化珪素領域）、ｎ＋型のソース領域２７（第３の炭化珪素領域）、ｐ＋型の電界緩和領域２８（第４の炭化珪素領域）、第１の終端トレンチ３１（第１のトレンチ）、第２の終端トレンチ３２（第２のトレンチ）、第３の終端トレンチ３３（第３のトレンチ）、ｐ型の第１のｐ型領域４１（第５の炭化珪素領域）、ｐ−型の第２のｐ型領域４２（第６の炭化珪素領域）、ｐ−−型の第３のｐ型領域４３（第７の炭化珪素領域）、ｐ＋型のトレンチ底部領域４５（第８の炭化珪素領域）を有する。ドリフト領域２５は、低濃度領域２５ａ（第１の部分）と高濃度領域２５ｂ（第２の部分）を有する。
ｐ＋型のトレンチ底部領域４５は、ドリフト領域２５とゲートトレンチ２１との間に設けられる。ｐ＋型のトレンチ底部領域４５により、ＭＯＳＦＥＴ６００のオフ動作時に、ゲート絶縁層１８に印加される電界が更に緩和される。よって、ゲート絶縁層１８の信頼性が更に向上する。
素子領域１０１のドリフト領域２５は、低濃度領域２５ａと高濃度領域２５ｂを有する。高濃度領域２５ｂのｎ型不純物濃度は、低濃度領域２５ａのｎ型不純物濃度よりも高い。高濃度領域２５ｂを備えることにより、ＭＯＳＦＥＴ６００のオン抵抗が低減する。
高濃度領域２５ｂの深さは、例えば、ゲートトレンチ２１の深さよりも深い。
高濃度領域２５ｂは、終端領域１０２には設けられない。高濃度領域２５ｂを、終端領域１０２には設けないことで、素子領域１０１の端部の電界緩和領域２８の電界の集中が抑制される。よって、ＭＯＳＦＥＴ６００の耐圧が更に向上する。
以上、第６の実施形態によれば、終端領域１０２に、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３を設けることにより、耐圧が向上するＭＯＳＦＥＴが実現できる。また、トレンチ底部領域４５を設けることにより、ゲート絶縁層１８の信頼性が更に向上する。また、高濃度領域２５ｂを設けることにより、ＭＯＳＦＥＴのオン抵抗が低減する。
（第７の実施形態）
第７の実施形態のインバータ回路及び駆動装置は、第１の実施形態の半導体装置を備える駆動装置である。
図３６は、第７の実施形態の駆動装置の模式図である。駆動装置１０００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃで構成される。３個の半導体モジュール１５０ａ、１５０ｂ、１５０ｃを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。
第７の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、インバータ回路１５０及び駆動装置１０００の特性が向上する。
（第８の実施形態）
第８の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図３７は、第８の実施形態の車両の模式図である。第８の実施形態の車両１１００は、鉄道車両である。車両１１００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１１００の車輪９０が回転する。
第８の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１１００の特性が向上する。
（第９の実施形態）
第９の実施形態の車両は、第１の実施形態の半導体装置を備える車両である。
図３８は、第９の実施形態の車両の模式図である。第９の実施形態の車両１２００は、自動車である。車両１２００は、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により車両１２００の車輪９０が回転する。
第９の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、車両１２００の特性が向上する。
（第１０の実施形態）
第１０の実施形態の昇降機は、第１の実施形態の半導体装置を備える昇降機である。
図３９は、第１０の実施形態の昇降機（エレベータ）の模式図である。第１０の実施形態の昇降機１３００は、かご６１０、カウンターウエイト６１２、ワイヤロープ６１４、巻上機６１６、モーター１４０と、インバータ回路１５０を備える。
インバータ回路１５０は、第１の実施形態のＭＯＳＦＥＴ１００をスイッチング素子とする３個の半導体モジュールで構成される。３個の半導体モジュールを並列に接続することで、３個の交流電圧の出力端子Ｕ、Ｖ、Ｗを備える三相のインバータ回路１５０が実現される。
インバータ回路１５０から出力される交流電圧により、モーター１４０が駆動する。モーター１４０により巻上機６１６が回転し、かご６１０が昇降する。
第１０の実施形態によれば、特性の向上したＭＯＳＦＥＴ１００を備えることで、昇降機１３００の特性が向上する。
以上、第１ないし第６の実施形態では、炭化珪素の結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造の炭化珪素に適用することも可能である。
第１ないし第６の実施形態では、コンタクトトレンチ２２、及び、ダミートレンチ２３を有する半導体装置について説明したが、コンタクトトレンチ２２、及び、ダミートレンチ２３を有しない半導体装置とすることも可能である。
第１ないし第６の実施形態では、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３が、それぞれ２個存在する場合を例に説明した。しかし、第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３は、例えば、それぞれ１個であっても３個以上であっても構わない。第１の終端トレンチ３１、第２の終端トレンチ３２、及び、第３の終端トレンチ３３の数が、それぞれ異なっていても構わない。
第１ないし第６の実施形態では、終端領域１０２のｐ型領域が３個の場合を例に説明したが、終端領域１０２のｐ型領域の数は、１個、２個、又は、４個以上であっても構わない。
第１ないし第６の実施形態では、ゲートトレンチ２１、コンタクトトレンチ２２、及び、ダミートレンチ２３がストライプ形状の場合を例に説明した。しかい、ゲートトレンチ２１、コンタクトトレンチ２２、及び、ダミートレンチ２３はストライプ形状に限らず、例えば、円柱状、多角形状、ハチの巣状等、その他の形状であっても構わない。
第６の実施形態では、終端領域１０２に高濃度領域２５ｂが設けられない場合を例に説明したが、終端領域１０２に高濃度領域２５ｂを設けることも可能である。
また、第７ないし第１０の実施形態においては、第１の実施形態の半導体装置を備える場合を例に説明したが、第２ないし第６の実施形態の半導体装置を適用することも可能である。
また、第７ないし第１０の実施形態において、本発明の半導体装置を車両やエレベータに適用する場合を例に説明したが、本発明の半導体装置を例えば、太陽光発電システムのパワーコンディショナー等に適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 炭化珪素層
１２ ソース電極（第１の電極）
１２ａ 第１のコンタクト領域（別の一部）
１２ｂ 第２のコンタクト領域（一部）
１４ ドレイン電極（第２の電極）
１６ ゲート電極
１８ ゲート絶縁層
２１ ゲートトレンチ
２２ コンタクトトレンチ
２５ ドリフト領域（第１の炭化珪素領域）
２５ａ 低濃度領域（第１の部分）
２５ｂ 高濃度領域（第２の部分）
２６ ボディ領域（第２の炭化珪素領域）
２７ ソース領域（第３の炭化珪素領域）
２８ 電界緩和領域（第４の炭化珪素領域）
３１ 第１の終端トレンチ（第１のトレンチ）
３２ 第２の終端トレンチ（第２のトレンチ）
３３ 第３の終端トレンチ（第３のトレンチ）
４１ 第１のｐ型領域（第５の炭化珪素領域）
４２ 第２のｐ型領域（第６の炭化珪素領域）
４３ 第３のｐ型領域（第７の炭化珪素領域）
４３ａ 第１の領域
４３ｂ 第２の領域
１００ ＭＯＳＦＥＴ（半導体装置）
１０１ 素子領域
１０２ 終端領域
１５０ インバータ回路
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＭＯＳＦＥＴ（半導体装置）
４００ ＭＯＳＦＥＴ（半導体装置）
５００ ＭＯＳＦＥＴ（半導体装置）
６００ ＭＯＳＦＥＴ（半導体装置）
１０００ 駆動装置
１１００ 車両
１２００ 車両
１３００ 昇降機
Ｐ１ 第１の面
Ｐ２ 第２の面

Claims (18)

  1. 第１の面と第２の面とを有する炭化珪素層であって、
    素子領域と、前記素子領域を囲む終端領域を有し、
    前記素子領域は、
    前記第１の面の側に位置するゲートトレンチと、
    ｎ型の第１の炭化珪素領域と、
    前記第１の炭化珪素領域と前記第１の面との間に位置するｐ型の第２の炭化珪素領域と、
    前記第２の炭化珪素領域と前記第１の面との間に位置するｎ型の第３の炭化珪素領域と、
    前記ゲートトレンチとの間に前記第１の炭化珪素領域及び前記第２の炭化珪素領域を挟み、前記第２の面との間の距離が前記第２の面と前記ゲートトレンチとの間の距離よりも小さいｐ型の第４の炭化珪素領域と、を有し、
    前記終端領域は、
    前記第１の面の側に位置し、前記素子領域を囲む第１のトレンチと、
    前記第１の炭化珪素領域と、
    少なくとも一部が前記第１の炭化珪素領域と前記第１のトレンチとの間に位置し、前記第２の面との間の距離が前記第２の面と前記第４の炭化珪素領域との間の距離以上であり、前記第４の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度の低いｐ型の第５の炭化珪素領域と、
    を有する炭化珪素層と、
    前記ゲートトレンチの中に位置するゲート電極と、
    前記ゲート電極と前記炭化珪素層との間に位置するゲート絶縁層と、
    前記炭化珪素層の前記第１の面の側に位置し、前記第２の炭化珪素領域、前記第３の炭化珪素領域及び前記第４の炭化珪素領域に電気的に接続された第１の電極と、
    前記炭化珪素層の前記第２の面の側に位置する第２の電極と、
    を備える半導体装置。
  2. 前記終端領域は、前記第１のトレンチを囲む第２のトレンチと、
    少なくとも一部が前記第１の炭化珪素領域と前記第２のトレンチとの間に位置し、前記第１の電極に電気的に接続され、前記第２の面との間の距離が前記第２の面と前記第４の炭化珪素領域との間の距離以上であり、前記第５の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度の低いｐ型の第６の炭化珪素領域と、を有する請求項１記載の半導体装置。
  3. 前記第２の面と前記第６の炭化珪素領域との間の距離は、前記第２の面と前記第５の炭化珪素領域との間の距離よりも大きい請求項２記載の半導体装置。
  4. 前記第２の面と前記第２のトレンチとの間の距離は、前記第２の面と前記第１のトレンチとの間の距離よりも大きい請求項３記載の半導体装置。
  5. 前記第６の炭化珪素領域と前記第５の炭化珪素領域とは接する請求項２ないし請求項４いずれか一項記載の半導体装置。
  6. 前記終端領域は、前記第２のトレンチを囲む第３のトレンチと、
    少なくとも一部が前記第１の炭化珪素領域と前記第３のトレンチとの間に位置し、前記第２の面との間の距離が前記第２の面と前記第４の炭化珪素領域との間の距離以上であり、前記第６の炭化珪素領域のｐ型不純物濃度よりもｐ型不純物濃度の低いｐ型の第７の炭化珪素領域と、を有する請求項２ないし請求項５いずれか一項記載の半導体装置。
  7. 前記第７の炭化珪素領域は前記第１の電極に電気的に接続される請求項６記載の半導体装置。
  8. 前記第７の炭化珪素領域と前記第６の炭化珪素領域は接する請求項６又は請求項７記載の半導体装置。
  9. 前記第７の炭化珪素領域は、前記第１の炭化珪素領域と前記第３のトレンチとの間に位置する第１の領域と、前記第２の面との間の距離が前記第２の面と前記第３のトレンチとの間の距離よりも大きく、前記第１の領域と離間する第２の領域を有する請求項６記載の半導体装置。
  10. 前記第２の面と前記第７の炭化珪素領域との間の距離は、前記第２の面と前記第６の炭化珪素領域との間の距離よりも大きい請求項６ないし請求項９いずれか一項記載の半導体装置。
  11. 前記第２の面と前記第３のトレンチとの間の距離は、前記第２の面と前記第２のトレンチとの間の距離よりも大きい請求項１０記載の半導体装置。
  12. 前記第１のトレンチの中に前記第１の電極の一部が位置し、前記一部と前記第５の炭化珪素領域が接する請求項１ないし請求項１１いずれか一項記載の半導体装置。
  13. 前記素子領域は、
    前記第１の面の側に位置し、前記第１の炭化珪素領域との間に前記第４の炭化珪素領域を挟むコンタクトトレンチを有し、前記コンタクトトレンチの中に前記第１の電極の別の一部が位置する請求項１ないし請求項１２いずれか一項記載の半導体装置。
  14. 前記素子領域の前記第１の炭化珪素領域は、第１の部分と、前記第１の部分と前記第１の面との間に位置する第２の部分を有し、前記第２の部分のｎ型不純物濃度は、前記第１の部分のｎ型不純物濃度よりも高い請求項１ないし請求項１３いずれか一項記載の半導体装置。
  15. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備えるインバータ回路。
  16. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備える駆動装置。
  17. 請求項１ないし請求項１４いずれか一項記載の半導体装置を備える車両。
  18. 請求項１ないし請求項１５いずれか一項記載の半導体装置を備える昇降機。
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