KR20220096014A - 트리플 트렌치 구조를 구비하는 Si 트랜지스터 및 그것의 제조 방법 - Google Patents
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Abstract
본 발명은 트리플 트랜치 구조의 Si 트랜지스터에 관한 것이다. 보다 구체적으로 본 발명은, 제 1 도전 타입의 제 1 반도체 영역, 상기 제 1 반도체 영역에 제 1 깊이로 형성된 게이트 트렌치, 상기 제 1 반도체 영역에 제 2 깊이로 형성되는 제 1 전계 완화 트렌치, 및 상기 제 1 반도체 영역에 제 3 깊이로 형성되는 제 2 전계 완화 트렌치를 포함하는 것을 특징으로 하는, Si 트랜지스터에 관한 것이다.
Description
본 발명은 트리플 트렌치 구조를 갖는 Si 트랜지스터 및 그것의 제조 방법에 관한 것으로, 보다 구체적으로는 게이트 트렌치와 적어도 두 개의 전계 완화 트렌치를 형성하여 전계 집중 형상을 효과적으로 완화시킨 Si 기반 트랜지스터 및 그것의 제조 방법에 관한 것이다.
Si는 1.1eV의 상당히 적절한 밴드갭을 가지고, 상대적으로 쉬운 공정작업으로 아직까지 반도체의 주 재료로 널리 알려져 있다.
한편, MOSFET은 구조를 기준으로 크게 플라나(PLANAR) MOSFET과 트랜치(TRENCH) MOSFET으로 구분된다.
플라나 MOSFET의 경우에는 소스와 드레인이 기판 상에서 같은 면에 구비되어, 수평 방향으로 채널층이 형성된다. 이에 반하여 트랜치 MOSFET의 경우에는, 기판의 상부 표면으로부터 하부 방향으로 연장되는 트랜치 구조에 게이트가 형성되는 구조로서, 소스와 드레인이 기판 상에서 서로 반대면에 구비되어 수직 방향으로 채널층이 형성된다는 차이점이 있다.
트랜치 MOSFET 같은 경우에는, 소자의 면적을 줄일 수 있어 콤팩트한 단위 셀 구조의 설계가 가능하다는 장점이 존재한다. 또한 플라나 MOSFET에서 JFET 영역으로 인하여 on-저항이 높다는 단점이 존재하는데, 트랜치 MOSFET에서는 이러한 JFET 영역의 부재로 인하여 낮은 on-저항 특성을 기대할 수 있다는 장점이 존재한다.
하지만 트랜치 MOSFET의 경우에는 역바이어스 전압을 걸었을 때, 상기 트랜치 구조의 모서리(엣지) 쪽에 전계가 집중됨으로써 항복 전압이 낮아지는 문제점이 발생한다.
이에 따라, 트랜치 모서리 근처에서 전계가 집중되는 것을 보다 완화시킬 수 있는 트랜치 MOSFET의 구조에 대한 연구가 요구되는 실정이다.
본 발명이 해결하고자 하는 과제는 트랜치 모서리 근처에서 전계를 완화시킬 수 있는 Si 기반 트랜지스터 구조를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 높은 항복 전압을 가질 수 있는 Si 트랜지스터 구조를 제공하는 것이다.
본 발명에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 또는 다른 목적을 달성하기 위해 본 발명의 일 측면에 따르면, Si 트랜지스터에 있어서, 제 1 도전 타입의 제 1 반도체 영역; 상기 제 1 반도체 영역에 제 1 깊이로 형성된 게이트 트렌치; 상기 제 1 반도체 영역에 제 2 깊이로 형성되는 제 1 전계 완화 트렌치; 및 상기 제 1 반도체 영역에 제 3 깊이로 형성되는 제 2 전계 완화 트렌치를 포함하는 것을 특징으로 하는, Si 트랜지스터 를 제공한다.
상기 제 1 및 제 2 전계 완화 트렌치는 측벽을 공유하는 하나의 트렌치로 형성되고, 상기 제 1 및 제 2 전계 완화 트렌치의 바닥면은 계단 형태로 상기 제 2 및 제 3 깊이를 각각 형성할 수 있다.
상기 제 2 깊이는 상기 제 3 깊이 보다 깊을 수 있다.
상기 제 2 전계 완화 트렌치가 형성되는 영역은 상기 제 1 전계 완화 트렌치가 형성되는 영역과 겹칠 수 있다.
상기 제 1 전계 완화 트랜치는 제 1 너비로 형성되고, 상기 제 2 전계 완화 트랜치는 제 2 너비로 형성되며, 상기 제 2 너비는 상기 제 1 너비 보다 더 클 수 있다.
상기 게이트 트랜치 및 제 1 전계 완화 트랜치 사이에 형성되는 채널층을 더 포함하고, 상기 채널층은 상기 제 1 도전 타입과 반대인 제 2 도전 타입으로 형성될 수 있다.
상기 채널층의 상면에 형성되는 소스층을 더 포함하고, 상기 소스층은 상기 제 1 도전 타입으로 형성될 수 있다.
본 발명에 따른 Si 트랜지스터의 효과에 대해 설명하면 다음과 같다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 역방향 바이어스를 걸었을 때 트랜치 모서리에 전계 집중이 완화될 수 있는 Si 트랜지스터 구조를 제공할 수있다는 장점이 있다.
또한, 본 발명의 실시 예들 중 적어도 하나에 의하면, 트랜치 구조의 트랜지스터에 있어서 항복 전압이 개선되는 구조를 제공할 수 있다는 장점이 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있으므로, 상세한 설명에 기술되어 있는 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 트리플 트랜치 구조의 트랜지스터를 제조하는 설계순서를 도시하는 도면이다.
도 2 내지 도 9는 본 발명의 일실시예에 따른 트랜지스터를 제조 순서에 따른 변화를 도시하는 도면이다.
도 10은 일반적인 더블 트랜치 구조(도 10 (a))와 본 발명의 일실시예에 따른 트리플 트랜치 구조(도 10 (b))에 대하여 정방향 바이어스의 I-V 커브를 도시한다.
도 11은 일반적인 더블 트랜치 구조와 본 발명의 일실시예에 따른 트리플 트랜치 구조에 대하여 역방향 바이어스의 I-V 커브를 비교하는 그래프를 도시한다.
도 2 내지 도 9는 본 발명의 일실시예에 따른 트랜지스터를 제조 순서에 따른 변화를 도시하는 도면이다.
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도 11은 일반적인 더블 트랜치 구조와 본 발명의 일실시예에 따른 트리플 트랜치 구조에 대하여 역방향 바이어스의 I-V 커브를 비교하는 그래프를 도시한다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일실시예에 따른 트리플 트랜치 구조의 트랜지스터를 제조하는 순서를 도시하는 도면이다. 도 2 내지 도 9는 본 발명의 일실시예에 따른 트랜지스터를 제조 순서에 따른 변화를 도시하는 도면이다. 이하 도 1의 순서도와 함께 도 2 내지 도 9의 단면의 변화를 함께 참조하여 설명한다.
먼저 도 2를 참조하면, Si 기판(102)의 상면에 에피텍시얼층(101)을 형성(S181)한다. 본 발명의 일실시예에 따르면 에피텍시얼층(101)은 불순물로 P(Phosphor)이 첨가되어, n 타입으로 형성될 수 있다.
이어서 Si 기판(102)의 하면에는 메탈층(103)을 형성(S182)한다. 본 발명의 일실시예에서 상기 메탈층(103)은 Ti(Titanium)으로 형성할 수 있다. 본 발명의 일실시예에 따른 메탈층(103)은 드레인 전극으로 기능할 수 있을 것이다.
도 3을 참조하면, 에피텍시얼층(101)에 채널층(301) 및 소스층(302)을 형성(S183)할 수 있다. 본 발명의 일실시예에 따른 채널층(301)은, B(Boron)을 주입하여 P well 영역이 형성될 수 있다.
본 발명의 일실시예에 따른 소스층(302)은 P(Phosphor) 주입을 통하여 N+ 영역이 형성될 수 있다.
이어서, 도 4를 참조하면, 채널층(301)에서부터 에피텍시얼층(101)에 도달하는 적어도 하나의 트랜치(401, 402-1)를 형성하도록 에칭(S184)을 수행한다. 상기 적어도 하나의 트랜치(401, 402-1)는, 채널층(301)의 상면으로부터 아래 방향으로 연장되는 형태로 형성될 수 있다.
상기 적어도 하나의 트랜치(401, 402-1)는 게이트 트렌치(401) 및 제 1 전계 완화 트렌치(402-1) 중 적어도 하나를 포함할 수 있다. 본 발명의 일실시예에서 게이트 트렌치(401)는 제 1 깊이(d1)로, 제 1 전계 완화 트렌치(401-3)는 제 2 깊이(d2)로 형성될 수 있다. 상기 제 1 깊이(d1) 및 제 2 깊이(d2)는 서로 다르게 형성될 수 있다.
도 5를 참조하면, 제 1 전계 완화 트렌치(402-1)에 P+를 주입(S185)한다. 본 발명의 일실시예에서, 주입되는 불순물은 B(Boron)일 수 있다. P+ 주입(S185)에 의해서 제 1 전계 완화 트렌치(402-1)의 측면(503) 방향과 바닥면(502) 방향으로 소정 깊이만큼의 P+ 영역(501)이 형성될 수 있다. P+ 영역에 대한 액티베이션이 수행(S186)될 수 있다.
도 6을 참조하면, 추가로 제 2 전계 완화 트랜치(402-2)가 애칭(S187)될 수 있다. 본 발명의 일실시예에 따른 제 2 전계 완화 트랜치(402-2)는 제 3 깊이(d3)로 형성될 수 있다.
특히 상기 제 2 전계 완화 트랜치(402-2)는 상기 제 1 전계 완화 트랜치(402-1)와 하나의 트랜치 형태로 형성될 수 있다. 즉, 제 2 전계 완화 트랜치(402-2)는 제 1 전계 완화 트랜치(402-1)가 형성되는 영역과 겹치도록(포개지도록) 형성될 수 있다. 즉, 제 2 전계 완화 트랜치(402-2)의 측벽(601)이 제 1 전계 완화 트랜치(402-1)와 공유될 수 있다.
본 발명의 일실시예에 따른 제 1 및 제 2 전계 완화 트랜치(402-1, 402-2)의 각 바닥면(502, 602)은, 계단 형태로 제 2 깊이(d2) 및 제 3 깊이(d3)를 형성할 수 있을 것이다. 본 발명의 일실시예에서, 제 2 깊이(d2)는 제 3 깊이(d3) 보다 깊게 형성될 수 있다.
더 나아가, 본 발명의 일실시예에 따른 제 1 및 제 2 전계 완화 트랜치(402-1, 402-2)의 너비는, 제 1 너비(w1) 및 제 2 너비(w2)로 형성될 수 있다. 제 1 너비(w1)는 제 2 너비(w2) 보다 좁게 형성될 수 있다.
상술한 본 발명의 일실시예에 따른 깊이 및 너비에 따르면, 제 1 전계 완화 트랜치(402-1) 보다 깊이는 얕고 너비는 크도록 제 2 전계 완화 트랜치(402-2)가 형성될 수 있다.
제 2 전계 완화 트랜치(402-2)가 에칭(S187)된 후, 카본 클러스터를 제거하기 위하여 표면 처리(S188)를 수행한다. 본 발명의 일실시예에 따른 표면 처리(S188)는 NO(산화 질소) 분위기에서 수행될 수 있다.
이어서 도 7에 도시된 바와 같이 게이트 트랜치(401)에 전도성 물질(701)을 채운다(S189). 본 발명의 일실시예에 따른 전도성 물질(701)은, 폴리 실리콘일 수 있으며, Dry O2 분위기에서 산화(oxidation)가 이루어질 수 있다.
상기 전도성 물질(701)은 절연 물질(702)에 의해서 둘러 쌓이는 형태로 채워질 수 있을 것이다.
이어서 도 8을 참조하면, 소스 오믹 컨택층(801)을 형성(S190)한다. 본 발명의 일실시예에 따른 소스 오믹 컨택층(801)은, Ti(Titanium)으로 형성될 수 있다.
특히, 본 발명의 일실시예에 따른 상기 소스 오믹 컨택층(801)은, 제 1 및 제 2 전계 완화 트랜치(402-1, 402-2) 및 소스층(302)에 걸쳐서 형성될 수 있다. 구체적으로, 상기 소스 오믹 컨택층(801)은, 상기 제 1 전계 완화 트랜치(402-1)의 측면(503)과 바닥면(502), 상기 제 2 전계 완화 트랜치(402-2)의 측면(601) 및 바닥면(602) 및 상기 소스층(302)의 상면(802)에 걸쳐서 형성될 수 있다. 이때 소스층(302)의 상면(802)에서, 게이트 트랜치(401)의 절연 물질(702)과 맞닿는 지점까지 상기 소스 오믹 컨택층(801)이 형성될 수 있을 것이다.
이어서 도 9에서와 같이 패드 전극(901)을 형성(S191)하여 Si 트랜지스터(100)를 제조 할 수 있다. 패드 전극(901)는 소스 오믹 컨택층(801)가 통전되어, 소스 전극으로의 기능을 수행할 수 있을 것이다.
도 9에 도시된 트리플 트랜치 구조에 대해서 좀 더 상세하게 살펴본다.
애피텍시얼층(101)은 제 1 도전 타입으로 형성된다. 상술한 예시에서는 P(Phosphor)이 불순물로 첨가되어 n 타입으로 형성되지만, 이에 한정되지 않고 p 타입으로 형성될 수도 있을 것이다.
도시된 바와 같이 제 1 전계 완화 트랜치(402-1)의 측면(503)과 바닥면(502)을 향하여 소정 깊이 만큼 P+영역(501)이 형성된다.
그리고 게이트 트랜치(401) 및 제 1 전계 완화 트랜치(402-1) 사이에는 채널층(301)이 형성되고, 상기 채널층(301)은 제 1 도전 타입과 반대인 제 2 도전 타입으로 형성될 수 있다. 예를 들어, 상기 애피텍시얼층(101)이 n 타입일 경우, 상기 채널층(301)은 p 타입으로 p well 영역을 형성할 수 있다.
채널층(301)의 상면에 소스층(301)이 형성될 수 있다. 상기 소스층은 애피텍시얼층(101)과 동일한 제 1 도전 타입으로 형성될 수 있다. 예를 들어 상기 채널층은 n 타입으로 형성되고, N+ 영역이 형성될 수 있을 것이다.
지금까지 트리플 트랜치 구조의 Si 트랜지스터(100)를 제조하는 방법 및 Si 트랜지스터(100)의 구조에 대해서 설명하였다.
이하에서는, 상술한 Si 트랜지스터(100)의 성능 실험 결과에 대해서 설명한다.
본 발명의 실시예에 따른 트리플 트랜치 구조의 Si 트랜지스터의 성능을 증명하기 위하여, 2D Silvaco TCAD를 통한 시뮬레이션 결과를 확인하였다.
도 10은 일반적인 더블 트랜치 구조(도 10 (a))와 본 발명의 일실시예에 따른 트리플 트랜치 구조(도 10 (b))에 대하여 정방향 바이어스의 I-V 커브를 도시한다.
도 10 (a) 및 (b)를 도시하면, 정방향 바이어스에서는 두 구조 모두 정상적으로 동작하고 있으며, I-V 커브가 거의 동일하게 형성된는 것을 확인할 수 있다.
도 11은 일반적인 더블 트랜치 구조와 본 발명의 일실시예에 따른 트리플 트랜치 구조에 대하여 역방향 바이어스의 I-V 커브를 비교하는 그래프를 도시한다.
도시된 I-V 커브를 참조하면, 본 발명의 일실시예에 따른 트리플 트랜치 구조인 경우(1501)에는 -100V까지 정류 작용을 하다가 항복(breakdown)이 발생하는데, 일반적인 더블 트랜치 구조의 경우(1502)에서는 역방향 바이어스가 걸리자마자 항복이 발생하는 것을 확인할 수 있다. 즉, 본 발명의 트리플 트랜치 구조에서 더 높은 항복 전압을 가질 수 있다는 효과를 실험 결과로 확인할 수 있다.
이상으로 본 발명에 따른 Si 트랜지스터 및 그것의 제조 방법에 대한 실시예를 설시하였으나 이는 적어도 하나의 실시예로서 설명되는 것이며, 이에 의하여 본 발명의 기술적 사상과 그 구성 및 작용이 제한되지는 아니하는 것으로, 본 발명의 기술적 사상의 범위가 도면 또는 도면을 참조한 설명에 의해 한정／제한되지는 아니하는 것이다. 또한 본 발명에서 제시된 발명의 개념과 실시예가 본 발명의 동일 목적을 수행하기 위하여 다른 구조로 수정하거나 설계하기 위한 기초로써 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의해 사용되어질 수 있을 것인데, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에 의한 수정 또는 변경된 등가 구조는 청구범위에서 기술되는 본 발명의 기술적 범위에 구속되는 것으로서, 청구범위에서 기술한 발명의 사상이나 범위를 벗어나지 않는 한도 내에서 다양한 변화, 치환 및 변경이 가능한 것이다.
Claims (7)
- Si 트랜지스터에 있어서,
제 1 도전 타입의 에피텍시얼층;
상기 제 1 반도체 영역에 제 1 깊이로 형성된 게이트 트렌치;
상기 제 1 반도체 영역에 제 2 깊이로 형성되는 제 1 전계 완화 트렌치; 및
상기 제 1 반도체 영역에 제 3 깊이로 형성되는 제 2 전계 완화 트렌치를 포함하는 것을 특징으로 하는,
Si 트랜지스터.
- 제 1 항에 있어서,
상기 제 1 및 제 2 전계 완화 트렌치는 측벽을 공유하는 하나의 트렌치로 형성되고,
상기 제 1 및 제 2 전계 완화 트렌치의 바닥면은 계단 형태로 상기 제 2 및 제 3 깊이를 각각 형성하는 것을 특징으로 하는,
Si 트랜지스터.
- 제 2 항에 있어서,
상기 제 2 깊이는 상기 제 3 깊이 보다 깊은 것을 특징으로 하는,
Si 트랜지스터.
- 제 3 항에 있어서,
상기 제 2 전계 완화 트렌치가 형성되는 영역은 상기 제 1 전계 완화 트렌치가 형성되는 영역과 겹치는 것을 특징으로 하는,
Si 트랜지스터.
- 제 4 항에 있어서,
상기 제 1 전계 완화 트랜치는 제 1 너비로 형성되고, 상기 제 2 전계 완화 트랜치는 제 2 너비로 형성되며,
상기 제 2 너비는 상기 제 1 너비 보다 더 큰 것을 특징으로 하는,
Si 트랜지스터.
- 제 1 항에 있어서,
상기 게이트 트랜치 및 제 1 전계 완화 트랜치 사이에 형성되는 채널층을 더 포함하고,
상기 채널층은 상기 제 1 도전 타입과 반대인 제 2 도전 타입으로 형성되는 것을 특징으로 하는,
Si 트랜지스터.
- 제 6 항에 있어서,
상기 채널층의 상면에 형성되는 소스층을 더 포함하고,
상기 소스층은 상기 제 1 도전 타입으로 형성되는 것을 특징으로 하는,
Si 트랜지스터.
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Citations (3)
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| KR20070122504A (ko) * | 2005-04-06 | 2007-12-31 | 페어차일드 세미컨덕터 코포레이션 | 트랜치-게이트 전계효과 트랜지스터 및 그 형성 방법 |
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| JP2018014455A (ja) * | 2016-07-22 | 2018-01-25 | 株式会社東芝 | 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機 |
-
2020
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