JP4067783B2

JP4067783B2 - 半導体装置の製造方法

Info

Publication number: JP4067783B2
Application number: JP2001141159A
Authority: JP
Inventors: 甘奈安達; 聡松田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-05-11
Filing date: 2001-05-11
Publication date: 2008-03-26
Anticipated expiration: 2021-05-11
Also published as: JP2002343959A

Description

【０００１】
【発明の属する技術分野】
本発明は、ダマシンゲートトランジスタの半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＯＳトランジスタにおいて、近年のプロセス技術進展によるゲート長の微細化に伴って、閾値電圧の低下やデバイス特性、特に電流駆動力が劣化してしまう短チャネル効果が顕著となる。
【０００３】
この短チャネル効果を改善する方法として、ソース拡散層及びドレイン拡散層を浅くすることが考えられる。例えば、図７（ａ）に示すように、初めにゲート電極１０４及びゲート絶縁膜１０３をマスクとして不純物１０５をイオン注入し、拡散層１０６を形成する。次に図７（ｂ）に示すように、前記ゲート電極１０４の側壁にゲート側壁絶縁膜１０７を形成し、再度不純物１０８をイオン注入する。その結果、ソース拡散層及びドレイン拡散層１０９及び拡散深さの浅いソースエクステンション部及びドレインエクステンション部１１０を有した拡散層を形成することができる。前記拡散層、特にソースエクステンション部及びドレインエクステンション部１１０を浅くするためには、前記不純物イオンの加速エネルギーを低くしたり、不純物イオン濃度を下げることにより実現することができる。
【０００４】
【発明が解決しようとする課題】
上述のように従来技術においては不純物イオンの加速エネルギーを低くする等の手段によって基板に対して拡散層の深さ方向の広がりを抑制することができる。
【０００５】
しかし、拡散の広がりは、図８に示すように半導体基板からソースエクステンション部及びドレインエクステンション部の拡散深さをＸｊ、ゲート電極とソースエクステンション部及びドレインエクステンション部がチャネル方向に重複する寸法をＹｊとおくと、平衡状態における拡散ではＹｊ/Ｘｊ＝０．８の値を保つこととなる。したがって、拡散層の深さ方向の広がりの抑制、すなわちＸｊを小さくすることは、同じ割合でＹｊ値が小さくなる、延いてはチャネル方向の広がりが抑制される。また、イオン注入によって拡散層を形成した場合には、基板中に欠陥が導入されるためＹｊ/Ｘｊ＜０．８となり、チャネル方向の広がりは益々抑制される。
【０００６】
その結果、ゲート電極と拡散層がオーバーラップする領域が減ってしまうために高電流駆動力が取れなくなる。また、ドレイン端部での電界が大きくなりホットキャリア注入によるデバイス特性劣化現象が問題になる。
【０００７】
そこで本発明では、ゲート電極とオーバーラップするソースエクステンション部及びドレインエクステンション部の深さを浅くすることで短チャネル効果を抑制しつつ、高電流駆動力の維持及びホットキャリアの抑制により良好なデバイス特性を得ることを目的とする。
【０００８】
【課題を解決するための手段】
上記課題は、半導体基板と、前記半導体基板の表面に形成されたエクステンション部を有する拡散層と、前記半導体基板中に形成され、前記エクステンション部に隣接するチャネルと、前記エクステンション部及び前記チャネル上に形成され、かつ、1つの端部が前記エクステンション部上に位置するゲート絶縁膜と、上面と下面を有し、前記ゲート絶縁膜上に形成され、前記下面の１つの端部が前記ゲート絶縁膜の前記端部と同じ位置にあり、前記下面の端部に対する前記上面の端部の位置が前記下面の端部よりチャネルに近いゲート電極と、下面の位置が前記ゲート絶縁膜の下面と同じであり、上面の位置が前記ゲート絶縁膜の上面よりも高く、前記エクステンション部上、かつ、前記ゲート絶縁膜及び前記ゲート電極の側壁に形成されたダミーゲート絶縁膜と、前記ダミーゲート絶縁膜及び前記ゲート絶縁膜上に連続し、かつ、前記ゲート電極の側壁に形成されたゲート側壁絶縁膜とを有することを特徴とする半導体装置により解決する。
【０００９】
上記手段によって、ソースエクステンション部及びドレインエクステンション部の深さ方向の広がりを抑制しつつ、ゲート電極とソースエクステンション部及びドレインエクステンション部とがチャネル方向にオーバーラップする領域を広げることが可能となる。
【００１０】
上記発明の半導体装置は、半導体基板上にダミーゲート絶縁膜を形成し、前記ダミーゲート絶縁膜上にダミーゲート電極を形成する工程と、前記ダミーゲート電極をマスクとして前記半導体基板の表面に不純物イオンを注入し、前記半導体基板の表面にエクステンション拡散層を形成する工程と、前記ダミーゲート絶縁膜上、かつ、前記ダミーゲート電極の側壁にゲート側壁絶縁膜を形成する工程と、前記ダミーゲート電極及びゲート側壁絶縁膜をマスクとして前記半導体基板の表面に不純物イオンを注入し、前記半導体基板の表面に前記エクステンション拡散層と接続される拡散層を形成する工程と、前記ダミーゲート電極を除去し、ゲート埋め込み用溝を形成する工程と、前記ゲート埋め込み用溝の底面からゲート側壁絶縁膜の下の一部に至るまで前記ダミーゲート絶縁膜を除去し、前記半導体基板を露出する工程と、前記ゲート埋め込み用溝により露出された前記半導体基板表面に、前記ダミーゲート絶縁膜よりも膜厚の薄いゲート絶縁膜を形成する工程と、前記ゲート埋め込み用溝内にゲート電極材料を埋め込む工程とにより実現できる。
【００１１】
【発明の実施の形態】
[第１の実施例]本発明の第１の実施例による半導体装置の製造工程について図１〜図３を参照しながら説明する。
【００１２】
図１（ａ）に示すように、半導体基板１の素子分離領域に溝を形成し、その溝に絶縁膜を埋め込むことによって素子分離絶縁膜２を形成する。さらに、前記半導体基板１及び前記素子分離絶縁膜２上に、シリコン酸化膜３を形成する。
【００１３】
次に図１（ｂ）に示すように、前記シリコン酸化膜３上にポリシリコン４を堆積する。
【００１４】
続けて図１（ｃ）に示すように、前記ポリシリコン４上にリソグラフィー及びＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）技術を用いて加工し、ダミーゲートパターン４ａを形成する。
【００１５】
次に図１（ｄ）に示すように、前記ダミーゲートパターン４ａをマスクとして不純物５のイオン注入を行い、拡散層６を形成する。なお、不純物のイオン注入にはスクリーニング酸化膜を形成後行うことも有効である（以下、イオン注入には有効な手段である。）。
【００１６】
次に図２（ｅ）に示すように、前記シリコン酸化膜３上にＳｉＮの薄膜７を堆積し、さらに全面をＲＩＥ加工し、ダミ−ゲート４ａの側壁のみに前記ＳｉＮ膜を残し、ゲート側壁絶縁膜７ａを形成する。
【００１７】
次に図２（ｆ）に示すように、前記ダミーゲートパターン４ａ及びゲート側壁絶縁膜７ａをマスクとして、前記シリコン酸化膜３をＲＩＥ加工によりエッチング除去し、ダミーゲート絶縁膜３ａを形成する。さらに、前記ダミーゲートパターン４ａ及びゲート側壁絶縁膜７ａをマスクとして不純物８をイオン注入し、高温の活性化を行って浅いソースエクステンション部及びドレインエクステンション部９ａを含むソース拡散層及びドレイン拡散層９を形成する。
【００１８】
なお、この不純物８のイオン注入はシリコン酸化膜３をエッチング除去する前、すなわちシリコン酸化膜３上から行ってソース拡散層及びドレイン拡散層９を形成後、シリコン酸化膜３をＲＩＥ加工し、ダミーゲート絶縁膜３ａを形成してもよい。
【００１９】
次に図２（ｇ）に示すように、前記ダミーゲートパターン４ａ等を覆うように前記半導体基板１上に層間絶縁膜１０を堆積する。さらに、前記層間絶縁膜１０をＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）法によって前記ダミーゲートパターン４ａが露出するまで研磨・除去し平坦化する。
【００２０】
次に図２（ｈ）に示すように、ＣＦ₄のエッチングガスを用いたＣＤＥ（ＣｈｅｍｉｃａｌＤｒｙＥｔｃｈｉｎｇ）によってダミーゲートパターン４ａを選択的に除去し、トレンチ型のゲート埋め込み用溝１１を形成する。また、前記ダミーゲートパターン４ａはフッ化水素酸と硝酸の混合酸を用いても除去することが可能である。前記混合酸はフッ化水素酸の比を制御することによってシリコン酸化膜とポリシリコンの選択比を調整することができる。
【００２１】
次に図３（ｉ）に示すように、前記ダミーゲート絶縁膜３ａの表面にフッ化水素酸１２を塗布する。このフッ化水素酸１２は、シリコン酸化膜から形成されているダミーゲート絶縁膜３ａのみを溶解し、さらに、前記ダミーゲート絶縁膜３ａは等方的に溶解されるため、前記ゲート埋め込み用溝１１の底面のみでなく、ゲート側壁絶縁膜７ａ下のダミーゲート絶縁膜３ａの一部も溶解される。すなわち、半導体基板１とゲート側壁絶縁膜７ａと残存したダミーゲート絶縁膜３ｂに囲まれたノッチ型スペーサー１３が形成される。
【００２２】
なお、前記工程においてダミーゲート電極４ａ及びダミーゲート絶縁膜３ａのみを除去するため、層間絶縁膜１０やゲート側壁絶縁膜７ａは、ダミーゲート電極４ａ及びダミーゲート絶縁膜３ａに用いる材料とエッチング選択性を有する絶縁材料としなければならない。
【００２３】
次に図３（ｊ）に示すように、前記層間絶縁膜１０をマスクとしてチャネル不純物１４をイオン注入し、チャネル１５を形成する。
【００２４】
さらに、シリコン基板を酸化して前記ゲート埋め込み用溝１１内にゲート絶縁膜としてシリコン酸化膜１６を形成する。このゲート絶縁膜１６は前記残存したダミーゲート絶縁膜３ｂの膜厚よりも薄く形成しなければならない。例えば、前記残存したダミーゲート絶縁膜３ｂの膜厚が１０ｎｍであれば、前記ゲート絶縁膜１６は１〜５ｎｍ程度の膜厚であることが望ましい。なお、前記ゲート絶縁膜１６となるシリコン酸化膜は熱酸化で形成する代わりに、ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法によって形成してもよく、また、シリコン酸化膜に比べて誘電率の高いＴａ₂Ｏ₅のような高誘電体膜をゲート絶縁膜１６として形成することも可能である。
【００２５】
ここで、ゲート絶縁膜１６の形成前におけるノッチ型スペーサー１３の半導体基板１からゲート側壁絶縁膜７ａまでの距離は、ダミーゲート絶縁膜３ａの膜厚と同じであった。したがって、ゲート絶縁膜１６の膜厚が残存したダミーゲート絶縁膜３ｂより薄いために、前記ノッチ型スペーサー１３部分は前記ゲート絶縁膜１６が形成されも全て埋まらない。すなわち、ゲート絶縁膜１６とゲート側壁絶縁膜７ａと残存したダミーゲート絶縁膜３ｂに囲まれた新たなノッチ形スペーサー１３ａを形成する。
【００２６】
次に図３（ｋ）に示すように、前記ゲート絶縁膜１６上にゲート電極としてＴｉＮとＷの積層構造１７を形成し、ＣＭＰ法によって前記層間絶縁膜１０が露出するまで研磨・除去し平坦化する。
【００２７】
前記ゲート電極１７は、前記ゲート埋め込み用溝１１のみではなく前記新たなノッチ型スペーサー１３ａ部分にも充填される。したがって、ゲート電極１７の下面の幅が前記ノッチ型スペーサー１３ａ部分だけ長くなり、延いてはソースエクステンション部及びドレインエクステンション部９ａとのチャネル方向にオーバーラップする領域が前記ノッチ型スペーサー１３ａ分だけ増えることになる。
【００２８】
したがって、ドレイン電流の増加による電流駆動力の低下防止とドレイン端部での電界が小さくなりホットチャネル効果の低減が図れる。なお、ゲート電極膜１７とオーバーラップするソースエクステンション部及びドレインエクステンション部９ａの拡散による広がりを持たせていないので、ソースエクステンション部及びドレインエクステンション部９ａの深さも浅いまま保つことができ、短チャネル効果も併せて抑制することができる。
【００２９】
具体的には、半導体基板からソースエクステンション部及びドレインエクステンション部の拡散深さをＸｊ、ゲート電極とソースエクステンション部及びドレインエクステンション部がチャネル方向に重複する寸法をＹｊとした場合、従来技術ではＹｊ/Ｘｊの値が０．８以下であったが、本実施例によりＸｊ値が不変で、かつ、Ｙｊ値が前記ノッチ型スペーサー１３ａ分だけ大きくなるためＹｊ/Ｘｊが０．８以上の値を有したＭＯＳトランジスタを形成することができる。
【００３０】
次に図３（ｌ）に示すように、前記層間絶縁膜１０上に絶縁膜１８を形成し、さらにソース拡散層及びドレイン拡散層９にコンタクト１９を形成し、ＭＯＳトランジスタを形成する。
【００３１】
［第２の実施例］次に本発明の第２の実施例による半導体装置の製造工程について図４〜図６を参照しながら説明する。
【００３２】
本実施例は、第１の実施例のゲートダミーパターン４ａを形成するポリシリコン４を堆積するまでの製造工程（図１（ａ）〜（ｂ））は同じなので説明を省略する。
【００３３】
図４（ａ）に示すように、前記ポリシリコン４及びシリコン酸化膜３をリソグラフィー及びＲＩＥ技術を用いて加工し、ダミーゲートパターン４ａ及びダミーゲート絶縁膜３ｃを形成する。
【００３４】
次に図４（ｂ）に示すように、前記ダミーゲートパターン４ａをマスクとして不純物５のイオン注入を行い、拡散層６を形成する。なお、図４（ａ）の製造工程において、ポリシリコンのみを加工しダミーゲートパターン４ａを形成後、シリコン酸化膜の上から不純物５のイオン注入を行い拡散層６を形成し、その後前記シリコン酸化膜を加工しダミーゲート絶縁膜３ｃを形成してもよい。
【００３５】
次に図４（ｃ）に示すように、前記半導体基板１上にＳｉＮの薄膜７を堆積し、さらに全面をＲＩＥ加工し、ダミーゲートパターン４ａ及びダミーゲート絶縁膜３ｃの側壁のみに前記ＳｉＮ膜を残し、ゲート側壁絶縁膜７ｂを形成する。
【００３６】
次に図４（ｄ）に示すように、前記ダミーゲートパターン４ａ及びゲート側壁絶縁膜７ｂをマスクとして不純物８をイオン注入し、高温の活性化を行って浅いソースエクステンション部及びドレインエクステンション部９ａを含むソース拡散層及びドレイン拡散層９を形成する。
【００３７】
次に図５（ｅ）に示すように、前記ダミーゲートパターン４ａを覆うように前記半導体基板１上に層間絶縁膜１０を堆積する。さらに、前記層間絶縁膜１０をＣＭＰ法によって前記ダミーゲートパターン４ａが露出するまで研磨・除去する。
【００３８】
次に図５（ｆ）に示すように、ＣＦ₄のエッチングガスを用いたＣＤＥによって前記ダミーゲートパターン４ａ選択除去し、さらに、前記ダミーゲート絶縁膜３ｃもフッ化水素酸で全て溶解し、ゲート埋め込み用溝２０を形成する。
【００３９】
次に図５（ｇ）に示すように、前記層間絶縁膜１０、ゲート側壁絶縁膜７ｂ及び露出した半導体基板１上に熱リン酸（Ｈ₃ＰＯ₄）２１を塗布する。この場合、前記熱リン酸２１はＳｉＮから形成されているゲート側壁絶縁膜７ｂのみを溶解する。したがって、前記ゲート側壁絶縁膜７ｂ内側の表出部分が溶解され（溶解部分は図５（ｇ）の２２を示す。）、ゲート埋め込み用溝２０が側面方向に広がった形状になる。
【００４０】
次に図５（ｈ）に示すように、前記層間絶縁膜１０をマスクとしてチャネル不純物１４をイオン注入し、チャネル１５を形成する。
【００４１】
次に図６（ｉ）に示すように、前記半導体基板１上に、ゲート埋め込み用溝２０部分にゲート絶縁膜としてシリコン酸化膜２３を形成する。なお、前記シリコン酸化膜２３は熱酸化で形成する代わりに、ＣＶＤ法によって形成してもよく、また、シリコン酸化膜に比べて誘電率の高いＴａ₂Ｏ₅のような高誘電体膜をゲート絶縁膜２３として形成することも可能である。
【００４２】
さらに、前記ゲート絶縁膜２３上にゲート電極としてＴｉＮとＷの積層構造２４を形成し、ＣＭＰ法によって前記層間絶縁膜１０が露出するまで研磨・除去し平坦化する。
【００４３】
前記ゲート電極２４の下面は、図５（ｇ）の工程においてゲート側壁絶縁膜７ｂが溶解・除去された部分２２だけ長くなり、延いてはソースエクステンション部及びドレインエクステンション部９ａとのチャネル方向にオーバーラップする領域が溶解部分２２だけ増えることになる。したがって、本実施例においてもソースエクステンション部及びドレインエクステンション部の拡散深さＸｊがそのままで、ゲート電極とソースエクステンション部及びドレインエクステンション部がチャネル方向に重複する寸法Ｙｊが増えた溶解部分２２だけ大きくなるので、０．８以上のＹｊ/Ｘｊを有したＭＯＳトランジスタを形成することができる。
【００４４】
次に図６（ｊ）に示すように、前記層間絶縁膜１０上に絶縁膜１８を形成し、さらにソース拡散層及びドレイン拡散層９にコンタクト１９を形成し、ＭＯＳトランジスタを形成する。
【００４５】
なお、ダミーゲート絶縁膜３の溶解には、フッ素やフッ化アンモニウム等のシリコン酸化膜を溶解させ得る他の材料を使用することも可能である。また、ダミーゲート絶縁膜３はシリコン酸化膜に代えて、ダミー電極４、層間絶縁膜１０及びゲート側壁絶縁膜７ａとエッチング選択性を有する他の絶縁材料を用いることもできる。
【００４６】
さらに、ゲート電極材料は実施例に限定されず、ゲート埋め込み用溝に埋め込んだ後、ＣＭＰ法等によって余分な電極材料を除去することが可能な他の電極材料を用いることができる。
【００４７】
また、実施例ではダミーゲート電極にはポリシリコンを用いているが、シリコン酸化膜、層間絶縁膜及びゲート側壁絶縁膜のそれぞれとエッチング選択性を有する他の材料を用いてもよい。
【００４８】
したがって、本発明は、かかる特定の実施例に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
【００４９】
【発明の効果】
以上詳述したように本発明によれば、ソースエクステンション部及びドレインエクステンション部の拡散深さを浅く保つことで短チャネル効果を抑制し、かつ、ゲート長を広げることで高電流駆動力の維持及びホットキャリアを抑制することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の製造工程を示す図である（その１）。
【図２】本発明の第１の実施例による半導体装置の製造工程を示す図である（その２）。
【図３】本発明の第１の実施例による半導体装置の製造工程を示す図である（その３）。
【図４】本発明の第２の実施例による半導体装置の製造工程を示す図である（その１）。
【図５】本発明の第２の実施例による半導体装置の製造工程を示す図である（その２）。
【図６】本発明の第２の実施例による半導体装置の製造工程を示す図である（その３）。
【図７】従来のＭＯＳトランジスタの製造工程を示す図である。
【図８】従来のＭＯＳトランジスタ及びその一部を拡大して示す図である。
【符号の説明】
１…半導体基板、２…素子分離絶縁膜、３…シリコン酸化膜、３ａ、３ｃ…ダミーゲート絶縁膜、３ｂ…残存したダミーゲート絶縁膜、４…ポリシリコン、４ａ…ダミーゲートパターン、５、８…拡散層生成用不純物、６…拡散層、７ａ…ゲート側壁絶縁膜、９…ソース拡散層及びドレイン拡散層、９ａ…ソースエクステンション部及びドレインエクステンション部、１０…層間絶縁膜、１１、２０…ゲート電極埋め込み用溝、１２…フッ化水素酸、１３…ノッチ型スペーサー、１４…チャネル不純物、１５…チャネル、１６、２３…ゲート絶縁膜、１７、２４…ゲート電極、１８…絶縁膜、１９…コンタクト、２１…熱リン酸、２２…ゲート側壁絶縁膜の溶解部分

Claims

半導体基板上にダミーゲート絶縁膜を形成し、前記ダミーゲート絶縁膜上にダミーゲート電極を形成する工程と、
前記ダミーゲート電極をマスクとして前記半導体基板の表面に不純物イオンを注入し、前記半導体基板の表面にエクステンション拡散層を形成する工程と、
前記ダミーゲート絶縁膜上、かつ、前記ダミーゲート電極の側壁にゲート側壁絶縁膜を形成する工程と、
前記ダミーゲート電極及びゲート側壁絶縁膜をマスクとして前記半導体基板の表面に不純物イオンを注入し、前記半導体基板の表面に前記エクステンション拡散層と接続される拡散層を形成する工程と、
前記ダミーゲート電極を選択的に除去し、トレンチ型のゲート埋め込み用溝を形成する工程と、
等方性エッチングを用いて、前記ゲート埋め込み用溝の底面からゲート側壁絶縁膜の下の一部に至るまで前記ダミーゲート絶縁膜を除去し、前記半導体基板の上面、前記ゲート側壁絶縁膜と残存した前記ダミーゲート絶縁膜の側面に囲まれたノッチ型スペーサーを形成する工程と、
前記ゲート埋め込み用溝の前記ノッチ型スペーサー部分に露出された前記半導体基板表面に、前記ダミーゲート絶縁膜よりも膜厚の薄いゲート絶縁膜を形成し、前記ゲート絶縁膜と前記ゲート側壁絶縁膜と残存した前記ダミーゲート絶縁膜の側面に囲まれた新たなノッチ型スペーサーを形成する工程と、
前記新たなノッチ型スペーサー部分を有する前記ゲート埋め込み用溝内にゲート電極材料を埋め込む工程とからなることを特徴とする半導体装置の製造方法。