TW201436323A - 電阻式隨機存取記憶體結構及其製造方法 - Google Patents

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Abstract

本發明提供一種電阻式隨機存取記憶體結構及其製造方法。上述電阻式隨機存取記憶體結構包括一電阻式元件，形成於一半導體基板上，且設計用於儲存資料；以及一場效電晶體，形成於上述半導體基板上，且耦合至上述電阻式元件。上述場效電晶體包括不對稱的一源極和一汲極。上述電阻式元件包括一電阻材料層，且更包括一第一電極和一第二電極，藉由上述電阻材料層隔開。

Description

電阻式隨機存取記憶體結構及其製造方法
本發明係有關於一種電阻式隨機存取記憶體結構及其製造方法，特別係有關於一種電阻式隨機存取記憶體結構的源極和汲極設計及其製造方法。
在積體電路(IC)元件中，電阻式隨機存取記憶體(以下簡稱RRAM)為用於下一世代非揮發式記憶體元件的一合併技術。RRAM為一種記憶體結構，其包括一RRAM晶胞陣列，每一個RRAM晶胞係利用電阻值而非電荷來儲存一位元的資料。特別地，每一個RRAM晶胞包括一電阻材料層，可調整其電阻值來表示邏輯”0”或邏輯”1”。
在先進技術節點中，係微縮特徵尺寸且相應地微縮記憶體元件的尺寸。然而，會因為”形成”操作(forming operation)而限制RRAM元件尺寸的微縮。在形成操作中，對上述施加一高電壓以於RRAM元件的電阻材料層產生一導電路徑。上述高的”形成”電壓會導致可靠度的顧慮。特別地，當核心元件做為一選擇元件時，形成電壓會高於核心元件的操作電壓。在形成操作時，上述選擇元件會遭受接面損傷。其他的解決方案並不能在沒有副作用的情形下克服上述問題。舉例來 說，當調高電晶體的關閉電阻時，在形成操作時於上述選擇元件會產生高壓降，因而導致上述選擇元件的損傷。當調低電晶體的關閉電阻時，上述選擇元件的功能可能會不正常，或可能會具有一漏電流。
因此，有需要提供一種改善的RRAM結構及其製造方法，以避免上述缺點。
有鑑於此，本發明揭露之一實施例係提供一種電阻式隨機存取記憶體結構。上述電阻式隨機存取記憶體結構包括一電阻式元件，形成於一半導體基板上，且設計用於儲存資料；以及一場效電晶體，形成於上述半導體基板上，且耦合至上述電阻式元件。上述場效電晶體包括不對稱的一源極和一汲極。上述電阻式元件包括一電阻材料層，且更包括一第一電極和一第二電極，藉由上述電阻材料層隔開。
本發明揭露之另一實施例係提供一種電阻式隨機存取記憶體結構。上述電阻式隨機存取記憶體結構，包括一電阻式元件，形成於一半導體基板上；以及一場效電晶體，耦合至上述電阻式元件。上述電阻式元件包括用於儲存資料的一電阻材料層，以及藉由上述電阻材料層隔開的一頂電極和一底電極。上述場效電晶體包括一閘極，設置於上述半導體基板上，以及一源極和一汲極，位於上述半導體基板中，且設置於上述閘極的兩側。上述源極和上述汲極不對稱。
本發明揭露之又一實施例係提供一種電阻式隨機存取記憶體結構的製造方法，其中上述電阻式隨機存取記憶體 晶胞包括耦合在一起的一場效電晶體和一電阻式元件。上述電阻式隨機存取記憶體結構的製造方法包括於一半導體基板上形成上述場效電晶體的一閘極；進行一第一離子植入製程，以於上述半導體基板中形成上述場效電晶體的一源極；進行一第二離子植入製程，以於上述半導體基板中形成上述場效電晶體的一汲極，其中上述第二離子植入製程不同於上述第一離子植入製程；以及形成上述電阻式元件，用以電性耦合至上述場效電晶體。
10、100‧‧‧電阻式隨機存取記憶體結構
12‧‧‧電阻式元件
14‧‧‧電流控制元件
20‧‧‧記憶體結構
24‧‧‧字元線
26‧‧‧位元線
28‧‧‧源極線
30‧‧‧基板
32‧‧‧隔絕物
34‧‧‧閘極
34A‧‧‧閘極介電層
34B‧‧‧閘極
35‧‧‧源極
35A‧‧‧淺摻雜源極
35B‧‧‧重摻雜源極物
36‧‧‧汲極
36A‧‧‧淺摻雜汲極
36B‧‧‧重摻雜汲極物
38‧‧‧導電物
40‧‧‧電阻材料層
42‧‧‧頂電極
44‧‧‧底電極
50‧‧‧摻雜井
52‧‧‧內連線結構
56‧‧‧底介層孔插塞物
58‧‧‧頂介層孔插塞物
70‧‧‧方法
72、74、76、78、82、84、86、88、90、92‧‧‧步驟
94‧‧‧摻雜井
96、98‧‧‧圖案化光阻層
97‧‧‧閘極間隙壁
102‧‧‧覆蓋層
104、106、108‧‧‧介電材料層
110‧‧‧金屬物
M1、M2、M3、M4、M5‧‧‧金屬層
CO‧‧‧接觸孔插塞物
V1、V2、V3‧‧‧介層孔插塞物
G‧‧‧閘極
S‧‧‧源極
D‧‧‧汲極
B‧‧‧基底
Vg、Vs、Vd、Vb、Vp‧‧‧電壓
Id‧‧‧電流
SL‧‧‧源極線
BL‧‧‧位元線
WL‧‧‧字元線
BEVA‧‧‧底電極介層孔插塞
TEVA‧‧‧頂電極介層孔
第1圖為本發明實施例之一電阻式隨機存取記憶體(RRAM)結構的示意圖，上述電阻式隨機存取記憶體晶胞具有一場效電晶體和一電阻式元件。
第2圖為本發明實施例之一記憶體結構，上述記憶體結構具有複數個記憶體晶胞。
第3圖為本發明一實施例之一電阻式隨機存取記憶體(RRAM)結構的剖面圖，上述電阻式隨機存取記憶體晶胞具有一場效電晶體和一電阻式元件。
第4圖為第3圖的剖面圖，其顯示本發明另一實施例之一電阻式隨機存取記憶體晶胞(RRAM cell)的剖面圖，上述電阻式隨機存取記憶體晶胞具有一電阻式元件和一場效電晶體。
第5圖本發明一或多個實施例之一隨機存取記憶體(RRAM)結構的製造方法的流程圖。
第6~10圖為本發明一實施例之一隨機存取記憶體(RRAM)結構的不同製程步驟的製程剖面圖。
第11圖本發明另一實施例之一隨機存取記憶體(RRAM)結構的剖面圖。
第12~18圖為第11圖之本發明另一實施例之一隨機存取記憶體(RRAM)結構的不同製程步驟的製程剖面圖。
以下以各實施例詳細說明並伴隨著圖式說明之範例，做為本發明之參考依據。在圖式或說明書描述中，相似或相同之部分皆使用相同之圖號。且在圖式中，實施例之形狀或是厚度可擴大，並以簡化或是方便標示。再者，圖式中各元件之部分將以分別描述說明之，值得注意的是，圖中未繪示或描述之元件，為所屬技術領域中具有通常知識者所知的形式。
並且，可於說明書實施例中使用空間相對關係的詞語，例如”下面(beneath)”、”之下(below)”、”低於(lower)”、”之上(above)”、”高於(upper)”和類似的詞語以說明圖式中一元件對另一元件的關係。空間相對關係的詞語係意指除了圖式中描繪的方向之外，還包括元件在使用或操作中的不同方向。舉例來說，如果圖式中元件翻轉，描述為在其他元件”下面(beneath)”或”之下(below)”的元件會位於在其他元件”之上(above)”。因此，實施例的詞語”之下(below)”可包括之上和之下兩個方向。在說明書可使用同樣的空間相對關係描述反向(旋轉90°或位於其他方向)的裝置。
第1圖為本發明實施例之一電阻式隨機存取記憶 體(RRAM)結構10的示意圖。上述RRAM結構10具有連接在一起的一電阻式元件12和一電流控制元件14。上述電阻式元件12包括一電阻材料層(或一介電材料層)，設置於兩個電極之間。在本發明一實施例中，可調整上述電阻材料層的電阻為多重狀態以分別表現不同的邏輯狀態。在本發明另一實施例中，上述電阻式元件12更包括一覆蓋層(capping layer)，設置於上述電阻材料層和其中一個電極之間。
上述RRAM結構10中的上述電流控制元件14為在操作期間用以控制流經上述電阻式元件12的電流的一元件。在本實施例中，上述電流控制元件14為一電晶體(或一選擇電晶體)，例如為一場效電晶體(FET)14。舉例來說，FET 14為一金屬-氧化物-半導體FET(MOS FET)。上述FET 14包括一源極、一閘極和一汲極。上述源極和汲極係設計為不對稱(asymmetrically)。在本實施例中，上述源極和汲極係設計為不對稱，使上述FET於一形成操作(forming operation)期間的電壓降和關閉狀態(off-state)的漏電流一起被最佳化。係分別形成上述源極和汲極，以各自調整上述源極和汲極而達到上述不對稱的結構。更詳細地說，上述源極和汲極彼此之間的不同處為摻雜濃度。在本發明不同實施例中，上述源極和汲極彼此之間的不同處為一摻雜濃度、一摻雜輪廓和一摻雜族群的至少一個。
上述FET 14係電性耦接至上述電阻式元件12。在本發明一實施例中，上述電阻式元件12的一電極係連接至上述FET 14的汲極。在本發明一實施例中，上述FET 14的閘極係連 接至一字元線，且上述電阻式元件12的另一電極係連接至一位元線。
如第1圖所示，上述FET 14的閘極、源極、汲極和基底分別標示為G、S、D和B。在操作期間，上述閘極、源極、汲極和基底的對應電壓分別標示為電壓Vg、Vs、Vd和Vb。並且，在操作期間，流經上述電阻式元件12的電流係標示為電流Id，且從位元線對上述電阻式元件12的一個電極施加的電壓係標示為電壓Vp。上述RRAM結構10具有上述電阻式元件12和上述FET 14，且構成一RRAM晶胞。
在本發明一實施例中，上述RRAM結構10為一兩末端記憶體晶胞，上述FET 14的閘極做為一第一末端，且上述電阻式元件12的一電極做為一第二末端。藉由從字元線對閘極施加的一第一電壓來控制上述第一末端，且藉由從位元線對上述電阻式元件12的一個電極施加的一第二電壓來控制上述第二末端。在本發明一實施例中，源極為接地，且上述FET 14的基底為接地(grounded)或浮接(floating)。
在本發明一實施例中，上述RRAM結構10為一三末端記憶體晶胞，上述三末端包括上述FET 14的閘極做為一第一末端，且上述電阻式元件12的一電極做為一第二末端，且上述FET 14的源極做為一第三末端。特別地，在操作期間，藉由從字元線施加的一第一電壓來控制上述第一末端(閘極)，藉由從位元線施加的一第二電壓來控制上述第二末端，且藉由從源極線施加的一第三電壓控制上述第三末端。在本發明其他實施例中，上述第二末端為接地。上述FET 14的基板(或基底)為接地 或浮接。
第2圖為本發明一實施例之一記憶體結構20，上述記憶體結構具有複數個記憶體晶胞(RRAM結構)10。上述記憶體晶胞係構成耦接至複數個字元線和複數個位元線的一陣列。在本發明一實施例中，字元線24和位元線26係交叉設置。另外，可操作每一個記憶體晶胞10以達到多重電阻狀態且相應至多重位元儲存。在本實施例中，源極線28係用來分別連接記憶體晶胞的源極。可設置上述源極線28使一源極線耦接至一個記憶體晶胞，或者使源極線耦接至記憶體結構20中的記憶體晶胞組。
第3圖為本發明一實施例之一記憶體晶胞(RRAM結構)10的剖面圖，上述記憶體晶胞10包括形成於一基板30上且耦接在一起的一FET 14和一電阻式元件12。本發明一實施例的記憶體晶胞10為第1圖中的RRAM結構10。記憶體晶胞10及其製造方法係於第3圖一起說明。
在本發明一實施例中，上述基板30為一半導體基板，例如一矽基板或其他適當的半導體基板。例如淺溝槽隔絕物(STI)的不同隔絕物32係形成於上述基板30上，且定義不同的主動區。上述FET 14包括一閘極34，設置於上述基板30上。上述閘極包括一閘極介電層和設置於上述閘極介電層上的一閘極。在本發明不同實施例中上述閘極介電層包括一介電材料層，例如一高介電常數材料，氧化矽或其他適當的介電材料。在本發明一實施例中，一閘極介電層包括一界面層和設置於上述界面層上的一高介電材料。在本發明其他實施例中，上述閘 極包括多晶矽、金屬、金屬合金、矽化物或其他適當的導電材料。在本發明一實施例中，上述閘極包括一界面層、一高介電材料和一金屬層。
上述FET 14更包括一源極35和一汲極36，形成於上述基板30中。上述閘極34水平介於上述源極35和上述汲極36之間。上述源極35和上述汲極36為不對稱。不對稱的上述源極35和上述汲極36係定義為上述源極35和上述汲極36在一摻雜濃度、一摻雜輪廓和一摻雜族群的至少一個條件下彼此不同。
不對稱的上述源極35和上述汲極36係分別形成，以各自獨立調整上述源極35和上述汲極36，以成為不對稱的上述源極和汲極結構。在本發明一實施例中，可利用一第一離子植入製程形成上述源極35，可利用一第二離子植入製程形成上述汲極36。上述第二離子植入製程在一摻雜劑量、一植入角度和摻質(摻雜族群)的至少一個條件下與上述第一離子植入製程不同。在本發明一實施例中，上述第一離子植入製程包括於上述基板上形成一第一圖案化遮罩，且利用上述第一圖案化遮罩做為一離子植入遮罩，對上述基板進行上述第一離子植入製程。上述第一圖案化遮罩具有一開口，因而使做為源極的一基板區域不被上述第一圖案化遮罩覆蓋。上述第一圖案化遮罩為利用一微影製程形成的一圖案化光阻層，或利用一微影製程和一蝕刻製程形成的一圖案化硬遮罩層。類似地，上述第二離子植入製程包括於上述基板上形成一第二圖案化遮罩，且利用上述第二圖案化遮罩做為一離子植入遮罩，對上述基板進行上述第二離子植入製程。上述第二圖案化遮罩具有一開口，因而使 做為汲極的一基板區域不被上述第二圖案化遮罩覆蓋。上述第二圖案化遮罩的形成方式和組成係類似於上述第一圖案化遮罩。
在本發明一實施例中，上述源極35具有一第一摻雜濃度，而上述汲極36具有不同於(例如大於)上述第一摻雜濃度的一第二摻雜濃度。在本實施例中，上述第一離子植入製程和上述第二離子植入製程分別具有彼此不同的摻雜濃度。
在本發明另一實施例中，上述源極35具有一第一摻雜輪廓，而上述汲極36具有不同於述第一摻雜輪廓的一第二摻雜輪廓。在本實施例中，上述第一離子植入製程和上述第二離子植入製程分別具有彼此不同的電漿功率及/或離子植入傾斜角度，以達到不同的摻雜輪廓。舉例來說，上述第一離子植入製程具有一離子植入傾斜角度以縮短通道長度。上述第二離子植入製程的離子植入傾斜角度為零度或為不同的傾斜角度。
在本發明另一實施例中，上述源極35和上述汲極36具有不同的族群(摻雜摻質)。在本實施例中，上述FET 14為一n型FET，其具有n型源極和汲極。上述源極35包括一第一摻雜族群，上述第一摻雜族群係擇自由氮、磷和砷組成的族群。上述汲極36包括一第二摻雜族群，上述第二摻雜族群係擇自由氮、磷和砷組成的相同的族群，但上述第二摻雜族群不同於上述第一摻雜族群。舉例來說，上述第一摻雜族群為磷，而上述第二摻雜族群為砷。在本實施例中，上述第一離子植入製程係使用磷做為摻雜族群，而上述第二離子植入製程係使用砷做為摻雜族群。
在本發明另一實施例中，可以摻雜族群、摻雜劑量和離子植入角度的各別組合來調整上述第一和第二離子植入製程。
上述電阻式元件12包括一電阻材料層40，其介於一頂電極42和一底電極44之間。上述電阻材料層40的一特性機制為，利用施加一電壓的方式使其電阻率可於一高電阻狀態和一低電阻狀態(或導電態)之間轉換。在本發明不同實施例中，電阻材料層40可包括一高介電常數(k)材料，例如金屬氧化物、金屬氮氧化物或上述組合。在本實施例中，上述電阻材料層40包括一過渡金屬氧化物(TMO)。在一實施例中，上述電阻材料層40包括氧化鋯。在其他實施例中，上述電阻材料層40包括氧化鉭或氧化鉿。
上述電阻式元件12可更包括一覆蓋層，設置於上述電阻材料層40和其中一個電極之間。在本發明一實施例中，上述覆蓋層包括一導電金屬，其能夠從鄰近的材料奪取氧。在本發明一實施例中，上述覆蓋層包括鈦(Ti)、鉭(Ta)或鉿(Hf)。在本發明另一實施例中，上述覆蓋層包括金屬氧化物。在本發明又一實施例中，可選擇上述覆蓋層和上述電阻材料層40為一導電材料和一電阻材料的一對材料，例如鈦和氧化鋯、鉭和氧化鉭；鈦和氧化鉿；以及鉿和氧化鉿。
上述記憶體晶胞10也包括不同的導電物38，以提供電性繞線和連接。上述電阻式元件12和上述FET 14係藉由一或多個導電物38耦接在一起。在本發明一實施例中，上述FET 14的上述汲極36係連接至上述電阻式元件12的底電極44。上述 FET 14的上述閘極34係連接至字元線24。上述電阻式元件12的頂電極42係連接至上述位元線26。上述FET 14的上述源極35係連接至上述源極線28。上述導電物38為形成於半導體基板上的一內連線結構的不同部分。
第4圖為本發明一實施例之記憶體晶胞10的剖面圖。上述記憶體晶胞10包括形成於基板30中的上述FET 14。特別地，上述FET 14包括形成一摻雜井50中的上述源極35和汲極。係以一第一(導電)類型摻雜上述摻雜井。係以相對於第一(導電)類型的一第二(導電)類型摻雜上述源極35和汲極36。在本實施例中，上述FET 14為一n型FET(nFET)。因此，上述摻雜井50一p型井。上述源極35和汲極36為n型。上述FET 14包括形成於基板30上的閘極34。上述閘極34包括一閘極介電層和設置於上述閘極介電層上的閘極。上述閘極34電性連接至字元線24，且上述源極35電性連接至源極線28。
特別地，上述源極35和上述汲極36為不對稱。上述源極35和上述汲極36在一摻雜濃度、一摻雜輪廓和一摻雜族群的至少一個條件下彼此不同。不對稱的上述源極35和上述汲極36係分別形成，以各自獨立調整上述源極35和上述汲極36，以成為不對稱的上述源極和汲極結構。在本發明一實施例中，可利用一第一離子植入製程形成上述源極35，且可利用一第二離子植入製程形成上述汲極36。上述第二離子植入製程在一摻雜劑量、一植入角度和一摻質(摻雜族群)的至少一個條件下與上述第一離子植入製程不同。第3圖已說明不對稱的上述源極35和上述汲極36。類似的說明在此不再重覆。
上述電阻式元件12係形成於一內連線結構52中。上述內連線結構52包括分佈於例如第一金屬層(M1)、第二金屬層(M2)等複數個金屬層中的金屬線。在本發明一實施例中，第4圖中的上述內連線結構52係顯示五層金屬層，分別為M1、M2、M3、M4、M5。上述說明僅做為實施例，然其並非用以限定本發明，上述內連線結構52可包括更多或更少的金屬層。上述內連線結構52也包括接觸孔插塞物，以提供上述基板30和上述第一金屬層M1之間的連接物。上述接觸孔插塞物係標示為CO。上述內連線結構52也包括介層孔插塞物，以提供上述相鄰金屬層(例如M1和M2)之間的連接物。上述介層孔插塞物係標示為V1、V2、V3，以分別表示介於金屬層M1和M2之間、金屬層M2和M3之間、金屬層M3和M4之間的介層孔插塞物。
上述電阻式元件12係形成於一內連線結構52中，且設置介於兩層金屬層之間。在第4圖顯示的實施例中，上述電阻式元件12係設置於金屬層M4和M5之間。上述電阻式元件12係包括介於頂電極42和底電極44之間的電阻材料層40。上述底電極44係直接接觸至一底介層孔插塞物56，且進一步耦接至上述FET 14的上述汲極36。上述頂電極42係直接接觸至一頂介層孔插塞物58，且進一步耦接至上述位元線26。
上述記憶體晶胞10可包括其他的元件，例如形成於基板30中的淺溝槽隔絕物(STI)，以隔絕不同記憶體晶胞和其他電路裝置。在本發明另一實施例中，源極線28係藉由多種導電物連接至上述源極35，在本實施例中例如為在接觸孔插塞物CO、金屬層M1、介層孔插塞物V1、金屬層M2中的導電物。
第5圖本發明一或多個實施例之一記憶體晶胞(隨機存取記憶體(RRAM)結構)10的製造方法70的流程圖。係利用第3~5圖及其他圖式來說明本發明一或多個實施例之一隨機存取記憶體(RRAM)結構的製造方法70。
上述方法70包括步驟72，於上述基板30中形成隔絕物。在本發明一實施例中，上述隔絕物包括淺溝槽隔絕物(STI)，可利用包括蝕刻和沉積的製程形成上述淺溝槽隔絕物。在形成上述淺溝槽隔絕物(STI)之一實施例中，進行一蝕刻製程以於上述基板中形成溝槽。於上述溝槽中沉積一或多種介電材料。進行例如化學機械研磨法(CMP)的一研磨製程，以平坦化上述基板的表面。形成上述隔絕物之後，係於上述基板30中定義出主動區，用以使RRAM晶胞10和其他元件形成於其上。
上述方法70包括步驟74，利用例如離子植入法之適當製程形成摻雜井50。上述方法70包括步驟76，形成閘極34。在步驟76中，係沉積和圖案化上述閘極材料層以形成閘極34。
上述閘極材料層包括一閘極介電層和一閘極(層)。在本發明一實施例中，上述閘極介電層包括氧化矽、高介電常數(k)材料或其他適當的介電材料。上述閘極(層)包括金屬、多晶矽或其他適當的導電材料。在本發明一實施例中，上述閘極介電層包括一界面層(例如氧化矽)和例如氧化鉿(HfO)或其他適當的金屬氧化物的一高介電材料層。上述閘極(層)包括一金屬(或金屬合金)(層)且可更包括位於上述金屬(層)上的一多晶矽層。
在本發明一實施例中，上述界面層(在本實施例為氧化矽)的形成方式包括熱氧化法、原子層沉積法(ALD)、化學氣相沉積法(CVD)或其他適當的製程。在本發明另一實施例中，上述高介電常數(k)材料層的形成方式包括原子層沉積法(ALD)、金屬有機物化學氣相沉積法(MOCVD)、物理氣相沉積法(PVD)或其他適當的製程。在本發明又一實施例中，上述金屬層的形成方式包括物理氣相沉積法(PVD)、電鍍法(plating)或其他適當的製程。在本發明再一實施例中，上述多晶矽層的形成方式包括、化學氣相沉積法(CVD)或其他適當的製程。
係進一步圖案化已形成的上述閘極材料層以形成閘極34。在本發明一實施例中，圖案化上述閘極材料層包括於上述閘極材料層上形成一圖案化光阻層，使用上述圖案化光阻層做為一蝕刻遮罩而對上述閘極材料層進行一蝕刻製程，且之後利用濕式剝除法或電漿灰化法移除上述圖案化光阻層。在本發明一實施例中，上述蝕刻製程包括使用不同蝕刻劑進行多於一個蝕刻步驟，以蝕刻位於上述閘極材料層中的各別材料。每一個蝕刻劑係設計有效地蝕刻上述各別材料。
上述方法70包括步驟78，形成上述FET 14的不對稱的上述源極35和上述汲極36。上述閘極34係水平介於上述源極35和上述汲極36之間。上述源極35和上述汲極36在一摻雜濃度、一摻雜輪廓和一摻雜族群的至少一個條件下彼此不同。利用不同離子植入製程來形成不對稱的上述源極35和上述汲極36。
不對稱的上述源極35和上述汲極36係分別形成， 以各自獨立調整上述源極35和上述汲極36，以成為不對稱的上述源極和汲極結構。在本發明一實施例中，上述源極35和上述汲極36包括淺摻雜源極和汲極物(LDD source and drain features)，且更包括重摻雜源極和汲極物(HDD source and drain features)。在本實施例中，於形成上述閘極34之後形成淺摻雜源極和汲極物。進一步於上述閘極34的側壁上形成閘極間隙壁。之後，形成重摻雜源極和汲極物。特別地，利用第一離子植入製程來形成淺摻雜源極物，且利用第二離子植入製程來形成淺摻雜汲極物。上述第二離子植入製程在一摻雜劑量、一植入角度和一摻質(摻雜族群)的至少一個條件下與上述第一離子植入製程不同。在本發明一實施例中，上述第一離子植入製程包括於上述基板形成一第一圖案化遮罩，且使用上述第一圖案化遮罩做為一植入遮罩而對上述基板進行上述第一離子植入製程。上述第一圖案化遮罩具有一開口，因而使做為源極的一基板區域不被上述第一圖案化遮罩覆蓋。上述第一圖案化遮罩為利用一微影製程形成的一圖案化光阻層，或利用一微影製程和一蝕刻製程形成的一圖案化硬遮罩層。類似地，上述第二離子植入製程包括於上述基板上形成一第二圖案化遮罩，且利用上述第二圖案化遮罩做為一離子植入遮罩，對上述基板進行上述第二離子植入製程。上述第二圖案化遮罩具有一開口，因而使做為汲極的一基板區域不被上述第二圖案化遮罩覆蓋。上述第二圖案化遮罩的形成方式和組成係類似於上述第一圖案化遮罩。
在本發明一實施例中，上述淺摻雜源極物具有一 第一摻雜濃度，而上述淺摻雜汲極物具有不同於上述第一摻雜濃度的一第二摻雜濃度。在本實施例中，上述第一離子植入製程和上述第二離子植入製程分別具有彼此不同的摻雜濃度。
在本發明另一實施例中，上述淺摻雜源極物具有一第一摻雜輪廓，而上述淺摻雜汲極物具有不同於述第一摻雜輪廓的一第二摻雜輪廓。在本實施例中，上述第一離子植入製程和上述第二離子植入製程分別具有彼此不同的電漿功率及/或離子植入傾斜角度，以達到不同的摻雜輪廓。舉例來說，上述第一離子植入製程具有一離子植入傾斜角度以縮短通道長度。上述第二離子植入製程的離子植入傾斜角度為零度或不同的傾斜角度。
在本發明另一實施例中，上述淺摻雜源極物和上述淺摻雜汲極物具有不同的族群(摻雜摻質)。在本實施例中，上述FET 14為一n型FET，其具有n型源極和汲極。上述淺摻雜源極物包括一第一摻雜族群，上述第一摻雜族群係擇自由氮、磷和砷組成的族群。上述淺摻雜汲極物包括一第二摻雜族群，上述第二摻雜族群係擇自由氮、磷和砷組成的相同的族群，但上述第二摻雜族群不同於上述第一摻雜族群。舉例來說，上述第一摻雜族群為磷，而上述第二摻雜族群為砷。在本實施例中，上述第一離子植入製程係使用磷做為摻雜族群，而上述第二離子植入製程係使用砷做為摻雜族群。
在本發明另一實施例中，可以摻雜族群、摻雜劑量和離子植入角度的各別組合來調整上述第一和第二離子植入製程。
上述方法70包括於上述源極35和上述汲極36上形成矽化物的製程，以降低接觸電阻。可進一步於上述閘極上形成矽化物。在本發明一實施例中，利用包括金屬沉積、退火和蝕刻的製程形成上述矽化物。
上述方法70包括步驟82，利用包括介電質沉積、微影圖案化和蝕刻的適當製程以形成接觸孔插塞物CO。上述方法70包括步驟84，形成不同的內連線物。在本實施例中，步驟84包括形成不同的導電物，包括金屬層M1、介層孔插塞物V1、金屬層M2、介層孔插塞物V2、金屬層M3、介層孔插塞物V3和金屬層M4。在本發明一實施例中，利用一鑲嵌製程來形成包括金屬線和介層孔插塞物的每一層金屬層，上述鑲嵌製程包括介電質沉積、蝕刻形成溝槽、沉積金屬填入溝槽中和進行CMP製程以移除多餘金屬。在本發明另一實施例中，利用沉積金屬、圖案化金屬和介電質沉積之製程來形成每一層金屬層。上述方法70包括步驟86，形成底介層孔插塞物56。在本發明一實施例中，利用一鑲嵌製程來形成底介層孔插塞物56。
上述方法70包括步驟88，形成電阻式元件12。上述電阻式元件12的形成方式包括沉積和圖案化製程以形成底電極44、電阻材料層40和頂電極42。上述方法70包括步驟90，形成頂介層孔插塞物58。在本發明一實施例中，頂介層孔插塞物58，利用另一鑲嵌製程來形成底介層孔插塞物56。
上述方法70包括步驟92，於上述底介層孔插塞物56上形成一金屬線。在本實施例中，上述金屬線位於上述第五金屬層中。在上述第五金屬層中之上述金屬線的形成方式係類 似於在其他金屬層中之上述金屬線的形成方式。舉例來說，利用一鑲嵌製程來形成位於上述底介層孔插塞物56上的上述金屬線。在本發明另一實施例中，利用沉積和圖案化金屬之製程來形成上述金屬線。
進一步利用第6~10圖來說明上述FET 14的不對稱的上述源極35和上述汲極36，上述第6~10圖為本發明一或多個實施例之一FET 14(或部分記憶體晶胞10)的不同製程步驟的製程剖面圖。
請參考第6圖，於基板30上形成FET 14。可形成多個淺溝槽隔絕(STI)物32以定義出主動區。於上述基板30中的一個主動區內形成一摻雜井94。在本實施例中，上述FET 14為一n型FET(nFET)，且上述摻雜井94為一p型井，可利用包括離子植入法的一製程來形成上述摻雜井94。可利用上述沉積和圖案化製程於上述摻雜井94上形成閘極34。上述閘極34包括一閘極介電層34A和閘極34B。
請參考第7圖，利用包括塗佈、曝光和顯影製程(和不同的烘烤製程)的微影製程，於上述基板30上形成一圖案化光阻層96。上述圖案化光阻層96係被圖案化以覆蓋做為汲極36的區域，且上述圖案化光阻層96在做為源極35的區域具有一開口，使源極35不被覆蓋。
使用上述圖案化光阻層96做為一植入遮罩，對上述基板30進行一第一離子植入製程，形成淺摻雜源極(或淺摻雜源極物)35A。調整上述第一離子植入製程以具有一第一摻雜族群、一第一劑量和一第一植入傾斜角度。當上述第一植入傾 斜角度不為零度時，上述淺摻雜源極35A不會對齊上述閘極。
請參考第8圖，於上述基板30上形成一圖案化光阻層98。上述圖案化光阻層98係被圖案化以覆蓋做為源極35的區域，且上述圖案化光阻層98在做為汲極36的區域具有一開口，使汲極36不被覆蓋。
使用上述圖案化光阻層98做為一植入遮罩，對上述基板30進行一第二離子植入製程，形成淺摻雜汲極(或淺摻雜源極物)36A。上述第二離子植入製程不同於上述第一離子植入製程，且調整上述第二離子植入製程以具有一第二摻雜族群、一第二劑量和一第二植入傾斜角度。
當上述淺摻雜源極35A和淺摻雜汲極36A為各自獨立形成且能夠各自獨立調整摻雜族群、摻雜劑量和植入傾斜角度或上述組合，可以調整上述淺摻雜源極35A和淺摻雜汲極36A的其中之一以降低上述FET 14關閉狀態的電阻，而另一個係以相反的方式調整以降低漏電流。舉例來說，上述淺摻雜源極35A係調整具有較高的摻雜濃度、較少的摻雜族群重量(例如氮或磷)、具有一植入傾斜角度(以降低通道長度)或上述組合。相反地，上述淺摻雜汲極36A調整具有較低的摻雜濃度、較多的摻雜族群重量(例如砷)、無植入傾斜角度(零度)或上述組合。因此在本發明不同實施例中形成的上述FET 14具有不同的優點。
在本發明一實施例中，上述FET 14具有擴大的接面崩潰電壓(junction breakdown voltage)，且在形成操作(forming operation)期間能夠承受高的形成電壓(forming voltage)。且因為基板效應(body effect)的減少而降低重置電壓。
請參考第9圖，利用沉積和蝕刻製程，進一步於閘極34的側壁上形成一閘極間隙壁97。上述閘極間隙壁97包括例如氧化矽、氮化矽、其他適當的介電材料或上述組合的一介電材料。上述沉積製程可包括CVD法或其他適當的製程。上述蝕刻製程可包括一非等向性蝕刻法，例如一乾蝕刻法。
請參考第10圖，形成上述閘極間隙壁之後，利用一離子植入製程形成重摻雜源極物35B和重摻雜汲極物36B。可進一步對上述基板30進行一退火製程，一起上述活化重摻雜源極物35B和重摻雜汲極物36B。
第11圖為本發明另一實施例之一記憶體晶胞100(隨機存取記憶體(RRAM)結構100)的剖面圖。上述記憶體晶胞100係類似於上述記憶體晶胞10。舉例來說，上述記憶體晶胞100包括以相同配置耦接在一起的一電阻式元件12和一FET 14。上述FET 14包括以相同方式形成的不對稱的源極和汲極。在第11圖中(一起參考第12~18圖)，源極線28係標示為SL，字元線24係形成於第三金屬層中，且標示為WL(M3)，且位元線26係標示為BL。為了簡單起見，其他類似的說明在此不再重覆。上述電阻式元件12包括電阻材料層40、頂電極42和底電極44，且更包括夾設於上述頂電極42和電阻材料層40之間的一覆蓋層102。上述電阻式元件12係形成於內連線結構52中。圖式係顯示例如介電材料層104、106、108之不同介電材料層。一金屬物110，形成於上述頂電極42上，且上述金屬物110為位於 一金屬層中的一金屬線。在本實施例中，上述金屬物110為位於第五金屬層(M5)中的一金屬線。第12~19圖係進一步說明上述電阻式元件12的結構及其製造方法。上述第12~19圖為本發明一或多個實施例之一記憶體晶胞100的不同製程步驟的製程剖面圖。
請參考第12圖，於基板30上形成FET 14和一部分內連線結構52。上述FET 14具有不對稱的源極和汲極。
請參考第13圖，沉積(例如利用CVD法)和圖案化(利用微影圖案化和蝕刻法)一介電材料層104，以形成底電極介層孔插塞BEVA。上述介電材料層104包括氧化矽、氮化矽或其他適當的介電材料。在後續製程期間。上述介電材料層104也可做為一蝕刻停止層。
請參考第14圖，沉積包括底電極44、電阻材料層40、覆蓋層102和頂電極42的不同材料層。
上述底電極44包括一導電材料。在本發明一實施例中，上述底電極44包括氮化鈦。在本發明另一實施例中，上述底電極44包括氮化鉭或鉑。在本發明其他實施例中，上述底電極44包括其他適當的導電材料，例如鎢、銅、鋁或上述組合。可利用原子層沉積法(ALD)、物理氣相沉積法(PVD)或其他適當的製程形成上述底電極44。
於上述底電極44上沉積上述電阻材料層40。上述電阻材料層40具有一特性機制，利用施加一電壓的方式使其電阻率可於一高電阻狀態和一低電阻狀態(或導電態)之間轉換。在本發明不同實施例中，電阻材料層40可包括金屬氧化物、金 屬氮氧化物或上述組合。在本實施例中，上述電阻材料層40包括一過渡金屬氧化物(TMO)。在一實施例中，上述電阻材料層40包括氧化鋯。在其他實施例中，上述電阻材料層40包括氧化鉭或氧化鉿。可利用適當的製程來形成上述電阻材料層40，例如利用原子層沉積法(ALD)和包含鋯和氧的前驅物。在本發明另一實施例中，可利用物理氣相沉積法(PVD)來形成上述電阻材料層40，例如使用鋯靶材和於PVD腔體中供應氧氣來進行上述物理氣相沉積(PVD)製程。上述電阻材料層40具有一適當的厚度用以改善記憶體元件的性能，包括資料保持時間(retaining time)、資料儲存可靠度(reliable data storage)、容易寫入(writing easiness)。在本發明一實施例中，上述電阻材料層40的厚度範圍約介於20Å至200Å之間。
於上述電阻材料層40上形成覆蓋層102。上述覆蓋層102包括不穩定的一導電金屬，其能夠從鄰近的材料奪取氧。在本實施例中，上述覆蓋層包括鈦，且可利用物理氣相沉積法(PVD)來形成上述覆蓋層。
在本發明其他實施例中，上述覆蓋層102包括鈦(Ti)、鉭(Ta)或鉿(Hf)。在本發明另一實施例中，上述覆蓋層102包括金屬氧化物。在本發明又一實施例中，可選擇上述覆蓋層102和上述電阻材料層40為一導電材料和一電阻材料的一對材料，例如鈦和氧化鋯、鉭和氧化鉭；鈦和氧化鉿；以及鉿和氧化鉿。然而，在本發明其他實施例中，可不需要上述覆蓋層。
於上述覆蓋層102或上述電阻材料層40(如果沒有上述覆蓋層102)上形成頂電極42。在本發明一實施例中，上述 頂電極42包括氮化鉭。可利用物理氣相沉積法(PVD)或其他適當的製程來形成上述頂電極42。在本發明其他實施例中，上述頂電極42包括其他適當的導電材料以將元件電性連接至用於繞線的一內連線結構的其他部分。在本發明其他實施例中，上述頂電極42包括，例如鎢、銅、鋁、摻雜多晶矽或其他適當的導電材料。
請參考第15圖，利用圖案化製程來定義上述頂電極42和上述覆蓋層102。在本發明一實施例中，可利用微影法和蝕刻法的一製程來圖案化上述頂電極42和上述覆蓋層102。舉例來說，於上述頂電極42上沉積一硬遮罩，且利用微影製程和蝕刻製程圖案化上述硬遮罩。然後從上述硬遮罩的開口中蝕刻不同的材料層(上述頂電極和上述覆蓋層)。調整上述蝕刻製程以停止在上述電阻材料層40上。上述硬遮罩做為一蝕刻遮罩，且上述硬遮罩可包括氧化矽、氮化矽或其他適當的導電材料。在本發明另一實施例中，可使用一圖案化光阻層做為一蝕刻遮罩。
請參考第16圖，可利用微影法和蝕刻法的一製程來圖案化上述電阻材料層40和上述底電極44。舉例來說，沉積一硬遮罩，且利用微影製程和蝕刻製程圖案化上述硬遮罩。然後從上述硬遮罩的開口中蝕刻上述電阻材料層40和上述底電極44。在本發明另一實施例中，可使用一圖案化光阻層做為一蝕刻遮罩。調整上述蝕刻製程以停止在上述介電材料層104上。
請參考第17圖，於上述電阻式元件12上形成介電材料層106。可利用化學氣相沉積法(CVD)沉積上述介電材料層 106。上述介電材料層106包括氧化矽、氮化矽或其他適當的介電材料。上述介電材料層106可做為後續蝕刻製程的蝕刻停止層。
沉積另一層介電材料層108，且進一步圖案化上述介電材料層108以形成頂電極介層孔TEVA。上述介電材料層108包括氧化矽、低介電常數(k)材料或其他適當的介電材料。可使用CVD法、旋轉塗佈法或其他適當的方式來形成介電材料層108。可進一步進行CMP製程以平坦化頂面。可利用微影法和蝕刻法的一製程來上述頂電極介層孔。
請參考第18圖，可使用PVD法或其他適當的方式於上述頂電極介層孔中沉積一導電材料。進行另一CMP製程以移除位於上述介電材料層106上方之多餘的導電材料，以形成導電物(金屬物)110。
在本發明一實施例中，導電物(金屬物)110為位於相應金屬層的一金屬物(本實施例中為第五金屬層)。係利用鑲嵌製程來積集上述頂電極介層孔和上述導電物(金屬物)110，以形成金屬線且於相同金屬層中同時形成其他金屬線。在本發明一實施例中，上述導電物(金屬物)110包括銅，且利用包含PVD法的製程沉積上述導電物(金屬物)110，以形成一銅種晶層，且利用電鍍法以銅填充上述頂電極介層孔。可於形成上述導電物(金屬物)110之前於上述頂電極介層孔的側壁上形成例如氮化鈦的一襯墊層。上述導電物(金屬物)110係連接至上述位元線。
本發明揭露之一實施例係提供一種電阻式隨機存 取記憶體結構。上述電阻式隨機存取記憶體結構包括一電阻式元件，形成於一半導體基板上，且設計用於儲存資料；以及一場效電晶體，形成於上述半導體基板上，且耦合至上述電阻式元件。上述場效電晶體包括不對稱的一源極和一汲極。上述電阻式元件包括一電阻材料層，且更包括一第一電極和一第二電極，藉由上述電阻材料層隔開。
本發明揭露之另一實施例係提供一種電阻式隨機存取記憶體結構。上述電阻式隨機存取記憶體結構，包括一電阻式元件，形成於一半導體基板上；以及一場效電晶體，耦合至上述電阻式元件。上述電阻式元件包括用於儲存資料的一電阻材料層，以及藉由上述電阻材料層隔開的一頂電極和一底電極。上述場效電晶體包括一閘極，設置於上述半導體基板上，以及一源極和一汲極，位於上述半導體基板中，且設置於上述閘極的兩側。上述源極和上述汲極不對稱。
本發明揭露之又一實施例係提供一種電阻式隨機存取記憶體結構的製造方法，其中上述電阻式隨機存取記憶體晶胞包括耦合在一起的一場效電晶體和一電阻式元件。上述電阻式隨機存取記憶體結構的製造方法包括於一半導體基板上形成上述場效電晶體的一閘極；進行一第一離子植入製程，以於上述半導體基板中形成上述場效電晶體的一源極；進行一第二離子植入製程，以於上述半導體基板中形成上述場效電晶體的一汲極，其中上述第二離子植入製程不同於上述第一離子植入製程；以及形成上述電阻式元件，用以電性耦合至上述場效電晶體。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何該發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定為準。
100‧‧‧電阻式隨機存取記憶體(RRAM)結構
12‧‧‧電阻式元件
14‧‧‧電流控制元件
30‧‧‧基板
32‧‧‧隔絕物
34‧‧‧閘極
35‧‧‧源極
36‧‧‧汲極
40‧‧‧電阻材料層
42‧‧‧頂電極
44‧‧‧底電極
52‧‧‧內連線結構
94‧‧‧摻雜井
102‧‧‧覆蓋層
104、106、108‧‧‧介電材料層
110‧‧‧金屬物
M1、M2、M3、M4‧‧‧金屬層
CO‧‧‧接觸孔插塞物
V1、V2、V3‧‧‧介層孔插塞物
SL‧‧‧源極線
BL‧‧‧位元線
WL‧‧‧字元線

Claims (10)

  1. 一種電阻式隨機存取記憶體結構，包括：一電阻式元件，形成於一半導體基板上，且設計用於儲存資料，其中該電阻式元件包括：一電阻材料層；以及一第一電極和一第二電極，藉由該電阻材料層隔開；以及一場效電晶體，形成於該半導體基板上，且耦合至該電阻式元件，其中該場效電晶體包括不對稱的一源極和一汲極。
  2. 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該場效電晶體更包括：一通道區，形成於該半導體基板中；以及一閘極，垂直設置於該通道區上方，且水平介於該源極和該汲極之間，其中該場效電晶體的該源極和該汲極更包括不對稱的一淺摻雜源極物和一淺摻雜汲極物。
  3. 如申請專利範圍第2項所述之電阻式隨機存取記憶體結構，其中該淺摻雜源極物具有一第一摻雜濃度；以及該淺摻雜汲極物具有不同於該第一摻雜濃度的一第二摻雜濃度，或者其中該淺摻雜源極物具有一第一摻雜族群；以及該淺摻雜汲極物具有不同於該第一摻雜族群的一第二摻 雜族群，或者其中該淺摻雜源極物具有一第一摻雜輪廓；以及該淺摻雜汲極物具有不同於該第一摻雜輪廓的一第二摻雜輪廓，且其中該第一摻雜族群擇自由氮、磷和砷組成的族群選擇的其中一個，且該第二摻雜族群擇自由氮、磷和砷組成的族群選擇的另一個。
  4. 如申請專利範圍第3項所述之電阻式隨機存取記憶體結構，其中該電阻式元件更包括一覆蓋層，設置於該電阻材料層和該第一和第二電極的其中之一之間。
  5. 如申請專利範圍第4項所述之電阻式隨機存取記憶體結構，其中該覆蓋層和該電阻材料層為一對材料，且該對材料係擇自由鈦和氧化鋯、鉭和氧化鉭；鈦和氧化鉿；以及鉿和氧化鉿組成的族群。
  6. 如申請專利範圍第1項所述之電阻式隨機存取記憶體結構，其中該場效電晶體的該汲極連接至該電阻式元件的該第一電極。
  7. 如申請專利範圍第6項所述之電阻式隨機存取記憶體結構，其中該第二電極係連接至一位元線；該電阻式元件的該源極係連接至一源極線；以及該電阻式元件的一閘極係連接至一字元線。
  8. 一種電阻式隨機存取記憶體結構的製造方法，其中該電阻式隨機存取記憶體結構包括耦合在一起的一場效電晶體和一電阻式元件，該電阻式隨機存取記憶體結構的製 造方法包括下列步驟：於一半導體基板上形成該場效電晶體的一閘極；進行一第一離子植入製程，以於該半導體基板中形成該場效電晶體的一源極；進行一第二離子植入製程，以於該半導體基板中形成該場效電晶體的一汲極，其中該第二離子植入製程不同於該第一離子植入製程；以及形成該電阻式元件，用以電性耦合至該場效電晶體。
  9. 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構的製造方法，其中進行該第一離子植入製程包括利用一第一摻雜劑量進行該第一離子植入製程；以及進行該第二離子植入製程包括利用不同於該第一摻雜劑量的一第二摻雜劑量進行該第二離子植入製程。
  10. 如申請專利範圍第8項所述之電阻式隨機存取記憶體結構的製造方法，其中進行該第一離子植入製程包括：於該半導體基板上形成一第一圖案化遮罩，該第一圖案化遮罩具有一第一開口，因而使源極的一第一區域不被該第一圖案化遮罩覆蓋；使用該第一圖案化遮罩做為一第一離子植入遮罩，對半導體基板施加該第一離子植入製程；以及進行該第二離子植入製程包括：於該半導體基板上形成一第二圖案化遮罩，該第一圖案 化遮罩具有一第二開口，因而使汲極的一第二區域不被該第二圖案化遮罩覆蓋；使用該第二圖案化遮罩做為一第二離子植入遮罩，對半導體基板施加該第二離子植入製程。
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