JPH10154792A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH10154792A JPH10154792A JP8310935A JP31093596A JPH10154792A JP H10154792 A JPH10154792 A JP H10154792A JP 8310935 A JP8310935 A JP 8310935A JP 31093596 A JP31093596 A JP 31093596A JP H10154792 A JPH10154792 A JP H10154792A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 比抵抗の小さいゲート電極とアルミ電極とで
容量素子を形成することにより高特性の容量素子を簡単
な工程で組み込むこと。 【解決手段】 ポリシリコン層／シリサイド膜からなる
ゲート電極１６を形成し、同時に容量素子１の下部電極
２１を形成する。シリサイド膜の上をＴＥＯＳ膜３２、
シリコン窒化膜３３で被覆し、ＴＥＯＳ膜３２とシリコ
ン窒化膜３３を誘電体とする。絶縁膜を開口し、アルミ
電極材料により容量素子１１の上部電極２２を形成す
る。
容量素子を形成することにより高特性の容量素子を簡単
な工程で組み込むこと。 【解決手段】 ポリシリコン層／シリサイド膜からなる
ゲート電極１６を形成し、同時に容量素子１の下部電極
２１を形成する。シリサイド膜の上をＴＥＯＳ膜３２、
シリコン窒化膜３３で被覆し、ＴＥＯＳ膜３２とシリコ
ン窒化膜３３を誘電体とする。絶縁膜を開口し、アルミ
電極材料により容量素子１１の上部電極２２を形成す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ型集積回路
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
【０００２】
【従来の技術】集積回路に組み込む容量素子として最も
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平０３−６９１５２号
に記載されているように、酸化膜を誘電体として用いる
ＭＯＳ型、シリコン窒化膜を誘電体として用いるＭＩＳ
型、対向電極として両方とも電極配線材料を用いるＭＩ
Ｍ型の構成が考えられている。
簡便な構造はＰＮ接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平０３−６９１５２号
に記載されているように、酸化膜を誘電体として用いる
ＭＯＳ型、シリコン窒化膜を誘電体として用いるＭＩＳ
型、対向電極として両方とも電極配線材料を用いるＭＩ
Ｍ型の構成が考えられている。
【０００３】ＭＩＳ型の構成は、図７（Ａ）に示すよう
に、Ｎ＋拡散層１を下部電極としてその上にシリコン窒
化膜２を形成し、その上に上部電極３を形成した構成で
ある。ＭＩＭ型の構成は、図７（Ｂ）に示すように、電
極配線層の一部を下部電極４としその上にシリコン窒化
膜５を形成し、更にその上に電極配線層にて上部電極６
を形成したものである。
に、Ｎ＋拡散層１を下部電極としてその上にシリコン窒
化膜２を形成し、その上に上部電極３を形成した構成で
ある。ＭＩＭ型の構成は、図７（Ｂ）に示すように、電
極配線層の一部を下部電極４としその上にシリコン窒化
膜５を形成し、更にその上に電極配線層にて上部電極６
を形成したものである。
【０００４】これらの容量素子は、たとえばスイッチト
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルＬＳＩにも組み込みたい要求が強い。
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルＬＳＩにも組み込みたい要求が強い。
【０００５】
【発明が解決しようとする課題】しかしながら、ますま
す複雑化・高集積化するＬＳＩプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
す複雑化・高集積化するＬＳＩプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
【０００６】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、ゲート電極と容量素子の
下部電極とを同時に形成し、ゲート電極を被覆する第１
の絶縁膜と誘電体薄膜を全体に堆積し、そして第１の絶
縁膜と誘電体薄膜とを容量素子の誘電体とするように上
部電極を設けることにより、工程を簡略化しつつ容量素
子以外の素子をも誘電体薄膜で被覆して素子の信頼性を
向上できる集積回路を提供するものである。
の課題に鑑み成されたもので、ゲート電極と容量素子の
下部電極とを同時に形成し、ゲート電極を被覆する第１
の絶縁膜と誘電体薄膜を全体に堆積し、そして第１の絶
縁膜と誘電体薄膜とを容量素子の誘電体とするように上
部電極を設けることにより、工程を簡略化しつつ容量素
子以外の素子をも誘電体薄膜で被覆して素子の信頼性を
向上できる集積回路を提供するものである。
【０００７】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。図１は本発明の集積
回路の一例を示す断面図であり、容量素子１１、フラッ
シュ型のメモリ素子１２、およびＮチャンネルＭＯＳ素
子１３を集積化した例である。同図において、１４はＰ
型の半導体層を示し、１５は半導体層１４の表面を選択
酸化することにより形成した素子分離用のＬＯＣＯＳ酸
化膜、１６はＭＯＳ素子１３のゲート電極、１７はＭＯ
Ｓ素子１３のＮ型ソース・ドレイン領域、１８はフラッ
シュ型メモリ素子１２の浮遊ゲート電極、１９は浮遊ゲ
ート電極１８上に位置するコントロールゲート、２０は
Ｎ型のソース・ドレイン領域、２１は容量素子１１の下
部電極、２２は容量素子１２の上部電極、２３は層間絶
縁膜、２４は１層目のアルミ電極、２５は２層目のアル
ミ電極である。層間絶縁膜２３は、ＴＥＯＳ膜２３ａ／
ＳＯＧ膜２３ｂ／ＴＥＯＳ膜２３ｃの３層構造を具備す
る。
面を参照しながら詳細に説明する。図１は本発明の集積
回路の一例を示す断面図であり、容量素子１１、フラッ
シュ型のメモリ素子１２、およびＮチャンネルＭＯＳ素
子１３を集積化した例である。同図において、１４はＰ
型の半導体層を示し、１５は半導体層１４の表面を選択
酸化することにより形成した素子分離用のＬＯＣＯＳ酸
化膜、１６はＭＯＳ素子１３のゲート電極、１７はＭＯ
Ｓ素子１３のＮ型ソース・ドレイン領域、１８はフラッ
シュ型メモリ素子１２の浮遊ゲート電極、１９は浮遊ゲ
ート電極１８上に位置するコントロールゲート、２０は
Ｎ型のソース・ドレイン領域、２１は容量素子１１の下
部電極、２２は容量素子１２の上部電極、２３は層間絶
縁膜、２４は１層目のアルミ電極、２５は２層目のアル
ミ電極である。層間絶縁膜２３は、ＴＥＯＳ膜２３ａ／
ＳＯＧ膜２３ｂ／ＴＥＯＳ膜２３ｃの３層構造を具備す
る。
【０００８】ゲート電極１６、コントロールゲート１
９、及び下部電極２１は、膜厚１５００Å程度のポリシ
リコン層３０と、ゲート抵抗を低減する為の、ポリシリ
コン層３０の上に形成した膜厚１５００Å程度のタング
ステンシリサイド膜（ＷＳｉ）３１とから成る。シリサ
イド膜３１の上はシリサイド膜３１の酸化を防止するた
めに膜厚１００Å程度のＴＥＯＳ酸化膜３２（第１の絶
縁膜）が被覆し、さらにＴＥＯＳ酸化膜３２の上に膜厚
３００Å程度のシリコン窒化膜３３が被覆する。シリコ
ン窒化膜３３の上部は更にＢＰＳＧ膜等の絶縁膜３４
（第２の絶縁膜）が被覆する。
９、及び下部電極２１は、膜厚１５００Å程度のポリシ
リコン層３０と、ゲート抵抗を低減する為の、ポリシリ
コン層３０の上に形成した膜厚１５００Å程度のタング
ステンシリサイド膜（ＷＳｉ）３１とから成る。シリサ
イド膜３１の上はシリサイド膜３１の酸化を防止するた
めに膜厚１００Å程度のＴＥＯＳ酸化膜３２（第１の絶
縁膜）が被覆し、さらにＴＥＯＳ酸化膜３２の上に膜厚
３００Å程度のシリコン窒化膜３３が被覆する。シリコ
ン窒化膜３３の上部は更にＢＰＳＧ膜等の絶縁膜３４
（第２の絶縁膜）が被覆する。
【０００９】ＴＥＯＳ酸化膜３２とシリコン窒化膜３３
とは電極２４のコンタクトホールを除いて基板の略全表
面を被覆しており、同時に下部電極２１の上部も同様の
積層構造で被覆する。そして、絶縁膜３４に形成した開
口部で上部電極２２と下部電極２１がＴＥＯＳ酸化膜３
２とシリコン窒化膜３３を挟むことで容量素子１１を形
成している。
とは電極２４のコンタクトホールを除いて基板の略全表
面を被覆しており、同時に下部電極２１の上部も同様の
積層構造で被覆する。そして、絶縁膜３４に形成した開
口部で上部電極２２と下部電極２１がＴＥＯＳ酸化膜３
２とシリコン窒化膜３３を挟むことで容量素子１１を形
成している。
【００１０】斯かる構成は、以下の如き製造方法によっ
て得ることができる。先ず図２（Ａ）を参照して、Ｐ型
半導体層１１表面に膜厚数百Åの酸化膜３８を形成し、
その上にＣＶＤ法によりシリコン窒化膜を堆積し、これ
をパターニングして耐酸化膜４０を形成する。チャンネ
ルストップ領域の形成などを行った後、基板全体を数時
間熱酸化することにより素子分離用のＬＯＣＯＳ酸化膜
１５を形成する。
て得ることができる。先ず図２（Ａ）を参照して、Ｐ型
半導体層１１表面に膜厚数百Åの酸化膜３８を形成し、
その上にＣＶＤ法によりシリコン窒化膜を堆積し、これ
をパターニングして耐酸化膜４０を形成する。チャンネ
ルストップ領域の形成などを行った後、基板全体を数時
間熱酸化することにより素子分離用のＬＯＣＯＳ酸化膜
１５を形成する。
【００１１】図２（Ｂ）を参照して、耐酸化膜４０を除
去し、ＬＯＣＯＳ酸化膜１５で囲まれた素子領域表面の
酸化膜３８を除去し、その表面を再度酸化して清浄な膜
厚１５０Å程度のゲート酸化膜３９を形成する。その上
にＣＶＤ法によりポリシリコン層を堆積し、リンドープ
した後ポリシリコン層の上にシリコン窒化膜等の耐酸化
膜を形成する。該耐酸化膜をエッチングして開口部を形
成し、浮遊ゲート電極１８に相当するポリシリコン層表
面を選択酸化して膜厚１０００〜２０００Åの比較的厚
い酸化膜４１を形成する。そして耐酸化膜を除去し、前
記比較的厚い酸化膜をマスクとして下のポリシリコン層
をエッチングすることでメモリ素子１２の浮遊ゲート電
極１８を形成する。
去し、ＬＯＣＯＳ酸化膜１５で囲まれた素子領域表面の
酸化膜３８を除去し、その表面を再度酸化して清浄な膜
厚１５０Å程度のゲート酸化膜３９を形成する。その上
にＣＶＤ法によりポリシリコン層を堆積し、リンドープ
した後ポリシリコン層の上にシリコン窒化膜等の耐酸化
膜を形成する。該耐酸化膜をエッチングして開口部を形
成し、浮遊ゲート電極１８に相当するポリシリコン層表
面を選択酸化して膜厚１０００〜２０００Åの比較的厚
い酸化膜４１を形成する。そして耐酸化膜を除去し、前
記比較的厚い酸化膜をマスクとして下のポリシリコン層
をエッチングすることでメモリ素子１２の浮遊ゲート電
極１８を形成する。
【００１２】図３（Ａ）を参照して、ＬＯＣＯＳ酸化膜
１５で囲まれた素子領域表面に２回目のゲート酸化膜を
形成し、ポリシリコン層３０の堆積、リンドープ、タン
グステンシリサイド膜３１の堆積、ポリシリコン層３０
とシリサイド膜３１とのホトエッチングにより、ＭＯＳ
素子１３のゲート電極１６、メモリ素子１２のコントロ
ールゲート１９、及び容量素子１１の下部電極２１を形
成する。次いで、ゲート電極をマスクとしてリンのイオ
ン注入を行う事によりＮ型のソース・ドレイン領域１
７、２０を形成する。そして、ゲート電極１６等を被覆
するように全面にＣＶＤ法によりＮＳＧ膜を堆積し、こ
れを異方性で全面エッチバックすることによりゲート電
極１６の両脇にスペーサ４２を形成する。容量素子の下
部電極２１の両脇にも同様にスペーサ４２が形成され
る。
１５で囲まれた素子領域表面に２回目のゲート酸化膜を
形成し、ポリシリコン層３０の堆積、リンドープ、タン
グステンシリサイド膜３１の堆積、ポリシリコン層３０
とシリサイド膜３１とのホトエッチングにより、ＭＯＳ
素子１３のゲート電極１６、メモリ素子１２のコントロ
ールゲート１９、及び容量素子１１の下部電極２１を形
成する。次いで、ゲート電極をマスクとしてリンのイオ
ン注入を行う事によりＮ型のソース・ドレイン領域１
７、２０を形成する。そして、ゲート電極１６等を被覆
するように全面にＣＶＤ法によりＮＳＧ膜を堆積し、こ
れを異方性で全面エッチバックすることによりゲート電
極１６の両脇にスペーサ４２を形成する。容量素子の下
部電極２１の両脇にも同様にスペーサ４２が形成され
る。
【００１３】図３（Ｂ）を参照して、表面のシリサイド
膜３１を酸化から保護するために、全面に減圧ＣＶＤ法
により膜厚１００Å程度のＴＥＯＳ酸化膜３２を形成
し、更に表面からヒ素をソース・ドレイン領域１７、２
０に重ねてイオン注入し、不純物を活性化するための数
百℃の熱処理を１時間程度行う。そして全面に減圧ＣＶ
Ｄ法により膜厚３００Å程度のシリコン窒化膜３３を形
成する。
膜３１を酸化から保護するために、全面に減圧ＣＶＤ法
により膜厚１００Å程度のＴＥＯＳ酸化膜３２を形成
し、更に表面からヒ素をソース・ドレイン領域１７、２
０に重ねてイオン注入し、不純物を活性化するための数
百℃の熱処理を１時間程度行う。そして全面に減圧ＣＶ
Ｄ法により膜厚３００Å程度のシリコン窒化膜３３を形
成する。
【００１４】図４を参照して、全面にＢＰＳＧ膜を堆積
して絶縁膜３４とし、平坦化の為の熱処理を行った後、
ホトエッチングにより先ず容量素子１１部のシリコン窒
化膜３３を露出する開口部を形成し、レジストマスクを
変更した後、今度はソース・ドレイン領域の表面を露出
するコンタクトホール、およびコントロールゲート１と
ゲート電極上のコンタクト孔（図示せず）を形成する。
このエッチングは、ＢＰＳＧ膜３４、シリコン窒化膜３
３、ＴＥＯＳ膜３２を順次エッチングガスを切り替える
ことで連続的に行う。そしてスパッタ法によりアルミニ
ウム材料を堆積し、これをパターニングすることにより
１層目電極２４と容量素子１１の上部電極２２を形成す
る。
して絶縁膜３４とし、平坦化の為の熱処理を行った後、
ホトエッチングにより先ず容量素子１１部のシリコン窒
化膜３３を露出する開口部を形成し、レジストマスクを
変更した後、今度はソース・ドレイン領域の表面を露出
するコンタクトホール、およびコントロールゲート１と
ゲート電極上のコンタクト孔（図示せず）を形成する。
このエッチングは、ＢＰＳＧ膜３４、シリコン窒化膜３
３、ＴＥＯＳ膜３２を順次エッチングガスを切り替える
ことで連続的に行う。そしてスパッタ法によりアルミニ
ウム材料を堆積し、これをパターニングすることにより
１層目電極２４と容量素子１１の上部電極２２を形成す
る。
【００１５】図５を参照して、１層目電極２４の上にプ
ラズマＣＶＤ法により膜厚７０００Å程度のＴＥＯＳ酸
化膜２３ａを形成し、次いでＳＯＧ膜２３ｂをスピンオ
ンコートにより形成し、再度プラズマＣＶＤ法によりＴ
ＥＯＳ酸化膜２３ｃを形成して層間絶縁膜２３とし、必
要に応じて層間絶縁膜２３にスルーホールを形成した後
に２層目電極２５を形成する。
ラズマＣＶＤ法により膜厚７０００Å程度のＴＥＯＳ酸
化膜２３ａを形成し、次いでＳＯＧ膜２３ｂをスピンオ
ンコートにより形成し、再度プラズマＣＶＤ法によりＴ
ＥＯＳ酸化膜２３ｃを形成して層間絶縁膜２３とし、必
要に応じて層間絶縁膜２３にスルーホールを形成した後
に２層目電極２５を形成する。
【００１６】以上に説明した本発明によれば、ゲート電
極１６の形成と同時に容量素子の下部電極２１を、１層
目アルミ電極２４の形成と同時に上部電極２２を形成す
るので、工程を簡素化することができる。特に図１に示
したスプリット型のフラッシュメモリ素子では、２層ポ
リシリコンプロセスとなるものの、浮遊ゲート電極１８
とコントロールゲートとの間に厚い酸化膜４１を有する
ので容量素子２１として利用するのが難しいので、本願
の手法が有効となる。
極１６の形成と同時に容量素子の下部電極２１を、１層
目アルミ電極２４の形成と同時に上部電極２２を形成す
るので、工程を簡素化することができる。特に図１に示
したスプリット型のフラッシュメモリ素子では、２層ポ
リシリコンプロセスとなるものの、浮遊ゲート電極１８
とコントロールゲートとの間に厚い酸化膜４１を有する
ので容量素子２１として利用するのが難しいので、本願
の手法が有効となる。
【００１７】また、下部電極２１として高融点金属であ
るシリサイド膜３１を、上部電極２２としてアルミ配線
材料を用いることができるので、容量素子１１の直列抵
抗を極めて小さくすることが可能である。さらに、シリ
サイド膜３１の表面をＴＥＯＳ膜３２とシリコン窒化膜
３３で被覆するので、シリサイド膜３１を酸化性の雰囲
気から確実に保護することができ、シリサイド膜３１の
グレインが成長することによるポリシリコン層からの剥
離を防止できる。同じ効果を得るのにＴＥＯＳ膜３２単
体では５００Å程度の膜厚を必要とするのに対し、上部
を耐酸化膜であるシリコン窒化膜３３で被覆するので膜
厚を１００Åと極めて薄くすることができる。容量素子
１１においてはＴＥＯＳ膜３２とシリコン窒化膜３３と
の積層膜が誘電体薄膜となるが、ＴＥＯＳ膜３２の誘電
率はシリコン窒化膜３３の約半分しかない。従ってＴＥ
ＯＳ膜３２を薄くすれば、容量素子１１の単位面積当た
りの容量値を大きくすることができる。
るシリサイド膜３１を、上部電極２２としてアルミ配線
材料を用いることができるので、容量素子１１の直列抵
抗を極めて小さくすることが可能である。さらに、シリ
サイド膜３１の表面をＴＥＯＳ膜３２とシリコン窒化膜
３３で被覆するので、シリサイド膜３１を酸化性の雰囲
気から確実に保護することができ、シリサイド膜３１の
グレインが成長することによるポリシリコン層からの剥
離を防止できる。同じ効果を得るのにＴＥＯＳ膜３２単
体では５００Å程度の膜厚を必要とするのに対し、上部
を耐酸化膜であるシリコン窒化膜３３で被覆するので膜
厚を１００Åと極めて薄くすることができる。容量素子
１１においてはＴＥＯＳ膜３２とシリコン窒化膜３３と
の積層膜が誘電体薄膜となるが、ＴＥＯＳ膜３２の誘電
率はシリコン窒化膜３３の約半分しかない。従ってＴＥ
ＯＳ膜３２を薄くすれば、容量素子１１の単位面積当た
りの容量値を大きくすることができる。
【００１８】そして更に、シリコン窒化膜３３が全素子
を被覆することで、例えば層間絶縁膜２３のＳＯＧ膜２
３ｂから侵入する水分に対してパッシベーション効果を
持たせることができ、特にＮチャンネル型ＭＯＳ素子１
３でホットキャリアの寿命を増大できるものである。図
６は本発明の第２の実施例を示す断面図である。図１と
同じ箇所には同じ符号を伏して説明を省略する。異なる
のは、ＢＰＳＧ膜とシリコン窒化膜との選択性を利用し
てメモリ素子１２上部の絶縁膜３４を開口し、シリコン
窒化膜３３上に電界電極４３を設置することである。電
界電極４３には負の電界を印加してある。また、図４の
工程の後、層間絶縁膜２３にスルーホールを形成すると
同時にコントロールゲート１９上の開口を形成し、２層
目電極２５の形成と同時に電界電極４３を設置してい
る。
を被覆することで、例えば層間絶縁膜２３のＳＯＧ膜２
３ｂから侵入する水分に対してパッシベーション効果を
持たせることができ、特にＮチャンネル型ＭＯＳ素子１
３でホットキャリアの寿命を増大できるものである。図
６は本発明の第２の実施例を示す断面図である。図１と
同じ箇所には同じ符号を伏して説明を省略する。異なる
のは、ＢＰＳＧ膜とシリコン窒化膜との選択性を利用し
てメモリ素子１２上部の絶縁膜３４を開口し、シリコン
窒化膜３３上に電界電極４３を設置することである。電
界電極４３には負の電界を印加してある。また、図４の
工程の後、層間絶縁膜２３にスルーホールを形成すると
同時にコントロールゲート１９上の開口を形成し、２層
目電極２５の形成と同時に電界電極４３を設置してい
る。
【００１９】フラッシュ型のメモリ素子１２は浮遊ゲー
ト電極１８に電荷（電子）を注入し、浮遊ゲート電極１
８とその周囲の絶縁膜とのエネルギー障壁により注入し
た電荷を蓄積することにより情報を記憶するものであり
が、蓄積した電荷は時間と共にある一定の確率で放出・
消滅する。この実施例では、電界電極４３で負の電界を
印加することにより、負の電荷と蓄積電荷（電子）の電
荷とが反発することから、電荷を浮遊ゲート電極１８内
部に閉じこめることができる。したがってメモリ素子１
２の記憶情報の保持時間を大幅にのばすことが可能であ
る。
ト電極１８に電荷（電子）を注入し、浮遊ゲート電極１
８とその周囲の絶縁膜とのエネルギー障壁により注入し
た電荷を蓄積することにより情報を記憶するものであり
が、蓄積した電荷は時間と共にある一定の確率で放出・
消滅する。この実施例では、電界電極４３で負の電界を
印加することにより、負の電荷と蓄積電荷（電子）の電
荷とが反発することから、電荷を浮遊ゲート電極１８内
部に閉じこめることができる。したがってメモリ素子１
２の記憶情報の保持時間を大幅にのばすことが可能であ
る。
【００２０】
【発明の効果】以上に説明した通り、本発明によれば、
シリサイド構造のゲート電極１６を下部電極２１、アル
ミ電極を上部電極２２として構成するので、製造工程を
簡素化できる利点を有する。また、シリサイドにより比
抵抗が小さい電極層を用いることができるので、容量素
子の直列抵抗を大幅に減じることができる利点を有す
る。
シリサイド構造のゲート電極１６を下部電極２１、アル
ミ電極を上部電極２２として構成するので、製造工程を
簡素化できる利点を有する。また、シリサイドにより比
抵抗が小さい電極層を用いることができるので、容量素
子の直列抵抗を大幅に減じることができる利点を有す
る。
【００２１】また、誘電体膜の一部にＴＥＯＳ膜３２を
用いるものの、その上をシリコン窒化膜３３で被覆する
ことによりその膜厚を極めて薄くできるので、単位面積
当たりの容量値が大きな素子を組み込むことが可能であ
る利点を有する。そして、素子全体をシリコン窒化膜３
３で被覆するので、水分に対するパッシベーション効果
を得ることができ、集積回路の信頼性を増大できる利点
をも有する。
用いるものの、その上をシリコン窒化膜３３で被覆する
ことによりその膜厚を極めて薄くできるので、単位面積
当たりの容量値が大きな素子を組み込むことが可能であ
る利点を有する。そして、素子全体をシリコン窒化膜３
３で被覆するので、水分に対するパッシベーション効果
を得ることができ、集積回路の信頼性を増大できる利点
をも有する。
【図１】本発明を説明するための断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/792
Claims (4)
- 【請求項１】 ＬＯＣＯＳ酸化膜で囲まれた素子領域の
表面に形成した浮遊ゲート電極と、 前記浮遊ゲート電極の上に形成した比較的厚い絶縁膜
と、 前記素子領域の表面と前記比較的厚い絶縁膜の上に跨る
ように形成したコントロールゲート電極と、 前記コントロールゲート電極と同時的に前記ＬＯＣＯＳ
酸化膜上に形成した、容量素子の下部電極と、 前記コントロールゲート電極と前記下部電極の上を被覆
する第１の絶縁膜及び第１の絶縁膜の上を被覆する誘電
体薄膜と、 前記誘電体薄膜の上を被覆する第２の絶縁膜と、 前記下部電極の上部で前記誘電体薄膜の表面を露出す
る、前記第２の絶縁膜の開口部と、 前記開口部で前記下部電極と対向する上部電極と、を具
備することを特徴とする半導体集積回路。 - 【請求項２】一導電型の半導体層の表面を選択酸化して
ＬＯＣＯＳ絶縁膜を形成する工程と、 前記ＬＯＣＯＳ酸化膜で囲まれた前記一導電型の半導体
層の表面に浮遊ゲート電極を形成する工程と、 前記半導体層の上と前記浮遊ゲート電極の上を跨るよう
にコントロールゲート電極を形成し、前記ＬＯＣＯＳ酸
化膜の上には容量素子の下部電極を形成する工程と、 前記コントロールゲート電極と前記下部電極との上を第
１の絶縁膜で被覆し、更に前記第１の絶縁膜の上に誘電
体薄膜を形成する工程と、 前記誘電体薄膜の上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜の前記下部電極に対応する部分に開口
部を形成する工程と、 前記開口部を覆うように前記下部電極と対向する容量素
子の上部電極を形成する工程と、を具備することを特徴
とする半導体集積回路の製造方法。 - 【請求項３】 前記コントロールゲート電極が、多結晶
シリコンとシリサイド膜との積層構造を具備し、且つ前
記第１の絶縁膜と前記誘電体薄膜との積層構造を誘電体
とすることを特徴とする請求項１記載の半導体集積回
路。 - 【請求項４】 前記コントロール電極の上方に、前記コ
ントロールゲート電極とは絶縁され前記浮遊ゲート電極
に電界を印加する電極を配置したことを特徴とする請求
項１記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310935A JPH10154792A (ja) | 1996-11-21 | 1996-11-21 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8310935A JPH10154792A (ja) | 1996-11-21 | 1996-11-21 | 半導体集積回路とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154792A true JPH10154792A (ja) | 1998-06-09 |
Family
ID=18011165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8310935A Pending JPH10154792A (ja) | 1996-11-21 | 1996-11-21 | 半導体集積回路とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10154792A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184953A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6838336B2 (en) | 1999-09-17 | 2005-01-04 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
| US6921964B2 (en) | 2001-02-08 | 2005-07-26 | Seiko Epson Corporation | Semiconductor device having a non-volatile memory transistor formed on a semiconductor |
| JP2006024604A (ja) * | 2004-07-06 | 2006-01-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| US7141848B1 (en) | 1999-04-06 | 2006-11-28 | Seiko Epson Corporation | Memory device and dissimilar capacitors formed on same substrate |
-
1996
- 1996-11-21 JP JP8310935A patent/JPH10154792A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7141848B1 (en) | 1999-04-06 | 2006-11-28 | Seiko Epson Corporation | Memory device and dissimilar capacitors formed on same substrate |
| US6838336B2 (en) | 1999-09-17 | 2005-01-04 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
| JP2002184953A (ja) * | 2000-12-15 | 2002-06-28 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6921964B2 (en) | 2001-02-08 | 2005-07-26 | Seiko Epson Corporation | Semiconductor device having a non-volatile memory transistor formed on a semiconductor |
| JP2006024604A (ja) * | 2004-07-06 | 2006-01-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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