JPH10154792A - 半導体集積回路とその製造方法 - Google Patents
半導体集積回路とその製造方法Info
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- JPH10154792A JPH10154792A JP8310935A JP31093596A JPH10154792A JP H10154792 A JPH10154792 A JP H10154792A JP 8310935 A JP8310935 A JP 8310935A JP 31093596 A JP31093596 A JP 31093596A JP H10154792 A JPH10154792 A JP H10154792A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/43—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor
- H10B41/44—Simultaneous manufacture of periphery and memory cells comprising only one type of peripheral transistor with a control gate layer also being used as part of the peripheral transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
(57)【要約】
【課題】 比抵抗の小さいゲート電極とアルミ電極とで
容量素子を形成することにより高特性の容量素子を簡単
な工程で組み込むこと。 【解決手段】 ポリシリコン層/シリサイド膜からなる
ゲート電極16を形成し、同時に容量素子1の下部電極
21を形成する。シリサイド膜の上をTEOS膜32、
シリコン窒化膜33で被覆し、TEOS膜32とシリコ
ン窒化膜33を誘電体とする。絶縁膜を開口し、アルミ
電極材料により容量素子11の上部電極22を形成す
る。
容量素子を形成することにより高特性の容量素子を簡単
な工程で組み込むこと。 【解決手段】 ポリシリコン層/シリサイド膜からなる
ゲート電極16を形成し、同時に容量素子1の下部電極
21を形成する。シリサイド膜の上をTEOS膜32、
シリコン窒化膜33で被覆し、TEOS膜32とシリコ
ン窒化膜33を誘電体とする。絶縁膜を開口し、アルミ
電極材料により容量素子11の上部電極22を形成す
る。
Description
【0001】
【発明の属する技術分野】本発明は、MOS型集積回路
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
に比較的大容量の容量素子を簡素な工程で組み込むこと
ができる半導体集積回路の製造方法に関する。
【0002】
【従来の技術】集積回路に組み込む容量素子として最も
簡便な構造はPN接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平03−69152号
に記載されているように、酸化膜を誘電体として用いる
MOS型、シリコン窒化膜を誘電体として用いるMIS
型、対向電極として両方とも電極配線材料を用いるMI
M型の構成が考えられている。
簡便な構造はPN接合を用いる構造であるが、得られる
容量値が小さいため、例えば特開平03−69152号
に記載されているように、酸化膜を誘電体として用いる
MOS型、シリコン窒化膜を誘電体として用いるMIS
型、対向電極として両方とも電極配線材料を用いるMI
M型の構成が考えられている。
【0003】MIS型の構成は、図7(A)に示すよう
に、N+拡散層1を下部電極としてその上にシリコン窒
化膜2を形成し、その上に上部電極3を形成した構成で
ある。MIM型の構成は、図7(B)に示すように、電
極配線層の一部を下部電極4としその上にシリコン窒化
膜5を形成し、更にその上に電極配線層にて上部電極6
を形成したものである。
に、N+拡散層1を下部電極としてその上にシリコン窒
化膜2を形成し、その上に上部電極3を形成した構成で
ある。MIM型の構成は、図7(B)に示すように、電
極配線層の一部を下部電極4としその上にシリコン窒化
膜5を形成し、更にその上に電極配線層にて上部電極6
を形成したものである。
【0004】これらの容量素子は、たとえばスイッチト
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルLSIにも組み込みたい要求が強い。
キャパシタフィルタ回路用として、マイコン、ロジック
等のデジタルLSIにも組み込みたい要求が強い。
【0005】
【発明が解決しようとする課題】しかしながら、ますま
す複雑化・高集積化するLSIプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
す複雑化・高集積化するLSIプロセスの中でこのよう
な容量素子を組み込むことは、プロセスを更に複雑化す
るという欠点がある。
【0006】
【課題を解決するための手段】本発明は、上述した従来
の課題に鑑み成されたもので、ゲート電極と容量素子の
下部電極とを同時に形成し、ゲート電極を被覆する第1
の絶縁膜と誘電体薄膜を全体に堆積し、そして第1の絶
縁膜と誘電体薄膜とを容量素子の誘電体とするように上
部電極を設けることにより、工程を簡略化しつつ容量素
子以外の素子をも誘電体薄膜で被覆して素子の信頼性を
向上できる集積回路を提供するものである。
の課題に鑑み成されたもので、ゲート電極と容量素子の
下部電極とを同時に形成し、ゲート電極を被覆する第1
の絶縁膜と誘電体薄膜を全体に堆積し、そして第1の絶
縁膜と誘電体薄膜とを容量素子の誘電体とするように上
部電極を設けることにより、工程を簡略化しつつ容量素
子以外の素子をも誘電体薄膜で被覆して素子の信頼性を
向上できる集積回路を提供するものである。
【0007】
【発明の実施の形態】以下に本発明の一実施の形態を図
面を参照しながら詳細に説明する。図1は本発明の集積
回路の一例を示す断面図であり、容量素子11、フラッ
シュ型のメモリ素子12、およびNチャンネルMOS素
子13を集積化した例である。同図において、14はP
型の半導体層を示し、15は半導体層14の表面を選択
酸化することにより形成した素子分離用のLOCOS酸
化膜、16はMOS素子13のゲート電極、17はMO
S素子13のN型ソース・ドレイン領域、18はフラッ
シュ型メモリ素子12の浮遊ゲート電極、19は浮遊ゲ
ート電極18上に位置するコントロールゲート、20は
N型のソース・ドレイン領域、21は容量素子11の下
部電極、22は容量素子12の上部電極、23は層間絶
縁膜、24は1層目のアルミ電極、25は2層目のアル
ミ電極である。層間絶縁膜23は、TEOS膜23a/
SOG膜23b/TEOS膜23cの3層構造を具備す
る。
面を参照しながら詳細に説明する。図1は本発明の集積
回路の一例を示す断面図であり、容量素子11、フラッ
シュ型のメモリ素子12、およびNチャンネルMOS素
子13を集積化した例である。同図において、14はP
型の半導体層を示し、15は半導体層14の表面を選択
酸化することにより形成した素子分離用のLOCOS酸
化膜、16はMOS素子13のゲート電極、17はMO
S素子13のN型ソース・ドレイン領域、18はフラッ
シュ型メモリ素子12の浮遊ゲート電極、19は浮遊ゲ
ート電極18上に位置するコントロールゲート、20は
N型のソース・ドレイン領域、21は容量素子11の下
部電極、22は容量素子12の上部電極、23は層間絶
縁膜、24は1層目のアルミ電極、25は2層目のアル
ミ電極である。層間絶縁膜23は、TEOS膜23a/
SOG膜23b/TEOS膜23cの3層構造を具備す
る。
【0008】ゲート電極16、コントロールゲート1
9、及び下部電極21は、膜厚1500Å程度のポリシ
リコン層30と、ゲート抵抗を低減する為の、ポリシリ
コン層30の上に形成した膜厚1500Å程度のタング
ステンシリサイド膜(WSi)31とから成る。シリサ
イド膜31の上はシリサイド膜31の酸化を防止するた
めに膜厚100Å程度のTEOS酸化膜32(第1の絶
縁膜)が被覆し、さらにTEOS酸化膜32の上に膜厚
300Å程度のシリコン窒化膜33が被覆する。シリコ
ン窒化膜33の上部は更にBPSG膜等の絶縁膜34
(第2の絶縁膜)が被覆する。
9、及び下部電極21は、膜厚1500Å程度のポリシ
リコン層30と、ゲート抵抗を低減する為の、ポリシリ
コン層30の上に形成した膜厚1500Å程度のタング
ステンシリサイド膜(WSi)31とから成る。シリサ
イド膜31の上はシリサイド膜31の酸化を防止するた
めに膜厚100Å程度のTEOS酸化膜32(第1の絶
縁膜)が被覆し、さらにTEOS酸化膜32の上に膜厚
300Å程度のシリコン窒化膜33が被覆する。シリコ
ン窒化膜33の上部は更にBPSG膜等の絶縁膜34
(第2の絶縁膜)が被覆する。
【0009】TEOS酸化膜32とシリコン窒化膜33
とは電極24のコンタクトホールを除いて基板の略全表
面を被覆しており、同時に下部電極21の上部も同様の
積層構造で被覆する。そして、絶縁膜34に形成した開
口部で上部電極22と下部電極21がTEOS酸化膜3
2とシリコン窒化膜33を挟むことで容量素子11を形
成している。
とは電極24のコンタクトホールを除いて基板の略全表
面を被覆しており、同時に下部電極21の上部も同様の
積層構造で被覆する。そして、絶縁膜34に形成した開
口部で上部電極22と下部電極21がTEOS酸化膜3
2とシリコン窒化膜33を挟むことで容量素子11を形
成している。
【0010】斯かる構成は、以下の如き製造方法によっ
て得ることができる。先ず図2(A)を参照して、P型
半導体層11表面に膜厚数百Åの酸化膜38を形成し、
その上にCVD法によりシリコン窒化膜を堆積し、これ
をパターニングして耐酸化膜40を形成する。チャンネ
ルストップ領域の形成などを行った後、基板全体を数時
間熱酸化することにより素子分離用のLOCOS酸化膜
15を形成する。
て得ることができる。先ず図2(A)を参照して、P型
半導体層11表面に膜厚数百Åの酸化膜38を形成し、
その上にCVD法によりシリコン窒化膜を堆積し、これ
をパターニングして耐酸化膜40を形成する。チャンネ
ルストップ領域の形成などを行った後、基板全体を数時
間熱酸化することにより素子分離用のLOCOS酸化膜
15を形成する。
【0011】図2(B)を参照して、耐酸化膜40を除
去し、LOCOS酸化膜15で囲まれた素子領域表面の
酸化膜38を除去し、その表面を再度酸化して清浄な膜
厚150Å程度のゲート酸化膜39を形成する。その上
にCVD法によりポリシリコン層を堆積し、リンドープ
した後ポリシリコン層の上にシリコン窒化膜等の耐酸化
膜を形成する。該耐酸化膜をエッチングして開口部を形
成し、浮遊ゲート電極18に相当するポリシリコン層表
面を選択酸化して膜厚1000〜2000Åの比較的厚
い酸化膜41を形成する。そして耐酸化膜を除去し、前
記比較的厚い酸化膜をマスクとして下のポリシリコン層
をエッチングすることでメモリ素子12の浮遊ゲート電
極18を形成する。
去し、LOCOS酸化膜15で囲まれた素子領域表面の
酸化膜38を除去し、その表面を再度酸化して清浄な膜
厚150Å程度のゲート酸化膜39を形成する。その上
にCVD法によりポリシリコン層を堆積し、リンドープ
した後ポリシリコン層の上にシリコン窒化膜等の耐酸化
膜を形成する。該耐酸化膜をエッチングして開口部を形
成し、浮遊ゲート電極18に相当するポリシリコン層表
面を選択酸化して膜厚1000〜2000Åの比較的厚
い酸化膜41を形成する。そして耐酸化膜を除去し、前
記比較的厚い酸化膜をマスクとして下のポリシリコン層
をエッチングすることでメモリ素子12の浮遊ゲート電
極18を形成する。
【0012】図3(A)を参照して、LOCOS酸化膜
15で囲まれた素子領域表面に2回目のゲート酸化膜を
形成し、ポリシリコン層30の堆積、リンドープ、タン
グステンシリサイド膜31の堆積、ポリシリコン層30
とシリサイド膜31とのホトエッチングにより、MOS
素子13のゲート電極16、メモリ素子12のコントロ
ールゲート19、及び容量素子11の下部電極21を形
成する。次いで、ゲート電極をマスクとしてリンのイオ
ン注入を行う事によりN型のソース・ドレイン領域1
7、20を形成する。そして、ゲート電極16等を被覆
するように全面にCVD法によりNSG膜を堆積し、こ
れを異方性で全面エッチバックすることによりゲート電
極16の両脇にスペーサ42を形成する。容量素子の下
部電極21の両脇にも同様にスペーサ42が形成され
る。
15で囲まれた素子領域表面に2回目のゲート酸化膜を
形成し、ポリシリコン層30の堆積、リンドープ、タン
グステンシリサイド膜31の堆積、ポリシリコン層30
とシリサイド膜31とのホトエッチングにより、MOS
素子13のゲート電極16、メモリ素子12のコントロ
ールゲート19、及び容量素子11の下部電極21を形
成する。次いで、ゲート電極をマスクとしてリンのイオ
ン注入を行う事によりN型のソース・ドレイン領域1
7、20を形成する。そして、ゲート電極16等を被覆
するように全面にCVD法によりNSG膜を堆積し、こ
れを異方性で全面エッチバックすることによりゲート電
極16の両脇にスペーサ42を形成する。容量素子の下
部電極21の両脇にも同様にスペーサ42が形成され
る。
【0013】図3(B)を参照して、表面のシリサイド
膜31を酸化から保護するために、全面に減圧CVD法
により膜厚100Å程度のTEOS酸化膜32を形成
し、更に表面からヒ素をソース・ドレイン領域17、2
0に重ねてイオン注入し、不純物を活性化するための数
百℃の熱処理を1時間程度行う。そして全面に減圧CV
D法により膜厚300Å程度のシリコン窒化膜33を形
成する。
膜31を酸化から保護するために、全面に減圧CVD法
により膜厚100Å程度のTEOS酸化膜32を形成
し、更に表面からヒ素をソース・ドレイン領域17、2
0に重ねてイオン注入し、不純物を活性化するための数
百℃の熱処理を1時間程度行う。そして全面に減圧CV
D法により膜厚300Å程度のシリコン窒化膜33を形
成する。
【0014】図4を参照して、全面にBPSG膜を堆積
して絶縁膜34とし、平坦化の為の熱処理を行った後、
ホトエッチングにより先ず容量素子11部のシリコン窒
化膜33を露出する開口部を形成し、レジストマスクを
変更した後、今度はソース・ドレイン領域の表面を露出
するコンタクトホール、およびコントロールゲート1と
ゲート電極上のコンタクト孔(図示せず)を形成する。
このエッチングは、BPSG膜34、シリコン窒化膜3
3、TEOS膜32を順次エッチングガスを切り替える
ことで連続的に行う。そしてスパッタ法によりアルミニ
ウム材料を堆積し、これをパターニングすることにより
1層目電極24と容量素子11の上部電極22を形成す
る。
して絶縁膜34とし、平坦化の為の熱処理を行った後、
ホトエッチングにより先ず容量素子11部のシリコン窒
化膜33を露出する開口部を形成し、レジストマスクを
変更した後、今度はソース・ドレイン領域の表面を露出
するコンタクトホール、およびコントロールゲート1と
ゲート電極上のコンタクト孔(図示せず)を形成する。
このエッチングは、BPSG膜34、シリコン窒化膜3
3、TEOS膜32を順次エッチングガスを切り替える
ことで連続的に行う。そしてスパッタ法によりアルミニ
ウム材料を堆積し、これをパターニングすることにより
1層目電極24と容量素子11の上部電極22を形成す
る。
【0015】図5を参照して、1層目電極24の上にプ
ラズマCVD法により膜厚7000Å程度のTEOS酸
化膜23aを形成し、次いでSOG膜23bをスピンオ
ンコートにより形成し、再度プラズマCVD法によりT
EOS酸化膜23cを形成して層間絶縁膜23とし、必
要に応じて層間絶縁膜23にスルーホールを形成した後
に2層目電極25を形成する。
ラズマCVD法により膜厚7000Å程度のTEOS酸
化膜23aを形成し、次いでSOG膜23bをスピンオ
ンコートにより形成し、再度プラズマCVD法によりT
EOS酸化膜23cを形成して層間絶縁膜23とし、必
要に応じて層間絶縁膜23にスルーホールを形成した後
に2層目電極25を形成する。
【0016】以上に説明した本発明によれば、ゲート電
極16の形成と同時に容量素子の下部電極21を、1層
目アルミ電極24の形成と同時に上部電極22を形成す
るので、工程を簡素化することができる。特に図1に示
したスプリット型のフラッシュメモリ素子では、2層ポ
リシリコンプロセスとなるものの、浮遊ゲート電極18
とコントロールゲートとの間に厚い酸化膜41を有する
ので容量素子21として利用するのが難しいので、本願
の手法が有効となる。
極16の形成と同時に容量素子の下部電極21を、1層
目アルミ電極24の形成と同時に上部電極22を形成す
るので、工程を簡素化することができる。特に図1に示
したスプリット型のフラッシュメモリ素子では、2層ポ
リシリコンプロセスとなるものの、浮遊ゲート電極18
とコントロールゲートとの間に厚い酸化膜41を有する
ので容量素子21として利用するのが難しいので、本願
の手法が有効となる。
【0017】また、下部電極21として高融点金属であ
るシリサイド膜31を、上部電極22としてアルミ配線
材料を用いることができるので、容量素子11の直列抵
抗を極めて小さくすることが可能である。さらに、シリ
サイド膜31の表面をTEOS膜32とシリコン窒化膜
33で被覆するので、シリサイド膜31を酸化性の雰囲
気から確実に保護することができ、シリサイド膜31の
グレインが成長することによるポリシリコン層からの剥
離を防止できる。同じ効果を得るのにTEOS膜32単
体では500Å程度の膜厚を必要とするのに対し、上部
を耐酸化膜であるシリコン窒化膜33で被覆するので膜
厚を100Åと極めて薄くすることができる。容量素子
11においてはTEOS膜32とシリコン窒化膜33と
の積層膜が誘電体薄膜となるが、TEOS膜32の誘電
率はシリコン窒化膜33の約半分しかない。従ってTE
OS膜32を薄くすれば、容量素子11の単位面積当た
りの容量値を大きくすることができる。
るシリサイド膜31を、上部電極22としてアルミ配線
材料を用いることができるので、容量素子11の直列抵
抗を極めて小さくすることが可能である。さらに、シリ
サイド膜31の表面をTEOS膜32とシリコン窒化膜
33で被覆するので、シリサイド膜31を酸化性の雰囲
気から確実に保護することができ、シリサイド膜31の
グレインが成長することによるポリシリコン層からの剥
離を防止できる。同じ効果を得るのにTEOS膜32単
体では500Å程度の膜厚を必要とするのに対し、上部
を耐酸化膜であるシリコン窒化膜33で被覆するので膜
厚を100Åと極めて薄くすることができる。容量素子
11においてはTEOS膜32とシリコン窒化膜33と
の積層膜が誘電体薄膜となるが、TEOS膜32の誘電
率はシリコン窒化膜33の約半分しかない。従ってTE
OS膜32を薄くすれば、容量素子11の単位面積当た
りの容量値を大きくすることができる。
【0018】そして更に、シリコン窒化膜33が全素子
を被覆することで、例えば層間絶縁膜23のSOG膜2
3bから侵入する水分に対してパッシベーション効果を
持たせることができ、特にNチャンネル型MOS素子1
3でホットキャリアの寿命を増大できるものである。図
6は本発明の第2の実施例を示す断面図である。図1と
同じ箇所には同じ符号を伏して説明を省略する。異なる
のは、BPSG膜とシリコン窒化膜との選択性を利用し
てメモリ素子12上部の絶縁膜34を開口し、シリコン
窒化膜33上に電界電極43を設置することである。電
界電極43には負の電界を印加してある。また、図4の
工程の後、層間絶縁膜23にスルーホールを形成すると
同時にコントロールゲート19上の開口を形成し、2層
目電極25の形成と同時に電界電極43を設置してい
る。
を被覆することで、例えば層間絶縁膜23のSOG膜2
3bから侵入する水分に対してパッシベーション効果を
持たせることができ、特にNチャンネル型MOS素子1
3でホットキャリアの寿命を増大できるものである。図
6は本発明の第2の実施例を示す断面図である。図1と
同じ箇所には同じ符号を伏して説明を省略する。異なる
のは、BPSG膜とシリコン窒化膜との選択性を利用し
てメモリ素子12上部の絶縁膜34を開口し、シリコン
窒化膜33上に電界電極43を設置することである。電
界電極43には負の電界を印加してある。また、図4の
工程の後、層間絶縁膜23にスルーホールを形成すると
同時にコントロールゲート19上の開口を形成し、2層
目電極25の形成と同時に電界電極43を設置してい
る。
【0019】フラッシュ型のメモリ素子12は浮遊ゲー
ト電極18に電荷(電子)を注入し、浮遊ゲート電極1
8とその周囲の絶縁膜とのエネルギー障壁により注入し
た電荷を蓄積することにより情報を記憶するものであり
が、蓄積した電荷は時間と共にある一定の確率で放出・
消滅する。この実施例では、電界電極43で負の電界を
印加することにより、負の電荷と蓄積電荷(電子)の電
荷とが反発することから、電荷を浮遊ゲート電極18内
部に閉じこめることができる。したがってメモリ素子1
2の記憶情報の保持時間を大幅にのばすことが可能であ
る。
ト電極18に電荷(電子)を注入し、浮遊ゲート電極1
8とその周囲の絶縁膜とのエネルギー障壁により注入し
た電荷を蓄積することにより情報を記憶するものであり
が、蓄積した電荷は時間と共にある一定の確率で放出・
消滅する。この実施例では、電界電極43で負の電界を
印加することにより、負の電荷と蓄積電荷(電子)の電
荷とが反発することから、電荷を浮遊ゲート電極18内
部に閉じこめることができる。したがってメモリ素子1
2の記憶情報の保持時間を大幅にのばすことが可能であ
る。
【0020】
【発明の効果】以上に説明した通り、本発明によれば、
シリサイド構造のゲート電極16を下部電極21、アル
ミ電極を上部電極22として構成するので、製造工程を
簡素化できる利点を有する。また、シリサイドにより比
抵抗が小さい電極層を用いることができるので、容量素
子の直列抵抗を大幅に減じることができる利点を有す
る。
シリサイド構造のゲート電極16を下部電極21、アル
ミ電極を上部電極22として構成するので、製造工程を
簡素化できる利点を有する。また、シリサイドにより比
抵抗が小さい電極層を用いることができるので、容量素
子の直列抵抗を大幅に減じることができる利点を有す
る。
【0021】また、誘電体膜の一部にTEOS膜32を
用いるものの、その上をシリコン窒化膜33で被覆する
ことによりその膜厚を極めて薄くできるので、単位面積
当たりの容量値が大きな素子を組み込むことが可能であ
る利点を有する。そして、素子全体をシリコン窒化膜3
3で被覆するので、水分に対するパッシベーション効果
を得ることができ、集積回路の信頼性を増大できる利点
をも有する。
用いるものの、その上をシリコン窒化膜33で被覆する
ことによりその膜厚を極めて薄くできるので、単位面積
当たりの容量値が大きな素子を組み込むことが可能であ
る利点を有する。そして、素子全体をシリコン窒化膜3
3で被覆するので、水分に対するパッシベーション効果
を得ることができ、集積回路の信頼性を増大できる利点
をも有する。
【図1】本発明を説明するための断面図である。
【図2】本発明を説明するための断面図である。
【図3】本発明を説明するための断面図である。
【図4】本発明を説明するための断面図である。
【図5】本発明を説明するための断面図である。
【図6】本発明を説明するための断面図である。
【図7】従来例を説明するための断面図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/792
Claims (4)
- 【請求項1】 LOCOS酸化膜で囲まれた素子領域の
表面に形成した浮遊ゲート電極と、 前記浮遊ゲート電極の上に形成した比較的厚い絶縁膜
と、 前記素子領域の表面と前記比較的厚い絶縁膜の上に跨る
ように形成したコントロールゲート電極と、 前記コントロールゲート電極と同時的に前記LOCOS
酸化膜上に形成した、容量素子の下部電極と、 前記コントロールゲート電極と前記下部電極の上を被覆
する第1の絶縁膜及び第1の絶縁膜の上を被覆する誘電
体薄膜と、 前記誘電体薄膜の上を被覆する第2の絶縁膜と、 前記下部電極の上部で前記誘電体薄膜の表面を露出す
る、前記第2の絶縁膜の開口部と、 前記開口部で前記下部電極と対向する上部電極と、を具
備することを特徴とする半導体集積回路。 - 【請求項2】一導電型の半導体層の表面を選択酸化して
LOCOS絶縁膜を形成する工程と、 前記LOCOS酸化膜で囲まれた前記一導電型の半導体
層の表面に浮遊ゲート電極を形成する工程と、 前記半導体層の上と前記浮遊ゲート電極の上を跨るよう
にコントロールゲート電極を形成し、前記LOCOS酸
化膜の上には容量素子の下部電極を形成する工程と、 前記コントロールゲート電極と前記下部電極との上を第
1の絶縁膜で被覆し、更に前記第1の絶縁膜の上に誘電
体薄膜を形成する工程と、 前記誘電体薄膜の上に第2の絶縁膜を形成する工程と、 前記第2の絶縁膜の前記下部電極に対応する部分に開口
部を形成する工程と、 前記開口部を覆うように前記下部電極と対向する容量素
子の上部電極を形成する工程と、を具備することを特徴
とする半導体集積回路の製造方法。 - 【請求項3】 前記コントロールゲート電極が、多結晶
シリコンとシリサイド膜との積層構造を具備し、且つ前
記第1の絶縁膜と前記誘電体薄膜との積層構造を誘電体
とすることを特徴とする請求項1記載の半導体集積回
路。 - 【請求項4】 前記コントロール電極の上方に、前記コ
ントロールゲート電極とは絶縁され前記浮遊ゲート電極
に電界を印加する電極を配置したことを特徴とする請求
項1記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8310935A JPH10154792A (ja) | 1996-11-21 | 1996-11-21 | 半導体集積回路とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8310935A JPH10154792A (ja) | 1996-11-21 | 1996-11-21 | 半導体集積回路とその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10154792A true JPH10154792A (ja) | 1998-06-09 |
Family
ID=18011165
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8310935A Pending JPH10154792A (ja) | 1996-11-21 | 1996-11-21 | 半導体集積回路とその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH10154792A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6838336B2 (en) | 1999-09-17 | 2005-01-04 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
US6921964B2 (en) | 2001-02-08 | 2005-07-26 | Seiko Epson Corporation | Semiconductor device having a non-volatile memory transistor formed on a semiconductor |
JP2006024604A (ja) * | 2004-07-06 | 2006-01-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
US7141848B1 (en) | 1999-04-06 | 2006-11-28 | Seiko Epson Corporation | Memory device and dissimilar capacitors formed on same substrate |
-
1996
- 1996-11-21 JP JP8310935A patent/JPH10154792A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7141848B1 (en) | 1999-04-06 | 2006-11-28 | Seiko Epson Corporation | Memory device and dissimilar capacitors formed on same substrate |
US6838336B2 (en) | 1999-09-17 | 2005-01-04 | Seiko Epson Corporation | Semiconductor devices having a non-volatile memory transistor and methods for manufacturing the same |
US6921964B2 (en) | 2001-02-08 | 2005-07-26 | Seiko Epson Corporation | Semiconductor device having a non-volatile memory transistor formed on a semiconductor |
JP2006024604A (ja) * | 2004-07-06 | 2006-01-26 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
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