WO2015068475A1 - 炭化珪素半導体装置およびその製造方法 - Google Patents

炭化珪素半導体装置およびその製造方法 Download PDF

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sodium
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intermediate substrate
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良輔 久保田
山田　俊介
拓 堀井
増田　健良
大輔 濱島
田中　聡
真二 木村
小林　正幸
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住友電気工業株式会社
ルネサスエレクトロニクス株式会社
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    • G01R31/2607—Circuits therefor
    • G01R31/2621—Circuits therefor for testing field effect transistors, i.e. FET's

Definitions

  • the present invention relates to a silicon carbide semiconductor device and a method for manufacturing the same, and more particularly to a silicon carbide semiconductor device capable of reducing fluctuations in threshold voltage and a method for manufacturing the same.
  • silicon carbide has been increasingly adopted as a material constituting semiconductor devices in order to enable higher breakdown voltage, lower loss, and use in high-temperature environments.
  • Silicon carbide is a wide band gap semiconductor having a larger band gap than silicon that has been widely used as a material for forming semiconductor devices. Therefore, by adopting silicon carbide as a material constituting the semiconductor device, it is possible to achieve a high breakdown voltage and a low on-resistance of the semiconductor device.
  • a semiconductor device that employs silicon carbide as a material has an advantage that a decrease in characteristics when used in a high temperature environment is small as compared with a semiconductor device that employs silicon as a material.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • IGBT Insulated Gate Bipolar Transistor
  • Non-patent Document 1 discloses a method of annealing a silicon carbide substrate on which a gate oxide film is formed in a hydrogen atmosphere in order to reduce the fluctuation of the threshold voltage.
  • the threshold voltage fluctuation is reduced at the stage where the gate electrode is formed on the substrate, but it is considered that the threshold voltage fluctuation is not reduced at the stage where the final device is obtained.
  • the present invention has been made to solve the above-described problems, and an object of the present invention is to provide a silicon carbide semiconductor device capable of reducing fluctuations in threshold voltage and a method for manufacturing the same.
  • a silicon carbide semiconductor device includes a silicon carbide substrate, a gate insulating film, and a gate electrode.
  • the silicon carbide substrate has a first main surface and a second main surface opposite to the first main surface.
  • the gate insulating film is provided in contact with the first main surface of the silicon carbide substrate.
  • the gate electrode is provided on the gate insulating film so as to sandwich the gate insulating film between the silicon carbide substrate.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • An intermediate substrate including one main surface and the other main surface opposite to the one main surface is prepared.
  • a sodium block member is disposed in contact with one main surface of the intermediate substrate.
  • the intermediate substrate is annealed with the sodium block member in contact with one main surface. After the step of annealing the intermediate substrate, the sodium block member is removed from one main surface.
  • the intermediate substrate has a first main surface facing one main surface, and a silicon carbide having a second main surface opposite to the first main surface and constituting the other main surface of the intermediate substrate
  • the substrate includes a gate insulating film partially in contact with the first main surface of the silicon carbide substrate, and a source electrode in contact with the first main surface exposed from the gate insulating film.
  • the diffusion length of sodium with respect to the sodium block member is not more than the diffusion length of sodium with respect to silicon carbide.
  • the method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • An intermediate substrate including one main surface and the other main surface opposite to the one main surface is prepared.
  • a first sodium absorbing member is disposed in contact with one main surface of the intermediate substrate.
  • the intermediate substrate is annealed with the first sodium absorbing member in contact with one main surface.
  • the first sodium absorbing member is removed from one main surface.
  • the intermediate substrate has a first main surface opposed to one main surface and a second main surface opposite to the first main surface and constituting the other main surface of the intermediate substrate.
  • a silicon substrate, a gate insulating film in partial contact with the first main surface of the silicon carbide substrate, and a source electrode in contact with the first main surface exposed from the gate insulating film are included.
  • the diffusion length of sodium with respect to the first sodium absorbing member is larger than the diffusion length of sodium with respect to silicon carbide.
  • FIG. 3 is a schematic cross sectional view for schematically illustrating a first step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is a schematic cross sectional view for schematically illustrating a second step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a third step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention. It is a cross-sectional schematic diagram for demonstrating schematically the 4th process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention.
  • FIG. 10 is a schematic cross sectional view for schematically illustrating a fifth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a third step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention. It is a cross-sectional schematic diagram for demonstrating schematically the 4th process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention.
  • FIG. 10 is a
  • FIG. 10 is an enlarged schematic cross-sectional view for schematically illustrating a fifth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 10 is a schematic cross sectional view for schematically illustrating a sixth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention. It is a cross-sectional schematic diagram for demonstrating schematically the structure of TEG (Test Element Group) for measuring a sodium concentration. It is a figure which shows the relationship between a sodium concentration and the depth from the polysilicon surface.
  • FIG. 10 is a schematic cross sectional view for schematically illustrating a first example of a first modification of the fifth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a second example of the first modification of the fifth step in the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a third example of the first modification of the fifth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a schematic cross sectional view for schematically illustrating a first example of a second modification of the fifth step of the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a schematic cross sectional view for schematically illustrating a second example of the second modification of the fifth step in the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view for schematically illustrating a third example of the second modification of the fifth step in the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a fourth example of the second modification of the fifth step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view for schematically illustrating a fifth example of the second modification of the fifth step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross-sectional view for schematically illustrating a third example of the second modification of the fifth step in the method for manufacturing the silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a fourth example of the second modification of the fifth step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic cross sectional view for schematically illustrating a sixth example of the second modification of the fifth step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a schematic cross sectional view for schematically illustrating a seventh example of the second modification of the fifth step in the method for manufacturing a silicon carbide semiconductor device according to one embodiment of the present invention. It is a cross-sectional schematic diagram for demonstrating schematically the 8th example of the 2nd modification of the 5th process of the manufacturing method of the silicon carbide semiconductor device which concerns on one embodiment of this invention. It is a figure explaining the variation
  • metal impurities adhere to the surface of the interlayer insulating film provided on the silicon carbide substrate.
  • Metal impurities such as sodium enter the gate electrode from the surface of the interlayer insulating film and diffuse to the vicinity of the gate insulating film by the heat treatment in the source electrode forming step and the step after the source electrode forming step. It is considered that these metal impurities supply electric charges during the operation of the MOSFET, whereby the threshold voltage is lowered and a current easily flows.
  • the threshold voltage fluctuation due to gate bias stress can be effectively reduced by setting the total number of sodium in the vicinity of the gate insulating film to a certain value or less.
  • the interface between the gate insulating film and the gate electrode is the first interface
  • the interface between the gate insulating film and the silicon carbide substrate is the region facing the first interface as the second interface.
  • a first virtual plane separated from the first interface by the thickness of the gate insulating film toward the gate electrode along the normal direction of the first interface, and a second interface along the normal direction of the second interface A value obtained by dividing the total number of sodium contained in the interface region sandwiched between the second virtual plane separated from the silicon carbide substrate by the thickness of the gate insulating film from the first interface area is 5 ⁇ 10 10 atoms / Controlled to cm 2 or less.
  • ICP-MS Inductively Coupled Plasma Mass Spectrometry
  • Sample 1 and sample 2 are silicon substrates
  • sample 3 and sample 4 are silicon carbide substrates.
  • the sodium concentration on the surface of the silicon substrate after the heat treatment was 170 ⁇ 10 9 atoms / cm 2 and 140 ⁇ 10 9 atoms / cm 2 .
  • the sodium concentration on the surface of the silicon carbide substrate after the heat treatment was 1700 ⁇ 10 9 atoms / cm 2 and 1500 ⁇ 10 9 atoms / cm 2 . That is, the sodium concentration on the surface of the silicon carbide substrate was an order of magnitude higher than the sodium concentration on the surface of the silicon substrate. The same relationship has been confirmed even when the temperature and time of the heat treatment are changed.
  • the silicon carbide substrate accumulates more sodium on the surface of the substrate because the diffusion of sodium into the substrate is slower than the silicon substrate. Therefore, in the case of using a silicon carbide substrate, strict management and reduction of the concentration inside the substrate are required for reducing the contamination of impurities, compared to the case of using a silicon substrate.
  • the silicon carbide semiconductor device includes a silicon carbide substrate 10, a gate insulating film 15, and a gate electrode 27.
  • Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to the first main surface 10a.
  • Gate insulating film 15 is provided in contact with first main surface 10a of silicon carbide substrate 10.
  • Gate electrode 27 is provided on gate insulating film 15 so as to sandwich gate insulating film 15 between silicon carbide substrate 10.
  • the silicon carbide semiconductor device when performing a second stress test in which a gate voltage of ⁇ 10 V is applied to the gate electrode 27 for 100 hours at a temperature of 150 ° C.
  • the threshold voltage before the second stress test is the third threshold voltage
  • the threshold voltage after the second stress test is the fourth threshold voltage
  • the third threshold voltage and the fourth threshold voltage The absolute value of the difference from the threshold voltage is 0.1 V or less. Thereby, the fluctuation
  • the interface between gate insulating film 15 and gate electrode 27 is first interface 15a, and gate insulating film 15 and silicon carbide substrate 10 are
  • the gate is formed by the thickness of the gate insulating film 15 from the first interface 15a along the normal direction of the first interface 15a.
  • a value obtained by dividing the total number of sodium contained in the interface region R sandwiched between 2b by the area of the first interface 15a is 5 ⁇ 10 10 atoms / cm 2 or less.
  • the maximum value of the sodium concentration in the region within 10 nm from the third main surface 27a opposite to the second interface 15b of the gate electrode 27 is It is larger than the maximum value of the sodium concentration in the interface region R, and the maximum value of the sodium concentration in the interface region R is 1 ⁇ 10 16 atoms / cm 3 or less.
  • the third main surface 27a opposite to the second interface 15b of the gate electrode 27 is covered, and gate insulation is performed.
  • Interlayer insulating film 21 provided in contact with film 15 and source electrode 16 in contact with first main surface 10a of silicon carbide substrate 10 are further provided.
  • the diffusion length of sodium is L T (nm), and the first interface from the surface 21c of the interlayer insulating film 21 opposite to the third main surface 27a in the direction along the normal direction Y of the first interface 15a.
  • the maximum value of the sodium concentration in the region within 10 nm from second main surface 10b of silicon carbide substrate 10 is the interface region It is larger than the maximum value of sodium concentration in R.
  • the method for manufacturing the silicon carbide semiconductor device includes the following steps.
  • An intermediate substrate 100 including one main surface 21c and the other main surface 10b opposite to the one main surface 21c is prepared.
  • the sodium block member 7a is disposed in contact with one main surface 21c of the intermediate substrate 100.
  • the intermediate substrate 100 is annealed with the sodium block member 7a in contact with the one main surface 21c.
  • the sodium block member 7a is removed from one main surface 21c.
  • the intermediate substrate 100 has a first main surface 10a facing one main surface 21c and a second main surface 10b opposite to the first main surface 10a and constituting the other main surface 10b of the intermediate substrate 100.
  • Silicon carbide substrate 10 having main surface 10b, gate insulating film 15 partially in contact with first main surface 10a of silicon carbide substrate 10, and first main surface 10a exposed from gate insulating film 15 are in contact with each other.
  • Source electrode 16 The diffusion length of sodium with respect to the sodium block member 7a is not more than the diffusion length of sodium with respect to silicon carbide.
  • the sodium blocking member 7a can effectively block sodium from entering the one main surface 21c of the intermediate substrate 100 from the outside. Therefore, since the sodium concentration in interface region R can be kept low, fluctuations in the threshold voltage of the silicon carbide semiconductor device can be reduced.
  • the sodium block member 7a includes a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and It includes at least one selected from the group consisting of layers in which a silicon carbide layer is coated on the carbon layer.
  • the sodium block member 7a includes a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and It includes at least one selected from the group consisting of layers in which a silicon carbide layer is coated on the carbon layer.
  • the method further includes a step of disposing intermediate substrate holding portion 4 facing the other main surface 10b of intermediate substrate 100.
  • the diffusion length of sodium with respect to the intermediate substrate holding part 4 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the intermediate substrate holding part 4 can effectively block sodium from being mixed into the main surface 10 b on the other side of the intermediate substrate 100.
  • intermediate substrate holding portion 4 is a carbon layer, a silicon carbide layer, a tantalum carbide layer, or a layer in which a silicon carbide layer is coated on a silicon layer. And at least one selected from the group consisting of layers in which a silicon carbide layer is coated on the carbon layer. Thereby, it can block more effectively that sodium is mixed into the main surface 10b on the other side of the intermediate substrate 100.
  • the method further includes a step of arranging a lid portion 6 that contacts the intermediate substrate holding portion 4 and covers the sodium block member 7a.
  • the intermediate substrate 100 is annealed in a state where the intermediate substrate 100 is disposed in the space surrounded by the lid portion 6 and the intermediate substrate holding portion 4.
  • the diffusion length of sodium with respect to the lid 6 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the lid 6 can effectively block sodium from entering the main surface 21 c on one side of the intermediate substrate 100.
  • lid 6 is formed of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and carbon. It includes at least one selected from the group consisting of layers coated with a silicon carbide layer on the layer. Thereby, it can block more effectively that sodium is mixed into one of the intermediate substrates 100 in the main surface 21c.
  • a method for manufacturing a silicon carbide semiconductor device includes the following steps.
  • An intermediate substrate 100 including one main surface 21c and the other main surface 10b opposite to the one main surface 21c is prepared.
  • the first sodium absorbing member 7b is disposed in contact with one main surface 21c of the intermediate substrate 100.
  • the intermediate substrate 100 is annealed with the first sodium absorbing member 7b in contact with the one main surface 21c.
  • the first sodium absorbing member 7b is removed from the one main surface 21c.
  • the intermediate substrate 100 has a first main surface 10a facing one main surface 21c and a second main surface 10b opposite to the first main surface 10a and constituting the other main surface 10b of the intermediate substrate 100.
  • the diffusion length of sodium with respect to the first sodium absorbing member 7b is larger than the diffusion length of sodium with respect to silicon carbide. Therefore, even when one main surface 21c of the intermediate substrate 100 is contaminated with sodium, the sodium on the one main surface 21c of the intermediate substrate 100 is absorbed by the first sodium absorbing member 7b, The sodium concentration on one main surface 21c of the intermediate substrate 100 can be effectively reduced. Therefore, since the sodium concentration in interface region R can be kept low, fluctuations in the threshold voltage of the silicon carbide semiconductor device can be reduced.
  • the first sodium absorbing member 7b includes a silicon layer, a silicon dioxide layer, a silicon layer coated with a silicon dioxide layer, and a silicon dioxide layer. It includes at least one selected from the group consisting of layers in which a silicon layer is coated on the silicon layer. Thereby, sodium on one main surface 21c of intermediate substrate 100 can be absorbed more effectively.
  • the thickness of the first sodium sucking member 7b is 300 ⁇ m or more in a sectional view.
  • sodium on one main surface 21c of intermediate substrate 100 can be absorbed more effectively.
  • the second main surface 10b of intermediate substrate 100 is in contact with the other main surface 10b before the step of annealing intermediate substrate 100.
  • the step of disposing the second sodium absorbing member 7c and the step of removing the second sodium absorbing member 7c from the other main surface 10b after the step of annealing the intermediate substrate 100 are further provided.
  • the first sodium absorbing member 7b is in contact with one main surface 21c of the intermediate substrate 100
  • the second sodium absorbing member 7c is in contact with the other main surface 10b of the intermediate substrate 100.
  • the intermediate substrate 100 is annealed.
  • the diffusion length of sodium with respect to the second sodium absorbing member 7c is larger than the diffusion length of sodium with respect to silicon carbide.
  • the sodium on the other major surface 10b of the intermediate substrate 100 can be effectively sucked from the second sodium sucking member 7c.
  • the step of disposing intermediate substrate holding portion 4 facing the other main surface 10b of intermediate substrate 100 is further included.
  • the diffusion length of sodium with respect to the intermediate substrate holding part 4 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the intermediate substrate holding part 4 can effectively block sodium from being mixed into the main surface 10 b on the other side of the intermediate substrate 100.
  • intermediate substrate holding portion 4 is a carbon layer, a silicon carbide layer, a tantalum carbide layer, or a layer in which a silicon carbide layer is coated on a silicon layer. And at least one selected from the group consisting of layers in which a silicon carbide layer is coated on the carbon layer. Thereby, it can block more effectively that sodium is mixed into the main surface 10b on the other side of the intermediate substrate 100.
  • the step of disposing lid 6 in contact with intermediate substrate holding portion 4 and covering first sodium sucking member 7b Further prepare.
  • the intermediate substrate 100 is annealed in a state where the intermediate substrate 100 is disposed in the space surrounded by the lid portion 6 and the intermediate substrate holding portion 4.
  • the diffusion length of sodium with respect to the lid 6 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the lid 6 can effectively block sodium from entering the main surface 21 c on one side of the intermediate substrate 100.
  • lid 6 is formed of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a silicon layer coated with a silicon carbide layer, and carbon. It includes at least one selected from the group consisting of layers coated with a silicon carbide layer on the layer. Thereby, it can block more effectively that sodium is mixed into one of the intermediate substrates 100 in the main surface 21c.
  • first sodium absorbing member 7b includes fourth main surface 7b2 in contact with one main surface 21c, A step of disposing the sodium block member 7a in contact with the fifth main surface 7b1 of the first sodium sucking member 7b, including the fourth main surface 7b2 and the fifth main surface 7b1 opposite to the fourth main surface 7b2. And a step of removing the sodium block member 7a from the intermediate substrate 100 after the step of annealing 100.
  • the sodium block member 7a is in contact with the fifth main surface 7b1 of the first sodium absorbing member 7b, and the fourth main surface 7b2 of the first sodium absorbing member 7b is the intermediate substrate 100.
  • the intermediate substrate 100 is annealed in contact with the one main surface 21c.
  • the diffusion length of sodium with respect to the sodium block member 7a is not more than the diffusion length of sodium with respect to silicon carbide.
  • the sodium blocking member 7a can more effectively block sodium from being mixed into the main surface 21c on one side of the intermediate substrate 100.
  • the sodium block member 7a includes a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on the silicon layer, and It includes at least one selected from the group consisting of layers in which a silicon carbide layer is coated on the carbon layer. Thereby, it can block more effectively that sodium is mixed into one of the intermediate substrates 100 in the main surface 21c.
  • MOSFET 1 As a silicon carbide semiconductor device according to an embodiment of the present invention will be described.
  • MOSFET 1 includes a silicon carbide substrate 10, a gate electrode 27, a gate insulating film 15, an interlayer insulating film 21, a source electrode 16, a surface protective electrode 19, The drain electrode 20 and the back surface protective electrode 23 are mainly included.
  • Silicon carbide substrate 10 has a first main surface 10a and a second main surface 10b opposite to first main surface 10a, and includes silicon carbide single crystal substrate 11 and silicon carbide single crystal substrate 11. And the silicon carbide epitaxial layer 5 provided in the main part.
  • Silicon carbide single crystal substrate 11 is made of, for example, a polytype 4H hexagonal silicon carbide single crystal. Maximum diameter of first main surface 10a of silicon carbide substrate 10 is greater than 100 mm, preferably 150 mm or more, and more preferably 200 mm or more.
  • First main surface 10a of silicon carbide substrate 10 is, for example, a surface that is off by 8 ° or less from a ⁇ 0001 ⁇ plane or a ⁇ 0001 ⁇ plane.
  • the first main surface 10a is, for example, a surface that is off by about 8 ° or less from the (0001) surface or the (0001) surface
  • the second main surface 10b is a (000-1) surface or ( 000-1) is a surface that is off by about 8 ° or less from the surface.
  • Silicon carbide substrate 10 has a thickness of, for example, 700 ⁇ m or less, and preferably 600 ⁇ m or less.
  • the thickness of silicon carbide substrate 10 is preferably 250 ⁇ m or more and less than 600 ⁇ m, more preferably 300 ⁇ m or more and less than 600 ⁇ m, further preferably 250 ⁇ m or more and 500 ⁇ m or less, and further preferably 350 ⁇ m or more and 500 ⁇ m or less.
  • Silicon carbide epitaxial layer 5 has a drift region 12, a body region 13, a source region 14, and a contact region 18.
  • the drift region 12 is an n-type (first conductivity type) region containing an impurity such as nitrogen.
  • the impurity concentration in drift region 12 is, for example, about 5.0 ⁇ 10 15 cm ⁇ 3 .
  • the body region 13 is a region having p-type (second conductivity type).
  • Impurities contained in body region 13 are, for example, Al (aluminum) or B (boron).
  • the impurity concentration contained in body region 13 is, for example, about 1 ⁇ 10 17 cm ⁇ 3 .
  • the source region 14 is an n-type region containing an impurity such as phosphorus.
  • the source region 14 is formed inside the body region 13 so as to be surrounded by the body region 13.
  • the impurity concentration of the source region 14 is higher than the impurity concentration of the drift region 12.
  • the impurity concentration of the source region 14 is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • Source region 14 is separated from drift region 12 by body region 13.
  • Contact region 18 is a p-type region.
  • the contact region 18 is provided so as to be surrounded by the source region 14 and is in contact with the body region 13.
  • Contact region 18 contains an impurity such as Al or B at a higher concentration than the impurity contained in body region 13.
  • the impurity concentration of Al or B in the contact region 18 is, for example, 1 ⁇ 10 20 cm ⁇ 3 .
  • the gate insulating film 15 is formed in contact with the first main surface 10 a of the silicon carbide substrate 10 so as to extend from the upper surface of one source region 14 to the upper surface of the other source region 14. Gate insulating film 15 is in contact with source region 14, body region 13, and drift region 12 at first main surface 10 a of silicon carbide substrate 10. Gate insulating film 15 is made of, for example, silicon dioxide. The thickness a of the gate insulating film 15 is preferably about 10 nm to 100 nm, more preferably about 40 nm to 60 nm, for example, 45 nm.
  • the gate electrode 27 is disposed in contact with the gate insulating film 15 so as to extend from one source region 14 to the other source region 14. Gate electrode 27 is provided on gate insulating film 15 so as to sandwich gate insulating film 15 between silicon carbide substrate 10. The gate electrode 27 is formed above the source region 14, the body region 13 and the drift region 12 via the gate insulating film 15.
  • the gate electrode 27 is made of a conductor such as polysilicon doped with impurities or Al.
  • Source electrode 16 extends from each of the pair of source regions 14 to contact region 18 in a direction away from gate insulating film 15 and is in contact with first main surface 10a of silicon carbide substrate 10. Has been. Source electrode 16 is in contact with first main surface 10a of silicon carbide substrate 10. Source electrode 16 is in contact with source region 14 and contact region 18 on first main surface 10a of silicon carbide substrate 10. Source electrode 16 includes, for example, TiAlSi and is in ohmic contact with silicon carbide substrate 10.
  • the interlayer insulating film 21 is provided in contact with the gate electrode 27 and the gate insulating film 15.
  • the interlayer insulating film 21 electrically insulates the gate electrode 27 and the source electrode 16 from each other.
  • the interlayer insulating film 21 includes a first insulating film 21a provided so as to cover the gate electrode 27, and a second insulating film 21b provided so as to cover the first insulating film 21a.
  • the second insulating film 21b may contain more phosphorus as an impurity than the first insulating film 21a.
  • the surface protection electrode 19 is formed in contact with the source electrode 16 and includes a conductor such as Al. The surface protective electrode 19 is electrically connected to the source region 14 via the source electrode 16.
  • Drain electrode 20 is provided in contact with second main surface 10b of silicon carbide substrate 10.
  • the drain electrode 20 may be made of another material capable of making ohmic contact with the silicon carbide single crystal substrate 11 such as NiSi (nickel silicide). Thereby, drain electrode 20 is electrically connected to silicon carbide single crystal substrate 11.
  • Back surface protective electrode 23 is formed in contact with the main surface of drain electrode 20 opposite to silicon carbide single crystal substrate 11.
  • the back surface protective electrode 23 has a laminated structure including, for example, a Ti layer, a Pt layer, and an Au layer.
  • the interface between the gate insulating film 15 and the gate electrode 27 is defined as a first interface 15a
  • the interface between the gate insulating film 15 and the silicon carbide substrate 10 that faces the first interface 15a is defined as a second interface 15b.
  • a region sandwiched between the second imaginary surface 2b that is separated from the second interface 15b by the thickness a of the gate insulating film 15 toward the silicon carbide substrate 10 along the Y is defined as an interface region R.
  • the value obtained by dividing the total number of sodium contained in the interface region R by the area of the first interface 15a is preferably 5 ⁇ 10 10 atoms / cm 2 or less, more preferably 3 ⁇ 10 10 atoms / cm 2 or less. More preferably, it is 1 ⁇ 10 10 atoms / cm 2 or less.
  • the value obtained by dividing the total number of sodium contained in interface region R by the area of first interface 15a is the value in interface region R per unit area (1 cm 2 ) of first interface 15a.
  • the value obtained by dividing the total number of sodium contained in the interface region R by the area of the first interface 15a is the total number of sodium atoms contained in the rectangular parallelepiped shown in FIG.
  • the total number of sodium can be measured by SIMS (Secondary Ion-microprobe Mass Spectrometer).
  • the maximum value of the sodium concentration in the region within 10 nm from the third main surface 27a opposite to the second interface 15b of the gate electrode 27 is larger than the maximum value of the sodium concentration in the interface region R.
  • the maximum value of the sodium concentration in the region R is 1 ⁇ 10 16 atoms / cm 3 or less.
  • the maximum value of the sodium concentration in the region within 10 nm from the third major surface 27a of the gate electrode 27 may be 1 ⁇ 10 18 atoms / cm 3 or more.
  • the maximum value of sodium concentration in the region within 10 nm from second main surface 10b of silicon carbide substrate 10 is larger than the maximum value of sodium concentration in interface region R. Note that the region within 10 nm from the main surface is a region sandwiched by surfaces ⁇ 10 nm away from the main surface along the normal direction Y of the first interface 15a.
  • the drain current (that is, the source-drain current I d ) is measured by changing the gate voltage (that is, the gate-source voltage V gs ).
  • the gate voltage that is, the gate-source voltage V gs .
  • the threshold voltage is a gate voltage at which a drain current starts to flow. More specifically, the threshold voltage is a gate voltage at which the drain current becomes 300 ⁇ A when the source-drain voltage (V ds ) is 10V.
  • variation of the threshold voltage of a silicon carbide semiconductor device is demonstrated.
  • the drain current is measured by changing the gate voltage applied to the silicon carbide semiconductor device, and the relationship 3a between the gate voltage and the drain current is plotted.
  • the voltage between the source and the drain is 10 V
  • the gate voltage at which the drain current becomes 300 ⁇ A is defined as the first threshold voltage (V th1 ).
  • a stress test is performed in which a negative voltage is applied to gate electrode 27 of the silicon carbide semiconductor device for a certain period of time.
  • the drain voltage is measured by changing the gate voltage applied to the silicon carbide semiconductor device, and the relationship 3b between the gate voltage and the drain current is plotted.
  • the threshold voltage When the voltage between the source and the drain is 10 V, the gate voltage at which the drain current becomes 300 ⁇ A is defined as the second threshold voltage (V th2 ). As shown in FIG. 4, the threshold voltage may fluctuate after the stress test. In particular, when the threshold voltage fluctuates to the negative side, a switch operation that should be normally off may be turned on.
  • the MOSFET 1 when a first stress test is performed in which a gate voltage of ⁇ 5 V is applied to the gate electrode 27 at a temperature of 175 ° C. for 100 hours, before the first stress test is performed.
  • the threshold voltage of the first threshold voltage is the first threshold voltage and the threshold voltage after the first stress test is the second threshold voltage
  • the absolute value of the difference between the first threshold voltage and the second threshold voltage is 0.5 V or less, preferably 0.3 V or less, more preferably 0.1 V or less.
  • the second threshold voltage may be higher than the first threshold voltage or lower than the first threshold voltage.
  • the threshold voltage before the first stress test is set to the first threshold voltage.
  • the threshold voltage after the first stress test is performed is the second threshold voltage
  • the absolute value of the difference between the first threshold voltage and the second threshold voltage is 0.5 V or less.
  • it is 0.3V or less, More preferably, it is 0.1V or less.
  • the second threshold voltage may be higher than the first threshold voltage or lower than the first threshold voltage.
  • the threshold voltage before the first stress test is performed.
  • the absolute value of the difference between the first threshold voltage and the second threshold voltage is 0 0.5V or less, preferably 0.3V or less, more preferably 0.1V or less.
  • the second threshold voltage may be higher than the first threshold voltage or lower than the first threshold voltage.
  • the threshold voltage before the second stress test is set to the third threshold voltage.
  • the threshold voltage after the second stress test is the fourth threshold voltage, the absolute value of the difference between the third threshold voltage and the fourth threshold voltage (in other words, the threshold voltage Fluctuation amount) is 0.1 V or less.
  • the fourth threshold voltage may be higher than the third threshold voltage or lower than the third threshold voltage.
  • the threshold voltage before the second stress test is set to the third threshold voltage.
  • the threshold voltage after the second stress test is performed is the fourth threshold voltage
  • the absolute value of the difference between the third threshold voltage and the fourth threshold voltage is 0.1 V or less. It is.
  • the fourth threshold voltage may be higher than the third threshold voltage or lower than the third threshold voltage.
  • MOSFET 1 as the silicon carbide semiconductor device according to the present embodiment will be described.
  • silicon carbide substrate preparation step (S10: FIG. 5) is performed.
  • silicon carbide single crystal substrate 11 is prepared by slicing an ingot made of a hexagonal silicon carbide single crystal having polytype 4H formed by a sublimation method.
  • silicon carbide epitaxial layer 5 is formed on silicon carbide single crystal substrate 11 by, for example, a CVD (Chemical Vapor Deposition) method.
  • a carrier gas containing hydrogen (H 2 ) and a source gas containing monosilane (SiH 4 ), propane (C 3 H 8 ), nitrogen (N 2 ), and the like on the silicon carbide single crystal substrate 11 Is supplied, and silicon carbide single crystal substrate 11 is heated to, for example, about 1500 ° C.
  • silicon carbide epitaxial layer 5 is formed on silicon carbide single crystal substrate 11.
  • silicon carbide substrate 10 having first main surface 10a and second main surface 10b opposite to first main surface 10a is prepared.
  • Silicon carbide substrate 10 includes silicon carbide single crystal substrate 11 forming second main surface 10b, and silicon carbide epitaxial layer 5 provided on silicon carbide single crystal substrate 11 and forming first main surface 10a. Including.
  • an ion implantation step (S20: FIG. 5) is performed. Specifically, referring to FIG. 7, ion implantation is performed on first main surface 10 a of silicon carbide substrate 10.
  • ion implantation is performed on first main surface 10 a of silicon carbide substrate 10.
  • Al (aluminum) ions are implanted into first main surface 10a of silicon carbide substrate 10, whereby p type body region 13 is formed in silicon carbide epitaxial layer 5.
  • P (phosphorus) ions are implanted into the body region 13 at a depth shallower than the implantation depth of the Al ions, thereby forming the source region 14 having the n-type conductivity.
  • Al ions are further implanted into the source region 14, thereby forming a contact region 18 surrounded by the source region 14, having a depth equivalent to that of the source region 14, and having a p-type conductivity. Is done.
  • silicon carbide epitaxial layer 5 a region where none of body region 13, source region 14, and contact region 18 is formed becomes drift region 12.
  • body region 13, source region 14, and contact region 18 are formed on the first main surface 10 a side of silicon carbide substrate 10.
  • an activation annealing step (S30: FIG. 5) is performed. Specifically, silicon carbide substrate 10 is heated for about 30 minutes at a temperature of 1600 ° C. or higher and 2000 ° C. or lower, for example. As a result, impurities in the body region 13, the source region 14, and the contact region 18 formed in the ion implantation process are activated to generate desired carriers.
  • a gate insulating film forming step (S40: FIG. 5) is performed.
  • silicon carbide substrate 10 is heated at a temperature of about 1350 ° C. for about 1 hour in an atmosphere containing oxygen so as to cover first main surface 10 a of silicon carbide substrate 10.
  • a gate insulating film 15 made of silicon dioxide is formed.
  • the gate insulating film 15 has a drift region 12, a body region 13, a source region 14, and a first main surface 10 a so as to extend from one contact region 18 to the other contact region 18. , In contact with the contact region 18.
  • silicon carbide substrate 10 on which gate insulating film 15 is formed in an atmosphere gas containing nitrogen such as nitrogen monoxide, dinitrogen monoxide, nitrogen dioxide and ammonia has a temperature of 1300 ° C. or higher and 1500 ° C. or lower. The temperature is maintained, for example, for about 1 hour.
  • nitrogen atoms are trapped in traps that exist in the vicinity of the second interface 15 b between the gate insulating film 15 and the drift region 12. This suppresses the formation of interface states in the vicinity of the second interface 15b.
  • silicon carbide substrate 10 on which gate insulating film 15 is formed is held in argon gas at a temperature of 1100 ° C. or higher and 1500 ° C. or lower for about 1 hour, for example.
  • silicon carbide substrate 10 on which gate insulating film 15 is formed is maintained at a temperature of 1300 ° C. or higher and 1500 ° C. or lower.
  • a gate electrode forming step (S50: FIG. 5) is performed.
  • the gate electrode 27 made of polysilicon containing impurities is formed on the gate insulating film 15 by LPCVD (Low Pressure Chemical Vapor Deposition).
  • Gate electrode 27 is formed to face drift region 12, source region 14, and body region 13 with gate insulating film 15 interposed therebetween.
  • interlayer insulating film forming step (S60: FIG. 5) is performed.
  • interlayer insulating film 21 made of silicon dioxide is formed to cover gate insulating film 15 and gate electrode 27.
  • TEOS Tetraethylorthosilicate
  • silicon carbide substrate 10 is heated for about 30 minutes at a temperature of about 800 ° C. to 900 ° C., for example.
  • a PSG Phosphorus Silicon Glass
  • the interlayer insulating film 21 including the first insulating film 21a provided so as to cover the gate electrode 27 and the second insulating film 21b provided so as to cover the first insulating film 21a is formed.
  • the second insulating film 21b contains more phosphorus as an impurity than the first insulating film 21a.
  • a source electrode forming step (S70: FIG. 5) is performed. Referring to FIG. 9, interlayer insulating film 21 and gate insulating film 15 are removed in a region where source electrode 16 is to be formed, and source region 14 and contact region 18 are exposed from interlayer insulating film 21 and gate insulating film 15. Is formed. Next, source electrode 16 including, for example, NiSi, TiSi, TiAl, or TiAlSi (titanium aluminum silicon) is formed in the above region by, for example, sputtering. Source electrode 16 is formed in contact with first main surface 10a of silicon carbide substrate 10.
  • intermediate substrate 100 silicon carbide substrate 10 (hereinafter referred to as intermediate body 100 or intermediate substrate 100) provided with source electrode 16, gate electrode 27, interlayer insulating film 21, and gate insulating film 15 is formed.
  • Intermediate substrate 100 includes one main surface 21c and the other main surface 10b opposite to one main surface 21c.
  • the intermediate substrate 100 has a first main surface 10a facing one main surface 21c and a second main surface 10b opposite to the first main surface 10a and constituting the other main surface 10b of the intermediate substrate 100.
  • Silicon carbide substrate 10 having main surface 10b, gate insulating film 15 partially in contact with first main surface 10a of silicon carbide substrate 10, and first main surface 10a exposed from gate insulating film 15 are in contact with each other.
  • Source electrode 16 see FIG. 11).
  • the alloying annealing step (S80: FIG. 5) includes a step of mounting the cover member on the intermediate substrate and a step of annealing the intermediate substrate on which the cover member is mounted.
  • a process of mounting the cover member on the intermediate substrate is performed.
  • the intermediate body 100 is arrange
  • Cover member 2 is arranged to cover intermediate body 100.
  • the lid portion 6 made of carbon may be disposed above the cover member 2, and the intermediate body 100 provided with the cover member 2 may be surrounded by the tray 4 and the lid portion 6.
  • Second main surface 10b of silicon carbide substrate 10 included in intermediate body 100 is disposed in contact with the tray.
  • Cover member 2 is made of, for example, silicon carbide or silicon, preferably silicon carbide.
  • the cover member 2 has a thickness of about 300 ⁇ m to 1 mm, for example.
  • cover member 2 is in contact with surface 21 c of interlayer insulating film 21, and cover member 2 is a first member of silicon carbide substrate 10 such that cover member 2 is separated from source electrode 16. It may be arranged on the main surface 10a side. Preferably, cover member 2 is provided so as to cover the entire first main surface 10a of silicon carbide substrate 10. Next, a step of annealing the intermediate substrate on which the cover member is mounted is performed. Specifically, the cover member 2 is in contact with the interlayer insulating film 21, and the cover member 2 is disposed on the first main surface 10 a side of the silicon carbide substrate 10 so that the cover member 2 is separated from the source electrode 16.
  • silicon carbide substrate 10 provided with source electrode 16 and cover member 2 are heated, for example, at 900 ° C. or higher and 1100 ° C. or lower for about 5 minutes.
  • the source electrode 16 is silicided, and the source electrode 16 that is in ohmic contact with the source region 14 is formed.
  • metal impurities such as sodium present in the annealing furnace cause first impurities of silicon carbide substrate 10 to be present. It can suppress adhering to the surface 21c of the interlayer insulation film 21 arrange
  • cover member 2 is disposed so as to cover the intermediate body 100, alloying annealing is performed on the intermediate body 100 and the cover member 2, thereby suppressing diffusion of metal impurities such as sodium into the interface region R. can do.
  • cover member 2 is removed from the first main surface 10a side of silicon carbide substrate 10.
  • sodium block member 7 a is arranged in contact with one main surface 21 c of intermediate substrate 100.
  • the sodium block member 7a has a sixth main surface 7a2 in contact with the one main surface 21c of the intermediate substrate 100, and a seventh main surface 7a1 opposite to the sixth main surface 7a2.
  • the sixth main surface 7a2 of the sodium block member 7a is disposed so as to cover the entire surface of the one main surface 21c of the intermediate substrate 100.
  • the width of the sodium block member 7a is equal to or larger than the width of the intermediate substrate 100 in a cross-sectional view (a visual field viewed along a direction parallel to the other main surface 10b of the intermediate substrate 100).
  • the diffusion length of sodium with respect to the sodium block member 7a is not more than the diffusion length of sodium with respect to silicon carbide.
  • the material constituting the sodium block member 7a is, for example, silicon carbide or carbon.
  • sodium block member 7a is selected from the group consisting of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a layer in which a silicon carbide layer is coated on a carbon layer. At least one of
  • a step of annealing the intermediate substrate on which the cover member is mounted is performed.
  • the intermediate substrate 100 is annealed in a state where the sodium block member 7 a is in contact with one main surface 21 c of the intermediate substrate 100.
  • Intermediate substrate 100 is annealed at, for example, 900 ° C. or more and 1100 ° C. or less for about 5 minutes.
  • the sodium block member 7a is removed from one main surface 21c of the intermediate substrate 100.
  • the sodium blocking member 7a can effectively block sodium from entering the one main surface 21c of the intermediate substrate 100 from the outside.
  • sodium contamination from the outside contamination from trays and contamination from facilities are considered.
  • a heater portion that becomes high temperature is considered to be one of the sources of sodium.
  • intermediate substrate holding portion 4 may be arranged at a position facing the other main surface 10b of intermediate substrate 100.
  • the intermediate substrate holding unit 4 is a tray capable of holding the intermediate substrate 100, for example.
  • the intermediate substrate holding part 4 is in contact with the other main surface 10b so as to cover the entire surface of the other main surface 10b of the intermediate substrate 100, for example.
  • the wall portion of the intermediate substrate holding portion 4 extends in the normal direction of the other main surface 10b of the intermediate substrate 100 so as to face the side surfaces of the intermediate substrate 100 and the sodium block member 7a.
  • the width of the intermediate substrate holding part 4 is not less than the width of the intermediate substrate 100 in a sectional view.
  • the shape of the intermediate substrate holding part 4 may be a shape in which one opening of the cylinder is closed, a disk shape, or other shapes.
  • the diffusion length of sodium with respect to the intermediate substrate holding part 4 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the material constituting the intermediate substrate holding part 4 is, for example, carbon.
  • intermediate substrate holding portion 4 is made of a group consisting of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a layer in which a silicon carbide layer is coated on a carbon layer. Including at least one selected.
  • the intermediate substrate holding part 4 is made of carbon (graphite)
  • sodium forms a Na—C compound in the graphite, so that the diffusion length of sodium into graphite is considered to be short.
  • one main surface 21c of the intermediate substrate 100 is covered with the sodium block member 7a, and the other main surface 10b and side surfaces of the intermediate substrate 100 are covered with the intermediate substrate holding part 4.
  • the intermediate substrate 100 is annealed.
  • the temperature and time for annealing the intermediate substrate 100 are the same as those described above.
  • the sodium block member 7 a is removed from one main surface 21 c of the intermediate substrate 100, and the intermediate substrate 100 is removed from the intermediate substrate holding unit 4.
  • the lid portion 6 may be disposed so as to contact the intermediate substrate holding portion 4 and cover the sodium block member 7a.
  • the lid 6 is configured so as to form a closed space surrounded by the lid 6 and the intermediate substrate holding unit 4 by being combined with the intermediate substrate holding unit 4.
  • the sodium block member 7a and the intermediate substrate 100 are disposed in the closed space.
  • the seventh main surface 7a1 of the sodium block member 7a may be separated from the lid portion 6 or may be in contact with the lid portion.
  • the shape of the lid portion 6 may be a disc shape, a shape in which one opening of the cylinder is closed, or a shape in which the central portion of the disc projects. Other shapes may also be used.
  • the intermediate substrate 100 is annealed in a state where the sodium block member 7a and the intermediate substrate 100 are disposed in the closed space surrounded by the lid portion 6 and the intermediate substrate holding portion 4. .
  • the temperature and time for annealing the intermediate substrate 100 are the same as those described above.
  • the diffusion length of sodium with respect to the lid 6 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the material which comprises the cover part 6 is carbon, for example.
  • lid portion 6 is selected from the group consisting of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a layer in which a silicon carbide layer is coated on a carbon layer. Including at least one.
  • first sodium absorbing member 7b is disposed in contact with one main surface 21c of intermediate substrate 100.
  • the diffusion length of sodium with respect to the first sodium absorbing member 7b is larger than the diffusion length of sodium with respect to silicon carbide.
  • the material constituting the first sodium absorbing member 7b is, for example, silicon.
  • the first sodium absorbing member 7b is selected from the group consisting of a silicon layer, a silicon dioxide layer, a layer in which a silicon dioxide layer is coated on a silicon layer, and a layer in which a silicon layer is coated on a silicon dioxide layer.
  • Silicon may be single crystal, polycrystal, amorphous, or a combination thereof.
  • the width of the first sodium absorbing member 7b is equal to or greater than the width of the intermediate substrate 100 in a cross-sectional view.
  • a step of annealing the intermediate substrate on which the cover member is mounted is performed. Specifically, the intermediate substrate 100 is annealed in a state where the first sodium sucking member 7b is in contact with the one main surface 21c. The temperature and time for annealing the intermediate substrate 100 are the same as those described above. After annealing the intermediate substrate 100, the first sodium absorbing member 7b is removed from one main surface 21c of the intermediate substrate 100. By absorbing the sodium on the one main surface 21c of the intermediate substrate 100 by the first sodium absorbing member 7b, the sodium concentration on the one main surface 21c of the intermediate substrate 100 can be effectively reduced.
  • the diffusion of sodium to the intermediate substrate 100 can be suppressed by promoting gettering capture of impurities such as sodium at the interface between the intermediate substrate 100 and the first sodium absorbing member 7b.
  • impurities such as sodium at the interface between the intermediate substrate 100 and the first sodium absorbing member 7b.
  • the diffusion distance of sodium to silicon is about 500 nm
  • the diffusion distance of sodium to silicon dioxide is about 400 nm.
  • the thickness b of the first sodium absorbing member 7b is preferably 300 ⁇ m or more in a sectional view.
  • the thickness b of first sodium absorbing member 7b is such that one main surface of intermediate substrate 100 extends from first main surface 10a of silicon carbide substrate 10 along the normal direction of first main surface 10a of silicon carbide substrate 10. It may be larger than the distance to the surface 21c.
  • the second sodium absorbing member 7 c may be disposed in contact with the other main surface 10 b of the intermediate substrate 100. That is, the first sodium absorbing member 7b is disposed in contact with one main surface 21c of the intermediate substrate 100, and the second sodium absorbing member 7c is disposed in contact with the other main surface 10b of the intermediate substrate 100.
  • the diffusion length of sodium with respect to the second sodium absorbing member 7c is larger than the diffusion length of sodium with respect to silicon carbide.
  • the material constituting the second sodium absorbing member 7c is, for example, silicon.
  • the material constituting the second sodium sucking member 7c is the same as the material constituting the first sodium sucking member 7b.
  • the width of the second sodium sucking member 7c is equal to or larger than the width of the intermediate substrate 100.
  • a step of annealing the intermediate substrate on which the cover member is mounted is performed. Specifically, in the state where the first sodium absorbing member 7b is in contact with one main surface 21c of the intermediate substrate 100 and the second sodium absorbing member 7c is in contact with the other main surface 10b of the intermediate substrate 100, the intermediate The substrate 100 is annealed. The temperature and time for annealing the intermediate substrate 100 are the same as those described above. After annealing the intermediate substrate 100, the first sodium absorbing member 7b is removed from one main surface 21c of the intermediate substrate 100, and the second sodium absorbing member 7c is removed from the other main surface 10b.
  • intermediate substrate holding portion 4 may be arranged at a position facing the other main surface 10b of intermediate substrate 100.
  • the intermediate substrate holding unit 4 is a tray capable of holding the intermediate substrate 100, for example.
  • the intermediate substrate holding part 4 is in contact with the other main surface 10b so as to cover the entire surface of the other main surface 10b of the intermediate substrate 100, for example.
  • the wall portion of the intermediate substrate holding portion 4 extends in the normal direction of the other main surface 10b of the intermediate substrate 100 so as to face the side surfaces of the intermediate substrate 100 and the sodium block member 7a.
  • the width of the intermediate substrate holding part 4 is not less than the width of the intermediate substrate 100 in a sectional view.
  • the shape of the intermediate substrate holding part 4 may be a shape in which one opening of the cylinder is closed, a disk shape, or other shapes.
  • the diffusion length of sodium with respect to the intermediate substrate holding part 4 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the material constituting the intermediate substrate holding part 4 is, for example, carbon.
  • intermediate substrate holding portion 4 is made of a group consisting of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a layer in which a silicon carbide layer is coated on a carbon layer. Including at least one selected.
  • one main surface 21c of the intermediate substrate 100 is covered with the first sodium absorbing member 7b, and the other main surface 10b and side surfaces of the intermediate substrate 100 are intermediate substrate holding portions.
  • the intermediate substrate 100 is annealed while being covered with the substrate 4.
  • the temperature and time for annealing the intermediate substrate 100 are the same as those described above.
  • the first sodium absorbing member 7b is removed from one main surface 21c of the intermediate substrate 100, and the intermediate substrate 100 is removed from the intermediate substrate holding part 4.
  • first sodium absorbing member 7b is disposed in contact with one main surface 21c, and second sodium is in contact with the other main surface 10b.
  • the intermediate substrate 100 on which the sucking member 7 c is disposed may be disposed so as to completely fill the recess formed in the intermediate substrate holding unit 4.
  • the surface of the second sodium absorbing member 7c opposite to the surface in contact with the other main surface 10b of the intermediate substrate 100 is in contact with the intermediate substrate holding part 4, and the intermediate substrate 100, the first sodium absorbing member 7b, and the second
  • the intermediate substrate 100 is disposed in a recess formed in the intermediate substrate holding part 4 so that each side surface of the sodium sucking member 7 c is covered with the intermediate substrate holding part 4.
  • one main surface 21c of the intermediate substrate 100 is covered with the first sodium absorbing member 7b, and the other main surface 10b of the intermediate substrate 100 is opposed to the intermediate substrate holding portion 4.
  • the intermediate substrate 100 is annealed in a state where the surface of the second sodium absorbing member 7c opposite to the surface in contact with the other main surface 10b of the intermediate substrate 100 is covered with the intermediate substrate holding part 4.
  • the temperature and time for annealing the intermediate substrate 100 are the same as those described above.
  • the first sodium absorbing member 7b is removed from one main surface 21c of the intermediate substrate 100, and the second sodium absorbing member 7c is removed from the other main surface 10b of the intermediate substrate 100,
  • the intermediate substrate 100 is removed from the intermediate substrate holding unit 4.
  • lid portion 6 may be disposed so as to be in contact with intermediate substrate holding portion 4 and to cover first sodium sucking member 7 b.
  • the lid 6 is configured so as to form a closed space surrounded by the lid 6 and the intermediate substrate holding unit 4 by being combined with the intermediate substrate holding unit 4.
  • the intermediate substrate 100 in which the first sodium absorbing member 7b is disposed on the one main surface 21c is disposed in the closed space.
  • the first sodium absorbing member 7b includes a fourth main surface 7b2 in contact with one main surface 21c of the intermediate substrate 100, and a fifth main surface 7b1 opposite to the fourth main surface 7b2.
  • the fifth main surface 7b1 of the first sodium absorbing member 7b may be separated from the lid 6 or may be in contact with the lid 6.
  • the shape of the lid 6 is the same as the shape of the lid 6 described above.
  • the first sodium absorption is made in contact with one main surface 21 c in the closed space surrounded by the lid portion 6 and the intermediate substrate holding portion 4.
  • An intermediate substrate 100 in which the member 7b is disposed and the second sodium absorbing member 7c is disposed in contact with the other main surface 10b is disposed.
  • the fifth main surface 7b1 of the first sodium absorbing member 7b is in contact with the lid portion 6.
  • the intermediate substrate 100 is annealed in a state where the intermediate substrate 100 is disposed in the closed space surrounded by the lid portion 6 and the intermediate substrate holding portion 4.
  • the temperature and time for annealing the intermediate substrate 100 are the same as those described above.
  • the diffusion length of sodium with respect to the lid 6 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the material which comprises the cover part 6 is carbon, for example.
  • lid portion 6 is selected from the group consisting of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a layer in which a silicon carbide layer is coated on a carbon layer. Including at least one.
  • the sodium block member 7a may be disposed in contact with the fifth main surface 7b1 of the first sodium suction member 7b.
  • the first sodium absorbing member 7b is disposed in contact with one main surface 21c of the intermediate substrate 100
  • the sodium block member 7a is disposed in contact with the fifth main surface 7b1 of the first sodium absorbing member 7b.
  • An intermediate substrate 100 is prepared.
  • the diffusion length of sodium with respect to the sodium block member 7a is not more than the diffusion length of sodium with respect to silicon carbide.
  • the material constituting the sodium block member 7a is, for example, silicon carbide or carbon.
  • sodium block member 7a is selected from the group consisting of a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a layer in which a silicon carbide layer is coated on a carbon layer.
  • the width of the sodium block member 7 a is equal to or greater than the width of the intermediate substrate 100.
  • second sodium suction member 7c may be arranged on the other main surface 10b of intermediate substrate 100. The material constituting the second sodium sucking member 7c is as described above.
  • the first sodium absorbing member 7b is disposed in contact with one main surface 21c of the intermediate substrate 100
  • the sodium blocking member 7a is disposed in contact with the fifth main surface 7b1 of the first sodium absorbing member 7b
  • the intermediate substrate 100 in which the second sodium absorbing member 7c is arranged on the main surface 10b may be held by the intermediate substrate holding part 4, and the lid part 6 is further arranged in contact with the intermediate substrate holding part 4. Also good.
  • the sodium block member 7a is in contact with the fifth main surface 7b1 of the first sodium absorbing member 7b, and the fourth main surface 7b2 of the first sodium absorbing member 7b is The intermediate substrate 100 is annealed in contact with the one main surface 21c of the intermediate substrate 100. Furthermore, the intermediate substrate 100 may be annealed in a state where the second sodium absorbing member 7c is disposed in contact with the other main surface 10b of the intermediate substrate 100. After annealing the intermediate substrate 100, the sodium block member 7a and the first sodium absorbing member 7b are removed from the intermediate substrate 100. When the second sodium sucking member 7c is disposed in contact with the other main surface 10b of the intermediate substrate 100, the second sodium sucking member 7c is removed from the intermediate substrate 100.
  • the surface protection electrode 19 is formed so as to contact the source electrode 16 and cover the interlayer insulating film 21.
  • the surface protective electrode 19 is preferably made of a material containing Al, for example, AlSiCu.
  • a lamp annealing process may be performed. In the lamp annealing step, silicon carbide substrate 10 provided with surface protective electrode 19 may be heated, for example, at a temperature of 700 ° C. or higher and 800 ° C. or lower for about 30 seconds, for example.
  • a passivation film forming step may be performed. A passivation film (not shown) is provided on the surface protection electrode 19, for example.
  • silicon carbide substrate 10 provided with surface protective electrode 19 is heated, for example, at a temperature of about 400 ° C. to 450 ° C. for about 70 seconds, for example.
  • a sintering process may be performed. In the sintering process, the silicon carbide substrate 10 provided with the passivation film is heated at a temperature of about 350 ° C. to 450 ° C. for about 15 minutes, for example.
  • drain electrode 20 made of, for example, NiSi is formed in contact with second main surface 10b of silicon carbide substrate 10.
  • the drain electrode 20 may be TiAlSi, for example.
  • the formation of the drain electrode 20 is preferably performed by a sputtering method, but may be performed by vapor deposition.
  • the drain electrode 20 is heated by, for example, laser annealing.
  • the back surface protective electrode 23 is formed in contact with the drain electrode 20.
  • the back surface protective electrode 23 is preferably made of a material containing Al. As described above, MOSFET 1 shown in FIG. 1 is manufactured.
  • the intermediate including source electrode 16, gate electrode 27, gate insulating film 15, interlayer insulating film 21, and silicon carbide substrate 10 in the steps after the alloying annealing step.
  • the heat treatment temperature and time for 100 are controlled as follows.
  • the diffusion length of sodium is L T (nm), and the interlayer insulating film 21 on the side opposite to the third main surface of the gate electrode 27 in the direction along the normal direction Y of the first interface 15a.
  • N 0 (cm ⁇ 3 ) the sodium concentration on the surface 21c of the interlayer insulating film 21 is N 0 (cm ⁇ 3 )
  • N 0 ⁇ L T / x The temperature and time of heat treatment performed on the gate electrode 27 and the interlayer insulating film 21 after the step of annealing the source electrode (including the step of annealing the source electrode) are controlled so that ⁇ 1.52 ⁇ 10 20. Is done.
  • the N 0 ⁇ L T / x is less than 1.52 ⁇ 10 20 ⁇ 0.85, more preferably less than 1.52 ⁇ 10 20 ⁇ 0.70.
  • an alloying annealing process that is, a process of annealing the source electrode
  • a lamp annealing process a sintering process
  • a passivation film forming process are performed on intermediate 100 including gate electrode 27 and interlayer insulating film 21.
  • the intermediate body 100 is heat-treated at a temperature of 1000 ° C. for 15 minutes.
  • the intermediate body 100 is heat-treated at a temperature of 740 ° C. for 30 seconds.
  • the sintering process heat treatment is performed on the intermediate 100 at a temperature of 400 ° C. for 15 minutes.
  • the intermediate body 100 is heat-treated at a temperature of 420 ° C. for 70 seconds.
  • a heat treatment step in which a temperature of 300 ° C. or higher, which is a high temperature exceeding the heat resistance of the resist, is added to the intermediate 100 is added, the diffusion length in the heat treatment step is added to add the total sodium. diffusion length L T is calculated.
  • L A is the diffusion length of sodium in the alloying annealing process
  • L L is the diffusion length of sodium in the lamp annealing process
  • L S is the diffusion length of sodium in the sintering process
  • L P is the passivation. It is the diffusion length of sodium in the film forming process.
  • the diffusion length L is calculated by the following formula 1.
  • D is a diffusion coefficient
  • t is a heat treatment time (second).
  • the diffusion coefficient D is calculated by the following formula 2.
  • D 0 is a diffusion constant (m 2 / sec)
  • Q is an activation energy (kJ / mol)
  • R is a gas constant of 8.31 (J / mol ⁇ K)
  • T is a heat treatment.
  • the diffusion constant D 0 of sodium in the gate electrode 27 made of polysilicon is 1 ⁇ 10 ⁇ 6 (cm 2 / sec), and the activation energy Q is 122 (kJ / mol).
  • the diffusion coefficient D is calculated.
  • the diffusion coefficient in the alloying annealing step (1000 ° C.) is 9.80 ⁇ 10 ⁇ 12 (m 2 / sec), and the diffusion coefficient in the lamp annealing step (740 ° C.) is 5.08 ⁇ 10 ⁇ 13 (m 2 / sec).
  • the diffusion coefficient in the passivation formation step (420 ° C.) is 6.30 ⁇ 10 ⁇ 16 (m 2 / sec), and the diffusion coefficient in the sintering process (400 ° C.) is 3.36 ⁇ 10 ⁇ 16 (m 2). / Second).
  • the diffusion length L A in the alloying annealing step (900 seconds) is 187871 nm
  • the diffusion length L L in the lamp annealing step (30 seconds) is 7808 nm
  • the diffusion length L P in the passivation formation step (70 seconds) is 1100 nm.
  • the diffusion length L S in the processing step (900 seconds) is 420 nm.
  • the distance x is the first interface 15a from the surface 21c of the interlayer insulating film 21 opposite to the third main surface 27a of the gate electrode 27 in the direction along the normal direction Y of the first interface 15a. It is the distance to.
  • the distance x is the sum of the film thickness of the interlayer insulating film 21 and the film thickness of the gate insulating film 15.
  • the distance x is 1300 nm.
  • the sodium concentration N 0 is the sodium concentration on the surface 21c of the interlayer insulating film 21 before the alloying annealing is performed.
  • the sodium concentration N 0 is, for example, 1 ⁇ 10 18 cm ⁇ 3 .
  • the threshold voltage fluctuates significantly.
  • the heat treatment temperature and the heat treatment time of the heat treatment step after the step of alloying annealing of the source electrode 16 are controlled so that N 1 / N 10 ⁇ 1 (Formula 4).
  • the total diffusion length of sodium with respect to the gate electrode 27 is 117796 nm.
  • the distance x is 1300 nm and the sodium concentration N 0 is 1 ⁇ 10 18 cm ⁇ 3
  • the sodium concentration N l is 9.06 ⁇ 10 19 cm ⁇ 3 . That is, N 1 / N 10 is about 0.6.
  • a MOSFET having a configuration in which the n-type and the p-type are interchanged may be used.
  • a planar type MOSFET has been described as an example of the silicon carbide semiconductor device of the present invention.
  • the silicon carbide semiconductor device may be, for example, a trench type MOSFET, an IGBT, or the like.
  • the surface 21c of the intermediate substrate 100 in the description of FIGS. 15 to 25 of the above embodiment may be upward or downward in the gravity direction.
  • the arrangement of each of the sodium blocking member 7a, the first sodium absorbing member 7b, and the second sodium absorbing member 7b is determined based on the position of the surface 21c of the intermediate substrate 100, and the surface 21c of the intermediate substrate 100 is determined. It does not change depending on the direction of the.
  • MOSFET 1 when the first stress test is performed in which a gate voltage of ⁇ 5 V is applied to gate electrode 27 for 100 hours at a temperature of 175 ° C., the first stress test is performed.
  • the threshold voltage before the first threshold voltage is set as the first threshold voltage and the threshold voltage after the first stress test is set as the second threshold voltage
  • the difference between the first threshold voltage and the second threshold voltage is calculated.
  • the absolute value is 0.5V or less.
  • MOSFET 1 when the second stress test is performed in which a gate voltage of ⁇ 10 V is applied to gate electrode 27 at a temperature of 150 ° C. for 100 hours, the second stress test is performed.
  • the threshold voltage before performing the third stress is the third threshold voltage and the threshold voltage after the second stress test is the fourth threshold voltage
  • the difference between the third threshold voltage and the fourth threshold voltage is 0.1 V or less.
  • the interface between gate insulating film 15 and gate electrode 27 is defined as first interface 15a, and the first interface among the interfaces between gate insulating film 15 and silicon carbide substrate 10 is used.
  • the region facing 15a is the second interface 15b
  • the first virtual interface 15a is separated from the first interface 15a by the thickness of the gate insulating film 15 toward the gate electrode 27 along the normal direction of the first interface 15a.
  • Interface region R sandwiched between surface 2a and second virtual surface 2b separated from second interface 15b by the thickness of gate insulating film 15 toward silicon carbide substrate 10 along the normal direction of second interface 15b
  • the value obtained by dividing the total number of sodium contained in 1 by the area of the first interface 15a is 5 ⁇ 10 10 atoms / cm 2 or less. Thereby, the fluctuation
  • the maximum value of the sodium concentration in the region within 10 nm from third main surface 27a opposite to second interface 15b of gate electrode 27 is the sodium concentration in interface region R. It is larger than the maximum value of the concentration, and the maximum value of the sodium concentration in the interface region R is 1 ⁇ 10 16 atoms / cm 3 or less.
  • interlayer insulating film 21 that covers third main surface 27a opposite to second interface 15b of gate electrode 27 and that is in contact with gate insulating film 15 is provided.
  • source electrode 16 in contact with first main surface 10a of silicon carbide substrate 10.
  • the diffusion length of sodium is L T (nm), and the first interface from the surface 21c of the interlayer insulating film 21 opposite to the third main surface 27a in the direction along the normal direction Y of the first interface 15a.
  • the maximum value of sodium concentration in the region within 10 nm from second main surface 10b of silicon carbide substrate 10 is larger than the maximum value of sodium concentration in interface region R.
  • intermediate substrate 100 including one main surface 21c and the other main surface 10b opposite to one main surface 21c is prepared.
  • the sodium block member 7a is disposed in contact with one main surface 21c of the intermediate substrate 100.
  • the intermediate substrate 100 is annealed with the sodium block member 7a in contact with the one main surface 21c. After the step of annealing the intermediate substrate 100, the sodium block member 7a is removed from one main surface 21c.
  • the intermediate substrate 100 has a first main surface 10a facing one main surface 21c and a second main surface 10b opposite to the first main surface 10a and constituting the other main surface 10b of the intermediate substrate 100.
  • Silicon carbide substrate 10 having main surface 10b, gate insulating film 15 partially in contact with first main surface 10a of silicon carbide substrate 10, and first main surface 10a exposed from gate insulating film 15 are in contact with each other.
  • Source electrode 16 The diffusion length of sodium with respect to the sodium block member 7a is not more than the diffusion length of sodium with respect to silicon carbide.
  • the sodium blocking member 7a can effectively block sodium from entering the one main surface 21c of the intermediate substrate 100 from the outside. Therefore, since the sodium concentration in interface region R can be kept low, fluctuations in the threshold voltage of the silicon carbide semiconductor device can be reduced.
  • sodium block member 7a is carbonized on the carbon layer, silicon carbide layer, tantalum carbide layer, silicon layer-coated silicon carbide layer, and carbon layer.
  • the silicon layer includes at least one selected from the group consisting of coated layers. Thereby, it can block more effectively that sodium mixes into one main surface 21c of intermediate substrate 100 from the outside.
  • the method further includes the step of disposing intermediate substrate holding portion 4 facing the other main surface 10b of intermediate substrate 100.
  • the diffusion length of sodium with respect to the intermediate substrate holding part 4 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the intermediate substrate holding part 4 can effectively block sodium from being mixed into the main surface 10 b on the other side of the intermediate substrate 100.
  • intermediate substrate holding portion 4 is formed on a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a carbon layer.
  • the silicon carbide layer includes at least one selected from the group consisting of coated layers. Thereby, it can block more effectively that sodium is mixed into the main surface 10b on the other side of the intermediate substrate 100.
  • the method further includes the step of arranging lid 6 that contacts intermediate substrate holding part 4 and covers sodium blocking member 7a.
  • the intermediate substrate 100 is annealed in a state where the intermediate substrate 100 is disposed in the space surrounded by the lid portion 6 and the intermediate substrate holding portion 4.
  • the diffusion length of sodium with respect to the lid 6 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the lid 6 can effectively block sodium from entering the main surface 21 c on one side of the intermediate substrate 100.
  • lid portion 6 includes a carbon layer, a silicon carbide layer, a tantalum carbide layer, a silicon layer coated with a silicon carbide layer, and a silicon carbide on the carbon layer.
  • the layer comprises at least one selected from the group consisting of coated layers.
  • intermediate substrate 100 including one main surface 21c and the other main surface 10b opposite to one main surface 21c is prepared.
  • the first sodium absorbing member 7b is disposed in contact with one main surface 21c of the intermediate substrate 100.
  • the intermediate substrate 100 is annealed with the first sodium absorbing member 7b in contact with the one main surface 21c.
  • the first sodium absorbing member 7b is removed from the one main surface 21c.
  • the intermediate substrate 100 has a first main surface 10a facing one main surface 21c and a second main surface 10b opposite to the first main surface 10a and constituting the other main surface 10b of the intermediate substrate 100.
  • the diffusion length of sodium with respect to the first sodium absorbing member 7b is larger than the diffusion length of sodium with respect to silicon carbide. Therefore, even when one main surface 21c of the intermediate substrate 100 is contaminated with sodium, the sodium on the one main surface 21c of the intermediate substrate 100 is absorbed by the first sodium absorbing member 7b, The sodium concentration on one main surface 21c of the intermediate substrate 100 can be effectively reduced. Therefore, since the sodium concentration in interface region R can be kept low, fluctuations in the threshold voltage of the silicon carbide semiconductor device can be reduced.
  • first sodium absorbing member 7b includes silicon layer, silicon dioxide layer, silicon layer coated with silicon dioxide layer, and silicon dioxide layer with silicon.
  • the layer comprises at least one selected from the group consisting of coated layers.
  • the thickness of first sodium absorbing member 7b is 300 ⁇ m or more in a sectional view. Therefore, sodium on one main surface 21c of intermediate substrate 100 can be absorbed more effectively.
  • the first sodium absorbing member 7b is in contact with one main surface 21c of the intermediate substrate 100
  • the second sodium absorbing member 7c is in contact with the other main surface 10b of the intermediate substrate 100.
  • the intermediate substrate 100 is annealed.
  • the diffusion length of sodium with respect to the second sodium absorbing member 7c is larger than the diffusion length of sodium with respect to silicon carbide.
  • the sodium on the other major surface 10b of the intermediate substrate 100 can be effectively sucked from the second sodium sucking member 7c.
  • the method further includes the step of disposing intermediate substrate holding portion 4 facing the other main surface 10b of intermediate substrate 100.
  • the diffusion length of sodium with respect to the intermediate substrate holding part 4 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the intermediate substrate holding part 4 can effectively block sodium from being mixed into the main surface 10 b on the other side of the intermediate substrate 100.
  • intermediate substrate holding portion 4 is formed on a carbon layer, a silicon carbide layer, a tantalum carbide layer, a layer in which a silicon carbide layer is coated on a silicon layer, and a carbon layer.
  • the silicon carbide layer includes at least one selected from the group consisting of coated layers. Thereby, it can block more effectively that sodium is mixed into the main surface 10b on the other side of the intermediate substrate 100.
  • the method further includes the step of arranging lid 6 that contacts intermediate substrate holding part 4 and covers first sodium sucking member 7b.
  • the intermediate substrate 100 is annealed in a state where the intermediate substrate 100 is disposed in the space surrounded by the lid portion 6 and the intermediate substrate holding portion 4.
  • the diffusion length of sodium with respect to the lid 6 is not more than the diffusion length of sodium with respect to silicon carbide.
  • the lid 6 can effectively block sodium from entering the main surface 21 c on one side of the intermediate substrate 100.
  • lid portion 6 includes a carbon layer, a silicon carbide layer, a tantalum carbide layer, a silicon layer coated with a silicon carbide layer, and a silicon carbide on the carbon layer.
  • the layer comprises at least one selected from the group consisting of coated layers.
  • the first sodium sucking member 7b includes the fourth main surface 7b2 in contact with one main surface 21c, and the fourth main surface 7b2 opposite to the fourth main surface 7b2. 5 after the step of disposing the sodium block member 7a in contact with the fifth main surface 7b1 of the first sodium absorbing member 7b and the step of annealing the intermediate substrate 100, the sodium block member 7a And a step of removing from the intermediate substrate 100. In the step of annealing the intermediate substrate 100, the sodium block member 7a is in contact with the fifth main surface 7b1 of the first sodium absorbing member 7b, and the fourth main surface 7b2 of the first sodium absorbing member 7b is the intermediate substrate 100.
  • the intermediate substrate 100 is annealed in contact with the one main surface 21c.
  • the diffusion length of sodium with respect to the sodium block member 7a is not more than the diffusion length of sodium with respect to silicon carbide.
  • the sodium blocking member 7a can more effectively block sodium from being mixed into the main surface 21c on one side of the intermediate substrate 100.
  • sodium block member 7a is carbonized on the carbon layer, silicon carbide layer, tantalum carbide layer, silicon layer-coated silicon carbide layer, and carbon layer.
  • the silicon layer includes at least one selected from the group consisting of coated layers. Thereby, it can block more effectively that sodium is mixed into one of the intermediate substrates 100 in the main surface 21c.
  • MOSFETs 1 according to Sample 1 to Sample 6 were formed by the same method as that described in the above embodiment except for the following conditions.
  • silicon carbide substrate 10 provided with interlayer insulating film 21, gate electrode 27, gate insulating film 15, and source electrode 16 is provided.
  • Intermediate body 100 was placed on tray 4.
  • the tray was made of carbon, and the cover member 2 made of silicon carbide was provided in contact with the interlayer insulating film 21 of the intermediate body 100.
  • the tray was made of carbon.
  • the cover member 2 that covers the intermediate body 100 was not provided.
  • alloying annealing was performed twice.
  • the tray in the first alloying annealing was made of silicon carbide, and the tray in the second alloying annealing was made of carbon.
  • the cover member 2 covering the intermediate body 100 was not provided.
  • the tray was made of carbon, and cover member 2 made of silicon carbide was provided in contact with interlayer insulating film 21 of intermediate body 100.
  • the 1st sodium absorption member 7b which consists of silicon was provided in contact with one main surface 21c of the intermediate body 100.
  • the intermediate body 100 and the first sodium absorbing member 7b are arranged in the carbon tray 4, and the carbon lid 6 is arranged so as to cover the first sodium absorbing member 7b.
  • first sodium absorbing member 7b made of silicon is provided in contact with one main surface 21c of intermediate body 100, and silicon is provided in contact with the other main surface 10b.
  • the 2nd sodium absorption member 7c which consists of was provided.
  • the intermediate body 100, the first sodium absorbing member 7b, and the second sodium absorbing member 7c are arranged in the carbon tray 4, and the carbon lid 6 is arranged so as to cover the first sodium absorbing member 7b. .
  • Three samples 5 and 6 were prepared.
  • an alloying annealing process was performed on samples 1 to 6.
  • the alloying annealing was performed in a state where the cover member 2 made of silicon carbide was in contact with the interlayer insulating film 21 of the intermediate body 100.
  • alloying annealing was performed in a state where the first sodium absorbing member 7b made of silicon was in contact with the interlayer insulating film 21 of the intermediate body 100.
  • the alloying annealing is performed in a state where the cover member 2 made of silicon carbide is not provided and the interlayer insulating film 21 and the source electrode 16 are not covered by the cover member 2. did.
  • the sample 2 and the sample 3 were subjected to the lamp annealing process and the sintering process.
  • the intermediate 100 was heated at a temperature of 740 ° C. for 30 seconds.
  • the sintering process the intermediate 100 was heated at a temperature of 400 ° C. for 15 minutes. Sample 1, Sample 4, Sample 5, and Sample 6 were not subjected to the lamp annealing process and sintering process.
  • gate electrode 27 and interlayer insulation are set so that N 0 ⁇ L T / x is 1.52 ⁇ 10 20 or more.
  • the temperature and time of the heat treatment performed on the intermediate 100 including the film 21 was controlled.
  • an intermediate including gate electrode 27 and interlayer insulating film 21 is set so that N 0 ⁇ L T / x is less than 1.52 ⁇ 10 20.
  • the temperature and time of the heat treatment performed on the body 100 was controlled.
  • Sample 1 was manufactured under approximately the same manufacturing conditions as sample 4, but different equipment was used in most manufacturing steps.
  • the TEG shown in FIG. 13 was formed on the same wafer on which the MOSFETs according to Sample 1 to Sample 6 were formed.
  • the TEG was created to measure the total number of sodium in the interface area.
  • a silicon dioxide film 15 was provided on a silicon carbide substrate 10, and polysilicon 27 was provided on the silicon dioxide film.
  • the silicon dioxide film 15 corresponds to the gate insulating film 15 of the MOSFET 1
  • the polysilicon 27 corresponds to the gate electrode 27 of the MOSFET 1.
  • the thickness of the gate insulating film 15 was 45 nm, and the thickness of the polysilicon 27 was 300 nm. 2.
  • the amount of fluctuation of the threshold voltage of MOSFET 1 according to samples 1 to 6 was measured.
  • the first threshold voltage before the gate bias stress was applied to the gate electrode 27 of the MOSFET 1 according to the samples 1 to 6 was measured.
  • the definition of the threshold voltage is as described in the embodiment.
  • a gate bias stress was applied to the MOSFETs 1 according to the samples 1 to 6.
  • a gate bias stress a gate voltage of ⁇ 5 V was applied to the gate electrode 27 at a temperature of 175 ° C. for 100 hours.
  • the second threshold voltage was measured.
  • the variation amount of the threshold voltage was calculated by subtracting the second threshold voltage from the first threshold voltage.
  • the third threshold voltage before the gate bias stress was applied to the gate electrode 27 of the MOSFET 1 according to the samples 1 to 6 was measured.
  • a gate voltage of ⁇ 10 V was applied to the gate electrode 27 at a temperature of 150 ° C. for 100 hours.
  • the fourth threshold voltage was measured.
  • the variation amount of the threshold voltage was calculated by subtracting the fourth threshold voltage from the third threshold voltage.
  • the sodium concentration was measured using the TEGs related to Sample 1 to Sample 6.
  • the sodium concentration was measured by digging the TEG from the surface 27a of the polysilicon 27 toward the silicon carbide substrate 10 by SIMS.
  • the silicon dioxide film 15 and the silicon carbide substrate 10 are separated from the first interface 15a between the polysilicon 27 and the silicon dioxide film 15 by a thickness (45 nm) away from the first interface 15a toward the surface 27a of the polysilicon 27.
  • the total concentration of sodium atoms in the interface region R was calculated by integrating the sodium concentration from the second interface 15b to a position separated from the silicon carbide substrate 10 by the thickness of the silicon dioxide film 15 (45 nm).
  • the iron concentration, nitrogen concentration, phosphorus concentration and hydrogen concentration in the interface region R were also measured. 3.
  • the vicinity of first interface 15a between silicon dioxide film 15 and polysilicon 27 and the second interface 15b between silicon dioxide film 15 and silicon carbide substrate 10 are used.
  • the Na concentration was as high as about 1 ⁇ 10 17 atoms / cm 3 or more.
  • the maximum value of the Na concentration in the interface region R was as low as about 1 ⁇ 10 16 atoms / cm 3 or less.
  • the maximum value of Na concentration in a region within 10 nm from the surface 27a of the polysilicon 27 was as high as about 1 ⁇ 10 18 atoms / cm 3 or more.
  • no significant difference was found in the concentrations of iron, nitrogen, phosphorus, and hydrogen, which are impurities other than sodium.
  • the second threshold voltage of the MOSFETs according to Sample 1 to Sample 6 was smaller than the first threshold voltage.
  • the threshold voltage fluctuation amounts of the MOSFETs according to Sample 1, Sample 4, Sample 5 and Sample 6 in which the total number of Na is 5 ⁇ 10 10 atoms / cm 2 or less are 0.01 V, 0.13 V, and 0.01 to 0, respectively. 0.03 V and 0.00 to 0.01 V, both of which were 0.5 V or less.
  • the amount of fluctuation of the threshold voltage of the MOSFET according to Sample 3 in which the total number of Na exceeds 5 ⁇ 10 10 atoms / cm 2 is 2.34V, which is a large value.
  • the second threshold voltage of the MOSFET according to sample 3 was a negative value.
  • FIG. 26 is a plot of Samples 1, 4, 5, and 6 in Table 2 with the vertical axis representing the amount of variation in threshold voltage and the horizontal axis representing the total number of Na in the interface region R.
  • Diamonds indicate samples 1 and 4
  • squares indicate sample 5
  • triangles indicate sample 6.
  • Samples 1 and 4 are alloyed and annealed using a cover member (sodium block member) made of silicon carbide.
  • samples 5 and 6 are annealed using a cover member (sodium absorbing member) made of silicon.
  • Sample 5 is a single-sided cover
  • sample 6 is a double-sided cover.
  • the difference (variation) in the amount of variation in threshold voltage between samples 1 and 4 is 0.12 V (difference 31), whereas three samples between samples 5 and 6
  • the difference in the amount of variation in the threshold voltage of the three samples was 0.02 V (difference 32) and 0.01 V (difference 33), respectively.
  • sample 5 using a single-sided cover member made of silicon is a cover member made of silicon carbide. It was confirmed that Samples 1 and 4 using the sample showed the same total Na amount and variation amount of the threshold voltage. In addition, when using a double-sided cover member made of silicon, it was confirmed that the total amount of Na and the amount of change in threshold voltage were smaller than using a single-sided cover member made of silicon and a cover member made of silicon carbide. Further, it has been confirmed that the samples 5 and 6 using the cover member made of silicon have less variation in the variation amount of the threshold voltage than the samples 1 and 4 using the cover member made of silicon carbide. In the case of Samples 5 and 6, Na is absorbed using a cover member made of silicon, so it is estimated that the sample is strong against disturbance factors.
  • the fourth threshold voltage of the MOSFETs according to Sample 1 to Sample 6 was smaller than the third threshold voltage.
  • the variation amounts of the threshold voltages of the MOSFETs according to Sample 1, Sample 4, Sample 5 and Sample 6 in which the total number of Na is 5 ⁇ 10 10 atoms / cm 2 or less are 0.02 V, 0.10 V, and 0.01 to 0, respectively. 0.04 V and 0.00 to 0.01 V, both of which were 0.1 V or less.
  • the fluctuation amounts of the threshold voltages of the MOSFETs related to Sample 2 and Sample 3 in which the total number of Na exceeds 5 ⁇ 10 10 atoms / cm 2 are 2.55 V and 3.39 V, respectively, which are large values.
  • the 2nd threshold voltage of MOSFET concerning sample 2 and sample 3 became a negative value.
  • the Na total number and the threshold voltage fluctuation amount of Sample 1 were smaller than the Na total number and threshold voltage fluctuation amount of Sample 4.
  • Sample 1 was manufactured under nearly the same manufacturing conditions as Sample 4, but different equipment was used in most manufacturing processes. Therefore, it is considered that there is a difference in the amount of Na adhering to the surface 21c of the interlayer insulating film 21, and as a result, a difference in the variation amount of the threshold voltage occurs.
  • FIG. 27 is a plot of Samples 1, 4, 5 and 6 in Table 3 with the vertical axis representing the amount of variation in threshold voltage and the horizontal axis representing the total number of Na in the interface region R.
  • Diamonds indicate samples 1 and 4
  • squares indicate sample 5
  • triangles indicate sample 6.
  • Samples 1 and 4 are alloyed and annealed using a cover member (sodium block member) made of silicon carbide.
  • samples 5 and 6 are annealed using a cover member (sodium absorbing member) made of silicon.
  • Sample 5 is a single-sided cover
  • sample 6 is a double-sided cover.
  • the difference (variation) in the amount of variation in threshold voltage between samples 1 and 4 is 0.08 V (difference 41), whereas three samples between samples 5 and 3 between samples 6
  • the difference in the amount of variation in the threshold voltage of the two samples was 0.03 V (difference 42) and 0.01 V (difference 43), respectively.
  • the sample 5 using the single-sided cover member made of silicon has a cover made of silicon carbide. It was confirmed that Samples 1 and 4 using the member showed the same Na total number and threshold voltage fluctuation amount. In addition, when using a double-sided cover member made of silicon, it was confirmed that the total amount of Na and the amount of change in threshold voltage were smaller than using a single-sided cover member made of silicon and a cover member made of silicon carbide. Further, it has been confirmed that the samples 5 and 6 using the cover member made of silicon have less variation in the variation amount of the threshold voltage than the samples 1 and 4 using the cover member made of silicon carbide.
  • MOSFET 1 in which the total number of sodium in the interface region R is 5 ⁇ 10 10 atoms / cm 2 or less can effectively reduce the variation amount of the threshold voltage.
  • SYMBOLS 1 Silicon carbide semiconductor device (MOSFET), 2 cover member, 2a 1st virtual surface, 2b 2nd virtual surface, 4 Intermediate board

Abstract

　炭化珪素半導体装置は、炭化珪素基板（１０）と、ゲート絶縁膜（１５）と、ゲート電極（２７）とを備える。炭化珪素基板（１０）は、第１の主面（１０ａ）と、第１の主面（１０ａ）と反対側の第２の主面（１０ｂ）とを有する。ゲート絶縁膜（１５）は、炭化珪素基板（１０）の第１の主面（１０ａ）に接して設けられている。ゲート電極（２７）は、炭化珪素基板（１０）との間にゲート絶縁膜（１５）を挟むようにゲート絶縁膜（１５）上に設けられている。１７５℃の温度下において、ゲート電極（２７）に対して－５Ｖのゲート電圧を１００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．５Ｖ以下である。これにより、閾値電圧の変動を低減可能な炭化珪素半導体装置およびその製造方法を提供する。

Description

炭化珪素半導体装置およびその製造方法
　この発明は、炭化珪素半導体装置およびその製造方法に関し、特定的には、閾値電圧の変動を低減可能な炭化珪素半導体装置およびその製造方法に関する。
　近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
　炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）などは、所定の閾値電圧を境にしてチャネル領域における反転層の形成の有無を制御することにより、２つの電極間を流れる電流の導通および遮断を制御することが可能である。
　たとえば、岡本　光央、外７名，「４Ｈ－ＳｉＣカーボン面ＭＯＳＦＥＴにおけるＶｔｈ不安定性の低減」，第５９回応用物理学関連連合講演会，講演予稿集，２０１２年春，１５－３０９（非特許文献１）において、炭化珪素ＭＯＳＦＥＴは、ゲートバイアスストレスにより閾値電圧が変動することが指摘されている。上記文献には、当該閾値電圧の変動を低減するために、ゲート酸化膜が形成された炭化珪素基板を水素雰囲気下でアニールする方法が開示されている。
岡本　光央、外７名，「４Ｈ－ＳｉＣカーボン面ＭＯＳＦＥＴにおけるＶｔｈ不安定性の低減」，第５９回応用物理学関連連合講演会，講演予稿集，２０１２年春，１５－３０９
　しかしながら、水素雰囲気下でアニールする場合、一旦は閾値電圧の変動が低減できたとしても、たとえばその後のオーミック電極形成工程などにおいて基板が高温にさらされると、閾値電圧の変動の低減効果は失われてしまうと考えられる。言い換えれば、基板上にゲート電極を形成した段階では閾値電圧の変動は低減されるが、最終的なデバイスになった段階では閾値電圧の変動が低減されないと考えられる。
　本発明は、上記の課題を解決するためになされたものであって、その目的は、閾値電圧の変動を低減可能な炭化珪素半導体装置およびその製造方法を提供することである。
　本発明に係る炭化珪素半導体装置は、炭化珪素基板と、ゲート絶縁膜と、ゲート電極とを備える。炭化珪素基板は、第１の主面と、第１の主面と反対側の第２の主面とを有する。ゲート絶縁膜は、炭化珪素基板の第１の主面に接して設けられている。ゲート電極は、炭化珪素基板との間にゲート絶縁膜を挟むようにゲート絶縁膜上に設けられている。１７５℃の温度下において、ゲート電極に対して－５Ｖのゲート電圧を１００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．５Ｖ以下である。
　本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。一方の主面と、一方の主面と反対側の他方の主面とを含む中間基板が準備される。中間基板の一方の主面に接してナトリウムブロック部材が配置される。ナトリウムブロック部材が一方の主面に接した状態で中間基板がアニールされる。中間基板をアニールする工程後に、ナトリウムブロック部材が一方の主面から除去される。中間基板は、一方の主面と対向する第１の主面と、第１の主面とは反対側であって、中間基板の他方の主面を構成する第２の主面と有する炭化珪素基板と、炭化珪素基板の第１の主面と部分的に接するゲート絶縁膜と、ゲート絶縁膜から露出している第１の主面に接するソース電極とを含む。ナトリウムブロック部材に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。
　本発明に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。一方の主面と、一方の主面と反対側の他方の主面とを含む中間基板が準備される。中間基板の一方の主面に接して第１のナトリウム吸取部材が配置される。第１のナトリウム吸取部材が一方の主面に接した状態で中間基板がアニールされる。中間基板をアニールする工程後に、第１のナトリウム吸取部材が一方の主面から除去される。中間基板は、一方の主面と対向する第１の主面と、第１の主面とは反対側であって、かつ中間基板の他方の主面を構成する第２の主面と有する炭化珪素基板と、炭化珪素基板の第１の主面と部分的に接するゲート絶縁膜と、ゲート絶縁膜から露出している第１の主面に接するソース電極とを含む。第１のナトリウム吸取部材に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。
　本発明によれば、閾値電圧の変動を低減可能な炭化珪素半導体装置およびその製造方法を提供することができる。
本発明の一実施の形態に係る炭化珪素半導体装置の構造を概略的に説明するための断面模式図である。 ナトリウムの総数の定義を説明するための図である。 炭化珪素半導体装置の閾値電圧の定義を説明するための図である。 本発明の一実施の形態に係る炭化珪素半導体装置の第１の閾値電圧および第２の閾値電圧を説明するための図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法を概略的に説明するためのフロー図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第１の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第２の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第３の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第４の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程を概略的に説明するための拡大断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第６の工程を概略的に説明するための断面模式図である。 ナトリウム濃度を測定するためのＴＥＧ（Ｔｅｓｔ　Ｅｌｅｍｅｎｔ　Ｇｒｏｕｐ）の構成を概略的に説明するための断面模式図である。 ナトリウム濃度とポリシリコン表面からの深さとの関係を示す図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第１の変形例の第１の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第１の変形例の第２の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第１の変形例の第３の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第１の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第２の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第３の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第４の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第５の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第６の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第７の例を概略的に説明するための断面模式図である。 本発明の一実施の形態に係る炭化珪素半導体装置の製造方法の第５の工程の第２の変形例の第８の例を概略的に説明するための断面模式図である。 温度１７５℃およびゲート電圧－５Ｖの条件下における、サンプル１、４、５および６に係るＭＯＳＦＥＴの閾値電圧の変動量について説明する図である。 温度１５０℃およびゲート電圧－１０Ｖの条件下における、サンプル１、４、５および６に係るＭＯＳＦＥＴの閾値電圧の変動量について説明する図である。
　［本願発明の実施形態の説明］
　以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”－”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。また角度の記載には、全方位角を３６０度とする系を用いている。
　発明者らは、ゲートバイアスストレスによる閾値電圧の変動を抑制する方策について鋭意検討を行なった結果、以下のような知見を得て本発明を見出した。
　まず、ソース電極形成工程の前後において、雰囲気中に存在するナトリウム（Ｎａ）、硫黄（Ｓ）、カリウム（Ｋ）、鉄（Ｆｅ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）およびカルシウム（Ｃａ）などの金属不純物が炭化珪素基板上に設けられた層間絶縁膜の表面に付着する。ナトリウムなどの金属不純物は、ソース電極形成工程およびソース電極形成工程より後の工程の熱処理によって、層間絶縁膜の表面からゲート電極中に入りこみ、ゲート絶縁膜付近にまで拡散する。これらの金属不純物が、ＭＯＳＦＥＴの動作時に電荷を供給することにより、閾値電圧が低下して電流が流れやすい状態になると考えられる。
　さらに研究を進めていくと、金属不純物の中でも、特にナトリウムが閾値電圧の変動に影響を与えていることが分かってきた。より詳細な研究の結果、ゲート絶縁膜付近におけるナトリウムの総数をある一定数以下とすることにより、ゲートバイアスストレスによる閾値電圧の変動を効果的に低減可能であることを見出した。具体的には、ゲート絶縁膜とゲート電極の界面を第１の界面とし、ゲート絶縁膜と炭化珪素基板との界面であって、第１の界面と対向する領域を第２の界面とした場合、第１の界面の法線方向に沿って第１の界面からゲート絶縁膜の厚みだけゲート電極側に離れた第１仮想面と、第２の界面の法線方向に沿って第２の界面からゲート絶縁膜の厚みだけ炭化珪素基板側に離れた第２仮想面とに挟まれた界面領域に含まれるナトリウムの総数を第１の界面の面積で除した値が、５×１０10ａｔｏｍｓ／ｃｍ2以下に制御される。
　発明者らは、鋭意研究の結果、炭化珪素結晶に対するナトリウムイオンの拡散が、従来から広く用いられている珪素結晶に対するナトリウムの拡散よりも遅いことを見出した。これにより、外部より混入するナトリウムの不純物量が一定の場合、炭化珪素結晶の内部へのナトリウムの拡散は、珪素結晶の内部へのナトリウムの拡散よりも遅いため、炭化珪素結晶の表面には珪素結晶の表面よりもナトリウムが蓄積されやすいことを意味している。
　発明者らは、珪素基板および炭化珪素基板へのナトリウムの拡散状態を調査した。具体的には、まず一定量のナトリウムをＮａＣｌで付着させたグラファイト製のトレーを４つ準備した。２つのトレーの内部に珪素基板を挿入し、残りの２つのトレーに炭化珪素基板を挿入した。各トレーは上蓋および下蓋とからなり、上蓋と下蓋とにより閉鎖空間が形成され、閉鎖空間の内部に基板が閉じ込められている。各トレーに対して、１０００℃の温度で５分間の熱処理が行われた。その後、トレーから珪素基板および炭化珪素基板を取り出して、各基板の表面におけるナトリウム濃度をＩＣＰ－ＭＳ（Inductively　Coupled　Plasma　Mass　Spectrometry）により測定した。
Figure JPOXMLDOC01-appb-T000001
　表１を参照して、各基板の表面におけるナトリウム濃度について説明する。サンプル１およびサンプル２が珪素基板であり、サンプル３およびサンプル４が炭化珪素基板である。表１に示すように、熱処理後の珪素基板の表面におけるナトリウムの濃度は１７０×１０9ａｔｏｍｓ／ｃｍ2および１４０×１０9ａｔｏｍｓ／ｃｍ2であった。一方、熱処理後の炭化珪素基板の表面におけるナトリウム濃度は、１７００×１０9ａｔｏｍｓ／ｃｍ2および１５００×１０9ａｔｏｍｓ／ｃｍ2であった。つまり、炭化珪素基板の表面におけるナトリウム濃度は、珪素基板の表面におけるナトリウム濃度よりも一桁高い値を示した。熱処理の温度および時間を変えた場合においても、同様の関係が確認されている。
　以上の結果より、炭化珪素基板は、珪素基板よりも基板内部へのナトリウムの拡散が遅いため、基板の表面にナトリウムが多く蓄積されることが分かった。そのため、炭化珪素基板を用いる場合においては、珪素基板を用いる場合よりも、不純物の混入低減のための厳格な管理および基板内部の濃度の管理が必要である。
　（１）実施の形態に係る炭化珪素半導体装置は、炭化珪素基板１０と、ゲート絶縁膜１５と、ゲート電極２７とを備える。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有する。ゲート絶縁膜１５は、炭化珪素基板１０の第１の主面１０ａに接して設けられている。ゲート電極２７は、炭化珪素基板１０との間にゲート絶縁膜１５を挟むようにゲート絶縁膜１５上に設けられている。１７５℃の温度下において、ゲート電極２７に対して－５Ｖのゲート電圧を１００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．５Ｖ以下である。これにより、炭化珪素半導体装置の閾値電圧の変動を効果的に低減することができる。
　（２）上記（１）に係る炭化珪素半導体装置において好ましくは、１５０℃の温度下において、ゲート電極２７に対して－１０Ｖのゲート電圧を１００時間印加する第２のストレス試験を行う場合に、第２のストレス試験を行う前の閾値電圧を第３の閾値電圧とし、第２のストレス試験を行った後の閾値電圧を第４の閾値電圧とした場合、第３の閾値電圧と第４の閾値電圧との差の絶対値は、０．１Ｖ以下である。これにより、炭化珪素半導体装置の閾値電圧の変動をより効果的に低減することができる。
　（３）上記（１）または（２）に係る炭化珪素半導体装置において好ましくは、ゲート絶縁膜１５とゲート電極２７との界面を第１の界面１５ａとし、ゲート絶縁膜１５と炭化珪素基板１０との界面のうち、第１の界面１５ａと対向する領域を第２の界面１５ｂとした場合、第１の界面１５ａの法線方向に沿って第１の界面１５ａからゲート絶縁膜１５の厚みだけゲート電極２７側に離れた第１仮想面２ａと、第２の界面１５ｂの法線方向に沿って第２の界面１５ｂからゲート絶縁膜１５の厚みだけ炭化珪素基板１０側に離れた第２仮想面２ｂとに挟まれた界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ａの面積で除した値は、５×１０10ａｔｏｍｓ／ｃｍ2以下である。これにより、炭化珪素半導体装置の閾値電圧の変動をより効果的に低減することができる。
　（４）上記（３）に係る炭化珪素半導体装置において好ましくは、ゲート電極２７の第２の界面１５ｂとは反対側の第３の主面２７ａから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、界面領域Ｒにおけるナトリウム濃度の最大値よりも大きく、界面領域Ｒにおけるナトリウム濃度の最大値は、１×１０16ａｔｏｍｓ／ｃｍ3以下である。これにより、ナトリウム濃度が高い環境下において炭化珪素半導体装置が製造される場合においても、閾値電圧の変動量の小さい炭化珪素半導体装置を得ることができる。
　（５）上記（１）～（４）のいずれかに係る炭化珪素半導体装置において好ましくは、ゲート電極２７の第２の界面１５ｂとは反対側の第３の主面２７ａを覆い、かつゲート絶縁膜１５に接して設けられた層間絶縁膜２１と、炭化珪素基板１０の第１の主面１０ａに接するソース電極１６とをさらに備える。ナトリウムの拡散長をＬT（ｎｍ）とし、第１の界面１５ａの法線方向Ｙに沿った方向における第３の主面２７ａとは反対側の層間絶縁膜２１の表面２１ｃから第１の界面１５ａまでの距離をｘ（ｎｍ）とし、かつ層間絶縁膜２１の表面２１ｃにおけるナトリウム濃度をＮ0（ｃｍ-3）とした場合に、Ｎ0×ＬT／ｘ＜１．５２×１０20となるように、ソース電極をアニールする工程以降にゲート電極２７および層間絶縁膜２１に対して行われる熱処理の温度および時間が制御される。これにより、炭化珪素半導体装置の閾値電圧の変動をより効果的に低減することができる。
　（６）上記（３）～（５）のいずれかに係る炭化珪素半導体装置において好ましくは、炭化珪素基板１０の第２の主面１０ｂから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、界面領域Ｒにおけるナトリウム濃度の最大値よりも大きい。これにより、ナトリウム濃度が高い環境下においても、界面領域Ｒのナトリウム濃度を低く維持することにより、炭化珪素半導体装置の閾値電圧の変動を低減することができる。
　（７）実施の形態に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。一方の主面２１ｃと、一方の主面２１ｃと反対側の他方の主面１０ｂとを含む中間基板１００が準備される。中間基板１００の一方の主面２１ｃに接してナトリウムブロック部材７ａが配置される。ナトリウムブロック部材７ａが一方の主面２１ｃに接した状態で中間基板１００がアニールされる。中間基板１００をアニールする工程後に、ナトリウムブロック部材７ａが一方の主面２１ｃから除去される。中間基板１００は、一方の主面２１ｃと対向する第１の主面１０ａと、第１の主面１０ａとは反対側であって、中間基板１００の他方の主面１０ｂを構成する第２の主面１０ｂと有する炭化珪素基板１０と、炭化珪素基板１０の第１の主面１０ａと部分的に接するゲート絶縁膜１５と、ゲート絶縁膜１５から露出している第１の主面１０ａに接するソース電極１６とを含む。ナトリウムブロック部材７ａに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。ナトリウムブロック部材７ａによって、外部から中間基板１００の一方の主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。そのため、界面領域Ｒにおけるナトリウム濃度を低く維持することができるので、炭化珪素半導体装置の閾値電圧の変動を低減することができる。
　（８）上記（７）に係る炭化珪素半導体装置の製造方法において好ましくは、ナトリウムブロック部材７ａは、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、外部から中間基板１００の一方の主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　（９）上記（７）または（８）に係る炭化珪素半導体装置の製造方法において好ましくは、中間基板１００の他方の主面１０ｂと対向する中間基板保持部４を配置する工程をさらに備える。中間基板保持部４に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。中間基板保持部４により、中間基板１００の他方に主面１０ｂにナトリウムが混入することを効果的にブロックすることができる。
　（１０）上記（９）に係る炭化珪素半導体装置の製造方法において好ましくは、中間基板保持部４は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の他方に主面１０ｂにナトリウムが混入することをより効果的にブロックすることができる。
　（１１）上記（９）または（１０）に係る炭化珪素半導体装置の製造方法において好ましくは、中間基板保持部４と接し、かつナトリウムブロック部材７ａを覆う蓋部６を配置する工程をさらに備える。中間基板１００をアニールする工程において、蓋部６および中間基板保持部４によって囲まれた空間に中間基板１００が配置された状態で中間基板１００がアニールされる。蓋部６に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。蓋部６により、中間基板１００の一方に主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。
　（１２）上記（１１）に係る炭化珪素半導体装置の製造方法において好ましくは、蓋部６は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　（１３）実施の形態に係る炭化珪素半導体装置の製造方法は以下の工程を備えている。一方の主面２１ｃと、一方の主面２１ｃと反対側の他方の主面１０ｂとを含む中間基板１００が準備される。中間基板１００の一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置される。第１のナトリウム吸取部材７ｂが一方の主面２１ｃに接した状態で中間基板１００がアニールされる。中間基板１００をアニールする工程後に、第１のナトリウム吸取部材７ｂが一方の主面２１ｃから除去される。中間基板１００は、一方の主面２１ｃと対向する第１の主面１０ａと、第１の主面１０ａとは反対側であって、かつ中間基板１００の他方の主面１０ｂを構成する第２の主面１０ｂと有する炭化珪素基板１０と、炭化珪素基板１０の第１の主面１０ａと部分的に接するゲート絶縁膜１５と、ゲート絶縁膜１５から露出している第１の主面１０ａに接するソース電極１６とを含む。第１のナトリウム吸取部材７ｂに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。それゆえ、中間基板１００の一方の主面２１ｃがナトリウムで汚染されている場合であっても、第１のナトリウム吸取部材７ｂによって中間基板１００の一方の主面２１ｃ上のナトリウムを吸い取ることにより、中間基板１００の一方の主面２１ｃ上のナトリウム濃度を効果的に低減することができる。そのため、界面領域Ｒにおけるナトリウム濃度を低く維持することができるので、炭化珪素半導体装置の閾値電圧の変動を低減することができる。
　（１４）上記（１３）に係る炭化珪素半導体装置の製造方法において好ましくは、第１のナトリウム吸取部材７ｂは、珪素層、二酸化珪素層、珪素層上に二酸化珪素層がコーティングされた層および二酸化珪素層上に珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方の主面２１ｃ上のナトリウムをより効果的に吸い取ることができる。
　（１５）上記（１３）または（１４）に係る炭化珪素半導体装置の製造方法において好ましくは、断面視において、第１のナトリウム吸取部材７ｂの厚みは３００μｍ以上である。これにより、中間基板１００の一方の主面２１ｃ上のナトリウムをより効果的に吸い取ることができる。
　（１６）上記（１３）～（１５）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、中間基板１００をアニールする工程前に、中間基板１００の他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃを配置する工程と、中間基板１００をアニールする工程後に、第２のナトリウム吸取部材７ｃを他方の主面１０ｂから除去する工程とをさらに備える。中間基板１００をアニールする工程において、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃに接し、かつ第２のナトリウム吸取部材７ｃが中間基板１００の他方の主面１０ｂに接した状態で、中間基板１００がアニールされる。第２のナトリウム吸取部材７ｃに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。第２のナトリウム吸取部材７ｃより、中間基板１００の他方の主面１０ｂ上のナトリウムを効果的に吸い取ることができる。
　（１７）上記（１３）～（１６）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、中間基板１００の他方の主面１０ｂと対向する中間基板保持部４を配置する工程をさらに備える。中間基板保持部４に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。中間基板保持部４により、中間基板１００の他方に主面１０ｂにナトリウムが混入することを効果的にブロックすることができる。
　（１８）上記（１７）に係る炭化珪素半導体装置の製造方法において好ましくは、中間基板保持部４は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の他方に主面１０ｂにナトリウムが混入することをより効果的にブロックすることができる。
　（１９）上記（１７）または（１８）に係る炭化珪素半導体装置の製造方法において好ましくは、中間基板保持部４と接し、かつ第１のナトリウム吸取部材７ｂを覆う蓋部６を配置する工程をさらに備える。中間基板１００をアニールする工程において、蓋部６および中間基板保持部４によって囲まれた空間に中間基板１００が配置された状態で中間基板１００がアニールされる。蓋部６に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。蓋部６により、中間基板１００の一方に主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。
　（２０）上記（１９）に係る炭化珪素半導体装置の製造方法において好ましくは、蓋部６は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　（２１）上記（１３）～（２０）のいずれかに係る炭化珪素半導体装置の製造方法において好ましくは、第１のナトリウム吸取部材７ｂは、一方の主面２１ｃに接する第４の主面７ｂ２と、第４の主面７ｂ２と反対側の第５の主面７ｂ１とを含み、第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接してナトリウムブロック部材７ａを配置する工程と、中間基板１００をアニールする工程後に、ナトリウムブロック部材７ａを中間基板１００から除去する工程とをさらに備える。中間基板１００をアニールする工程において、ナトリウムブロック部材７ａが第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接し、かつ第１のナトリウム吸取部材７ｂの第４の主面７ｂ２が中間基板１００の一方の主面２１ｃと接した状態で中間基板１００がアニールされる。ナトリウムブロック部材７ａに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。ナトリウムブロック部材７ａにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　（２２）上記（２１）に係る炭化珪素半導体装置の製造方法において好ましくは、ナトリウムブロック部材７ａは、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　［本願発明の実施形態の詳細］
　まず、本発明の一実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の構成について説明する。
　図１を参照して、本実施の形態に係るＭＯＳＦＥＴ１は、炭化珪素基板１０と、ゲート電極２７と、ゲート絶縁膜１５と、層間絶縁膜２１と、ソース電極１６と、表面保護電極１９と、ドレイン電極２０と、裏面保護電極２３とを主に有している。炭化珪素基板１０は、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられた炭化珪素エピタキシャル層５とを主に含む。
　炭化珪素単結晶基板１１は、たとえばポリタイプ４Ｈの六方晶炭化珪素単結晶からなる。炭化珪素基板１０の第１の主面１０ａの最大径は１００ｍｍより大きく、好ましくは１５０ｍｍ以上であり、より好ましくは２００ｍｍ以上である。炭化珪素基板１０の第１の主面１０ａは、たとえば｛０００１｝面または｛０００１｝面から８°以下オフした面である。具体的には、第１の主面１０ａは、たとえば（０００１）面または（０００１）面から８°以下程度オフした面であり、第２の主面１０ｂは、（０００－１）面または（０００－１）面から８°以下程度オフした面である。炭化珪素基板１０の厚みは、たとえば７００μｍ以下であり、好ましくは６００μｍ以下である。炭化珪素基板１０の厚みは、好ましくは２５０μｍ以上６００μｍ未満であり、より好ましくは３００μｍ以上６００μｍ未満であり、さらに好ましくは２５０μｍ以上５００μｍ以下であり、さらに好ましくは３５０μｍ以上５００μｍ以下である。
　炭化珪素エピタキシャル層５は、ドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とを有している。ドリフト領域１２は、窒素などの不純物を含むｎ型（第１導電型）の領域である。ドリフト領域１２における不純物濃度は、たとえば５．０×１０15ｃｍ-3程度である。ボディ領域１３はｐ型（第２導電型）を有する領域である。ボディ領域１３に含まれる不純物は、たとえばＡｌ（アルミニウム）またはＢ（ホウ素）などである。ボディ領域１３に含まれる不純物濃度は、たとえば１×１０17ｃｍ-3程度である。
　ソース領域１４は、リンなどの不純物を含むｎ型の領域である。ソース領域１４は、ボディ領域１３に取り囲まれるように、ボディ領域１３の内部に形成されている。ソース領域１４の不純物濃度は、ドリフト領域１２の不純物濃度よりも高い。ソース領域１４の不純物濃度はたとえば１×１０20ｃｍ-3である。ソース領域１４は、ボディ領域１３によりドリフト領域１２と隔てられている。
　コンタクト領域１８はｐ型領域である。コンタクト領域１８は、ソース領域１４に囲まれて設けられており、ボディ領域１３に接して形成されている。コンタクト領域１８は、たとえばＡｌまたはＢなどの不純物をボディ領域１３に含まれる不純物よりも高い濃度で含んでいる。コンタクト領域１８におけるＡｌまたはＢなどの不純物濃度はたとえば１×１０20ｃｍ-3である。
　ゲート絶縁膜１５は、一方のソース領域１４の上部表面から他方のソース領域１４の上部表面にまで延在するように炭化珪素基板１０の第１の主面１０ａに接して形成されている。ゲート絶縁膜１５は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４、ボディ領域１３およびドリフト領域１２に接している。ゲート絶縁膜１５は、たとえば二酸化珪素からなっている。ゲート絶縁膜１５の厚みａは、好ましくは１０ｎｍ以上１００ｎｍ以下程度であり、より好ましくは４０ｎｍ以上６０ｎｍ以下程度であり、たとえば４５ｎｍである。
　ゲート電極２７は、一方のソース領域１４上から他方のソース領域１４上にまで延在するように、ゲート絶縁膜１５に接触して配置されている。ゲート電極２７は、炭化珪素基板１０との間にゲート絶縁膜１５を挟むようにゲート絶縁膜１５上に設けられている。ゲート電極２７は、ソース領域１４、ボディ領域１３およびドリフト領域１２の上方にゲート絶縁膜１５を介して形成されている。ゲート電極２７は、たとえば不純物がドーピングされたポリシリコンまたはＡｌなどの導電体からなっている。
　ソース電極１６は、一対のソース領域１４上のそれぞれから、ゲート絶縁膜１５から離れる向きにコンタクト領域１８上にまで延在するとともに、炭化珪素基板１０の第１の主面１０ａに接触して配置されている。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａと接する。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａにおいてソース領域１４およびコンタクト領域１８と接する。ソース電極１６は、たとえばＴｉＡｌＳｉを含み、炭化珪素基板１０とオーミック接合している。
　層間絶縁膜２１は、ゲート電極２７およびゲート絶縁膜１５と接して設けられている。層間絶縁膜２１は、ゲート電極２７とソース電極１６とを電気的に絶縁している。層間絶縁膜２１は、ゲート電極２７を覆うように設けられた第１の絶縁膜２１ａと、第１の絶縁膜２１ａを覆うように設けられた第２の絶縁膜２１ｂとを含んでいる。第２の絶縁膜２１ｂは、第１の絶縁膜２１ａよりも不純物としてのリンを多く含んでいてもよい。表面保護電極１９は、ソース電極１６に接触して形成されており、Ａｌなどの導電体を含んでいる。そして、表面保護電極１９は、ソース電極１６を介してソース領域１４と電気的に接続されている。
　ドレイン電極２０は、炭化珪素基板１０の第２の主面１０ｂに接して設けられている。このドレイン電極２０は、ＮｉＳｉ（ニッケルシリサイド）など、炭化珪素単結晶基板１１とオーミックコンタクト可能な他の材料からなっていてもよい。これにより、ドレイン電極２０は炭化珪素単結晶基板１１と電気的に接続されている。裏面保護電極２３は、ドレイン電極２０の炭化珪素単結晶基板１１とは反対側の主面に接して形成されている。裏面保護電極２３は、たとえばＴｉ層と、Ｐｔ層と、Ａｕ層とからなる積層構造を有している。
　次に、図１および図２を参照して、界面領域におけるナトリウムの総数について説明する。
　ゲート絶縁膜１５とゲート電極２７の界面を第１の界面１５ａとし、ゲート絶縁膜１５と炭化珪素基板１０との界面のうち、第１の界面１５ａと対向する領域を第２の界面１５ｂとする。第１の界面１５ａの法線方向Ｙに沿って第１の界面１５ａからゲート絶縁膜１５の厚みａだけゲート電極２７側に離れた第１仮想面２ａと、第２の界面１５ｂの法線方向Ｙに沿って第２の界面１５ｂからゲート絶縁膜１５の厚みａだけ炭化珪素基板１０側に離れた第２仮想面２ｂとに挟まれた領域を界面領域Ｒとする。界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ａの面積で除した値は、好ましくは５×１０10ａｔｏｍｓ／ｃｍ2以下であり、より好ましくは、３×１０10ａｔｏｍｓ／ｃｍ2以下であり、さらに好ましくは、１×１０10ａｔｏｍｓ／ｃｍ2以下である。
　図２を参照して、界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ａの面積で除した値とは、第１の界面１５ａの単位面積（１ｃｍ2）あたりの界面領域Ｒ中におけるナトリウム原子の数である。言い換えれば、界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ａの面積で除した値とは、図２に示す直方体に含まれるナトリウム原子の総数である。なお、ナトリウムの総数は、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ－ｍｉｃｒｏｐｒｏｂｅ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｅｒ）により測定可能である。
　好ましくは、ゲート電極２７の第２の界面１５ｂとは反対側の第３の主面２７ａから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、界面領域Ｒにおけるナトリウム濃度の最大値よりも大きく、界面領域Ｒにおけるナトリウム濃度の最大値は、１×１０16ａｔｏｍｓ／ｃｍ3以下である。ゲート電極２７の第３の主面２７ａから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、１×１０18ａｔｏｍｓ／ｃｍ3以上であってもよい。好ましくは、炭化珪素基板１０の第２の主面１０ｂから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、界面領域Ｒにおけるナトリウム濃度の最大値よりも大きい。なお、主面から１０ｎｍ以内の領域とは、当該主面から第１の界面１５ａの法線方向Ｙに沿って±１０ｎｍ離れた面に挟まれた領域のことである。
　図３を参照して、炭化珪素半導体装置の閾値電圧（Ｖth）の定義について説明する。まずゲート電圧（つまりゲートソース間電圧Ｖgs）を変化させてドレイン電流（つまりソースドレイン間電流Ｉd）を測定する。ゲート電圧が閾値電圧より低い場合、ゲート絶縁膜１５直下に位置するボディ領域１３とドリフト領域１２との間のｐｎ接合が逆バイアスとなり非導通状態（オフ状態）となり、ソース電極１６（第１の電極）およびドレイン電極２０（第２の電極）間にはドレイン電流は、ほとんど流れない。一方、ゲート電極２７に閾値電圧以上の電圧を印加すると、ボディ領域１３のゲート絶縁膜１５と接触する付近であるチャネル領域ＣＨにおいて反転層が形成される。その結果、ソース領域１４とドリフト領域１２とが電気的に接続され、ソース電極１６とドレイン電極２０との間にドレイン電流が流れはじめる。つまり、閾値電圧は、ドレイン電流が流れ始めるゲート電圧のことである。より詳細には、閾値電圧は、ソースドレイン間の電圧（Ｖds）が１０Ｖのときに、ドレイン電流が３００μＡとなるゲート電圧のことである。
　図４を参照して、炭化珪素半導体装置の閾値電圧の変動について説明する。まず、炭化珪素半導体装置に印加されるゲート電圧を変化させてドレイン電流を測定し、ゲート電圧とドレイン電流の関係３ａをプロットする。ソースドレイン間の電圧が１０Ｖのときに、ドレイン電流が３００μＡとなるゲート電圧を第１の閾値電圧（Ｖth1）とする。次に、炭化珪素半導体装置のゲート電極２７に対して負電圧を一定時間印加するストレス試験が実施される。その後、炭化珪素半導体装置に印加されるゲート電圧を変化させてドレイン電流を測定し、ゲート電圧とドレイン電流の関係３ｂをプロットする。ソースドレイン間の電圧が１０Ｖのときに、ドレイン電流が３００μＡとなるゲート電圧を第２の閾値電圧（Ｖth2）とする。図４に示すように、ストレス試験の後、閾値電圧が変動する場合がある。特に、閾値電圧が負側に変動すると、ノーマリオフ動作すべきスイッチ動作がオンとなってしまう場合がある。
　本実施の形態に係るＭＯＳＦＥＴ１において、１７５℃の温度下において、ゲート電極２７に対して－５Ｖのゲート電圧を１００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値（言い換えれば、閾値電圧の変動量）は、０．５Ｖ以下であり、好ましくは０．３Ｖ以下であり、より好ましくは０．１Ｖ以下である。第２の閾値電圧は、第１の閾値電圧よりも高くなってもよいし、第１の閾値電圧よりも低くなってもよい。
　好ましくは、１７５℃の温度下において、ゲート電極２７に対して－５Ｖのゲート電圧を３００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．５Ｖ以下であり、好ましくは０．３Ｖ以下であり、より好ましくは０．１Ｖ以下である。第２の閾値電圧は、第１の閾値電圧よりも高くなってもよいし、第１の閾値電圧よりも低くなってもよい。
　好ましくは、１７５℃の温度下において、ゲート電極２７に対して絶対値で５Ｖ以上の負バイアスを３００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．５Ｖ以下であり、好ましくは０．３Ｖ以下であり、より好ましくは０．１Ｖ以下である。第２の閾値電圧は、第１の閾値電圧よりも高くなってもよいし、第１の閾値電圧よりも低くなってもよい。
　好ましくは、１５０℃の温度下において、ゲート電極２７に対して－１０Ｖのゲート電圧を１００時間印加する第２のストレス試験を行う場合に、第２のストレス試験を行う前の閾値電圧を第３の閾値電圧とし、第２のストレス試験を行った後の閾値電圧を第４の閾値電圧とした場合、第３の閾値電圧と第４の閾値電圧との差の絶対値（言い換えれば、閾値電圧の変動量）は、０．１Ｖ以下である。第４の閾値電圧は、第３の閾値電圧よりも高くなってもよいし、第３の閾値電圧よりも低くなってもよい。
　好ましくは、１５０℃の温度下において、ゲート電極２７に対して－１０Ｖのゲート電圧を３００時間印加する第２のストレス試験を行う場合に、第２のストレス試験を行う前の閾値電圧を第３の閾値電圧とし、第２のストレス試験を行った後の閾値電圧を第４の閾値電圧とした場合、第３の閾値電圧と第４の閾値電圧との差の絶対値は、０．１Ｖ以下である。第４の閾値電圧は、第３の閾値電圧よりも高くなってもよいし、第３の閾値電圧よりも低くなってもよい。
　次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴ１の製造方法について説明する。
　まず、炭化珪素基板準備工程（Ｓ１０：図５）が実施される。たとえば、昇華法により形成されたポリタイプ４Ｈを有する六方晶炭化珪素単結晶からなるインゴットをスライスすることにより、炭化珪素単結晶基板１１が準備される。次に、炭化珪素単結晶基板１１上に炭化珪素エピタキシャル層５を、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。具体的には、炭化珪素単結晶基板１１上に、水素（Ｈ2）を含むキャリアガスと、モノシラン（ＳｉＨ4）、プロパン（Ｃ3Ｈ8）および窒素（Ｎ2）などを含む原料ガスとが供給され、炭化珪素単結晶基板１１がたとえば１５００℃以上１７００℃以下程度に加熱される。これにより、図６に示すように、炭化珪素エピタキシャル層５が炭化珪素単結晶基板１１上に形成される。以上により、第１の主面１０ａと、第１の主面１０ａと反対側の第２の主面１０ｂとを有し炭化珪素基板１０が準備される。炭化珪素基板１０は、第２の主面１０ｂを形成する炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上に設けられ、第１の主面１０ａを形成する炭化珪素エピタキシャル層５とを含む。
　次に、イオン注入工程（Ｓ２０：図５）が実施される。具体的には、図７を参照して、炭化珪素基板１０の第１の主面１０ａに対してイオン注入が実施される。たとえばＡｌ（アルミニウム）イオンが、炭化珪素基板１０の第１の主面１０ａに対して注入されることにより、炭化珪素エピタキシャル層５内に導電型がｐ型のボディ領域１３が形成される。次に、たとえばＰ（リン）イオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域１３内に注入されることにより、導電型がｎ型のソース領域１４が形成される。そして、たとえばＡｌイオンが、ソース領域１４内にさらに注入されることにより、ソース領域１４に囲まれ、ソース領域１４と同等の深さを有し、かつ導電型がｐ型のコンタクト領域１８が形成される。炭化珪素エピタキシャル層５において、ボディ領域１３、ソース領域１４およびコンタクト領域１８のいずれも形成されない領域は、ドリフト領域１２となる。以上により、炭化珪素基板１０の第１の主面１０ａ側に、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とが形成される。
　次に、活性化アニール工程（Ｓ３０：図５）が実施される。具体的には、炭化珪素基板１０が、たとえば１６００℃以上２０００℃以下の温度で３０分間程度加熱される。これにより、上記イオン注入工程にて形成されたボディ領域１３、ソース領域１４およびコンタクト領域１８における不純物が活性化されて所望のキャリアが生成する。
　次に、ゲート絶縁膜形成工程（Ｓ４０：図５）が実施される。図８を参照して、たとえば、酸素を含む雰囲気中において炭化珪素基板１０を１３５０℃程度の温度下において１時間程度加熱することにより、炭化珪素基板１０の第１の主面１０ａを覆うように二酸化珪素からなるゲート絶縁膜１５が形成される。具体的には、ゲート絶縁膜１５は、一方のコンタクト領域１８から他方のコンタクト領域１８まで延在するように、第１の主面１０ａにおいてドリフト領域１２と、ボディ領域１３と、ソース領域１４と、コンタクト領域１８とに接して形成される。
　次に、窒素アニール工程が実施される。具体的には、たとえば一酸化窒素、一酸化二窒素、二酸化窒素およびアンモニアなどの窒素を含む雰囲気ガス中において、ゲート絶縁膜１５が形成された炭化珪素基板１０が、１３００℃以上１５００℃以下の温度で、たとえば１時間程度保持される。この熱処理により、ゲート絶縁膜１５とドリフト領域１２との第２の界面１５ｂ付近に存在するトラップに窒素原子が捕獲される。これにより、第２の界面１５ｂ付近における界面準位の形成が抑制される。
　次に、Ａｒアニール工程が実施される。具体的には、アルゴンガス中において、ゲート絶縁膜１５が形成された炭化珪素基板１０が、たとえば１１００℃以上１５００℃以下の温度で１時間程度保持される。好ましくは、ゲート絶縁膜１５が形成された炭化珪素基板１０は、１３００℃以上１５００℃以下の温度に保持される。この熱処理により、炭化珪素基板１０およびゲート絶縁膜１５の第２の界面１５ｂ付近における余剰カーボンを低減することができる。結果として、当該第２の界面１５ｂ付近におけるホールトラップを低減することができる。
　次に、ゲート電極形成工程（Ｓ５０：図５）が実施される。たとえばＬＰＣＶＤ（Ｌｏｗ　Ｐｒｅｓｓｕｒｅ　Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法により、ゲート絶縁膜１５上に接触し、不純物を含むポリシリコンからなるゲート電極２７が形成される。ゲート電極２７は、ゲート絶縁膜１５を介してドリフト領域１２、ソース領域１４およびボディ領域１３に対向して形成される。
　次に、層間絶縁膜形成工程（Ｓ６０：図５）が実施される。たとえば二酸化珪素からなる層間絶縁膜２１が、ゲート絶縁膜１５およびゲート電極２７を覆うように形成される。具体的には、たとえば６５０℃以上７５０℃以下程度の温度下において６時間程度、ＴＥＯＳ（Ｔｅｔｒａｅｔｈｙｌｏｒｔｈｏｓｉｌｉｃａｔｅ）ガスが炭化珪素基板１０上に供給される。その後、炭化珪素基板１０が、たとえば８００℃以上９００℃以下程度の温度下で３０分程度加熱される。次に、たとえば９００℃以上１１００℃以下程度の温度下において２０分程度ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ　Ｓｉｌｉｃｏｎ　Ｇｌａｓｓ)処理が実施される。これにより、ゲート電極２７を覆うように設けられた第１の絶縁膜２１ａと、第１の絶縁膜２１ａを覆うように設けられた第２の絶縁膜２１ｂとを含む層間絶縁膜２１が形成される。第２の絶縁膜２１ｂは、第１の絶縁膜２１ａよりも不純物としてのリンを多く含んでいる。
　次に、ソース電極形成工程（Ｓ７０：図５）が実施される。図９を参照して、ソース電極１６を形成すべき領域において層間絶縁膜２１およびゲート絶縁膜１５が除去され、ソース領域１４およびコンタクト領域１８が層間絶縁膜２１およびゲート絶縁膜１５から露出した領域が形成される。次に、たとえばスパッタリングにより、上記領域において、たとえばＮｉＳｉ、ＴｉＳｉ、ＴｉＡｌまたはＴｉＡｌＳｉ（チタンアルミニウムシリコン）を含むソース電極１６が形成される。ソース電極１６は、炭化珪素基板１０の第１の主面１０ａに接して形成される。これにより、ソース電極１６と、ゲート電極２７と、層間絶縁膜２１と、ゲート絶縁膜１５とが設けられた炭化珪素基板１０（以降、中間体１００または中間基板１００と称する）が形成される。中間基板１００は、一方の主面２１ｃと、一方の主面２１ｃと反対側の他方の主面１０ｂとを含む。中間基板１００は、一方の主面２１ｃと対向する第１の主面１０ａと、第１の主面１０ａとは反対側であって、中間基板１００の他方の主面１０ｂを構成する第２の主面１０ｂと有する炭化珪素基板１０と、炭化珪素基板１０の第１の主面１０ａと部分的に接するゲート絶縁膜１５と、ゲート絶縁膜１５から露出している第１の主面１０ａに接するソース電極１６とを含む（図１１参照）。
　次に、合金化アニール工程（Ｓ８０：図５）が実施される。合金化アニール工程（Ｓ８０：図５）は、中間基板にカバー部材を搭載する工程と、カバー部材が搭載された中間基板をアニールする工程とを含む。まず、中間基板にカバー部材を搭載する工程が実施される。まず、図１０を参照して、中間体１００がカーボンからなるトレー４内に配置される。中間体１００を覆うようにカバー部材２が配置される。カバー部材２の上方にカーボンからなる蓋部６が配置されて、カバー部材２が設けられた中間体１００がトレー４および蓋部６により取り囲まれてもよい。中間体１００が有する炭化珪素基板１０の第２の主面１０ｂはトレーに接して配置される。カバー部材２は、たとえば炭化珪素または珪素からなり、好ましくは炭化珪素からなる。カバー部材２の厚みは、たとえば３００μｍ以上１ｍｍ以下程度である。
　図１１を参照して、より詳細には、カバー部材２は層間絶縁膜２１の表面２１ｃと接し、かつカバー部材２がソース電極１６から離間するようにカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置されてもよい。好ましくは、カバー部材２は、炭化珪素基板１０の第１の主面１０ａ全体を覆うように設けられる。次に、カバー部材が搭載された中間基板をアニールする工程が実施される。具体的には、カバー部材２は層間絶縁膜２１と接し、かつカバー部材２がソース電極１６から離間するようにカバー部材２が炭化珪素基板１０の第１の主面１０ａ側に配置された状態で、ソース電極１６が設けられた炭化珪素基板１０およびカバー部材２は、たとえば９００℃以上１１００℃以下で５分程度加熱される。これにより、ソース電極１６の少なくとも一部がシリサイド化し、ソース領域１４とオーミック接合するソース電極１６が形成される。
　合金化アニール工程（Ｓ８０：図５）において、中間体１００を覆うようにカバー部材２が配置されていると、たとえばアニール炉内に存在するナトリウムなどの金属不純物が炭化珪素基板１０の第１の主面１０ａ側に配置された層間絶縁膜２１の表面２１ｃに付着することを抑制することができる。合金化アニール工程における熱処理および合金化アニール工程後に行われる熱処理によって、層間絶縁膜２１の表面２１ｃに付着したナトリウムなどの金属不純物は、ゲート絶縁膜１５近傍の界面領域Ｒ（図１参照）に拡散すると考えられる。そこで、中間体１００を覆うようにカバー部材２を配置した後に、中間体１００およびカバー部材２に対して合金化アニールを行うことにより、界面領域Ｒにナトリウムなどの金属不純物が拡散することを抑制することができる。合金化アニール工程の終了後、カバー部材２が炭化珪素基板１０の第１の主面１０ａ側から取り除かれる。
　次に、合金化アニール工程（Ｓ８０：図５）の第１の変形例について説明する。
　図１５を参照して、中間基板にカバー部材を搭載する工程において、中間基板１００の一方の主面２１ｃに接してナトリウムブロック部材７ａが配置される。ナトリウムブロック部材７ａは、中間基板１００の一方主面２１ｃに接する第６の主面７ａ２と、第６の主面７ａ２と反対側の第７の主面７ａ１とを有する。ナトリウムブロック部材７ａの第６の主面７ａ２は、中間基板１００の一方の主面２１ｃの全面を覆うように配置される。好ましくは、断面視(中間基板１００の他方の主面１０ｂと平行な方向に沿って見た視野）において、ナトリウムブロック部材７ａの幅は、中間基板１００の幅以上である。
　ナトリウムブロック部材７ａに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。ナトリウムブロック部材７ａを構成する材料は、たとえば炭化珪素または炭素である。好ましくは、ナトリウムブロック部材７ａは、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。
　次に、カバー部材が搭載された中間基板をアニールする工程が実施される。具体的には、ナトリウムブロック部材７ａが中間基板１００の一方の主面２１ｃに接した状態で中間基板１００がアニールされる。中間基板１００は、たとえば９００℃以上１１００℃以下で５分程度アニールされる。中間基板１００をアニールした後に、ナトリウムブロック部材７ａが中間基板１００の一方の主面２１ｃから除去される。ナトリウムブロック部材７ａによって、外部から中間基板１００の一方の主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。外部からのナトリウム汚染としては、トレーからの汚染と、設備からの汚染とが考えられる。また設備の汚染源としては、高温になるヒータ部がナトリウムの発生源の一つと考えられる。
　図１６を参照して、中間基板にカバー部材を搭載する工程において、中間基板１００の他方の主面１０ｂと対向する位置に中間基板保持部４が配置されてもよい。中間基板保持部４は、たとえば中間基板１００を保持可能なトレーである。中間基板保持部４は、たとえば中間基板１００の他方の主面１０ｂの全面を覆うように他方の主面１０ｂに接している。中間基板保持部４の壁部は、中間基板１００およびナトリウムブロック部材７ａの各々の側面に対向するように、中間基板１００の他方の主面１０ｂの法線方向に延在している。好ましくは、断面視において、中間基板保持部４の幅は、中間基板１００の幅以上である。中間基板保持部４の形状は、円筒の一方の開口が閉じられた形状であってもよいし、円板状であってもよいし、その他の形状であってもよい。
　中間基板保持部４に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。中間基板保持部４を構成する材料は、たとえば炭素である。好ましくは、中間基板保持部４は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。中間基板保持部４が炭素（グラファイト）からなる場合、ナトリウムはグラファイト中においてＮａ－Ｃ化合物を形成するため、ナトリウムのグラファイトに対する拡散長は短くなると考えられる。
　次に、中間基板１００をアニールする工程において、中間基板１００の一方の主面２１ｃがナトリウムブロック部材７ａに覆われ、かつ中間基板１００の他方の主面１０ｂおよび側面が中間基板保持部４に覆われた状態で、中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。中間基板１００をアニールした後に、ナトリウムブロック部材７ａが中間基板１００の一方の主面２１ｃから除去され、かつ中間基板１００が中間基板保持部４から取り外される。
　図１７を参照して、中間基板にカバー部材を搭載する工程において、中間基板保持部４と接し、かつナトリウムブロック部材７ａを覆うように蓋部６が配置されてもよい。蓋部６は、中間基板保持部４と組み合わせることにより、蓋部６および中間基板保持部４とに囲まれた閉鎖空間が形成されるように構成されている。ナトリウムブロック部材７ａおよび中間基板１００は、当該閉鎖空間内に配置される。ナトリウムブロック部材７ａの第７の主面７ａ１は、蓋部６と離間していてもよし、蓋部と接していてもよい。蓋部６の形状は、円板状であってもよいし、円筒の一方の開口が閉じられた形状であってもよいし、円板の中央部が突出している形状であってもよいし、その他の形状であってもよい。
　次に、中間基板１００をアニールする工程において、蓋部６および中間基板保持部４によって囲まれた閉鎖空間内にナトリウムブロック部材７ａおよび中間基板１００が配置された状態で中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。蓋部６に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。蓋部６を構成する材料は、たとえば炭素である。好ましくは、蓋部６は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。
　次に、合金化アニール工程（Ｓ８０：図５）の第２の変形例について説明する。
　図１８を参照して、中間基板にカバー部材を搭載する工程において、中間基板１００の一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置される。第１のナトリウム吸取部材７ｂに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。第１のナトリウム吸取部材７ｂを構成する材料は、たとえば珪素である。好ましくは、第１のナトリウム吸取部材７ｂは、珪素層、二酸化珪素層、珪素層上に二酸化珪素層がコーティングされた層および二酸化珪素層上に珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。珪素は、単結晶であってもよいし、多結晶であってもよいし、アモルファスであってもよいし、これらの組み合わせであってもよい。好ましくは、断面視において、第１のナトリウム吸取部材７ｂの幅は、中間基板１００の幅以上である。
　次に、カバー部材が搭載された中間基板をアニールする工程が実施される。具体的には、第１のナトリウム吸取部材７ｂが一方の主面２１ｃに接した状態で中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。中間基板１００をアニールした後に、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃから除去される。第１のナトリウム吸取部材７ｂによって中間基板１００の一方の主面２１ｃ上のナトリウムを吸い取ることにより、中間基板１００の一方の主面２１ｃ上のナトリウム濃度を効果的に低減することができる。言い換えれば、中間基板１００と、第１のナトリウム吸取部材７ｂとの界面において、ナトリウムなどの不純物のゲッタリング捕獲が促進されることにより、中間基板１００に対するナトリウムの拡散を抑制することができる。たとえば、基板を１０００℃の温度で５分間アニールした場合の珪素に対するナトリウムの拡散距離は５００ｎｍ程度であり、二酸化珪素に対するナトリウムの拡散距離は４００ｎｍ程度である。第１のナトリウム吸取部材７ｂによって効果的にナトリウムを吸い取るためには、断面視において、第１のナトリウム吸取部材７ｂの厚みｂは３００μｍ以上であることが好ましい。第１のナトリウム吸取部材７ｂの厚みｂは、炭化珪素基板１０の第１の主面１０ａの法線方向に沿った、炭化珪素基板１０の第１の主面１０ａから中間基板１００の一方の主面２１ｃまでの距離よりも大きくてもよい。
　図１９を参照して、中間基板にカバー部材を搭載する工程において、中間基板１００の他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃが配置されてもよい。つまり、中間基板１００の一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置され、かつ中間基板１００の他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃが配置される。第２のナトリウム吸取部材７ｃに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。第２のナトリウム吸取部材７ｃを構成する材料は、たとえば珪素である。第２のナトリウム吸取部材７ｃを構成する材料は、第１のナトリウム吸取部材７ｂを構成する材料と同様である。好ましくは、断面視において、第２のナトリウム吸取部材７ｃの幅は、中間基板１００の幅以上である。
　次に、カバー部材が搭載された中間基板をアニールする工程が実施される。具体的には、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃに接し、かつ第２のナトリウム吸取部材７ｃが中間基板１００の他方の主面１０ｂに接した状態で、中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。中間基板１００をアニールした後に、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃから除去され、かつ第２のナトリウム吸取部材７ｃが他方の主面１０ｂから除去される。
　図２０を参照して、中間基板にカバー部材を搭載する工程において、中間基板１００の他方の主面１０ｂと対向する位置に中間基板保持部４が配置されてもよい。中間基板保持部４は、たとえば中間基板１００を保持可能なトレーである。中間基板保持部４は、たとえば中間基板１００の他方の主面１０ｂの全面を覆うように他方の主面１０ｂに接している。中間基板保持部４の壁部は、中間基板１００およびナトリウムブロック部材７ａの各々の側面に対向するように、中間基板１００の他方の主面１０ｂの法線方向に延在している。好ましくは、断面視において、中間基板保持部４の幅は、中間基板１００の幅以上である。中間基板保持部４の形状は、円筒の一方の開口が閉じられた形状であってもよいし、円板状であってもよいし、その他の形状であってもよい。
　中間基板保持部４に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。中間基板保持部４を構成する材料は、たとえば炭素である。好ましくは、中間基板保持部４は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。
　次に、中間基板１００をアニールする工程において、中間基板１００の一方の主面２１ｃが第１のナトリウム吸取部材７ｂに覆われ、かつ中間基板１００の他方の主面１０ｂおよび側面が中間基板保持部４に覆われた状態で、中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。中間基板１００をアニールした後に、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃから除去され、かつ中間基板１００が中間基板保持部４から取り外される。
　図２１を参照して、中間基板にカバー部材を搭載する工程において、一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置され、かつ他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃが配置された中間基板１００が中間基板保持部４に形成された凹部を完全に埋めるように配置されてもよい。中間基板１００の他方の主面１０ｂと接する面と反対側の第２のナトリウム吸取部材７ｃの面が中間基板保持部４に接し、かつ中間基板１００、第１のナトリウム吸取部材７ｂおよび第２のナトリウム吸取部材７ｃの各々の側面が中間基板保持部４に覆われるように、中間基板１００が中間基板保持部４に形成された凹部内に配置される。
　次に、中間基板１００をアニールする工程において、中間基板１００の一方の主面２１ｃが第１のナトリウム吸取部材７ｂに覆われ、中間基板１００の他方の主面１０ｂが中間基板保持部４に対向し、かつ中間基板１００の他方の主面１０ｂと接する面と反対側の第２のナトリウム吸取部材７ｃの面が中間基板保持部４に覆われた状態で、中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。中間基板１００をアニールした後に、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃから除去され、第２のナトリウム吸取部材７ｃが中間基板１００の他方の主面１０ｂから除去され、かつ中間基板１００が中間基板保持部４から取り外される。
　図２２を参照して、中間基板にカバー部材を搭載する工程において、中間基板保持部４と接し、かつ第１のナトリウム吸取部材７ｂを覆うように蓋部６が配置されてもよい。蓋部６は、中間基板保持部４と組み合わせることにより、蓋部６および中間基板保持部４とに囲まれた閉鎖空間が形成されるように構成されている。一方の主面２１ｃ上に第１のナトリウム吸取部材７ｂが配置された中間基板１００が、当該閉鎖空間内に配置される。第１のナトリウム吸取部材７ｂは、中間基板１００の一方の主面２１ｃに接する第４の主面７ｂ２と、第４の主面７ｂ２と反対側の第５の主面７ｂ１とを含む。第１のナトリウム吸取部材７ｂの第５の主面７ｂ１は、蓋部６と離間していてもよし、蓋部６と接していてもよい。蓋部６の形状は、上述の蓋部６の形状と同様である。
　図２３を参照して、中間基板にカバー部材を搭載する工程において、蓋部６および中間基板保持部４とに囲まれた閉鎖空間内に、一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置され、かつ他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃが配置された中間基板１００が配置される。第１のナトリウム吸取部材７ｂの第５の主面７ｂ１は、蓋部６と接している。
　次に、中間基板１００をアニールする工程において、蓋部６および中間基板保持部４によって囲まれた閉鎖空間内に中間基板１００が配置された状態で中間基板１００がアニールされる。中間基板１００をアニールする温度および時間は上述の条件と同様である。蓋部６に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。蓋部６を構成する材料は、たとえば炭素である。好ましくは、蓋部６は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。
　図２４を参照して、中間基板にカバー部材を搭載する工程において、第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接してナトリウムブロック部材７ａが配置されてもよい。これにより、中間基板１００の一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置され、第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接してナトリウムブロック部材７ａが配置された中間基板１００が準備される。ナトリウムブロック部材７ａに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。ナトリウムブロック部材７ａを構成する材料は、たとえば炭化珪素または炭素である。好ましくは、ナトリウムブロック部材７ａは、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。断面視において、ナトリウムブロック部材７ａの幅は、中間基板１００の幅以上である。図２５を参照して、中間基板にカバー部材を搭載する工程において、中間基板１００の他方の主面１０ｂに第２のナトリウム吸取部材７ｃが配置されてもよい。第２のナトリウム吸取部材７ｃを構成する材料は上述の通りである。
　また中間基板１００の一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置され、第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接してナトリウムブロック部材７ａが配置され、他方の主面１０ｂに第２のナトリウム吸取部材７ｃが配置された中間基板１００が、中間基板保持部４に保持されてもよいし、さらに中間基板保持部４に接して蓋部６が配置されてもよい。
　次に、中間基板１００をアニールする工程において、ナトリウムブロック部材７ａが第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接し、かつ第１のナトリウム吸取部材７ｂの第４の主面７ｂ２が中間基板１００の一方の主面２１ｃと接した状態で中間基板１００がアニールされる。さらに、中間基板１００の他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃが配置された状態で中間基板１００がアニールされてもよい。中間基板１００をアニールした後に、ナトリウムブロック部材７ａおよび第１のナトリウム吸取部材７ｂが中間基板１００から除去される。中間基板１００の他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃが配置された場合は、第２のナトリウム吸取部材７ｃが中間基板１００から除去される。
　次に、ソース電極１６に接し、かつ層間絶縁膜２１を覆うように表面保護電極１９が形成される。表面保護電極１９は、好ましくはＡｌを含む材料からなり、たとえばＡｌＳｉＣｕである。表面保護電極１９形成後、ランプアニール工程が実施されてもよい。ランプアニール工程では、たとえば７００℃以上８００℃以下の温度下で、たとえば３０秒間程度、表面保護電極１９が設けられた炭化珪素基板１０が加熱されてもよい。次に、パッシベーション膜形成工程が実施されてもよい。パッシベーション膜（図示せず）は、たとえば表面保護電極１９上に設けられる。パッシベーション膜形成工程では、たとえば４００℃以上４５０℃以下程度の温度下で、たとえば７０秒程度、表面保護電極１９が設けられた炭化珪素基板１０が加熱される。次に、シンター処理工程が実施されてもよい。シンター処理工程では、３５０℃以上４５０℃以下程度の温度下で、たとえば１５分間程度、パッシベーション膜が設けられた炭化珪素基板１０が加熱される。
　次に、炭化珪素基板１０の第２の主面１０ｂと接して、たとえばＮｉＳｉからなるドレイン電極２０が形成される。ドレイン電極２０は、たとえばＴｉＡｌＳｉなどであっても構わない。ドレイン電極２０の形成は、好ましくはスパッタリング法により実施されるが、蒸着により実施されても構わない。当該ドレイン電極２０が形成された後、当該ドレイン電極２０がたとえばレーザーアニールにより加熱される。これにより、当該ドレイン電極２０の少なくとも一部がシリサイド化し、炭化珪素単結晶基板１１とオーミック接合するドレイン電極２０が形成される。次に、ドレイン電極２０に接して裏面保護電極２３が形成される。裏面保護電極２３は、好ましくはＡｌを含む材料からなる。以上のように、図１に示すＭＯＳＦＥＴ１が製造される。
　なお、本実施の形態に係るＭＯＳＦＥＴ１の製造方法においては、合金化アニール工程以降の工程において、ソース電極１６、ゲート電極２７、ゲート絶縁膜１５、層間絶縁膜２１および炭化珪素基板１０を含む中間体１００に対する熱処理の温度および時間が以下のように制御される。
　具体的には、ナトリウムの拡散長をＬT（ｎｍ）とし、第１の界面１５ａの法線方向Ｙに沿った方向におけるゲート電極２７の第３の主面とは反対側の層間絶縁膜２１の表面２１ｃから第１の界面１５ａまでの距離をｘ（ｎｍ）とし、かつ層間絶縁膜２１の表面２１ｃにおけるナトリウム濃度をＮ0（ｃｍ-3）とした場合に、Ｎ0×ＬT／ｘ＜１．５２×１０20となるように、ソース電極をアニールする工程以降（ソース電極をアニールする工程を含む）にゲート電極２７および層間絶縁膜２１に対して行われる熱処理の温度および時間が制御される。好ましくは、上記Ｎ0×ＬT／ｘは１．５２×１０20×０．８５未満であり、より好ましくは、１．５２×１０20×０．７０未満である。
　たとえばゲート電極２７および層間絶縁膜２１を含む中間体１００に対して、合金化アニール工程（つまりソース電極をアニールする工程）と、ランプアニール工程と、シンター処理工程と、パッシベーション膜形成工程とが実施される場合を想定する。合金化アニール工程では、１０００℃の温度下で１５分間、上記中間体１００に対して熱処理が行われる。ランプアニール工程では、７４０℃の温度下で３０秒間、上記中間体１００に対して熱処理が行われる。シンター処理工程では、４００℃の温度下で１５分間、上記中間体１００に対して熱処理が行われる。パッシベーション膜形成工程では、４２０℃の温度下で７０秒間、上記中間体１００に対して熱処理が行われる。なお、レジストの耐熱性を超えた高温である３００℃以上の温度が上記中間体１００に対して加えられる熱処理工程が追加される場合は、当該熱処理工程における拡散長を加算してトータルのナトリウムの拡散長ＬTが計算される。
　合金化アニール工程以降の熱処理工程におけるゲート電極に対するナトリウムの拡散長ＬTは、ＬT＝ＬA＋ＬL＋ＬS＋ＬPとして計算される。ここで、ＬAは合金化アニール工程におけるナトリウムの拡散長であり、ＬLはランプアニール工程におけるナトリウムの拡散長であり、ＬSはシンター処理工程におけるナトリウムの拡散長であり、ＬPはパッシベーション膜形成工程におけるナトリウムの拡散長である。
　拡散長Ｌは、以下の数式１で計算される。ここで、Ｄは拡散係数であり、ｔは熱処理時間（秒）である。
Figure JPOXMLDOC01-appb-M000002
　拡散係数Ｄは、以下の数式２で計算される。ここで、Ｄ0は拡散定数（ｍ2／秒）であり、Ｑは活性化エネルギー（ｋＪ／ｍｏｌ）であり、Ｒは気体定数８．３１（Ｊ／ｍｏｌ・Ｋ）であり、Ｔは熱処理温度（Ｋ）である。
Figure JPOXMLDOC01-appb-M000003
　ポリシリコンからなるゲート電極２７中のナトリウムの拡散定数Ｄ0は、１×１０-6（ｃｍ2／秒）であり、活性化エネルギーＱは１２２（ｋＪ／ｍｏｌ）である。上記拡散定数Ｄ0、活性化エネルギーＱおよび熱処理温度Ｔを上記数式２に代入すると拡散係数Ｄが計算される。合金化アニール工程（１０００℃）における拡散係数は９．８０×１０-12（ｍ2／秒）となり、ランプアニール工程（７４０℃）における拡散係数は５．０８×１０-13（ｍ2／秒）となり、パッシベーション形成工程（４２０℃）における拡散係数は６．３０×１０-16（ｍ2／秒）となり、シンター処理工程（４００℃）における拡散係数は３．３６×１０-16（ｍ2／秒）となる。
　上記拡散係数Ｄおよび熱処理時間ｔを上記数式１に代入すると拡散長Ｌが計算される。合金化アニール工程（９００秒）における拡散長ＬAは１８７８７１ｎｍとなり、ランプアニール工程（３０秒）における拡散長ＬLは７８０８ｎｍとなり、パッシベーション形成工程（７０秒）における拡散長ＬPは１１００ｎｍとなり、シンター処理工程（９００秒）における拡散長ＬSは４２０ｎｍとなる。ナトリウムの総拡散長ＬTは、１８７８７１ｎｍ＋７８０８ｎｍ＋１１００ｎｍ＋４２０ｎｍ＝１９７１９９ｎｍとなる。
　ここで、ナトリウム濃度Ｎlを、Ｎl＝Ｎ0×ＬT／ｘ（数式３）と定義する。ここで、距離ｘは、第１の界面１５ａの法線方向Ｙに沿った方向におけるゲート電極２７の第３の主面２７ａとは反対側の層間絶縁膜２１の表面２１ｃから第１の界面１５ａまでの距離である。言い換えれば、距離ｘは、層間絶縁膜２１の膜厚と、ゲート絶縁膜１５の膜厚との和である。層間絶縁膜２１の膜厚が１０００ｎｍであり、かつゲート絶縁膜１５の膜厚が３００ｎｍの場合、距離ｘは１３００ｎｍとなる。ナトリウム濃度Ｎ0は、合金化アニールが実施される前の層間絶縁膜２１の表面２１ｃにおけるナトリウム濃度である。ナトリウム濃度Ｎ0は、たとえば１×１０18ｃｍ-3である。上記距離ｘ、ナトリウム濃度Ｎ0および総拡散長ＬTを用いるとナトリウム濃度Ｎl0はＮ0×ＬT／ｘ＝１．５２×１０20ｃｍ-3となる。
　層間絶縁膜２１の表面２１ｃに付着したナトリウムは熱処理によってゲート電極２７中に拡散し、ゲート電極２７中におけるナトリウム濃度がある一定の値以上になると閾値電圧の変動が顕著に発生する。言い換えれば、ゲート電極２７中に拡散するナトリウム濃度をある一定の値未満に抑えることにより、閾値電圧の変動を効果的に抑制可能である。具体的には、Ｎl／Ｎl0＜１（数式４）となるようにソース電極１６を合金化アニールする工程以降の熱処理工程の熱処理温度および熱処理時間が制御される。Ｎl＝Ｎ0×ＬT／ｘ（数式３）をＮl／Ｎl0＜１（数式４）に代入すると、Ｎ0×ＬT／ｘ＜Ｎl0＝１．５２×１０20となる。つまり、Ｎ0×ＬT／ｘ＜１．５２×１０20となるようにソース電極１６を合金化アニールする工程以降の熱処理工程の熱処理温度および熱処理時間が制御されていれば、層間絶縁膜２１およびゲート電極２７中にナトリウムが拡散していても閾値電圧の変動を効果的に抑制することができる。たとえば、合金化アニール工程を１０００℃の温度下で３００秒間行い、かつランプアニール工程を７４０℃の温度下で３０秒間行った場合、ゲート電極２７に対するナトリウムの総拡散長は１１７７９６ｎｍとなる。距離ｘを１３００ｎｍとし、かつナトリウム濃度Ｎ0を１×１０18ｃｍ-3とすると、ナトリウム濃度Ｎlは９．０６×１０19ｃｍ-3となる。つまり、Ｎl／Ｎl0は約０．６となる。
　また上記実施の形態においてｎ型とｐ型とが入れ替えられた構成のＭＯＳＦＥＴが用いられてもよい。また上記においては、本発明の炭化珪素半導体装置の一例として、プレーナ型のＭＯＳＦＥＴについて説明したが、炭化珪素半導体装置は、たとえばトレンチ型のＭＯＳＦＥＴ、ＩＧＢＴなどであっても構わない。
　なお、上記実施の形態の図１５～図２５の説明における中間基板１００の表面２１ｃは、重力方向の上向きであってもよいし下向きであってもよい。ナトリウムブロック部材７ａ、第１のナトリウム吸取部材７ｂおよび第２のナトリウム吸取部材７ｂの各々の配置は、中間基板１００の表面２１ｃの位置を基準として決定されるものであり、中間基板１００の表面２１ｃの向きによって変わるものではない。
　次に、本実施の形態に係る炭化珪素半導体装置としてのＭＯＳＦＥＴの作用効果について説明する。
　本実施の形態に係るＭＯＳＦＥＴ１によれば、１７５℃の温度下において、ゲート電極２７に対して－５Ｖのゲート電圧を１００時間印加する第１のストレス試験を行う場合に、第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、第１の閾値電圧と第２の閾値電圧との差の絶対値は、０．５Ｖ以下である。これによりＭＯＳＦＥＴ１の閾値電圧の変動を効果的に低減することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１によれば、１５０℃の温度下において、ゲート電極２７に対して－１０Ｖのゲート電圧を１００時間印加する第２のストレス試験を行う場合に、第２のストレス試験を行う前の閾値電圧を第３の閾値電圧とし、第２のストレス試験を行った後の閾値電圧を第４の閾値電圧とした場合、第３の閾値電圧と第４の閾値電圧との差の絶対値は、０．１Ｖ以下である。これにより、ＭＯＳＦＥＴ１の閾値電圧の変動をより効果的に低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート絶縁膜１５とゲート電極２７との界面を第１の界面１５ａとし、ゲート絶縁膜１５と炭化珪素基板１０との界面のうち、第１の界面１５ａと対向する領域を第２の界面１５ｂとした場合、第１の界面１５ａの法線方向に沿って第１の界面１５ａからゲート絶縁膜１５の厚みだけゲート電極２７側に離れた第１仮想面２ａと、第２の界面１５ｂの法線方向に沿って第２の界面１５ｂからゲート絶縁膜１５の厚みだけ炭化珪素基板１０側に離れた第２仮想面２ｂとに挟まれた界面領域Ｒに含まれるナトリウムの総数を第１の界面１５ａの面積で除した値は、５×１０10ａｔｏｍｓ／ｃｍ2以下である。これにより、ＭＯＳＦＥＴの閾値電圧の変動をより効果的に低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート電極２７の第２の界面１５ｂとは反対側の第３の主面２７ａから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、界面領域Ｒにおけるナトリウム濃度の最大値よりも大きく、界面領域Ｒにおけるナトリウム濃度の最大値は、１×１０16ａｔｏｍｓ／ｃｍ3以下である。これにより、ナトリウム濃度が高い環境下においてＭＯＳＦＥＴ１が製造される場合においても、閾値電圧の変動量の小さいＭＯＳＦＥＴ１を得ることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、ゲート電極２７の第２の界面１５ｂとは反対側の第３の主面２７ａを覆い、かつゲート絶縁膜１５に接して設けられた層間絶縁膜２１と、炭化珪素基板１０の第１の主面１０ａに接するソース電極１６とをさらに備える。ナトリウムの拡散長をＬT（ｎｍ）とし、第１の界面１５ａの法線方向Ｙに沿った方向における第３の主面２７ａとは反対側の層間絶縁膜２１の表面２１ｃから第１の界面１５ａまでの距離をｘ（ｎｍ）とし、かつ層間絶縁膜２１の表面２１ｃにおけるナトリウム濃度をＮ0（ｃｍ-3）とした場合に、Ｎ0×ＬT／ｘ＜１．５２×１０20となるように、ソース電極をアニールする工程以降にゲート電極２７および層間絶縁膜２１に対して行われる熱処理の温度および時間が制御される。これにより、ＭＯＳＦＥＴ１の閾値電圧の変動をより効果的に低減することができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１によれば、炭化珪素基板１０の第２の主面１０ｂから１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、界面領域Ｒにおけるナトリウム濃度の最大値よりも大きい。これにより、ナトリウム濃度が高い環境下においても、界面領域Ｒのナトリウム濃度を低く維持することにより、炭化珪素半導体装置の閾値電圧の変動を低減することができる。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、一方の主面２１ｃと、一方の主面２１ｃと反対側の他方の主面１０ｂとを含む中間基板１００が準備される。中間基板１００の一方の主面２１ｃに接してナトリウムブロック部材７ａが配置される。ナトリウムブロック部材７ａが一方の主面２１ｃに接した状態で中間基板１００がアニールされる。中間基板１００をアニールする工程後に、ナトリウムブロック部材７ａが一方の主面２１ｃから除去される。中間基板１００は、一方の主面２１ｃと対向する第１の主面１０ａと、第１の主面１０ａとは反対側であって、中間基板１００の他方の主面１０ｂを構成する第２の主面１０ｂと有する炭化珪素基板１０と、炭化珪素基板１０の第１の主面１０ａと部分的に接するゲート絶縁膜１５と、ゲート絶縁膜１５から露出している第１の主面１０ａに接するソース電極１６とを含む。ナトリウムブロック部材７ａに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。ナトリウムブロック部材７ａによって、外部から中間基板１００の一方の主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。そのため、界面領域Ｒにおけるナトリウム濃度を低く維持することができるので、炭化珪素半導体装置の閾値電圧の変動を低減することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ナトリウムブロック部材７ａは、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、外部から中間基板１００の一方の主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板１００の他方の主面１０ｂと対向する中間基板保持部４を配置する工程をさらに備える。中間基板保持部４に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。中間基板保持部４により、中間基板１００の他方に主面１０ｂにナトリウムが混入することを効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板保持部４は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の他方に主面１０ｂにナトリウムが混入することをより効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板保持部４と接し、かつナトリウムブロック部材７ａを覆う蓋部６を配置する工程をさらに備える。中間基板１００をアニールする工程において、蓋部６および中間基板保持部４によって囲まれた空間に中間基板１００が配置された状態で中間基板１００がアニールされる。蓋部６に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。蓋部６により、中間基板１００の一方に主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、蓋部６は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、一方の主面２１ｃと、一方の主面２１ｃと反対側の他方の主面１０ｂとを含む中間基板１００が準備される。中間基板１００の一方の主面２１ｃに接して第１のナトリウム吸取部材７ｂが配置される。第１のナトリウム吸取部材７ｂが一方の主面２１ｃに接した状態で中間基板１００がアニールされる。中間基板１００をアニールする工程後に、第１のナトリウム吸取部材７ｂが一方の主面２１ｃから除去される。中間基板１００は、一方の主面２１ｃと対向する第１の主面１０ａと、第１の主面１０ａとは反対側であって、かつ中間基板１００の他方の主面１０ｂを構成する第２の主面１０ｂと有する炭化珪素基板１０と、炭化珪素基板１０の第１の主面１０ａと部分的に接するゲート絶縁膜１５と、ゲート絶縁膜１５から露出している第１の主面１０ａに接するソース電極１６とを含む。第１のナトリウム吸取部材７ｂに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。それゆえ、中間基板１００の一方の主面２１ｃがナトリウムで汚染されている場合であっても、第１のナトリウム吸取部材７ｂによって中間基板１００の一方の主面２１ｃ上のナトリウムを吸い取ることにより、中間基板１００の一方の主面２１ｃ上のナトリウム濃度を効果的に低減することができる。そのため、界面領域Ｒにおけるナトリウム濃度を低く維持することができるので、炭化珪素半導体装置の閾値電圧の変動を低減することができる。
　また本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１のナトリウム吸取部材７ｂは、珪素層、二酸化珪素層、珪素層上に二酸化珪素層がコーティングされた層および二酸化珪素層上に珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方の主面２１ｃ上のナトリウムをより効果的に吸い取ることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、断面視において、第１のナトリウム吸取部材７ｂの厚みは３００μｍ以上である。これにより、中間基板１００の一方の主面２１ｃ上のナトリウムをより効果的に吸い取ることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板１００をアニールする工程前に、中間基板１００の他方の主面１０ｂに接して第２のナトリウム吸取部材７ｃを配置する工程と、中間基板１００をアニールする工程後に、第２のナトリウム吸取部材７ｃを他方の主面１０ｂから除去する工程とをさらに備える。中間基板１００をアニールする工程において、第１のナトリウム吸取部材７ｂが中間基板１００の一方の主面２１ｃに接し、かつ第２のナトリウム吸取部材７ｃが中間基板１００の他方の主面１０ｂに接した状態で、中間基板１００がアニールされる。第２のナトリウム吸取部材７ｃに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい。第２のナトリウム吸取部材７ｃより、中間基板１００の他方の主面１０ｂ上のナトリウムを効果的に吸い取ることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板１００の他方の主面１０ｂと対向する中間基板保持部４を配置する工程をさらに備える。中間基板保持部４に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。中間基板保持部４により、中間基板１００の他方に主面１０ｂにナトリウムが混入することを効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板保持部４は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の他方に主面１０ｂにナトリウムが混入することをより効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、中間基板保持部４と接し、かつ第１のナトリウム吸取部材７ｂを覆う蓋部６を配置する工程をさらに備える。中間基板１００をアニールする工程において、蓋部６および中間基板保持部４によって囲まれた空間に中間基板１００が配置された状態で中間基板１００がアニールされる。蓋部６に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。蓋部６により、中間基板１００の一方に主面２１ｃにナトリウムが混入することを効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、蓋部６は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、第１のナトリウム吸取部材７ｂは、一方の主面２１ｃに接する第４の主面７ｂ２と、第４の主面７ｂ２と反対側の第５の主面７ｂ１とを含み、第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接してナトリウムブロック部材７ａを配置する工程と、中間基板１００をアニールする工程後に、ナトリウムブロック部材７ａを中間基板１００から除去する工程とをさらに備える。中間基板１００をアニールする工程において、ナトリウムブロック部材７ａが第１のナトリウム吸取部材７ｂの第５の主面７ｂ１に接し、かつ第１のナトリウム吸取部材７ｂの第４の主面７ｂ２が中間基板１００の一方の主面２１ｃと接した状態で中間基板１００がアニールされる。ナトリウムブロック部材７ａに対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である。ナトリウムブロック部材７ａにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
　さらに本実施の形態に係るＭＯＳＦＥＴ１の製造方法によれば、ナトリウムブロック部材７ａは、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む。これにより、中間基板１００の一方に主面２１ｃにナトリウムが混入することをより効果的にブロックすることができる。
１．サンプル準備
　本実施例では、ＭＯＳＦＥＴ１の界面領域ＲにおけるＮａの総数と、閾値電圧の変動量との関係について調査した。まず、サンプル１～サンプル６に係るＭＯＳＦＥＴ１を、以下の条件を除き、上記実施の形態に記載の方法と同様の方法で作成した。図１０および図１１に示すように、合金化アニール工程が実施される前に、層間絶縁膜２１と、ゲート電極２７と、ゲート絶縁膜１５と、ソース電極１６とが設けられた炭化珪素基板１０（中間体１００）をトレー４に配置した。サンプル１の製造工程においては、トレーをカーボン製とし、かつ中間体１００の層間絶縁膜２１に接して炭化珪素からなるカバー部材２を設けた。サンプル２の製造工程においては、トレーをカーボン製とした。中間体１００を覆うカバー部材２を設けなかった。サンプル３の製造工程においては、合金化アニールを２回実施した。１回目の合金化アニールにおけるトレーを炭化珪素製とし、２回目の合金化アニールにおけるトレーをカーボン製とした。１回目および２回目の合金化アニールにおいて、中間体１００を覆うカバー部材２を設けなかった。サンプル４の製造工程においては、トレーをカーボン製とし、かつ中間体１００の層間絶縁膜２１に接して炭化珪素からなるカバー部材２を設けた。サンプル５の製造工程においては、図２２に示すように、中間体１００の一方の主面２１ｃに接して珪素からなる第１のナトリウム吸取部材７ｂを設けた。中間体１００および第１のナトリウム吸取部材７ｂをカーボン製のトレー４内に配置し、第１のナトリウム吸取部材７ｂを覆うようにカーボン製の蓋部６を配置した。サンプル６の製造工程においては、図２３に示すように、中間体１００の一方の主面２１ｃに接して珪素からなる第１のナトリウム吸取部材７ｂを設け、かつ他方の主面１０ｂに接して珪素からなる第２のナトリウム吸取部材７ｃを設けた。中間体１００、第１のナトリウム吸取部材７ｂおよび第２のナトリウム吸取部材７ｃをカーボン製のトレー４内に配置し、第１のナトリウム吸取部材７ｂを覆うようにカーボン製の蓋部６を配置した。サンプル５およびサンプル６をそれぞれ３つずつ準備した。
　次に、サンプル１～サンプル６に対して合金化アニール工程を実施した。サンプル１およびサンプル４の合金化アニール工程においては炭化珪素からなるカバー部材２が中間体１００の層間絶縁膜２１に接した状態で合金化アニールを実施した。サンプル５およびサンプル６の合金化アニール工程においては珪素からなる第１のナトリウム吸取部材７ｂが中間体１００の層間絶縁膜２１に接した状態で合金化アニールを実施した。一方、サンプル２およびサンプル３の合金化アニール工程においては炭化珪素からなるカバー部材２が設けられず、層間絶縁膜２１およびソース電極１６がカバー部材２によって覆われていない状態で合金化アニールを実施した。合金化アニール工程の後、サンプル２およびサンプル３に対して、ランプアニール工程およびシンター処理工程が実施された。ランプアニール工程では、中間体１００が７４０℃の温度下で３０秒間加熱された。シンター処理工程では、中間体１００が４００℃の温度下で１５分間加熱された。サンプル１、サンプル４、サンプル５およびサンプル６に対しては、ランプアニール工程およびシンター処理工程が実施されなかった。より詳細には、サンプル２およびサンプル３に対しては、合金化アニール以降における熱処理工程において、Ｎ0×ＬT／ｘが１．５２×１０20以上となるように、ゲート電極２７および層間絶縁膜２１を含む中間体１００に対して行われる熱処理の温度および時間が制御された。サンプル１およびサンプル４に対しては、合金化アニール以降における熱処理工程において、Ｎ0×ＬT／ｘが１．５２×１０20未満となるように、ゲート電極２７および層間絶縁膜２１を含む中間体１００に対して行われる熱処理の温度および時間が制御された。サンプル１は、サンプル４とほぼ同じ製造条件で製造されたが、大半の製造工程で異なる装置が用いられた。
　またサンプル１～サンプル６に係るＭＯＳＦＥＴが形成されたウエハと同じウエハ上に、図１３に示すＴＥＧを形成した。当該ＴＥＧは、界面領域におけるナトリウムの総数を測定するために作成された。図１３に示すように、炭化珪素基板１０上に二酸化珪素膜１５を設け、当該二酸化珪素膜上にポリシリコン２７を設けた。二酸化珪素膜１５はＭＯＳＦＥＴ１のゲート絶縁膜１５に対応し、ポリシリコン２７はＭＯＳＦＥＴ１のゲート電極２７に対応する。ゲート絶縁膜１５の厚みを４５ｎｍとし、ポリシリコン２７の厚みを３００ｎｍとした。
２．実験
　サンプル１～サンプル６に係るＭＯＳＦＥＴ１の閾値電圧の変動量を測定した。具体的には、まず、サンプル１～サンプル６に係るＭＯＳＦＥＴ１のゲート電極２７にゲートバイアスストレスが印加される前の第１の閾値電圧を測定した。閾値電圧の定義は実施の形態で説明した通りである。次に、サンプル１～サンプル６に係るＭＯＳＦＥＴ１に対してゲートバイアスストレスを印加した。ゲートバイアスストレスとして、１７５℃の温度下において、ゲート電極２７に対して－５Ｖのゲート電圧を１００時間印加した。ゲートバイアスストレス印加後、第２の閾値電圧を測定した。第１の閾値電圧から第２の閾値電圧を差し引き閾値電圧の変動量を計算した。同様に、サンプル１～サンプル６に係るＭＯＳＦＥＴ１のゲート電極２７にゲートバイアスストレスが印加される前の第３の閾値電圧を測定した。その後、１５０℃の温度下において、ゲート電極２７に対して－１０Ｖのゲート電圧を１００時間印加した。ゲートバイアスストレス印加後、第４の閾値電圧を測定した。第３の閾値電圧から第４の閾値電圧を差し引き閾値電圧の変動量を計算した。
　またサンプル１～サンプル６に係るＴＥＧを用いてナトリウム濃度を測定した。ナトリウム濃度は、ＳＩＭＳによってポリシリコン２７の表面２７ａから炭化珪素基板１０の方向へＴＥＧを掘り進みながら測定された。ポリシリコン２７および二酸化珪素膜１５の第１の界面１５ａから二酸化珪素膜１５の厚さ分（４５ｎｍ）だけポリシリコン２７の表面２７ａ側に離れた位置から、二酸化珪素膜１５および炭化珪素基板１０の第２の界面１５ｂから二酸化珪素膜１５の厚さ分（４５ｎｍ）だけ炭化珪素基板１０側に離れた位置まで、ナトリウム濃度を積分して、界面領域Ｒにおけるナトリウム原子の総数を計算した。同様に界面領域Ｒにおける鉄濃度、窒素濃度、リン濃度および水素濃度も測定した。
３．結果
　図１４を参照して、ナトリウム濃度とポリシリコン表面からの深さとの関係について説明する。サンプル１～サンプル３に関しては、図１４の横軸の位置０はポリシリコン２７の表面２７ａに対応し、サンプル４に関しては、図１４の横軸の位置αがポリシリコン２７の表面２７ａに対応する。サンプル１～サンプル４の各々に関して、図１４の横軸の位置０．３は二酸化珪素膜１５と炭化珪素基板１０との第２の界面１５ｂに対応する。サンプル５およびサンプル６に関しては、ナトリウム濃度のみを表２および表３に示し、図１４において濃度プロファイルは省略する。
　図１４に示すように、サンプル２およびサンプル３に係るＴＥＧにおいて、二酸化珪素膜１５とポリシリコン２７との第１の界面１５ａ付近および二酸化珪素膜１５と炭化珪素基板１０との第２の界面１５ｂ付近においてＮａ濃度が１×１０17ａｔｏｍｓ／ｃｍ3以上程度と高くなっていた。一方、サンプル１に係るＴＥＧにおいて、界面領域ＲにおけるＮａ濃度の最大値が１×１０1６ａｔｏｍｓ／ｃｍ3以下程度と低くなっていた。また、サンプル１～サンプル４の各々のＴＥＧにおいて、ポリシリコン２７の表面２７ａから１０ｎｍ以内の領域におけるＮａ濃度の最大値は、１×１０18ａｔｏｍｓ／ｃｍ3以上程度と高い値を示した。なお、サンプル１～サンプル４の各々のＴＥＧにおいて、ナトリウム以外の不純物である鉄、窒素、リンおよび水素の各々の濃度には大きな差は見られなかった。
　表２を参照して、第１の閾値電圧、第２の閾値電圧および閾値電圧の変動量について説明する。
Figure JPOXMLDOC01-appb-T000004
　表２に示すように、サンプル１～サンプル６に係るＭＯＳＦＥＴの第２の閾値電圧は、第１の閾値電圧よりも小さかった。Ｎａ総数が５×１０1０ａｔｏｍｓ／ｃｍ2以下であるサンプル１、サンプル４、サンプル５およびサンプル６に係るＭＯＳＦＥＴの閾値電圧の変動量は、それぞれ０．０１Ｖ、０．１３Ｖ、０．０１～０．０３Ｖおよび０．００～０．０１Ｖであり、共に０．５Ｖ以下であった。一方、Ｎａ総数が５×１０1０ａｔｏｍｓ／ｃｍ2超であるサンプル３に係るＭＯＳＦＥＴの閾値電圧の変動量は、２．３４Ｖと大きい値を示した。サンプル３に係るＭＯＳＦＥＴの第２の閾値電圧は負の値となった。
　図２６を参照して、サンプル１、４、５および６に係るＭＯＳＦＥＴの閾値電圧の変動量と、界面領域におけるＮａ総数との関係について説明する。
　図２６は、表２におけるサンプル１、４、５および６を、縦軸を閾値電圧の変動量とし、横軸を界面領域ＲにおけるＮａ総数としてプロットしたものである。菱形はサンプル１および４を示し、四角はサンプル５を示し、三角はサンプル６を示している。サンプル１および４は、炭化珪素からなるカバー部材（ナトリウムブロック部材）を使用して合金化アニールされている。一方、サンプル５および６は、珪素からなるカバー部材（ナトリウム吸取部材）を使用してアニールされている。サンプル５は片面カバーであり、サンプル６は両面カバーである。
　表２および図２６に示すように、サンプル１および４の閾値電圧の変動量の差異（ばらつき）は０．１２Ｖ（差異３１）であるのに対して、サンプル５間の３つのサンプルおよびサンプル６間の３つのサンプルの閾値電圧の変動量の差異は、それぞれ０．０２Ｖ（差異３２）および０．０１Ｖ（差異３３）であった。
　以上の結果より、１７５℃の温度下において、ゲート電極に対して－５Ｖのゲート電圧を１００時間印加する場合において、珪素からなる片面のカバー部材を用いたサンプル５は、炭化珪素からなるカバー部材を用いたサンプル１および４と、同等のＮａ総数および閾値電圧の変動量を示すことが確認された。また珪素からなる両面のカバー部材を用いる場合は、珪素からなる片面カバー部材および炭化珪素からなるカバー部材を用いるよりも、Ｎａ総数および閾値電圧の変動量が小さくなることが確認された。さらに、珪素からなるカバー部材を用いたサンプル５および６の方が、炭化珪素からなるカバー部材を用いたサンプル１および４よりも、閾値電圧の変動量のばらつきが小さくなることが確認された。サンプル５および６の場合は、珪素からなるカバー部材を用いてＮａを吸取るため、外乱要因に対して強くなっていると推定される。
　表３を参照して、第３の閾値電圧、第４の閾値電圧および閾値電圧の変動量について説明する。
Figure JPOXMLDOC01-appb-T000005
　表３に示すように、サンプル１～サンプル６に係るＭＯＳＦＥＴの第４の閾値電圧は、第３の閾値電圧よりも小さかった。Ｎａ総数が５×１０1０ａｔｏｍｓ／ｃｍ2以下であるサンプル１、サンプル４、サンプル５およびサンプル６に係るＭＯＳＦＥＴの閾値電圧の変動量は、それぞれ０．０２Ｖ、０．１０Ｖ、０．０１～０．０４Ｖおよび０．００～０．０１Ｖであり、共に０．１Ｖ以下であった。一方、Ｎａ総数が５×１０1０ａｔｏｍｓ／ｃｍ2超であるサンプル２およびサンプル３に係るＭＯＳＦＥＴの閾値電圧の変動量は、それぞれ２．５５Ｖおよび３．３９Ｖと大きい値を示した。サンプル２およびサンプル３に係るＭＯＳＦＥＴの第２の閾値電圧は負の値となった。なお、サンプル１のＮａ総数および閾値電圧の変動量は、サンプル４のＮａ総数および閾値電圧の変動量よりも小さかった。サンプル１はサンプル４とほぼ同じ製造条件によって製造されているが、大半の製造工程において異なる装置が用いられた。そのため、層間絶縁膜２１の表面２１ｃに付着しているＮａ量に違いがあり、結果として閾値電圧の変動量に違いが生じたものと考えられる。
　図２７を参照して、サンプル１、４、５および６に係るＭＯＳＦＥＴの閾値電圧の変動量のばらつきについて説明する。
　図２７は、表３におけるサンプル１、４、５および６を、縦軸を閾値電圧の変動量とし、横軸を界面領域ＲにおけるＮａ総数としてプロットしたものである。菱形はサンプル１および４を示し、四角はサンプル５を示し、三角はサンプル６を示している。サンプル１および４は、炭化珪素からなるカバー部材（ナトリウムブロック部材）を使用して合金化アニールされている。一方、サンプル５および６は、珪素からなるカバー部材（ナトリウム吸取部材）を使用してアニールされている。サンプル５は片面カバーであり、サンプル６は両面カバーである。
　図２７に示すように、サンプル１および４の閾値電圧の変動量の差異（ばらつき）は０．０８Ｖ（差異４１）であるのに対して、サンプル５間の３つのサンプルおよびサンプル６間の３つのサンプルの閾値電圧の変動量の差異は、それぞれ０．０３Ｖ（差異４２）および０．０１Ｖ（差異４３）であった。
　以上の結果より、１５０℃の温度下において、ゲート電極に対して－１０Ｖのゲート電圧を１００時間印加する場合においても、珪素からなる片面のカバー部材を用いたサンプル５は、炭化珪素からなるカバー部材を用いたサンプル１および４と、同等のＮａ総数および閾値電圧の変動量を示すことが確認された。また珪素からなる両面のカバー部材を用いる場合は、珪素からなる片面カバー部材および炭化珪素からなるカバー部材を用いるよりも、Ｎａ総数および閾値電圧の変動量が小さくなることが確認された。さらに、珪素からなるカバー部材を用いたサンプル５および６の方が、炭化珪素からなるカバー部材を用いたサンプル１および４よりも、閾値電圧の変動量のばらつきが小さくなることが確認された。
　以上の結果より、界面領域Ｒにおけるナトリウム総数が５×１０10ａｔｏｍｓ／ｃｍ2以下であるＭＯＳＦＥＴ１は、閾値電圧の変動量を効果的に低減できることが確認された。
　今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
１　炭化珪素半導体装置（ＭＯＳＦＥＴ）、２　カバー部材、２ａ　第１仮想面、２ｂ　第２仮想面、４　中間基板保持部（トレー）、５　炭化珪素エピタキシャル層、６　蓋部７ａ２　第６の主面、７ａ１　第７の主面、７ａ　ナトリウムブロック部材、７ｂ２　第４の主面、７ｂ　第１のナトリウム吸取部材、７ｂ１　第５の主面、７ｃ　第２のナトリウム吸取部材、１０　炭化珪素基板、１０ａ　第１の主面、１０ｂ　第２の主面、１１　炭化珪素単結晶基板、１２　ドリフト領域、１３　ボディ領域、１４　ソース領域、１５　ゲート絶縁膜（二酸化珪素膜）、１５ａ　第１の界面、１５ｂ　第２の界面、１６　ソース電極、１８　コンタクト領域、１９　表面保護電極、２０　ドレイン電極、２１　層間絶縁膜、２１ａ　第１の絶縁膜、２１ｂ　第２の絶縁膜、２１ｃ　表面、２３　裏面保護電極、２７　ゲート電極（ポリシリコン）、２７ａ　第３の主面（表面）、１００　中間基板（中間体）、Ｒ　界面領域、Ｙ　法線方向、Ｄ　拡散係数、Ｄ0　拡散定数、Ｌ，ＬA，ＬL，ＬP，ＬS，ＬT　拡散長、Ｎ0，Ｎl，Ｎl0　ナトリウム濃度、Ｑ　活性化エネルギー、ａ　厚み、ｘ　距離、ｔ　熱処理時間、Ｔ　熱処理温度。

Claims (22)

  1. 　第１の主面と、前記第１の主面と反対側の第２の主面とを有する炭化珪素基板と、
    　前記炭化珪素基板の前記第１の主面に接して設けられたゲート絶縁膜と、
    　前記炭化珪素基板との間に前記ゲート絶縁膜を挟むように前記ゲート絶縁膜上に設けられたゲート電極とを備え、
    　１７５℃の温度下において、前記ゲート電極に対して－５Ｖのゲート電圧を１００時間印加する第１のストレス試験を行う場合に、前記第１のストレス試験を行う前の閾値電圧を第１の閾値電圧とし、前記第１のストレス試験を行った後の閾値電圧を第２の閾値電圧とした場合、前記第１の閾値電圧と前記第２の閾値電圧との差の絶対値は、０．５Ｖ以下である、炭化珪素半導体装置。
  2. 　１５０℃の温度下において、前記ゲート電極に対して－１０Ｖのゲート電圧を１００時間印加する第２のストレス試験を行う場合に、前記第２のストレス試験を行う前の閾値電圧を第３の閾値電圧とし、前記第２のストレス試験を行った後の閾値電圧を第４の閾値電圧とした場合、前記第３の閾値電圧と前記第４の閾値電圧との差の絶対値は、０．１Ｖ以下である、請求項１に記載の炭化珪素半導体装置。
  3. 　前記ゲート絶縁膜と前記ゲート電極との界面を第１の界面とし、前記ゲート絶縁膜と前記炭化珪素基板との界面のうち、前記第１の界面と対向する領域を第２の界面とした場合、前記第１の界面の法線方向に沿って前記第１の界面から前記ゲート絶縁膜の厚みだけ前記ゲート電極側に離れた第１仮想面と、前記第２の界面の法線方向に沿って前記第２の界面から前記ゲート絶縁膜の厚みだけ前記炭化珪素基板側に離れた第２仮想面とに挟まれた界面領域に含まれるナトリウムの総数を前記第１の界面の面積で除した値は、５×１０10ａｔｏｍｓ／ｃｍ2以下である、請求項１または請求項２に記載の炭化珪素半導体装置。
  4. 　前記ゲート電極の前記第２の界面とは反対側の第３の主面から１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、前記界面領域におけるナトリウム濃度の最大値よりも大きく、
    　前記界面領域におけるナトリウム濃度の最大値は、１×１０16ａｔｏｍｓ／ｃｍ3以下である、請求項３に記載の炭化珪素半導体装置。
  5. 　前記ゲート電極の前記第２の界面とは反対側の第３の主面を覆い、かつ前記ゲート絶縁膜に接して設けられた層間絶縁膜と、
    　前記炭化珪素基板の前記第１の主面に接するソース電極とをさらに備え、
    　ナトリウムの拡散長をＬT（ｎｍ）とし、前記第１の界面の法線方向に沿った方向における前記第３の主面とは反対側の前記層間絶縁膜の表面から前記第１の界面までの距離をｘ（ｎｍ）とし、かつ前記層間絶縁膜の前記表面におけるナトリウム濃度をＮ0（ｃｍ-3）とした場合に、Ｎ0×ＬT／ｘ＜１．５２×１０20となるように、前記ソース電極をアニールする工程以降に前記ゲート電極および前記層間絶縁膜に対して行われる熱処理の温度および時間が制御された、請求項３または請求項４に記載の炭化珪素半導体装置。
  6. 　前記炭化珪素基板の前記第２の主面から１０ｎｍ以内の領域におけるナトリウム濃度の最大値は、前記界面領域におけるナトリウム濃度の最大値よりも大きい、請求項３～請求項５のいずれか１項に記載の炭化珪素半導体装置。
  7. 　一方の主面と、前記一方の主面と反対側の他方の主面とを含む中間基板を準備する工程と、
    　前記中間基板の前記一方の主面に接してナトリウムブロック部材を配置する工程と、
    　前記ナトリウムブロック部材が前記一方の主面に接した状態で前記中間基板をアニールする工程と、
    　前記中間基板をアニールする工程後に、前記ナトリウムブロック部材を前記一方の主面から除去する工程とを備え、
    　前記中間基板は、前記一方の主面と対向する第１の主面と、前記第１の主面とは反対側であって、前記中間基板の前記他方の主面を構成する第２の主面と有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面と部分的に接するゲート絶縁膜と、前記ゲート絶縁膜から露出している前記第１の主面に接するソース電極とを含み、
    　前記ナトリウムブロック部材に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である、炭化珪素半導体装置の製造方法。
  8. 　前記ナトリウムブロック部材は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項７に記載の炭化珪素半導体装置の製造方法。
  9. 　前記中間基板の前記他方の主面と対向する中間基板保持部を配置する工程をさらに備え、
    　前記中間基板保持部に対するナトリウムの拡散長は、前記炭化珪素に対するナトリウムの拡散長以下である、請求項７または請求項８に記載の炭化珪素半導体装置の製造方法。
  10. 　前記中間基板保持部は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項９に記載の炭化珪素半導体装置の製造方法。
  11. 　前記中間基板保持部と接し、かつ前記ナトリウムブロック部材を覆う蓋部を配置する工程をさらに備え、
    　前記中間基板をアニールする工程において、前記蓋部および前記中間基板保持部によって囲まれた空間に前記中間基板が配置された状態で前記中間基板がアニールされ、
    　前記蓋部に対するナトリウムの拡散長は、前記炭化珪素に対するナトリウムの拡散長以下である、請求項９または請求項１０に記載の炭化珪素半導体装置の製造方法。
  12. 　前記蓋部は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項１１に記載の炭化珪素半導体装置の製造方法。
  13. 　一方の主面と、前記一方の主面と反対側の他方の主面とを含む中間基板を準備する工程と、
    　前記中間基板の前記一方の主面に接して第１のナトリウム吸取部材を配置する工程と、
    　前記第１のナトリウム吸取部材が前記一方の主面に接した状態で前記中間基板をアニールする工程と、
    　前記中間基板をアニールする工程後に、前記第１のナトリウム吸取部材を前記一方の主面から除去する工程とを備え、
    　前記中間基板は、前記一方の主面と対向する第１の主面と、前記第１の主面とは反対側であって、かつ前記中間基板の前記他方の主面を構成する第２の主面と有する炭化珪素基板と、前記炭化珪素基板の前記第１の主面と部分的に接するゲート絶縁膜と、前記ゲート絶縁膜から露出している前記第１の主面に接するソース電極とを含み、
    　前記第１のナトリウム吸取部材に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい、炭化珪素半導体装置の製造方法。
  14. 　前記第１のナトリウム吸取部材は、珪素層、二酸化珪素層、珪素層上に二酸化珪素層がコーティングされた層および二酸化珪素層上に珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項１３に記載の炭化珪素半導体装置の製造方法。
  15. 　断面視において、前記第１のナトリウム吸取部材の厚みは３００μｍ以上である、請求項１３または請求項１４に記載の炭化珪素半導体装置の製造方法。
  16. 　前記中間基板をアニールする工程前に、前記中間基板の前記他方の主面に接して第２のナトリウム吸取部材を配置する工程と、
    　前記中間基板をアニールする工程後に、前記第２のナトリウム吸取部材を前記他方の主面から除去する工程とをさらに備え、
    　前記中間基板をアニールする工程において、前記第１のナトリウム吸取部材が前記中間基板の前記一方の主面に接し、かつ前記第２のナトリウム吸取部材が前記中間基板の前記他方の主面に接した状態で、前記中間基板がアニールされ、
    　前記第２のナトリウム吸取部材に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長よりも大きい、請求項１３～請求項１５のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  17. 　前記中間基板の前記他方の主面と対向する中間基板保持部を配置する工程をさらに備え、
    　前記中間基板保持部に対するナトリウムの拡散長は、前記炭化珪素に対するナトリウムの拡散長以下である、請求項１３～請求項１６のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  18. 　前記中間基板保持部は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項１７に記載の炭化珪素半導体装置の製造方法。
  19. 　前記中間基板保持部と接し、かつ前記第１のナトリウム吸取部材を覆う蓋部を配置する工程をさらに備え、
    　前記中間基板をアニールする工程において、前記蓋部および前記中間基板保持部によって囲まれた空間に前記中間基板が配置された状態で前記中間基板がアニールされ、
    　前記蓋部に対するナトリウムの拡散長は、前記炭化珪素に対するナトリウムの拡散長以下である、請求項１７または請求項１８に記載の炭化珪素半導体装置の製造方法。
  20. 　前記蓋部は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項１９に記載の炭化珪素半導体装置の製造方法。
  21. 　前記第１のナトリウム吸取部材は、前記一方の主面に接する第４の主面と、前記第４の主面と反対側の第５の主面とを含み、
    　前記第１のナトリウム吸取部材の前記第５の主面に接してナトリウムブロック部材を配置する工程と、
    　前記中間基板をアニールする工程後に、前記ナトリウムブロック部材を前記中間基板から除去する工程とをさらに備え、
    　前記中間基板をアニールする工程において、前記ナトリウムブロック部材が前記第１のナトリウム吸取部材の前記第５の主面に接し、かつ前記第１のナトリウム吸取部材の前記第４の主面が前記中間基板の前記一方の主面と接した状態で前記中間基板がアニールされ、
    　前記ナトリウムブロック部材に対するナトリウムの拡散長は、炭化珪素に対するナトリウムの拡散長以下である、請求項１３～請求項２０のいずれか１項に記載の炭化珪素半導体装置の製造方法。
  22. 　前記ナトリウムブロック部材は、炭素層、炭化珪素層、炭化タンタル層、珪素層上に炭化珪素層がコーティングされた層および炭素層上に炭化珪素層がコーティングされた層からなる群から選択される少なくとも１つを含む、請求項２１に記載の炭化珪素半導体装置の製造方法。
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