CN105706221A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

一种碳化硅半导体器件包括碳化硅衬底(10)、栅极绝缘膜(15)和栅电极(27)。碳化硅衬底(10)具有第一主表面(10a)和与所述第一主表面(10a)相反的第二主表面(10b)。所述栅极绝缘膜(15)被设置成接触所述碳化硅衬底(10)的所述第一主表面(10a)。所述栅电极(27)设置在所述栅极绝缘膜(15)上，使得所述栅极绝缘膜(15)位于所述栅电极(27)和所述碳化硅衬底(10)之间。在175℃的温度下向栅电极(27)施加-5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，所述第一应力测试之前的阈值电压被定义为所述第一阈值电压并且所述第一应力测试之后的阈值电压被定义为所述第二阈值电压。因此，提供了阈值电压的波动可减弱的碳化硅半导体器件及其制造方法。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及碳化硅半导体器件及其制造方法，特别地，涉及可减少阈值电压波动的碳化硅半导体器件及其制造方法。
背景技术
为了允许半导体器件的击穿电压高、损耗低并且用于高温环境中，近来已经越来越多地采用碳化硅作为形成半导体器件的材料。碳化硅是带隙比传统上被广泛用作形成半导体器件的材料的硅大的宽带隙半导体。因此，通过采用碳化硅作为形成半导体器件的材料，可实现半导体器件的较高击穿电压和较低导通电阻。已经采用碳化硅作为材料的半导体器件的优点还在于，在高温环境中使用期间的特性降低小于已经采用硅作为材料的半导体器件中。
例如，在采用碳化硅作为材料的半导体器件之中的金属氧化物半导体场效应晶体管(MOSFET)和绝缘栅型双极性晶体管(IGBT)中，可通过在将预定阈值电压定义为边界的情况下控制是否在沟道区中形成反型层，控制是否允许将在两个电极之间流动的电流流动。
例如，MitsuoOkamoto等人的“ReductionofInstabilityinVthof4H-SiCCarbonFaceMOSFETs”(日本应用物理学会(TheJapanSocietyofAppliedPhysics)的第59届春季会议论文集，2012年春，第15-309页(NPD1))已经指出，碳化硅MOSFET由于栅极偏置应力而遭遇阈值电压的波动。本文献公开了为了减少阈值电压的波动在氢气氛中将形成有栅极氧化物膜的碳化硅衬底退火的方法。
引用列表
非专利文献
NPD1：MitsuoOkamoto等人的“ReductionofInstabilityinVthof4H-SiCCarbonFaceMOSFETs”(日本应用物理学会的第59届春季会议论文集，2012年春，第15-309页(NPD1))
发明内容
技术问题
然而，在于氢气氛中进行退火的情况下，即使可暂时减少阈值电压的波动，例如，当在形成欧姆电极的后续步骤中将衬底暴露于高温时，也会有损减少阈值电压波动的效果。换句话讲，虽然在衬底上形成栅电极的阶段减少了阈值电压的波动，但在最终器件的阶段，阈值电压的波动可能没有减少。
本发明致力于解决以上的问题，本发明的目的是提供可减少阈值电压的波动的碳化硅半导体器件及其制造方法。
问题的解决方案
根据本发明的一种碳化硅半导体器件包括碳化硅衬底、栅极绝缘膜和栅电极。所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面。所述栅极绝缘膜被设置为接触所述碳化硅衬底的所述第一主表面。所述栅电极设置在所述栅极绝缘膜上，使得所述栅极绝缘膜位于所述栅电极和所述碳化硅衬底之间。在175℃的温度下向所述栅电极施加-5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，所述第一应力测试之前的阈值电压被定义为所述第一阈值电压并且所述第一应力测试之后的阈值电压被定义为所述第二阈值电压。
根据本发明的一种制造碳化硅半导体器件的方法包括以下步骤。制备中间衬底，所述中间衬底包括一个主表面和与所述一个主表面相反的另一个主表面。将钠阻挡部件布置为接触所述中间衬底的一个主表面。在所述钠阻挡部件接触一个主表面的同时，将所述中间衬底退火。在将所述中间衬底退火的步骤之后，从所述一个主表面去除所述钠阻挡部件。所述中间衬底包括碳化硅衬底、栅极绝缘膜和源电极，所述碳化硅衬底具有面对所述一个主表面的第一主表面和与所述第一主表面相反的第二主表面，所述第二主表面形成所述中间衬底的另一个主表面，所述栅极绝缘膜部分地接触所述碳化硅衬底的第一主表面，所述源电极接触通过所述栅极绝缘膜暴露的第一主表面。钠在所述钠阻挡部件中的扩散长度不大于钠在碳化硅中的扩散长度。
根据本发明的一种制造碳化硅半导体器件的方法包括以下步骤。制备中间衬底，所述中间衬底包括一个主表面和与一个主表面相反的另一个主表面。将第一钠吸收部件布置为接触所述中间衬底的一个主表面。在所述第一钠吸收部件接触一个主表面的同时，将所述中间衬底退火。在将所述中间衬底退火的步骤之后，从一个主表面去除所述第一钠吸收部件。所述中间衬底包括碳化硅衬底、栅极绝缘膜和源电极，所述碳化硅衬底具有面对所述一个主表面的第一主表面和与所述第一主表面相反的第二主表面，所述第二主表面形成所述中间衬底的另一个主表面，所述栅极绝缘膜部分地接触所述碳化硅衬底的第一主表面，所述源电极接触通过所述栅极绝缘膜暴露的第一主表面。钠在所述第一钠吸收部件中的扩散长度大于钠在碳化硅中的扩散长度。
本发明的有益效果
根据本发明，可提供可减少阈值电压的波动的碳化硅半导体器件及其制造方法。
附图说明
图1是用于示意性示出根据本发明的一个实施例的碳化硅半导体器件的结构的示意性剖面图。
图2是用于示出钠的总数的限定的图示。
图3是用于示出碳化硅半导体器件的阈值电压的限定的图示。
图4是用于示出根据本发明的一个实施例的碳化硅半导体器件的第一阈值电压和第二阈值电压的图示。
图5是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法的流程图。
图6是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第一步骤的示意性剖面图。
图7是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第二步骤的示意性剖面图。
图8是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第三步骤的示意性剖面图。
图9是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第四步骤的示意性剖面图。
图10是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的示意性剖面图。
图11是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的放大的示意性剖面图。
图12是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第六步骤的示意性剖面图。
图13是用于示意性示出用于测量钠的浓度的测试元件组(TEG)的构造的示意性剖面图。
图14是钠的浓度和自多晶硅表面的深度之间的关系的图示。
图15是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第一变形的第一示例的示意性剖面图。
图16是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第一变形的第二示例的示意性剖面图。
图17是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第一变形的第三示例的示意性剖面图。
图18是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第一示例的示意性剖面图。
图19是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第二示例的示意性剖面图。
图20是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第三示例的示意性剖面图。
图21是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第四示例的示意性剖面图。
图22是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第五示例的示意性剖面图。
图23是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第六示例的示意性剖面图。
图24是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第七示例的示意性剖面图。
图25是用于示意性示出根据本发明的一个实施例的制造碳化硅半导体器件的方法中的第五步骤的第二变形的第八示例的示意性剖面图。
图26是在175℃的温度和-5V的栅电压的条件下与样本1、4、5和6关联的MOSFET的阈值电压的波动量的图示。
图27是在150℃的温度和-10V的栅电压的条件下与样本1、4、5和6关联的MOSFET的阈值电压的波动量的图示。
具体实施方式
[对本申请的发明实施例的描述]
下文中，将参照附图描述本发明的实施例。在以下的附图中，相同或对应的元件被分配相同的参考符号，并且将不再重复对其的描述。另外，关于本文中的晶体学表示，分别用[]、<>、()和{}表示单个取向、群取向、单个面和群面。此外，用其上方带有横条“-”的数字表达结晶学负指数，然而，本文中负号在数字之前。在表达角时，采用总方位角被定义为360度的系统。
发明人已经进行了关于抑制由于栅极偏置应力导致的阈值电压波动的方法的专门研究，并且得到如下的发现并且做出了本发明。
初始地，在形成源电极的步骤之前和之后，气氛中存在的诸如钠(Na)、硫(S)、钾(K)、铁(Fe)、铜(Cu)、镁(Mg)和钙(Ca)的金属杂质粘附于碳化硅衬底上设置的层间绝缘膜的表面。诸如钠的金属杂质由于在形成源电极的步骤和形成源电极的步骤之后的步骤中的热处理而穿过层间绝缘膜的表面进入栅电极，并且扩散进入围绕栅极绝缘膜的部分中。预料到，这种金属杂质在MOSFET操作期间供应电荷，因此阈值电压降低并且往往会有电流流动。
进一步研究的结果是，已经发现在金属杂质之中尤其是钠影响了阈值电压的波动。进一步详细研究的结果是，已经发现通过将围绕栅极绝缘膜的钠的总数抑制为不大于特定数量的数量，可有效减少由于栅极偏置应力而导致的阈值电压波动。具体地讲，栅极绝缘膜和栅电极之间的界面被定义为第一界面并且栅极绝缘膜和碳化硅衬底之间的界面中的面对第一界面的区域被定义为第二界面，控制将位于第一虚拟表面和第二虚拟表面之间的界面区域中包含的钠的总数除以第一界面的面积而计算出的值，使其为5×1010原子/cm2或更小，第一虚拟表面沿着垂直于第一界面的方向位于远离第一界面朝向栅电极达栅极绝缘膜的厚度，第二虚拟表面沿着垂直于第二界面的方向位于远离第二界面朝向碳化硅衬底达栅极绝缘膜的厚度。
专门研究的结果是，发明人已经发现，钠离子扩散到碳化硅的晶体中比钠扩散到传统上广泛使用的硅的晶体中慢。当通过外部引入钠而表现出的杂质的量恒定时，钠扩散到碳化硅晶体中比钠扩散到硅晶体中慢，这意味着，相比于硅晶体的表面，钠更有可能累积在碳化硅晶体的表面上。
本发明已经检验了钠扩散到硅衬底和碳化硅衬底中的状态。具体地讲，初始地，制备由其中一定量的钠被作为NaCl附着的石墨制成的四个托盘。将硅衬底放置在两个托盘中的每个中，将碳化硅衬底放置在剩下的两个托盘中的每个中。各托盘由形成密闭空间的上盖和下盖组成，衬底被封闭在该密闭空间中。各托盘在1000℃的温度下经受热处理5分钟。此后，从托盘中取出硅衬底和碳化硅衬底并且用感应耦合等离子体质谱仪(ICP-MS)来测量各衬底的表面中的钠的浓度。
表1
将参照表1描述各衬底的表面中的钠的浓度。样本1和样本2代表硅衬底并且样本3和样本4代表碳化硅衬底。如表1中所示，经受该热处理的硅衬底的表面中的钠的浓度分别是170×109原子/cm2和140×109原子/cm2。经受热处理的碳化硅衬底的表面中的钠的浓度分别是1700×109原子/cm2和1500×109原子/cm2。即，碳化硅衬底的表面中的钠的浓度表现出比硅衬底的表面中的钠的浓度高一个数量级的值。另外，在温度和热处理的时间段变化的情况下，也确认有类似的关系。
从以上结果中已经发现，相比于硅衬底，碳化硅衬底中的衬底中的钠扩散较慢，因此，更多钠累积在衬底的表面上。因此，在使用碳化硅衬底时，需要比使用硅衬底时更严格地针对减少杂质引入进行控制并且针对衬底中的浓度进行控制。
(1)根据实施例的一种碳化硅半导体器件包括碳化硅衬底10、栅极绝缘膜15和栅电极27。碳化硅衬底10具有第一主表面10a和与所述第一主表面10a相反的第二主表面10b；栅极绝缘膜15，其被设置成接触碳化硅衬底10的第一主表面10a。栅电极27设置在栅极绝缘膜15上，使得栅极绝缘膜15位于栅电极27和碳化硅衬底10之间。在175℃的温度下向栅电极27施加-5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，所述第一应力测试之前的阈值电压被定义为第一阈值电压并且第一应力测试之后的阈值电压被定义为第二阈值电压。因此，可有效减少碳化硅半导体器件的阈值电压的波动。
(2)在根据(1)所述的碳化硅半导体器件中，优选地，在150℃的温度下向栅电极27施加-10V的栅电压达100小时的第二应力测试中，第三阈值电压和第四阈值电压之差的绝对值不大于0.1V，第二应力测试之前的阈值电压被定义为第三阈值电压并且第二应力测试之后的阈值电压被定义为第四阈值电压。因此，可更有效减少碳化硅半导体器件的阈值电压的波动。
(3)在根据(1)或(2)所述的碳化硅半导体器件中，优选地，在栅极绝缘膜15和栅电极27之间的界面被定义为第一界面15a并且栅极绝缘膜15和碳化硅衬底10之间的界面中的面对第一界面15a的区域被定义为第二界面15b，通过将包含在沿着垂直于所述第一界面15a的方向位于远离第一界面15a朝向栅电极27达栅极绝缘膜15的厚度的第一虚拟表面2a和沿着垂直于第二界面15b的方向位于远离第二界面15b朝向碳化硅衬底10达栅极绝缘膜15的厚度的第二虚拟表面2b之间的界面区域R中的钠的总数除以第一界面15a的面积而计算出的值不大于5×1010原子/cm2。因此，可更有效减少碳化硅半导体器件的阈值电压的波动。
(4)在根据(3)所述的碳化硅半导体器件中，优选地，在距离相反于第二界面15b的栅电极27的第三主表面27a的10nm内的区域中的钠的浓度的最大值大于界面区域R中的钠的浓度的最大值，以及界面区域R中的钠的浓度的最大值不大于1×1016原子/cm3。因此，即使当在钠的浓度高的环境中制造碳化硅半导体器件时，也可得到阈值电压的波动量小的碳化硅半导体器件。
(5)根据(1)至(4)中的任一项所述的碳化硅半导体器件，优选地，还包括：层间绝缘膜21，其覆盖与第二界面15b相反的栅电极27的第三主表面27a并且被设置为接触栅极绝缘膜15；以及源电极16，其接触碳化硅衬底10的第一主表面10a。控制在将源电极退火的步骤之后在栅电极27和层间绝缘膜21上执行的热处理的温度和时间段，使得满足条件N0×LT/x<1.52×1020，其中，LT(nm)代表钠的扩散长度，x(nm)代表从在沿着第一界面15a的垂直方向Y的方向上从与第三主表面27a相反的层间绝缘膜21的表面21c到第一界面15a的距离，N0(cm-3)代表层间绝缘膜21的表面21c中的钠的浓度。因此，可更有效减少碳化硅半导体器件的阈值电压的波动。
(6)在根据(3)至(5)中的任一项所述的碳化硅半导体器件中，优选地，距离碳化硅衬底10的第二主表面10b的10nm内的区域中的钠的浓度的最大值大于界面区域R中的钠的浓度的最大值。因此，可通过即使在钠的浓度高的环境中也保持界面区域R中的钠的浓度低，减少碳化硅半导体器件的阈值电压的波动。
(7)根据实施例的一种制造碳化硅半导体器件的方法包括以下步骤。制备中间衬底100，中间衬底100包括一个主表面21c和与一个主表面21c相反的另一个主表面10b。将钠阻挡部件7a布置为接触中间衬底100的一个主表面21c。在钠阻挡部件7a接触一个主表面21c的同时，将中间衬底100退火。在将中间衬底100退火的步骤之后，从一个主表面21c去除钠阻挡部件7a。中间衬底100包括碳化硅衬底10、栅极绝缘膜15和源电极16，碳化硅衬底10具有面对一个主表面21c的第一主表面10a和与第一主表面10a相反的第二主表面10b，第二主表面10b形成中间衬底100的另一个主表面10b，栅极绝缘膜15部分地接触碳化硅衬底10的第一主表面10a，源电极16接触通过栅极绝缘膜15暴露的第一主表面10a。钠在钠阻挡部件7a中的扩散长度不大于钠在碳化硅中的扩散长度。钠阻挡部件7a可有效阻挡来自外部的钠被引入中间衬底100的一个主表面21c。因此，由于界面区域R中的钠的浓度可保持低，因此可减少碳化硅半导体器件的阈值电压的波动。
(8)在根据(7)所述的制造碳化硅半导体器件的方法中，优选地，钠阻挡部件7a包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡来自外部的钠被引入中间衬底100的一个主表面21c。
(9)根据(7)或(8)所述的制造碳化硅半导体器件的方法优选地还包括布置中间衬底保持部4的步骤，中间衬底保持部4面对中间衬底100的另一个主表面10b。钠在中间衬底保持部4中的扩散长度不大于钠在碳化硅中的扩散长度。中间衬底保持部4可有效阻挡钠被引入中间衬底100的另一个主表面10b。
(10)在根据(9)所述的制造碳化硅半导体器件的方法中，优选地，中间衬底保持部4包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。可更有效阻挡钠被引入中间衬底100的另一个主表面10b。
(11)根据(9)或(10)所述的制造碳化硅半导体器件的方法优选地还包括布置盖部6的步骤，盖部6接触中间衬底保持部4并且覆盖钠阻挡部件7a。在将中间衬底100退火的步骤中，在中间衬底100布置在由盖部6和中间衬底保持部4包围的空间中的同时，将中间衬底100退火。钠在盖部6中的扩散长度不大于钠在碳化硅中的扩散长度。盖部6可有效阻挡钠被引入中间衬底100的一个主表面21c。
(12)在根据(11)所述的制造碳化硅半导体器件的方法中，优选地，盖部6包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的一个主表面21c。
(13)根据实施例的一种制造碳化硅半导体器件的方法包括以下步骤。制备中间衬底100，中间衬底100包括一个主表面21c和与一个主表面21c相反的另一个主表面10b。将第一钠吸收部件7b布置为接触中间衬底100的一个主表面21c。在第一钠吸收部件7b接触一个主表面21c的同时，将中间衬底100退火。在将中间衬底100退火的步骤之后，从一个主表面21c去除第一钠吸收部件7b。中间衬底100包括碳化硅衬底10、栅极绝缘膜15和源电极16，碳化硅衬底10具有面对一个主表面21c的第一主表面10a和与第一主表面10a相反的第二主表面10b，第二主表面形成中间衬底100的另一个主表面10b，栅极绝缘膜15部分地接触碳化硅衬底10的第一主表面10a，源电极16接触通过栅极绝缘膜15暴露的第一主表面10a。钠在第一钠吸收部件7b中的扩散长度大于钠在碳化硅中的扩散长度。因此，即使当中间衬底100的一个主表面21c被钠污染时，第一钠吸收部件7b也吸收中间衬底100的一个主表面21c上的钠，使得可有效减少中间衬底100的一个主表面21c中的钠的浓度。因此，由于界面区域R中的钠的浓度可保持低，因此可减少碳化硅半导体器件的阈值电压的波动。
(14)在根据(13)所述的制造碳化硅半导体器件的方法中，优选地，所述第一钠吸收部件7b包括从由硅层、二氧化硅层、其中硅层被涂覆二氧化硅层的层、和其中二氧化硅层被涂覆硅层的层组成的组中选择的至少一种。因此，可更有效吸收中间衬底100的一个主表面21c上的钠。
(15)在根据(13)或(14)所述的制造碳化硅半导体器件的方法中，优选地，在剖面图中，第一钠吸收部件7b具有不小于300μm的厚度。因此，可更有效吸收中间衬底100的一个主表面21c上的钠。
(16)根据(13)至(15)中的任一项所述的制造碳化硅半导体器件的方法优选地还包括以下步骤：在将中间衬底100退火的步骤之前，将第二钠吸收部件7c布置为接触中间衬底100的另一个主表面10b；在将中间衬底100退火的步骤之后，从另一个主表面10b去除第二钠吸收部件7c。在将中间衬底100退火的步骤中，在第一钠吸收部件7b接触中间衬底100的一个主表面21c并且第二钠吸收部件7c接触中间衬底100的另一个主表面10b的同时，将中间衬底100退火。钠在第二钠吸收部件7c中的扩散长度大于钠在碳化硅中的扩散长度。第二钠吸收部件7c可有效吸收中间衬底100的另一个主表面10b上的钠。
(17)根据(13)至(16)中的任一项所述的制造碳化硅半导体器件的方法优选地还包括布置与中间衬底100的另一个主表面10b面对的中间衬底保持部4的步骤。钠在中间衬底保持部4中的扩散长度不大于钠在碳化硅中的扩散长度。中间衬底保持部4可有效阻挡钠被引入中间衬底100的另一个主表面10b。
(18)在根据(17)所述的制造碳化硅半导体器件的方法中，优选地，中间衬底保持部4包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的另一个主表面10b。
(19)根据(17)或(18)所述的制造碳化硅半导体器件的方法优选地还包括布置盖部6的步骤，盖部6接触中间衬底保持部4并且覆盖第一钠吸收部件7b。在将中间衬底100退火的步骤中，在中间衬底100布置在由盖部6和中间衬底保持部4包围的空间中的同时，将中间衬底100退火。钠在盖部6中的扩散长度不大于钠在碳化硅中的扩散长度。盖部6可有效阻挡钠被引入中间衬底100的一个主表面21c。
(20)在根据(19)所述的制造碳化硅半导体器件的方法中，优选地，盖部6包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的一个主表面21c。
(21)在根据(13)至(20)中的任一项所述的制造碳化硅半导体器件的方法中，优选地，第一钠吸收部件7b包括接触第一主表面21c的第四主表面7b2和与第四主表面7b2相反的第五主表面7b1。所述方法还包括以下步骤：布置钠阻挡部件7a，钠阻挡部件7a接触第一钠吸收部件7b的第五主表面7b1；以及在将中间衬底100退火的步骤之后，从中间衬底10去除钠阻挡部件7a。在将中间衬底100退火的步骤中，在钠阻挡部件7a接触第一钠吸收部件7b的第五主表面7b1并且第一钠吸收部件7b的第四主表面7b2接触中间衬底100的一个主表面21c的同时，将中间衬底100退火。钠在钠阻挡部件7a中的扩散长度不大于钠在碳化硅中的扩散长度。钠阻挡部件7a可更有效阻挡钠被引入中间衬底100的一个主表面21c。
(22)在根据(21)所述的制造碳化硅半导体器件的方法中，优选地，钠阻挡部件7a包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的一个主表面21c。
[本申请的发明实施例的细节]
初始地，将描述根据本发明的一个实施例的代表碳化硅半导体器件的MOSFET1的构造。
参照图1，根据本实施例的MOSFET1主要具有碳化硅衬底10、栅电极27、栅极绝缘膜15、层间绝缘膜21、源电极16、表面保护电极19、漏电极20和背面保护电极23。碳化硅衬底10具有第一主表面10a和与第一主表面10a相反的第二主表面10b并且主要包括碳化硅单晶衬底11和设置在碳化硅单晶衬底11上的碳化硅外延层5。
碳化硅单晶衬底11由具有例如4H多型的六方碳化硅的单晶组成。碳化硅衬底10的第一主表面10a的最大直径大于100mm，优选地不小于150mm，更优选地不小于200mm。碳化硅衬底10的第一主表面10a是例如{0001}面或与{0001}面角偏离不大于8°的表面。具体地讲，第一主表面10a是例如(0001)面或与(0001)面角偏离不大于8°的表面，第二主表面10b是(000-1)面或与(000-1)面角偏离大致不大于8°的表面。碳化硅衬底10的厚度例如不大于700μm且优选地不大于600μm。碳化硅衬底10的厚度优选地不小于250μm且小于600μm，更优选地不小于300μm且小于600μm，更优选地不小于250μm且不大于500μm，更优选地不小于350μm且不大于500μm。
碳化硅外延层5具有漂移区12、体区13、源极区14和接触区18。漂移区12是包含诸如氮的杂质的n型(第一导电类型)区域。漂移区12中的杂质浓度是例如大约5.0×1015cm-3。体区13是具有p型(第二导电类型)的区域。体区13中包含的杂质是例如铝(Al)或硼(B)。体区13中包含的杂质的浓度是例如大约1×1017cm-3。
源极区14是包含诸如磷的杂质的n型区。源极区14形成在体区13中，被体区13包围。源极区14的杂质浓度高于漂移区12。源极区14中的杂质浓度是例如1×1020cm-3。源极区14与漂移区12被体区13分隔开。
接触区18是p型区。接触区18被设置为被源极区14包围并且被形成为接触体区13。接触区18包含浓度比体区13中包含的杂质的浓度高的诸如Al或B的杂质。接触区18中的诸如Al或B的杂质的浓度是例如1×1020cm-3。
栅极绝缘膜15被形成为接触碳化硅衬底10的第一主表面10a，从一个源极区14的上表面延伸到另一个源极区14的上表面。栅极绝缘膜15接触碳化硅衬底10的第一主表面10a处的源极区14、体区13和漂移区12。栅极绝缘膜15由例如二氧化硅组成。栅极绝缘膜15的厚度a优选地大致不小于10nm且不大于100nm，更优选的大致不小于40nm且不大于60nm，并且例如是45nm。
栅电极27被布置为接触栅极绝缘膜15，从一个源极区14的上方延伸到另一个源极区14的上方。栅电极27设置在栅极绝缘膜15上，使得栅极绝缘膜15位于栅电极27和碳化硅衬底10之间。栅电极27形成在源极区14、体区13和漂移区12上，使栅极绝缘膜15插入其间。栅电极27由诸如掺杂杂质或Al的多晶硅的导体形成。
源电极16在远离栅极绝缘膜15的方向上从一对源极区14中的每个上方延伸到接触区18上方并且被布置为接触碳化硅衬底10的第一主表面10a。源电极16接触碳化硅衬底10的第一主表面10a。源电极16接触碳化硅衬底10的第一主表面10a处的源极区14和接触区18。源电极16包含例如TiAlSi并且欧姆接触碳化硅衬底10。
层间绝缘膜21被设置为接触栅电极27和栅极绝缘膜15。层间绝缘膜21将栅电极27和源电极16彼此电隔离。层间绝缘膜21包括被设置成覆盖栅电极27的第一绝缘膜21和被设置成覆盖第一绝缘膜21a的第二绝缘膜21b。第二绝缘膜21b可包含比第一绝缘膜21a更多的作为杂质的磷。表面保护电极19被形成为接触源电极16并且包含诸如Al的导体。表面保护电极19通过源电极16电连接到源极区14。
漏电极20被设置为接触碳化硅衬底10的第二主表面10b。漏电极20可由可与碳化硅单晶衬底11建立欧姆接触的诸如硅化镍(NiSi)的其他材料构成。漏电极20因此电连接到碳化硅单晶衬底11。背面保护电极23被形成为接触与碳化硅单晶衬底11相反的漏电极20的主表面。背面保护电极23具有由例如Ti层、Pt层和Au层构成的层叠结构。
现在，将参照图1和图2描述界面区域中的钠的总数。
栅极绝缘膜15和栅电极27之间的界面被定义为第一界面15a并且栅极绝缘膜15和碳化硅衬底10之间的界面中的面对第一界面15a的区域被定义为第二界面15b。在沿着第一界面15a的垂直方向Y位于远离第一界面15a朝向栅电极27达栅极绝缘膜15的厚度a的第一虚拟表面2a和沿着第二界面15b的垂直方向Y位于远离第二界面15b朝向碳化硅衬底10达栅极绝缘膜15的厚度a的第二虚拟表面2b之间的区域被定义为界面区域R。通过将界面区域R中包含的钠的总数除以第一界面15a的面积而计算出的值优选地不大于5×1010原子/cm2，更优选地不大于3×1010原子/cm2，更优选地不大于1×1010原子/cm2。
参照图2，通过将界面区域R中包含的钠的总数除以第一界面15a的面积而计算出的值代表第一界面15a的每单位面积(1cm2)的界面区域R中的钠原子的数量。换句话讲，通过将界面区域R中包含的钠的总数除以第一界面15a的面积而计算出的值代表图2中示出的平行六面体中包含的钠原子的总数。可用二次离子微探针质谱仪(SIMS)对钠的总数进行计数。
优选地，距离与第二界面15b相反的栅电极27的第三主表面27a的10nm内的区域中的钠的浓度的最大值大于界面区域R中的钠的浓度的最大值，界面区域R中的钠的浓度的最大值不大于1×1016原子/cm3。距离栅电极27的第三主表面27a的10nm内的区域中的钠的浓度的最大值可不小于1×1018原子/cm3。优选地，距离碳化硅衬底10的第二主表面10b的10nm内的区域中的钠的浓度的最大值大于界面区域R中的钠的浓度的最大值。距离主表面的10nm内的区域意指位于沿着第一界面15a的垂直方向Y的距离主表面±10nm的表面之间的区域。
将参照图3描述碳化硅半导体器件的阈值电压(Vth)的定义。初始地，在变化栅电压(也就是说，栅-源电压Vgs)的情况下测量漏极电流(也就是说，源极-漏极电流Id)。当栅电压小于阈值电压时，将位于栅极绝缘膜15正下方的体区13和漂移区12之间的pn结反向偏置，成为非导通状态(截止状态)。因此，在源电极16(第一电极)和漏电极20(第二电极)之间基本上没有漏极电流流动。当等于或高于阈值电压的电压施加到栅电极27时，在围绕体区13与栅极绝缘膜15的接触部分的沟道区CH中形成反型层。因此，源极区14和漂移区12彼此电连接，使得漏极电流开始在源电极16和漏电极20之间流动。即，阈值电压是指使漏极电流开始流动的栅电压。更具体地讲，阈值电压是指当源极和漏极之间的电压(Vds)处于10V时使漏极电流达到300μA的栅电压。
将参照图4描述碳化硅半导体器件的阈值电压的波动。初始地，在施加到碳化硅半导体器件的栅电压变化的情况下测量漏极电流，并且绘出栅电压和漏极电流之间的关系3a。当源极和漏极之间的电压处于10V时使漏极电流达到300μA的栅电压被定义为第一阈值电压(Vth1)。然后，进行应力测试，在一定时间段内向碳化硅半导体器件的栅电极27施加负电压。此后，在施加到碳化硅半导体器件的栅电压变化的情况下测量漏极电流，并且绘出栅电压和漏极电流之间的关系3b。当源极和漏极之间的电压处于10V时使漏极电流达到300μA的栅电压被定义为第二阈值电压(Vth2)。如图4中所示，在应力测试之后，阈值电压会有波动。特别地讲，当阈值电压向着负侧波动时，应该是常关操作的开关操作可以是开操作。
在根据本实施例的MOSFET1中，在175℃的温度下向栅电极27施加-5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值(换句话讲，阈值电压的波动量)不大于0.5V，优选地不大于0.3V，更优选地不大于0.1V，第一应力测试之前的阈值电压被定义为第一阈值电压并且第一应力测试之后的阈值电压被定义为第二阈值电压。第二阈值电压可高于或低于第一阈值电压。
优选地，在175℃的温度下向栅电极27施加-5V的栅电压达300小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，优选地不大于0.3V，更优选地不大于0.1V，第一应力测试之前的阈值电压被定义为第一阈值电压并且第一应力测试之后的阈值电压被定义为第二阈值电压。第二阈值电压可高于或低于第一阈值电压。
优选地，在175℃的温度下向栅电极27施加不小于被定义为绝对值的5V的负偏压达300小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，优选地不大于0.3V，更优选地不大于0.1V，第一应力测试之前的阈值电压被定义为第一阈值电压并且第一应力测试之后的阈值电压被定义为第二阈值电压。第二阈值电压可高于或低于第一阈值电压。
优选地，在150℃的温度下向栅电极27施加-10V的栅电压达100小时的第二应力测试中，第三阈值电压和第四阈值电压之差的绝对值(换句话讲，阈值电压的波动量)不大于0.1V，第二应力测试之前的阈值电压被定义为第三阈值电压并且第二应力测试之后的阈值电压被定义为第四阈值电压。第四阈值电压可高于或低于第三阈值电压。
优选地，在150℃的温度下向栅电极27施加-10V的栅电压达300小时的第二应力测试中，第三阈值电压和第四阈值电压之差的绝对值不大于0.1V，第二应力测试之前的阈值电压被定义为第三阈值电压并且第二应力测试之后的阈值电压被定义为第四阈值电压。第四阈值电压可高于或低于第三阈值电压。
现在，将描述制造代表根据本实施例的碳化硅半导体器件的MOSFET1的方法。
初始地，执行碳化硅衬底制备步骤(S10：图5)。例如，通过将用升华法形成并且具有多型4H的六方碳化硅的单晶组成的晶锭切片，制备碳化硅单晶衬底11。然后，例如，用化学气相沉积(CVD)，在碳化硅单晶衬底11上形成碳化硅外延层5。具体地讲，将包含氢气(H2)的载气和包含硅烷(SiH4)、丙烷(C3H8)和氮气(N2)的源气供应到碳化硅单晶衬底11上方，将碳化硅单晶衬底11加热至例如大致不低于1500℃且不高于1700℃的温度。因此，如图6中所示，在碳化硅单晶衬底11上形成碳化硅外延层5。如上，制备碳化硅衬底10，碳化硅衬底10具有第一主表面10a和与第一主表面10a相反的第二主表面10b。碳化硅衬底10包括形成第二主表面10b的碳化硅单晶衬底11和设置在碳化硅单晶衬底11上并且形成第一主表面10a的碳化硅外延层5。
然后，执行离子注入步骤(S20：图5)。具体地讲，参照图7，将离子注入碳化硅衬底10的第一主表面10a中。例如，将铝(Al)离子注入碳化硅衬底10的第一主表面10a中，使得在碳化硅外延层5中形成具有p导电类型的体区13。然后，例如，将磷(P)的离子注入体区13中，达到比Al离子的注入深度小的深度，使得形成具有n导电类型的源极区14。例如，进一步将Al离子注入源极区14中，使得形成接触区18，接触区18被源极区14包围，具有与源极区14一样大的深度，并且具有p导电类型。碳化硅外延层5中没有形成体区13、源极区14和接触区18的区域被定义为漂移区12。如上，体区13、源极区14和接触区18形成在碳化硅衬底10的第一主表面10a的一侧上。
然后，执行激活退火步骤(S30：图5)。具体地讲，将碳化硅衬底10加热至例如不低于1600℃且不高于2000℃的温度达大致30分钟。因此，激活在离子注入步骤中形成的体区13、源极区14和接触区18中的杂质，产生所需的载流子。
然后，执行栅极绝缘膜形成步骤(S40：图5)。参照图8，例如，通过在大约1350℃的温度下在包含氧气的气氛中将碳化硅衬底10加热大致1小时，形成由二氧化硅构成的栅极绝缘膜15，以覆盖碳化硅衬底10的第一主表面10a。具体地讲，栅极绝缘膜15被形成为接触第一主表面10a处的漂移区12、体区13、源极区14和接触区18，以便从一个接触区18延伸到其它接触区18。
然后，执行氮退火步骤。具体地讲，将所形成的具有栅极绝缘膜15的碳化硅衬底10在诸如一氧化氮、氧化亚氮、二氧化氮和氨气的含氮气氛中保持在不低于1300℃且不高于1500℃的温度下达例如大致1小时。通过这个热处理，在栅极绝缘膜15和漂移区12之间的第二界面15b周围存在的阱中捕获氮原子。因此，抑制在第二界面15b周围形成界面态。
然后，执行Ar退火步骤。具体地讲，将所形成的具有栅极绝缘膜15的碳化硅衬底10在氩气中保持在例如不低于1100℃且不高于1500℃的温度下达大致1小时。优选地，将所形成的具有栅极绝缘膜15的碳化硅衬底10保持在不低于1300℃且不高于1500℃的温度下。通过这个热处理，可减少碳化硅衬底10和栅极绝缘膜15之间的第二界面15b周围的过量碳。因此，可减少限制在第二界面15b周围的空穴。
然后，执行栅电极形成步骤(S50：图5)。例如，用低压化学气相沉积(LPCVD)形成接触栅极绝缘膜15并且由含杂质的多晶硅构成的栅电极27。栅电极27被形成为面对漂移区12、源极区14和体区13，使栅极绝缘膜15插入其间。
然后，执行层间绝缘膜形成步骤(S60：图5)。形成由例如二氧化硅构成的层间绝缘膜21，以覆盖栅极绝缘膜15和栅电极27。具体地讲，在例如大致不低于650℃且不高于750℃的温度下，将原硅酸四乙酯(TEOS)气体供应到碳化硅衬底10上方达大致6小时。此后，例如在大致不低于800℃且不高于900℃的温度下，将碳化硅衬底10加热大致30分钟。然后，在例如大致不低于900℃且不高于1100℃的温度下，执行磷酸硅玻璃(PSG)处理达至少20分钟。因此，形成包括被设置成覆盖栅极27的第一绝缘膜21a和被设置成覆盖第一绝缘膜21a的第二绝缘膜21b的层间绝缘膜21。第二绝缘膜21b包含比第一绝缘膜21a更多的磷作为杂质。
然后，执行源电极形成步骤(S70：图5)。参照图9，在将要形成源电极16的区域中去除层间绝缘膜21和栅极绝缘膜15，并且形成通过层间绝缘膜21和栅极绝缘膜15暴露源极区14和接触区18的区域。然后，例如，通过溅射，在该区域中形成包含例如NiSi、TiSi、TiAl、或TiAlSi(钛铝硅)的源电极16。源电极16被形成为接触碳化硅衬底10的第一主表面10a。因此，形成设置有源电极16、栅电极27、层间绝缘膜21和栅极绝缘膜15的碳化硅衬底10(下文中，被称为中间结构100或中间衬底100)。中间衬底100包括一个主表面21c和与一个主表面21c相反的另一个主表面10b。中间衬底100包括碳化硅衬底10、栅极绝缘膜15和源电极16，碳化硅衬底10具有面对一个主表面21c的第一主表面10a和与第一主表面10a相反的第二主表面10b，第二主表面10b形成中间衬底100的另一个主表面10b，栅极绝缘膜15部分地接触碳化硅衬底10的第一主表面10a，源电极16接触通过栅极绝缘膜15暴露的第一主表面10a(参见图11)。
然后，执行合金化退火步骤(S80：图5)。合金化退火步骤(S80：图5)包括将覆盖部件安装在中间衬底上的步骤和将上面安装有覆盖部件的中间衬底退火的步骤。初始地，执行将覆盖部件安装在中间衬底上的步骤。初始地，参照图10，将中间结构100布置在由碳构成的托盘4中。将覆盖部件2布置成覆盖中间结构100。将由碳构成的盖部6布置在覆盖部件2上方，使得设置有覆盖部件2的中间结构100可被托盘4和盖部6围绕。将中间结构100的碳化硅衬底10的第二主表面10b布置为接触托盘。覆盖部件2由例如碳化硅或硅构成并且优选地由碳化硅构成。覆盖部件2具有例如大致不小于300μm且不大于1mm的厚度。
参照图11，更具体地讲，可将覆盖部件2布置在碳化硅衬底10的第一主表面10a的一侧上，使得覆盖部件2接触层间绝缘膜21的表面21c并且覆盖部件2远离源电极16。优选地，覆盖部件2被设置成覆盖碳化硅衬底10的整个第一主表面10a。然后，执行将上面安装有覆盖部件的中间衬底退火的步骤。具体地讲，在例如不低于900℃且不高于1100℃的温度下，在将覆盖部件2布置在碳化硅衬底10的第一主表面10a的一侧上使得覆盖部件2接触层间绝缘膜21并且覆盖部件2远离源电极16的同时，将设置有源电极16的碳化硅衬底10和覆盖部件2加热大致5分钟。因此，将源电极16的至少部分被硅化并且形成与源极区14欧姆接触的源电极16。
当在合金化退火步骤中将覆盖部件2布置成覆盖中间结构100(S80：图5)时，可抑制诸如退火炉中存在的诸如钠的金属杂质粘附于布置在碳化硅衬底10的第一主表面10a的一侧上的层间绝缘膜21的表面21c。通过在合金化退火步骤中执行的热处理和合金化退火步骤之后执行的热处理，粘附于层间绝缘膜21的表面21c的诸如钠的金属杂质可扩散到栅极绝缘膜15附近的界面区域R(参见图1)中。然后，通过在将覆盖部件2布置成覆盖中间结构100之后对中间结构100和覆盖部件2执行合金化退火，可抑制诸如钠的金属杂质扩散到界面区域R中。在合金化退火步骤结束之后，从碳化硅衬底10的第一主表面10a的一侧去除覆盖部件2。
现在，将描述合金化退火步骤的第一变形(S90：图5)。
参照图15，在将覆盖部件安装在中间衬底上的步骤中，将钠阻挡部件7a布置为接触中间衬底100的一个主表面21c。钠阻挡部件7a具有第六主表面7a2和第七主表面7a1，第六主表面7a2接触中间衬底100的一个主表面21c，第七主表面7a1与第六主表面7a2相反。钠阻挡部件7a的第六主表面7a2被布置成覆盖中间衬底100的整个一个主表面21c。优选地，在剖面图(沿着平行于中间衬底100的另一个主表面10b的方向的视场)中，钠阻挡部件7a的宽度不小于中间衬底100。
钠在钠阻挡部件7a中的扩散长度不大于钠在碳化硅中的扩散长度。用于形成钠阻挡部件7a的材料以碳化硅或碳为例。优选地，钠阻挡部件7a包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。
然后，执行将上面安装覆盖部件的中间衬底退火的步骤。具体地讲，在钠阻挡部件7a接触中间衬底100的一个主表面21c的同时，将中间衬底100退火。在例如不低于900℃且不高于1100℃的温度下，将中间衬底100退火大致5分钟。在将中间衬底100退火之后，从中间衬底100的一个主表面21c去除钠阻挡部件7a。钠阻挡部件7a可有效阻挡来自外部的钠被引入中间衬底100的一个主表面21c。含钠的外部污染物可以是来自托盘的污染物和来自设施的污染物。关于设施的污染源，高温下的加热器部可以是生成钠的源中的一个。
参照图16，在将覆盖部件安装在中间衬底上的步骤中，将中间衬底保持部4布置在面对中间衬底100的另一个主表面10b的位置处。例如，用可保持中间衬底100的托盘来实现中间衬底保持部4。中间衬底保持部4接触另一个主表面10b，例如，完全覆盖中间衬底100的另一个主表面10b。中间衬底保持部4的壁部在垂直于中间衬底100的另一个主表面10b的方向上延伸，面对中间衬底100和钠阻挡部件7a中的每个的侧表面。优选地，在剖面图中，中间衬底保持部4的宽度不小于中间衬底100。中间衬底保持部4可以是圆柱形的一个开口被闭合的这种形状、盘形的形状、或其它的形状。
钠在中间衬底保持部4中的扩散长度不大于钠在碳化硅中的扩散长度。例如，采用碳作为用于形成中间衬底保持部4的材料。优选地，中间衬底保持部4包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。在中间衬底保持部4由碳(石墨)构成的情况下，钠在石墨中形成Na-C化合物，因此钠在石墨中的扩散长度可以是短的。
然后，在将中间衬底100退火的步骤中，在中间衬底100的一个主表面21c被钠阻挡部件7a覆盖并且中间衬底100的另一个主表面10b和侧表面被中间衬底保持部4覆盖的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。在将中间衬底100退火之后，从中间衬底100的一个主表面21c去除钠阻挡部件7a并且中间衬底100脱离中间衬底保持部4。
参照图17，在将覆盖部件安装在中间衬底上的步骤中，盖部6可被布置为接触中间衬底保持部4并且覆盖钠阻挡部件7a。盖部6被构造成，使得由于与中间衬底保持部4组合，导致形成由盖部6和中间衬底保持部4包围的密闭空间。将钠阻挡部件7a和中间衬底100布置在该密闭空间中。钠阻挡部件7a的第七主表面7a1可远离盖部6或者可与其接触。盖部6可以是盘的形状，圆柱形的一个开口被闭合的这种形状，盘的中心部分突出的这种形状，或其它形状。
然后，在将中间衬底100退火的步骤中，在将钠阻挡部件7a和中间衬底100布置在由盖部6和中间衬底保持部4包围的密闭空间中的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。钠在盖部6中的扩散长度不大于钠在碳化硅中的扩散长度。例如，采用碳作为用于形成盖部6的材料。优选地，盖部6包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。
现在，将描述合金化退火步骤的第二变形(S80：图5)。
参照图18，在将覆盖部件安装在中间衬底上的步骤中，将第一钠吸收部件7b布置为接触中间衬底100的一个主表面21c。钠在第一钠吸收部件7b中的扩散长度大于钠在碳化硅中的扩散长度。例如，采用硅作为用于形成第一钠吸收部件7b的材料。优选地，第一钠吸收部件7b包括从由硅层、二氧化硅层、其中硅层被涂覆二氧化硅层的层、和其中二氧化硅层被涂覆硅层的层组成的组中选择的至少一种。硅可以是单晶硅、多晶硅、非晶硅、或其组合。优选地，在剖面图中，第一钠吸收部件7b的宽度不小于中间衬底100。
然后，执行将上面安装有覆盖部件的中间衬底退火的步骤。具体地讲，在第一钠吸收部件7b接触一个主表面21c的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。在将中间衬底100退火之后，从中间衬底100的一个主表面21c去除第一钠吸收部件7b。因为第一钠吸收部件7b吸收中间衬底100的一个主表面21c上的钠，所以可有效降低中间衬底100的一个主表面21c上的钠的浓度。换句话讲，促使在中间衬底100和第一钠吸收部件7b之间的界面处通过对诸如钠的杂质进行吸气法而捕获杂质，使得可抑制钠扩散到中间衬底100中。例如，在1000℃的温度下将衬底退火5分钟的情况下，钠在硅中的扩散距离是大致500nm并且钠在二氧化硅中的扩散距离是大致400nm。为了使第一钠吸收部件7b有效吸收钠，第一钠吸收部件7b具有在剖面图上优选地不小于300μm的厚度b。第一钠吸收部件7b的厚度b可大于沿着碳化硅衬底10的第一主表面10a的垂直方向从碳化硅衬底10的第一主表面10a到中间衬底100的一个主表面21c的距离。
参照图19，在将覆盖部件安装在中间衬底上的步骤中，可将第二钠吸收部件7c布置为接触中间衬底100的另一个主表面10b。即，第一钠吸收部件7b被布置为接触中间衬底100的一个主表面21c并且第二钠吸收部件7c被布置为接触中间衬底100的另一个主表面10b。钠在第二钠吸收部件7c中的扩散长度大于钠在碳化硅中的扩散长度。例如，采用硅作为用于形成第二钠吸收部件7c的材料。形成第二钠吸收部件7c的材料与用于形成第一钠吸收部件7b的材料相同。优选地，在剖面图中，第二钠吸收部件7c的宽度不小于中间衬底100。
然后，执行将上面安装有覆盖部件的中间衬底退火的步骤。具体地讲，在第一钠吸收部件7b接触中间衬底100的一个主表面21c并且第二钠吸收部件7c接触中间衬底100的另一个主表面10b的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。在将中间衬底100退火之后，从中间衬底100的一个主表面21c去除第一钠吸收部件7b并且从另一个主表面10b去除第二钠吸收部件7c。
参照图20，在将覆盖部件安装在中间衬底上的步骤中，可将中间衬底保持部4布置在面对中间衬底100的另一个主表面10b的位置。例如，通过可保持中间衬底100的托盘来实现中间衬底保持部4。中间衬底保持部4接触另一个主表面10b，例如，完全覆盖中间衬底100的另一个主表面10b。中间衬底保持部4的壁部在中间衬底100的另一个主表面10b的垂直方向上延伸，面对中间衬底100和钠阻挡部件7a中的每个的侧表面。优选地，在剖面图中，中间衬底保持部4的宽度不小于中间衬底100。中间衬底保持部4可以是圆柱形的一个开口被闭合的这种形状、盘形的形状、或其它的形状。
钠在中间衬底保持部4中的扩散长度不大于钠在碳化硅中的扩散长度。例如，采用碳作为用于形成中间衬底保持部4的材料。优选地，中间衬底保持部4包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。
然后，在将中间衬底100退火的步骤中，在中间衬底100的一个主表面21c被第一钠吸收部件7b覆盖并且中间衬底100的另一个主表面10b和侧表面被中间衬底保持部4覆盖的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。在将中间衬底100退火之后，从中间衬底100的一个主表面21c去除第一钠吸收部件7b并且中间衬底100脱离中间衬底保持部4。
参照图21，在将覆盖部件安装在中间衬底上的步骤中，其中第一钠吸收部件7b被布置为接触一个主表面21c并且第二钠吸收部件7c被布置为接触另一个主表面10b的中间衬底100被布置成完全掩埋在中间衬底保持部4中形成的凹陷部。中间衬底100布置在中间衬底保持部4中形成的凹陷部中，使得与接触中间衬底100的另一个主表面10b的表面相反的第二钠吸收部件7c的表面接触中间衬底保持部4并且中间衬底100、第一钠吸收部件7b和第二钠吸收部件7c中的每个的侧表面被中间衬底保持部4覆盖。
然后，在将中间衬底100退火的步骤中，在中间衬底100的一个主表面21c被第一钠吸收部件7b覆盖，中间衬底100的另一个主表面10b面对中间衬底保持部4并且与接触中间衬底100的另一个主表面10b的表面相反的第二钠吸收部件7c的表面被中间衬底保持部4覆盖的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。在将中间衬底100退火之后，从中间衬底100的一个主表面21c去除第一钠吸收部件7b，从中间衬底100的另一个主表面10b去除第二钠吸收部件7c并且中间衬底100脱离中间衬底保持部4。
参照图22，在将覆盖部件安装在中间衬底上的步骤中，盖部6可被布置为接触中间衬底保持部4并且覆盖第一钠吸收部件7b。盖部6被构造成，使得由于与中间衬底保持部4组合，导致形成由盖部6和中间衬底保持部4包围的密闭空间。将其中第一钠吸收部件7b布置在一个主表面21c上的中间衬底100布置在该密闭空间中。第一钠吸收部件7b包括与中间衬底100的一个主表面21c接触的第四主表面7b2和与第四主表面7b2相反的第五主表面7b1。第一钠吸收部件7b的第五主表面7b1可远离盖部6或者可与其接触。盖部6具有与上述的盖部6的形状相同的形状。
参照图23，在将覆盖部件安装在中间衬底上的步骤中，将其中第一钠吸收部件7b被布置为接触一个主表面21c并且第二钠吸收部件7c被布置为接触另一个主表面10b的中间衬底100布置在由盖部6和中间衬底保持部4包围的密闭空间中。第一钠吸收部件7b的第五主表面7b1接触盖部6。
然后，在将中间衬底100退火的步骤中，在将中间衬底100布置在由盖部6和中间衬底保持部4包围的密闭空间中的同时，将中间衬底100退火。用于将中间衬底100退火的温度和时间段与上述的条件相同。钠在盖部6中的扩散长度不大于钠在碳化硅中的扩散长度。例如，采用碳作为用于形成盖部6的材料。优选地，盖部6包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。
参照图24，在将覆盖部件安装在中间衬底上的步骤中，可将钠阻挡部件7a布置为接触第一钠吸收部件7b的第五主表面7b1。因此，制备其中第一钠吸收部件7b被布置为接触中间衬底100的一个主表面21c并且钠阻挡部件7a被布置为接触第一钠吸收部件7b的第五主表面7b1的中间衬底100。钠在钠阻挡部件7a中的扩散长度不大于钠在碳化硅中的扩散长度。例如，采用碳化硅或碳作为用于形成钠阻挡部件7a的材料。优选地，钠阻挡部件7a包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。在剖面图中，钠阻挡部件7a的宽度不小于中间衬底100。参照图25，在将覆盖部件安装在中间衬底上的步骤中，可将第二钠吸收部件7c布置在中间衬底100的另一个主表面10b上。用于形成第二钠吸收部件7c的材料是如上所述的。
可供选择地，可将其中第一钠吸收部件7b被布置为接触中间衬底100的一个主表面21c，钠阻挡部件7a被布置为接触第一钠吸收部件7b的第五主表面7b1并且第二钠吸收部件7c布置在另一个主表面10b上的中间衬底100保持在中间衬底保持部4上，另外，盖部6可被布置为接触中间衬底保持部4。
然后，在将中间衬底100退火的步骤中，在钠阻挡部件7a接触第一钠吸收部件7b的第五主表面7b1并且第一钠吸收部件7b的第四主表面7b2接触中间衬底100的一个主表面21c的同时，将中间衬底100退火。此外，可在第二钠吸收部件7c被布置为接触中间衬底100的另一个主表面10b的同时，将中间衬底100退火。在将中间衬底100退火之后，从中间衬底100去除钠阻挡部件7a和第一钠吸收部件7b。当第二钠吸收部件7c被布置为接触中间衬底100的另一个主表面10b时，从中间衬底100去除第二钠吸收部件7c。
然后，形成表面保护电极19，使其接触源电极16并且覆盖层间绝缘膜21。表面保护电极19由优选地包含Al的材料构成并且它由例如AlSiCu制成。在形成表面保护电极19之后，可执行灯退火步骤。在灯退火步骤中，可在例如不低于700℃且不高于800℃的温度下，将设置有表面保护电极19的碳化硅衬底10加热例如大致30秒。然后，可执行钝化膜形成步骤。例如，在表面保护电极19上设置钝化膜(未示出)。在钝化膜形成步骤中，可在例如不低于400℃且不高于450℃的温度下，将设置有表面保护电极19的碳化硅衬底10加热例如大致70秒。然后，可执行烧结处理步骤。在烧结处理步骤中，在大致不低于350℃且不高于450℃的温度下，将设置有钝化膜的碳化硅衬底10加热例如大致15分钟。
然后，形成由例如NiSi构成的漏电极20，使其接触碳化硅衬底10的第二主表面10b。漏电极20可由例如TiAlSi构成。尽管优选地通过溅射形成漏电极20，但可通过气相沉积来形成漏电极20。在形成漏电极20之后，例如通过激光退火来加热漏电极20。因此，漏电极20的至少部分被硅化并且形成与碳化硅单晶衬底11欧姆接触的漏电极20。然后，形成背面保护电极23，使其接触漏电极20。背面保护电极23由优选地包含Al的材料构成。如上制造了图1中示出的MOSFET1。
在根据本实施例的制造MOSFET1的方法中，在合金化退火步骤之后的步骤中，如下地控制用于热处理包括源电极16、栅电极27、栅极绝缘膜15、层间绝缘膜21和碳化硅衬底10的中间结构100的温度和时间段。
具体地讲，控制在将源电极退火的步骤之后(包括将源电极退火的步骤)，控制用于热处理栅电极27和层间绝缘膜21的温度和时间段，使得满足条件N0×LT/x<1.52×1020，其中，LT(nm)代表钠的扩散长度，x(nm)代表在沿着第一界面15a的垂直方向Y的方向上从与栅电极27的第三主表面相反的层间绝缘膜21的表面21c到第一界面15a的距离，N0(cm-3)代表层间绝缘膜21的表面21c中的钠的浓度。优选地，N0×LT/x小于1.52×1020×0.85，更优选地，小于1.52×1020×0.70。
例如，假设以下情况：对包括栅电极27和层间绝缘膜21的中间结构100执行合金化退火步骤(也就是说，将源电极退火的步骤)、灯退火步骤、烧结处理步骤和钝化膜形成步骤。在合金化退火步骤中，中间结构100在1000℃的温度下经受热处理15分钟。在灯退火步骤中，中间结构100在740℃的温度下经受热处理30秒。在烧结处理步骤中，中间结构100在400℃的温度下经受热处理15分钟。在钝化膜形成步骤中，中间结构100在420℃的温度下经受热处理70秒。当添加将中间结构100暴露于不低于300℃(即超过抗蚀剂的热阻的高温)的温度的热处理步骤时，用添加的热处理步骤中的扩散长度来计算钠的总扩散长度LT。
经计算，在合金化退火步骤之后的热处理步骤中钠在栅电极中的扩散长度LT是LT＝LA+LL+LS+LP。这里，LA代表合金化退火步骤中的钠的扩散长度，LL代表灯退火步骤中的钠的扩散长度，LS代表烧结处理步骤中的钠的扩散长度，LP代表钝化膜形成步骤中的钠的扩散长度。
用以下的第一表达式来计算扩散长度L，其中，D代表扩散系数并且t代表热处理时间段(秒)。
L = 2 D &CenterDot; t
用以下的第二表达式来计算扩散系数D，其中，D0代表扩散常数(m2/秒)，Q代表活化能(kJ/mol)，R代表气体常数8.31(J/mol·K)，T代表热处理温度(K)。
D = D 0 &CenterDot; exp ( - Q R T )
钠在由多晶硅构成的栅电极27中的扩散常数D0是1×10-6(cm2/秒)，活化能Q是122(kJ/mol)。通过将扩散常数D0、活化能Q和热处理温度T代入以上的第二表达式中来计算扩散系数D。经计算，合金化退火步骤(1000℃)中的扩散系数是9.80×10-12(cm2/秒)，经计算，灯退火步骤(740℃)中的扩散系数是5.08×10-13(cm2/秒)，经计算，钝化形成步骤(420℃)中的扩散系数是6.30×10-16(cm2/秒)，并且经计算，烧结处理步骤(400℃)中的扩散系数是3.36×10-16(cm2/秒)。
通过将扩散系数D和热处理时间段t代入以上的第一表达式中来计算扩散长度L。经计算，合金化退火步骤(900秒)中的扩散长度LA是187871nm，经计算，灯退火步骤(30秒)中的扩散长度LL是7808nm，经计算，钝化形成步骤(70秒)中的扩散长度LP是1100nm，经计算，烧结处理步骤(900秒)中的扩散长度LS是420nm。经计算，钠的总扩散长度LT是187871nm+7808nm+1100nm+420nm＝197199nm。
这里，钠的浓度NL被定义为NL＝N0×LT/x(第三表达式)。这里，距离x代表在沿着第一界面15a的垂直方向Y的方向上从与栅电极27的第三主表面27a相反的层间绝缘膜21的表面21c到第一界面15a的距离。换句话讲，距离x代表层间绝缘膜21的厚度和栅极绝缘膜15的厚度之和。当层间绝缘膜21的厚度是1000nm并且栅极绝缘膜15的厚度是300nm时，经计算，距离x是1300nm。钠的浓度N0代表在执行合金化退火之前层间绝缘膜21的表面21c中的钠的浓度。钠的浓度N0是例如1×1018cm-3。使用距离x、钠的浓度N0和总扩散长度LT，经计算，钠的浓度NL0是N0×LT/x＝1.52×1020cm-3。
通过热处理，粘附于层间绝缘膜21的表面21c的钠扩散到栅电极27中。当栅电极27中的钠的浓度不小于特定值时，明显出现阈值电压波动。换句话讲，通过抑制扩散到栅电极27中的钠的浓度使其小于特定值，可以有效抑制阈值电压波动。具体地讲，控制在对源电极16进行合金化退火的步骤之后的热处理步骤中的热处理温度和热处理时间段，使得满足NL/NL0<1(第四表达式)的条件。通过将NL＝N0×LT/x(第三表达式)代入NL/NL0<1(第四表达式)中，满足N0×LT/x<NL0＝1.52×1020的条件。即，如果控制在对源电极16进行合金化退火的步骤之后的热处理步骤中的热处理温度和热处理时间段使得满足N0×LT/x<1.52×1020的条件，则尽管钠在层间绝缘膜21和栅电极27中扩散，也可有效抑制阈值电压波动。例如，当在1000℃的温度下执行合金化退火步骤300秒并且在740℃的温度下执行灯退火步骤30秒时，经计算，钠在栅电极27中的总扩散长度是117796nm。在距离x被定义为1300nm并且钠的浓度N0被定义为1×1018cm-3的情况下，钠的浓度NL是9.06×1019cm-3。即，经计算，NL/NL0是大致0.6。
在以上实施例中，可采用其中n型和p型互换的MOSFET。尽管以上已经描述了平面型MOSFET作为根据本发明的碳化硅半导体器件的示例，但碳化硅半导体器件可以是例如沟槽型MOSFET或IGBT。
以上实施例中的图15至图25的描述中的中间衬底100的表面21c可相对于重力方向面向上或向下。在以中间衬底100的表面21c的位置定义为参考的情况下，确定钠阻挡部件7a、第一钠吸收部件7b和第二钠吸收部件7b中的每个的布置，并且该布置可根据中间衬底100的表面21的取向而变化。
现在，将描述代表根据本实施例的碳化硅半导体器件的MOSFET的功能和效果。
按照根据本实施例的MOSFET1，在175℃的温度下向栅电极27施加-5V的栅电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，第一应力测试之前的阈值电压被定义为第一阈值电压并且第一应力测试之后的阈值电压被定义为第二阈值电压。因此，可有效减少MOSFET1的阈值电压的波动。
按照根据本实施例的MOSFET1，在150℃的温度下向栅电极27施加-10V的栅电压达100小时的第二应力测试中，第三阈值电压和第四阈值电压之差的绝对值不大于0.1V，第二应力测试之前的阈值电压被定义为第三阈值电压并且第二应力测试之后的阈值电压被定义为第四阈值电压。因此，可更有效减少MOSFET1的阈值电压的波动。
按照根据本实施例的MOSFET1，在栅极绝缘膜15和栅电极27之间的界面被定义为第一界面15a并且栅极绝缘膜15和碳化硅衬底10之间的界面中的面向第一界面15a的区域被定义为第二界面15b，通过将包含在沿着第一界面15a的垂直方向位于远离第一界面15a朝向栅电极27达栅极绝缘膜15的厚度的第一虚拟表面2a和沿着第二界面15b的垂直方向位于远离第二界面15b朝向碳化硅衬底10达栅极绝缘膜15的厚度的第二虚拟表面2b之间的界面区域R中的钠的总数除以第一界面15a的面积而计算出的值不大于5×1010原子/cm2。因此，可更有效减少MOSFET1的阈值电压的波动。
按照根据本实施例的MOSFET1，在从与第二界面15b相反的栅电极27的第三主表面27a的10nm内的区域中的钠的浓度的最大值大于界面区域R中的钠的浓度的最大值，以及界面区域R中的钠的浓度的最大值不大于1×1016原子/cm3。因此，即使当在钠的浓度高的环境中制造MOSFET1时，可得到阈值电压的波动量小的MOSFET1。
根据本实施例的MOSFET1还包括：层间绝缘膜21，其覆盖与第二界面15b相反的栅电极27的第三主表面27a并且被设置为接触栅极绝缘膜15；以及源电极16，其接触碳化硅衬底10的第一主表面10a。控制在将源电极退火的步骤之后在栅电极27和层间绝缘膜21上执行的热处理的温度和时间段，使得满足条件N0×LT/x<1.52×1020，其中，LT(nm)代表钠的扩散长度，x(nm)代表从在沿着第一界面15a的垂直方向Y的方向上与第三主表面27a相反的层间绝缘膜21的表面21c到第一界面15a的距离，N0(cm-3)代表层间绝缘膜21的表面21c中的钠的浓度。因此，可有效减少MOSFET1的阈值电压的波动。
按照根据本实施例的MOSFET1，距离碳化硅衬底10的第二主表面10b的10nm内的区域中的钠的浓度的最大值大于界面区域R中的钠的浓度的最大值。因此，可通过即使在钠的浓度高的环境中也保持界面区域R中的钠的浓度低，减少碳化硅半导体器件的阈值电压的波动。
按照根据本实施例的制造MOSFET1的方法，制备中间衬底100，中间衬底100包括一个主表面21c和与一个主表面21c相反的另一个主表面10b。将钠阻挡部件7a布置为接触中间衬底100的一个主表面21c。在钠阻挡部件7a接触一个主表面21c的同时，将中间衬底100退火。在将中间衬底100退火的步骤之后，从一个主表面21c去除钠阻挡部件7a。中间衬底100包括碳化硅衬底10、栅极绝缘膜15和源电极16，碳化硅衬底10具有面对一个主表面21c的第一主表面10a和与第一主表面10a相反的第二主表面10b，第二主表面10b形成中间衬底100的另一个主表面10b，栅极绝缘膜15部分地接触碳化硅衬底10的第一主表面10a，源电极16接触通过栅极绝缘膜15暴露的第一主表面10a。钠在钠阻挡部件7a中的扩散长度不大于钠在碳化硅中的扩散长度。钠阻挡部件7a可有效阻挡来自外部的钠被引入中间衬底100的一个主表面21c。因此，由于界面区域R中的钠的浓度可保持低，因此可减少碳化硅半导体器件的阈值电压的波动。
按照根据本实施例的制造MOSFET1的方法，钠阻挡部件7a包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡来自外部的钠被引入中间衬底100的一个主表面21c。
根据本实施例的制造MOSFET1的方法还包括布置中间衬底保持部4的步骤，中间衬底保持部4面对中间衬底100的另一个主表面10b。钠在中间衬底保持部4中的扩散长度不大于钠在碳化硅中的扩散长度。中间衬底保持部4可有效阻挡钠被引入中间衬底100的另一个主表面10b。
按照根据本实施例的制造MOSFET1的方法，中间衬底保持部4包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的另一个主表面10b。
根据本实施例的制造MOSFET1的方法还包括布置盖部6的步骤，盖部6接触中间衬底保持部4并且覆盖钠阻挡部件7a。在将中间衬底100退火的步骤中，在中间衬底100布置在由盖部6和中间衬底保持部4包围的空间中的同时，将中间衬底100退火。钠在盖部6中的扩散长度不大于钠在碳化硅中的扩散长度。盖部6可有效阻挡钠被引入中间衬底100的一个主表面21c。
按照根据本实施例的制造MOSFET1的方法，盖部6包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的一个主表面21c。
按照根据本实施例的制造MOSFET1的方法，制备中间衬底100，中间衬底100包括一个主表面21c和与一个主表面21c相反的另一个主表面10b。将第一钠吸收部件7b布置为接触中间衬底100的一个主表面21c。在第一钠吸收部件7b接触一个主表面21c的同时，将中间衬底100退火。在将中间衬底100退火的步骤之后，从一个主表面21c去除第一钠吸收部件7b。中间衬底100包括碳化硅衬底10、栅极绝缘膜15和源电极16，碳化硅衬底10具有面对一个主表面21c的第一主表面10a和与第一主表面10a相反的第二主表面10b，第二主表面形成中间衬底100的另一个主表面10b，栅极绝缘膜15部分地接触碳化硅衬底10的第一主表面10a，源电极16接触通过栅极绝缘膜15暴露的第一主表面10a。钠在第一钠吸收部件7b中的扩散长度大于钠在碳化硅中的扩散长度。因此，即使当中间衬底100的一个主表面21c被钠污染时，第一钠吸收部件7b也吸收中间衬底100的一个主表面21c上的钠，使得可有效减少中间衬底100的一个主表面21c中的钠的浓度。因此，由于界面区域R中的钠的浓度可保持低，因此可减少碳化硅半导体器件的阈值电压的波动。
按照根据本实施例的制造MOSFET1的方法，第一钠吸收部件7b包括从由硅层、二氧化硅层、其中硅层被涂覆二氧化硅层的层、和其中二氧化硅层被涂覆硅层的层组成的组中选择的至少一种。因此，可更有效吸收中间衬底100的一个主表面21c上的钠。
按照根据本实施例的制造MOSFET1的方法，在剖面图中，第一钠吸收部件7b具有不小于300μm的厚度。因此，可更有效吸收中间衬底100的一个主表面21c上的钠。
根据本实施例的制造MOSFET1的方法还包括以下步骤：在将中间衬底100退火的步骤之前，将第二钠吸收部件7c布置为接触中间衬底100的另一个主表面10b；在将中间衬底100退火的步骤之后，从另一个主表面10b去除第二钠吸收部件7c。在将中间衬底100退火的步骤中，在第一钠吸收部件7b接触中间衬底100的一个主表面21c并且第二钠吸收部件7c接触中间衬底100的另一个主表面10b的同时，将中间衬底100退火。钠在第二钠吸收部件7c中的扩散长度大于钠在碳化硅中的扩散长度。第二钠吸收部件7c可有效吸收中间衬底100的另一个主表面10b上的钠。
根据本实施例的制造MOSFET1的方法还包括布置与中间衬底100的另一个主表面10b面对的中间衬底保持部4的步骤。钠在中间衬底保持部4中的扩散长度不大于钠在碳化硅中的扩散长度。中间衬底保持部4可有效阻挡钠被引入中间衬底100的另一个主表面10b。
按照根据本实施例的制造MOSFET1的方法，中间衬底保持部4包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的另一个主表面10b。
根据本实施例的制造MOSFET1的方法还包括布置盖部6的步骤，盖部6接触中间衬底保持部4并且覆盖第一钠吸收部件7b。在将中间衬底100退火的步骤中，在中间衬底100布置在由盖部6和中间衬底保持部4包围的空间中的同时，将中间衬底100退火。钠在盖部6中的扩散长度不大于钠在碳化硅中的扩散长度。盖部6可有效阻挡钠被引入中间衬底100的一个主表面21c。
按照根据本实施例的制造MOSFET1的方法，盖部6包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的一个主表面21c。
按照根据本实施例的制造MOSFET1的方法，第一钠吸收部件7b包括接触第一主表面21c的第四主表面7b2和与第四主表面7b2相反的第五主表面7b1。所述方法还包括以下步骤：布置钠阻挡部件7a，钠阻挡部件7a接触第一钠吸收部件7b的第五主表面7b1；以及在将中间衬底100退火的步骤之后，从中间衬底100去除钠阻挡部件7a。在将中间衬底100退火的步骤中，在钠阻挡部件7a接触第一钠吸收部件7b的第五主表面7b1并且第一钠吸收部件7b的第四主表面7b2接触中间衬底100的一个主表面21c的同时，将中间衬底100退火。钠在钠阻挡部件7a中的扩散长度不大于钠在碳化硅中的扩散长度。钠阻挡部件7a可更有效阻挡钠被引入中间衬底100的一个主表面21c。
按照根据本实施例的制造MOSFET1的方法，钠阻挡部件7a包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆碳化硅层的层、和其中碳层被涂覆碳化硅层的层组成的组中选择的至少一种。因此，可更有效阻挡钠被引入中间衬底100的一个主表面21c。
示例
1.样本的制备
在本示例中，检验MOSFET1的界面区域R中的Na的总数和阈值电压的波动量之间的关系。初始地，除了以下条件之外，用与以上实施例中描述的方法相同的方法来制造与样本1至样本6关联的MOSFET1。如图10和图11中所示，在执行合金化退火步骤之前，将设置有层间绝缘膜21、栅电极27、栅极绝缘膜15和源电极16的碳化硅衬底10(中间结构100)布置在托盘4中。在制造样本1的过程中，托盘由碳制成并且由碳化硅构成的覆盖部件2被设置为接触中间结构100的层间绝缘膜21。在制造样本2的过程中，托盘由碳制成并且不设置覆盖中间结构100的覆盖部件2。在制造样本3的过程中，执行合金化退火两次，第一合金化退火中的托盘由碳化硅制成，第二合金化退火中的托盘由碳制成，并且在第一合金化退火和第二合金化退火中不设置覆盖中间结构100的覆盖部件2。在制造样本4的过程中，托盘由碳制成并且由碳化硅构成的覆盖部件2被设置为接触中间结构100的层间绝缘膜21。在制造样本5的过程中，如图22中所示，由硅构成的第一钠吸收部件7b被设置为接触中间结构100的一个主表面21c，中间结构100和第一钠吸收部件7b布置在由碳制成的托盘4中，由碳制成的盖部6被布置成覆盖第一钠吸收部件7b。在制造样本6的过程中，如图23中所示，由硅构成的第一钠吸收部件7b被设置为接触中间结构100的一个主表面21c，由归构成的第二钠吸收部件7c被设置为接触另一个主表面10b，中间结构100、第一钠吸收部件7b和第二钠吸收部件7c布置在由碳制成的托盘4中，由碳制成的盖部6被布置成覆盖第一钠吸收部件7b。制备三个样本5和三个样本6。
然后，样本1至样本6经受合金化退火步骤。在将样本1和样本4合金化退火的步骤中，在由碳化硅构成的覆盖部件2接触中间结构100的层间绝缘膜21的同时，执行合金化退火。在将样本5和样本6合金化退火的步骤中，在由硅构成的第一钠吸收部件7b接触中间结构100的层间绝缘膜21的同时，执行合金化退火。在将样本2和样本3合金化退火的步骤中，在不设置由碳化硅构成的覆盖部件2并且层间绝缘膜21和源电极16没有被覆盖部件2覆盖的同时，执行合金化退火。在合金化退火步骤之后，样本2和样本3经受灯退火步骤和烧结处理步骤。在灯退火步骤中，将中间结构100在740℃的温度下加热30秒。在烧结处理步骤中，将中间结构100在400℃的温度下加热15分钟。样本1、样本4、样本5和样本6没有经受灯退火步骤和烧结处理步骤。更具体地讲，控制样本2和样本3中的用于对包括栅电极27和层间绝缘膜21的中间结构100进行热处理的温度和时间段，使得在合金化退火之后的热处理步骤中，N0×LT/x不小于1.52×1020。控制样本1和样本4中的用于对包括栅电极27和层间绝缘膜21的中间结构100进行热处理的温度和时间段，使得在合金化退火之后的热处理步骤中，N0×LT/x小于1.52×1020。尽管在与样本4的制造条件基本上相同的制造条件下制造样本1，但在制造过程的大部分中采用不同设备。
图13中示出的TEG形成在与其中形成与样本1至样本6中的每个关联的MOSFET的晶圆相同的晶圆上。制造用于对界面区域中的钠的总数进行计数的TEG。如图13中所示，在碳化硅衬底10上设置二氧化硅膜15并且在二氧化硅膜上设置多晶硅27。二氧化硅膜15对应于MOSFET1的栅极绝缘膜15并且多晶硅27对应于MOSFET1的栅电极27。栅极绝缘膜15的厚度被设置成45nm并且多晶硅27的厚度被设置成300nm。
2.实验
测量与样本1至样本6关联的MOSFET1的阈值电压的波动量。具体地讲，初始地，测量在向与样本1至样本6中的每个关联的MOSFET1的栅电极27施加栅极偏置应力之前的第一阈值电压。如实施例中描述地定义阈值电压。然后，向与样本1至样本6关联的MOSFET1施加栅极偏置应力。在175℃的温度下，将-5V的栅电压作为栅极偏置应力施加到栅电极27达100小时。在施加栅极偏置应力之后，测量第二阈值电压。通过从第一阈值电压中减去第二阈值电压来计算阈值电压的波动量。类似地，测量在向与样本1至样本6关联的MOSFET1中的每个的栅电极27施加栅极偏置应力之前的第三阈值电压。此后，在150℃的温度下，将-10V的栅电压施加到栅电极27达100小时。在施加栅极偏置应力之后，测量第四阈值电压。通过从第三阈值电压中减去第四阈值电压来计算阈值电压的波动量。
通过使用与样本1至样本6关联的TEG来测量钠的浓度。在TEG是从多晶硅27的表面27a朝向碳化硅衬底10挖掘的同时，用SIMS测量钠的浓度。对从远离多晶硅27和二氧化硅膜15之间的第一界面15a朝向多晶硅27的表面27a达二氧化硅膜15的厚度(45nm)的位置到远离二氧化硅膜15和碳化硅衬底10之间的第二界面15b朝向碳化硅衬底10达二氧化硅膜15的厚度(45nm)的位置的钠的浓度求积分，从而计算界面区域R中的钠原子的总数。类似地，还测量界面区域R中的铁的浓度、氮的浓度、磷的浓度和氢的浓度。
3.结果
将参照图14描述钠的浓度和距离多晶硅表面的深度之间的关系。对于样本1至样本3，图14中的横坐标上的位置0对应于多晶硅27的表面27a，对于样本4，图14中的横坐标上的位置α对应于多晶硅27的表面27a。对于样本1至样本4中的每个，图14中的横坐标上的位置0.3对应于二氧化硅膜15和碳化硅衬底10之间的第二界面15b。对于样本5和样本6，只在表2和表3中示出钠的浓度，在图14中没有示出浓度分布。
如图14中所示，在根据样本2和样本3中的每个的TEG中，在二氧化硅膜15和多晶硅27之间的第一界面15a周围和二氧化硅膜15和碳化硅衬底10之间的第二界面15b周围，Na浓度高达大致1×1017原子/cm3或更大。在与样本1关联的TEG中，界面区域R中的Na浓度的最大值低至大致1×1016原子/cm3或更小。在样本1至样本4中的每个的TEG中，距离多晶硅27的表面27a的10nm内的区域中的Na浓度的最大值表现出大致不小于1×1018原子/cm3的高值。在样本1至样本4中的每个的TEG中，没有观察到代表除了钠之外的杂质的铁、氮、磷和氢中的每种的浓度有大差异。
将参照表2描述第一阈值电压、第二阈值电压和阈值电压的波动量。
表2
如表2中所示，根据样本1至样本6中的每个的MOSFET的第二阈值电压低于第一阈值电压。与其中Na的总数不大于5×1010原子/cm2的样本1、样本4、样本5和样本6关联的MOSFET的阈值电压的波动量分别是0.01V、0.13V、0.01V至0.03V和0.00V至0.01V，并且都等于或小于0.5V。与其中Na的总数不大于5×1010原子/cm2的样本3关联的MOSFET的阈值电压的波动量表现出高达2.34V的值。与样本3关联的MOSFET的第二阈值电压具有负值。
将参照图26描述与样本1、4、5和6中的每个关联的MOSFET的界面区域中的阈值电压的波动的量和Na的总数之间的关系。
图26示出表2中的样本1、4、5和6的图线，其中，纵坐标代表阈值电压的波动量并且横坐标代表界面区域R中的Na的总数。菱形标记代表样本1和4，正方形标记代表样本5，三角形标记代表样本6。在正在使用由碳化硅构成的覆盖部件(钠阻挡部件)的情况下，样本1和4经受合金化退火。在正在使用由硅构成的覆盖部件(钠吸收部件)的情况下，样本5和6被退火。样本5的一个表面被覆盖并且样本6的相反表面被覆盖。
如表2和图26中所示，样本1和4的阈值电压的波动量的差异(变化)是0.12V(差异31)，而样本5的三个样本之间和样本6的三个样本之间的阈值电压的波动量的差异分别是0.02V(差异32)和0.01V(差异33)。
从以上结果中确认，在175℃的温度下向栅电极施加-5V的栅电压达100小时的过程中，在一个表面上采用由硅构成的覆盖部件的样本5表现出与采用由碳化硅构成的覆盖部件的样本1和4的钠的总数和阈值电压的波动量相当的钠的总数和阈值电压的波动量。还确认，相比于在一个表面上使用由硅构成的覆盖部件和使用由碳化硅构成的覆盖部件，在相反表面上使用由硅构成的覆盖部件时Na的总数和阈值电压的波动量较小。此外确认，相比于采用由碳化硅构成的覆盖部件的样本1和样本4，采用由硅构成的覆盖部件的样本5和6时阈值电压的波动量变化较小。估计样本5和6更耐受干扰因素，因为钠被由硅构成的覆盖部件吸收。
将参照表3描述第三阈值电压、第四阈值电压和阈值电压的波动量。
表3
如表3中所示，根据样本1至样本6中的每个的MOSFET的第四阈值电压低于第三阈值电压。与其中Na的总数不大于5×1010原子/cm2的样本1、样本4、样本5和样本6关联的MOSFET的阈值电压的波动量分别是0.02V、0.10V、0.01V至0.04V和0.00V至0.01V，并且都等于或小于0.1V。与其中Na的总数超过5×1010原子/cm2的根据样本2和样本3的MOSFET的阈值电压的波动量分别表现出高达2.55V和3.39V的值。与样本2和样本3关联的MOSFET的第二阈值电压具有负值。相比于样本4，样本1的Na的总数和阈值电压的波动量较小。尽管在与样本4的制造条件基本上相同的制造条件下制造样本1，但在制造过程的大部分中采用不同设备。因此，估计粘附于层间绝缘膜21的表面21c的Na的量不同，因此阈值电压的波动量不同。
将参照图27描述与样本1、4、5和6关联的MOSFET的阈值电压的波动量变化。
图27示出表3中的样本1、4、5和6的图线，其中，纵坐标代表阈值电压的波动量并且横坐标代表界面区域R中的Na的总数。菱形标记代表样本1和4，正方形标记代表样本5，三角形标记代表样本6。在正在使用由碳化硅构成的覆盖部件(钠阻挡部件)的情况下，样本1和4经受合金化退火。在正在使用由硅构成的覆盖部件(钠吸收部件)的情况下，样本5和6被退火。样本5的一个表面被覆盖并且样本6的相反表面被覆盖。
如图27中所示，样本1和4的阈值电压的波动量的差异(变化)是0.08V(差异41)，而样本5的三个样本之间和样本6的三个样本之间的阈值电压的波动量的差异分别是0.03V(差异42)和0.01V(差异43)。
从以上结果中确认，在150℃的温度下向栅电极施加-10V的栅电压达100小时的过程中，在一个表面上采用由硅构成的覆盖部件的样本5表现出与采用由碳化硅构成的覆盖部件的样本1和4的钠的总数和阈值电压的波动量相当的钠的总数和阈值电压的波动量。还确认，相比于在一个表面上使用由硅构成的覆盖部件和使用由碳化硅构成的覆盖部件，在相反表面上使用由硅构成的覆盖部件时Na的总数和阈值电压的波动量较小。此外确认，相比于采用由碳化硅构成的覆盖部件的样本1和样本4，采用由硅构成的覆盖部件的样本5和6时阈值电压的波动量变化较小。
从以上结果中确认，其中界面区域R中的钠的总数不大于5×1010原子/cm2的MOSFET1可实现有效减少阈值电压的波动量。
应该理解，本文中公开的实施例和示例是示例性的并且在每个方面都是非限制性的。本发明的范围由权利要求书的项而非以上描述限定的，并且旨在包括与权利要求书的项等同的范围和含义内的任何变形。
参考符号列表
1碳化硅半导体器件(MOSFET)；2覆盖部件；2a第一虚拟表面；2b第二虚拟表面；4中间衬底保持部(托盘)；5碳化硅外延层；6盖部；7a2第六主表面；7a1第七主表面；7a钠阻挡部件；7b2第四主表面；7b第一钠吸收部件；7b1第五主表面；7c第二钠吸收部件；10碳化硅衬底；10a第一主表面；10b第二主表面；11碳化硅单晶衬底；12漂移区；13体区；14源极区；15栅极绝缘膜(二氧化硅膜)；15a第一界面；15b第二界面；16源电极；18接触区；19表面保护电极；20漏电极；21层间绝缘膜；21a第一绝缘膜；21b第二绝缘膜；21c表面；23背面保护电极；27栅电极(多晶硅)；27a第三主表面(表面)；100中间衬底(中间结构)；R界面区域；Y垂直方向；D扩散系数；D0扩散常数；L、LA、LL、LP、LS、LT扩散长度；N0、NL、NL0钠的浓度；Q活化能，a厚度；x距离；t热处理时间段；以及T热处理温度。

Claims (22)

1.一种碳化硅半导体器件，包括：
碳化硅衬底，所述碳化硅衬底具有第一主表面和与所述第一主表面相反的第二主表面；
栅极绝缘膜，所述栅极绝缘膜被设置成接触所述碳化硅衬底的所述第一主表面；以及
栅电极，所述栅电极被设置在所述栅极绝缘膜上，使得所述栅极绝缘膜位于所述栅电极和所述碳化硅衬底之间，
在175℃的温度下向所述栅电极施加-5V的栅极电压达100小时的第一应力测试中，第一阈值电压和第二阈值电压之差的绝对值不大于0.5V，所述第一应力测试之前的阈值电压被定义为所述第一阈值电压并且所述第一应力测试之后的阈值电压被定义为所述第二阈值电压。
2.根据权利要求1所述的碳化硅半导体器件，其中，
在150℃的温度下向所述栅电极施加-10V的栅极电压达100小时的第二应力测试中，第三阈值电压和第四阈值电压之差的绝对值不大于0.1V，所述第二应力测试之前的阈值电压被定义为所述第三阈值电压并且所述第二应力测试之后的阈值电压被定义为所述第四阈值电压。
3.根据权利要求1或2所述的碳化硅半导体器件，其中，
在所述栅极绝缘膜和所述栅电极之间的界面被定义为第一界面，并且在所述栅极绝缘膜和所述碳化硅衬底之间的界面中的与所述第一界面相反的区域被定义为第二界面，通过将包含在位于第一虚拟表面和第二虚拟表面之间的界面区域中的钠的总数除以所述第一界面的面积而计算出的值不大于5×1010原子/cm2，所述第一虚拟表面沿着垂直于所述第一界面的方向朝向所述栅电极距离所述第一界面为所述栅极绝缘膜厚度，所述第二虚拟表面沿着垂直于所述第二界面的方向朝向所述碳化硅衬底距离所述第二界面为所述栅极绝缘膜厚度。
4.根据权利要求3所述的碳化硅半导体器件，其中，
在距离所述栅极电极的第三主表面10nm的区域中的钠的浓度的最大值大于在所述界面区域中的钠的浓度的最大值，所述第三主表面与所述第二界面相反，以及
在所述界面区域中的钠的浓度的最大值不大于1×1016原子/cm3。
5.根据权利要求3或4所述的碳化硅半导体器件，还包括：
层间绝缘膜，所述层间绝缘膜覆盖与所述第二界面相反的所述栅电极的第三主表面并且被设置为接触所述栅极绝缘膜；以及
源电极，所述源电极接触所述碳化硅衬底的所述第一主表面，其中，
控制在将所述源电极退火的步骤之后对所述栅电极和所述层间绝缘膜执行的热处理的温度和时间段，使得满足条件N0×LT/x<1.52×1020，其中，LT(nm)代表钠的扩散长度，x(nm)代表在沿着垂直于所述第一界面的方向的方向上从与所述第三主表面相反的所述层间绝缘膜的表面到所述第一界面的距离，N0(cm-3)代表在所述层间绝缘膜的表面中的钠的浓度。
6.根据权利要求3至5中的任一项所述的碳化硅半导体器件，其中，
在距离所述碳化硅衬底的所述第二主表面10nm内的区域中的钠的浓度的最大值大于在所述界面区域中的钠的浓度的最大值。
7.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备中间衬底，所述中间衬底包括一个主表面和与所述一个主表面相反的另一个主表面；
将钠阻挡部件布置成接触所述中间衬底的所述一个主表面；
在所述钠阻挡部件接触所述一个主表面的同时，将所述中间衬底退火；以及
在将所述中间衬底退火的步骤之后，从所述一个主表面去除所述钠阻挡部件，
所述中间衬底包括碳化硅衬底、栅极绝缘膜和源电极，所述碳化硅衬底具有面对所述一个主表面的第一主表面和与所述第一主表面相反的第二主表面，所述第二主表面形成所述中间衬底的所述另一个主表面，所述栅极绝缘膜部分地接触所述碳化硅衬底的所述第一主表面，所述源电极接触通过所述栅极绝缘膜暴露的所述第一主表面，以及
钠在所述钠阻挡部件中的扩散长度不大于钠在碳化硅中的扩散长度。
8.根据权利要求7所述的制造碳化硅半导体器件的方法，其中，
所述钠阻挡部件包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆有碳化硅层的层、和其中碳层被涂覆有碳化硅层的层组成的组中选择的至少一种。
9.根据权利要求7或8所述的制造碳化硅半导体器件的方法，还包括布置中间衬底保持部的步骤，所述中间衬底保持部面对所述中间衬底的所述另一个主表面，其中，
钠在所述中间衬底保持部中的扩散长度不大于钠在所述碳化硅中的扩散长度。
10.根据权利要求9所述的制造碳化硅半导体器件的方法，其中，
所述中间衬底保持部包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆有碳化硅层的层、和其中碳层被涂覆有碳化硅层的层组成的组中选择的至少一种。
11.根据权利要求9或10所述的制造碳化硅半导体器件的方法，还包括布置接触所述中间衬底保持部并且覆盖所述钠阻挡部件的盖部的步骤，其中，
在将所述中间衬底退火的步骤中，在所述中间衬底被布置在被所述盖部和所述中间衬底保持部包围的空间中的同时，将所述中间衬底退火，以及
钠在所述盖部中的扩散长度不大于钠在所述碳化硅中的扩散长度。
12.根据权利要求11所述的制造碳化硅半导体器件的方法，其中，
所述盖部包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆有碳化硅层的层、和其中碳层被涂覆有碳化硅层的层组成的组中选择的至少一种。
13.一种制造碳化硅半导体衬底的方法，包括以下步骤：
制备中间衬底，所述中间衬底包括一个主表面和与所述一个主表面相反的另一个主表面；
将第一钠吸收部件布置成接触所述中间衬底的所述一个主表面；
在所述第一钠吸收部件接触所述一个主表面的同时，将所述中间衬底退火；以及
在将所述中间衬底退火的步骤之后，从所述一个主表面去除所述第一钠吸收部件，
所述中间衬底包括碳化硅衬底、栅极绝缘膜和源电极，所述碳化硅衬底具有面对所述一个主表面的第一主表面和与所述第一主表面相反的第二主表面，所述第二主表面形成所述中间衬底的所述另一个主表面，所述栅极绝缘膜部分地接触所述碳化硅衬底的所述第一主表面，所述源电极接触通过所述栅极绝缘膜暴露的所述第一主表面，以及
钠在所述第一钠吸收部件中的扩散长度大于钠在碳化硅中的扩散长度。
14.根据权利要求13所述的制造碳化硅半导体器件的方法，其中，
所述第一钠吸收部件包括从由硅层、二氧化硅层、其中硅层被涂覆有二氧化硅层的层、和其中二氧化硅层被涂覆有硅层的层组成的组中选择的至少一种。
15.根据权利要求13或14所述的制造碳化硅半导体器件的方法，其中，
在剖面图中，所述第一钠吸收部件具有不小于300μm的厚度。
16.根据权利要求13至15中的任一项所述的制造碳化硅半导体器件的方法，还包括以下步骤：
在将所述中间衬底退火的步骤之前，将第二钠吸收部件布置成接触所述中间衬底的所述另一个主表面；以及
在将所述中间衬底退火的步骤之后，从所述另一个主表面去除所述第二钠吸收部件，其中，
在将所述中间衬底退火的步骤中，在所述第一钠吸收部件接触所述中间衬底的所述一个主表面并且所述第二钠吸收部件接触所述中间衬底的所述另一个主表面的同时，将所述中间衬底退火，以及
钠在所述第二钠吸收部件中的扩散长度大于钠在碳化硅中的扩散长度。
17.根据权利要求13至16中的任一项所述的制造碳化硅半导体器件的方法，还包括布置与所述中间衬底的所述另一个主表面面对的中间衬底保持部的步骤，其中，
钠在所述中间衬底保持部中的扩散长度不大于钠在所述碳化硅中的扩散长度。
18.根据权利要求17所述的制造碳化硅半导体器件的方法，其中，
所述中间衬底保持部包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆有碳化硅层的层、和其中碳层被涂覆有碳化硅层的层组成的组中选择的至少一种。
19.根据权利要求17或18所述的制造碳化硅半导体器件的方法，还包括布置接触所述中间衬底保持部并且覆盖所述第一钠吸收部件的的盖部步骤，其中，
在将所述中间衬底退火的步骤中，在所述中间衬底被布置在被所述盖部和所述中间衬底保持部包围的空间中的同时，将所述中间衬底退火，以及
钠在所述盖部中的扩散长度不大于钠在所述碳化硅中的扩散长度。
20.根据权利要求19所述的制造碳化硅半导体器件的方法，其中，
所述盖部包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆有碳化硅层的层、和其中碳层被涂覆有碳化硅层的层组成的组中选择的至少一种。
21.根据权利要求13至20中的任一项所述的制造碳化硅半导体器件的方法，其中，
所述第一钠吸收部件包括接触所述一个主表面的第四主表面和与所述第四主表面相反的第五主表面，
所述方法还包括以下步骤：
将钠阻挡部件布置为接触所述第一钠吸收部件的所述第五主表面；以及
在将所述中间衬底退火的步骤之后，从所述中间衬底去除所述钠阻挡部件，
在将所述中间衬底退火的步骤中，在所述钠阻挡部件接触所述第一钠吸收部件的所述第五主表面并且所述第一钠吸收部件的所述第四主表面接触所述中间衬底的所述一个主表面的同时，将所述中间衬底退火，以及
钠在所述钠阻挡部件中的扩散长度不大于钠在碳化硅中的扩散长度。
22.根据权利要求21所述的制造碳化硅半导体器件的方法，其中，
所述钠阻挡部件包括从由碳层、碳化硅层、碳化钽层、其中硅层被涂覆有碳化硅层的层、和其中碳层被涂覆有碳化硅层的层组成的组中选择的至少一种。
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