CN101060081A - 碳化硅半导体器件及其制造方法 - Google Patents

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Abstract

在一种碳化硅半导体器件的制造方法中，包括在碳化硅半导体衬底上形成包含氧化硅作为主要成分的氧化物层的过程，该过程包括以下步骤：在碳化硅半导体衬底的表面上沉积氧化硅层；之后在非氧化气氛中将氧化硅层的温度升高到使氧化硅成为液化态的温度；以及之后将氧化物层快速冷却到等于或小于1140℃的温度，以形成所述包含氧化硅作为主要成分的氧化物层。因此，提供了一种能够通过减小包括氧化硅作为主要成分的氧化绝缘膜和碳化硅半导体衬底之间的界面处的界面态密度来提高沟道迁移率以降低导通电阻的碳化硅半导体器件以及该器件的制造方法。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及利用碳化硅半导体衬底形成为诸如MOSFET(绝缘栅金属氧化物半导体场效应晶体管)、IGBT(绝缘栅双极晶体管)、双极晶体管或二级管等器件的碳化硅半导体器件，以及该器件的制造方法。
背景技术
据报导，利用碳化硅(SiC)半导体衬底制造的高击穿电压功率器件具有显著降低该器件的导通电阻的可能性。在最近几年中，在1.2至1.7kV级别的SiC的MOSFET中获得了小于10mΩcm2的低导通电阻。这低于相同击穿电压级别的硅(Si)的IGBT的导通电阻。然而，目前，尽管可降低导通电阻，但仅可降低到仍不充分的程度，并具有进一步降低的可能性。下文中实现的与诸如Si的IGBT和Si的MOSFET等器件相比进一步减小的成本和降低的导通电阻可允许期望作为部分反相器的大部分Si的IGBT由SiC的MOSFET取代的充分可能性。
利用SiC半导体衬底可显著减小器件的导通电阻的原因如下。即，SiC半导体衬底的高绝缘击穿电场强度允许将高电阻漂移层设置为较薄或者使漂移层中的掺杂量较高以实现同一高击穿电压。与Si半导体衬底(下文中有时被缩写以简称为Si)的漂移层电阻相比，这可将SiC半导体衬底的漂移层的电阻降低两个数量级或更多。
然而，在利用SiC衬底的MOS器件中，在构成其导通电阻的电阻部件中，漂移层的电阻部件具有的比率由于之前解释的原因而变得相对较小。因此，其它部件，即控制电流转换的MOS沟道区的电阻部件(称为沟道电阻)、高杂质浓度半导体衬底的电阻部件、以及其它的甚至是与电极的接触电阻的部件的比率相反变得具有不可忽略的大小。具体地，由于目前SiO2/SiC界面(“a/b界面”的表达方法表示在a和b之间的界面。下文同样适用)处的状态不如SiO2/Si界面处的状态良好，因此与在SiO2/Si界面处的MOS沟道迁移率相比，在SiO2/SiC界面处的MOS沟道迁移率易于变小一个数量级(SiO2的符号仅表示SiO2层、SiO2膜和SiO2材料中的任一种。下文同样适用)。结果，SiC半导体衬底的沟道电阻通常变得大于Si半导体衬底的沟道电阻，导致沟道电阻与总导通电阻之比进一步变大以至于很显著。实际上，在目前报导的许多SiC的MOSFET中，导通电阻的30％至50％的部分由沟道电阻部件占据。因此，在SiC的MOSFET中，在降低导通电阻方面，沟道电阻的降低成为比Si的MOSFET中的沟道电阻降低更重要的问题。
使SiO2/SiC界面处的MOS沟道迁移率小于在SiO2/Si界面处的MOS沟道迁移率的原因解释为由于在SiO2/SiC界面处的高密度界面态的存在。作为高密度界面态的存在的原因，怀疑在SiO2/SiC界面的周围存在低价氧化物或碳簇。低价氧化物是其中SiC未完全氧化的化合物，其中存在诸如Si-O键、C-O键和Si-O键等键作为混合物。碳簇是处于具有类似于石墨的键的微细的碳颗粒分散在SiO2中的状态的混合物。类似于Si，碳化硅可通过热氧化来形成SiO2。然而，与Si不同，SiC中存在C。因此，认为产生了以上的低价氧化物或碳簇。
在最近几年中，进行了通过沉积形成CVD-SiO2(通过化学气相沉积形成的SiO2)以受到热处理来代替通过热氧化形成的SiO2的尝试。然而，对于通过沉积形成以获得良好的MOS界面特性的CVD-SiO2，氧化气氛中的热处理仍是必要的。然而，在氧化气氛中实现热处理也会从其上沉积有SiO2的界面开始逐渐氧化SiC。界面处的SiO2的膜厚通过在氧化气氛中的热处理增加同样极大地影响了MOS沟道迁移率。据报导，通过氧化气氛中的热处理在界面处新形成的SiO2在膜厚太薄或太厚时会降低MOS沟道迁移率(参见Kawano等人的Extended Abstracts(2005年第52次春季会议)1a-YK-9；日本应用物理协会和相关协会)。尽管在该文献中未公开，但认为原因如下。除非热处理是在氧化气氛中进行的，否则SiC和CVD-SiO2之间的键(最初很弱)会由于弱键而产生界面态以导致MOS沟道迁移率降低。此外，SiC的过度热氧化导致如在形成热氧化膜的情况下那样低价氧化物或碳簇在MOS界面处增加。这导致界面态密度的增加，致使降低MOS沟道迁移率。
关于SiC和CVD-SiO2之间的界面，可假设仅碳簇可通过在非氧化气氛中进行热处理来去除，这移动了碳簇以便被去除。然而，据另外的报导，实际上在非氧化气氛中即使通过加热也几乎无法使碳原子移动到SiO2中，且氧化气氛中碳的氧化是将碳原子移入SiO2中的必要条件(参见O H Krafcsik等人的Materials ScienceForum第353-356(2001)卷，第659-662页)。然而，在这种情况下，氧化气氛导致SiC的表面上的热氧化同时进行，这产生具有新进入其中的碳原子的SiO2。结果，不可能完全去除碳。
然而，关于低价氧化物，它不能在没有氧化还原反应的情况下自然去除。因此，通过形成SiO2/Si界面的当前方法，不可能在SiO2和SiC之间形成适当的键并去除由于SiC中的C彼此相容而产生的低价氧化物或碳簇。因此，认为易于使界面态密度增加。由于这些原因，据前面所述在SiO2/SiC处的MOS沟道迁移率的提高很难。这导致了目前的状况，其中降低沟道电阻(总导通电阻的最大分量)的困难使得难以进一步降低导通电阻。打破目前的状况以进一步减低导通电阻是利用SiC半导体衬底来提供高击穿电压功率半导体器件中的大问题。
鉴于上述原因作出了本发明。本发明的一个目的是提供一种碳化硅半导体器件及该器件的制造方法，其中抑制了在包括二氧化硅作为主要成分的氧化绝缘膜和碳化硅半导体衬底之间的界面处低价氧化物和碳簇的产生，降低了界面态密度以提高沟道迁移率来允许降低导通电阻。
发明内容
根据本发明的第一方面，本发明的目的可通过提供一种碳化硅半导体器件的制造方法来实现，该方法包括在碳化硅半导体衬底上形成包含氧化硅作为主要成分的氧化物层的过程，其中该过程包括以下步骤：
在碳化硅半导体衬底的表面上形成一氧化硅层；
之后在非氧化气氛中将氧化硅层的温度升高到使氧化硅成为不含晶体的液化态的温度；以及
之后将氧化硅层快速冷却到等于或小于缓慢冷却温度的温度，以形成包含氧化硅作为主要成分的氧化物层。
根据本发明的第二方面，较佳地提供了根据第一方面的碳化硅半导体器件的制造方法，其中使氧化硅成为不含晶体的液化态的温度是1730℃或更高，且缓慢冷却温度是使处于非晶态的SiO2基本不产生SiO2晶体的温度。
根据本发明的第三方面，较佳地提供了根据第二方面的碳化硅半导体器件的制造方法，其中缓慢冷却温度是1140℃。
根据本发明的第四方面，本发明的目的可通过提供一种碳化硅半导体器件的制造方法来实现，该方法包括在碳化硅半导体衬底上形成包含氧化硅作为主要成分的氧化物层的过程，其中该过程包括以下步骤：
在碳化硅半导体衬底的表面上形成一氧化硅层；
之后在非氧化气氛中在提供气态硅的情况下将氧化硅层加热到1250℃至1450℃之间的温度；以及
将氧化物层快速冷却到等于或小于1140℃的温度，以形成包含氧化硅作为主要成分的氧化物层。
根据本发明的第五方面，较佳地提供了根据第四方面的碳化硅半导体器件的制造方法，其中气态硅主要由氢化硅产生。
根据本发明的第六方面，根据第五方面的碳化硅半导体器件的制造方法是其中氢化硅是硅烷的方法。
根据本发明的第七方面，将碳化硅半导体器件适当制造成具有在碳化硅半导体衬底的表面上设有金属电极的结构，且在该衬底的表面与金属电极之间保持有根据第一至第六方面中的的任一方面的包含氧化硅作为主要成分的氧化物层。
根据本发明的第八方面，较佳地提供了根据第七方面的碳化硅半导体器件，其中全部金属电极和一MOSFET的MOS栅结构被设置在碳化硅半导体衬底的主表面之一上。
根据本发明的第九方面，也可提供根据第七方面的碳化硅半导体器件，其中金属电极被设置在主表面中的每一个上，以提供从碳化硅半导体衬底的主表面之一到另一个主表面的电流路径，且MOS栅结构被设置在主表面的任一个上。
根据本发明的第十方面，较佳地提供了根据第八或第九方面的碳化硅半导体器件，其中MOS栅结构是沟槽MOS栅结构。
根据本发明的第十一方面，适当地提供了一种碳化硅半导体器件，其中一沟槽MOS栅结构被设置在碳化硅半导体衬底的主表面之一上，且沟槽MOS栅结构的沟槽中的氧化物层是根据第一至第十三方面中的任一方面的包含氧化硅作为主要成分的氧化物层。
根据本发明的概念，提供了一种半导体的制造方法作为包括在非氧化气氛中在SiC半导体衬底上形成包含氧化硅作为主要成分的氧化物层并使氧化物层(下文中包含SiO2作为主要成分的氧化物层简称为氧化物层)中的碳杂质在SiC半导体衬底的表面上的SiC的外延生长中消耗的过程步骤的方法。对于包含使氧化物层中的碳杂质在SiC的外延生长中消耗的过程步骤的特定制造方法，有两种方法。第一种方法是包括在将氧化物层快速冷却到1140℃以使其固化之前升高将SiC半导体衬底的表面上的氧化硅层的温度以使该氧化物层成为不含SiO2晶体的液化态的步骤的方法。第二种方法是包括在诸如Si、Si的氧化物(限于不氧化SiC的氧化物)、氢化硅或这些材料的混和之类的硅供给气体的气氛中将氧化硅层加热到范围在1250℃(在该温度下SiO2中的Si的扩散率变得十分有效)至1450℃(该温度下SiO2的蒸气压变高)之间的温度然后将氧化物层快速冷却到1140℃或更低的步骤的方法。
一般而言，形成于半导体衬底上的SiO2是非晶态。因此，关于第一种方法中的液化态，不能严格的区分所形成的SiO2的固相和液相。因此，也可认为SiO2的液化态被定义为其中SiC半导体衬底的温度变得高于形成于衬底之上的氧化物层的玻璃转变温度的状态(包括其中SiC半导体衬底的温度变得等于或大于氧化硅晶体的熔点的状态)。然而，因为SiO2的晶体易于在等于或高于氧化物层的玻璃转变温度的温度处形成，因此在本发明中，将液化态称为高于SiO2晶体的熔点的温度下的状态。熔点是1730℃，因此，氧化物层的液化态在本发明中称为高于1730℃的状态。本发明中固化态是其中SiC半导体衬底上的氧化物层的温度变得离开液化态温度而低于导致玻璃转变的温度(包括玻璃转变温度)的状态。随着氧化物层变为液化态，在与氧化物接触的SiC半导体衬底的界面处，氧化物中的碳杂质通过以下反应去除：
SiO2+3C→SiC+2CO。
在该化学方程式中，箭头右侧通过反应形成的SiC在与氧化物接触的SiC表面上的外延生长中消耗，且所形成的CO在氧化物中扩散以消散为气相。可认为存在于氧化物/SiC界面处的低价氧化物通过取决于其成分将低价氧化物分离成诸如SiC、SiO2、C和CO等组分来处理。对于组分，过量的C可通过以上反应去除。
仅通过在没有氧化物变为液化态的这一低温处进行的热处理，不能去除氧化物/SiC界面处的氧化物和低价氧化物中的碳杂质(除第二种方法外)。关于形成的能量，该化学方程式的反应似乎在温度变为至少1100℃至1200℃以上才进行(包含在氧化物中的非晶相提供不充分的热力学数据以使得温度是不确定的)。然而，在玻璃转变温度以下，SiO2的网络结构被冻结的，这可能阻止反应的实际进行。
成为液化态前的氧化物层可通过任何方法来形成。它可通过如前的热氧化来形成，或通过诸如热CVD和等离子体CVD等沉积来形成。此外，可通过多种方法在层中形成氧化物层。此外，氧化物层不必形成于一层中，而是可形成为SiO2的细微粒堆，因为堆在微粒堆积后通过进行的热处理而变得密集。然而，当通过根据本发明的方法形成的氧化物层用作MOSFET的栅绝缘膜时，有必要进行控制使得厚度约在40至100nm数量级的膜以良好的可重复性形成。因此，较佳地是利用例如类似于热氧化法的可精确地控制具有良好可重复性的氧化物的摩尔数量(不是膜厚)的SiO2形成方法。
公知的是为了实现纯SiO2的理想的液化态，必须将温度升高到1730℃或更高。这是因为可在常压下形成的SiO2晶体中的某一些以晶体形成存在，且其熔点高达1730℃(以高温方石英的形式)。已知长时间保持在低于SiO2晶体熔点的中间温度处的SiO2导致SiO2的微晶在软化的非晶SiO2中沉积。在1150℃处用于SiC的热氧化的高纯度石英玻璃的反应管(SiO2作为成分)逐渐变得发白，且沉积的微晶中的每一个都生长成具有大于光波长的长度或直径。然而，当从加热到1730℃或更高的状态冷却SiO2时，必须快速冷却SiO2以免长时间保持在微晶易于沉积的温度范围中。即使SiO2被快速冷却，半导体元件中使用的SiO2也很薄，使得由于快速冷却引起的SiO2内部的热应变本身不会导致很大的问题。对于应变，由于SiO2和SiC半导体衬底之间的热膨胀系数中的不同引起的应变相反却会导致问题。此外，要求SiO2对绝缘击穿有高的耐久性，使得SiO2中微晶的沉积必须被抑制到最小的可能程度。这是因为微晶的沉积导致SiO2容易被由SiO2和SiO2的非晶态矩阵区之间的介电系数上的不同导致的电场集中以及在有某种晶体形式的微晶的情况下由压电效应引起的应变导致的应力电击穿。从这一观点来看，较佳的是首先将SiO2快速冷却到其缓慢冷却温度(对于石英玻璃为1140℃)并且之后缓慢冷却同时释放由于粘性流动状态中的应变引起的应力。当由于任何原因冷却不能在中间温度停止时，稍后必须在约1070至1140℃的温度下再次进行热处理。当然，这种热处理必须在非氧化气氛中进行。
在1732℃处SiO2的蒸气压是10Torr。据说即使在成为液化态之前SiO2也具有某种程度的蒸气压。因此，在简单的惰性气流中，预先形成的SiO2由于蒸发损失。为了避免这种情况，较佳地将SiO2的蒸发源沉积在气流的上游侧，并将其温度保持为与所形成的SiO2相同，以便使具有饱和的蒸气压的SiO2存在于SiC半导体衬底上的SiO2的一部分中的气相中。在常压下，SiO2半导体衬底自身既不被熔化的也不被升华，也不以除B(硼)原子外的杂质原子(N、P、Al等)的扩散系数分解，这些杂志原子是为控制传导类型而掺杂的，它们即使在1800℃也小到实际可忽略的程度。因此，将SiC加热到该温度本身是没有问题的。然而，在这一温度下进行热处理时，对热处理系统有限制。例如，SiO2的热处理通常在高纯度石英玻璃的反应管中进行。然而，在根据本发明的方法中，SiO2的热处理必须通过将SiO2加热到石英玻璃的软化点(约是1650℃)以上的温度来进行。这使得采用石英玻璃的反应管变得不可能。作为抵抗高于以上温度的温度的材料，通常采用氧化铝。然而，氧化铝包括进入热处理的SiO2中的很多金属杂质。特别地，诸如变为SiO2中的移动离子的Na原子之类的金属杂质员司不利地影响半导体器件的特性。因此，正如熟知的，将氧化铝应用于半导体制造系统导致在当前的Si工艺中要严格避免的严重问题。在将离子注入到SiC衬底中后进行的退火过程中，类似于根据本发明方法，有时需要1700℃至1800℃下的热处理。此时使用的主要的电流热处理系统是一种其中石墨基的感受器保持在将受到感应加热的石英管中的绝热体上的系统。由于感受器具有大的热容量且保持在绝热体上，这一系统具有造成缓慢的冷却速度的问题。对于离子注入后的退火过程，同样开发了电子轰击退火系统(M.Shibagaki等人的Materials Science Forum第483-485卷(2005)第609-612页)。在该文献中介绍的系统中，从1730℃冷却到1000℃所需的时间仅是几分钟。尽管目前一般不使用这一系统，但可以说该系统在有效地执行本发明的方面是较佳的。
为了降低热处理温度，通过采取利用所谓的PSG(磷硅酸盐玻璃)或BPSG(硼磷硅酸盐玻璃)的示例，例如向SiO2添加磷或硼同样是可能的。然而，与利用PSG或BPSG的情况不同，磷或硼从相对低的温度挥发(尽管认为P2O5的熔点约为560到580℃，但P2O5的升华从约350℃开始。认为B2O3具有约450到480℃的熔点以及约1500℃的沸点。)，使得难以保持添加的磷或硼的成分。与进行纯SiO2的热处理的情况一样，需要找出诸如在气流的上游侧沉积具有期望成分的蒸发源并进行快速热处理和冷却等的某些方式。尽管有诸如以上的困难，但向SiO2添加磷或硼具有降低SiO2的软化点的值以使其热膨胀系数接近SiC的值的特征。这提供了减小所形成的氧化物绝缘体膜中的应变的优点。
在使氧化物中的碳杂质在非氧化气氛中的SiC半导体衬底的表面上的SiC的外延生长中消耗第二种方法的特定方式中，在Si、Si的氧化物(限于不氧化SiC的氧化物)、氢化硅或这些材料的混和的气氛中加热氧化物。以这种加热，存在于氧化物/SiC界面附近的氧化物中的碳杂质可通过在SiC半导体衬底上的外延生长中消耗和通过在氧化物中的扩散到达界面的Si来去除。与第一种方法中一样，在氧化物/SiC界面处的低价氧化物可通过取决于其成分将该低价氧化物分离成诸如SiC、SiO2、C和CO等组分来处理，其中过量的C，如氧化物中的碳杂质，可通过在SiC半导体衬底上的外延生长中消耗和通过在氧化物中的扩散到达界面的Si来去除。
根据本发明，氧化物在不氧化SiC的气氛中形成。这允许去除碳杂质和低价氧化物而不在氧化物中再产生碳杂质且不在氧化物/SiC界面处再产生低价氧化物。通过根据本发明的第一种方法，通过使SiO2成为不含结晶材料的液化态，由以上化学方程式表达的反应被激活以允许碳杂质和低价氧化物的有效去除。
通过根据本发明的第二种方法，在氧化物中扩散的Si迫使碳杂质和低价氧化物被消耗。此外，与第一种方法中一样，第二种方法具有不需要这种不寻常的高温以使SiO2成为不含结晶材料的液化态的优点。此外，当应用于形成包括SiO2作为主要成分的氧化物层以填充SiC衬底或其一部分的主表面上的雕刻部分的情况时，第一种方法还具有如以下解释的效果。即，即使氧化物层首先填充SiC衬底上的雕刻部分，且在其间留有某些余隙，但在固化前液化的氧化物层可最后填充雕刻部分而不产生余隙。这可简化SiO2的产生过程。
附图说明
图1是示出根据本发明的示例5的横向MOSFET的主要部分的横截面图。
图2是示出根据本发明的示例6的横向MOSFET的主要部分的横截面图。
图3是示出根据本发明的示例7的沟槽MOSFET的主要部分的横截面图。
具体实施方式
示例1
在示例1中，将说明根据本发明的n型SiC-MOS电容器的制造方法。传导类型的改变允许以与以下说明的示例1相同的方式来制造p型SiC-MOS电容器。此外，通过利用公知的方法形成诸如源、漏电极和栅电极之类的部件，可容易地制造诸如n沟道或p沟道MOSFET之类的器件。
首先，准备一氧化铝舟皿。从该舟皿的上游，设置SiC假衬底(不必是单晶)，其上沉积了5mm厚的SiO2。假衬底试样对气流的宽度取为至少比后面描述的最初要处理的SiC衬底试样的宽度(直径50.8mm)宽，例如为55mm的正方形。从舟皿的下游，设置SiC衬底样品用于制造根据本发明的n型SiC-MOS电容器。
在示例1中，对于用于形成根据本发明的n型SiC-MOS电容器的SiC衬底的试样，准备具有50.8mm直径的n型4H-SiC(0001)si、(000 1)c平面8°倾斜衬底(电阻率是0.01至0.02Ωcm)以及15mm见正的n型4H-SiC(11 20)同轴平面衬底。在如此准备的衬底试样的每一个上，将n型SiC外延层(1×1016cm-3的施主浓度)设置成约为2μm的厚度，其上进一步形成具有40至100nm厚度的SiO2。如此形成的衬底用作试样。对于形成SiO2的方法，可采用诸如在干燥气氛中的热氧化、在潮湿气氛中的热氧化、以TEOS(原硅酸四乙酯)和O2用作源气体的等离子体CVD、以SiO4或SiH2Cl2和N2O用作源气体(所谓的HTO)的热CVD以及以SiH4和O2用作源气体(所谓的LTO)的热CVD等方法。这里，晶面的方向、电阻率、杂质浓度、SiC衬底试样的厚度和尺寸以及SiC衬底试样上的SiO2的膜厚是示例性的，它们未必限于此。
用于通过利用具有形成于其上的SiO2的SiC衬底试样来形成根据本发明的n型SiC-MOS电容器的热处理系统具有这样一种结构，其中使氧化铝的反应管穿过以热绝缘体围绕的圆柱形电阻线加热区。除反应管由允许温度上升到1800℃的氧化铝形成外，该结构类似于一般在Si衬底的晶片处理中所使用的氧化炉和扩散炉。然而，反应管的两端由凸缘密封，使得没有空气(尤其是氧气)混入其中。SiC衬底试样被安装在氧化铝舟皿中并插入到反应管中。为了装载和卸载舟皿，采用氧化铝杆。氧化铝杆由设置在反应管的端部的开口处O环密封，使得没有空气可混入反应管。例如，当使高纯度Ar(可以是诸如He等另一惰性气体)在大气压下以0.1slm流动时，反应管的中心处的加热部分的温度升高到指定的温度(1740℃)。在这期间，带有安装在其上的SiC衬底试样的氧化铝舟皿被固定同时在反应管的下游的低温部分(加热部分的外部)预热。此时的温度大约是600℃或更低。
当反应管的加热部分的温度变为指定温度时，将舟皿插入到加热部分，并立即将Ar流速降低到0.01slm。这是因为当温度高时SiO2的高的蒸气压导致设置在上游的所有的SiO2蒸发，除非降低Ar流率。在舟皿的温度上升到接近指定温度后，在该温度下再固定舟皿5分钟以使形成于SiC衬底试样的表面上的SiO2成为熔化状态。然后，随着Ar流率增加到0.1slm，立即将舟皿取出到低温部分以快速冷却。当舟皿被冷却时，加热部分的设置温度降低到1140℃。当加热部分的温度变为1140℃时，再次将舟皿插入加热部分以在1140℃保持15分钟。在该情况下，没必要控制Ar流率。其后，以5℃/分钟的速率将温度降低到600℃。当温度变为600℃时，舟皿从反应管返回下游的低温部分，以自然冷却直到允许取出舟皿的温度。由此，形成了根据本发明的经热处理的SiC衬底试样。关于如此热处理的SiC衬底试样和没有热处理的SiC衬底试样，将Al膜通过溅射沉积在SiC衬底试样中的每一种的SiO2上。然后使沉积的Al膜通过湿法蚀刻进行图案化，由此形成MOS电容器。
通过进行以下分析，在受到该热处理的SiC衬底试样和没有受到热处理的用于比较的SiC衬底试样之间进行比较。进行比较以确定由于碳引起的低价氧化物和碳簇被去除的程度，以及通过进行热处理根据本发明的n型SiC-MOS电容器的SiO2/SiC界面处的界面态密度降低到什么程度。
该分析通过在TEM(透射电子显微镜)下的横截面观察和以EELS(电子能量损失光谱学)的成分分析来进行。结果，得到以下内容。
在具有通过干法氧化和湿法氧化形成的SiO2、但没有受到热处理的用于比较的SiC衬底试样中，在SiO2/SiC界面处观察到有Si原子、C原子和O原子(低价氧化物)存在的区域，而在靠近界面的SiO2侧观察到碳的沉积。
在具有利用TEOS形成的SiO2、但没有受到热处理的用于比较的SiC衬底试样中，在整个SiO2上观察到碳的混合，但没发现低价氧化物。
此外，在具有以HTO和LTO形成的SiO2、但没有受到热处理的用于比较的SiC衬底试样中，没有辨别出C(碳)的混合以及低价氧化物。以上结果与一般公知的事实大致相同。
然而，在根据本发明的在1740℃下热处理的SiC衬底试样中，在利用形成SiO2的方法中的任一种的情况下不管形成SiO2的方法本身是什么都没有辨别出C(碳)的混合以及低价氧化物。然而，从整个SiO2中，检测到Na和过渡金属。认为它们是由于氧化铝舟皿和反应管的使用而引起的金属杂质。为了比较，对通过未包含在本发明中的方法准备的用于比较的SiC衬底试样进行观察，其中仅热处理温度从根据本发明的热处理方法中的温度变为较低的1290℃和1440℃。结果相当类似于关于没有受到热处理的用于比较的SiC衬底试样的结果。即，在其中观察到碳的混合和低价氧化物的没有受到热处理的用于比较的SiC衬底试样中，即使衬底试样在1290℃下受到热处理也观察到碳的混合和低价氧化物。然而，差别在于碳的混合和低价氧化物的量比衬底试样没有受到热处理时观察到量低。此外，在1440℃下受到热处理的衬底试样的不同之处在于碳的混合和低价氧化物被进一步降低。然而，在其中同样观察到SiO2微晶的局部沉积。这导致绝缘强度的劣化。因此，在该温度下进行的热处理不包括在根据本发明的制造方法中。
接下来，测量关于通过根据本发明的制造方法形成的MOS电容器和通过除根据本发明的制造方法外的制造方法形成的MOS电容器的电流与电压特性。获得了其中热处理温度在被快速降低以使电容器快速冷却前被保持在使得SiO2成为熔化状态的1740℃的根据本发明的MOS电容器，且其绝缘击穿电场强度约是10到11MV/cm。然而，在其中使热处理温度在被快速降低以使电容器快速冷却前保持在1440℃(在该温度下SiO2没有变成熔化状态)的MOS电容器中，其绝缘击穿电场强度是低至5到8MV/cm(或更低)。认为这是由于如前面解释的微晶的沉积引起的。在其中将热处理温度取为更低的1290℃的MOS电容器中，对具有热氧化物膜(通过干法氧化和湿法氧化中的任一种形成)的电容器其绝缘击穿电场强度高达8至10MV/cm。然而，对于具有通过CVD形成的沉积的热氧化膜的电容器，不管沉积方法是什么，其绝缘击穿电场强度低至3到7MV/cm。认为沉积的氧化物膜在很多情况下具有由SiC半导体衬底施加到其上的拉应力，且仅通过在非氧化气氛中的短时间热处理该应力被保留而没有被足够地释放，以使得可获得足够的绝缘强度。
在关于根据本发明的示例1的受到热处理的MOS电容器的电容与电压特性的测量中，不管热处理温度如何都观察到由于诸如Na离子之类的移动离子而引起的滞后现象。在其它方面，获得了良好的特性，且通过Terman方法获得的界面态密度低于Terman方法的最小可检测值(认为约是1012cm-3)。认为界面态由诸如Na离子之类的移动离子中和。
正如前面所解释的，当利用氧化铝的反应管进行热处理时，可认为作为由于氧化铝引起的金属杂质的中和作用的结果，不利的界面态可变得良好。因此，认为良好的界面态不一定是由根据本发明的热处理的效果带来的。然而，可以认为高的绝缘强度显然可通过将结晶SiO2加热到超过其熔化点来获得。此外，从以上解释的分析的结果中很显然，可在SiO2/SiC界面中去除碳簇和低价氧化物。
示例2
在示例2中，同样将解释根据本发明的n型SiC-MOS电容器的制造方法。与示例1中一样，SiC衬底的传导类型的修改当然允许形成p型MOS电容器和n沟道或p沟道MOSFET。在下文中，尤其强调与示例1的差别来进行解释。
在示例2中，将石英玻璃的双管用于热处理系统。该系统具有其中使冷却水在双管的外管和内管之间流动的结构。将根据本发明的具有形成于其上的SiO2的SiC衬底试样和假试样安装在涂覆有多晶SiC的高纯度石墨感受器上。该感受器设置在石英玻璃的感受器支架上，且其间放置有高纯度多孔石墨的厚垫，使得感受器不与石英玻璃的双管直接接触。感受器支架设置在双管的内管中。在该热处理系统中，存在在升高的温度下加热的石墨感受器在感受器与双管直接接触时导致蒸汽爆炸的危险。这是因为感受器设置石英玻璃的感受器支架上且其间放置有石墨垫。石墨感受器的加热通过在大气压下向缠绕在双管上的线圈输入高频电流而在高纯Ar气(可以是诸如He之类的另一种惰性气体)中感应加热来实现。因为石墨感受器具有足够小的热容量，所以以足够大的电功率快速升高或降低温度是可能的。对于宽度和长度约是几厘米且厚度约是1cm的石墨感受器，约30kW的高频功率可通过选择适当的频率在3分钟内将感受器的温度从室温升高到1750℃。温度降低的特征在于从1750℃到1140℃的温度降低可在3分钟内实现。热处理曲线除将热处理温度在高频功率被减小并保持为减小的同时设置为1140℃前保持在指定的热处理温度(1740℃)5分钟外，与示例1相同。
除在成分分析中没有检测到Na和其它金属杂质外，受到根据本发明的示例2中的方法的热处理的SiC衬底试样中的SiO2与示例1中的相同。在电流与电压特性方面与示例1中的没有大的差别。
然而，在关于受到根据示例2方法的热处理的MOS电容器的电容与电压特性方面，明确地观察到了由于根据示例2的高温热处理系统引起的效应。观察到正如示例1中观察到的由于Na的混入引起的很小的滞后效应。即使在观察到某些滞后，但这是由于电子俘获引起的(与由于诸如Na离子之类的移动离子引起的滞后相反的方向中引起的)。通过Hi-Lo方法(其精确性高于Terman方法的精确性)获得的界面态密度具有随着热处理温度升高为1290℃、1440℃和1740℃而降低的倾向。以1740℃的热处理温度，在低于导带0.1eV至0.6eV处的界面态密度是2×1011cm-2/eV或更小，尤其在低于导带0.2eV至0.6eV处，界面态密度是1×1011cm-2/eV或更小。这些值比报导的关于普通热氧化物膜的界面态密度的值小约两个数量级。
通过根据示例2的方法，在没有Na或其它金属杂质进入SiO2的条件下使SiO2从液化态固化。因此，根据示例2的方法的优点在于可在不依靠Na离子或其它移动离子的情况下降低界面态密度。此外，发现SiO2的绝缘强度也很高。
示例3
在示例3中，解释了一种根据本发明的n型电容器的制造方法。与示例1和2中一样，可形成p型MOS电容器和n沟道或p沟道MOSFET。在示例3中，尤其强调与示例1和2的差别方面进行解释。
用于示例3的热处理系统是其中高纯石墨的空心绝热器放置在SiC外延生长系统的石英玻璃的反应管中且涂覆有多晶SiC的高纯石墨感受器设置在绝热器的内部的系统，以作为用于根据本发明的SiO2的热处理系统来提供。石墨感受器是水平开槽的。沿该槽，放置多晶SiC衬底。在多晶SiC衬底上，安装根据本发明的SiC衬底试样和假衬底(假衬底安装在上游)。石墨感受器由具有大的热容量的绝热器围绕，使得其温度不会容易地降低。因此，例如仅多晶SiC衬底借助钳子(巨大的钳子)来拉出。与石墨感受器相比具有比小得多的热容量的多晶SiC衬底被快速冷却。示例3的热处理曲线与示例1相同。
受到与示例1相同的曲线的热处理(在大气压下诸如高纯Ar气(可以是诸如He之类的其它惰性气体)之类的非氧化气氛中)的SiC-MOS电容器的成分、电流与电压特性和电容与电压特性与示例2中的大致相等。
在示例3中的热处理中，可在没有Na和其它金属杂质进入SiO2的条件下使SiO2从液化态固化。因此，可在不依靠Na离子或其它移动离子的情况下降低界面态密度。此外，SiO2的绝缘强度也很高。此外，该热处理系统的特征在于该系统与示例2中的系统相比具有能够同时处理多个试样而不会有导致蒸气爆炸的危险的高实用性。
示例4
在示例4中，解释了一种根据本发明的n型SiC-MOS电容器的制造方法。与示例1至3中一样，可形成p型MOS电容器和n沟道或p沟道MOSFET。在示例4中，尤其强调与示例1至3的差别方面进行解释。在前面的示例1至3中的方法的每一种中，SiC衬底试样受到具有升高温度以使SiO2成为液化态然后快速降低温度以快速冷却SiO2的热处理曲线的热处理。在示例4的方法中，与示例1-3的显著差别在于将SiO2加热到低于使SiO2转变为液化态的温度然后快速冷却。这将下文中解释。
在示例4中，采用了类似于示例3的热处理系统。与示例3中的系统的不同之处在于在热处理时使SiH4与作为非氧化气氛气体的Ar一起流动。过高的SiH4流率取决于温度导致多晶Si的沉积或流体Si的附着(一起称为Si的附着)。然而，这不是重大的问题。这是因为附着的Si可通过在不导致对所形成的SiO2的离子辐射的情况下利用产生氟射线的中间压力等离子体来选择性去除，并且在所形成的SiO2用作用于诸如MOSFET之类的器件的栅绝缘膜时也可用作栅多晶硅。与示例3中一样，假衬底被设置在试样的上游。
在示例4中，通过利用类似于示例3中所使用的热处理系统，SiC衬底试样的温度升高到1440℃的同时使Ar例如以0.1slm的流速流动，同时使SiH4以0.1至1.0slm的流速流动。SiC衬底试样在被保持在1440℃指定时间后一次拉出到较低温度的部分并被快速冷却。其后，将SiC衬底试样再次插入到其温度重新设置在1140℃的加热部分以逐步冷却。SiC衬底试样在1140℃的逐步冷却温度下保持15分钟后的处理类似于示例1。
示例4中的热处理温度的上限是1450℃。这是因为超过1450℃的热处理温度会不利地导致SiO2的蒸气压过高。热处理温度的下限是1250℃。这是因为低于1250℃的热处理温度导致SiO2中的Si扩散速率太小以致于不能提供效率方面的实用性。
在示例4中，即使在1440℃下热处理的SiC衬底试样中，不管形成SiO2的方法如何，都可辨别出既没有C(碳)的混和，也没有低价氧化物的存在，更没有如示例1中解释的SiO2微晶的生成。此外，SiC衬底试样的界面态密度与示例3中在相同的处理温度下获得的相比示出受到示例4中的热处理的SiC试样衬底中的每一个(包括其中温度从1440℃改为1290℃的热处理的SiC衬底试样)具有较小的界面态密度。换言之，根据示例4的方法的特征在于界面态密度可在进行如示例3的情况中的诸如1740℃之类的升高温度下的热处理的情况下降低。
在示例4中，硅烷气体用于硅产生气体。然而，可使用其它的氢化硅气体。对于其它硅产生气体，当气体不导致SiC的氧化时，可使用诸如Si的蒸气和Si氧化物气体之类的不导致SiC氧化的气体。
认为根据示例4，SiO2中Si原子的扩散不导致增加界面态密度的SiO2微晶的产生且扩散的Si原子通过与碳杂质和低价氧化物反应来去除以导致界面态密度的减小。此外，根据示例4的方法与根据示例1至3的方法相比具有在不采用诸如1740℃的异常高温的情况下降低界面态密度的优点。
示例5
在示例4中，以下将解释n沟道横向MOSFET，其主要部分的横截面图示于图1中。在SiC衬底1上，通过SiC外延生长来形成p型主体区2。在p型主体区2的表面的一部分中，n+型源接触区3和p+型主体接触区4互相邻近地设置，并与源电极8欧姆接触。在p型主体区2的表面层中，在与n+型源接触区3相对且MOS沟道10放置在其间的位置处，设置n+型漏接触区5。漏电极9与n+型漏接触区5欧姆接触。n+型源接触区3与n+型漏接触区5之间的传导由MOS沟道10来控制。在其中MOS沟道10将形成在p型主体区2的表面上的部分中的表面上，设置了栅电极7，且栅氧化物膜6设置在该表面与栅电极之间。
将解释n沟道横向MOSFET的制造方法。准备4H-SiC(0001)Si和(000 1)C平面8°倾斜衬底和4H-SiC(11 20)平面同轴平面衬底。每一衬底的传导类型和电阻率可根据需要选择。在每一衬底上，通过外延生长形成厚度是2μm的具有2×1017cm-3的受主浓度的p型SiC层。然后，作为适当的掩模材料，在p型SiC层上形成例如具有1.5μm厚度的沉积的SiO2膜，并形成图案。然后，为了形成n+型源接触区3和n+型漏接触区5中的每一个，进行用磷离子的离子注入，例如注入到离p型SiC层的表面0.2μm深的区域中，同时将SiC衬底试样加热到例如800℃，使得注入的离子形成具有2×1021cm-3的平均密度的盒形剖面。类似地，在p型SiC层上形成适当的掩模材料以形成图案。然后，为了形成p+型主体接触区4，进行用铝离子的离子注入，例如注入到离p型SiC层的表面0.2μm深的区域，同时将SiC衬底试样加热到例如500℃，使得注入的离子形成具有1×1021cm-3的平均密度的盒子形剖面。在去除掩模材料后，在Ar气氛中在1800℃下进行用于激活注入的离子的退火，以形成n+型源接触区3、p+型主体接触区4和n+型漏接触区5。对于p型外延层，没有受到离子注入的部分变为p型主体区2。此时，较佳地用碳涂覆p型主体区2的表面以防止表面变得粗糙。
此后，利用示例2至4中所述的形成SiO2的方法中的任一种和根据本发明的热处理方法来形成栅氧化物膜6。使栅氧化物膜6的厚度均匀约为80nm。在这之后，在栅氧化物膜6上，沉积以高浓度磷掺杂的多晶硅(在沉积未掺杂的硅后可将磷驱入)然后进行深蚀刻，由此形成栅电极7。在通过示例4所述的方法形成栅氧化物膜6时，当从头开始沉积多晶硅时，多晶硅可用于形成栅电极7。蚀刻栅氧化物膜6的指定部分以被设置为开口部分，其中溅射Ni以便沉积。然后对沉积的Ni形成图案以被设置为源电极8和漏电极9，其后它们在Ar气氛中被加热到1000℃以获得欧姆接触。注意，上述诸如晶面方向(包括倾斜的)、掺杂浓度、膜厚和注入深度等值仅仅是示例性的值。
在图1中示出的所形成的n沟道横向MOSFET的沟道迁移率的值在其中将SiO2加热到1740℃的MOSFET中为200至300cm2/Vs。当栅氧化物膜通过常规的方法形成时所获得的沟道迁移率的值尽管是取决于晶面方向，但仍约是1到140cm2/Vs(除含有诸如Na之类的杂质的栅氧化物膜外)。因此，已知可在根据示例5的n沟道横向MOSFET中获得高沟道迁移率。认为作为形成界面态的原因的碳杂质和低价氧化物在示例5中的MOSFET中被去除，由此可获得高沟道迁移率。在示例5中，将MOSFET设置为平面栅横向MOSFET。然而，可将其设置为沟槽栅横向MOSFET。
示例6
示例6涉及n沟道垂直MOSFET，其主要部分的横截面示于图2中。在带有视为主表面的具有高杂质浓度的n型4H-SiC平面的SiC衬底11上，依次形成具有高杂质浓度的n+型场停止层12和具有低杂质浓度的n型漂移层13。在n型漂移层13的一部分中，形成p型主体区14。因此，对于主表面，n型漂移区13仅在JEFT区17的部分中出现在半导体的表面上。在p型主体区14中，具有高杂质浓度的n+型源接触区15和具有高杂质浓度的p+型主体接触区16被设置成彼此相邻，并与源电极23欧姆接触。漏电极22与SiC衬底11的主表面的相对侧欧姆接触。n+型源接触区15和漏电极22之间的电导由MOS沟道20控制。对于p型主体区14，在将至少形成MOS沟道20的一部分的表面上，设置栅电极19，且栅氧化物膜18保持在该表面和栅电极之间。实际上，为了实现高击穿电压，在器件的一端设置公知的电场限制结构(未示出)。然而，该电场限制结构不直接与本发明有关，因此将省略对该结构的详细解释。
将解释n沟道垂直MOSFET的制造方法。准备4H-SiC(0001)Si和(000 1)c平面8°倾斜衬底作为SiC衬底11。在SiC衬底11上，依次沉积约2μm厚的n+型场停止层12(具有0.5×1017cm-3至10×1017cm-3的施主浓度)和约8.9μm厚的n型漂移层13(具有约1.3×1016cm-3的施主浓度)。然后，用适当的掩模材料覆盖n型漂移层13的表面，然后使掩模材料形成适当的图案。然后，为了形成p型主体区14，进行利用铝离子的离子注入，例如注入到离n型漂移层13的表面1.9μm深的区域，同时将SiC衬底例如与沉积的层12和13以及掩模材料一起加热到500℃，使得注入的离子形成具有2×1017cm-3的盒形剖面。当铝的密度在半导体的表面上相等时，可给出铝的密度以在深度方向上增加而不是形成盒形剖面。
其后，用适当的掩模材料覆盖n型漂移层13的表面，然后使掩模材料形成适当的图案。然后，为了形成n+型源接触区15，进行利用磷离子的向离n型漂移层13的表面0.4μm深的区域的离子注入，同时将SiC衬底11例如与层12和13以及掩模材料一起加热到800℃，使得注入的离子形成具有1×1021cm-3的平均密度的盒形剖面。类似地，利用适当图案化的适当的掩模材料，为了形成p+型主体接触区16，进行利用铝离子向离n型漂移层13的表面0.4μm深的区域的离子注入，同时将SiC衬底11例如与层12和13以及掩模材料一起加热到500℃，使得注入的离子形成具有1×1021cm-3的平均密度的盒形剖面。在去除掩模材料后，在Ar气氛中在1800℃下进行用于激活注入的离子的退火以形成p型主体区14、n+型源接触区15以及p+型主体接触区16。此时，较佳地用碳覆盖n型漂移层13的表面，以防止表面变粗糙。
接着，蚀刻栅氧化物膜18的指定部分以设置为开口部分，其中溅射Ni以便沉积。然后使沉积的Ni图案化，以设置为源电极23。同样在去除了氧化物膜的SiC衬底11的相对侧上的主表面上，溅射Ni以沉积为漏电极22。之后将电极22和23在Ar气氛中加热到1000℃以获得欧姆接触。注意，诸如晶面方向(包括倾斜)、掺杂密度、膜厚以及注入深度等上述值仅仅是示例性的。在示例6中MOSFET的设计的击穿电压是1.2kV。
所形成的垂直MOSFET的导通电阻是8.8到9.0mΩcm2。然而，关于除MOS沟道20外的部分，从在同一晶片上同时与MOSFET一起形成的用于评价的TEG(测试元件组)获得的电阻约是8.5mΩcm2。因此，MOSFET的沟道电阻的值变为0.3到0.5mΩcm2，这是通过从的8.8到9.0mΩcm2的MOSFET导通电阻减去值8.5mΩcm2给出的。因此，了解到可将沟道电阻部件与整个导通电阻之比减小到约0.5％。
在先前的SiC的垂直MOSFET中，其沟道电阻部件占导通电阻的30％到50％。因此，在根据本发明的示例6中的MOSFET中，可极大地减小沟道电阻率。
正如以上所解释的，根据示例6，去除了导致界面态的碳杂质和低价氧化物，由此增强了沟道迁移率、减小了沟道电阻，并且整体上可使导通电阻变小。
示例7
在示例7中，将解释n沟道沟槽MOSFET，其主要部分的横截面示于图3中。在带有视为主表面的具有高杂质浓度的n型SiC平面的SiC衬底31上，依次形成具有高杂质浓度的n+型场停止层32、具有低杂质浓度的n型漂移层33、n型电流扩布层34、p型主体区35、具有高杂质浓度的n+型源接触区36以及p+型主体接触区37。从n+型源接触区36的表面，形成穿透p型主基体区35、n型电流扩布层34、n型漂移层33到达n+型场停止层32的沟槽38。在沟槽38的内部，设置栅电极40，且栅氧化物膜39保持在沟槽和栅电极之间。栅电极40位于p型主体区35上从邻接p型主体区35的n+型源接触区36的一部分到邻接p型主体区35的n型电流散布层34的一部分的范围的部分中。在沟槽38中，栅电极40下的部分用嵌入的绝缘体47填充，其主要成分是SiO2。在沟槽38的表面中，其中的部分在栅电极40以上且该部分的一部分以n+型源接触区36形成，形成层间绝缘体膜44以便接触。
在沿衬底的表面方向的n+型源接触区36的表面上，设置源电极46以与表面形成欧姆接触。源电极46尽管覆盖了层间绝缘膜44，但与相邻单元中的n+型源接触区36接触。源电极46的一部分与具有高杂质浓度的p+型主体接触区37接触，该区域进入p型主体区35。漏电极与SiC衬底31的底表面接触。此外，在实际的器件中，在器件的一端设置了未示出的电场限制结构。然而，其解释对于理解本发明是不必要的，因此将被省略。垂直沟槽MOSFET的制造方法先前示于图3中，在下文中将给出详细解释。
准备具有被视为其主表面的(0001)Si8°倾斜平面的n型4H-SiC衬底31或具有被视为其主表面的(000 1)c8°倾斜平面的n型4H-SiC衬底(下文中简称为衬底)31。衬底31的有效施主密度约是1×1018cm-3。衬底31的厚度约是400μm。
通过外延生长，在衬底31上，依次沉积n+型场停止层32、n型漂移层33、n型电流扩布层34、p型主体区35和n+型源接触层。
在外延生长过程后，在源接触层一侧的表面上，通过将TEOS和O2用作源气体的等离子体CVD沉积具有约2μm厚度的SiO2。沉积的SiO2通过光刻工艺和等离子体蚀刻形成为用于离子注入的SiO2掩模。在湿气氛中在1000℃到1200℃下进行热氧化指定的时间，例如30分钟，以形成具有约10nm的厚度的丝网氧化物。
在将衬底试样加热到500℃的情况下，进行利用铝离子的对离丝网氧化物膜的下表面的0.4μm深度的离子注入，使得注入的离子形成具有1.5×1021cm-3的平均密度的盒形剖面。然后再次涂光刻胶，将其在Ar气流中加热到800℃以碳化并设置为碳罩。在这种状态下，通过将衬底试样在1800℃下在Ar气流中保持5分钟，通过离子注入引入的铝离子被激活。将衬底试样在O2气流中保持在800℃下以去除碳罩。
通过至此为止的过程，在源接触层的一部分中形成了p+型主体接触区37。源接触层的剩余部分变为n+型源接触区36。
在通过等离子体CVD在衬底试样的p+型主体接触区37侧的表面上沉积约3.7μm厚的SiO2后，通过光刻工艺和等离子体蚀刻形成用于形成沟槽的SiO2的掩模图案。通过将SF6和O2用作反应气体的ICP(感应耦合等离子体)蚀刻(RIE：反应离子蚀刻)，形成了到达n+型场停止层32的沟槽38。SiC的蚀刻速率与SiO2的蚀刻速率之比(选择比)的最大值约是2.3。因此，将具有约3.7μm厚的SiO2用作掩模，可在略小于8μm深度处容易地形成到达n+型场停止层32的沟槽8。通过形成具有约40nm的厚度的牺牲氧化物膜随后将其去除，可使沟槽38的内表面清洁。
可用SiO2或包括SiO2作为主要成分的绝缘体填充沟槽38。在用SiO2填充沟槽38后，将SiO2加热以成为熔化状态并使之密集。因此，在形成SiO2的步骤中，仅SiO2的整个体积大于大于沟槽38的整个体积是必要的。因此没有必要在沟槽38中均匀且密集地沉积SiO2，所以可采用简化的沉积方法。
接着，将沉积的SiO2通过示例2或3中描述的热处理方法加热到1740℃。此时，变为液化态的SiO2流入沟槽38。当温度降低时，SiO2凝固以均匀地填充沟槽38。此后，进行抛光以便与用作蚀刻终止表面的SiC的主表面平坦化。将硅石用作磨料以刮削SiO2，但比硅石更硬的SiC很难被刮削。然而，当SiC的温度通过抛光而升高时，SiC的表面被氧化以允许表面被刮削。因此，必须小心以免过度升高温度。
当剩余在SiC表面上SiO2足够平坦且其厚度通过某种检测法已知时，可采用以诸如CHF3之类的蚀刻气体的RIE(反应离子蚀刻)来抛光SiO2而不用进行抛光。最后，将SiO2深蚀刻到指定的深度，由此完成了埋入沟槽38中的绝缘体47。对于深蚀刻，可进行将CHF3用作反应性气体的等离子体蚀刻。由于SiO2对SiC的选择率变为40或更多的某些条件的存在，可使SiC安全地暴露在主表面上。然而，在某些情况下，CHF3在SiC的表面上形成聚合物膜。在该情况下，稍后必须通过O2等离子体来去除聚合物膜。
通过将TEOS和O2用作源气体的等离子体CVD，在沟槽38的侧壁上形成约10nm厚的SiO2。通过在1300℃下与用N2稀释的10％的N2O一起进行高温热处理1小时，将侧壁表面上的SiO2设置为栅氧化物膜39。
1300℃下的高温热处理是较佳的，因为热处理不仅对栅绝缘膜而且对埋入沟槽的SiO2(即埋置绝缘体和在沉积栅氧化物膜前留在主表面上的SiO2)带来了增强击穿电压和提高界面特性的优点。
此后的工艺除与SiC的接触用Ni形成且进行约1000℃的高温退火外几乎与形成Si沟槽MOSFET的工艺相同。在栅氧化物膜形成过程后，通过沉积包括具有高浓度的磷的多晶硅来填充沟槽。然后深蚀刻多晶硅到指定的深度以形成为栅电极40。之后，沉积层间绝缘膜44，形成接触孔，并在层间绝缘膜44和衬底31的底表面上沉积Ni，由此形成了源电极46和漏电极45。通过在栅垫和源电极46上形成Al膜，完成了沟槽MOSFET。
因此，所形成的沟槽MOSFET可略微增强平均击穿电压。认为这是由于显然由埋置在沟槽38中的绝缘体47拥有的负固定电荷的减少引起的，该减少是由于沟槽38的侧壁表面中的SiO2/SiC处的界面态密度的减小造成的。
如上所述，根据示例7，沟槽38的侧壁表面中的SiO2/SiC处的界面态密度的减小增强了击穿电压。此外，还简化了在沟槽38中埋置绝缘体47的过程。
尽管参考其较佳实施例具体地示出并描述了本发明，但本领域的技术人员将理解可在不背离本发明的精神和范围的情况下在其中进行形式和细节方面的上述和其它改变。

Claims (11)

1.一种碳化硅半导体器件的制造方法，包括在碳化硅半导体衬底上形成包含氧化硅作为主要成分的氧化物层的过程，其中所述过程包括以下步骤：
在所述碳化硅半导体衬底的表面上形成氧化硅层；
之后在非氧化气氛中将所述氧化硅层的温度升高到使所述氧化硅成为不含晶体的液化态的温度；以及
之后将所述氧化硅层快速冷却到等于或小于缓慢冷却温度的温度，以形成所述包含氧化硅作为主要成分的氧化物层。
2.如权利要求1所述的碳化硅半导体器件的制造方法，其特征在于，使所述氧化硅成为不含晶体的液化态的所述温度是1730℃或更高，且所述缓慢冷却温度是使处于非晶态的SiO2基本不产生SiO2晶体的温度。
3.如权利要求2所述的碳化硅半导体器件的制造方法，其特征在于，所述缓慢冷却温度是1140℃。
4.一种碳化硅半导体器件的制造方法，包括在碳化硅半导体衬底上形成包含氧化硅作为主要成分的氧化物层的过程，其中所述过程包括以下步骤：
在所述碳化硅半导体衬底的表面上形成氧化硅层；
之后在非氧化气氛中在气态硅的供给下将所述氧化硅层加热到1250℃与1450℃之间的温度；以及
将所述氧化硅层快速冷却到等于或小于1140℃的温度，以形成所述包含氧化硅作为主要成分的氧化物层。
5.如权利要求4所述的碳化硅半导体器件的制造方法，其特征在于，所述气态硅是从氢化硅产生的。
6.如权利要求5所述的碳化硅半导体器件的制造方法，其特征在于，所述氢化硅是硅烷。
7.一种碳化硅半导体器件，具有在碳化硅半导体衬底的表面上设有金属电极的结构，且在所述碳化硅半导体衬底的表面与所述金属电极之间保持有如权利要求1至6中的任一项所述的包含氧化硅作为主要成分的氧化物层。
8.如权利要求7所述的碳化硅半导体器件，其特征在于，全部金属电极和一MOSFET的MOS栅结构被设置在所述碳化硅半导体衬底的主表面之一上。
9.如权利要求7所述的碳化硅半导体器件，其特征在于，所述金属电极被设置在所述主表面中的每一个上，以提供从所述碳化硅半导体衬底的主表面之一到另一个主表面的电流路径，且所述MOS栅结构被设置在所述主表面的任一个上。
10.如权利要求8或9所述的碳化硅半导体器件，其特征在于，所述MOS栅结构是沟槽MOS栅结构。
11.一种碳化硅半导体器件，其中一沟槽MOS栅结构被设置在碳化硅半导体衬底的主表面之一上，且所述沟槽MOS栅结构的沟槽中的氧化物层是如权利要求1至3中的任一项所述的包含氧化硅作为主要成分的氧化物层。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054859A (zh) * 2009-10-29 2011-05-11 英飞凌科技奥地利有限公司 双极型半导体器件和制造方法
CN102810465A (zh) * 2011-06-02 2012-12-05 中国科学院微电子研究所 一种在SiC材料上生长SiO2钝化层的方法
CN105706221A (zh) * 2013-11-08 2016-06-22 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN106449756A (zh) * 2015-08-11 2017-02-22 株式会社东芝 半导体装置

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080054270A1 (en) * 2006-09-05 2008-03-06 Yoshiyuki Suda Semiconductor memory device and the production method
JP4964672B2 (ja) * 2007-05-23 2012-07-04 新日本製鐵株式会社 低抵抗率炭化珪素単結晶基板
TW200931537A (en) * 2007-12-11 2009-07-16 Centrotherm Thermal Solutions Gmbh & Co Kg Method and arrangement for tempering SiC wafers
JP2009176804A (ja) * 2008-01-22 2009-08-06 Nippon Steel Corp 電力変換素子
JP5369464B2 (ja) 2008-03-24 2013-12-18 富士電機株式会社 炭化珪素ｍｏｓ型半導体装置
US8217398B2 (en) * 2008-10-15 2012-07-10 General Electric Company Method for the formation of a gate oxide on a SiC substrate and SiC substrates and devices prepared thereby
JP2014225692A (ja) * 2008-12-25 2014-12-04 ローム株式会社 半導体装置および半導体装置の製造方法
JP5588671B2 (ja) 2008-12-25 2014-09-10 ローム株式会社 半導体装置の製造方法
JP5436231B2 (ja) * 2009-01-16 2014-03-05 昭和電工株式会社 半導体素子の製造方法及び半導体素子、並びに半導体装置
US8546815B2 (en) 2009-12-16 2013-10-01 National University Corporation NARA Institute of Science and Technology SiC semiconductor element and manufacturing method for same
JP5280410B2 (ja) * 2010-06-21 2013-09-04 三菱電機株式会社 半導体装置、スナバデバイス
JP5440454B2 (ja) * 2010-09-03 2014-03-12 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2013175593A (ja) * 2012-02-24 2013-09-05 Rohm Co Ltd 半導体装置およびその製造方法
JP6155553B2 (ja) * 2012-04-27 2017-07-05 富士電機株式会社 炭化珪素半導体装置の製造方法
JP5545385B2 (ja) * 2013-03-06 2014-07-09 富士電機株式会社 炭化珪素半導体装置の製造方法
JP6237046B2 (ja) * 2013-09-25 2017-11-29 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6415356B2 (ja) * 2015-03-04 2018-10-31 東京窯業株式会社 鉄溶湯用炭化珪素質耐火ブロックおよびその製造方法
JP6239681B2 (ja) * 2016-05-02 2017-11-29 ローム株式会社 半導体装置
JP6602263B2 (ja) * 2016-05-30 2019-11-06 株式会社東芝 半導体装置、半導体装置の製造方法、インバータ回路、駆動装置、車両、及び、昇降機
JP2018186140A (ja) * 2017-04-24 2018-11-22 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102054859A (zh) * 2009-10-29 2011-05-11 英飞凌科技奥地利有限公司 双极型半导体器件和制造方法
CN102054859B (zh) * 2009-10-29 2013-07-31 英飞凌科技奥地利有限公司 双极型半导体器件和制造方法
CN102810465A (zh) * 2011-06-02 2012-12-05 中国科学院微电子研究所 一种在SiC材料上生长SiO2钝化层的方法
CN102810465B (zh) * 2011-06-02 2015-09-30 中国科学院微电子研究所 一种在SiC材料上生长SiO2钝化层的方法
CN105706221A (zh) * 2013-11-08 2016-06-22 住友电气工业株式会社 碳化硅半导体器件及其制造方法
CN105706221B (zh) * 2013-11-08 2019-03-15 住友电气工业株式会社 碳化硅半导体器件及其制造方法
US10340344B2 (en) 2013-11-08 2019-07-02 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method for manufacturing the same
CN106449756A (zh) * 2015-08-11 2017-02-22 株式会社东芝 半导体装置
US10586862B2 (en) 2015-08-11 2020-03-10 Kabushiki Kaisha Toshiba Semiconductor device

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