JP5545385B2 - 炭化珪素半導体装置の製造方法 - Google Patents

Description

本発明は、炭化珪素半導体装置のウエハプロセス中に、炭化珪素半導体（以降、ＳｉＣと略記することもある）ウエハ中の転位検出方法を用いた製造方法に関する。

ＳｉＣを用いて高耐圧パワー半導体装置を作製すると、オン抵抗を大幅に低減できる可能性がある。既に耐圧１〜１．２ｋＶ級のＳｉＣ製ＭＯＳＦＥＴによって、５ｍΩｃｍ²以下のオン抵抗が得られている。このオン抵抗値は、同じ耐圧クラスのシリコン（以降、Ｓｉと略記する）製ＩＧＢＴに比較して、オン抵抗が半分以下である。今後、コスト開発と性能向上が進めば、インバーター部品としてＳｉ製ＩＧＢＴの大半を置き換える可能性も考えられる。

ところで、現在市販されているＳｉＣバルク基板には、多数の転位が通常存在する。これらの転位は、ＳｉＣ半導体装置の特性を劣化させることが知られている。たとえば、これらの転位がＳｉＣウエハの表面に出現している部分の上に酸化膜が形成されると、その酸化膜の信頼性が著しく低下する。また、これらの転位が、ウエハプロセスを経たＳｉＣウエハ内に形成されているｐｎ接合を貫いている場合、このｐｎ接合による耐圧が低下するとされている（以降、表面にＳｉＣエピタキシャル層を成長させる前の高ドープＳｉＣ基板をバルク基板と言い、成長させた以降のＳｉＣ基板をＳｉＣウエハと称することにする）。同様に、転位がショットキー接合に接触している場合にも、リーク電流を増加させ、結果的に適用可能な耐圧を低下させることが疑われている。ＳｉＣウエハ中の転位については、このような観点からの研究が盛んに行われている。

パワー半導体装置にとって、耐圧特性や信頼性特性は極めて重要な性能である。したがって、このような性能を低下させる転位をＳｉＣのウエハプロセス中のなるべく早いプロセス段階で容易に検出し、転位を含む半導体装置をあらかじめスクリーニングして、不良品として排除できるように、たとえばマーキングしておくことが、実際に半導体装置を製造するウエハプロセスラインでは重要なことである。

ＳｉＣウエハ中の転位は、かつては数ミクロン以上の巨大なものもあった。こういった巨大な転位であれば、通常に光学顕微鏡で観察することが可能である。しかしながら、ウエハ製造技術が向上するにつれ、このような巨大な転位はごく少数となった。最近では、あらかじめ位置を特定したうえで、電子顕微鏡で詳細に観察することによってようやく捉えられるような、非常に小さな転位が大部分を占める。しかし、このように小さい転位でさえも、半導体特性の信頼性に対して影響を及ぼすことが明らかになってきた。

転位を検出する従来の方法としては、概ね（０００１）_Si面を有するＳｉＣウエハを溶融水酸化アルカリ（水酸化カリウム等）に浸漬して、エッチピットを形成させる方法が、古くから行われている。しかし、この検査は、過剰なエッチングにより、正常部にも表面の凹凸をもたらす一種の破壊試験なので、この検査を行ったＳｉＣウエハをそのままウエハプロセスラインに戻すことはできない。なお、前記概ね（０００１）_Si面という語句の、概ねという意味は、市販のＳｉＣウエハの場合の主面は、良好なエピタキシャル成長層を得るために、通常４〜８度のオフ角を設けていて、（０００１）_Si面そのものではないためである。ここで、オフ角を有するエピタキシャル成長とは、Ｓｉ原子が最表面にあるＳｉ面をＳｉＣの結晶軸に対して数度傾けた（オフ角と言う）オフ基板上にＳｉＣエピタキシャル膜を作製する手法を言う。なお、特許請求の範囲の（０００１）_Si面とは、この４〜８度のオフ角を設けたものを含む。

ＳｉＣにあっては、Ｓｉウエハプロセスのようには、パワー半導体ウエハの製造に適したドーピングを好適に制御する技術が確立されていないので、現在のところ、エピタキシャル成長はＳｉＣウエハを製造する上で必須の技術となっている。再研磨とエピタキシャル成長を行えば、表面の凹凸は修復される。しかし、ＳｉＣエピタキシャル成長の際に、エピタキシャル成長表面に出現する転位位置が元のバルク基板内の転位位置と異なる、あるいは、ＳｉＣエピタキシャル成長によって新たな転位を生じさせてしまうといった現象が知られている。したがって、ＳｉＣエピタキシャル成長を行った後でなければ、ＳｉＣウエハ表面に出現する転位の正確な位置を知ることはできないのである。

従来技術においても、ＳｉＣエピタキシャル成長後にも適用できるＳｉＣウエハ表面の転位を検出する方法として、次のような方法が知られている。すなわち、ＳｉＣウエハ表面に酸化膜を形成し、裏面にオーム性接触用電極、表面に検査用ゲート電極を設ける。次に、前記検査用ゲート電極とオーム性接触用裏面電極の間に電圧を印加することにより、酸化膜に高電界を印加する。その際に転位等の酸化膜の弱い部分を流れるリーク電流によって生成する電子正孔対によるエミッション発光を観察することにより、転位の位置を検出する。最後に、検査用ゲート電極・裏面のオーム性接触用電極・ウエハ表面の酸化膜を除去する転位検出方法である（特許文献１）。

また、ＳｉＣウエハ面内における転位、積層欠陥の位置およびその種類を発光のマッピングデータにより特定し、これに基づいてスクリーニングすることにより結晶欠陥による素子特性への影響が無い炭化珪素半導体素子を製造する技術についても公開されている（特許文献２）。

特開２０００−００３９４６号公報 特開２００７−３１８０３１号公報（要約）

しかしながら、前記特許文献１に記載の転位検出方法は、検査のためには必要であるが、半導体装置を製造するためのウエハプロセス技術の観点からは、本来、不必要で余計な工程となるので、半導体装置の製造コスト低減の観点からは好ましいとは言えない。また、この転位検出方法にあっては、検査用電極内に１箇所でも大きなリーク電流を生じる箇所があると、電流がその箇所へ集中する傾向が見られるので、同じ電極内の他の箇所に存在する、比較的小さなリークを生ずる小転位を検出することが困難になる。しかし、このような小転位の見落としを避けるために、ウエハ全面を１つの電極とせずに、小さな多数の小電極を形成する構成にした場合でも、今度は小電極の隙間に存在する転位を検出することができなくなる。しかも、酸化膜のリーク電流によるエミッション発光は非常に弱いので、現在の技術では、測定に時間がかかるだけでなく、局所観察を繰り返す必要があることが多い。さらに、この方法では、検査用プロセス中のプロセスに起因して発生する不良を誤って欠陥と判定してしまう問題がある。

本発明は、前述した点に鑑みなされたものであり、本発明の目的は、炭化珪素半導体ウエハプロセス中に追加されるウエハの転位検出工程について、追加によって実質的に増加する作業工数分を少なくするとともに、検出した転位箇所を含む半導体装置を、不良として排除するかまたは良品として救済する炭化珪素半導体ウエハ中の転位検出方法および炭化珪素半導体装置の製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、主面が（０００１）_Si面である炭化珪素半導体ウエハの前記主面を熱酸化して熱酸化膜を形成した後に多結晶シリコンを堆積し、転位に起因して前記熱酸化膜の対応する表面に生ずる凸部と該凸部に対応して形成されるヒロックのうち、該多結晶シリコン表面に出現するヒロックを転位とみなして、転位の有無の検出および転位有の場合の検出位置をパーティクル検査装置によって特定する転位検出工程を有し、前記炭化珪素半導体ウエハが、第１導電型の耐圧層と、該耐圧層の一方の主表面に選択的に設けられる第２導電型のボディー領域と、該ボディー領域の表面層に選択的に設けられる第１導電型のソース領域と、該ソース領域表面層と前記耐圧層の表面層とに挟まれる前記ボディー領域表面に絶縁膜を介して載置されるゲート電極と、前記ボディー領域表面と前記ソース領域表面に共通にオーム性接触する表面電極と、前記耐圧層の他方の主表面にオーム性接触する裏面電極とを形成する絶縁ゲート型半導体装置とし、表面を観察するために堆積される前記多結晶シリコンの少なくとも一部が、前記絶縁ゲート型半導体装置の一構成要素とする炭化珪素半導体装置の製造方法とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記多結晶シリコン表面にレーザー光を照射して、その散乱光像を画像処理することにより、前記転位の有無の検出および転位有の場合の検出位置を特定する特許請求の範囲の請求項１記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項３記載の発明によれば、表面を観察するために堆積される前記多結晶シリコンを熱酸化または窒化して得られる絶縁膜の少なくとも一部が、前記絶縁ゲート型半導体装置の一構成要素とする特許請求の範囲の請求項１または２記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項４記載の発明によれば、前記熱酸化により形成されるシリコン酸化膜の少なくとも一部が、前記絶縁ゲート型半導体装置の一構成要素とする特許請求の範囲の請求項３記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項５記載の発明によれば、前記ヒロックによる前記転位の有無の検出および転位有の場合の検出位置を特定する工程後、前記転位の検出位置に隣接する前記第１導電型耐圧層の表面層を第２導電型に転換する工程と、前記転位検出位置近傍の前記ボディー領域表面のゲート電極を除去する工程とを施す特許請求の範囲の請求項１記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項６記載の発明によれば、前記第１導電型耐圧層の表面層を第２導電型に転換する工程と前記ボディー領域表面のゲート電極を除去する工程の後に、新たに発生した転位を再度検出する工程を施す特許請求の範囲の請求項５記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項７記載の発明によれば、炭化珪素半導体装置がトレンチ型であって、前記転位の有無の検出および転位有の場合の検出位置を特定する工程後、検出位置を特定した転位の付近にはトレンチを含まないトレンチパターンでトレンチゲート構造を設ける工程を施す特許請求の範囲の請求項１記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項８記載の発明によれば、検出位置を特定した転位の付近にはトレンチを含まないトレンチパターンでトレンチゲート構造を設ける前記工程の後に、新たに発生した転位を再度検出する工程を有する特許請求の範囲の請求項７記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項９記載の発明によれば、前記炭化珪素ウエハ表面に形成される前記トレンチの平面形状が、炭化珪素半導体ウエハのオフ方向に平行な形状とする特許請求の範囲の請求項７記載の炭化珪素半導体装置の製造方法とする。

特許請求の範囲の請求項１０記載の発明によれば、前記炭化珪素半導体ウエハのオフ方向に平行な平面形状のトレンチを有する炭化珪素半導体装置が、前記炭化珪素半導体ウエハのオフ方向に平行な方向の長さよりも、前記炭化珪素半導体ウエハのオフ方向に垂直方向の長さのほうを長くする特許請求の範囲の請求項９記載の炭化珪素半導体装置の製造方法とする。

概ね（０００１）_Si面であるＳｉＣウエハを熱酸化し、熱酸化膜を除去すると、ＳｉＣウエハ上に、転位に対応して、直径０．５ミクロン程度以下、深さサブミクロン程度以下の浅いピットを生ずる。このピットは、小さく、浅すぎるため、そのままでは、巨視的手段による検出は不可能である。しかしながら、この熱酸化膜を除去せずに、その上に多結晶シリコンを堆積すると、異常成長によって、検出可能なサイズのヒロックが形成され、しかも、前記ウエハ内の転位と数、位置ともに対応することを見出した。このヒロックのサイズは、直径は０．５ミクロン程度であるが、高さも０．２〜０．５ミクロン程度とすることができ、この大きさであれば、ある種のパーティクル検査装置といった巨視的手段で検出することができる。たとえば、レーザー光の散乱光を検出すると、該ヒロックによる散漫散乱のために、数ミクロン程度のサイズにわたって、散乱光が見られるため、低い解像度でも、ヒロックを検出することができる。この方法であれば、巨視的手段でヒロックを検出するので、エミッション発光で検査する場合のように見落とす可能性は低い。さらに、熱酸化膜を形成し、その上に多結晶シリコンを形成する工程は、半導体装置を製造する工程に出現することが多い。このような工程にあっては、多結晶シリコンを形成した後、単にパーティクル検査装置によってヒロックを検出するだけで、転位の位置を特定できるので、簡便に実現することができる。この熱酸化膜ならびに多結晶シリコンは、それ自体、製造する半導体装置の一構成要素として機能するものであってもよいし、半導体装置の一構成要素を形成するために用いるものであってもよい。いずれの場合であっても、転位の位置を検出するためだけに追加の熱酸化工程ならびに多結晶シリコン堆積工程およびその除去工程を追加する必要はない。このようにして、ヒロックが検出されれば、たとえば、ヒロックを含む半導体装置を不良品としてスクリーニングして排除することができる。さらに、本発明では、前述のように、ヒロックを含む半導体装置を不良品としてスクリーニングして排除するだけでなく、不良箇所を非機能領域化して半導体特性への悪影響を小さくすることにより、不良品として排除されるものを良品として救済することも含まれる。なお、熱酸化前ならびに多結晶シリコン堆積前に、ウエハ上にパーティクル等が存在する場合にもヒロックを生じる場合がある。現在の半導体製造工程にあっては、このようなパーティクルの密度は現在市販されているＳｉＣウエハ中の転位密度に比べて非常に小さい。そして、このような箇所は、いずれにせよ不良箇所であるから、転位と同様にスクリーニングしてしまって差し支えない。

本発明によれば、炭化珪素半導体ウエハプロセス中に追加されるウエハの転位検出工程について、追加によって実質的に増加する作業工数分を少なくするとともに、検出した転位箇所を含む半導体装置を、簡単かつ高精度に不良として排除するかまたは良品として救済する炭化珪素半導体装置の製造方法を提供することができる。

実施例１および実施例２にかかるＤＭＯＳＦＥＴの要部断面図を示す。 実施例２において、ＪＦＥＴ領域９の一部をｐ型に転換した状態を示す平面図である。 実施例２において、ゲート電極１２の一部を取り去った状態を示す平面図である。 実施例３にかかる耐圧構造部の例の要部断面図を示す。 実施例３において、ガードリング領域２８ａのためのイオン注入を終えた直後の要部断面図を示す。 実施例３において、ガードリング領域２８ａならびに２８ｂのためのイオン注入を終えた直後の要部断面図を示す。 ＳｉＣウエハのエピタキシャル成長層における転位の伝播方向を示す平面図と断面図である。 実施例４にかかるトレンチ型ＭＯＳＦＥＴの要部断面図を示す。 実施例４にかかるトレンチ型ＭＯＳＦＥＴの変形の要部断面図を示す。 実施例４にかかるトレンチ型ＭＯＳＦＥＴの別の変形の要部断面図を示す。 表面に熱酸化膜と多結晶シリコンが形成された、転位を有するＳｉＣウエハのヒロック部分の拡大断面図である。

以下、本発明の縦型／トレンチ型絶縁ゲートＭＯＳ半導体装置について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

図１は、実施例１および実施例２にかかるＤＭＯＳＦＥＴの断面図を示す。図２は、実施例２において、ＪＦＥＴ領域９の一部をｐ型に転換した状態を示す平面図である。図３は、実施例２において、ゲート電極１２の一部を取り去った状態を示す平面図である。図４は、実施例３にかかる耐圧構造部の要部断面図を示す。図５は、実施例３において、ガードリング領域２８ａのためのイオン注入を終えた直後の要部断面図を示す。図６は、実施例３において、ガードリング領域２８ａならびに２８ｂのためのイオン注入を終えた直後の要部断面図を示す。図７は、ＳｉＣウエハのエピタキシャル成長層における転位の伝播方向を示し、（ａ）は転位を表面に投影した状態にしてＳｉＣウエハを上方からみた平面図、（ｂ）は転位を断面に投影した状態のＳｉＣウエハの断面図である。図８は、実施例４にかかるトレンチ型ＭＯＳＦＥＴの要部断面図を示す。図９は、実施例４にかかる、異なるトレンチ型ＭＯＳＦＥＴの要部断面図を示す。図１０は、実施例４にかかる、さらに異なるトレンチ型ＭＯＳＦＥＴの要部断面図を示す。図１１は、表面に熱酸化膜と多結晶シリコンが形成された、転位を有するＳｉＣウエハのヒロック部分の拡大断面図である。
（実施例１）
実施例１にかかる図１はＤＭＯＳＦＥＴのユニットセル（以降、単にセルということもある）の断面図を示す。高ド−プｎ型である４Ｈ−ＳｉＣの概ね（０００１）_Si面を主面（おもて面という）とするバルク基板１上に、ｎ型フィールドストッピング層２、低ド−プｎ型ドリフト層３が順次、たとえば、エピタキシャル成長により積層される。フィールドストッピング層２のドーピングは、たとえばドーピング密度で１×１０¹⁸ｃｍ^-3であり、膜厚はたとえば１μｍである。

ドリフト層３のドーピングならびに膜厚は、所望の耐圧によって決定すべき設計事項であるが、一例を挙げると、設計耐圧１．２ｋＶの場合、それぞれドーピング密度１×１０¹⁶ｃｍ^-3ならびに膜厚１３μｍである。ドリフト層３の表面層の一部にはｐ型ボディー領域５が形成されている。

ｐ型ボディー領域５のドーピングプロファイルは、所望の性能、特性（耐圧・閾値電圧等）によって、適宜設計すべきものであるが、たとえば、最深部でドーピング密度１０¹⁹ｃｍ^-3台、最表面でドーピング密度２×１０¹⁷ｃｍ^-3程度となる傾斜プロファイルであり、合計の深さがたとえば１μｍである。ｐ型ボディー領域５の表面層の一部には高ド−プのｎ型ソースコンタクト領域６および高ド−プのｐ型ボディーコンタクト領域７が形成される。

ソースコンタクト領域６と、ドリフト層３のうち隣接するボディー領域５に挟まれた表面層領域（ＪＦＥＴ領域９という）とに挟まれるボディー領域５の表面層部分はチャネルが形成されるチャネル形成部１３となる。このチャネル形成部１３の表面ならびにその近傍表面には、ゲート絶縁膜１１を介して高ド−プにリンをドープされた導電性多結晶シリコンからなるゲート電極１２が堆積によって載置されている。ゲート電極１２は、さらにこのゲート電極１２を覆う層間絶縁膜２１によって、その上部を覆うソース電極２３と絶縁されている。このソース電極２３は前記ソースコンタクト領域６およびボディーコンタクト領域７の各表面に共通にオーム性接触している。

バルク基板１の反対側の主面（裏面という）には、ドレイン電極２２がオーム性接触している。ドレイン電極２２とソース電極２３のうち、ＳｉＣウエハ表面と直接接触する金属膜界面は良好なオーム性接触を得るために、たとえば、ニッケルとチタンを順に積層した金属膜をＳｉＣウエハ表面と熱処理により反応させ、所定の合金状態にすることが好ましい。ドレイン電極２２とソース電極２３のその他の膜部分（前記ニッケルとチタンの上層に形成される膜部分）は、たとえばアルミニウム膜で構成する。

前記図１は、前述のように、ＤＭＯＳＦＥＴの中のユニットセルの断面図であるので、ゲート電極は１個のみ示してあるが、実際のＤＭＯＳＦＥＴにおいて、主電流の流れる活性領域には、ユニットセル（単位構造）が多数繰り返される。なお、前記図１においては、説明のため、図面上では細線となってしまうような個所を拡大して描いてあり、実際の寸法比とは異なっている。以降の図についても、同様である。また、同一の構成要素に対しては同一番号を付し、重複する要素については説明を省略する。

さらに、前記図１においては、チャネル形成部１３はボディー領域の一部でもあるので、その導電型はｐ型であるが、この部分あるいはその一部にあらかじめｎ型領域が設けられたいわゆる蓄積型ＭＯＳＦＥＴであってもよい。また、前記図１において、ｎ型とｐ型を入れ替えた構造も可能であるが、ＳｉＣウエハにあっては、電子のほうが、正孔よりも移動度が数倍高いので、通常は、主要なキャリアが電子であるほうが良好な特性となるため、前記図１のような導電型の積層構成にすることが好ましい。なお、実際のパワー半導体装置では、所望の耐圧を得るために、半導体装置（チップ）周辺部に何らかの電界緩和構造を必要とするが、これについては、後述の実施例３以降で説明する電界緩和構造が本実施例１にも適用できる。

このＤＭＯＳＦＥＴの製造方法を簡略に説明する。まず、ＳｉＣエピタキシャル成長により、ＳｉＣバルク基板１の上にフィールドストッピング層２とドリフト層３を順にＳｉＣエピタキシャル成長により積層したＳｉＣウエハを形成する。その後、前記エピタキシャル成長層表面にマスク材料となるＳｉＯ₂膜を形成し、適宜ＳｉＯ₂膜マスクパターンを形成する。ＳｉＣウエハを１μｍ程度エッチングして、マスク合わせ用マーカー（図１には図示せず）とする。

続いて、前記ＳｉＯ₂膜マスクパターンを用いて、ＳｉＣウエハをたとえば５００℃に加熱した状態で、ｐ型領域に対してはアルミニウム、ｎ型領域に対してはリンを、所定のプロファイルとなるようにイオン注入する（室温でイオン注入することを排除するものではない）。次に、ＳｉＣウエハをたとえばＡｒとＳｉＨ₄の混合雰囲気中で、１７００℃に加熱して、イオン注入したアルミニウムとリンを活性化させる（活性化アニールという）。この活性化アニールは、各ｐ、ｎ型領域および各プロファイル形成のためのイオン注入後にそれぞれ個別に行ってもよいし、最後にまとめて行ってもよいが、Ｓｉのウエハプロセスで行われているようにイオン注入の直前にスクリーン酸化を行う場合には、増速酸化によりイオン注入層がなくなってしまうので、この現象を避けるために、各イオン注入後に個別に行うのが好ましい。

次に、適切な雰囲気、たとえば１３００℃のＮ₂希釈のＮ₂Ｏ雰囲気で、所定の時間、ＳｉＣウエハを熱酸化して、所定の膜厚のゲート絶縁膜１１（この場合は、酸化膜であるので、ゲート酸化膜ともいう）を形成する。この膜厚は、ゲート駆動電圧と駆動電界強度に依存するが、たとえば５０ナノメートルとすることができる。続いて、Ｓｉのウエハプロセスと同様に、減圧ＣＶＤ法により、リンドープ多結晶シリコン１２を膜厚約０．４μｍ堆積する。図１１の拡大断面図に示すように、この際、ＳｉＣウエハ３表面に現れる転位６４に起因して、ゲート酸化膜１１の対応する表面に異常な凸部２４が生じるので、転位６４付近では多結晶シリコン表面にも異常成長によりヒロック（突起）２０が形成される。その大きさは、多結晶シリコン膜１２上で、たとえば直径０．５μｍ、高さ０．３μｍ程度である。このヒロック２０は、転位６４に対して、転位が走る傾斜角に付随するわずかな位置ズレはあるもののほぼ１対１に対応して多結晶シリコン表面に出現する。以下、ＳｉＣウエハ表面の転位６４に対応して、多結晶シリコン１２表面にヒロック２０が出現する現象の根拠または理由について、推測を交えて以下説明する。

ＳｉＣウエハの表面を熱酸化する場合、平坦な正常ＳｉＣウエハ表面に対して、転位部分の表面では応力により酸化速度が速くなるので、酸化膜１１表面では、転位６４とその近傍に対応する位置で酸化膜１１が厚くなって盛り上がりができる（Ｓｉと同様に、ＳｉＣもＳｉＯ₂になると体積が膨張することも一因）。続いて、多結晶シリコン１２をＳｉウエハプロセスと同様の堆積条件で形成する。多結晶シリコン１２の堆積時には、通常、平坦な酸化膜１１表面に沿って（１１１）面を配向させる。しかし、転位６４の近傍では前述のように酸化膜１１が局部的に厚くなっている（少し盛り上がっている）ので、（１１１）面以外の結晶面が出てしまう。Ｓｉ結晶成長の一般的な理論によれば、（１１１）面が成長速度が最も遅いので、転位の近くだけ多結晶シリコンの成長速度が速くなり盛り上がる。したがって、多結晶シリコン１２の表面で、転位６４に対応する位置にヒロックができると考えられる。

その後、レーザー光の散乱光を検出する方式のパーティクル検査装置（市販のもの）により、ヒロックの位置を検出し記録しておく。必ずしも正確な位置を記録する必要はなく、どの半導体装置に存在するかが分かる程度でよいので、画像処理に適するように解像度を下げることができる。前述の大きさ程度のヒロックであれば、比較的容易に検出できる。画像処理により、所定の個数、たとえば１個以上のヒロックを有する半導体装置（チップ）を不良品とする。もし、ウエハ内で所望の良品率が得られない場合、この時点で処理を中止してもよい。

次に、Ｓｉのウエハプロセスと同様に、活性化アニールによってリンを活性化した後、多結晶シリコンをパターニングする。続いて、ＰＳＧ（Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ以下同様）の堆積およびリフローを行い、ＰＳＧにソース電極用のコンタクトホールを設ける。その後、おもて面にニッケルとチタンを成膜し、パターニングする。続いて、おもて面をレジストで保護し、Ｓｉのウエハプロセスと同様に（順番は大幅に異なるが）、裏面の堆積物を除去した後、バッファードフッ酸に浸して裏面の酸化膜を除去する。ニッケルとチタンを成膜し、必要に応じてパターニングする。

おもて面のレジストを除去した後、たとえばＡｒ雰囲気中でたとえば１０００℃の熱処理を行って、ＳｉＣウエハとニッケル・チタンとの間でオーム性接触を得る。Ｓｉのウエハプロセスと同様に、ＰＳＧにゲートパッド（図１には図示せず）用のコンタクトホールを設け、おもて面にＡｌをスパッタ成膜した後パターニングする。必要に応じて、追加の熱処理を行って、ＳｉＣウエハ中に半導体装置を完成させる。

完成した半導体装置は、多少ヒロックを検出したものであっても、短時間であれば、動作するものが多数見られた。しかし、信頼性を見るための加速試験を行うと、ヒロックを検出した半導体装置の多くは、ヒロックを１つも検出しなかった半導体装置に比べて、明らかに短時間でゲート絶縁膜１１が破壊する結果が得られた。この結果から、ヒロックを検出した位置の半導体装置は、その信頼性に問題のあることが判明した。

以上説明した実施例１にかかるウエハプロセス工程について、従来のＤＭＯＳＦＥＴ製造工程に追加される転位検出工程の内、実質的に増加する作業分は、多結晶シリコンを堆積した後の、パーティクル検査装置を使ってヒロックの位置を検出する作業分のみである。すなわち、本実施例１によれば、ＳｉＣウエハ中の転位を、ウエハプロセス中において、簡便に（ヒロックという形で）検出することができるとともに、前記パーティクル検査装置に記録された検出データおよび位置データに基づいて不良品を除去するスクリーニング工程をウエハへのマーキングなどにより、容易にウエハプロセスに取り入れ易くすることに役立てることができる。
（実施例２）
前述の実施例１のようなスクリーニングは、半導体装置（チップ）サイズが小さい場合には有効であるが、半導体装置（チップ）サイズが大きくなると、現在の通常の転位密度レベルがそれなりに高いので、全く歩留まりが得られないことが多く見られる。たとえば、活性領域が約１００μｍ角のＳｉＣ製ＤＭＯＳＦＥＴの場合、前記実施例１のように転位を検出して不良とされた半導体装置をスクリーニングした際の歩留まりは、ウエハにより個体差もあるが、たとえば３０〜４０％程度である。これに対して、活性領域が約３００μｍ角のＳｉＣ製ＤＭＯＳＦＥＴの場合、前述と同程度の転位密度レベル品質のＳｉＣウエハであっても、歩留まりはほぼ０％である。

そこで、本実施例２では、前記実施例１のようにヒロックという形で転位が検出された半導体装置（チップ）を不良としてスクリーニングするだけでなく、さらに、転位が検出された半導体装置（チップ）を良品とするための救済的なプロセスを行なう。この救済プロセスを適用する具体例について以下説明する。この実施例２にかかるＳｉＣ製ＤＭＯＳＦＥＴの要部断面図は、実施例１と同じ図１である。実施例２の特徴は、転位が存在する付近のユニットセルのゲート絶縁膜１１には本来、他の場所と同等に印加されるはずの電界が、そもそも印加されないようにセルのゲート電極１２を加工することである。具体的には、転位が存在する付近のセルのゲート電極のみを部分的に除去する加工である。単純にゲート電極１２を除去すると、オフ状態のときに印加される高電圧のために、チャネル形成部１３が反転してしまい、低い印加電圧で導通してしまう問題を生ずる。そこで、六つのユニットセルの平面図である図２に示すように、ヒロック１９を検出して転位が存在する付近のセルでは、ｎ型ＪＦＥＴ領域９をｐ型のＪＦＥＴ領域５−１に転換して、チャネル形成部１３に高電圧が及ばないようにする必要がある。しかし、このようなｐ型への転換を行うと、その分、電流に寄与する有効なセルが少なくなり電流容量が減少するというデメリットが付随する。そこで、いくつかのセルに転位が検出された場合でも、あらかじめ所定の電流容量が所望の歩留まりで得られるように、半導体装置の設計段階では、大きい目の電流容量となるように設計しておくことが好ましい。

このように、転位検出セルのゲート電極の除去とセルのＪＦＥＴ領域のｐ型化とにより、半導体装置（チップ）としては、転位を含んでいても、その部分のセルのみを殺して非機能化しておけば、その分電流容量は少なくなるが、特性への悪影響を回避して良品の半導体装置（チップ）とすることができる。また、前述のようなｐ型への転換を行う検出ヒロックの個数をあらかじめ定めておくのであれば、その数よりもヒロックの個数が少ない場合には、ヒロックを検出しなかった正常セルの一部に、同様の処置を行うことにより、製造される半導体装置内の実際に動作するセルの数を揃えることができ、特性ばらつきの低減につながる。

この実施例２の方法は電流容量が大きく、半導体装置面積の大きい半導体装置の場合に特に有効性が高い。ところで、ゲート電極１２の一部を取り去ると、ゲート電極１２が半導体装置内で寸断される可能性がある。したがって、セルの配置としては、ゲート電極１２が網目状となるような配置が好ましい。たとえば、格子状のゲート電極１２とする。

本実施例２におけるＤＭＯＳＦＥＴの製造工程は、途中までは実施例１と同じであるが、多結晶シリコンを堆積し、パーティクル検査装置によりヒロックを検出する前後の工程が異なる。実施例２では、多結晶シリコンの膜厚を、予め１μｍ程度に増加しておく。この膜厚は、後でたとえば熱酸化してイオン注入マスクに転用する際に必要な膜厚の、たとえば半分程度となるようにするのがよい。ヒロックの検出位置精度は、救済工程を施す領域を決定するのに必要な程度であり、たとえば２〜５μｍ程度でよい。実際には、画像処理のために、測定精度はもう少し必要であろう。ヒロックを検出したウエハについては、多結晶シリコンを熱酸化（または、酸窒化、窒化でもよい）して、ＳｉＯ₂（または、ＳｉＯＮ、ＳｉＮ）膜に転換する。その後、ヒロックが検出された付近のＪＦＥＴ領域９にｐ型化のためのイオン注入ができるように前記転換したＳｉＯ₂膜をパターニングし、ボディー領域５と同様にイオン注入する。マスクとして、多結晶シリコンのまま用いることを排除するものではないが、ＳｉＯ₂膜に転換することで、注入イオンに対するマスク効果を増加させることができるので、多結晶シリコンの膜厚を少なくすることができる利点がある。こうすることで、ヒロックを検出した付近のＪＦＥＴ領域９はｐ型であるボディー領域５の一部となり、チャネル形成部１３には高電圧が及ばない。この後ＳｉＯ₂膜を除去した状態における平面図が前記図２である。図２では、○印で示すヒロック検出位置１９は、ボディー領域５のうち、将来ゲート電極１２と対向させる予定であった部分（チャネル形成部１３）である。ヒロック検出位置１９に、隣接するＪＦＥＴ領域９をｐ型に転換して、ボディー領域の一部（図中５−１）とする。ＳｉＯ₂膜を除去した後、活性化アニールを行い、ゲート酸化膜１１と多結晶シリコンを形成し直して救済工程を完了する。

前記救済工程中に、イオン注入と活性化アニールによって再び転位を生ずる可能性があるので、ヒロックの検査は再度行い、ヒロックが再度発生した場合は、実施例１のようにスクリーニングするか、再度本実施例２のように救済工程を施すのが好ましい。以後の工程は、多結晶シリコンをパターニングする際に、最初にヒロックが検出された付近では、ゲート電極１２となるべき部分の多結晶シリコンを除去すること以外は、実施例１と同様である。ゲート電極１２をパターニングした後の状態における、前記図２と同じ位置の平面図を図３に示す。ゲート電極１２の下層にはゲート酸化膜１１が存在するので、それよりも下に位置する構成要素は、破線で外形を示してある。図３に示すように、本来、左右両端のセルのように、ゲート電極１２は図３の図面の上下のセルにまたがるように形成されるが、ヒロック検出位置１９に対応する中央部分では、上下のセルにまたがる部分のゲート電極１２が除去されている。

ところで、前述の救済工程においては、各ウエハプロセスに対して、それぞれ対応するフォトリソグラフィーを２回（ＪＦＥＴ領域９へのイオン注入用とゲート電極１２用との各パターニング）行う必要がある。ステッパー露光においては、前述のようなウエハ毎にマスクパターンが変わって確定されないマスクパターンを必要とするフォトリソグラフィーは非現実的と思われるが、たとえば電子線直接露光やレーザー光直接露光を用いれば、ウエハごとにパターンを変更することができるので、比較的容易に実現できる。なお、ステッパー露光であっても、レチクル上にいくつかのパターンのフィールドを用意できる場合には、ウエハまたはショットごとに使い分けることも可能である。この場合、救済効率が落ちるのと、電流容量の割にソース・ドレイン間静電容量が高くなるという欠点があるが、電子線直接露光ほど設備が高価ではなく、スループットも電子線直接露光よりは高いという利点もある。活性領域が約３００μｍ角の半導体装置（チップ）において、１半導体装置（チップ）あたり５個までのヒロック検出部について、前述のような救済工程を行った場合、歩留まりは約１０％に向上した。同様にして、１半導体装置（チップ）あたり１０個までのヒロック検出部について上記のような救済工程を行った場合、歩留まりは約７０％に向上した。１半導体装置あたり１０箇所というと、すこぶる多数に思われるかもしれないが、セルピッチが１２μｍである場合、１つの半導体装置（チップ）には６２５個のセルがあるため、現実に救済工程を施されているセルは、全体の１．６％程度に過ぎない。

以上、説明したように、本実施例２によれば、ヒロックという形で検出した転位付近に存在するセルに救済工程を施すので、転位密度が高い場合でも、大面積の半導体装置（チップ）を高い歩留まりで得ることができる。また、救済工程の最中に転位を新たに発生させる可能性がある場合に、新たに発生した転位を検出し、さらに前述の救済工程を加えるようにすることができる。
（実施例３）
実施例３は、パワー半導体装置の中央部にあって主電流の流れる活性領域の周囲を取り囲む周辺部に位置する耐圧構造部を形成するために、ヒロックの検出工程を終えた多結晶シリコンを用いる製造方法を特徴とする。一般に、パワー半導体装置にあっては、所望の耐圧を得るために、適切な耐圧構造部を形成する必要がある。この耐圧構造部の断面図を図４に示す。前記実施例１および２と同様の構成要素については、同じ番号を付して重複する説明を省略する。図４は図面に向かって左側は半導体装置（チップ）の端部であり、右側はセルの集合体である活性領域のある中央方向である。ｎ型ドリフト層３の表面の一部に、ド−ピング量が異なる複数のｐ型ガードリング領域２８ａ、２８ｂが設けられている。

本実施例３においては、セル側から順にド−ピング量が低くなる２段のｐ型ガードリング領域２８ａ、２８ｂが設けられている。これらの領域の各ド−ピング量（ドーズ量）および領域の幅（半導体装置の平面において、セル側から半導体装置端部に向かう方向の幅）は、所望の耐圧および許容される製造余裕に基づいて変えられるべき、いわゆる設計事項である。一例を挙げると、たとえば、１．２ｋＶ耐圧の場合、ガードリング領域２８ａは、たとえば、幅２５μｍ、ドーズ量４．８×１０¹³ｃｍ^-2、ガードリング領域２８ｂは、たとえば、幅２５μｍ、ドーズ量１．６×１０¹³ｃｍ^-2とする。ガードリング領域は２段に限られるものではなく、さらに多段としてもよい。

ガードリング領域２８ａ、２８ｂの外側（チップの端部側）には、空乏層が延びすぎて半導体装置端部に達して耐圧劣化することを防止するためのｎ型チャネルカット領域２７が設けられる。耐圧構造部の表面は保護絶縁膜２９で覆われている。セル部の構造は、どのようなものであってもよいが、簡単のため、実施例１および２に示したＤＭＯＳＦＥＴを例にとって説明を続ける。

この耐圧構造部の製造方法を説明する。まず、バルク基板１にｎ型フィールドストッピング層２、低ド−プｎ型ドリフト層３などを、たとえば、エピタキシャル成長により積層してＳｉＣウエハを形成する。このウエハにマスクパターン合わせ用のマーカー（図４には図示せず）と各セル部を構成するボディー領域５、ソースコンタクト領域６、ボディーコンタクト領域７などを形成するためのイオン注入領域ならびにチャネルカット領域２７を形成する。

次に、前記ＳｉＣウエハを適切な条件、たとえば１２００℃のウェット雰囲気で２時間、熱酸化して、厚さ５０ｎｍ程度の熱酸化膜２９−１をウエハのおもて面全面に形成する。形成された熱酸化膜上に、実施例１あるいは２と同様に、多結晶シリコン１８を堆積した後、ヒロックの検出を行い、ヒロックが検出された箇所に対して前述のスクリーニングあるいは救済工程を施す。

ただし、実施例１のようにスクリーニングする場合は、多結晶シリコン１８の膜厚を、たとえば１μｍ程度に厚くしておく。この厚さは、次のイオン注入において、十分なマスク効果を有するものとする必要がある。ガードリング領域２８ａ形成のための開口マスクを用いて、多結晶シリコン１８を選択的エッチングする。残った多結晶シリコン１８をマスクとして、ガードリング領域２８ａ形成のためのイオン注入を行う。このときのドーズ量は、ガードリング領域２８ａに必要なドーズ量から、ガードリング領域２８ｂに必要なドーズ量を差し引いたドーズ量とする。たとえば、前記の例では、ドーズ量を（ガードリング領域２８ａのドーズ量４．８×１０¹³ｃｍ^-2）−（ガードリング領域２８ｂのドーズ量１．６×１０¹³ｃｍ^-2）＝３．２×１０¹³ｃｍ^-2とする。この工程が終了した状態を、図５の耐圧構造部の断面図に示す。

同様に、ガードリング領域２８ｂの形成のための開口用マスクを用いて、多結晶シリコン１８をさらに選択的エッチングする。残った多結晶シリコン１８をマスクとして、ガードリング領域２８ａとガードリング領域２８ｂの形成のためのイオン注入を行う。この工程が終了した状態を図６の耐圧構造部の断面図に示す。もし、ガードリングの段数がさらに多い場合は、同様の工程を繰り返せばよい。

ガードリング領域形成のためのイオン注入が終了したら、多結晶シリコン１８と熱酸化膜２９−１を除去し、前記イオン注入領域に対する活性化アニールを行う。この活性化アニールには、１５００〜１８００℃もの高温が必要であるので、ＳｉＯ₂膜や多結晶シリコンは、あらかじめ除去しなければならない。その後、実施例１および２と同様に、ゲート絶縁膜、ゲート電極、その他ＭＯＳＦＥＴに必要な構造を形成する。

以上、説明したように、本実施例３によれば、各ガードリング領域形成のためのマスク材料である多結晶シリコンの堆積および除去の工程と、ウエハプロセスにおいてヒロックという形で転位を検出するための多結晶シリコンの堆積および除去の工程とを共通にすることにより、従来の通常のウエハプロセスに転位検出工程を追加する場合にも、実質的な作業増加分を少なくすることができる。
（実施例４）
実施例４にかかるトレンチ型ＳｉＣ製ＭＯＳＦＥＴを図８の要部断面図に示す、トレンチ型ＭＯＳＦＥＴは、ＤＭＯＳＦＥＴにおけるＪＦＥＴ領域がないので、その分、導通損失、すなわちオン抵抗を低減できる利点がある。図８のトレンチ型ＳｉＣ製ＭＯＳＦＥＴは、高ド−プのｎ型４Ｈ−ＳｉＣ（０００１）_Si面を主表面（おもて面）とするバルク基板１上に、エピタキシャル成長によりそれぞれ形成される高ド−プのｎ型であるフィールドストッピング層２、低ド−プのｎ型であるドリフト層３、ｎ型である電流広がり層４、ｐ型であるボディー領域５などを備えている。

ボディー領域５の表面の一部には、高ド−プのｎ型であるソース拡張領域６−１と、さらに高ド−プのｎ型であるソースコンタクト領域６を有している。ソースコンタクト領域６の表面から前記ソース拡張領域６−１、前記ボディー領域５、前記電流広がり層４を貫いてドリフト層３に達するトレンチ１０を備えている。このトレンチ１０の壁面のうち、ボディー領域５およびボディー領域５に近接するソース拡張領域６−１部分ならびに電流広がり層４に接する部分には、ゲート酸化膜１１を介して、ゲート電極１２が設けられている。

トレンチ１０のうち、ゲート電極１２より上方ならびにソース拡張領域６−１、ソースコンタクト領域６の表面の一部にそれぞれ接する層間絶縁膜２１が形成されている。ソースコンタクト領域６の主表面側にはソース電極２３がオーム性接触しており、さらに、このソース電極２３は層間絶縁膜２１の上を覆って、隣接するセルのソースコンタクト領域６の主表面とオーム性接触している。前記ソース電極２３のうち一部は、ボディー領域５の表面に形成される高ド−プのｐ型であるボディーコンタクト領域７とオーム性接触している。バルク基板１の裏面には、ドレイン電極２２が設けられている。

図８では、ボディーコンタクト領域７の厚さはソースコンタクト領域６の厚さと同程度に描いてあるが、ソース拡張領域６−１をイオン注入で形成する際に、隣接するソース拡張領域６−１にはさまれたボディー領域５の抵抗が増加し、ボディー領域５の電位が不安定になる場合がある。そこで、可能であれば、ボディーコンタクト領域７の下に、ソース拡張領域６−１と同程度の深さまで、アルミニウムかホウ素をイオン注入して、抵抗を低減しておくのが好ましい（図示せず）。

各領域の厚さおよびドーピングは、所望の性能に応じて、適宜決定すべき設計事項である。一例を挙げると、耐圧１．２ｋＶの場合、たとえば、フィールドストッピング層２はドナー密度０．５〜１０×１０¹⁷ｃｍ^-3で膜厚約２μｍ、ドリフト層３はドナー密度１×１０¹⁶ｃｍ^-3で膜厚約１３μｍ、電流広がり層４はドナー密度１×１０¹⁷ｃｍ^-3で膜厚約０．４μｍ、ｐ型ボディー領域５はアクセプタ密度２×１０¹⁷ｃｍ^-3で膜厚約２．３μｍ（表面からボディー領域５の下端までの深さ）とする。

セルピッチおよびトレンチの幅は、ウエハプロセス中の各種プロセスの精度にも依存するが、たとえば、セルピッチが８μｍ、トレンチ幅が１μｍである。フィールドストッピング層２および電流広がり層４は、必ずしも存在しなくてもよい。ＳｉＣバルク基板１の品質は必ずしも十分ではないので、フィールドストッピング層２が存在すれば、逆方向電圧印加時に空乏層がドリフト層３全体に広がっても、その端部での高電界がバルク基板１に印加されないので、バルク基板品質の低さに起因して絶縁破壊するのを抑制できて、好ましい。

なお、フィールドストッピング層２が存在しない場合は、以下の説明でフィールドストッピング層２とあるのは、バルク基板１の上端部分と読み替えればよい。ドリフト層３は比較的高抵抗であるので、オン状態において、トレンチ１０の側壁面である、ボディー領域５とゲート絶縁膜１１の界面を流れる電流が、ドリフト層３のうちトレンチ１０の付近のみを流れることで、電流集中によるオン抵抗の増大を招く可能性がある。しかし、電流広がり層４が存在すれば、電流はドリフト層３の広い領域に広がって流れるので、電流集中によるオン抵抗の増大を抑制できて、好ましい。なお、電流広がり層４が存在しない場合は、以下の説明で電流広がり層４とあるのは、ドリフト層３の上端部分と読み替えればよい。

図８においては、ゲート電極は１個のみ示してあるが、実用的な半導体装置の活性領域においては、多くのユニットセルが繰り返されるのは、実施例１と同様である。また、以下説明するトレンチ型ＭＯＳＦＥＴでは、本発明を説明する上で、耐圧構造部は特に関係しないので、説明を省略する。もちろん、実施例３に例示したように、耐圧構造部を形成する前後で本発明を適用することにしてもよい。

ところで、ＳｉＣウエハで、バルク基板１上に形成されるエピタキシャル成長層においては、図７に示すように、転位の伝播方向に、一定の傾向のあることが知られている。ＳｉＣエピタキシャル成長層６１中で、貫通螺旋転位、貫通刃状転位６２と基底面転位６３とは、オフ方向に平行に伝播しやすく、かつ互いに逆向きに伝播しやすい。したがって、トレンチ１０は、その平面形状を直線状とした場合、長手方向を前記オフ方向に平行に向ける（図８では、オフ方向が紙面垂直方向となる）ように配置すると、ゲート絶縁膜１１に転位が接触する可能性が最低限にとどめられる。ちなみに、ＳｉＣエピタキシャル成長層６１の表面と基底面転位６３とのなす角θは、オフ角に等しい。

以上の説明によれば、トレンチ型ＭＯＳＦＥＴにおいては、転位による絶縁膜信頼性劣化の問題はないように思われる。しかし実際には、ゲート絶縁膜１１以外の場所で、問題を生じる可能性がある。たとえば、図８のままでは、トレンチ１０の底部の絶縁膜に過大な電界が印加されて、破壊する問題が知られている。

そこで、トレンチ１０の底部を適切に保護する必要がある。よく知られているのは、図９に示すように、トレンチ１０の底部に、埋め込みｐ型領域８を設けるものであるが、この場合、埋め込みｐ型領域８の周りに、ＤＭＯＳＦＥＴのＪＦＥＴ領域と同様の部分が生ずるので、セルピッチを縮小してセル密度を高くするほど、導通損失（オン抵抗）が増大する問題がある。

その対策として、図１０に示すように、トレンチ１０を少なくともフィールドストッピング層２に達する深さとして、ゲート電極１２より下方には埋め込み絶縁膜１５を埋め込む構造が知られている。この構造であれば、ＪＦＥＴ領域は生じず、なおかつ、電磁気学的法則によって、埋め込み絶縁膜１５にはドリフト層３と同程度の電界しか印加されないので、過大な電界によって埋め込み絶縁膜１５が破壊する心配はない。

しかし、前記図９および前記図１０のいずれのトレンチゲート構造でも、トレンチ１０の底部のゲート電極１２直下の絶縁膜（図１０の場合は、埋め込み絶縁膜１５に相当）１１には、ドリフト層３とほぼ同程度の電界が印加されることは避けられない。ＳｉＣを用いた場合、その電界は２．５ＭＶ／ｃｍ程度であり、オン状態でゲート絶縁膜１１に印加される電界とほぼ同等である。したがって、ゲート電極１２直下の絶縁膜１１または１５に転位が接触すると、ゲート絶縁膜１１と同様に、信頼性が問題となる。したがって、トレンチ型ＭＯＳＦＥＴの場合でも、本発明を適用する意味があり、本発明の効果が得られる。

このトレンチ型ＭＯＳＦＥＴの製造方法を図８を中心に図９と図１０とを合わせて参照して、以下詳細に説明する。まず、図８に示すように、エピタキシャル成長により、バルク基板１の上にフィールドストッピング層２、ドリフト層３、電流広がり層４、ボディー領域５を順に形成する。その後、適宜パターニングされたマスク材料、たとえばＳｉＯ₂膜をマスクに用いて、ＳｉＣウエハを１μｍ程度エッチングして、マスク合わせ用マーカー（図８〜図１０には図示せず）とする。

続いて、ＳｉＣウエハを適切な条件、たとえば１２００℃のウェット雰囲気で２時間、熱酸化して、厚さ５０ｎｍ程度の熱酸化膜をＳｉＣウエハのおもて面全面に形成する。形成された熱酸化膜上に、前記実施例１〜３と同様に、多結晶シリコンを堆積した後、ヒロックの検出を行う。なお、この際の多結晶シリコンの厚さは、後でたとえば熱酸化してイオン注入マスクに転用する際に必要な膜厚の、たとえば半分程度となるようにするのがよい。この時点でヒロックを検出しておく必要のある理由は、トレンチ１０はソースコンタクト領域６を貫いて形成されるが、ソースコンタクト領域６を形成するために高ドーズのイオン注入と活性化アニールを行うと、それによって、新たに高密度の転位が発生することが多いため、トレンチ１０の底面（および長手方向の両端）に接触する転位を正常に検出できなくなる惧れがあるためである。

本実施例４においては、直線状のトレンチ１０を形成する予定の部分およびその延長部で転位が伝播するおそれのある範囲にヒロックを検出した場合に、スクリーニングするか、後で説明するように救済工程の対象とする。なお、ＳｉＣウエハのエピタキシャル成長層における転位の伝播方向を示す前記図７から明らかなように、市販されている４〜８度オフ基板をバルク基板１として用いる場合、バルク基板１上に形成されるＳｉＣエピタキシャル層においては、基底面転位のほうが、貫通螺旋転位および貫通刃状転位よりも伝播範囲が広い。目安として、トレンチ１０の長手方向の両側に、トレンチ１０の深さ÷ｔａｎθ（ただし、θはオフ角）の範囲を検出対象とすればよい。

次に、前記多結晶シリコンを熱酸化して、ＳｉＯ₂（実施例２の救済工程と同様、酸窒化によるＳｉＯＮ、窒化によるＳｉＮでもよいし、多結晶シリコンのまま用いることを排除するものではない）膜に転換する。このＳｉＯ₂膜を適宜パターニングして、ボディーコンタクト領域７を形成するためのマスクとして用いる。この注入および活性化アニール条件は、前記実施例１と同様である。続いて、適宜パターニングされたマスク材料、たとえばＳｉＯ₂膜をマスクに用いて、イオン注入することにより、ソースコンタクト領域６とソース拡張領域６−１を形成する。この際、ソースコンタクト領域６は、良好なオーム性接触を得るために、リンを高ド−プ（たとえば１０²⁰ｃｍ^-3台）となるようにイオン注入する。

一方、ソース拡張領域６−１は、機能的には低抵抗のｎ型でありさえすればよいが、前述のようにイオン注入によって新たに転位を生じないようにという観点からはドーピングを制御しなければならない。このために、質量が小さく注入損傷の小さい窒素を用いるのが好ましいが、リンを用いても差し支えない。すなわち、転位を生じさせないようなドーズ量範囲で、できる限りドーズ量を高くするという観点とともに、注入速度を下げ、可能ならばウエハを加熱した状態（たとえば５００℃）で注入することが好ましい。後でゲート電極１２の上端がソースコンタクト領域６の下端よりも上にならないように、ソース拡張領域６−１は厚めにすることが望ましい。たとえば、窒素を最大７００ｋｅＶ（一般的な４００ｋｅＶ注入装置では、２価イオンを用いればよい）で注入した場合、注入深さは０．８μｍ強とすることができる。実質的に転位を生じない無難なドーズ量は、注入速度と加熱温度にもよるが、たとえば２．５×１０¹⁴ｃｍ^-2程度（ドーピング密度にして５×１０¹⁸ｃｍ^-3程度）である。

その後、マスクを除去し、活性化アニールを行う。次に、ウエハのおもて面にＳｉＯ₂膜を堆積する。その後、フォトリソグラフィーにより、トレンチ１０を形成するためのＳｉＯ₂膜マスクパターンを形成するためのレジストマスクを形成する。もし、ヒロックが検出され、救済の対象とするのであれば、単にその場所にトレンチを設けないようにすればよい。その方法として、たとえば電子線直接露光やレーザー光直接露光の場合は、単に該当するパターンを描画しなければよいということになる。

ところで、トレンチ１０はＳｉＣウエハ面における平面形状を直線状としているので、その直線状領域の１箇所でもヒロックが検出されると、そのトレンチ全部が形成されないことになる。したがって、同じ面積の半導体装置であれば、トレンチの長さは短目として、その分トレンチを多数設けるほうが、救済処置として形成されないこととなるトレンチの割合を減らすことができるので好ましい。さらに、トレンチ１０は、ＳｉＣウエハのオフ方向に沿っているから、この設計指針によれば、半導体装置の外形は、ＳｉＣウエハのオフ方向に平行な方向よりも垂直な方向に長い半導体装置が好ましいということになる。

本実施例４においては、１本のトレンチ１０を形成する予定の領域の付近に１つでもヒロックを検出すると、そのトレンチは形成されないことになるので、ヒロック位置検出の際の解像度は、それなりに高くする必要がある。たとえば、解像度を２μｍとする。この際、トレンチは隣接するピクセルにまたがる可能性があるので、実際には｛（２×ピクセル幅）×（トレンチ長さ＋２×トレンチ深さ÷ｔａｎθ）｝程度の面積の領域が、各トレンチに対するヒロック検出対象となる。なお、単にトレンチを設けないことに代えて、ゲートパッド（図８〜図１０には図示せず）から最初のヒロック検出位置の近く（前記と同様に、トレンチ深さ÷ｔａｎθ手前まで）までは、トレンチ１０を設けることにしてもよい。

トレンチ１０を形成するにあたり、図９のような場合には、所望の耐圧を得るために、トレンチ１０の深さを適切に制御しなければならない。図１０のような場合は、トレンチ１０はフィールドストッピング層２に届いていれば、理論上は耐圧が得られるが、バルク基板１に達してしまうと、バルク基板１内では基底面転位がランダムな方向に伝播しているため、本実施例４の方法によっては、スクリーニングすることも救済することもできないので、避けなければならない。したがって、フィールドストッピング層２を厚めにして、作製余裕を確保するのが好ましいが、同時に、トレンチ１０の深さの制御性も高いほうが好ましい。

トレンチ１０は、一般にドライエッチングにより形成されるが、その際の深さの制御性を高めるためには、シリコンにおけるトレンチ形成工程と同様に、トレンチ１０の幅の制御性を高める必要がある。市販のＳｉＣバルク基板は、基板に大きく不均一な反りがあり、基板面内での凹凸は最大１０〜３０μｍ以上にも達する。ステッパーの１ショット内に限っても、数μｍの凹凸が存在する。したがって、ステッパーのように焦点深度の浅い露光方法では、あまり微細な幅、たとえば１μｍ以下、を制御性よく形成することができない。この観点からは、焦点深度の深い電子線直接露光がトレンチ形成用レジストパターンを形成するための露光装置として適している。形成したレジストマスクを用いてＳｉＯ₂膜をパターニングし、次に、パターニングしたＳｉＯ₂膜をマスクにしてＳｉＣウエハをドライエッチングしてトレンチ１０を形成する。

もし、図９のように埋め込みｐ型領域８を設けるのであれば、トレンチ側壁を適切に保護した後、イオン注入と活性化アニールを行う。このとき、トレンチ内表面性状を改善するための熱処理を行うと、トレンチ内面に尖角形状部がなくなると同時に、活性化アニールも行われるので、好ましい。この処理に代えて、図１０のようにフィールドストッピング層２に届くトレンチ１０を形成する場合は、たとえば、埋め込み絶縁膜１５を形成する。この場合も、埋め込み絶縁膜１５を形成する前に、主としてフォトリソグラフィー工程に起因して生じるトレンチ１０側壁の凹凸を除去する意味で、前記トレンチ内表面性状の改善熱処理を行っておくのが好ましい。

続いて、シリコンプロセスと同様に、図８に示すように、ゲート絶縁膜１１、ゲート電極１２を形成する。ここで、前述のように、イオン注入によって新たな転位の発生を避けるためには、図８に示すように、ゲート電極１２の上端は、ソースコンタクト領域６の下端よりも上にならないようにすべきである。以後は、前記実施例１および実施例２と同様に、層間絶縁膜２１、ソース電極２３、ドレイン電極２２および図示しないゲートパッドを形成して、半導体装置を完成させる。

図９または図１０のいずれのトレンチゲート構造の場合でも、完成した半導体装置は、短時間であれば、多少ヒロックを検出して救済せずにそのままとした場合であっても、動作するものが多数見られた。しかし、信頼性を見るための加速試験を行うと、ヒロックを検出した非救済の半導体装置の多くは、ヒロックを１つも検出しなかった半導体装置に比べて、明らかに短時間でトレンチ１０底部の絶縁膜（図１０の場合は埋め込み絶縁膜１５）が破壊してしまい、実用にならなかった。

図１０の構造の場合において、救済工程を施した半導体装置の歩留まりについて説明する。活性領域の有効面積１ｍｍ²のトレンチ型ＭＯＳＦＥＴ半導体装置においては、たとえば、トレンチの長さ（すなわち、オフ方向の半導体装置のサイズ）を１０００μｍ、これに垂直方向の長さを１０００μｍとすることができる。しかし、このような半導体装置外形のデザインでは、１半導体装置中の全トレンチの最大２０％を救済することにしても、現状のＳｉＣウエハの品質（転位密度品質）レベルでは、ヒロックの検出頻度という意味での歩留まり（良品率）は、ほぼ０％であった。これに対して、トレンチの長さを４００μｍ、これに垂直方向の長さを２５００μｍとすると、歩留まりは約１５％に向上した。さらに、トレンチの長さを２５０μｍ、これに垂直方向の長さを４０００μｍとすると、歩留まりは約９０％に向上した。このように、トレンチの長さ、すなわち、オフ方向の半導体装置サイズよりも、これに垂直な長さが大きい半導体装置設計のほうが、歩留まりの点で有利である。

以上の工程のうち、従来のトレンチ型ＭＯＳＦＥＴ製造工程と異なるのは、ボディーコンタクト７のためのイオン注入用ＳｉＯ₂膜マスクを形成する工程が、単にＳｉＯ₂膜を堆積するのではなく、多結晶シリコンを堆積した後にパーティクル検査装置を用いて検査し、ヒロックの位置を検出してから、熱酸化するという工程に置き換わったのみである。すなわち、本実施例４によれば、ＳｉＣウエハ中の転位を、ウエハプロセス中において、簡便に（ヒロックという形で）検出することができるとともに、スクリーニングに役立てることができる。また、トレンチ形成時のフォトリソグラフィーをステッパーではなく電子線露光等で行うことにすれば、スクリーニングに代えて、著しく工程数を増大させることなく、救済工程を施すことができるので、転位密度が高い場合でも、大面積の半導体装置を高い歩留まりで得ることができる。

以上、説明した実施例は、あくまで例示であり、本発明の適用範囲は、以上説明した実施例に限定されない。とりわけ、前述の各実施例１〜４では主として転位によってゲート絶縁膜の信頼性が問題となるような半導体装置を取り上げているが、転位のために、ｐｎ接合やショットキー接合のリーク電流が増加することが明確となった場合、本発明を適用することによって、耐圧不良品をスクリーニングすることができるのは、当業者にとって明らかである。ｐｎダイオードやショットキーダイオードは、多結晶シリコンを構成要素として有しないが、前述の実施例３および４で述べたように、ヒロック検査の済んだ多結晶シリコンをそのまま、もしくはたとえば酸化することにより、たとえばマスク材料として用いることができるので、やはり、工程数を著しく増加させることなく、本発明の利点を享受できる。

１ バルク基板
２ フィールドストッピング層
３ ドリフト層
４ 電流広がり層
５ ボディー領域
５−１ ｐ型に転換されたＪＦＥＴ領域
６ ソースコンタクト領域
６−１ ソース拡張領域
７ ボディーコンタクト領域
８ 埋め込みｐ型領域
９ ＪＦＥＴ領域
１０ トレンチ
１１ ゲート絶縁膜、ゲート酸化膜、酸化膜
１２ ゲート電極
１３ チャネル形成部
１５ 埋め込み絶縁膜
１８ 多結晶シリコン
１９ ヒロック検出位置
２１ 層間絶縁膜
２２ ドレイン電極
２３ ソース電極
２４ 異常な凸部
２７ チャネルカット領域
２８ａ ガードリング領域
２８ｂ ガードリング領域
２９ 保護絶縁膜
２９−１熱酸化膜
６１ エピタキシャル成長層
６２ 貫通螺旋転位、貫通刃状転位
６３ 基底面転位

Claims (10)

1. 主面が（０００１）_Si面である炭化珪素半導体ウエハの前記主面を熱酸化して熱酸化膜を形成した後に多結晶シリコンを堆積し、転位に起因して前記熱酸化膜の対応する表面に生ずる凸部と該凸部に対応して形成されるヒロックのうち、該多結晶シリコン表面に出現するヒロックを転位とみなして、転位の有無の検出および転位有の場合の検出位置をパーティクル検査装置によって特定する転位検出工程を有し、前記炭化珪素半導体ウエハが、第１導電型の耐圧層と、該耐圧層の一方の主表面に選択的に設けられる第２導電型のボディー領域と、該ボディー領域の表面層に選択的に設けられる第１導電型のソース領域と、該ソース領域表面層と前記耐圧層の表面層とに挟まれる前記ボディー領域表面に絶縁膜を介して載置されるゲート電極と、前記ボディー領域表面と前記ソース領域表面に共通にオーム性接触する表面電極と、前記耐圧層の他方の主表面にオーム性接触する裏面電極とを形成する絶縁ゲート型半導体装置とし、表面を観察するために堆積される前記多結晶シリコンの少なくとも一部が、前記絶縁ゲート型半導体装置の一構成要素とすることを特徴とする炭化珪素半導体装置の製造方法。
2. 前記多結晶シリコン表面にレーザー光を照射して、その散乱光像を画像処理して前記ヒロックを検出することにより、前記転位の有無の検出および転位有の場合の検出位置を特定することを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。
3. 表面を観察するために堆積される前記多結晶シリコンを熱酸化または窒化して得られる絶縁膜の少なくとも一部が、前記絶縁ゲート型半導体装置の一構成要素とすることを特徴とする請求項１または２記載の炭化珪素半導体装置の製造方法。
4. 前記熱酸化により形成されるシリコン酸化膜の少なくとも一部が、前記絶縁ゲート型半導体装置の一構成要素とすることを特徴とする請求項３記載の炭化珪素半導体装置の製造方法。
5. 前記ヒロックによる前記転位の有無の検出および転位有の場合の検出位置を特定する工程後、前記転位の検出位置に隣接する前記第１導電型耐圧層の表面層を第２導電型に転換する工程と、前記転位検出位置近傍の前記ボディー領域表面のゲート電極を除去する工程とを施すことを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。
6. 前記第１導電型耐圧層の表面層を第２導電型に転換する工程と前記ボディー領域表面のゲート電極を除去する工程の後に、新たに発生した転位を再度検出する工程を施すことを特徴とする請求項５記載の炭化珪素半導体装置の製造方法。
7. 炭化珪素半導体装置がトレンチ型であって、前記ヒロックによる前記転位の有無の検出および転位有の場合の検出位置を特定する工程後、検出位置を特定した転位の付近にはトレンチを含まないトレンチパターンでトレンチゲート構造を設ける工程を施すことを特徴とする請求項１記載の炭化珪素半導体装置の製造方法。
8. 検出位置を特定した転位の付近にはトレンチを含まないトレンチパターンでトレンチゲート構造を設ける前記工程の後に、新たに発生した転位を再度検出する工程を有することを特徴とする請求項７記載の炭化珪素半導体装置の製造方法。
9. 前記炭化珪素ウエハ表面に形成される前記トレンチの平面形状が、炭化珪素半導体ウエハのオフ方向に平行な形状とすることを特徴とする請求項７記載の炭化珪素半導体装置の製造方法。
10. 前記炭化珪素半導体ウエハのオフ方向に平行な平面形状のトレンチを有する炭化珪素半導体装置が、前記炭化珪素半導体ウエハのオフ方向に平行な方向の長さよりも、前記炭化珪素半導体ウエハのオフ方向に垂直方向の長さのほうを長くすることを特徴とする請求項９記載の炭化珪素半導体装置の製造方法。