CN102804349A - 碳化硅半导体器件及其制造方法 - Google Patents

碳化硅半导体器件及其制造方法 Download PDF

Info

Publication number
CN102804349A
CN102804349A CN2011800100273A CN201180010027A CN102804349A CN 102804349 A CN102804349 A CN 102804349A CN 2011800100273 A CN2011800100273 A CN 2011800100273A CN 201180010027 A CN201180010027 A CN 201180010027A CN 102804349 A CN102804349 A CN 102804349A
Authority
CN
China
Prior art keywords
film
semiconductor device
dielectric film
heat treatment
oxidation
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011800100273A
Other languages
English (en)
Other versions
CN102804349B (zh
Inventor
日吉透
增田健良
和田圭司
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102804349A publication Critical patent/CN102804349A/zh
Application granted granted Critical
Publication of CN102804349B publication Critical patent/CN102804349B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8213—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using SiC technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Formation Of Insulating Films (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了具有包括沟道迁移率的优良电特性的碳化硅半导体器件及其制造方法。制造碳化硅半导体器件的方法包括：制备包含碳化硅的半导体膜的外延层形成步骤；在半导体膜的表面上形成氧化物膜的栅极绝缘膜形成步骤；在包含氮的气氛中，对其上形成有氧化物膜的半导体膜热处理的氮退火步骤；以及在氮退火步骤之后，在包含惰性气体的气氛中，对其上形成有氧化物膜的半导体膜执行后热处理步骤。后热处理步骤中采用的热处理温度（T2）高于氮退火步骤中采用的热处理温度（T1）且低于氧化物膜的熔点。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及碳化硅半导体器件及其制造方法，并且更具体地，涉及表现出优良电特性的碳化硅半导体器件和用于制造该碳化硅半导体器件的方法。
背景技术
现在正对使用碳化硅替代硅作为半导体材料的半导体器件进行积极的研究和开发。在碳化硅半导体器件之中，MOSFET尤为引人关注（参见例如日本专利特开No.2009-158933（下文中称作PTL1））。PTL1公开了在碳化硅衬底的表面上形成由碳化硅制成的外延膜并且此后在外延膜的表面上形成氧化物膜。此后，在含氮气氛中执行退火过程，并且进一步使用氩气作为气氛执行另一个退火过程。根据PTL1，可以执行这类过程以减小外延膜和氧化物膜之间的边界区域中的界面态密度，因而增大外延膜中的载流子迁移率。
引用列表
专利文献
PTL1：日本专利特开No.2009-158933
发明内容
技术问题
然而，关于在使用PTL 1中公开的方法形成的半导体器件中的诸如沟道迁移率的电特性，依据碳化硅的物理特性，电特性可以进一步增强。另外，根据半导体器件性能的增强，期望碳化硅半导体器件的电特性的进一步提高。
本发明致力于解决上述问题，并且本发明的目的在于提供一种具有诸如沟道迁移率的优良电特性的碳化硅半导体器件以及用于制造该碳化硅半导体器件的方法。
解决问题的方法
为了减小由碳化硅制成的半导体膜和氧化物膜之间的界面附近的界面态密度，本发明的发明人已研究了各种过程以完成本发明。具体地，作为减小由碳化硅制成的半导体膜和氧化物膜之间的界面附近的界面态密度的方法，可以如PTL 1公开地执行在含氮气氛中的热处理和随后在惰性气体中的后热处理，以将界面态密度减小到一定程度。本发明人已进一步考虑了执行后热处理的条件，从而新发现了可以将用于后热处理的热处理温度设定成高于在含氮气氛中的热处理温度，从而减小上述界面附近的界面态密度。基于这些发现，根据本发明的制造碳化硅半导体器件的方法包括以下步骤：制备由碳化硅制成的半导体膜；在半导体膜的表面上形成氧化物膜；在包含氮的气氛中，对其上形成有氧化物膜的半导体膜执行热处理；以及在执行热处理的步骤之后，在包含惰性气体的气氛中，对其上形成有氧化物膜的半导体膜执行后热处理。执行后热处理的步骤中的热处理温度高于在执行热处理的步骤中的热处理温度且低于氧化物膜的熔点。
另外，根据本发明的制造碳化硅半导体器件的方法包括以下步骤：制备由碳化硅制成的半导体膜；在半导体膜的表面上形成绝缘膜；在包含氮的气氛中，对其上形成有绝缘膜的半导体膜执行热处理；以及在执行热处理的步骤之后，对其上形成有绝缘膜的半导体膜执行后热处理。执行后热处理的步骤中的热处理温度高于在执行热处理的步骤中的热处理温度且低于绝缘膜的熔点。
另外，根据本发明的制造碳化硅半导体器件的方法包括以下步骤：制备由碳化硅制成的半导体膜；通过沉积法，在半导体膜的表面上形成绝缘膜；以及对其上形成有绝缘膜的半导体膜执行后热处理。执行后热处理的步骤中的热处理温度高于在形成绝缘膜的步骤中的处理温度且低于绝缘膜的熔点。
以此方式，相对于后热处理步骤中的热处理温度等于或低于包含氮的气氛（含氮气氛）中用于热处理的热处理温度的情况，半导体膜和氧化物膜（绝缘膜）之间的界面中的界面态密度可以减小。因此，半导体膜和氧化物膜之间的界面（半导体膜和绝缘膜之间的界面）中的载流子沟道迁移率可以提高，并且因此可以获得具有优良电特性的碳化硅半导体器件。虽然还没有精确阐明为何可以获得本发明这种效果的技术原因，但是认为该效果通过如下机制获得。通过在含氮气氛中的热处理（第一热处理）而在半导体膜和氧化物膜（绝缘膜）之间的界面中引入的氮之中，可以通过后热处理（第二热处理）重新活化具有未终止的悬挂键的氮，以致促进了悬挂键终止。假设在上述界面中存在的碳（C）原子是悬挂键来源之一。另一个可能的机制是第二热处理促进碳原子扩散。
为了证实以比第一热处理的热处理温度高的温度执行的第二热处理使界面态密度小于常规方法实现的界面态密度，将用于后热处理（第二热处理）的热处理温度的下限设定为用于第一热处理的热处理温度。为了防止氧化物膜或绝缘膜因后热处理而熔化，将用于后热处理的热处理温度的上限设定为小于氧化物膜（绝缘膜）的熔点。在（例如）氧化硅膜用作氧化物膜或绝缘膜的情况下，二氧化硅膜（SiO2）的熔点为大致1610℃（1883K）（参见2002年由ULAVC公司Ohmsha有限公司编辑的“Vacuum Handbook，New Edition”（《真空手册》新版）中的第113页的石英玻璃（SiO2）的熔点）。为了确保防止氧化硅膜熔化，优选地，将后热处理的热处理温度的上限设定为（例如）大致1500℃（SiO2的软化点约为1500℃（参见2002年由ULAVC公司Ohmsha有限公司编辑的“Vacuum Handbook，New Edition”（《真空手册》新版）中的第114页的石英玻璃（SiO2）的软化温度））。
使用上述制造碳化硅半导体器件的方法制造根据本发明的碳化硅半导体器件。由此获得的碳化硅半导体器件在半导体膜和氧化物膜或绝缘膜之间的界面附近具有减小的界面态密度。因此，在例如使用上述氧化物膜或绝缘膜作为栅极绝缘膜的碳化硅半导体器件中，沟道电阻分量与器件导通电阻之比可以减小。结果，可以实现具有高击穿电压和低损耗的碳化硅半导体器件。
本发明的有益效果
本发明可以提供一种具有减小的界面态密度和优良的电特性的碳化硅半导体器件。
附图说明
图1是示出根据本发明的半导体器件的第一实施例的示意性横截面图。
图2是示出用于制造图1所示的半导体器件的方法的流程图。
图3是示出在图2所示的用于制造半导体器件的方法中的氮退火步骤和后热处理步骤中的加热模式（heat pattern）的曲线图。
图4是示出图2所示制造方法中的步骤的示意性横截面图。
图5是示出图2所示制造方法中的步骤的示意性横截面图。
图6是示出根据本发明的半导体器件的第二实施例的示意性横截面图。
图7是示出用于制造图6所示的半导体器件的方法的示意性横截面图。
图8是示出用于制造图6所示的半导体器件的方法的示意性横截面图。
图9是示出图6所示的半导体器件的第二实施例的第一变形的示意性横截面图。
图10是示出图6所示的半导体器件的第二实施例的第二变形的示意性横截面图。
图11是示出图6所示的半导体器件的第二实施例的第三变形的示意性横截面图。
图12是示出根据本发明的半导体器件的第三实施例的示意性横截面图。
图13是示出用于制造图12所示的半导体器件的方法的流程图。
图14是为实验制备的样品的示意性平面图。
图15是沿着图14中的线XV-XV的示意性横截面图。
图16是用于在用于制造样品的方法中的加热处理的加热模式的曲线图。
图17是示出在界面态密度与相对于导带的能量之间关系的曲线图。
具体实施方式
下文中，将基于附图描述本发明的一些实施例。在附图中，用相同的附图标记表示相同或对应的组件，并且将不再重复对其的描述。
第一实施例
参照图1，将描述根据本发明的半导体器件的第一实施例。
图1所示的半导体器件1是用作碳化硅半导体器件的横向型MOSFET（金属氧化物-半导体场效应晶体管），并且包括由碳化硅（SiC）制成的衬底2、由碳化硅制成并形成在这个衬底2上的外延层3、由碳化硅制成并形成在这个外延层3上的p型层4、形成在p型层4的表面中使得它们彼此隔开的n+区5、6、位于这些n+区5、6之间的沟道区上用作栅极绝缘膜的氧化物膜8、形成在这个氧化物膜8上的栅电极10以及分别形成在n+区5和6上的源电极11和漏电极12。可以使用由SiC制成并且具有任意面取向和任意偏离角的衬底作为衬底2。例如，可以使用主表面是具有相对于面取向{0001}为大致53°的偏离角的{03-38}面的衬底作为衬底2。衬底2包含n型导电杂质。
由碳化硅制成并形成在衬底2上的外延层3是未掺杂层。在形成在这个外延层3上的p型层4中，包含表现出p型的导电杂质。另外，在n+区5、6中，注入表现出n型的导电杂质。形成氧化物膜7、8来覆盖这些p型层4和n+区5、6。在氧化物膜7、8中，在位于n+区5、6上的相应区域中形成开口。在这些开口中，形成分别电连接n+区5和6的源电极11和漏电极12。在用作栅极绝缘膜的氧化物膜8上，设置栅电极10。沟道长度Lg可以例如是大致100μm，该沟道长度Lg是n+区5和6之间的距离。另外，沟道宽度可以例如是上述沟道长度Lg的大致两倍大（大致200μm）。
对于图1所示的半导体器件，在氮退火过程之后执行的后热处理步骤中的热处理温度被设定成高于如本文之后描述的氮退火过程中的热处理温度，从而充分减小在用作半导体层的p型层4和氧化物膜8之间界面中的界面态密度。例如，使用氧氮化物作为包含氮的气氛。具体地，使用NO（一氧化氮）或N2O（一氧化二氮）作为气氛。结果，可以使具有沟道长度Lg的沟道区（p型层4中处于n+区5和6之间的区域）中的迁移率（沟道迁移率）足够大。
这个结果被视为是出于以下原因而获得的。具体地，在通过热氧化等形成氧化物膜8的情况下，在氧化物膜8和作为半导体层的p型层4之间的界面中形成多种界面态。如果这种状态保持不变，则沟道区中的沟道迁移率大大低于理论值。为了解决这个问题，在这个氧化物膜8和p型层4之间的界面区域中，如上所述通过本文之后描述的氮退火引入氮原子。另外，执行后热处理步骤，以重新活化通过氮退火而引入的氮原子并且促使悬挂键终止。此外，通过后热处理从界面中扩散可能形成悬挂键的碳原子，以减小界面中的碳原子密度。认为可以因此削弱上述界面态的影响，以增强沟道迁移率。在此，可以使用诸如氮化物膜、如氮化硅膜或氮氧化硅膜的任何绝缘膜替代用作栅极绝缘膜的上述氧化物膜8。
接下来，参照图2至图5，将给出根据本发明的半导体器件的第一实施例中的制造方法的描述。
首先，如图2中所示，执行衬底制备步骤（S10）。在这个步骤中，制备例如4H-SiC的n型衬底作为衬底2。可以采用任何面取向作为要制备的衬底的主表面的面取向。例如，可以使用其主表面是相对于（0001）面倾斜预定偏离角（例如，大致8°或更小）的面的衬底，或者可以制备其主表面例如具有{03-38}面的面取向的n型导电性的碳化硅衬底作为衬底2。例如，通过从其主表面是（0001）面的锭切出衬底使得暴露{03-38}面作为衬底主表面的方法，可以获得具有{03-38}面作为其主表面的这种衬底。
接着，执行外延层形成步骤（S20）。具体地，在衬底2上形成未掺杂碳化硅外延层3（参见图1）。
接着，执行注入步骤（S25）。具体地，首先，在外延层3中注入表现出p型导电性的导电杂质（例如，铝（Al）），从而形成p型层4（参见图1）。然后，注入表现出n型导电性的杂质，从而形成n+区5、6（参见图1）。例如，可以使用磷（P）作为表现出n型的导电杂质。当形成这些n+区5、6时，可以使用任何常规公知的方法。例如，在形成氧化物膜以覆盖p型层4的上表面之后，执行光刻和蚀刻，以在这个氧化物膜中形成开口，这些开口具有与要形成n+区5、6的区域的二维形状图案相同的二维形状图案。另外，使用图案化氧化物膜作为掩膜，以注入导电杂质。以此方式，可以形成上述n+区5、6。
此后，执行用于活化注入杂质的活化退火处理。对于这个活化退火处理，例如，可以使用加热温度为1700℃并且加热时间为30分钟的条件。
接着，如图2中所示，执行栅极绝缘膜形成步骤（S30）。具体地，在对n+区5、6和p型层4的上表面执行牺牲氧化法之后，形成用作栅极绝缘膜的氧化物膜7，如图4中所示。例如，氧化物膜7的厚度可以是40nm。例如，可以使用热氧化作为形成氧化物膜7的方法。例如，可以使用不低于1100℃且不高于1400℃的氧化温度以及诸如含氧的气氛或稀释的氧气氛的气氛作为热氧化处理的条件。取决于要形成的氧化物膜7的厚度，酌情确定执行热氧化处理的时间。在执行栅极绝缘膜形成步骤（S30）之前，可以清洁n+区5、6和p型层4的上表面（可以执行预氧化清洁步骤）。可以使用任何常规公知的清洁方法作为用于这种清洁的清洁方法。
另外，可以形成氮化硅膜或氮氧化硅膜以替代氧化物膜7作为上述栅极绝缘膜。还可以使用除了如上所述的热氧化法之外的任何方法作为形成栅极绝缘膜的方法。例如，可以使用诸如CVD的沉积法，来形成将用作栅极绝缘膜的膜（如，氧化物膜、氮化物膜或氧氮化物膜）。另外，借助沉积法形成的栅极绝缘膜可以经受退火。至于退火的加热温度，优选地，将加热温度设定成高于上述沉积膜的步骤中的处理温度。另外，可以使用包含惰性气体的气氛或者下述气氛二者之一作为退火气氛，其中该气氛包含选自由氢（H2）、水（H2O）、三氯氧化磷（POCl3）、一氧化氮（NO）和一氧化二氮（N2O）组成的组中的至少一种。
接着，如图2中所示，执行氮退火步骤（S40）。具体地，使用一氧化氮（NO）气体或一氧化二氮（N2O）气体作为气氛气体并且执行热处理。可以使用例如不低于1100℃且不高于1300℃的加热温度和例如大致一小时的加热时间作为用于这种热处理的条件。因此，可以在氧化物膜7与p型层4和n+区5、6之间的界面区域中引入氮原子。可以跳过氮退火步骤（S40）并且可以执行下述的后热处理步骤（S50）。
接着，如图2中所示，执行后热处理步骤（S50）。具体地，使用惰性气体作为气氛气体并且执行热处理。可以使用任意惰性气体作为气氛气体。例如，可以使用氩气（Ar）气体或氮气（N2）气体作为气氛气体。另外，可以使用包含选自由氢（H2）、水（H2O）、三氯氧化磷（POCl3）、一氧化氮（NO）和一氧化二氮（N2O）组成的组中的至少一种的气氛（用惰性气体稀释的以上所列各项之一的气体气氛）以替代上述惰性气体气氛作为后热处理（S50）的气氛。这种气氛气体具有终止在氧化物膜7和碳化硅之间界面中的悬挂键的效果。另外，在栅极绝缘膜形成步骤（S30）中借助沉积法形成氧化物膜7或另一种绝缘膜作为栅极绝缘膜的情况下，在执行后热处理步骤（S50）之前，可以沉积其上形成有用作栅极绝缘膜的膜的衬底，并且使衬底在氧气氛中经受热处理。这种热处理氧化位于该膜下方的至少一部分碳化硅，使其用作栅极绝缘膜。
在此，将后热处理步骤（S50）中的热处理温度设定成高于氮退火步骤（S40）中的热处理温度，如图3中所示。在图3所示的曲线图中，水平轴表示处理时间（单位为分钟），并且垂直轴表示温度（热处理温度，单位为℃）。如图3中所示，根据用于制造本发明的半导体器件的方法，后热处理步骤（加热时间：b）中的热处理温度（T2）高于氮退火步骤（加热时间：a）中的热处理温度（T1）。例如，在氮退火步骤中的热处理温度（T1）为1100℃的情况下，可以将后热处理步骤中的热处理温度（T2）设定为高于1100℃且不高于1500℃的温度，更优选地，不低于1200℃且不高于1400℃的温度。另外，在栅极绝缘膜形成步骤（S30）中借助沉积法形成氧化物膜7或另一个绝缘膜作为栅极绝缘膜的情况下，优选地，将后热处理步骤（S50）中的热处理温度设定成高于上述沉积法的处理温度且低于形成的栅极绝缘膜的熔点。
虽然可以没有中断地连续地执行上述步骤（S30至S50），但是还可以不连续地执行这些步骤（可以在这些步骤之间设定间隔时间段）。另外，可以在上述氧化物膜7上形成第二绝缘膜，以用作上部绝缘膜。例如，可以使用沉积法来形成氧化物膜或氮化物膜。例如，可以形成例如包含SiN、SiON、HfO2、ZrO2、Ta2O3、La2O3、硅酸盐（ZrAlxOy）、铝酸盐（HfAlxOy）、HfAlOx、TiO3、Al2O3、AlON、AlN或SixNy的膜作为第二绝缘膜。此外，还可以在这个第二绝缘膜上形成诸如氧化物膜或氮化物膜的第三绝缘膜。虽然可以在步骤（S30）中形成这些第二和/或第三绝缘膜，但是可以在步骤（S40）之后或步骤（S50）之后形成第二和/或第三绝缘膜。此外，在步骤（S30）中，可以形成具有堆叠结构的绝缘膜来替代氧化物膜7。例如，可以形成ONO膜，在ONO膜中，从衬底侧开始依次堆叠氧化物膜、氮化物膜和氧化物膜。
接着，如图2中所示，执行电极形成步骤（S60）。具体地，使用光刻法以在氧化物膜7上形成具有图案的抗蚀剂膜。将这个抗蚀剂膜用作掩膜，以部分去除氧化物膜7，从而在位于n+区5、6上的相应区域中形成开口15。在开口15中，如图5中所示，形成用作源电极11和漏电极12的导电膜。将这个导电膜形成为上述抗蚀剂膜原样保留。此后，去除这个抗蚀剂膜，并且可以将位于氧化物膜7上的导电膜与抗蚀剂膜一起去除（剥离），以形成源电极11和漏电极12，如图5中所示。此时，位于源电极11和漏电极12之间的氧化物膜8（图4所示氧化物膜7的一部分）是形成要形成的半导体器件的栅极绝缘膜的部分。
此后，进一步地在用作栅极绝缘膜的氧化物膜8上形成栅电极10（参见图1）。可以使用以下方法作为用于形成这个栅电极10的方法。例如，预先形成具有位于氧化物膜8上的区域中的开口图案的抗蚀剂膜，并且形成将形成栅电极的导电膜以覆盖抗蚀剂膜的整个表面。然后，去除抗蚀剂膜，从而去除（剥离）除了导电膜中用作栅电极的部分之外的导电膜。结果，形成栅电极10，如图1中所示。以此方式，可以获得如图1所示的半导体器件。
第二实施例
参照图6，将描述根据本发明的半导体器件的第二实施例。
参照图6，根据本发明的半导体器件1是垂直型DiMOSFET（双注入型MOSFET），并且包括衬底2、缓冲层21、击穿电压保持层22、p区23、n+区24、p+区25、氧化物膜26、源电极11、上部源电极27、栅电极10和形成在衬底2背面的漏电极12。具体地，在由碳化硅制成并且具有n型导电性的衬底2的正面侧，形成由碳化硅制成的缓冲层21。这个缓冲层21具有n型导电性，并且具有例如0.5μm的厚度。另外，缓冲层中的n型导电性杂质的浓度可以例如为5×1017cm-3。在这个缓冲层21上形成击穿电压保持层22。这个击穿电压保持层22由碳化硅制成并且具有n型导电性，并且具有例如10μm的厚度。另外，击穿电压保持层22中的n型导电性杂质的浓度可以是5×1015cm-3。
在击穿电压保持层22的表面上，将具有p型导电性的p区23形成为使得它们彼此隔开。在p区23中，在p区23的表面层中形成n+区24。在与这个n+区24相邻的位置形成p+区25。形成氧化物膜26，使其从在一个p区23中的n+区24上方，经过该一个p区23和击穿电压保持层22的暴露于这两个p区23之间的部分上方，延伸至另一个p区23和另一个p区23中的n+区24上方。在氧化物膜26上，形成栅电极10。在n+区24和p+区25上，形成源电极11。在源电极11上，形成上部源电极27。在衬底102与其上形成有缓冲层21的正面侧相反的背侧形成漏电极12。
在氧化物膜26和半导体层，即，n+区24、p+区25、p区23和击穿电压保持层22之间的界面区域（距其间的界面在10nm以内的区域）中，通过本文之后描述的氮退火步骤引入氮原子，并且执行后热处理步骤以通过氮原子促使悬挂键终止，并且还促使碳原子扩散到界面区域的外部。因此，界面态密度充分减小。以此方式，具体地，在氧化物膜26下方的沟道区（沟道区是位于n+区24和击穿电压保持层22之间并且毗邻氧化物膜26的p区23的一部分）中的迁移率可以提高，如在图1所示的半导体器件中实现的。
接着，参照图2、图7和图8，将描述用于制造图6所示的半导体器件的方法。
首先，与图2所示的用于制造半导体器件的方法类似，执行衬底制备步骤（S10）。在此，可以制备任意面取向的碳化硅衬底，如在本发明的第一实施例中用于制造半导体器件的方法实现的，并且例如，制备由碳化硅制成并且以{03-38}面作为其主表面的衬底2（参见图6）作为衬底。例如，可以使用具有n型导电性并且衬底电阻为0.02Ωcm的衬底作为这个衬底2。
接着，执行外延层形成步骤（S20）。具体地，在衬底2的表面上，形成缓冲层21（参见图6）。形成例如由碳化硅制成并且具有n型导电性且厚度为0.5μm的外延层作为缓冲层。缓冲层21中的导电杂质的浓度可以是例如5×1017cm-3。在这个缓冲层21上，形成击穿电压保持层22（参见图6）。借助外延生长法，形成由碳化硅制成并且具有n型导电性的层作为这个击穿电压保持层22。击穿电压保持层22的厚度可以为例如10μm。另外，在这个击穿电压保持层22中的n型导电性杂质的浓度可以为例如5×1015cm-3。
接着，与图2所示步骤类似地，执行注入步骤（S25）。具体地，使用借助光刻和蚀刻形成的氧化物膜作为掩膜，以将p型导电性杂质注入击穿电压保持层22，并且从而形成p区23（参见图6）。另外，在去除已使用的氧化物膜之后，再借助光刻和蚀刻来形成具有新图案的氧化物膜。使用这个氧化物膜作为掩膜，以将n型导电性杂质注入预定区域，并且从而形成n+区24（参见图6）。另外，使用类似方式，注入具有p型导电性的导电杂质，并且从而形成p+区25（参见图6）。
在这个注入步骤之后，执行活化退火处理。对于这个活化退火处理，可以使用氩气作为气氛气体，并且可以使用例如加热温度为1700°C并且加热时间为30分钟的条件。
接着，与图2所示步骤类似地，执行栅极绝缘膜形成步骤（步骤S30）。具体地，如图7中所示，形成氧化物膜26，以覆盖击穿电压保持层22、p区23、n+区24和p+区25。例如，可以执行干氧化（热氧化）作为用于形成这个氧化物膜26的条件。可以在例如加热温度为1200°C且加热时间为30分钟的条件下执行这个干氧化。至于这个第二实施例和上述第一实施例这两者，在栅极绝缘膜形成步骤（S30）中用于形成氧化物膜中的方法如上所述不限于热氧化，并且还可以使用任何方法（诸如，CVD）。
此后，与图2所示步骤类似地，执行氮退火步骤（步骤S40）。具体地，使用一氧化氮（NO）的气氛气体执行退火。使用加热温度为1100°C且加热时间为120分钟作为用于退火的温度条件。结果，氮原子被包括在氧化物膜26和下面的层，即，击穿电压保持层22、p区23、n+区24和p+区25之间的界面附近。
此后，与图2所示步骤类似地，执行后热处理步骤（S50）。具体地，使用惰性气体（例如，氩气（Ar）气体）作为气氛气体执行退火。例如，使用氩气气体作为气氛气体，可以使用例如加热温度高于1100°C且不高于1500°C、更优选地不低于1200°C且不高于1400°C并且加热时间为60分钟的条件。在这个后热处理步骤（S50）中，将热处理温度设定成高于氮退火步骤（S40）中的热处理温度。
接着，与图2所示步骤类似地，执行电极形成步骤（步骤S60）。具体地，借助光刻法，在氧化物膜26上形成图案化抗蚀剂膜。使用这个抗蚀剂膜作为掩膜，以借助蚀刻去除氧化物膜中位于n+区24和p+区25上的部分。此后，在抗蚀剂膜上以及在氧化物膜26中形成的开口中，形成诸如金属的导电材料膜，使得该膜与n+区24和p+区25接触。此后，去除抗蚀剂膜，从而去除（剥离）位于抗蚀剂膜上的导电膜。在此，例如，可以使用镍（Ni）作为导电材料。结果，如图6中所示，可以获得源电极11和漏电极12。在此，优选地为了合金化目的执行热处理。具体地，使用是惰性气体的氩气（Ar）气体作为气氛气体，在加热温度为950°C并且加热时间为2分钟的情况下，执行热处理（合金化热处理）。
此后，在源电极11上，形成上部源电极27（参见图6）。另外，在衬底2的背侧，形成漏电极12（参见图8）。以此方式，可以获得图6所示的半导体器件。
接着，参照图9至图11，将描述图6所示的半导体器件的变形。
参照图9，基本上与图6所示的半导体器件类似地构造根据本发明的半导体器件的第二实施例的第一变形。然而，第一变形具有与图6所示的半导体器件不同地构造的栅极绝缘膜。即，在图9所示的半导体器件中，栅极绝缘膜不是通过热氧化形成的绝缘膜，而是借助诸如CVD的沉积法形成的绝缘膜36。可以使用氧化物膜（例如，氧化硅膜）、氮化物膜（例如，氮化硅膜）或氧氮化物膜（例如，氮氧化硅膜）作为通过沉积法形成的绝缘膜36。虽然图9示出源电极11的膜厚度基本等于绝缘膜36的厚度，但是源电极11的膜厚度可以大于绝缘膜36的厚度或者小于绝缘膜36的厚度。这个构造也使得能够获得与图6所示的半导体器件的效果类似的效果。
另外，虽然用于制造图9所示的半导体器件的方法基本类似于用于制造图6所示的半导体器件的方法，但是这些方法彼此不同之处在于在图7所示的栅极绝缘膜形成步骤（S30）中用于形成膜的方法。即，在与用于制造图6所示的半导体器件的方法类似地执行图2中的步骤（S10至S25）之后，在栅极绝缘膜形成步骤（S30）中使用沉积法形成绝缘膜36。此后，可以执行图2中的步骤（S40至S60），从而获得图9所示的半导体器件。
图10所示的半导体器件是根据本发明的半导体器件的第二实施例的第二变形，并且基本上与图6所示的半导体器件类似地构造。然而，图10所示的半导体器件具有与图6所示的半导体器件不同地构造的栅极绝缘膜。即，在图10所示的半导体器件中，栅极绝缘膜具有堆叠结构。具体地，图10所示的半导体器件中的栅极绝缘膜由第一绝缘膜46和形成在第一绝缘膜46上的第二绝缘膜56组成。
可以使用诸如通过热氧化形成的氧化物膜、通过沉积法形成的氧化物膜或氮化物膜，例如，如图6所示的半导体器件中的氧化物膜26的任何绝缘膜作为第一绝缘膜46。另外，虽然可以使用任何绝缘膜作为第二绝缘膜56，但是优选地使用借助沉积法形成的绝缘膜作为第二绝缘膜56。例如，优选地，使用通过沉积法形成的氧化物膜（例如，氧化硅膜）、氮化物膜（例如，氮化硅膜）或氧氮化物膜（例如，氮氧化硅膜）作为第二绝缘膜56。在图10中，源电极11的膜厚度基本等于第一绝缘膜46的厚度。然而，源电极11的厚度可以大于第一绝缘膜46的厚度或者小于第一绝缘膜46的厚度。这种构造也使得能够获得与图6所示的半导体器件的效果类似的效果。
另外，除了图7所示的栅极绝缘膜形成步骤（S30）中的细节，用于制造图10所示的半导体器件的方法基本类似于用于制造图6所示的半导体器件的方法。即，在与用于制造图6所示的半导体器件的方法类似地执行图2中的步骤（S10至S25）之后，执行栅极绝缘膜形成步骤（S30），其中形成第一绝缘膜46并且此后在第一绝缘膜46上形成第二绝缘膜56。可以使用诸如热氧化或沉积法的任何方法作为用于形成第一绝缘膜46的方法。例如，可以使用沉积法作为用于形成第二绝缘膜56的方法。此后，可以执行图2中的步骤（S40至S60），从而获得图10所示的半导体器件。
图11所示的半导体器件是根据本发明的半导体器件的第二实施例的第三变形，并且基本上与图6所示的半导体器件类似地构造。然而，图11所示的半导体器件具有与图6所示的半导体器件不同地构造的栅极绝缘膜。即，在图11所示的半导体器件中，栅极绝缘膜具有由三层组成的堆叠结构。具体地，图11所示的半导体器件中的栅极绝缘膜由第一绝缘膜46、形成在第一绝缘膜46上的第二绝缘膜56和形成在第二绝缘膜56上的第三绝缘膜66组成。
可以使用诸如通过热氧化形成的氧化物膜、通过沉积法形成的氧化物膜或氮化物膜，如图6所示的半导体器件中的氧化物膜26的任何绝缘膜作为第一绝缘膜46。虽然可以使用任何绝缘膜作为第二绝缘膜56，但是优选地使用借助沉积法形成的绝缘膜。例如，优选地，使用借助沉积法形成的氧化物膜（例如，氧化硅膜）、氮化物膜（例如，氮化硅膜）或氧氮化物膜（例如，氮氧化硅膜）作为第二绝缘膜56。更优选地，使用除了氧化硅膜之外的绝缘膜（如，氮化硅膜）作为第二绝缘膜56。可以使用通过沉积法形成的绝缘膜作为第三绝缘膜66。例如，优选地，使用通过沉积法形成的氧化物膜（例如，氧化硅膜）作为第三绝缘膜66。虽然图11公开了三层结构的栅极绝缘膜，但是还可以使用具有由四层或更多层组成的堆叠结构的绝缘膜作为栅极绝缘膜。另外，虽然图11示出源电极11的膜厚度小于第一绝缘膜46和第二绝缘膜56的总厚度且大于第一绝缘膜46的厚度，但是源电极11的膜厚度可以等于或小于第一绝缘膜46的厚度，或者大于第一绝缘膜46和第二绝缘膜56的总厚度。这种构造也使得能够获得与图6所示的半导体器件的效果类似的效果。
另外，虽然用于制造图11所示的半导体器件的方法基本类似于用于制造图6所示的半导体器件的方法，但是这些方法彼此不同之处在于，图7所示的栅极绝缘膜形成步骤（S30）的细节。即，在与制造图6所示的半导体器件的方法类似地执行图2中的步骤（S10至S25）之后，栅极绝缘膜形成步骤（S30），其中形成第一绝缘膜46，然后在第一绝缘膜46上形成第二绝缘膜56，并且进一步在第二绝缘膜56上形成第三绝缘膜66。可以使用诸如热氧化或沉积法的任何方法作为用于形成第一绝缘膜46的方法。例如，可以使用沉积法作为用于形成第二绝缘膜56的方法。例如，可以使用热氧化或沉积法作为形成第三绝缘膜66的方法。此后，可以执行图2中的步骤（S40至S60），以获得图11所示的半导体器件。
如上所述的图9至图11所示的半导体器件1中的栅极绝缘膜的构造可应用于图1所示的半导体器件1。具体地，图9至图11所示的绝缘膜36或第一至第三绝缘膜46、56、66中的任何一个可以替代图1所示的氧化物膜8应用于半导体器件。
第三实施例
参照图12，将描述根据本发明的半导体器件的第三实施例。
参照图12，半导体器件1是MOS电容器，并且包括由碳化硅（SiC）制成的衬底2、由碳化硅制成并且形成在衬底2上的外延层3、形成在外延层3表面上的氧化物膜7和形成在氧化物膜7上的电极9。可以在衬底2的背侧（与其上形成有外延层3的表面相反设置的背侧）上形成另一个电极（未示出）。可以使用诸如SiO2的氧化硅膜作为氧化物膜7。可以使用任何导电材料作为电极9的材料。例如，可以使用诸如铝的金属作为电极9的材料。可以使用这种MOS电容器，借助例如高-低法（high-low method）测量氧化物膜7和外延层3之间的界面附近的界面态密度。
因为使用本文之后描述的本发明的制造方法来制造图12所示的半导体器件1，所以外延层3和氧化物膜7之间的界面附近的界面态密度充分减小。可以应用图9至图11所示的绝缘膜36或第一至第三绝缘膜46、56、66中的任何一个来替代图12所示的半导体器件1中的氧化物膜7。
接着，参照图13，将描述用于制造图12所示的半导体器件1的方法。
首先，如图13中所示，执行衬底制备步骤（S10）。在这个步骤中，与图2中的衬底制备步骤（S10）类似地，制备由碳化硅制成并且具有任何面取向的衬底。
接着，如图13中所示，执行外延层形成步骤（S20）。具体地，在衬底2上形成未掺杂碳化硅外延层3（参见图12）。
接着，如图13中所示，执行绝缘膜形成步骤（S35）。具体地，在对外延层3的上表面执行牺牲氧化法之后，形成氧化物膜7（参见图12）。例如，可以使用热氧化作为形成氧化物膜7的方法。例如，可以使用不低于1100℃且不高于1400℃的氧化温度以及诸如含氧的气氛或稀释的氧气氛的气氛作为热氧化处理的条件。取决于要形成的氧化物膜7的厚度，酌情确定执行热氧化处理的时间。在执行绝缘膜形成步骤（S35）之前，可以清洁外延层3的上表面（可以执行预氧化清洁步骤）。可以使用任何常规公知的清洁方法作为用于这种清洁的清洁方法。另外，在绝缘膜形成步骤（S35）中，可以使用诸如沉积法的任何形成膜的方法。在形成图9至图11所示的绝缘膜36或第一至第三绝缘膜46、56、66中的任何一个替代氧化物膜7的情况中，可以使用结合图9至图11描述的用于形成膜的方法。
接着，如图13中所示，执行氮退火步骤（S40）。具体地，使用一氧化氮（NO）气体作为气氛气体执行热处理。可以使用例如不低于1100℃且不高于1300℃的加热温度和例如大致1小时的加热时间作为这种热处理的条件。结果，可以在氧化物膜7与外延层3之间的界面区域中引入氮原子。
接着，如图13中所示，执行后热处理步骤（S50）。具体地，使用惰性气体作为气氛气体执行热处理。与图2所示的后热处理步骤类似地，可以使用任何惰性气体作为气氛气体。例如，可以使用氩（Ar）气作为气氛气体。
在此，后热处理步骤（S50）中的热处理温度被设定成高于氮退火步骤（S40）中的热处理温度。例如，在氮退火步骤（S40）中的热处理温度为1100℃的情况下，可以将后热处理步骤（S50）中的热处理温度为高于1100℃且不高于1500℃的温度，更优选地，不低于1200℃且不高于1400℃的温度。
接着，如图13中所示，执行电极形成步骤（S60）。具体地，在氧化物膜7上形成电极9（参见图12）。可以使用以下方法作为形成这个栅电极9的方法。例如，预先形成具有位于氧化物膜7上的区域中的开口图案的抗蚀剂膜，并且形成将要形成电极9的导电膜以覆盖抗蚀剂膜的整个表面。然后，去除抗蚀剂膜，从而去除（剥离）除了导电膜中将形成电极9的那部分之外的导电膜。因此，形成如图12所示的电极9。以此方式，可以获得图12所示的半导体器件。
在此，将逐一描述本发明的特性特征，包括实施例的上述特征的一部分。
根据本发明的制造碳化硅半导体器件的方法包括以下步骤：
制备由碳化硅制成的半导体膜（图1中的p型层4、图6和图9至图11中的p区23、图12和图15中的外延层3）（外延层形成步骤（S20））；
在半导体膜的表面上形成氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66（图2中的栅极绝缘膜形成步骤（S30）或图13中的绝缘膜形成步骤（S35））；
在包含氮的气氛中，对其上形成有氧化物膜或绝缘膜的半导体膜执行热处理（氮退火步骤（S40））；以及
在执行热处理的步骤之后，在包含惰性气体的气氛中，对其上形成有氧化物膜的半导体膜执行后热处理（后热处理步骤（S50））。在执行后热处理的步骤（S50）中的热处理步骤（图3中的T2）高于在执行热处理的步骤（氮退火步骤（S40））中的热处理温度（图3中的T1）且低于氧化物膜7、8的熔点。
根据本发明的制造碳化硅半导体器件的方法包括以下步骤：
制备由碳化硅制成的半导体膜（图1中的p型层4、图6中的p区23、图12和图15中的外延层3）（外延层形成步骤（S20））；
在半导体膜的表面上形成绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66）（图2中的栅极绝缘膜形成步骤（S30）或图13中的绝缘膜形成步骤（S35））；
在包含氮的气氛中，对其上形成有绝缘膜的半导体膜执行热处理（氮退火步骤（S40））；以及
在执行热处理的步骤之后，对其上形成有绝缘膜的半导体膜执行后热处理（后热处理步骤（S50））。在执行后热处理的步骤（S50）中的热处理步骤（图3中的T2）高于在执行热处理的步骤中的热处理温度（图3中的T1）且低于绝缘膜的熔点。
另外，根据本发明的制造碳化硅半导体器件的方法包括以下步骤：
制备由碳化硅制成的半导体膜（图1中的p型层4、图6中的p区23、图12和图15中的外延层3）（外延层形成步骤（S20））；
通过沉积法，在半导体膜的表面上形成绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66）（图2中的栅极绝缘膜形成步骤（S30）或图13中的绝缘膜形成步骤（S35））；以及
对其上形成有绝缘膜的半导体膜执行后热处理（后热处理步骤（S50））。在执行后热处理的步骤中的热处理温度高于在形成绝缘膜的步骤（S30）中的处理温度（图3中的T1）且低于绝缘膜的熔点。
关于上述制造碳化硅半导体器件的方法，进行后热处理步骤（S50）的气氛可以是惰性气体气氛与下述气氛二者之一，其中该气氛包含选自由氢（H2）、水（H2O）、三氯氧化磷（POCl3）、一氧化氮（NO）和一氧化二氮（N2O）组成的组中的至少一种。
以此方式，相对于后热处理步骤（S50）中的热处理温度等于或低于在包含氮的气氛（含氮气氛）中进行的氮退火步骤（S40）中的热处理温度的情况，在半导体膜（图1中的p型层4、图6中的p区23、图12和图15中的外延层3）与氧化物膜7、8或绝缘膜36或第一绝缘膜46之间界面中的界面态密度可以减小。因此，半导体膜中的载流子迁移率可以增强，因此可以获得具有包括载流子迁移率的优良电特性的碳化硅半导体器件（半导体器件1）。
关于上述制造碳化硅半导体器件的方法，后热处理步骤（S50）中的热处理温度可以是不低于1100℃且不高于1500℃的温度。另外，优选地，氧化物膜7、8或绝缘膜36或第一绝缘膜46可以是氧化硅膜。在这种情况下，可以进一步确保减小界面态密度的效果。出于以下原因，将后热处理步骤（S50）中的热处理温度（第二热处理的热处理温度）的下限设定为1100℃。可以将第二热处理的热处理温度设定成处于这个温度或更高的温度，以通过氮退火步骤（S40）中的第一热处理引入界面中的氮来充分促使悬挂键终止，和/或促进会导致在界面区域中产生悬挂键的原子（例如，碳原子）从界面扩散。另外，将第二热处理的热处理温度（图3中的温度T2）的上限设定为1500℃，因为1500℃或更低的温度可以抑制通常的氧化物膜软化，因此避免出现诸如半导体器件1破裂的问题。在使用氧化硅膜作为氧化物膜7、8的情况下，氧化硅膜的软化点大致为1500℃。
关于上述制造碳化硅半导体器件的方法，可以没有中断地连续地进行绝缘膜形成步骤（S30）、氮退火步骤（S40）和后热处理步骤（S50），如例如图16中所示。还可以没有中断地连续地执行栅极绝缘膜形成步骤（S30）和后热处理步骤（S50）。这里，在执行氮退火步骤（S40）之后，如果半导体膜和绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66）的温度暂时降低并接着加热半导体膜和绝缘膜来执行后热处理步骤（S50），则可能由于热冲击在绝缘膜中导致诸如裂缝的缺陷。据此，可以如上所述没有中断地执行氮退火步骤（S40）和后热处理步骤（S50），以抑制这种热冲击的出现。因此，可以抑制在绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66）中出现缺陷，诸如出现裂缝。
关于上述制造碳化硅半导体器件的方法，在形成氧化物膜或形成绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三46、56、66）的步骤（栅极绝缘膜形成步骤（S30））中，可以通过热氧化法形成氧化物膜。在这种情况下，可以形成具有如栅极绝缘膜的质量的优良膜质量的氧化物膜。
关于上述制造碳化硅半导体器件的方法，形成氧化物膜的步骤或形成绝缘膜的步骤（栅极绝缘膜形成步骤（S30））可以包括：通过沉积法，在半导体膜的表面上形成将形成氧化物膜或绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66）的膜。可以通过这种沉积法，形成将形成栅极绝缘膜的膜，以扩展用于栅极绝缘膜材料的选择自由度。
上述制造碳化硅半导体器件的方法还可以包括以下步骤：在包含氧的气氛中，对其上形成有将形成氧化物膜或绝缘膜的膜的半导体膜加热。在通过沉积法形成将形成氧化物膜或绝缘膜（氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66）的膜的步骤（栅极绝缘膜形成步骤（S30））之后并在执行后热处理的步骤（后热处理步骤（S50））之前，执行加热步骤。因此，关于其上形成有氧化物膜的碳化硅的半导体膜，可以氧化其上形成有将形成氧化物膜或绝缘膜的膜的前侧。因此，含氧的气氛在沉积的绝缘膜（例如，沉积的氧化物膜）中扩散，以到达碳化硅表面，从而氧化碳化硅表面。因此，可以获得在绝缘膜（沉积的氧化物膜）和碳化硅之间具有更高质量的界面。另外，可以使用含氮气氛（例如，NO或N2O）或含氢气氛来在沉积的绝缘膜（例如，沉积的氧化物膜）和碳化硅之间的界面中引入氮或氢，从而可以预期获得使悬挂键终止的效果。这些效果使得界面态密度能够减小。
上述制造碳化硅半导体器件的方法还可以包括在氧化物膜或绝缘膜（氧化物膜7、8或绝缘膜36或第一绝缘膜46）上形成上部绝缘膜（第二绝缘膜56和第三绝缘膜66）的步骤。根据如上所述构造的碳化硅半导体器件，还可以获得本发明的上述效果。
通过上述制造碳化硅半导体器件的方法制造根据本发明的碳化硅半导体器件（图1、图6、图9至图12、图15所示的半导体器件1）。由此获得的半导体器件1在半导体膜（图1中的p层4、图6和图9至图11中的p区23、图12和图15中的外延层3）和绝缘膜（氧化物膜7、8或绝缘膜36或第一绝缘膜46）之间的界面附近具有减小的界面态密度。因此，可以在半导体和绝缘膜（例如，氧化物膜）之间的界面中实现比常规沟道迁移率高的沟道迁移率。因此，在使用上述的氧化物膜7、8或绝缘膜36或第一至第三绝缘膜46、56、66作为栅极绝缘膜的半导体器件1中，沟道电阻分量与器件的导通电阻之比可以减小。因此，可以实现具有高击穿电压和低损耗的半导体器件1。在此，可以使用氧氮化物层作为氧化物膜。
实例
为了确认本发明的效果，进行以下实验。
样品的制备
样品的形状
参照图14和图15，将描述制备的样品。
参照图14，样品的二维形状是具有垂直长度L1和横向长度L2的矩形形状，垂直长度L1和横向长度L2都被设定成15mm至20mm。另外，如图14中所示，样品的横截面结构基本类似于图12所示的半导体器件的横截面结构。具体地，使用具有n型导电性并且主表面的面取向是{03-38}面的碳化硅衬底作为衬底2，并且在衬底2的主表面上形成由碳化硅制成并且具有n型导电性的外延层3。衬底2的厚度被设定为400μm，并且具有n型导电性的掺杂物的浓度为1×1019cm-3。使用氮（N）作为掺杂物。外延层3的厚度被设定为10μm。使用氮作为外延层3中的掺杂物。这个掺杂物的浓度为1×1016cm-3。
在外延层3上形成氧化硅膜（SiO2）作为氧化物膜7。氧化物膜7的厚度为45nm至50nm。在氧化物膜7上，多个电极9被布置成矩阵形式，如图14中所示。电极9的二维形状是圆形，电极9的直径为400μm，并且彼此相邻的电极9之间的距离P被设定为300μm。另外，使用铝（Al）作为电极9的材料。电极9的厚度被设定为300nm。在衬底2的背侧，设置银膏30作为电极。
制造样品的方法：
通过与图13所示的制造半导体器件的方法基本类似的方法制备样品。关于样品，在本文之后描述的三种不同实验条件下，对于每种实验条件制备了两个样品（即，总共6个样品）。具体地，在衬底制备步骤（S10）中，制备了其主表面是{03-38}面的碳化硅衬底。在外延层形成步骤（S20）中，使用外延生长法以形成由碳化硅制成并且包含氮作为掺杂物的外延层3。然后，在绝缘膜形成步骤（S35）中，清洁外延层3的表面（预氧化清洁），此后执行热处理过程。在如图16所示的条件下执行热处理过程，即加热温度为1200℃并且热处理时间（图16中的时间t1至时间t2）为50分钟。在此，图16中的水平轴表示时间（单位为分钟）并且垂直轴表示温度（T）（加热温度，单位为℃）。如从图16中看到的，在达到热处理过程中的加热温度之前，以5℃/分钟的升温速率（在此，升温速率可以进一步减小）加热。在图16的上排中，指示每个时间带中的气氛气体类型。例如，直至时间t1的热处理的气氛气体是氮气（N2气），并且从时间t1至时间t2的热处理的气氛气体是氧气（O2气），并且从时间t2至时间t3的气氛气体是氩气（Ar气）。另外，从时间t3至时间t4的热处理的气氛气体是一氧化氮气体（NO气体），并且时间t4之后的热处理的气氛气体是氩气。
接着，在氮退火步骤（S40）中，在上述热处理过程之后，紧接着使用一氧化氮（NO）气体作为气氛气体，并且在1100℃的热处理温度下执行热处理，加热时间（图16中从时间t3至时间t4的时间）为120分钟。
在直至并且包括上述氮退火步骤（S40）的步骤中，对于所有的样品都使用相同的条件。相比之下，在下述的后热处理步骤（S50）中，在三种不同条件（条件A至条件C）下制造样品。对于每种条件，处理两个样品。
首先，在条件A（比较例）下，如图16中的曲线A所示，执行后热处理步骤（S50），其中在1100℃的热处理温度（近似于氮退火步骤（S40）中的热处理温度的热处理温度）下，使用氩气作为气氛气体进行热处理。此时的热处理时间（图16中从时间t4至时间t7）被设定为60分钟。
另外，在条件B（实例1）下，如图16中的曲线B所示，执行后热处理步骤（S50），其中在1200℃的热处理温度（高于氮退火步骤（S40）中的热处理温度的温度）下，使用氩气作为气氛气体进行热处理。此时的热处理时间（图16中从时间t5至时间t8）被设定为60分钟。
另外，在条件C（实例2）下，如图16中的曲线C所示，执行后热处理步骤（S50），其中在1300℃的热处理温度（高于氮退火步骤（S40）中的热处理温度的温度）下，使用氩气作为气氛气体进行热处理。此时的热处理时间（图16中从时间t6至时间t9）被设定为60分钟。此后，以每分钟5℃的降温速率冷却每个样品。
接着，对于所有样品，执行电极形成步骤（S60）。具体地，使用剥离法，以在氧化物膜7上形成由铝制成的多个电极9。在衬底2的背侧沉积银膏，如图15中所示。以此方式，获得图14和图15中示出的样品（MOS电容器）。
实验方法
针对每个样品，评价外延层3和氧化物膜7之间的界面（MOS界面）中的界面态。具体地，测量电容-电压特性（CV特性）。对于高频CV测量，测量频率被设定为1MHz。借助准静态CV测量法执行低频CV测量。通过求解泊松方程，确定MOS界面的半导体侧（外延层3侧）形成的耗尽层的电容Cs。此时，没有考虑反转状态，并且假设耗尽层具有深耗尽状态。
另外，对于实例和对比例中的上述样品，使用与PTL 1所公开方法类似的高-低法计算界面态密度。
结果
参照图17，将描述上述实验的结果。
在图17中，垂直轴表示界面态密度Dit（单位为cm-2eV-1），并且水平轴表示相对于导带的能量值（Ec-E（单位为eV））。指示对于上述后热处理步骤（S50）中的条件A、条件B和条件C中的每种条件下的结果。
如从图17中看到的，在条件B和C（实例1和2）下的界面态密度低于条件A（比较例）下的界面态密度，在该条件B和C下，后热处理步骤（S50）中的热处理温度高于氮退火步骤（S40）中的热处理温度，在该条件A下，后热处理步骤（S50）中的热处理温度与氮退火步骤（S40）中的热处理温度彼此相等。根据条件B和条件C之间的比较，还看到，随着后热处理步骤（S50）中的热处理温度越高，界面态密度越低。在这些实例的样品中，界面态密度在几乎所有的能量区域中都小于1×1012（cm-2eV-1）。
应该理解，本文公开的实施例和实例在所有方面都是以示例的方式，而非限制的方式。本发明的范围旨在受权利要求的限制，而不是受以上描述限制，并且涵盖权利要求的含义和范围内的所有修改和变形。
工业适用性
本发明有利地应用于以绝缘膜接触由碳化硅制成的半导体层的方式形成的碳化硅半导体器件，诸如MOSFET和DiMOSFET。
附图标记列表
1半导体器件；2衬底；3外延层；4p型层；5、6、24n+区；7、8、26氧化物膜；9电极；10栅电极；11源电极；12漏电极；15开口；21缓冲层；22击穿电压保持层；23p区；25p+区；27上部源电极；30银膏；36绝缘膜；46第一绝缘膜；56第二绝缘膜；66第三绝缘膜。

Claims (24)

1.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备由碳化硅制成的半导体膜（3、4、23）（S20）；
在所述半导体膜（3、4、23）的表面上形成氧化物膜（7、8）（S30、S35）；
在包含氮的气氛中，对其上形成有所述氧化物膜（7、8）的所述半导体膜（3、4、23）执行热处理（S40）；以及
在所述执行热处理的步骤之后，在包含惰性气体的气氛中，对其上形成有所述氧化物膜的所述半导体膜执行后热处理（S50），
在所述执行后热处理的步骤（S50）中的热处理温度（T2）高于在所述执行热处理的步骤（S40）中的热处理温度（T1）且低于所述氧化物膜（7、8）的熔点。
2.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，所述执行后热处理的步骤（S50）中的热处理温度（T2）不低于1100℃且不高于1500℃。
3.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，没有中断地进行所述执行热处理的步骤（S40）和所述执行后热处理的步骤（S50）。
4.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，在所述形成氧化物膜（7、8）的步骤（S30）中，通过热氧化法形成所述氧化物膜（7、8）。
5.根据权利要求1所述的制造碳化硅半导体器件的方法，其中，所述形成氧化物膜（7、8）的步骤（S30）包括通过沉积法在所述半导体膜（3、4、23）的表面上形成将形成所述氧化物膜（7、8）的膜的步骤。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，进一步包括：在含氧的气氛中，对其上形成有将形成所述氧化物膜（7、8）的所述膜的所述半导体膜（3、4、23）加热的步骤，其中在所述通过沉积法形成将形成所述氧化物膜（7、8）的膜的步骤之后并且在所述执行后热处理的步骤（S50）之前，执行所述加热步骤。
7.根据权利要求1所述的制造碳化硅半导体器件的方法，进一步包括在所述氧化物膜（7、8）上形成上部绝缘膜的步骤。
8.一种使用根据权利要求1所述的制造碳化硅半导体器件的方法制造的碳化硅半导体器件。
9.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备由碳化硅制成的半导体膜（3、4、23）（S20）；
在所述半导体膜（3、4、23）的表面上形成绝缘膜（7、8、36、46、56、66）（S30）；
在包含氮的气氛中，对其上形成有所述绝缘膜（7、8、36、46、56、66）的所述半导体膜（3、4、23）执行热处理（S40）；以及
在所述执行热处理的步骤（S40）之后，对其上形成有所述绝缘膜（7、8、36、46、56、66）的所述半导体膜（3、4、23）执行后热处理（S50），
在所述执行后热处理的步骤（S50）中的热处理温度（T2）高于在所述执行热处理的步骤（S40）中的热处理温度（T1）且低于所述绝缘膜（7、8、36、46、56、66）的熔点。
10.根据权利要求9所述的制造碳化硅半导体器件的方法，其中，进行所述执行后热处理的步骤（S50）的气氛是惰性气体气氛与下述气氛二者之一，其中所述气氛包含选自由氢、水、三氯氧化磷、一氧化氮和一氧化二氮组成的组中的至少一种。
11.根据权利要求9所述的制造碳化硅半导体器件的方法，其中，所述执行后热处理的步骤（S50）中的热处理温度（T2）不低于1100℃且不高于1500℃。
12.根据权利要求9所述的制造碳化硅半导体器件的方法，其中，没有中断地进行从所述形成绝缘膜（7、8、36、46、56、66）的步骤（S30）到并包括所述执行后热处理的步骤（S50）的各步骤。
13.根据权利要求9所述的制造碳化硅半导体器件的方法，其中，在所述形成绝缘膜（7、8、36、46、56、66）的步骤（S30）中，通过热氧化法形成所述绝缘膜（7、8、36、46、56、66）。
14.根据权利要求9所述的制造碳化硅半导体器件的方法，其中，所述在所述半导体膜（3、4、23）的表面上形成绝缘膜（7、8、36、46、56、66）的步骤（S30）包括通过沉积法在所述半导体膜（3、4、23）的表面上形成将形成所述绝缘膜（7、8、36、46、56、66）的膜的步骤。
15.根据权利要求14所述的制造碳化硅半导体器件的方法，进一步包括：在含氧的气氛中，对其上形成有将形成所述绝缘膜（7、8、36、46、56、66）的膜的所述半导体膜（3、4、23）加热的步骤，其中在所述通过沉积法形成将形成所述绝缘膜（7、8、36、46、56、66）的膜的步骤之后并且在所述执行后热处理的步骤（S50）之前，执行所述加热步骤。
16.根据权利要求9所述的制造碳化硅半导体器件的方法，进一步包括在所述绝缘膜（7、8、36、46）上形成上部绝缘膜（56、66）的步骤。
17.一种使用根据权利要求9所述的制造碳化硅半导体器件的方法制造的碳化硅半导体器件。
18.一种制造碳化硅半导体器件的方法，包括以下步骤：
制备由碳化硅制成的半导体膜（3、4、23）（S20）；
通过沉积法，在所述半导体膜（3、4、23）的表面上形成绝缘膜（7、8、36、46、56、66）（S30）；以及
对其上形成有所述绝缘膜（7、8、36、46、56、66）的所述半导体膜（3、4、23）执行后热处理（S50），
在所述执行后热处理的步骤（S50）中的热处理温度（T2）高于在所述形成所述绝缘膜（7、8、36、46、56、66）的步骤（S30）中的处理温度且低于所述绝缘膜（7、8、36、46、56、66）的熔点。
19.根据权利要求18所述的制造碳化硅半导体器件的方法，其中，进行所述执行后热处理的步骤（S50）的气氛是惰性气体气氛与下述气氛二者之一，其中所述气氛包含选自由氢、水、三氯氧化磷、一氧化氮和一氧化二氮组成的组中的至少一种。
20.根据权利要求18所述的制造碳化硅半导体器件的方法，其中，所述执行后热处理的步骤（S50）中的热处理温度不低于1100℃且不高于1500℃。
21.根据权利要求18所述的制造碳化硅半导体器件的方法，其中，没有中断地进行从所述形成绝缘膜（7、8、36、46、56、66）的步骤（S30）到并包括所述执行后热处理的步骤（S50）的各步骤。
22.根据权利要求18所述的制造碳化硅半导体器件的方法，进一步包括：在含氧的气氛中，对其上形成有将形成所述绝缘膜（7、8、36、46、56、66）的膜的所述半导体膜（3、4、23）加热的步骤，其中在所述形成绝缘膜（7、8、36、46、56、66）的步骤（S30）之后并且在所述执行后热处理的步骤（S50）之前，执行所述加热的步骤。
23.根据权利要求18所述的制造碳化硅半导体器件的方法，进一步包括在所述绝缘膜（7、8、36、46）上形成上部绝缘膜（56、66）的步骤。
24.一种使用根据权利要求18所述的制造碳化硅半导体器件的方法制造的碳化硅半导体器件。
CN201180010027.3A 2010-03-12 2011-03-04 碳化硅半导体器件及其制造方法 Expired - Fee Related CN102804349B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010055910 2010-03-12
JP2010-055910 2010-03-12
PCT/JP2011/055093 WO2011111627A1 (ja) 2010-03-12 2011-03-04 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN102804349A true CN102804349A (zh) 2012-11-28
CN102804349B CN102804349B (zh) 2015-07-29

Family

ID=44563430

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180010027.3A Expired - Fee Related CN102804349B (zh) 2010-03-12 2011-03-04 碳化硅半导体器件及其制造方法

Country Status (8)

Country Link
US (1) US9012335B2 (zh)
EP (2) EP3223300A1 (zh)
JP (1) JP5880429B2 (zh)
KR (1) KR20130045834A (zh)
CN (1) CN102804349B (zh)
CA (1) CA2786238A1 (zh)
TW (1) TW201145400A (zh)
WO (1) WO2011111627A1 (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105405749A (zh) * 2015-11-02 2016-03-16 株洲南车时代电气股份有限公司 一种刻蚀碳化硅的方法
CN105981176A (zh) * 2013-09-18 2016-09-28 株式会社东芝 半导体装置及其制造方法
CN106611700A (zh) * 2015-10-21 2017-05-03 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
CN106611705A (zh) * 2015-10-21 2017-05-03 国网智能电网研究院 一种碳化硅表面低界面态氧化层的制备方法
CN106611696A (zh) * 2015-10-21 2017-05-03 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
CN107078158A (zh) * 2014-11-06 2017-08-18 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN108878276A (zh) * 2017-05-12 2018-11-23 株式会社东芝 半导体装置的制造方法
CN111326573A (zh) * 2018-12-14 2020-06-23 深圳比亚迪微电子有限公司 场效应晶体管及制备方法、电子设备
CN113035691A (zh) * 2021-02-28 2021-06-25 大连理工大学 提高碳化硅mosfet器件稳定性和可靠性的两步氧化后退火工艺

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012038919A (ja) * 2010-08-06 2012-02-23 Mitsubishi Electric Corp 炭化珪素半導体装置の製造方法
JP5687220B2 (ja) * 2012-01-20 2015-03-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
JP6068042B2 (ja) * 2012-08-07 2017-01-25 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5811969B2 (ja) * 2012-08-27 2015-11-11 住友電気工業株式会社 炭化珪素半導体装置の製造方法
US9570570B2 (en) 2013-07-17 2017-02-14 Cree, Inc. Enhanced gate dielectric for a field effect device with a trenched gate
JP6270667B2 (ja) * 2014-08-28 2018-01-31 三菱電機株式会社 半導体装置及びその製造方法
GB201613051D0 (en) 2016-07-28 2016-09-14 Landa Labs (2012) Ltd Applying an electrical conductor to a substrate
CN106057683B (zh) * 2016-08-16 2019-10-11 上海华虹宏力半导体制造有限公司 改善rfldmos击穿电压的工艺方法
JP6844176B2 (ja) * 2016-09-29 2021-03-17 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US20180233574A1 (en) * 2017-02-10 2018-08-16 Purdue Research Foundation Silicon carbide power transistor apparatus and method of producing same
US10749001B2 (en) 2017-12-06 2020-08-18 Fuji Electric Co., Ltd. Method of evaluating insulated-gate semiconductor device
JP6896672B2 (ja) * 2018-03-21 2021-06-30 株式会社東芝 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135954A1 (en) * 2006-12-08 2008-06-12 Tohoku University Semiconductor device and method of producing the semiconductor device
US20080203402A1 (en) * 2007-02-28 2008-08-28 Denso Corporation SiC semiconductor device and method for manufacturing the same
CN101919032A (zh) * 2007-11-12 2010-12-15 Hoya株式会社 半导体元件以及半导体元件制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6911707B2 (en) * 1998-12-09 2005-06-28 Advanced Micro Devices, Inc. Ultrathin high-K gate dielectric with favorable interface properties for improved semiconductor device performance
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6610366B2 (en) * 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
JP2003086792A (ja) * 2001-09-10 2003-03-20 National Institute Of Advanced Industrial & Technology 半導体装置の作製法
CN1599961A (zh) * 2001-11-30 2005-03-23 松下电器产业株式会社 半导体装置及其制造方法
US7402472B2 (en) * 2005-02-25 2008-07-22 Freescale Semiconductor, Inc. Method of making a nitrided gate dielectric
JP5524443B2 (ja) * 2006-03-24 2014-06-18 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
JP5157843B2 (ja) 2007-12-04 2013-03-06 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080135954A1 (en) * 2006-12-08 2008-06-12 Tohoku University Semiconductor device and method of producing the semiconductor device
US20080203402A1 (en) * 2007-02-28 2008-08-28 Denso Corporation SiC semiconductor device and method for manufacturing the same
CN101919032A (zh) * 2007-11-12 2010-12-15 Hoya株式会社 半导体元件以及半导体元件制造方法

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105981176A (zh) * 2013-09-18 2016-09-28 株式会社东芝 半导体装置及其制造方法
CN107078158A (zh) * 2014-11-06 2017-08-18 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN107078158B (zh) * 2014-11-06 2020-08-28 三菱电机株式会社 碳化硅半导体装置及其制造方法
CN106611705B (zh) * 2015-10-21 2019-07-12 国网智能电网研究院 一种碳化硅表面低界面态氧化层的制备方法
CN106611696A (zh) * 2015-10-21 2017-05-03 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
CN106611705A (zh) * 2015-10-21 2017-05-03 国网智能电网研究院 一种碳化硅表面低界面态氧化层的制备方法
CN106611700B (zh) * 2015-10-21 2019-07-12 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
CN106611696B (zh) * 2015-10-21 2019-07-12 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
CN106611700A (zh) * 2015-10-21 2017-05-03 国网智能电网研究院 一种碳化硅表面氧化膜的制备方法
CN105405749A (zh) * 2015-11-02 2016-03-16 株洲南车时代电气股份有限公司 一种刻蚀碳化硅的方法
CN108878276A (zh) * 2017-05-12 2018-11-23 株式会社东芝 半导体装置的制造方法
CN108878276B (zh) * 2017-05-12 2023-08-22 株式会社东芝 半导体装置的制造方法
CN111326573A (zh) * 2018-12-14 2020-06-23 深圳比亚迪微电子有限公司 场效应晶体管及制备方法、电子设备
CN113035691A (zh) * 2021-02-28 2021-06-25 大连理工大学 提高碳化硅mosfet器件稳定性和可靠性的两步氧化后退火工艺

Also Published As

Publication number Publication date
CA2786238A1 (en) 2011-09-15
US9012335B2 (en) 2015-04-21
EP2546867A1 (en) 2013-01-16
WO2011111627A1 (ja) 2011-09-15
JP5880429B2 (ja) 2016-03-09
KR20130045834A (ko) 2013-05-06
EP2546867A4 (en) 2014-07-09
EP3223300A1 (en) 2017-09-27
JPWO2011111627A1 (ja) 2013-06-27
TW201145400A (en) 2011-12-16
CN102804349B (zh) 2015-07-29
US20120286291A1 (en) 2012-11-15

Similar Documents

Publication Publication Date Title
CN102804349B (zh) 碳化硅半导体器件及其制造方法
TWI311814B (en) Silicon carbide semiconductor device and method for producing the same
EP1463121B1 (en) Semiconductor device and production method therefor
CN101174569B (zh) 制造碳化硅半导体器件的方法
JP5584823B2 (ja) 炭化珪素半導体装置
US9269781B2 (en) Semiconductor device and method for manufacturing the same
KR20100100585A (ko) 반도체 장치의 제조 방법 및 반도체 장치
US8524585B2 (en) Method of manufacturing semiconductor device
CN102227812A (zh) 半导体器件
CN108257858B (zh) 一种高k栅介质层的制备方法及碳化硅MOS功率器件
EP2782137A1 (en) Method for manufacturing semiconductor device, and semiconductor device
KR20040014978A (ko) 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터에서반전 층 이동도의 개선 방법
JP2003243653A (ja) 炭化珪素半導体装置の製造方法
JP2005136386A5 (zh)
JP2005136386A (ja) 炭化珪素−酸化物積層体，その製造方法及び半導体装置
CN108257855B (zh) 高k栅介质层的制备方法及碳化硅MOS功率器件
US8765617B2 (en) Method of manufacturing semiconductor device
WO2015045628A1 (ja) 炭化珪素半導体装置の製造方法
CN102150271A (zh) Mosfet和制造mosfet的方法
JP6035763B2 (ja) ゲート酸化膜の形成方法及び炭化珪素半導体装置の製造方法
JP6582537B2 (ja) 半導体装置および半導体装置の製造方法
US9048103B2 (en) Method for producing semiconductor device
JP2023035819A (ja) 半導体装置、及び、半導体装置の製造方法
JP2010027638A (ja) 半導体装置の製造方法および半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20150729

Termination date: 20210304

CF01 Termination of patent right due to non-payment of annual fee