CN102227812A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN102227812A
CN102227812A CN2010800033467A CN201080003346A CN102227812A CN 102227812 A CN102227812 A CN 102227812A CN 2010800033467 A CN2010800033467 A CN 2010800033467A CN 201080003346 A CN201080003346 A CN 201080003346A CN 102227812 A CN102227812 A CN 102227812A
Authority
CN
China
Prior art keywords
electrode
mosfet
interlayer dielectric
film
source electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010800033467A
Other languages
English (en)
Inventor
和田圭司
玉祖秀人
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102227812A publication Critical patent/CN102227812A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/045—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide passivating silicon carbide surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

提供了一种半导体器件，所述半导体器件具有的构造能够实现抑制绝缘构件中的电特性劣化。提供了n-SiC层(12)、形成在n-SiC层(12)的主表面上的源极接触电极(16)、被布置成与n-SiC层(12)的主表面上的源极接触电极(16)隔开一段距离的栅电极(17)以及位于源极接触电极(16)和栅电极(17)之间的层间绝缘膜(210)。在源极接触电极(16)和层间绝缘膜(210)彼此相邻的同时执行加热至不高于1200℃的温度时，层间绝缘膜(210)中的电阻降低率不高于5％。

Description

半导体器件
技术领域
本发明涉及一种半导体器件，并且更具体来讲，涉及能够保持层间绝缘的半导体器件。
背景技术
用于操纵高功率的半导体器件通常被称作功率器件。为了操纵高功率，期望半导体器件实现较高的耐受电压和较低的损耗，以使得在高温等环境下能够使用该半导体器件。因此，碳化硅(SiC)近来越来越多地被用作用于形成半导体器件的材料。与传统上常用作形成半导体器件的材料的硅(Si)相比，SiC是带隙更宽的宽带隙半导体。因此，通过采用SiC作为用于形成半导体器件的材料，可以实现半导体器件的较高的耐受电压、较低的导通电阻等。另外，采用SiC作为材料的半导体器件的优点还在于，与采用Si作为材料的半导体器件中的情况相比，更不太可能出现在高温环境下使用时性能降低的情况。
在功率器件之中，具体来讲，切换速度高且在低压区内转换效率低的垂直型SiC-MOSFET有效地制成，以用作需要特别高的切换特性的大型机械的半导体器件，诸如用作例如混合动力汽车所使用的电功率转换设备的半导体器件。
然而，在采用SiC作为用于半导体器件的材料中，与采用Si作为用于半导体器件的材料的实例相比，不容易在n型区、p型区之间形成接触电阻低的欧姆接触以及与n型区或p型区接触形成的电极。具体来讲，例如，在采用Si作为用于半导体器件的材料的情况下，在形成电极中，例如，使用Al(铝)并且在相对低的温度下执行热处理。通过这样做，Si和Al彼此间建立了良好的欧姆接触。然而，如果采用SiC作为用于半导体器件的材料，则与上述采用Si作为用于半导体器件的材料的情况相比，更难以形成欧姆接触。
因此，在采用SiC作为用于半导体器件的材料中，例如，传统使用的是接合法，在所述接合法中，在使Ni(镍)和SiC彼此接触时，它们在相对高的温度(例如，大致1000℃)下经受热处理。即，通过如上所述地执行热处理，Ni和SiC中的Si原子被合金化。作为该合金化处理的结果，Ni和SiC建立良好的欧姆接触。因此，公知的是，可以通过采用以下步骤来降低接触电阻：采用Ni(镍)作为用于接触包含n型杂质(具有n导电类型的杂质)的n型SiC区的电极的材料，并且采用Ti(钛)/Al(铝)作为用于接触包含p型杂质(具有p导电类型的杂质)的p型SiC区的电极的材料(参见，例如，Satoshi TANIMOTO等人的撰写“Practical Device-Directed Ohmic Contacts on 4H-SiC”，IEICE Transactions C，the Institute of Electronics，Information and Communication Engineers，April 2003，Vol.J86-C，No.4，pp.359-367(非专利文献1))。
现有技术文献
非专利文献
非专利文献1：Satoshi TANIMOTO等人撰写的“Practical Device-Directed Ohmic Contacts on 4H-SiC”，IEICE Transactions C，the Institute of Electronics，Information and Communication Engineers，April 2003，Vol.J86-C，No.4，pp.359-367
发明内容
本发明要解决的问题
如上所述，通过根据接触电极的区域是n型SiC区还是p型SiC区来适当地选择用于形成电极的材料，即使当采用SiC作为用于半导体器件的材料时，也可以降低n型区、p型区和电极之间的接触电阻。然而，如果用于形成接触n型区的电极的材料不同于用于形成接触p型区的电极的材料，则需要用于形成这些电极的多个步骤，这导致制造工艺中的步骤数目增加。因此，出现半导体器件的制造成本增加的问题。另外，用于形成接触n型区的电极的材料与用于形成接触p型区的电极的材料之间的差异会阻碍半导体器件的集成度提高。
然后，作为用于解决上述问题的手段，近来已经开始研究使用包含Ti、Al和Si的欧姆接触电极(也就是说，Ti、Al和Si被合金化)作为用于形成电极的材料。在充分地抑制接触电阻的情况下，其中Ti、Al和Si被合金化的欧姆接触电极可以接触n型SiC区和p型SiC区中的任一个。
图47是示出传统上使用的垂直型SiC-MOSFET结构的一个实例的示意性横截面图。如图47中所示，传统的MOSFET 1000包括：n+SiC衬底11，其是由例如碳化硅(SiC)组成的衬底并且具有n导电类型(第一导电类型)；n-SiC层12，其用作由SiC组成的半导体层并且具有n导电类型(第一导电类型)；一对p体区13，其用作具有p导电类型(第二导电类型)的第二导电类型区；n+源区14，其用作具有n导电类型(第一导电类型)的高浓度第一导电类型区；以及p+区18，其用作具有p导电类型(第二导电类型)的高浓度第二导电类型区。进一步参照图47，MOSFET 1000包括用作栅极绝缘膜的栅极氧化物膜15、栅电极17、漏电极55和一对源极接触电极16。
进一步参照图47，源极内部互连27被布置成将一对源极接触电极16的一个源极接触电极16连接到布置在与之相邻位置处的另一源极接触电极16。然后，层间绝缘膜21被布置成覆盖栅电极17的外周部分并且掩埋栅电极17和源极内部互连27之间的间隙。这里，层间绝缘膜21具有用于将例如图47中的源极内部互连27、源极接触电极16和栅电极17与外部电气隔离并且保护MOSFET 1000的功能。该层间绝缘膜21由例如SiO2(硅氧化物)组成。通过采用这种构造，通过控制输入到源极内部互连27或源极接触电极16和栅电极17的电信号，控制从源极接触电极16流到漏电极55的电流。
这里，源极接触电极16被布置成接触n+源区14和p+区18这两者。通过将包含Ti、Al和Si的合金用于源极接触电极16，源极接触电极16与n+源区14和p+区18建立良好的欧姆接触。
然而，为了建立上述源极接触电极16与n+源区14和p+区18这两者的良好欧姆接触，应该在将两者彼此接合的同时在1000℃左右的高温下执行热处理。通过这样做，形成源极接触电极16的Ti、Al和Si可以被合金化，使得源极接触电极16可以与n+源区14等建立良好的欧姆接触。
这里，在图47中的MOSFET 1000中，其中Al被合金化的源极接触电极16和由例如SiO2组成的栅极氧化物膜15被彼此连接。另外，源极接触电极16和由例如SiO2组成的层间绝缘膜21被布置在彼此非常靠近的位置处。在形成具有这种结构的MOSFET 1000中，如果为了将源极接触电极16合金化而在1000℃左右的高温下执行热处理，在源极接触电极16中的Al和SiO2之间出现共晶反应。通常，如果在合金化的Al和SiO2彼此接合的同时执行加热至大约500℃或更高，则对SiO2施加由合金化的Al造成的还原作用，并由此SiO2被还原成Si。因此，诸如栅极氧化物膜15或层间绝缘膜21的、包括SiO2作为绝缘体的构件由于源极接触电极16中的Al的作用而易遭受被还原成Si。然后，栅极氧化物膜15或层间绝缘膜21的诸如绝缘性质或容量稳定性的电特性会劣化。
针对以上的问题做出了本发明，并且本发明的目的在于提供一种半导体器件，该半导体器件具有的构造能够实现抑制绝缘构件中的电特性劣化。
解决问题的手段
根据本发明的一种半导体器件包括：SiC层；欧姆电极，其形成在SiC层的主表面上；另一电极，其被布置成与SiC层的主表面上的欧姆电极隔开一段距离；以及绝缘层，其位于欧姆电极与另一电极之间。当在欧姆电极和绝缘层彼此相邻的情况下执行不高于1200℃的温度的加热时，所述绝缘膜中的电阻的降低率不高于5％。从不同的角度来看，在不高于1200℃的温度的加热中，欧姆电极和绝缘层彼此不反应。
这里，欧姆电极通过例如其中Al被合金化的图47中的源极接触电极16来表示。另外，本文的另一电极通过例如图47中的栅电极17来表示。图47中的位于源极接触电极16和栅电极17之间的绝缘层是层间绝缘膜21或栅极氧化物膜15。根据本发明的半导体器件还包括与图47所示的MOSFET 1000的构造相同的构造。注意的是，根据本发明的半导体器件被构造成使得与图47中的源极接触电极16相对应的欧姆电极和与图47中的层间绝缘膜21或栅极氧化物膜15相对应的绝缘层没有通过形成时的加热而彼此反应。
具体来讲，例如，欧姆电极由包含Al的合金制成，并且在形成(合金化)欧姆电极中，执行不高于1200℃(1000℃左右)的温度的加热的步骤。另一方面，例如，绝缘层不包含SiO2(绝缘层由不同于SiO2的材料形成)。因此，不出现在形成(合金化)欧姆电极中被合金化的Al和SiO2之间的还原反应。因此，如果通过加热至不高于1200℃的温度来执行形成(合金化)欧姆电极的步骤，则在该步骤之前和之后，绝缘层的组分没有发生变化。这里绝缘层的组分没有发生变化是指，在用于形成欧姆电极的合金化步骤之前和之后，绝缘层的电阻的降低率不高于5％。另外，希望降低率不高于1％。即，可以抑制图47中的栅极氧化物膜15或层间绝缘膜21的诸如绝缘性质或容量稳定性的电特性的劣化。
如果以上的电阻降低率超过5％(也就是说，绝缘性质的劣化超过5％)，则主要用作栅极氧化物膜15的长期稳定性指标的击穿电荷Qbd(C/cm2)的降低是不可忽略的。注意的是，这里的在合金化步骤之前和之后的绝缘层的电阻降低率是指，在以上的合金化步骤之前和之后之间的绝缘层的电阻变化与以上合金化步骤之前的绝缘层的电阻的比率(合金化步骤中降低的电阻值变化的绝对值)。更具体来讲，将合金化步骤之前的绝缘层的电阻值表示为a并且将合金化步骤之后的绝缘层的电阻值表示为b，可以以等式(a-b)/a来计算绝缘层的电阻降低率。
在根据本发明的半导体器件中，优选地，所述绝缘层是用于将欧姆电极和另一电极彼此电气隔离的层间绝缘膜，并且至少层间绝缘膜的与欧姆电极相对的表面由氮化硅或氮氧化硅组成。
如果作为绝缘层的、至少层间绝缘膜与欧姆电极相对的表面由氮化硅(SixNy)或氮氧化硅(SiOxNy)组成，则在用于形成欧姆电极的合金化(加热)步骤中，不出现在形成欧姆电极的合金中的Al和层间绝缘膜之间的还原反应。因此，在用于形成欧姆电极的加热步骤中，可以抑制层间绝缘膜的、诸如绝缘性质或容量稳定性的电特性的劣化。
如果层间绝缘膜与欧姆电极相对的表面由SixNy组成，则层间绝缘膜将略微包含SiO2。即，会出现在形成欧姆电极的合金中的Al和层间绝缘膜中的SiO2之间的还原反应。然而，与层间绝缘膜由纯SiO2组成的情况相比，层间绝缘膜中包含的SiO2的比率低。因此，即使在层间绝缘膜的与欧姆电极相对的表面由SiOxNy组成的情况下，与表面由SiO2组成的情况相比，可以抑制层间绝缘膜的、诸如绝缘性质或容量稳定性的电特性的劣化。
另外，根据本发明的一种半导体器件包括：SiC层；欧姆电极，其形成在SiC层的主表面上；另一电极，其被布置成与SiC层的主表面上的欧姆电极隔开一段距离；以及绝缘层，其位于欧姆电极与另一电极之间。绝缘层包括：层间绝缘膜，其用于将欧姆电极和另一电极彼此电气隔离，以及阻挡层，其被布置成覆盖层间绝缘膜的外周。另外，优选地，阻挡层由钨、钽、或者钨或钽的氧化物、或者钨或钽的碳化物来形成。
在根据本发明的半导体器件中，被布置成覆盖层间绝缘膜的外周的阻挡层被布置在层间绝缘膜和欧姆电极或源极内部互连之间。因此，由于存在由钨(W)、钽(Ta)或其氧化物或碳化物形成的阻挡层，因此层间绝缘膜和欧姆电极彼此断开。因此，即使层间绝缘膜由SiO2组成，阻挡层的布置也防止在用于形式欧姆电极的合金化(加热)步骤中在形成欧姆电极的合金中的Al和层间绝缘膜中的SiO2之间的还原反应。另外，由例如W或Ta形成的阻挡层可以具有用于改进源极内部互连和层间绝缘膜之间的粘附性的作用，或者能够作为基底层以用于在MOSFET的安装中在以所期望的图案形成源极内部互连中停止蚀刻。注意的是，可以使用除了上述的钨、钽、或者钨或钽的氧化物、或者钨或钽的碳化物之外的任何材料，只要在加热至不高于1200℃的温度中，可以防止层间绝缘膜和欧姆电极之间的反应。
上述根据本发明的半导体器件还包括在SiC层和另一电极之间的、具有不小于30nm且不大于100nm的厚度的极薄绝缘膜，并且更优选地，间隙被布置在欧姆电极和极薄绝缘膜、绝缘层之间。
极薄绝缘膜由例如上述图47中的栅极氧化物膜15来表示。如果栅极氧化物膜15由SiO2组成，则栅极氧化物膜接触欧姆电极的布置导致在用于形成欧姆电极的合金化(加热)步骤中在形成欧姆电极的合金中的Al和层间绝缘膜中的SiO2之间发生还原反应。即，栅极氧化物膜的诸如绝缘性质的电特性会劣化。然而通过在极薄绝缘膜、绝缘层和欧姆接触之间提供间隙以便避免其间的直接接触，可以抑制如上所述的还原反应的出现。即，可以抑制栅极绝缘膜和绝缘层的、诸如绝缘性质或容量稳定性的电特性的劣化。
本发明的效果
根据本发明的半导体器件可以实现抑制绝缘构件中的电特性劣化。
附图说明
图1是示出第一实施例中表示半导体器件的MOSFET的构造的示意性横截面图。
图2是示出制造第一实施例中的MOSFET的方法概要的流程图。
图3是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图4是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图5是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图6是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图7是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图8是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图9是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图10是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图11是示出制造第一实施例中的MOSFET的方法的示意性横截面图。
图12是示出在表示第一实施例中的半导体器件的MOSFET中的包括有用于将源极接触电极和源极内部互连彼此连接的薄层的构造的示意性横截面图，。
图13是示出第二实施例中表示半导体器件的MOSFET的构造的示意性横截面图。
图14是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图15是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图16是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图17是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图18是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图19是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图20是示出制造第二实施例中的MOSFET的方法的示意性横截面图。
图21是示出第三实施例中表示半导体器件的MOSFET的构造的示意性横截面图。
图22是示出制造第三实施例中的MOSFET的方法的示意性横截面图。
图23是示出制造第三实施例中的MOSFET的方法的示意性横截面图。
图24是示出制造第三实施例中的MOSFET的方法的示意性横截面图。
图25是示出制造第三实施例中的MOSFET的方法的示意性横截面图。
图26是示出制造第三实施例中的MOSFET的方法的示意性横截面图。
图27是示出制造第三实施例中的MOSFET的方法的示意性横截面图。
图28是示出第四实施例中表示半导体器件的MOSFET的构造的示意性横截面图。
图29是示出制造第四实施例中的MOSFET的方法的示意性横截面图。
图30是示出制造第四实施例中的MOSFET的方法的示意性横截面图。
图31是示出制造第四实施例中的MOSFET的方法的示意性横截面图。
图32是示出制造第四实施例中的MOSFET的方法的示意性横截面图。
图33是示出制造第四实施例中的MOSFET的方法的示意性横截面图。
图34是示出制造第四实施例中的MOSFET的方法的示意性横截面图。
图35是示出第五实施例中表示半导体器件的MOSFET的构造的示意性横截面图。
图36是示出制造第五实施例中的MOSFET的方法概要的流程图。
图37是示出制造第五实施例中的MOSFET的方法的示意性横截面图。
图38是示出制造第五实施例中的MOSFET的方法的示意性横截面图。
图39是示出制造第五实施例中的MOSFET的方法的示意性横截面图。
图40是示出制造第五实施例中的MOSFET的方法的示意性横截面图。
图41是示出第六实施例中表示半导体器件的MOSFET的构造的示意性横截面图。
图42是示出制造第六实施例中的MOSFET的方法的示意性横截面图。
图43是示出制造第六实施例中的MOSFET的方法的示意性横截面图。
图44是示出第七实施例中表示半导体器件的一个MOSFET的构造的示意性横截面图。
图45是示出第七实施例中表示半导体器件的另一MOSFET的构造的示意性横截面图。
图46是示出第七实施例中表示半导体器件的又一MOSFET的构造的示意性横截面图。
图47是示出传统使用的垂直型SiC-MOSFET的结构的示意性横截面图。
具体实施方式
下文中，将参照附图来描述本发明的实施例。在以下的附图中，相同或相应的元件被分配相同的附图标记并且将不再对其进行重复描述。
(第一实施例)
最开始，将描述第一实施例中的MOSFET。参照图1，第一实施例中的MOSFET 100包括：n+SiC衬底11，其是由碳化硅(SiC)组成的衬底并且具有n导电类型(第一导电类型)；n-SiC层12，其用作由SiC组成的半导体层并且具有n导电类型(第一导电类型)；一对p体区13，其用作具有p导电类型(第二导电类型)的第二导电类型区；n+源区14，其用作具有n导电类型(第一导电类型)的高浓度第一导电类型区；以及p+区18，其用作具有p导电类型(第二导电类型)的高浓度第二导电类型区。n+SiC衬底11包含高浓度的诸如N(氮)的n型杂质(具有n导电类型的杂质)。
n-SiC层12以大约10μm的厚度被形成在n+SiC衬底11的一个主表面上，并且其通过包含n型杂质而具有n导电类型。n-SiC层12中包含的n型杂质的实例包括N(氮)和P(磷)，并且包含杂质的浓度低于n+SiC衬底11中包含的n型杂质的浓度，例如，1×1016cm-3的浓度。注意的是，这里的主表面是指在表面中具有最大面积的主要表面。
一对p体区13被形成为使得p体区彼此分离以包括n-SiC层12的第二主表面12B，所述第二主表面12B是与作为n+SiC衬底11侧上的主表面的第一主表面12A相反的主表面，并且所述一对p体区通过包含p型杂质(具有p导电类型的杂质)来具有p导电类型(第二导电类型)。例如，采用Al、B(硼)等作为p体区13将包含的p型杂质，并且包含的浓度低于n+SiC衬底11中包含的n型杂质的浓度，例如从1×1016cm-3至5×1018cm-3的浓度。
n+源区14被形成在每个p体区13内，以便包括第二主表面12B并被p体区13环绕。n+源区14包含诸如P(磷)的n型杂质，其浓度高于n-SiC层12所包含的n型杂质的浓度，例如，1×1020cm-3的浓度。
当从所述一对p体区13中的一个p体区13内形成的n+源区14观察时，p+区18被形成为在另一p体区13内形成的n+源区14的相反侧上包括第二主表面12B。p+区18包含诸如Al或B的p型杂质，其浓度高于p体区13所包含的p型杂质的浓度，例如，1×1020cm-3的浓度。
进一步参照图1，MOSFET 1包括用作栅极绝缘膜(极薄绝缘膜)的栅极氧化物膜15、栅电极17、一对源极接触电极16、源极内部互连27、漏电极55和层间绝缘膜210。
栅极氧化物膜15形成在n-SiC层12的第二主表面12B上，以便接触第二主表面12B并且从一个n+源区14的上表面延伸到另一n+源区14的上表面，并且其由例如二氧化硅组成。
栅电极17被布置成接触栅极氧化物膜15，以便在栅极氧化物膜15上方从一个n+源区14延伸到另一n+源区14。另外，栅电极17由诸如多晶硅的导体制成。
源极接触电极16被布置成接触第二主表面12B，以便在远离栅极氧化物膜15的方向上从一对n+源区14延伸到p+区18。另外，源极接触电极16由包含Ti、Al和Si的合金制成。更具体来讲，源极接触电极16由包含Ti、Al、Si和C(碳)的合金以及诸如O(氧)的剩余杂质制成。由于由上述材料组成，所以源极接触电极16用作与n-SiC层12、n+源区14或p+区18建立良好欧姆接触的欧姆接触电极。另外，源极接触电极16被布置成以接触n+源区14和p+区18这两者的方式延伸。由于与n+源区14建立欧姆接触的电极以及与p+区建立欧姆接触的电极彼此一体化，因此在形成MOSFET 100中，应该形成用于建立欧姆接触的仅单个电极，以替代之前已形成的两个电极。因此，本实施例中的MOSFET 100是能够实现制造工艺步骤数目的减少和集成度的提高的半导体器件。
源极内部互连27被布置成将一对源极接触电极16中的一个源极接触电极16连接到布置在其相邻位置处的另一源极接触电极16。该源极内部互连27被形成为由例如Al组成的金属互连。
漏电极55被形成为接触n+SiC衬底11的另一主表面11B，所述另一主表面11B是与作为形成n-SiC衬底12侧上的主表面的一个主表面11A相反的主表面。例如，如与以上源极接触电极16中一样，该漏电极55可以由包含Ti、Al和Si的材料制成，或者它可以由诸如Ni或NiSi的、能够与n+SiC衬底11建立欧姆接触的另一种材料制成。因此，漏电极55被电连接到n+SiC衬底11。
另外，在漏电极55的与n+SiC衬底11相反的主表面上(在图1中的漏电极55下方)形成漏极接触电极56。漏极接触电极56是由例如Al或Au组成的薄膜电极。
层间绝缘膜210具有将例如源极内部互连与栅电极17电气隔离以及保护MOSFET 100的作用，所述栅电极17被布置成例如从外部将一个源极接触电极16连接到图1中的另一源极接触电极16。该层间绝缘膜210由例如SixNy(氮化硅)组成。
层间绝缘膜210被布置成覆盖栅电极17的外周部分并且掩埋栅电极17与源极内部互连27之间的间隙。如图1中所示，层间绝缘膜210接触栅电极17的外周部分并且接触源极内部互连27的内部外周部分。另外，图1中的层间绝缘膜210还在源极接触电极16的主表面延伸的方向(图1中的横向方向)上被布置在位于源极接触电极16与栅极氧化物膜15之间的区域中。根据这种构造，例如，层间绝缘膜210可以抑制电流从源极内部互连27流到栅电极17。
这里，由于SixNy用于层间绝缘膜210，因此在层间绝缘膜210中不包含氧原子(O)。因此，如与上述图47中的MOSFET 1000中一样，可以抑制由于源极接触电极16被加热至大约1000℃的温度以进行合金化而导致源极接触电极16中的Al与栅极氧化物膜15或层间绝缘膜21中的氧原子发生反应。具体来讲，例如，该构造使得由SixNy组成的层间绝缘膜210位于源极接触电极16与栅极氧化物膜15之间。因此，即使为了使形成源极接触电极16的金属材料与将与其接触的n+源区14和p+区18良好接触而在不高于1200℃(大约1000℃)的温度下执行热处理(合金化处理)，也不发生层间绝缘膜210与形成源极接触电极16的金属材料的还原反应。这是因为源极接触电极16不接触包含氧原子的构件。由包含氧原子的SiO2组成的栅极氧化物膜15与源极接触电极16是不连续的，因为插入由SixNy组成的层间绝缘膜210。因此，在以上的热处理中源极接触电极16中的Al与栅极氧化物膜15的反应被抑制。
因此，通过提供由SixNy组成的层间绝缘膜210，可以抑制在将源极接触电极16加热至不高于1200℃的温度以进行合金化中栅极氧化物膜15与Al发生反应。即，可以抑制由于栅极氧化物膜15的反应而导致诸如绝缘性质或容量稳定性的电特性劣化。因此，可以提供稳定且高质量的半导体器件。
注意的是，层间绝缘膜210或图1中的源极内部互连27具有垂直厚度，具体来讲，左端部和右端部显著地大于中部。另外，层间绝缘膜210或源极内部互连27的角部是成角度的。然而，注意的是，这样做是为了有助于理解附图并且在图1中的横截面图中，在整个横向方向上，层间绝缘膜210或源极内部互连的厚度实际上是基本上均匀的。另外，层间绝缘膜210或源极内部互连27的角部是圆形的，这也与以下的每个附图类似。
另外，半导体器件被构造成使得图1所示的MOSFET 100在n+SiC衬底11或n-SiC层12的主表面延伸的方向上布置。图1中仅示出作为最小组成单元的单个MOSFET 100。因此，没有示出图1中的左端和右端，然而，实际上，图1中的MOSFET 100被设置在四个方向上，这也与以下的每个附图类似。
现在将描述MOSFET 100的操作。参照图1，在不高于阈值的电压施加到栅电极17的状态下，也就是说，在截止状态下，位于栅极氧化物膜15正下方的p体区13与n-SiC层12之间的部分被反向偏置并且处于非导通状态。另一方面，当越来越大的正电压施加到栅电极17时，作为在p体区13与栅极氧化物膜15接触的部分周围的区域的在沟道区中，形成反转层。因此，n+源区14和n-SiC层12彼此电连接并且电流在源极接触电极16(或源极内部互连17)和漏电极55之间流动。
现在，将描述表示根据本发明的制造半导体器件的方法的一个实施例的第一实施例中表示半导体器件的MOSFET的制造方法。参照图2，在制造第一实施例中的MOSFET的方法中，最开始，执行SiC衬底准备步骤(S10)。在该步骤(S10)中，准备第一导电类型的SiC衬底。具体来讲，参照图3，例如，准备由六边形SiC组成并且通过包含n型杂质而具有n导电类型的n+SiC衬底11。
接着参照图2，执行n型层形成步骤(S20)。在该步骤(S20)中，在n+SiC衬底11上形成第一导电类型的半导体层。具体来讲，参照图3，通过外延生长在n+SiC衬底11的一个主表面11A上形成n-SiC层12。例如，使用SiH4(硅烷)和C3H8(丙烷)的气体混合物作为源气体并且使用H2(氢)气体作为载气，利用CVD可以实现外延生长。这里，例如，优选地，引入N或P作为n型杂质。因此，可以形成包含n型杂质的n-SiC层12，所述n型杂质的浓度低于n+SiC衬底11中包含的n型杂质的浓度。具体来讲，例如，n-SiC衬底12中的n型杂质的浓度优选地不低于5×1015cm-3且不高于5×1016cm-3。
接着参照图2，执行p体区形成步骤(S21)。在该步骤(S21)中，参照图4，具有第二导电类型的第二导电类型区被形成为包括n-SiC层12的第二主表面12B，所述第二主表面12B是与作为n+SiC衬底11侧的主表面的第一主表面12A相反的主表面。具体来讲，最开始，例如，用CVD(化学气相沉积)在第二主表面12B上形成由SiO2组成的氧化物膜。然后，在将抗蚀剂涂布到氧化物膜上之后，执行曝光和显影，以由此在与用作所期望的第二导电类型区的p体区13的形状相应的区域中形成具有开口的抗蚀剂膜。通过使用该抗蚀剂膜作为掩模，例如，通过RIE(反应离子蚀刻)部分地去除氧化物膜，并且在n-SiC层12上形成由具有开口图案的氧化物膜形成的掩模层。此后，去除以上的抗蚀剂膜。然后，使用该掩模层作为掩模，在n-SiC层12中执行诸如Al的p型杂质的离子注入，以由此在n-SiC层12中形成p体区13。注意的是，由例如SiO2组成的掩模优选地用于上述抗蚀剂的曝光和显影。
接着参照图2，执行n+区形成步骤(S22)。在该步骤(S22)中，在包括第二主表面12B的p体区13内的区域中，形成高浓度第一导电类型区，其包含的杂质具有第一导电类型、浓度高于n-SiC层12中的浓度。具体来讲，参照图4，最开始，在去除在步骤(S21)中用作掩模的以上氧化物膜之后，根据与步骤(S21)类似的工序，形成在与所期望的n+源区14的形状相应的区域中具有开口的掩模层。然后，使用该掩模层作为掩模，通过离子注入，在n-SiC层12中引入诸如P的n型杂质，以由此形成n+源区14。
接着参照图2，执行p+区形成步骤(S23)。在该步骤(S23)中，参照图4，高浓度第二导电类型区(p+区18)被形成为当从一对p体区13中的一个p体区13内形成的n+源区14观察时包括在另一p体区13内形成的n+源区14相反侧上的第二主表面12B。具体来讲，参照图4，根据与步骤(S21)和(S22)类似的工序，形成在与所期望的p+区18的形状相应的区域中具有开口的掩模层，并且使用该掩模层作为掩模，通过离子注入将诸如Al或B的p型杂质引入n-SiC层12，以由此形成p+区18。
接着参照图2，执行激活退火步骤(S31)。在该步骤(S31)中，通过例如在Ar(氩)气氛中将其中已注入离子的n-SiC层12加热至不低于1700℃且不高于1800℃的温度并且将该层保持大致30分钟，来执行激活退火，所述激活退火是用于激活通过以上离子注入引入的杂质并且恢复结晶度的热处理。
接着参照图2，执行表面清洁步骤(S32)。在该步骤(S32)中，如图4中所示，清洁其中形成p体区13、n+源区14和p+区18的n-SiC层12的第二主表面12B和n+SiC衬底11的另一主表面11B。
具体来讲，例如，通过在干氧气氛中执行其中加热温度不低于1100℃且不高于1300℃的热处理并且将保持时间设定为10分钟左右，在第二主表面12B和图4所示的另一主表面11B上形成热氧化物膜。此后，通过使用缓冲的氢氟酸去除以上的热氧化物膜，以由此清洁第二主表面12B和另一主表面11B。此后，优选地，通过使用有机溶剂的有机清洁、使用酸的酸清洁或RCA清洁，来执行表面清洁。
接着参照图2，执行极薄绝缘膜形成步骤(S33)。在该步骤(S32)中，参照图5，通过步骤(S10)至(S32)在其上形成包括所期望的离子注入区的n-SiC层12的n+SiC衬底11经受热氧化。具体来讲，例如，通过在干氧气氛中将n+SiC衬底11加热至不低于1100℃且不高于1300℃的温度并且将衬底保持为大致30分钟至60分钟，可以执行热氧化。因此，在第二主表面12B上，形成用作栅极氧化物膜15(参见图1)的极薄绝缘膜15A，所述栅极氧化物膜15是二氧化硅(SiO2)的热氧化物膜(例如，具有的厚度大致为30nm至100nm)。尽管极薄绝缘膜15A的厚度对应于极薄绝缘膜15A的介电常数，但是从绝缘栅晶体管中包括尖峰的栅电压操作范围至上述范围的范围通常是合适的。
在极薄绝缘膜形成步骤(S33)中，可以如上所述采用在氧气氛中执行的干法氧化，然而，例如可以采用湿法氧化或热解氧化，在湿法氧化中，在包含水蒸气的氧气氛中执行加热，在热解氧化中，在SiC的氧化中产生的水蒸气中的氢原子比干法氧化更有效地在界面处以氢、悬挂键(原子的未附着键)来终止。另外，在步骤(S33)中形成的极薄绝缘膜15A可以如上述步骤(S31)中一样经受退火作为附加的处理。在该退火过程中，优选地，在NO(氧化氮)气氛或N2O(一氧化二氮)气氛中、在不低于1100℃且不高于1300℃的温度下执行加热大致30分钟至90分钟并且在Ar气氛中、在不低于1100℃且不高于1300℃的温度下执行后续加热大致30分钟至90分钟。
接着参照图2，执行栅电极形成步骤(S40)。在该步骤(S40)中，参照图6，例如，由例如作为导体的多晶硅组成的栅电极17(参见图1)被形成为接触栅极氧化物膜15，以便从一个n+源区14延伸到另一n+源区14。如果采用多晶硅作为用于栅电极的原材料，则多晶硅可以以1×1020cm-3的高浓度包含P或B。注意的是，栅电极17优选地具有大致从300nm至500nm的厚度。
为了形成栅电极17以便使其从一个n+源区14延伸到另一n+源区14，优选地使用光刻技术。具体来讲，最开始，在将抗蚀剂涂布到接触图5所示的极薄绝缘膜15A的基本整个表面形成的栅电极17上之后，执行曝光和显影，以在与所期望的栅电极17的形状相应的区域中形成抗蚀剂膜。然后，使用该抗蚀剂膜作为掩模，例如，通过RIE(反应离子蚀刻)部分地去除栅电极17和极薄绝缘膜15A。因此，如图6中所示，形成栅电极17和栅极氧化物膜15。被部分去除栅电极17和极薄绝缘膜15A的区域处于如下的状态：如图6所示，暴露n+源区14和n+区18的各个主表面。
接着参照图2，执行层间绝缘膜形成步骤(S50)。在该步骤(S50)中，参照图7，例如，用CVD(化学气相沉积)形成由氮化硅膜(SixNy)或氮氧化硅膜(SiOxNy)形成的层间绝缘膜210。这里，具体来讲，通过使用等离子体CVD，形成具有的厚度不小于0.5μm且不大于1.5μm并且优选地不小于0.7μm且不大于1.3μm，例如1.0μm的层间绝缘膜210。因此，图7所示的层间绝缘膜210被形成为接触p+区18、n+源区14和栅电极17的各个表面。
如果包含氧的氮氧化硅膜(SiOxNy)替代SixNy用于层间绝缘膜210，则在层间绝缘膜210中包含氧原子。然而，SiOxNy中的氧原子含量的比率低于图47中层间绝缘膜21中的SiO2中的氧原子含量的比率。因此，即使在氮氧化硅膜(SiOxNy)用作层间绝缘膜210的情况下，如在使用SixNy的情况中一样，可以实现抑制热处理期间层间绝缘膜与源极接触电极16(欧姆电极)的合金中Al之间反应的效果。注意的是，当形成由氟化硅氧化物(SiOF)或碳氧化硅(SiOC)中的任一种替代SixNy或SiOxNy组成的层间绝缘膜210时，也得到类似的效果。
接着参照图2，执行源电极部分开口步骤(S60)。在该步骤(S60)中，去除步骤(S50)中形成的一部分层间绝缘膜210。即，在步骤(S60)中，去除在随后步骤中将要形成源极接触电极16的区域中形成的层间绝缘膜21。具体来讲，参照图8，优选地去除与在一对p体区13内形成的n+源区14和p+区18中的每个接触的层间绝缘膜210。这是因为如图1中所示，源极接触电极16被形成为以与n+源区14和p+区18接触的方式、从n+源区14延伸到p+区18，p+区18被布置成接触n+源区14。
具体以下面的工序执行步骤(S60)。在将抗蚀剂涂布到图7所示的被形成为接触p+区18、n+源区14和栅电极17的各个表面的层间绝缘膜210上之后，执行曝光和显影，以由此在与所期望的层间绝缘膜210的形状相应的区域中形成具有开口的抗蚀剂膜。然后，使用该抗蚀剂膜作为掩模，例如，通过RIE(反应离子蚀刻)部分地去除层间绝缘膜210。因此，在所期望的区域中形成层间绝缘膜210的开口图案。参照图8，掩模层5的图案被形成为接触剩余的层间绝缘膜210。
接着参照图2，执行源极欧姆电极形成步骤(S70)。在该步骤(S70)中，用于形成源极欧姆电极(图1中的源极接触电极16)的由Ti组成的Ti膜、由Al组成的Al膜和由Si组成的Si膜被以该顺序形成。具体来讲，参照图9，最开始，例如，通过具体在第二主表面12B中暴露的p+区18的主表面和n+源区14的主表面上以及将以接触层间绝缘膜210的方式形成的掩模层5上进行溅射，形成Ti膜、Al膜和Si膜。此后，通过去除掩模层5，也去除掩模层5上的Ti膜、Al膜和Si膜。因此，如图9中所示，仅p+区18的主表面和n+源区14的主表面上的Si膜得以保持。因此，如通过图10中的源极接触电极16所示地，Ti膜、Al膜和Si膜仅形成在p+区18的主表面和n+源区14的主表面上。因此，优选地执行剥离，以在步骤(S60)中形成的掩模层5上形成所期望的膜并且通过随后去除掩模层5仅在所期望的区域中形成膜。
在图9中，由用于形成源极欧姆电极的Ti组成的Ti膜、Al组成的Al膜和Si组成的Si膜构成的堆叠结构被示出为源极接触电极16。
接着，参照图2，执行背表面漏电极形成步骤(S80)。在该步骤(S80)中，用作背表面电极焊盘的Ni层或NiSi层在与形成有n-SiC层12侧相反的n+SiC衬底11的主表面上形成为漏电极55。
具体来讲，参照图10，例如，通过在n+SiC衬底11的另一主表面11B上进行溅射，气相沉积上述的Ni层或NiSi层，以由此形成背表面电极焊盘(漏电极55)，主表面11B是与作为形成有n-SiC层12的主表面的一个主表面11A相反的主表面。由这些材料制成的漏电极55与n+SiC衬底11建立了良好的欧姆接触。
注意的是，Ni层具有的厚度优选地不小于30nm且不大于200nm并且进一步优选地不小于50nm且不大于150nm，其中例如为100nm。NiSi层具有的厚度优选地不小于30nm且不大于200nm并且进一步优选地不小于50nm且不大于150nm，其中例如为100nm。
另外，在形成漏电极55之后，如图10中所示，优选地，在漏电极55的下主表面上形成漏极接触电极56。优选地，漏极接触电极56是由例如Al或Au组成并且具有的厚度为1μm左右的薄膜。优选地，如与漏电极55的情况中一样，通过溅射，例如采用气相沉积形成漏极接触电极56。
通过如上地设定厚度条件，以上的漏电极55可以用作以稳定方式具有低电阻的欧姆漏电极。注意的是，可以首先执行步骤(S70)和步骤(S80)中的任一个。
接着参照图2，执行合金化处理步骤(S90)。具体来讲，参照图10，将已完成以上工序的n+SiC衬底11在诸如Ar的惰性气体的气氛中加热至不低于550℃且不高于1200℃并且优选地不低于900℃且不高于1100℃，例如1000℃的温度，并且保持不长于10分钟(例如，1分钟)的时间段。因此，Ti膜、Al膜和Si膜中分别包含的Ti、Al和Si以及n-SiC层12或n+SiC衬底11中包含的C被合金化。因此，如图10中所示，形成源极接触电极16，其被布置成接触第二主表面12B、在远离栅极氧化物膜15的方向上从一对n+源区14延伸到p+区18。另外，通过以上的加热，同时形成漏电极55，其被布置成接触n+SiC衬底11的另一主表面11B，主表面11B是与作为形成有n-SiC层12侧上的主表面的一个主表面11A相反的主表面。这里，在步骤(S90)中，优选地，具体在Ar和/或N2的惰性气体和氢的气体混合物中，加热n+SiC衬底11。因此，可以制造源极接触电极16，使其与n+源区14和p体区13(p+区18)的接触电阻进一步可靠地降低并且制造成本得以抑制。
即使在用于此合金化过程的热处理中将n+SiC衬底11暴露于1000℃左右的高温，在该第一实施例中，由于源极接触电极16中的Al与层间绝缘膜210之间的反应而导致的层间绝缘膜210组成的变化和由于Al与栅极氧化物膜15中的氧原子之间的反应而导致的栅极氧化物膜15组成的变化被抑制。这是因为与Al的反应性低于SiO2的SixNy组成的层间绝缘膜210位于源极接触电极16中的Al和栅极氧化物膜15中的氧原子之间，并因此层间绝缘膜210抑制源极接触电极16中的Al与栅极氧化物膜15中的氧原子之间的反应。
接着参照图2，执行源极内部互连形成步骤(S100)。在该步骤(S100)中，形成源极内部互连27，该源极内部互连27是用于将一个源极接触电极16和另一源极接触电极16成对地彼此电连接的金属层。
具体来讲，参照图11，例如，通过在源极接触电极16和层间绝缘膜210的基本整个表面上进行溅射，形成用作由Al组成的薄膜层的源极内部互连27。然而，参照图12中的MOSFET 200，例如，在形成Al的薄膜层之前，可以在源极接触电极16或层间绝缘膜210的基本整个表面上形成由Ti组成的薄膜层(薄层6)。因此，Ti的薄层6改进了源极内部互连27与源极接触电极16之间的粘附性。可替选地，例如，可以使用Ta(钽)或W(钨)替代Ti作为用于薄层6的材料。因此，如Ti的情况一样，Ta或W改进了源极内部互连27与源极接触电极16之间的粘附性。另外，可以起到在安装MOSFET 100中在以所期望的图案形成源极内部互连27时作为用于停止蚀刻的基底层的作用。
此外，上述的薄层6可以由从Cr(铬)、Mo(钼)、Nb(铌)和V(钒)组成的组中选择的任一种组成。通过采用任一种材料，薄层6可以实现上述源极接触电极16与源极内部互连27之间的良好粘附性，以及同时，源区中的电阻可以充分降低并且可以增强对电迁移的抵抗力。
注意的是，上述图12中的MOSFET 200与MOSFET 100的不同之处仅在于，其包括薄层6并且采用与MOSFET 100不同的方式来构造。
在步骤(S100)中，例如，在形成Ti和Al的薄膜层的情况中，Ti的薄膜层具有的厚度优选地不小于30nm且不大于70nm并且优选地不小于40nm且不大于60nm，其中例如为50nm。类似地，Al的薄膜层优选地具有不小于2μm的厚度。
通过执行以上每个步骤，形成图11(图1)中所示的MOSFET 100。为了将多个MOSFET 100相互电连接以用作一个集成电路，执行形成钝化膜或安装的步骤作为后续步骤。钝化膜被形成为一旦形成MOSFET 100的组成元件而用于最终在外部保护MOSFET 100的保护膜。
(第二实施例)
参照图13，第二实施例中的MOSFET 300与MOSFET 100的构造基本上类似。然而，在MOSFET 300中，用由SixNy形成的栅极绝缘膜150替代MOSFET 100中的栅极氧化物膜15。
栅极绝缘膜150不包含氧原子。因此，例如，即使栅极绝缘膜150被构造成其部分区域接触源极接触电极16，栅极绝缘膜150在热处理期间也不会由于与源极接触电极16发生反应而变化。因此，如与MOSFET 100中的层间绝缘膜210的情况一样，MOSFET 300中的层间绝缘膜210没有布置在位于栅极氧化物膜15与源极接触电极16之间的区域中。因此，MOSFET 300中的栅极绝缘膜150在图13中的横向方向上比MOSFET 100中的栅极氧化物膜15长，并且栅极绝缘膜150的横向方向上的端部接触各个源极接触电极16。具有如上构造的MOSFET 300还实现与MOSFET 100或MOSFET 200相同的效果。下文中，将描述制造该第二实施例中的MOSFET 300的方法。
可以参照图2中的流程图来描述制造第二实施例中的MOSFET300的方法。然而，每个步骤中的详细工序稍有不同。
图2中的流程图中的步骤(S10)至步骤(S32)与第一实施例中的相同。参照图14，在极薄绝缘膜形成步骤(S33)中，形成由SixNy替代第一实施例中的SiO2组成的极薄绝缘膜15A(对应于图5中的极薄绝缘膜15A)。该极薄绝缘膜15A在后续步骤中被部分去除并且用作栅极绝缘膜150。
在栅电极形成步骤(S40)中，参照图15，如与第一实施例中一样地形成栅电极17。在该步骤(S40)中，栅极绝缘膜150可以经受光刻技术等，以便将沿着第二主表面12B的方向(图15中的横向方向)上的栅极绝缘膜150的长度处理成所期望的长度，然而，可以在不需要执行以上处理的情况下建立图15所示的状态。这是因为，就MOSFET300而言，栅极绝缘膜的以上沿着横向方向的长度等于随后形成的层间绝缘膜的长度。
在层间绝缘膜形成步骤(S50)中，参照图16，层间绝缘膜210如与第一实施例中一样地形成，以及此后，在源电极部分开口步骤(S60)中，执行与第一实施例中一样的处理。因此，参照图17，可以执行使层间绝缘膜210和栅极绝缘膜150在横向方向上的长度彼此相等这种处理。
下面的步骤(S70)至步骤(S100)是与第一实施例中相同的处理。可以参照图18说明步骤(S70)，并且是采用与第一实施例中的图9类似的方式。可以参照图19说明步骤(S80)，并且是采用与第一实施例中的图10类似的方式。可以参照图18和图19说明步骤(S90)，并且是采用与第一实施例中的图9和图10类似的方式。可以参照图20说明步骤(S100)，并且是采用与第一实施例中的图11类似的方式。
该第二实施例与该第一实施例的不同之处仅在于上述的每个点。即，第二实施例在以上没有描述的构造、条件、工序、效果等方面完全与第一实施例中的一致。
(第三实施例)
参照图21，第三实施例中的MOSFET 400与MOSFET 100的构造方式基本类似。然而，在MOSFET 400中，层间绝缘膜具有由SiO2组成的层间绝缘膜21和由SixNy组成的层间绝缘膜210的两层结构。
具体来讲，在具有两层结构的层间绝缘膜中，由SiO2组成的层间绝缘膜21被布置在内部以便覆盖栅电极17的外周部分，并且由SixNy组成的层间绝缘膜210被布置成覆盖层间绝缘膜21的外周部分。另外，MOSFET 400的栅极氧化物膜15由SiO2组成。栅极氧化物膜15在横向方向上的长度等于栅电极17在横向方向上的长度。此外，栅极氧化物膜15的横向方向上的端部被层间绝缘膜21环绕，并且层间绝缘膜21环绕栅极氧化物膜15的区域被层间绝缘膜210环绕。
同时，在具有这种构造的情况下，由SiO2组成的层间绝缘膜21或栅极氧化物膜15不接触通过将Al合金化而形成的源极接触电极16。即，由于布置了由SixNy组成的层间绝缘膜210，层间绝缘膜21(栅极氧化物膜15)和源极接触电极16彼此不连续。因此，具有如上构造的MOSFET 400也实现了与MOSFET 100等相同的效果。下文中，将描述该第三实施例中的制造MOSFET 400的方法。
可以参照图2中的流程图来描述制造第三实施例中的MOSFET400的方法。然而，每个步骤中的详细工序稍有不同。
图2中的流程图中的步骤(S10)至步骤(S40)与第一实施例中的相同。因此，可以执行使栅极氧化物膜15和栅电极17在横向方向的长度彼此相等的这种处理。
在层间绝缘膜形成步骤(S50)中，参照图22，最开始，例如，采用CVD(化学气相沉积)，这里具体地采用等离子体CVD形成由SiO2组成的层间绝缘膜21。厚度不小于0.5μm且不大于1.5μm，并且优选地不小于0.8μm且不大于1.2μm，例如为1.0μm。
然后，执行一次源电极部分开口步骤(S60)。这里，如与第一实施例中一样，去除在步骤(S50)中形成的一部分层间绝缘膜21。通过去除接触一对p体区13内形成的n+源区14和p+区18中的每个的层间绝缘膜21，得到如图23中所示的方式。
然后，再执行层间绝缘膜形成步骤(S50)。这里，由SixNy组成的层间绝缘膜210被形成为接触p+区、n+源区14和层间绝缘膜21的各个表面。注意的是，由上述SiOxNy、SiOF和SiOC中的任一个替代SixNy组成的层间绝缘膜210可以形成为将在此形成的层间绝缘膜210。厚度不小于0.1μm且不大于1.0μm并且优选地不小于0.2μm且不大于0.6μm，例如为0.3μm。
然后，再执行源电极部分开口步骤(S60)。在该步骤中，如与第一实施例中一样，通过使用掩模层5的图案作为掩模，去除一部分层间绝缘膜210。因此，参照图24，留下掩模层5的图案接触剩余的层间绝缘膜210。
下面的步骤(S70)至步骤(S100)是与第一实施例中相同的处理。可以参照图25说明步骤(S70)并且采用与第一实施例中的图9中类似的方式。可以参照图26说明步骤(S80)并且采用与第一实施例中的图10中类似的方式。可以参照图25和图26说明步骤(S90)并且采用与第一实施例中的图9和图10中类似的方式。可以参照图27说明步骤(S100)并且采用与第一实施例中的图11中类似的方式。
该第三实施例与该第一实施例的不同之处仅在于上述的每个点。即，第三实施例在以上没有描述的构造、条件、工序、效果等方面完全与第一实施例中的一致。
(第四实施例)
参照图28，第四实施例中的MOSFET 500与MOSFET 400的构造方式基本类似。然而，在MOSFET 500中，例如，如与上述MOSFET 300中一样，栅极氧化物膜15在横向方向的长度比栅电极17长，并且其长度等于由SiO2组成的层间绝缘膜21的横向方向的长度。栅极氧化物膜15的横向方向上的端部接触由SixNy组成的层间绝缘膜210。
MOSFET 500与MOSFET 400的不同之处仅在于上述栅极氧化物膜15的横向方向上的长度。即，同样，在MOSFET 500中，由SiO2组成的栅极氧化物膜15或层间绝缘膜21不接触通过将Al合金化而形成的源极接触电极16。即，由于布置了由SixNy组成的层间绝缘膜210，因此层间绝缘膜21(栅极氧化物膜15)和源极接触电极16彼此不连续。因此，具有如上构造的MOSFET 500还实现与MOSFET 100等的效果相同的效果。
可以参照图2中的流程图来描述制造第四实施例中的MOSFET500的方法。图2中的流程图中的步骤(S10)至步骤(S40)与第二实施例中的相同。即，不必在步骤(S40)中将栅极氧化物膜15的长度处理成所期望的长度。然而，该第四实施例与第二实施例的不同之处在于，在第二实施例中形成由SixNy组成的栅极绝缘膜150但是在该第四实施例中形成由SiO2组成的栅极氧化物膜15。
在层间绝缘膜形成步骤(S50)中，参照图29，如与第三实施例中一样，形成由SiO2组成的层间绝缘膜21。然后，执行一次源电极部分开口步骤(S60)。这里，参照图30，如与第二实施例中的步骤(S60)一样，去除被形成为接触n+源区14和p+区18和层间绝缘膜21的极薄绝缘膜15A，并且极薄绝缘膜15A用作栅极氧化物膜15。因此，可以执行使层间绝缘膜21和栅极氧化物膜15在横向方向的长度彼此相等的这种处理。
然后，再如与第三实施例中的一样执行步骤(S50)和步骤(S60)，参照图31，掩模层5的图案被形成为接触剩余的层间绝缘膜210。
下面的步骤(S70)至步骤(S100)是与第一实施例中的处理相同的处理。可以参照图32说明步骤(S70)并且采用与第一实施例中的图9中类似的方式。可以参照图33说明步骤(S80)并且采用与第一实施例中的图10中类似的方式。可以参照图32和图33说明步骤(S90)并且采用与第一实施例中的图9和图10中类似的方式。可以参照图34说明步骤(S100)并且采用与第一实施例中的图11中类似的方式。
该第四实施例与该第一实施例的不同之处仅在于上述的每个点。即，第四实施例在以上没有描述的构造、条件、工序、效果等方面完全与第一实施例中的一致。
(第五实施例)
参照图35，第五实施例中的MOSFET 600与上述每个实施例中的MOSFET的构造方式基本类似。然而，在MOSFET 600中，阻挡层60被布置成覆盖由SixNy组成的层间绝缘膜210的外周。阻挡层60还布置在源极接触电极16与栅极氧化物膜15之间。在此方面，MOSFET 600不同于上述其他MOSFET。
与层间绝缘膜210(层间绝缘膜21)一样，例如，阻挡层60具有将源极内部互连27与栅电极17电气隔离以及保护MOSFET 600的功能，该源极内部互连27在图35中被布置成将一个源极接触电极16和另一源极接触电极16彼此电气隔离。另外，例如，与上述图12中的薄层6一样，阻挡层60可以具有用于改进源极内部互连27和层间绝缘膜210之间的粘附性的功能，或者可以起到在安装MOSFET 600中、在以所期望的图案形成源极内部互连27中作为用于停止蚀刻的基底层的作用。为了起到以上作用，阻挡层60优选地由Ta(钽)、W(钨)、或者钨或钽的氧化物或者钨或钽的碳化物组成。
同样，在具有如上构造的MOSFET 600中，SiO2和源极接触电极16中的合金化Al不彼此接触。因此，得到与上述每个实施例中的MOSFET中的效果相同的效果。除了这种效果之外，还另外得到由存在上述阻挡层60而带来的效果。
可以参照图36中的流程图来描述制造第五实施例中的MOSFET600的方法。图36中的流程图与图2中的流程图基本类似，然而，图36中的流程图包括在源电极部分开口步骤(S60)和源极欧姆电极形成步骤(S70)之间的阻挡层形成步骤(S65)。
在制造MOSFET 600的方法中的步骤(S10)至步骤(S60)与根据上述每个实施例的制造MOSFET的方法中的步骤基本相同。例如，参照图37，栅极氧化物膜15是由SiO2组成的氧化物膜，并且栅极氧化物膜15的横向方向上的长度大于栅电极17的横向方向上的长度，并且等于层间绝缘膜210的横向方向上的长度。因此，例如，在源电极部分开口步骤(S60)中，如与第二实施例中一样，在去除一部分层间绝缘膜210的同时，优选地部分去除栅极氧化物膜15。
在该第五实施例中，然而，在进行后续步骤之前，优选地去除用于在步骤(S60)中部分去除层间绝缘膜210或栅极氧化物膜15的抗蚀剂(例如，图8中的掩模层5)。
然后，在阻挡层形成步骤(S65)中，如图37中所示，阻挡层60被形成为接触p+区18和n+源区14的各个主表面，以便环绕栅极氧化物膜15的端部并且覆盖层间绝缘膜210的外周部分。阻挡层60具有的厚度优选地不小于0.1μm且不大于0.5μm并且更优选地不小于0.05μm且不大于0.2μm，其中例如为0.1μm。
然后，在将抗蚀剂涂布到以上阻挡层60的表面上之后，执行曝光和显影，以在与将要被去除阻挡层60的部分的所期望的形状相应的区域中形成具有开口的抗蚀剂膜。然后，使用该抗蚀剂膜作为掩模，例如，通过RIE部分地去除阻挡层60。具体来讲，参照图38，去除被形成为接触p+区18和n+源区14的阻挡层60。然后，留下掩模层5的图案接触剩余的阻挡层60。
然后，参照图36，执行源极欧姆电极形成步骤(S70)。在该步骤(S70)中，形成如上述每个实施例中一样的源极接触电极16。具体来讲，参照图39，最开始，通过具体在第二主表面12B中暴露的p+区18的主表面和n+源区14的主表面上以及被形成为接触阻挡层60的掩模层5上进行溅射，形成上述的Ti膜、Al膜和Si膜。此后，通过去除掩模层5，也去除掩模层5上的上述Ti膜、Al膜和Si膜。因此，仅在p+区18的主表面和n+的主表面上形成Ti膜、Al膜和Si膜。优选地执行剥离步骤，以在步骤(S65)中形成的掩模层5上形成所期望的膜并且通过随后去除掩模层5仅在所期望的区域中形成膜。
同样，在图39中，例如，如与图9中一样，由用于形成源极欧姆电极的由Ti组成的Ti膜、由Al组成的Al膜和由Si组成的Si膜构成的堆叠结构被示出为源极接触电极16。
下面的步骤(S80)至(S100)与上述每个实施例中的步骤一致。因此，形成采用图40(图35)所示方式的MOSFET 600。
该第五实施例与该第一实施例的不同之处仅在于上述的每个点。即，第五实施例在以上没有描述的构造、条件、工序、效果等方面完全与第一实施例中的一致。
(第六实施例)
参照图41，第六实施例中的MOSFET 700与MOSFET 600的构造方式基本类似。然而，在MOSFET 700中，源极接触电极16和阻挡层60彼此不连续，并且其间具有间隙32。MOSFET 700与MOSFET 600的不同之处仅在于此方面。
通过由此在源极接触电极16和栅极氧化物膜15之间布置间隙32，可以可靠地进一步抑制源极接触电极16中的Al和栅极氧化物膜15中的氧原子之间的反应。注意的是，为了下面的一些原因，优选地，间隙32具有的宽度(间隙32在沿着n+SiC衬底的主表面的方向上的宽度)例如不小于0.1μm且不大于1μm。即，如上所述的绝缘栅晶体管通常按具有的横向宽度为例如10μm左右的单元结构来布置，并因此，期望间隙32所占的作为非操作区的面积不大于1μm。另外，考虑到在用于形成栅极氧化物膜15等的蚀刻工艺中的处理精度，期望以上的间隙32具有的宽度不小于0.1μm。
可以参照图36中的流程图来描述第六实施例中的MOSFET 700的制造方法。
制造MOSFET 700的方法不同于源极欧姆电极形成步骤(S70)中的制造MOSFET 600的方法。如上所述，在制造MOSFET 600的方法中，通过使用在步骤(S65)中被形成为接触阻挡层60的掩模层5，在步骤(S70)中优选地执行剥离。然而，在制造MOSFET 700的方法中，优选地，去除在步骤(S65)中保留在阻挡层60上的掩模层5，并且通过使用在步骤(S70)中被形成为覆盖阻挡层60和n+源区14的一部分主表面的新掩模层7，来形成源极接触电极16。
具体来讲，参照图42，在将抗蚀剂涂布到p+区18和n+源区14的主表面上以及阻挡层60的外周表面上之后，执行曝光和显影，以形成抗蚀剂膜，该抗蚀剂膜覆盖距离n+源区14的主表面上的阻挡层60外框架特定距离。该抗蚀剂膜是指图42所示的掩模层7。此后，如与上述每个实施例中一样，例如，通过在图42中的掩模层7的上表面上以及n+源区14和p+区18的各个暴露表面上进行溅射，来形成Ti膜、Al膜和Si膜。
此后，通过去除掩模层7(以及掩模层7的上表面上形成的Ti膜等)，形成Ti膜等，并且相对于阻挡层60插入间隙32。通过将步骤(S80)中的Ti膜等合金化，可以在不与栅极氧化物膜15反应的情况下，执行令人满意的处理。
下面的步骤(S80)至(S100)与上述每个实施例中的步骤一致。因此，形成采用图43(图40)所示方式的MOSFET 700。
该第六实施例与该第五实施例的不同之处仅在于上述的每个点。即，第六实施例在以上没有描述的构造、条件、工序、效果等方面完全与第五实施例中的一致。
(第七实施例)
参照图44，第七实施例中的MOSFET 800与MOSFET 600的构造方式基本类似。然而，在MOSFET 800中，采用由SiO2组成的层间绝缘膜21，以替代由例如SixNy组成的层间绝缘膜210。MOSFET 800与MOSFET 600的不同之处仅在于以上的此方面。类似地，参照图45，该第七实施例中的MOSFET 900与MOSFET 700的构造方式基本类似。然而，在MOSFET 800中，采用由SiO2组成的层间绝缘膜21，以替代由例如SixNy组成的层间绝缘膜210。MOSFET 900与MOSFET 700的不同之处仅在于以上的此方面。
同样，在MOSFET 800和900中，阻挡层60位于源极接触电极16与层间绝缘膜21或栅极氧化物膜15之间。因此，即使当包括由SiO2组成的栅极氧化物膜15和层间绝缘膜21时，也可以抑制源极接触电极16中的Al与氧原子之间的还原反应。
另外，与图46中的MOSFET 999一样，如下的这种构造也是可行的：不设置阻挡层但是采用由SiO2组成的层间绝缘膜21和栅极氧化物膜15，并且随后在源极接触电极16和栅极氧化物膜15之间设置间隙32，例如，如与上述MOSFET 700中一样。也在这种情况下，由于存在间隙32，可以抑制由于加热用于将源极接触电极16合金化所导致的栅极氧化物膜15和层间绝缘膜21中的氧原子与Al之间的还原反应。
通过以适当方式组合上述实施例中的MOSFET的制造方法，来实现以上第七实施例中的每个MOSFET的制造方法。该第七实施例与上述每个实施例的不同之处仅在于上述的方面。
虽然以上已经描述了本发明的每个实施例，但是应该理解，本文公开的每个实施例是示例性的并且就每个方面而言都不是限制性的。本发明的范围由权利要求的各项来限定，并且旨在包括等价于权利要求的各项的范围和含义内的任何修改形式。
工业可应用性
作为用于抑制能够接触n型SiC区和p型SiC区这两者的合金化电极与氧化物膜之间的反应的技术，本发明是特别优异的。
附图标记的说明
5、7掩模层；6薄层；11 n+SiC衬底；11A一个主表面；11B另一主表面；12 n-SiC层；12A第一主表面；12B第二主表面；13 p体区；14 n+源区；15栅极氧化物膜；15A极薄绝缘膜；16源极接触电极；17栅电极；18 p+区；21、210层间绝缘膜；27源极内部互连；32间隙；55漏电极；56漏极接触电极；60阻挡层；100、200、300、400、500、600、700、800、900、999、1000 MOSFET；以及150栅极绝缘膜。

Claims (6)

1.一种半导体器件，包括：
SiC层(12)；
欧姆电极(16)，所述欧姆电极(16)形成在所述SiC层(12)的主表面上；
另一电极(17)，其被布置成在所述SiC层(12)的所述主表面上与所述欧姆电极(16)隔开一段距离；以及
绝缘层(210)，所述绝缘层(210)位于所述欧姆电极(16)与所述另一电极(17)之间，并且
在当所述欧姆电极(16)和所述绝缘层(210)彼此相邻的情况下执行不高于1200℃的温度的加热时，所述绝缘层(210)中的电阻的降低率不高于5％。
2.根据权利要求1所述的半导体器件，其中，
所述绝缘层(210)是用于将所述欧姆电极(16)和所述另一电极(17)彼此电气隔离的层间绝缘膜(210)，并且，所述层间绝缘膜(210)的至少与所述欧姆电极相对的表面由氮化硅或氮氧化硅组成。
3.根据权利要求1所述的半导体器件，还包括：
极薄绝缘膜(15)，所述极薄绝缘膜(15)在所述SiC层(12)和所述另一电极(17)之间并且具有不小于30nm且不大于100nm的厚度，
其中，在所述极薄绝缘膜(15)和所述绝缘层(210)这两者与所述欧姆电极(16)之间布置有间隙(32)。
4.一种半导体器件，包括：
SiC层(12)；
欧姆电极(16)，所述欧姆电极(16)形成在所述SiC层(12)的主表面上；
另一电极(17)，其被布置成在所述SiC层(12)的所述主表面上与所述欧姆电极(16)隔开一段距离；以及
绝缘层(21、210、60)，所述绝缘层(21、210、60)位于所述欧姆电极(16)与所述另一电极(17)之间，并且
所述绝缘层(21、210、60)包括：
层间绝缘膜(21、210)，所述层间绝缘膜(21、210)用于将所述欧姆电极和所述另一电极彼此电气隔离，以及
阻挡层(60)，所述阻挡层(60)被布置成覆盖所述层间绝缘膜(21、210)的外周。
5.根据权利要求4所述的半导体器件，其中，
所述阻挡层(60)由钨、钽、或者钨或钽的氧化物、或者钨或钽的碳化物来形成。
6.根据权利要求4所述的半导体器件，还包括：
极薄绝缘膜(15)，所述极薄绝缘膜(15)在所述SiC层(12)和所述另一电极(17)之间并且具有不小于30nm且不大于100nm的厚度，
其中，在所述极薄绝缘膜(15)和所述绝缘层(21、210、60)这两者与所述欧姆电极(16)之间布置有间隙(32)。
CN2010800033467A 2009-10-05 2010-07-08 半导体器件 Pending CN102227812A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2009-231647 2009-10-05
JP2009231647 2009-10-05
PCT/JP2010/061613 WO2011043116A1 (ja) 2009-10-05 2010-07-08 半導体装置

Publications (1)

Publication Number Publication Date
CN102227812A true CN102227812A (zh) 2011-10-26

Family

ID=43856596

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010800033467A Pending CN102227812A (zh) 2009-10-05 2010-07-08 半导体器件

Country Status (7)

Country Link
US (1) US8963163B2 (zh)
EP (1) EP2487720A4 (zh)
JP (1) JP5682556B2 (zh)
KR (1) KR20120065962A (zh)
CN (1) CN102227812A (zh)
TW (1) TW201133835A (zh)
WO (1) WO2011043116A1 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103918062A (zh) * 2011-12-12 2014-07-09 住友电气工业株式会社 用于制造半导体器件的方法
CN104126219A (zh) * 2012-02-20 2014-10-29 富士电机株式会社 SiC半导体器件及其制造方法
CN108701596A (zh) * 2016-02-24 2018-10-23 株式会社神户制钢所 欧姆电极
CN109524456A (zh) * 2018-11-19 2019-03-26 中国电子科技集团公司第十三研究所 适用于高温的碳化硅欧姆接触制作方法及碳化硅功率器件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4858791B2 (ja) * 2009-05-22 2012-01-18 住友電気工業株式会社 半導体装置およびその製造方法
JP5728954B2 (ja) * 2011-01-13 2015-06-03 住友電気工業株式会社 炭化珪素半導体装置の製造方法
KR101386119B1 (ko) * 2012-07-26 2014-04-21 한국전기연구원 ＳｉＣ ＭＯＳＦＥＴ의 오믹 접합 형성방법
JP2014038899A (ja) * 2012-08-13 2014-02-27 Sumitomo Electric Ind Ltd 炭化珪素半導体装置およびその製造方法
JP6068918B2 (ja) * 2012-10-15 2017-01-25 住友電気工業株式会社 半導体装置およびその製造方法
WO2015052782A1 (ja) * 2013-10-08 2015-04-16 新電元工業株式会社 炭化珪素半導体装置の製造方法
JP2016081995A (ja) * 2014-10-14 2016-05-16 住友電気工業株式会社 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1441965A (zh) * 2000-05-10 2003-09-10 克里公司 碳化硅金属半导体场效应晶体管和制造碳化硅金属半导体场效应晶体管的方法
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2008192691A (ja) * 2007-02-01 2008-08-21 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SE504916C2 (sv) 1995-01-18 1997-05-26 Ericsson Telefon Ab L M Förfarande för att åstadkomma en ohmsk kontakt jämte halvledarkomponent försedd med dylik ohmsk kontakt
JPH10173169A (ja) 1996-12-16 1998-06-26 Toshiba Corp 半導体装置及びその製造方法
JP4003296B2 (ja) 1998-06-22 2007-11-07 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP4671314B2 (ja) * 2000-09-18 2011-04-13 独立行政法人産業技術総合研究所 オーミック電極構造体の製造方法、接合型ｆｅｔ又は接合型ｓｉｔのオーミック電極構造体の製造方法、及び半導体装置の製造方法
JP3952978B2 (ja) * 2003-03-24 2007-08-01 日産自動車株式会社 炭化珪素半導体素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1441965A (zh) * 2000-05-10 2003-09-10 克里公司 碳化硅金属半导体场效应晶体管和制造碳化硅金属半导体场效应晶体管的方法
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
JP2008192691A (ja) * 2007-02-01 2008-08-21 Denso Corp 炭化珪素半導体装置およびその製造方法
WO2009013886A1 (ja) * 2007-07-20 2009-01-29 Panasonic Corporation 炭化珪素半導体装置およびその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103918062A (zh) * 2011-12-12 2014-07-09 住友电气工业株式会社 用于制造半导体器件的方法
CN104126219A (zh) * 2012-02-20 2014-10-29 富士电机株式会社 SiC半导体器件及其制造方法
CN104126219B (zh) * 2012-02-20 2017-09-22 富士电机株式会社 SiC半导体器件及其制造方法
CN108701596A (zh) * 2016-02-24 2018-10-23 株式会社神户制钢所 欧姆电极
CN109524456A (zh) * 2018-11-19 2019-03-26 中国电子科技集团公司第十三研究所 适用于高温的碳化硅欧姆接触制作方法及碳化硅功率器件

Also Published As

Publication number Publication date
US20110227096A1 (en) 2011-09-22
EP2487720A4 (en) 2014-01-01
WO2011043116A1 (ja) 2011-04-14
KR20120065962A (ko) 2012-06-21
JP5682556B2 (ja) 2015-03-11
TW201133835A (en) 2011-10-01
EP2487720A1 (en) 2012-08-15
JPWO2011043116A1 (ja) 2013-03-04
US8963163B2 (en) 2015-02-24

Similar Documents

Publication Publication Date Title
CN102227812A (zh) 半导体器件
CN101578705B (zh) 碳化硅半导体装置及其制造方法
JP4965576B2 (ja) 半導体装置及びその製造方法
JP5558392B2 (ja) 半導体装置とその製造方法
TW201104862A (en) Semiconductor device and method of producing same
WO2011043120A1 (ja) 半導体装置の製造方法
CN104737292A (zh) 碳化硅半导体器件及其制造方法
WO2014083942A1 (ja) 炭化珪素半導体装置およびその製造方法
JP6197957B2 (ja) 半導体装置及び半導体装置の製造方法
JP2013055214A (ja) 半導体装置およびその製造方法
CN104981897A (zh) 制造碳化硅半导体器件的方法
CN103890951A (zh) 用于制造半导体器件的方法和半导体器件
JP2009043880A (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
CN102770961B (zh) 制造半导体器件的方法
JP6500912B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN104285299A (zh) 碳化硅半导体器件
JP2015005669A (ja) 炭化珪素半導体装置の製造方法
US9887270B2 (en) Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP6582537B2 (ja) 半導体装置および半導体装置の製造方法
US9048103B2 (en) Method for producing semiconductor device
US8866156B2 (en) Silicon carbide semiconductor device and method for manufacturing same
JP6155553B2 (ja) 炭化珪素半導体装置の製造方法
JP2015095511A (ja) 炭化珪素半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20111026