KR20040014978A - 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터에서반전 층 이동도의 개선 방법 - Google Patents
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Abstract
본 발명에 따라, 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)에서 반전 층 이동도를 개선시키는 방법이 제공된다. 특히, 본 발명은 생성된 SiC MOSFET의 산화물-기판 인터페이스가 개선되도록 산화물 층을 탄화규소 기판에 적용하는 방법에 관한 것이다. 이 방법은 금속 분순물의 존재하에서 산화물 층을 형성하는 것을 포함한다.
Description
규소(Si)는, 지난 30년 동안 반도체 재료로서 가장 대중적이고 널리 사용되어 왔다. 그동안, 규소 장치 기술은 지속적인 진보와 개선으로 고도의 수준에 달했다. 이런 지속적인 개선의 결과는 규소 파워 디바이스가 이 재료에 대해 예상되는 이론상의 최대 파워 한계에 접근하는 효율 수준에 이르게 되었다. 이것은 디바이스 디자인과 처리에 있어서 더 이상의 개선이 수행상 실질적인 개선을 이루지 못한다는 것을 의미한다. 그러나, 이러한 사실 때문에 규소 파워-디바이스가 심한 작동 손실을 유발하는 그대로 현재에 또는 미래에 사용되는 것을 허용할 수 없다.이 상황을 해결하기 위하여, 재료 과학자들은 규소의 대체물로서 다양한 넓은 밴드갭(bandgap)의 반도체를 고려해왔다.
탄화규소(SiC)는 높은 전압, 높은 주파수 및 높은 온도에서의 사용에 대한 이상적인 반도체 재료이다. 이것은 근본적으로 SiC의 큰 임계 전기장(규소보다 10배 높음), 큰 밴드갭(규소의 3배), 큰 온도 전도도(규소의 4배), 및 큰 전자 포화 속도(규소의 2배)에 기인한다. 이러한 특징으로 인해 MOSFET와 같은 장치를 만듦에 있어서 SiC가 규소의 이상적인 대체물이다. SiC n-채널 증가 모드 MOSFET(여기서 SiC MOSFET을 지칭한다)는 높은 전압, 높은 속도 및 높은 주파수에서 작동하는 용도에 이상적이다.
그러나, 이 분야의 연구자에 의해 제작된 SiC MOSFET는 현재 기대되는 이동도 값보다 100배 낮은, 매우 불량한 반전 층 이동도(~1 cm2/Vs)을 보여왔다. 이로인해, 큰 파워 낭비와 효율 손실을 가져 오고, 따라서 SiC MOSFET를 규소 대응물과 비교할 때 관심이 떨어진다. 낮은 반전 층 이동도는 근본적으로 현재의 전도가 일어나는 게이트 산화물과 탄화규소 기판 사이의 불량한 인터페이스(interface)에 기인한다. 특히, 게이트 산화물과 SiC 기판 사이의 인터페이스에는 현재의 흐름(flow)을 도와주는 전자를 포획하는 많은 인터페이스 트랩이 있다.
상기 관점에서, SiC MOSFET에서 반전 층의 이동도를 개선시키는 방법에 대한 필요성이 존재한다. 특히, 게이트 산화물 층과 탄화규소 기판 사이에 개선된 인터페이스가 달성되는 방법이 필요하다.
본 발명은 반전 층 이동도 개선 방법을 제공함으로써 현존하는 Sic MOSFET의 약점을 극복하는 것이다. 특히, 본 발명은 반전 층 이동도가 최대화되도록 MOSFET 상에 게이트 산화물 층을 형성하는 방법을 제공한다. 일반적으로, 이 방법은 산화물-기판 인터페이스가 개선되도록 금속 불순물의 존재 하에 게이트 산화물을 형성하는 것을 포함한다.
본 발명의 제 1 양상에 따라, 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)에서의 반전 층 이동도의 개선 방법이 제공된다. 본 방법은 (1) 탄화규소 기판을 제공하는 단계; 및 (2) 금속 불순물의 존재 하에서 탄화규소 기판의 표면에 산화물 층을 형성하는 단계를 포함한다.
본 발명의 제 2 양상에 따라, 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)에서의 반전 층 이동도의 개선 방법이 제공된다. 본 방법은 (1) 챔버에 탄화규소 기판과 금속 불순물을 배치하는 단계; 및 (2) 탈이온수를 통해 기포화된 질소 가스를 챔버에 도입하여 탄화규소 기판의 표면에 산화물 층을 형성하는 단계를 포함한다.
본 발명의 제 3 양상에 따라, 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)에서의 반전 층 이동도의 개선 방법이 제공된다. 본 방법은 (1) 챔버에 탄화규소 기판과 금속 불순물을 배치하는 단계; 및 (2) 수소와 산소의 가스 혼합물을 챔버에 도입하여 탄화규소 기판의 표면에 산화물 층을 형성하는 단계를 포함한다.
본 발명의 제 4 양상에 따라, 탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)에서의 반전 층 이동도의 개선 방법이 제공된다. 본 방법은 (1) 약 1100℃의 온도로 가열된 챔버에 탄화규소 기판과 금속 불순물을 제공하는 단계; 및 (2) 탄화규소 기판의 표면에 약 100 내지 800 nm의 저온 산화물을 증착시키는 단계; (3) 증착 단계 후, 챔버에 수소와 산소의 가스 혼합물을 도입하는 단계; 및 (4) 약 950℃의 온도에서 아르곤 하에 탄화규소 기판을 어닐링하는 단계를 포함한다.
따라서, 본 발명은 MOSFET에서 반전 층 이동도를 개선하는 방법을 제공한다. 특히, 본 발명에서는 산화물-기판 인터페이스을 개선시키기 위해 금속의 불순물 존재하에서 SiC 기판에 산화물 층을 형성한다.
본 발명은 일반적으로 탄화규소(SiC) 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)에서 반전 층 이동도의 개선 방법에 관한 것이다. 특히, 본 발명은 금속 불순물의 존재 하에 SiC 기판에 게이트 산화물을 형성하여 반전 층 이동도가 개선된 MOSFET을 제조하는 것에 관한 것이다.
도 1은 본 발명에 따른 증가 모드 NMOS 탄화규소 MOSFET을 도시한 것이다.
도 2는 반전 캐리어 밀도 대 게이트 전압의 그래프를 도시한 것이다.
도 3은 본 발명에 따른 방법의 플로우 차트를 도시한 것이다.
본 발명의 상기 특징 및 다른 특징과 장점은 도시된 도면과 함께 본 발명의 다양한 양상에 대한 하기의 자세한 설명에 의해 쉽게 이해될 것이다.
본 발명의 도면은 척도화된 것은 아니다. 도면은 단지 개략적 기술일 뿐이며, 본 발명의 특정한 파라미터를 나타내는 것은 아니다. 도면은 단지 본 발명의전형적인 양태를 설명하기 위한 것으로, 본 발명의 범위를 제한하는 것으로 여겨질 수 없다. 동일 숫자는 동일 원소를 의미한다.
도 1을 참조하면, 증가 유형 NMOS 장치(10)이 도시되어 있다. NMOS(10)은 일반적으로 SiC p-유형 도프된 기판(12), 산화물 층(14)(때때로 게이트 산화물로 언급), 원료 콘택트(16), 게이트 콘택트(18), 배출 콘택트(20), n+ 도프된 원료 구역(22), n+ 도프된 배출 구역(24), 및 패시베이션(passivation) 층(26)을 포함한다. 도시된 바와 같이, 원료 콘택트(16) 및 배출 콘택트(20)은 각각 원료 구역(22) 및 배출 구역(24)과 전기적으로 접촉된다. 구역(22) 및 (24); 및 콘택트(16), (18), 및 (20)은 본 기술분야에 공지된 임의 수단을 사용하여 형성될 수 있고, 본 발명의 특징을 제한하는 것을 의미하는 것은 아니라고 이해되어야 한다. 예를 들어, 콘택트(16), (18) 및 (20)은 증착된 금속(예를 들어, 알루미늄)일 수 있다. 다르게는, 게이트 콘택트(18)은 화학 기상 증착(CVD)공정을 사용하여 도포된 다정질 규소일 수 있다. 후자의 경우에, 추가의 산화물 층이 CVD을 통하여 게이트 콘택트(18)의 상부 및 측면 표면에 제공될 수 있다.
상술한 바와 같이, SiC MOSFET(예, 디바이스(10))는 종종 불량한 반전 층 이동도를 나타낸다. 반전 층 이동도는 원료 구역(22)에서 배출 구역(24)로의 전자의 이동도를 말한다. 본 발명에서는 산화물 층(14)과 기판(12) 사이의 인터페이스를 금속 불순물의 존재 하에 산화물 층(14)을 형성함으로써 개선시킨다. 그 결과, 표 I 및 도 2와 함께 하기에 더욱 설명되는 바와 같이, 반전 층 이동도가 현저하게 개선된다.
제 1 양태에 있어서, 산화물 층(14)는 SiC 기판(12)에서 성장한다. 일반적으로, 산화물 층(14)의 성장은 챔버(예, 용광로)에서 SiC 기판(12)을 원하는 온도까지 가열하는 것을 포함한다. 한번 가열되면, 수소(H2)와 산소(O2)의 가스 혼합물(즉, 산화 대기)은 챔버로 도입된다. 챔버에서, 가스 혼합물은 SiC 기판(12)의 상부 표면을 산화하여 게이트 산화물(14)을 형성하는 발열성 증기를 형성한다. 이것은 습식 산화로 알려져 있다. 다르게는, 뜨거운 탈이온수를 통해 기포화된 질소(N2) 또는 산소(O2)를 가열된 용광로에 도입하는 것에 의해 또 다른 습식 산화 형태가 수행될 수 있다. 수소 및 산소의 가스 혼합물과 비슷하게, 수증기로 포화된 질소가 SiC 기판(12)의 상부 표면을 산화시켜 게이트 산화물(14)을 형성한다.
본 발명에서, 산화 공정은 금속 불순물의 존재 하에서 일어난다. 바람직하게는, 금속 불순물은 SiC 기판(12)을 함유한 챔버에 철 불순물을 함유한 소결된 알루미나(Al2O3)의 조각을 배치하는 것을 통해 도입된다. 소결된 알루미나의 조각은 산화물에 4x1012cm-2철 원자를 도입하기에 충분한 농도의 철 불순물을 함유해야 한다. 비록, 철 불순물이 바람직하더라도, 다른 유사 금속 불순물도 이용될 수 있다. 예를 들어, 철(Fe), 크롬(Cr), 또는 니켈(Ni) 불순물이 도입될 수 있다. 더욱이, 금속 불순물은 산화물 층(14)의 형성 이전 또는 형성 동안에 도입될 수 있어야 한다. 예를 들어, 금속 불순물은 산화 가스와 일치하는 가스 형태로 이동되어야 한다.
산화 공정이 종결되면, 생성된 구조는 선택적으로 아르곤과 같은 비활성 기체에서 어닐링된다. 어닐링이 끝나면, 습식 산화와 어닐링 단계가 낮은 용광로 온도에서 선택적으로 반복된다. 금속 불순물과 산화 가스(즉, 산화 대기)는 산화물 층(14)과 SiC 기판(12) 사이의 인터페이스를 크게 개선시키는 특별한 산화 대기(SOA)로서 작용한다.
다른 양태에 있어서, 산화물 층(14)은 금속 불순물의 존재 하에 SiC 기판(12)위에 증착되고, 선택적으로 어닐링된다. 산화물 층(14)의 증착은 처음에 SiC 기판(12)의 노출된 표면에 저온 산화물(LTO)의 층을 증착시킴으로써 일어난다. 바람직하게는, LTO의 층은 400℃의 챔버에서 실란(SiH4) 가스를 분해함으로써 형성된다. LTO 층이 증착되면, 생성된 구조는 상술한 바와 같이 습식 산화 및 어닐링 단계에 수반된다. 특히, 습식 산화는 수소-산소 가스 혼합물 또는 탈이온수를 통해 기포화된 질소의 산화 대기를 도입함으로써 수행될 수 있다. 각 경우에, 상술된 금속 불순물(예, 철, 크롬, 또는 니켈)의 존재하에서 산화 공정이 실시된다. 산화가 끝나면, 산화된 기판은 선택적으로 아르곤과 같은 비활성 가스에서 어닐링된다. 그후, 습식 건조 및 어닐링 단계가 반복될 수 있다.
게이트 산화물(즉, 산화물 층(14))가 두 가지 방법으로 제조된 4H-SiC 측면 증가 유형의 NMOS 디바이스에 대해 본 발명의 금속 불순물의 영향을 연구했다. 제1 유형의 게이트 산화물은 하기 과정을 사용하여 단독의 습식 산화-어닐링 공정의 노출된 탄화규소(기판(12))의 표면에서 성장된다:
탄화규소 기판을 비활성 가스 대기에서 약 800℃로부터 약 1100℃로 온도가 변하는 용광로에 놓았다. 약 1100℃에서, 수소와 산소의 가스 혼합물을 도입하여 산화 공정을 시작했다. 또 다른 실험에서는, 약 95℃로 유지된 탈이온수를 통해 기포화된 질소를 도입하여 습식 산화를 실시했다. 챔버에 철 불순물을 함유한 소결된 알루미나 조각을 놓음으로써 금속 불순물을 도입했다. 소결된 알루미나는 약 4 x 1012cm-2의 철 원자를 산화물 가스에 도입하기에 충분한 철 농도를 함유한다.
400분간의 습식 산화 후, 대기 가스를 아르곤으로 바꾸는 것에 의해 60분간의 어닐링을 시작했다. 용광로의 온도를 약 950℃로 낮추고 16시간 동안 유지했다. 그 후, 원래의 습식 산화 단계동안 사용된 산화 가스(즉, 수소-산소 또는 기포화된 질소)로 두 번째의 습식 산화 단계를 약 950℃에서 60분 동안 실시했다. 최종적으로, 산화 가스를 약 60분 동안 아르곤으로 변화시킨 후, 챔버 온도를 약 950℃에서 약 800℃로 감소시켰다. 생성된 구조의 산화물 층의 두께는 약 50 nm이었다.
또 다른 실험에서는, 게이트 산화물을 성장시키는 대신 증착시켰다. 특히, 약 100 내지 800 nm의 저온 산화물(LTO)을 기판의 표면에 증착시켰다. 이 층은 챔버에 실란 가스를 도입하고, 약 400℃에서 실란을 분해함으로써 증착되었다. LTO이 증착되면, 습식 산화(상술한 바와 같이)를 수행하였다. 특히, 챔버를 약 1100℃로 가열하는데, 이 온도에서 습식 산화 가스가 도입됨으로써 산화 공정이 시작된다. 상술한 바와 같이, 산화 가스는 수소와 산소의 가스 혼합물이거나, 약 95℃로 유지된 탈이온수를 통해 기포화된 질소일 수 있다. 철 불순물을 함유한 소결된 알루미나 조각을 챔버에 놓아 금속 분순물을 도입시켰다. 소결된 알루미나는 산화물 가스에 약 4x1012cm-2의 철 원자를 도입하기에 충분한 철 농도를 함유하였다.
400분간의 습식 산화 후에, 대기 가스를 아르곤으로 바꿈으로써 60분간의 어닐링을 개시하였다. 그 후, 용광로의 온도를 약 950℃로 하강시키고 16시간 동안 유지시켰다. 이 후, 원래의 습식 산화 단계동안 사용된 산화 가스(즉, 수소-산소 또는 기포화된 질소)로 두 번째의 습식 산화 단계를 약 950℃에서 60분 동안 실시했다. 최종적으로, 산화 가스를 약 60분 동안 아르곤으로 바꾸고, 그 후 챔버의 온도를 약 950℃에서 약 800℃로 감소시켰다. 생성된 구조의 산화물 층 두께는 약 50 nm였다.
표 I은 금속 불순물의 부재 하 및 금속 불순물의 존재 하에 제조된 측면 SiC MOSFET에 대한 평균 유효 반전 층 이동도(cm2/Vs)를 비교한 것이다.
| 금속 불순물의 부재하에서의 산화-어닐링 | 금속 불순물의 존재하에서의 산화-어닐링 | |
| 노출된 SiC 표면에서의 열적-성장 산화물 | 3+/-2 | 123+/-38 |
| 증착된 산화물과 산화-어닐링 | 4+/-3 | 70+/-35 |
상기 표에서 볼 수 있는 바와 같이, 금속 불순물의 존재 하에 제조된 SiCMOSFET가 금속 불순물의 부재하에서 제조된 SiC MOSFET 보다 매우 큰 평균 유효 반전 층 이동도를 보여 준다. 특히, 금속 불순물의 존재 하에서 열적으로 성장시킨 산화물 층을 갖는 SiC MOSFET는 약 123 cm2/Vs의 평균 유효 반전 층 이동도를 갖는 반면, 금속 불순물의 부재하에서 제조된 SiC MOSFET는 약 3 cm2/Vs의 평균 유효 반전 층 이동도를 나타내었다. 유사하게, 금속 불순물의 존재하에 증착된 산화물 층을 갖는 SiC MOSFET은 약 70 cm2/Vs의 평균 유효 반전 층 이동도를 나타내는 반면, 금속 불순물의 부재하에서 제조된 SiC MOSFET는 약 4 cm2/Vs의 평균 유효 반전 층 이동도를 나타냈다.
도 2는 반전 캐리어 밀도(1012cm-2)(32) 대 게이트 전압(V)(34)의 그래프(30)을 도시한 것이다. 특히, 그래프(30)은 원료부터 배출까지 전자의 이동도를 도시한 것이다. 곡선(36)은 금속 불순물의 부재하에서 제조된 SiC MOSFET에 대한 반전 캐리어 밀도를 도시한 것이다. 반대로, 곡선(38)은 상기 실시예에서 기술한 바에 따라 제조된 SiC MOSFET(즉, 금속 불순물을 가짐)을 도시한 것이다. 볼 수 있는 바와 같이, 금속 불순물의 존재 하에서 산화물 층이 형성될 때, 생성된 반전 캐리어 밀도는 매우 크게 개선된다. 특히, 점(40)을 보면, 약 1.5 볼트의 게이트 전압에서, 금속 불순물의 도입없이 제조된 SiC MOSFET에 대한 반전 캐리어 밀도(곡선(36))는 약 0.1 x 1012cm-2임을 볼 수 있다. 반면에, 본 발명에 따라 제조된 SiC MOSFET(곡선(38))는 약 1.35 x 1012cm-2의 반전 캐리어 밀도를 갖는다. 즉, 그래프(30)로부터 본 발명에 따라 제조된 SiC MOSFET에서 트래핑 효과가 현저하게 감소되었다는 것을 볼 수 있다.
도 1에 도시된 바와 같이, 비록 본 발명의 방법이 증가 모드 NMOS 장치에 대해 이용되는 것이 바람직하지만, 다른 임의 증가 또는 공핍 모드 NMOS 또는 PMOS 디바이스에 적용될 수 있다는 것을 이해하여야 한다.
도 3는, 본 발명에 따른 방법(100)의 플로우 차트를 도시한 것이다. 도시된 바와 같이, 방법(100)의 제 1 단계(102)는 탄화규소 기판과 금속 불순물을 제공하는 것이다. 제 2 단계(104)는 금속 불순물의 존재 하에 탄화규소 기판의 표면에 산화물 층을 형성하는 것이다.
본 발명의 바람직한 양태에 대한 상기의 기재는 본 발명을 예시하고 설명하기 위한 것이다. 이것은 본 발명을 기술된 그대로 제한하려는 것이 아니고, 많은 변형과 변화가 가능하다. 이러한 변형과 변화도 수반된 청구 범위에 의해 정의되는 본 발명의 범위 내에 포함될 수 있다는 것을 당 기술 분야의 숙련가 들은 분명히 알 수 있을 것이다.
Claims (27)
- 탄화규소 기판(12)를 제공하는 단계, 및금속 불순물의 존재하에서 탄화규소 기판(12)의 표면에 산화물 층(14)를 형성하는 단계를 포함하는,탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)(10)에서 반전 층 이동도를 개선시키는 방법.
- 제 1 항에 있어서,상기 형성 단계 후, 아르곤에서 기판(12)의 어닐링 단계를 추가로 포함하는 방법.
- 제 2 항에 있어서,상기 형성 및 어닐링 단계를 반복하는 단계를 추가로 포함하는 방법.
- 제 1 항에 있어서,탄화규소 기판(12)을 함유하는 챔버에 수소 및 산소의 혼합물을 도입함으로써 산화물 층(14)이 형성되는 방법.
- 제 1 항에 있어서,탄화규소 기판(12)을 함유하는 챔버에 탈이온수를 통해 기포화된 질소 가스를 도입함으로써 산화물 층(14)이 형성되는 방법.
- 제 1 항에 있어서,약 100 내지 800nm의 저온 산화물을 탄화규소 기판(12)의 표면에 증착시키고, 탄화규소 기판(12)을 함유하는 챔버에 수소 및 산소의 혼합물을 도입함으로써 산화물 층(14)이 형성되는 방법.
- 제 1 항에 있어서,약 100 내지 800nm의 저온 산화물을 탄화규소 기판(12)의 표면에 증착시키고, 탄화규소 기판(12)을 함유하는 챔버에 탈이온수를 통해 기포화된 질소 가스를 도입함으로써 산화물 층(14)이 형성되는 방법.
- 제 1 항에 있어서,상기 형성 단계 전에 금속 불순물을 제공하는 단계를 추가로 포함하는 방법.
- 제 1 항에 있어서,상기 형성 단계 동안에 금속 불순물을 제공하는 단계를 추가로 포함하는 방법.
- 제 1 항에 있어서,금속 불순물이 약 4 x 1012cm-2이상의 철 원자를 함유하는 소결된 알루미나를 포함하는 방법.
- 제 1 항에 있어서,금속 불순물이 크롬, 철 및 니켈로 구성되는 그룹으로부터 선택되는 방법.
- 탄화규소 기판(12) 및 금속 불순물을 챔버에 배치시키는 단계, 및탈이온수를 통해 기포화된 질소 가스를 챔버에 도입함으로써 탄화규소 기판(12)의 표면에 산화물 층(14)을 형성하는 단계를 포함하는,탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)(10)에서 반전 층 이동도를 개선시키는 방법.
- 제 12 항에 있어서,상기 형성 단계 후에, 아르곤에서 탄화규소 기판(12)을 어닐링하는 단계를 추가로 포함하는 방법.
- 제 13 항에 있어서,상기 형성 단계 전에 약 1100℃의 온도로 챔버를 가열하는 단계,약 950℃의 온도에서 상기 형성 단계를 반복하는 단계,약 950℃의 온도에서 상기 어닐링 단계를 반복하는 단계, 및상기 반복되는 어닐링 단계 후에 챔버의 온도를 약 800℃로 감소시키는 단계를 추가로 포함하는 방법.
- 제 14 항에 있어서,제 1 형성 단계를 약 400분간 실시하고, 제 1 어닐링 단계를 약 60분간 실시하고, 반복되는 형성 단계를 약 60분간 실시하고, 반복되는 어닐링 단계를 약 60분간 실시하는 방법.
- 제 12 항에 있어서,상기 형성 단계가, 약 100 내지 800nm의 저온 산화물을 탄화규소 기판(12)의 표면에 증착시키는 단계, 및탈이온수를 통해 기포화된 질소 가스를 챔버에 도입하는 단계를 포함하는 방법.
- 제 12 항에 있어서,약 50nm의 산화물 층 두께를 갖는 탄화규소 기판(12)이 제조되는 방법.
- 제 12 항에 있어서,금속 불순물이 철, 크롬 및 니켈로 구성되는 그룹으로부터 선택되는 방법.
- 탄화규소 기판(12) 및 금속 불순물을 챔버에 배치시키는 단계, 및수소 및 산소의 가스 혼합물을 챔버에 도입함으로써 탄화규소 기판(12)의 표면에 산화물 층(14)을 형성하는 단계를 포함하는,탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)(10)에서 반전 층 이동도를 개선시키는 방법.
- 제 19 항에 있어서,상기 형성 단계 후에 아르곤에서 탄화규소 기판(12)을 어닐링하는 단계를 추가로 포함하는 방법.
- 제 20 항에 있어서,상기 형성 단계 전에 약 1100℃의 온도로 챔버를 가열하는 단계,약 950℃의 온도에서 상기 형성 단계를 반복하는 단계,약 950℃의 온도에서 상기 어닐링 단계를 반복하는 단계, 및상기 반복되는 어닐링 단계 후에 챔버의 온도를 약 800℃로 감소시키는 단계를 추가로 포함하는 방법.
- 제 21 항에 있어서,제 1 형성 단계를 약 400분간 실시하고, 제 1 어닐링 단계를 약 60분간 실시하고, 반복되는 형성 단계를 약 60분간 실시하고, 반복되는 어닐링 단계를 약 60분간 실시하는 방법.
- 제 19 항에 있어서,상기 형성 단계가, 약 100 내지 800nm의 저온 산화물을 탄화규소 기판(12)의 표면에 증착시키는 단계, 및수소 및 산소의 가스 혼합물을 챔버에 도입하는 단계를 포함하는 방법.
- 제 19 항에 있어서,약 50nm의 산화물 층 두께를 갖는 탄화규소 기판(12)이 제조되는 방법.
- 제 19 항에 있어서,금속 불순물이 철, 크롬 및 니켈로 구성되는 그룹으로부터 선택되는 방법.
- 탄화규소 기판(12) 및 금속 불순물을 약 1100℃로 가열된 챔버에 제공하는 단계,약 100 내지 800nm의 저온 산화물을 탄화규소 기판(12)의 표면에 증착시키는 단계,증착 단계 후에 수소 및 산소의 가스 혼합물을 챔버에 도입하는 단계, 및탄화규소 기판(12)을 약 950℃의 온도에서 아르곤하에 어닐링시키는 단계를 포함하는,탄화규소 금속-산화물 반도체 전계 효과 트랜지스터(MOSFET)(10)에서 반전 층 이동도를 개선시키는 방법.
- 제 26 항에 있어서,상기 증착, 도입 및 어닐링 단계를 약 950℃의 온도에서 반복하는 단계를 추가로 포함하는 방법.
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