JPS6232648A

JPS6232648A - 高密度高電圧ｆｅｔ

Info

Publication number: JPS6232648A
Application number: JP16845985A
Authority: JP
Inventors: ジエームス　アントニイ　ベンジヤミン; ロバート　ワルター　レイド; ハーマン　ピーター　シユツテン
Original assignee: Eaton Corp
Current assignee: Eaton Corp
Priority date: 1985-07-30
Filing date: 1985-07-30
Publication date: 1987-02-12

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は電力スイッチング半導体、とくに電力ＭＯ３Ｆ
ＥＴ　（金属酸化物半導体電界効果トランジスタ）等に
関するものである。

（従来の技術）半導体素子の大電力スイッチングはここ５０年来進展し
ており、初期のミリワット級装置から現在のキロワット
級「ホッケー・パック」サイリスタ素子へと至っている
。素子の処理技術は、塊々の制約がある合金素子／一定
割合成長素子からプレーナ型構造およびＭＯ５ＶＬＳＩ
構造へと発展し、これにつれてスイッチの遮断電圧ｄ１
９５０年代の１０ボルト・レベルから今日のキロボルト
・レンジにまで向上している。しかしながら、このよう
な偉人な進歩にも拘らず、小電流回路ブレーカないしコ
ンタクタにとって代わるべき半導体素子を開発する課題
は依然として未解決である。

大電力スイッチング用途には６種類の構造が有望なもの
としである。そのうちの後の２つはバイポーラであって
、これは２穐類のキャリア、即ち多数キャリアと少数キ
ャリアの流れに左右される。あとのものはマニボーラで
あって、これはもっばら多数キャリアの流れに左右され
る。

初めの２つの構造はサイリスタとバイポーラトランジス
タである。サイリスタは高逆電圧を遮断できるが、その
特徴は順方向オン状態での固定電圧源（１接合部での降
下）と温度係数が負の抵抗、即ち温度上昇とともに抵抗
が減少する、にある。バイポーラトランジスタの特徴は
、順方向オン状態で単に抵抗が負の温度係数をもつとい
うところＫある。いずれにせよ、バイポーラ素子を並列
接続して大電流定格を実現するのは「電流ホギング」効
果のためきわめて難かしい。この素子を数個並列接続し
た場合、ある素子に他のものよりわずかとは言え多い電
流が流れると、加熱してその抵抗は減少する。その結果
、電流配分が大きくなって、さらに加熱されるというこ
とになる。こうなると、普通、この素子は熱破壊され、
当然のことながら他の素子が過負荷となる。一般には、
負帰還安定化の一形態であるパラスト抵抗を導入しない
限り、電流ホギングのためこれらの素子の並列化はでき
ない。このバラスト抵抗はまた、オン状態での総抵抗に
加わるため、きわめて望ましくないものである。その他
、不利な点としては、サイリスタに間違ったｄｖ７ｄｔ
のトリガーがかかるほか、バイポーラトランジスタの降
服問題がある。

第５の構造である電界効果トランジスタ（ＦＥＴ）は、
もっばら多数キャリアに左右される素子である。その抵
抗Ｖｉ電子移動度のため温度に関連しており、正の温度
係数をもっている。

即ち、抵抗はＴ４に比例する。シリコン内の電子移動度
はホール移動度より２．５倍も高いので、ｎチャネル素
子ではオン状態の抵抗がさらに低下する。さらに、ＭＯ
５素子ではオン状態での導電性が高まるので、一般に、
接合部が空乏層となっている類似素子（ＪＰＥＴ）に比
して導電性が高い。また、（オン状態での抵抗を低くす
るため）、チャネルの長さを最小とし、集積密度を高め
ることが望ましいため、目下のところ、垂直型電力ＭＯ
５ＦＥＴは電力スイッチングの分野で他の素子に一歩先
んじている。

現在市販されているＭＯＳ　Ｆ　ＥＴの性能仕様は上記
の最底要求条件より約１桁低いものである。

現在ではＳＩＰＭＯ５素子およびＨＥＸＦＥＴという２
つの設計がある。

横型電力ＦＥＴでは、電圧遮断機能と横方向の寸法ない
しドリフト領域の長さとの間に固有の・かね合いがある
。オン状態での抵抗を最小化するには、ドリフト領域の
長さを最小化することが必要である。しかし、電圧遮断
を最大とするには、ドリフト領域の長さを最大とするこ
とが必要である。この関係の特徴は次式で表わされる。

Ｒｏｎ　−ｋＶＢ　　オーム・− ここでＲａｎはオン状態での抵抗、ｋは定数（五７Ｘ１
０’）、そしてｖＢは遮断電圧である。

この関係については、文献、Ｃ，Ｈｕｒ最犬抵抗および
高降服電圧のための最適ドーピング概説」、ＩＥＥＥ　
）ランザクジョン電子素子、Ｖｏｌ−ＥＤ　−２６、ペ
ージ２４３〜２４４．１９７９年、での研究がある。

ここで述べるＭＯＳ　Ｆ　ＥＴは、一般に、電流の配向
原理、即ち、垂直型であるか横型であるかによって、２
つのグループに分類できる。垂直型素子としては主とし
て２つの形状がある、即ち、フＶ　−ｆ　Ｗ　（ＨＥＸ
ＦＥＴ、　ＴＭＯ５ＸＳＩＰＭＯ５等）と非ブレーナ型
（ＶＭＯ５，０ＭＯ５等）である。これらの素子が横型
類似素子より優れている点け、ドレイン接点がチップ下
部にあるということである。従って、一定のチップ領域
について電流定格の高度化（集積密度の高度化）が可能
である。この結果、はとんどすべての電力ＭＯＳ　Ｆ　
ＥＴ設計は垂直構成となっている。

代表的な非ブレーナ型垂直素子の断面図を第１図に示す
が、これｄＶＭＯ５構造２である。開始材料はｎ−エピ
タキシャル層６の付いたｎ＋シリコン・ウェハー４であ
る。続いてｐとｎ＋の拡散を行い、層８と１０を形成す
る。そして、溝を異方性状にエツチングし、■溝２を形
成する。

絶縁酸化物層１４を溝内に形成し、続いてゲート金属部
１６を蒸着する。ソース金属部１８を上面上に蒸着し、
またドレイン電極金属部２０を下面に蒸着する。

ＦＥＴチャネル２２は■溝端に沿ってｐ領域８を通って
いる。ソース電極１８に対して正の電圧がゲート電極１
６に印加されると、ｐ領域８中の電子はチャネル２２へ
誘引され、同チャネルの導電性タイプはｎ型に反転する
。ついで電子はソース領域１０からチャネル２２を通っ
てドレイン領域４へ流れるので、電流はドレイン電極２
０から、ドレイン領域４、チャネル２２、ソース領域１
０を通ってソース電極１８へ流れる。

ＶＭＯＳ設計の主要利点のひとつは、有効チャネルの長
さが極めて短かく、そしてｎノース拡散層１０とｐボデ
ィー拡散層８との深さの差によって決定される、という
ことである。拡散技術がたいへん進歩したので、この寸
法は非常にきっちりと制御することができる。従って、
チャネル抵抗は最大仕様に沿ってきちんと維持すること
ができる。

ＶＭＯＳないし０ＭＯ５（截頭ＶＭＯ５）設計のひとつ
のタイプとしてはノツチの付いたＭＯＳ　Ｆ　ＥＴ構造
がある。これについては、「電力ＭＯ５ＦＥＴの特性研
究」、Ｃ，Ｈｕ　、　　ＩＥＥＥ　＠子素子会議、論文
（ｌ（１４６１−３／７９．００００−０１５を参照の
こと。ＩＥＥＥ　）ランザクジョン電子素子、ＶＯｌ。

ＥＤ−２５、ナ１０．１９７８年１０月、ならびにｒＵ
ＭＯｓ（１ｔｏ）シリコン・トランジスタ」、Ａｍｍａ
　ｒおよびＲｏｇｅｒｓ　、　トランザクショアＩＥＥ
Ｅ。

ＥＤ−２７，１９８０年５月、ページ９０７〜９１４に
記された異方性エツチングに従い、幅が１ミクロンはど
のノツチ付き溝を設ける。

別の構成としては、第２図に示すＤＭＯ５（２重拡散金
属酸化物半導体）ＦＥＴ２４がある。Ｎ＋開始材料２６
にａｎ−エピタキシャル＃２１１１ｆ６って、これにｐ
およびｎ＋を拡散させて領域３０と５２を形成させる。

ＦＥＴチャネル領域５４を上面に形成し、その上に絶縁
層３６を蒸着した後、ゲート金属部６８を蒸着する。ソ
ース電極４０に対して正の電圧をゲート電極３８に印加
すると、ｐ型頭域３０の電子はゲート方向に誘引されて
上面に集まり、チャネル領域５４に沿う導電性タイプを
ｎ型に反転する。従って、破線で示すとおり、電流はド
レイン電極４２から、領域２６．２Ｂ、チャネル領域３
４、ソース領域５２を通り、ソース電極４０へ流れる。

ＶＭＯ５ＳＵＭＯ３およびＤＭＯＳ素子では、ｐ体（ボ
ディー）とｎ＋ソース層の拡散は、２酸化シリコン被覆
層中の同一開口部を通して行われる。

その結果、ＤＭＯＳ　ＦＥＴ内の有効チャネル領域もま
た、拡散の深さの差によって制御される。横方向の浸透
は垂直方向の浸透の約８０パーセントである。

ＭＯＳ素子の動作仕様を安定したものとするにハ、ソの
スレシュホールド電圧、即ち、ドレイン・ソース間が導
ｔを開始するのに必要なゲート電圧値を制御することが
必要である。このパラメータはチャネル領域の真上のシ
リコンの表面状態、および第１図では層１４、第２図２
では層３６等の２酸化シリコン５ｉＱ２の純度の影響を
強く受ける。酸化物の熱成長時、残留ガス除去剤として
働く塩化水素をシステム内に導入し、かなり純度の高い
材料を作る。

と〈Ｋやっかいな素子はナトリウムである。

何故なら、酸化物中にＮａ＋イオンが存在するとＤチャ
ネル素子のスレシュホールド値が減少しがちであり、ま
た同イオンが過剰になると総じてターン・オフの妨けと
なるからである。ケント金属としてアルミニウムを直接
ケント酸化物上に配置した場合には、ナトリウム・ネオ
ンがこのアルミニウム中に存在すると、２酸化シリコン
中を漂い、素子性能を劣化させることがある。コノコと
ｉｆ　ＶＭＯ５、０ＭＯ３そしてＤＭＯ５素子について
言える。

しかしながら、トランジスタをリンの豊富な多結晶シリ
コン（多シリコン）ゲートで作る場合には、これらの材
料の技術により純度がもつと高く、スレッシュホールド
値がもつと安定なゲートを作ることができる。この技術
を用いたＶＭＯＳおよびＤＭＯＳ　（ＨＥＸＦＥＴ）素
子の例を第５図と第４図に示す。第５図は第４図の構造
の上面図であり、）ＩＥＸの概略図を示す。ゲート電極
の接続線はウェハーの縁に沿って取付ける。

ＶＭＯＳ構造は垂直非ブレーナ型素子であるとされてい
る。ＨＥＸＦＥＴ構造は垂直ブレーナ型素子である。

別の垂直ブレーナ型素子としては、第６図に示すＳＩＰ
ＭＯ５構造がある。ｎエピタキシャル層４４は、第７図
の１基板４６上に成長する。エピタキシャル層４４の厚
さと比抵抗は、ブレーク・オーバ電圧とオン状態での抵
抗のかね合いによって決定される。標準の写真平版技術
により、Ｐ＋層４８（ホウ素）をエピタキシャル層内に
約２〜３ミクロン埋め込む。ついで、ウェハーから古い
２酸化シリコンをはぎとり、新しく非常に、新しい２酸
化シリコン層を、通常、塩化水素の雰囲気中で５０〜６
０　ｎｍはど成長させる。

次に、ＬＰＧＶＤ　（低圧化学蒸着）法により、ウニ・
・−の上面に多結晶シリコンを蒸着する。ついで、多シ
リコン層全体にｎ＋を拡散させて、リンによるナトリウ
ム・イオン除去を可能とし、ゲート材料の比抵抗の減少
手段とするが、これでもこの比抵抗はアルミニウムのａ
ｏｏｏ倍はどである。上面に故意に傷をつけるため、多
シリコン−リン（Ｓｉ／Ｐ　）層の表面全体にイオン注
入物全射突する。写真抵抗材料をＳｉ／Ｐ上に置いて、
生成させ、エツチングする。上記の傷のため、上部は下
部よ〕速くエツチングされ、第８図に示すようなテーパ
ができる。このテーパ化ゲート手法により、続後イオン
注入物はシリコン・ゲート酸化物表面までさらに均一化
したものとなる。

この状態で、慎重に制御しながられずかにイオン注入を
施したｐ領域５２（第９図）ｆｔ加え、チャネル領域と
する。イオン注入の後、埋め込み拡散層によりこの注入
層はウェハー表面の下方に約１ミクロンはど移動する。

酸化物によるマスキングは不要である。その理由は、Ｓ
ｉ／Ｐゲートが上記のとおりこのマスキング機能’＆果
すからである。ｎ＋ソース領域５４には、Ｓｉ／Ｐゲー
ト・グリッド構造中の同一開口部を介してイオン注入が
行われる。不純物の密度の選定は、ｐ＋領域４８が計ソ
ース領域より犬きくなり、またｎ＋ソース領域５４の深
さがほぼ０４ミクロンとなるようＫする。重みのある低
温酸化物層５６（第６図）を付加し、ついで抵抗が１オ
一ム前後のアルミニウム材を設けて、ドレイン電極５８
およびソース電極６０とする。

上述のとおり、大半の電力ＭＯＳ　Ｆ　ＥＴの設計は垂
直構成となっている。その他一般クラスのＭＯＳ　Ｆ　
ＥＴの一例として、横型を第１１図に示す。

横型ＭＯ３ＦＥＴ　６２には、ｎ−エピタキシャル層６
４を含む基板があり、これにｐ領域ｂ６、ｎ＋ソース領
域６８およびｎ＋ドレイン領域７０を拡散させる。ソー
ス電極７４に対して正の電圧をゲート電極７２に印加す
ると、ｐｆｉＪＩ域６６中の電子は基板の上面に誘引さ
れ、導電性タイプがチャネル領域７６に沿ってｎ型に反
転することにより、電子はソース６８から、チャネル７
６、ドリフト領域６２を通ってドレイン７０へと流れる
から、電流はドレイン電極７８から、チャネル７６を通
ってソース電極７４へ流れる。横型素子６２のおもな利
点は、集積化形状中に容易にイオン注入できることであ
って、全導線にアクセスできる。

先に述べた垂直型ＭＯＳ　Ｆ　ＥＴと同じく、第１１図
に示す横型ＭＯ５ＦＥＴ　６２は単一方向性である。

素子６２には、ドリフト領域長（即ち、領域７６と７０
間の距離）と遮断電圧について、上述したかね合いがあ
る。遮断電圧はトリ゛フト領域長を長くするほど増大す
るが、そうするとオン状態での抵抗も増大するので望１
しくない。

上記に述べたところは、それぞれ向上モードの素子につ
いて言えることであるという点に注意を喚起したい。シ
リコン中の電子の移動度はホールの移動度の約２．５倍
なので、共通チャネルは概してｎ型である。オン状態時
のチャネル抵抗は、半導体の初期導電性を高め得る度合
いによって決定される。一般にゲート電圧が上昇するに
つれて、オン状態での抵抗は低くなる。

仮に、素子を空乏層をもつ素子として作成し九とすると
、ゲート信号がゼロのときのオン状態時抵抗は開始材料
の導電性によって決まろう。

ゲート電圧の印加によってオン状態での抵抗が減少する
ことはまずない。オフ状態での高い遮断電圧を維持する
ためはじめの比抵抗は高くなければならないのだから、
目下のところ製造されている空乏層をもつ素子は、その
オン状態時抵抗のため、電力ＦＥＴ開発における手ごわ
い競争品と考えられすぎているきらいがある。この観点
からすると、現在のＪＥＦＴ　＃ｉすべて空乏層をもつ
素子なのだから、ＪＥＦＴ構成は電力スイッチング用途
について重要とは考えられない。

（発明が解決しようとする問題点）上記した従来の構成では第１図〜第１１図を見ると分る
ように、トランジスタはドレイン・ソース間の逆電力に
耐えられない。各素子は、（図示のｎチャネル素子につ
いて）、ドレインがソースに比べて負の場合に１接合降
下によってだけドレインとソースを分離するという点で
、単一方向性である。多くの用途では、これらの素子を
効果的に使用することができる。ところが、交流ライン
電圧をドレイン・ソース間の駆動機能とする場合には、
双方向性の設計が必要となる。再度第１図〜第１１図の
素子形状を吟味すると、単一方向性設計とした理由の由
来が素子を５端子エレメントとして使用する、即ち、ド
レイン電圧とゲート電圧の双方を共通ソース・ポイント
にする、ということにあるのが分る。

必然的に、ソース電極を１ソース領域に、また２体領域
に接触させて、（ケント復帰接触を設け）ねばならない
。従って、ｐｎエピタキシャル接合部の遮断機能は無効
となる。

例えば、第１図を見ると、素子２にｐ領域８用の分離電
極を設け、ソース金属部１８をｎ＋ソース領域１０だけ
に接触させたとすると、双方向性ＦＥＴが得られる。ｎ
領域６とｐ領域８の不均等性遮断機能のため、かなり非
対称となる。

第１１図と同じく、ｎ領域６６について分離電極を設け
、ソース金属部７４をソース領域６８にだけ接触させた
とすると、双方向性ＦＥＴが得られるが、ｎ領域６４と
ｎ領域６６の不均等性遮断機能のため、かなり非対称と
なる。従って、新しい形状が必要となるし、これに応じ
て新しい技術が求められる。

そこで本発明の目的は上記問題点を解決するものであっ
て、電力ＦＥＴに双方向性を採用して、横型ＦＥＴの幅
広い用途をもつものであって、横方向の寸法を増すこと
なく電圧遮断機能を増大できる構造が簡単で、かつ有効
なＭＯＳＦＥＴを提供するものである。

（問題を解決するための手段）上記目的を達成するために、第一の発明では前記第１および第２回路接続手段を介して電圧を印加す
ると、前記ゲート手段の電位が制御されていれば、前記
第１および第２回路接続手段間を電流が流れ、またゲー
ト電位の非印加時には、前記絶縁領域によりチャネルが
前記ドリフトｓ域を通って導電性に誘起され反転するの
全防止し、オフ状態での電圧遮断機能を高めた構成であ
って、第二の発明では、前記第１および第２ソース領域にいずれかの極性の電圧
を印加すると、前記ゲート手段の電位が制御されていれ
ば、前記ソース領域間に各方向の電流が流れ、前記ドリ
フト領域中の導電通路が前記絶縁領域周辺で転換して、
前記ドリフト領域電流路の長さが増大する構成であって
、第三の発明では、前記第２ソース領域部と前記基板間の前記第１タブ領域
部は前記上面に沿って第１チャネル領域を形成し、前記
基板と前記第３ソース領域部間の前記第２タブ領域部は
前記上面に沿って第２チャネル領域を形成しているため
に、前記第１ゲート電極手段が一定のゲート電位になる
と一定の極性のキャリアを誘引して前記第１および第２
チャネル領域を前記一方の導電性に反転し、従って前記
第１および第２主電極間をいずれかの方向の電流が流れ
るほか、前記第４ソース領域部と前記基板間の前記第２タブ領域
部は第３チャネル領域を形成し、前記基板と前記第５ソ
ース領域部間の前記第３タブ領域部は第４チャネル領域
を形成している九め、前記第２ゲート電極手段が一定の
ゲート電位になると一定の極性のキャリアを誘引して前
記第３および第４チャネル領域を前記一方の導電性に反
転し、従って前記第２および第５主電極間をいずれかの
方向の電流が流れ、また、一定のゲート電位の非印加時、前記ＦＥＴ構造が
オフ状態となって、前記絶縁領域のためその周辺のドリ
フト領域通路の長さが増大し、前記チャネル領域間の横
方向の寸法を増やさなくてもオフ状態での電圧遮断機能
が増大する構成にしたものである。

第四の発明では、基板からなる半導体チップと、基板上に横方向に配置し
た複数のセルと、各セルは基板内にあって、基板と左右
の接合部を定めたタブ領域と、タブ領域内にあって、タ
ブ領域の左右の上方延長部との左右の接合部を定めるソ
ース領域手段と、基板上に上面に沿ってマトリックス・
プレイを形成し、基板内の下方に延びて、左右のセル間
に間隔をおいて配置された複数の絶縁領域と、中間タブ
領域部に抵抗接続する第１主電極手段と、第２主電極手
段と、基板上にマトリックス模様のようなワツフルに絶
縁されたゲート電極手段と、前記絶縁領域と左右の上方
延長部はマトリックス・アレイの中でセルの行と列とに
分けられている構成にしたものである。

（作　用）上記の構成によってＦＥＴがオフ状態にあり、またゲー
ト端子がダイオードを介して主電極へ接がれている、と
仮定しよう。また主電極の電圧が、交流電源による作動
時、主電極に対して正方向に上昇している、と仮定しよ
う。すると、主電極に接続されたｐ領域から基板までに
は、接合部による単一接合部電圧降下しかないのだから
、同基板の電位レベルもまた正方向に上昇する。従って
基板はゲート電極に対して正となる。例数なら、ゲート
電極は相対的に負の主電極に接がれているからである。

換言すれば、ゲート電極は基板に対して負となる。かく
して負のゲート電極により、基板中のホールは領域内の
上面方向に誘引される。この相対電位が十分強い場合に
は、これらの領域Ｊ−１ｐ型のチャネル領域に反転し、
相互に延びあって合する場合には、上面下方のｐタブ間
で導電ｐチャネルを形成する。この場合、ＦＥＴはオフ
状態での電圧遮断機能を喪失し、このＦＥＴに電流が流
れる。

多孔性シリコン絶縁領域により、上面の下側に沿う領域
間に導電チャネルが誘起されるのを防止する。これによ
って、オフ状態での電圧遮断機能向上が達成される。即
ち、主電極には、電子なだれ降服を起すことなく一層高
い正の電圧を印加することができる。領域の最下部範囲
下にある基板の領域はダート電極から実質的に一層長い
距離により一定に区切られているので、ホールの領域へ
の誘引は実質的に行われず、これにより領域の下部周辺
で導電チャネルが誘起されるのを防止する。

ドリフト領域の長さは、主電極ないしチャネル間の横方
向の寸法を増すことなく、絶縁領域によって実質的に増
加する、ということに注意を喚起したい。ドリフト領域
は下方に曲がり、絶縁領域の外面境界周辺をこれに沿っ
て上方に伸びて、領域間に向う。この構造のため、オフ
状態での電圧遮断機能はさらに向上する。

（実施例）第１２図は本発明に従って構成した双方向性ＦＥＴ構造
の概略図を示すものである。ＦＥＴ１０２には、一方の
導電性の半導体材料でできた基板１０４が含まれていて
、これには上面１０６が付いている。基板１０４け、２
層１０８等の半導体材料でできたベース層上にｎ−エピ
タキシャル層を成長させるのが望ましい。凝縮フッ化水
素の存在下で局部領域に一定電流を流し、単一結晶であ
りながらをお多孔性となるシリコン中の構造変化を産み
出すシリコンの陽極酸化等、既知の処理技術に従って５
多孔性シリコン領域１１０を基板１０４に形成させる。

この陽極酸化後、基板を酸化雰囲気にあてると、酸素が
多孔領域中の孔に入り、急速に領域１１０を酸化するこ
とにより、領域１１０はなお基板１０４と単一結晶であ
りながら、実質的に非導電となる。多孔性シリコンに代
り得るものとしては異方性エツチングがある。

この異方性エツチングでは、領域１１０　ｆｃエツチン
グし−℃除ぎ、ついでいわゆる［ドクター・プレードＪ
　（ｄｏｃｔｏｒ　ｂｌａｄｅ）行程に従って絶縁酸化
物を充填する。

２酸化シリコン１１２でできた絶縁層を基板上に蒸着シ
、ついでマスキングとエツチングにより開口部１１４と
１１６を投げる。その後、多シリコン・ゲート１１８と
２醗化シリコン上部絶縁層１２０を蒸着する。一対のＰ
タブ領域１２２．　１２４をそれぞれ上面１０６かも開
口部１１４，１１６’：通して基板１０４内に拡散させ
る。Ｎ十領域１２６，１２８’を、それぞれ酸化物層中
の同一ホール１１４．ｊ１６を介して対応Ｐ領域１２２
，１２４内に拡散させるが、これは上記の２重拡散行程
と同じである。

分離マスキング方法により、あるいは上記のＳＩＰＭＯ
８行程に従い、Ｎ十領域１２６をＰ領域１２２の中央部
に形成させないようにする。Ｐタブ１２４の中央部１３
２についても同様である。Ｐとｎ＋の拡散は同一ホール
を通して行５ので、醸化端１３４は整りたものとなる。

拡散パラメータによってＰ端１３６とｎ子端１３８の横
方向の浸透を制御し、またこの両肩間に形成されるチャ
ネル領載１４０の横方向の長さを制御する。チャネル領
域１４２についても同様である。

金属部１４４，１４６を開口部１１４，１１６に蒸着し
て、対応領域１２６，１２８ならびに対応タブ領域１２
２，１２４と抵抗接触させる。金属部１４４゜１４６Ｆ
ｉ主１極となり、ゲート電極１１８によりて制御さね、
る素子に電流を流す。ゲート電極１１８は２酸化シリコ
ン絶縁層１１２により上面１０６上で一定間隔で絶縁区
分し、両チャネル１４０．１４２中を延ばすほか、上面
１０６からドリフト領域中のチャネル間を下方に走る基
板１０４の中央絶縁領域１１０中を延ばす。

ソース領域１２６および主ｇ％、１４４［対して正の電
圧をゲー）Ｋ極１１８に印加すると、Ｐ領域１２２中の
電子は上面１０６に誘引され、従ってチャネル領域１４
０の導電性タイプ［ｎ型に反転する。主電極１４６が主
電極１４４に対して正であると、電流はＰ領域１２４か
ら順方向にバイアスされたＰｎ接合１４８ヲ介してドリ
フト領域１５０内に瞬時的に流れ、ついでチャネル１４
１−通ってソース１２６と主電極１４４に流れる。電流
がＦＥＴを流れ始める間もなく、主電極間の電圧が降下
し、ついで他方のＦＥＴチャネル１４２下方のＰタブ部
１５２を含めて、ＦＥＴ諸領域の電位が減少する。従っ
て部１５２はゲート１１８に対して負と々るので、正の
ゲート１１８は電子を上面１０６方向に誘引し、この結
果、チャネル１４２の導電性はｎ型に反転し、チャネル
１４２が導電する。かくして順方向にバイアスされたＰ
ｎ接合１４Ｂは、第２チャネル１４２がオンするまで、
瞬時的に導電する。ＦＥＴ１０２の主′に流通路は、主
電極１４６から、ソース１２８、チャネル１４２、ドリ
フト領域即ちドレイン１５０、チャネル１４０、ソース
１２６を通りて、主電極１４４へ至るものとなる。

構造が双横方向性なので、ゲート１１８がソース１２８
に対して正である場合には、電流は主電極１４４から主
電極１４６へとも流れ得る。Ｐ領域１２４中の電子は上
面１０６上方のゲート電極１１８によりて上面に誘引さ
れるため、チャネル領域１４２はｎ型に反転し、従って
電子流はＩＴ−１−ソース１２８からドリフト領域１５
０内へと流れる。主電極１４４が主’ｆｊｌ隠１４６に
対して正である場合には、チャネル１４０がオンするま
で、電流はＰ領域１２２から順方向バイアスＰｎ接合１
３６を介して瞬時的に流れる。主′ｆＬ流通路は、主電
極１４４から、ソース１４６、チャネル１４０、ドリフ
ト領域１５０、チャネル１４２、ソース１２８を経て、
主電極１４６へ至るものとなる。

ゲートを極１１８にゲート電位が印加されると、十分な
強度の電界が作られ、第１および第２チャネル領域１４
０．　　ｉ４２のすくなくとも一部の導電性タイプが反
転される。第１および第２ソース領域１２６，１２８に
いずれかの極性の電圧が印加されると、ゲート電極手段
１１８のゲート電位が制御されていれば、このソース領
域間に各方向の電流が流ｎる。この間隔をおいて離して
配置した領域１２６，１２８間の電流はチャネル領域１
４０、　ｉ４２の電界を制御することによって制御され
得るもので、またこのチャネル領域の電界はゲート１［
極手段１１８の電位を制御することにより制御できる。

ゲート電極１１８にゲート電位が印加されていないとき
には、チャネル領域１４０，１４２はＰ型であり、本素
子は遮断オフ状態にある。主電極１４４から生霊ｒｉ１
４６への電流は接合部１４８によって遮断される。主電
極１４６かも主電極１４４への反対方向の電流は接合部
１３６によって遮断される。

双方向性ＦＥＴ１０２を用いて交流電力を制御すること
ができる。第１２図には、ＦＥＴの主電極１４４．１４
６を介して接続した負荷１５４と交流電源２５６が概略
図示されている。ゲート電極１１８は、ゲート端子１６
０により、スイッチ手段１６４を通ってゲ・−ト電位源
１６２に接続されている。

ＦＥＴ１０２がオン状態にある場合には、スイッチ１６
４は上方位置にあり、一定の極性のゲート電位源１６２
からグーｌ−電極１１８に印加される。交流電源１５６
による駆動時、主電極１４６が主電極１４４に対し５て
正であると、ゲート電極１１８はＰ領域１２２に接続さ
れたソース領域１２６と主電極に対して正となる。従っ
てチャネル１４０はｎ型に反転して導電する。即ち、電
流は正の主電極１４６かも、ソース領域１２８、チャネ
ル１４２、ドリフト領域１５０、チャネル１４０、ソー
ス１２６を経て、負の主電極１４４へ流れ、負荷１５４
を通る。

交流電源１５６が他方の手サイクルにあると、主電極１
４４は主電極１４６に対して正となり、ゲートｔ％１１
Ｂは負の主電極１４６に接続されたソース領域１２８と
Ｐ領域１２４に対して正となる。

従ってチャネル１４２が導電し、電流は正の主電極１４
４かも、ソース１２６、チャネル１４０、ドリフト領域
１５０、チャネル１４２ヲ経て、ソース１２８と主電極
１４６へ流れる。

ＦＥＴ１０２がオフ状態にあるときには、ゲート端子１
６０はいずれかの主電極と同一の電位レベルに設定する
のが望ましい。スイッチ１６４が左方の位置にあるとぎ
には、ゲート端子１６０は逆遮断ダイオード１６６を介
して主電極１４４へ接続される。

ＦＥＴ１０２がオフ状態にあり、またゲート端子１６０
がダイオード１６６を介して主電極１４４へ接がれてい
る、と仮定しよう。また主１１１極１４６の電圧が、交
流電源１５６による作動時、主電極１４４に対して正方
向に上昇している、と仮定しよう。すると、主電極１４
６に接続されたＰ領域１２４から基板１０４までには、
接合部１４８による単−接合副電圧降下しかないのだか
ら、同基板の電位レベルもまた正方向に上昇する。従っ
て基板１０４はゲート電極１１Ｂに対して正となる。

何故なら、ゲートを翫１１８Ｖｉ相対的に負の主電極１
４４に接がれているからである。換言すれば、ゲート電
極１１８は基板１０４に対し７て負となる。

かくして負のゲー）　［ｉ　１１８により、基板１０４
中のホールは領域１６８，１７０内の上面１０６７ｊ向
に誘引される。この相対電位が十分強い場合には、これ
らの領域１６８，１７０はＰ型のチャネル領域に反転し
、相互に延びあって合する場合には、上面１０６下方の
Ｐタブ１２４，１２２間で導電Ｐチャネルを形成する、
この場合、ＦＥＴ１０２はオフ状態での電圧遮断機能を
喪失し、このＦ　Ｅ　Ｔに′電流が流れる。

多孔性シリコン絶縁領域１１０により、上面１０６の下
側に浴う領域１６８，１７０間に導電チャネルが誘起さ
れるのを防止する。これによって、オフ状態での電圧遮
断機能向上が達成される。

即ち、主電極１４６には、電子なだれ降服を起すことな
く一層高い正の電圧を印加することができる。領域１１
０の最下部範囲下にある基板１０４の領域１７２はゲー
ト電極１１８から実質的に一層長い距離により一定に区
切られているので、ホールの領域１７２への誘引は実質
的に行われず、これにより領域１１０の下部周辺で導電
チャネルが誘起されるのを防止する。

ドリフト領域１５０の長さは、主電極１４４，１４６な
いしチャネル１４０，１４２間の横方向の寸法を増すこ
となく、絶縁領域１１０によりて実質的に増加する、と
いうことに注意を喚起したい。ドリフト領域は下方に曲
がり、絶縁領域１１０の外面境界周辺をこれに活って上
方に伸びて、領域１６８．１７０間に向う。この構造の
ため、オフ状態での電圧遮断機能はさらに向上する。つ
まり、ドリフト領域１５０の長さが増大したからである
。

ただし、上面１０６に沿う横方向寸法は依然同じである
。横方向寸法をさらに小さくしてこの電圧遮断機能を増
大させたため、単位面積あたりもつと多くのセルをチッ
プ上に組入れることができる。また、セル密度が増大し
たため、所定のチップ・サイズにさらに多くのＦＥＴを
並列接続することができ、従ってオン状態時の抵抗を減
少させることができる。これについては、後で詳述する
。

第１３図に第１２図の構造の変形例を示す。

簡明さを期し、妥当なかぎり同じ参照番号を使用してい
る。ゲート電極手段は、第１２図に示す単一連続型ゲー
ト電極１１８がら、横方向に間隔をおいて配置した一対
の分離ゲート電極１７４゜１７６を含む分離ゲート手段
に変更されている。

ゲート端子１７８．ｆ８ａはそれぞれ対応ゲー・ト電極
へ接続されており、また１６０（第１２図）等の単一ゲ
ート端子に共通の接続ができ、同図に示すことくゲーテ
ィングすることができる。また第１３図に示すごとく、
ゲート端子１７８，１８０はそれぞれ、主電極１４４，
１４６の非対応側に電位設定することができる。スイッ
チ１８２が上方のオン状態にあるときには、ゲート端子
１７８はスイッチ手段１８２を介してゲート電位源１８
４に接続され、また、スイッチ１８２が下方のオフ状態
にあるときには、逆遮断ダイオード１８６を介して主電
極１４４に接続される。スイッチ１８８が上方のオン状
態にあるときには、ゲート端子１８０はスイッチ手段１
８８を介してゲート電位源１９０に接続され、またスイ
ッチ１８８が下方のオフ状態にあるときＫは、逆遮断ダ
イオード１９２を介して主電極１４６に接続される。

ＦＥＴ１０２がオフ状態にあるときの電圧遮断機能は、
第１３図の分離ゲート１７４．１７６によって一層高め
られたものとなる。分離ゲート構造のため、オフ状態に
おいて領域１６８，１７０の導電性がＰ型に反転する割
合は減少する。例えば、上面１０６のグー・ト電極１７
４の下方に誘引される基板１０４内のホールは、分離ゲ
ート構成のため、そｎ以上右方に拡大することはない。

ホール濃度が左方から右方に減少するため、領域１６８
内の電位導電チャネルは短くなる。同様に、オフ状態に
おける領域１７０のホール濃度は、分離ゲート構成のた
め、右方かも左方に減少する。領域１６８，１７０から
相互に合する４醒チャネルが誘起される機会は、さらＫ
ぐりと減少する。従って、オフ状態時、降服を起すこと
なく、主電極１４４，１４６間にさらに高い電圧を印加
することができる。

他のゲート構成や技術ももちろん可能である。

例えば、第１２図に示す単一連続電極１１８であろうと
第１３図に示す分離ゲート電極１７４，１７６であろう
とにかかわり々く、グー）［極手段を分離し、ＦＥＴ　
１０２のオフ状態時、浮遊させることができる。これに
より、ゲート電極手段は基板１０４の高正電位に対して
負となることはないため、高電圧遮断機能が得らｎ、従
って領域１６８．１７０へのホール誘引は減少する。だ
が、多くの回路用途では、ゲート電極手段を一方の主電
極と共通の基準電位レベルに設定することが望ましいし
、便利でもある。従って、第１２：図と第１６図に示す
構成が好ましい。

その他のゲート技術には、電源１５６の交流ライン電力
断から前記各スレシュホールド・保護回路全通じてのゲ
ート駆動、各サイクル中一定点テ−ｙ−ｘンクスヘき交
流ラインからフェーズ・ロック・ループ等同期回路を通
じてのゲート駆動、もしくは、フローティング・ゲート
の場合には、光学的ないしその他の方法で絶縁したゲー
ト電源からのゲート駆動があるので、一応挙げてみた。

望ましいタイプのゲート構成としては、係属中の出願に
示すものがある。この場合、心流源はＦＥＴゲート内の
共通点に接続され、そしてこの共通ゲート点は抵抗およ
び一対のダイオードを介して最負値の生′ｉｌＬ極に電
位レベル設定されている。負荷および交流源Ｙ′ｉまた
、いろいろな方法で接続することができる。例えば、交
流′１１ｆ、源を絶縁型トランスを介してＦＥＴに結合
することができる。

第１２図には、高密度高電圧横型ＦＥＴ構造１０２を示
すが、これを構成するものは、ソース領域１２６、ソー
ス領域１２６との接合部を形成するチャネル領域１４０
、領域１６８．１７２，１７０中にあってチャネル領域
１４０どの別の接合部１３６を形成するドリフト領域１
５０、ソース領域１２６と連絡する第１回路接続手段１
４４、電極１４６と領域１２８，１２４を形成し、ドリ
フト領域１５０と連絡する第２回路接続手段、ドリフト
領域１５０中、チャネル領域１４０と第２回路接続手段
間にある絶縁領域１１０、チャネル領域１４０の近傍に
配置し、十分な強度の電界を作るだめの電位を印加し１
、同領域の導電性タイプを反転するのに適したゲート手
段１１８でありて、これＫより、第１および第２回路接
続手段間に電圧を印加すると、ゲート手段の電位が制御
されていれば、同接続手段間に電流が流れ、ゲート電位
の非印加時であれば、絶縁領域１１０によって、ドリフ
ト領域１５０中に導電チャネルが反転誘起されるのを防
止し、従ってオフ状態での電圧遮断機能が向上する。各
領域は基板の上面１０６に沼って配置され、絶縁領域１
１０は上面１０６から下方に延びてチャネル領域１４０
と第２回路接続手段間で導電路を転換するため、ドリフ
ト領域の導電路が増大し、従って上面１０６に沿って横
方向の寸法を増やすことなく高遮断電圧を維持できる。

ドリフト領域１５０は領域１７２中を絶縁領域１１０下
部周辺に延び、ついで絶縁領域１１０の各側面に沼って
領域１６８，１７０中を上面１０６まで上方に延びる。

チャネル領域１４０と絶縁領域１１０は、ドリフト領域
１５０の左上方延長部１６８によって横方向に間隔をお
いて区切られている。第２回路接続手段と絶縁領域１１
０はドリフト領域の右上方延長部１７０によって間隔を
おいて区切られている。第１２図に示す双横型素子では
、第１回路接続手段は主電極１４４であって、ソース領
域１２６とタブ領域１２２に接触している。また第２回
路接続手段を構成するものは、第２チャネル領域、第２
ソース領域１２８、および主を極１４６であって、ソー
ス領域１２８とタブ領域１２４に接触し、これを抵抗短
絡している。単横型では、ソース領域１２８を削除し、
主電極１，４６を領域１２４全介してドリフト領域１５
０に連絡させることができる。もしくは、領域１２４を
削除し、主電極１４６をドリフト領域１５０に接触させ
てこれと連絡させることができる。

第１４図〜第１６図に第１２図に示す概略構造の具体例
を示す。第１４図は半導体チップ２０２の上面図であり
、同チップ上にはマ）　ＩＪラックスパターンないしア
レイで集積化した複数の双方向性ＦＥＴがある。主端子
２０４（ＴＩ）、　２０６（Ｔ２）は、それぞれ第１２
図の主電極１４４，１４６に対応するものであるが、長
く狭い並行端子ストラップ２０４ａ、　２０６ａによっ
て対向状に延びて、複数のＦＥＴを相互接続する。ゲー
ト端子２１２は各側面に延びていて、連続ワツフル状マ
ドＩＪツクス・模様２１２ａ（第１５図）によって各ゲ
ート（第１２図の１２８）ｉ相互接続する。第１３図に
示す分離ゲート構成では、例えば、第１４図の上部近傍
の下方にある右方から左方への導電ストリップによりて
ゲート１７４を相互接続し、左方ゲート端子２１２に引
出す。また、例えば下部の左方から右方への導線により
てゲート１７６を相互接続し、第１４図の右方ゲート端
子２１２へと引出す、そしてこれを左方ゲート端子２１
２かも分離する。

第１５図は拡大図でありて、第１４図で示した概略部に
対応している。第１６図は第１５図で示したものの断面
図である。第１６図の基板２１４はＰ型代−ス層２１６
上に成長させたｎ−エピタキシャル層によって設ける。

複数のＰ拡散層は、ワツフル状のマトリックス酸化物パ
ターン２２４によって規定されるＰタブ領域２１８．２
２０２２２等を形成する。これらのＰタブの境界により
、第１５図の２１８ａ、　２２０ａ、　２２２ａ等でま
した基板内の複数のセルが規定される。これらのセルは
複数の行と列中に配置される。ｎ＋の拡散は、Ｐタブ領
域が形成したセル中で行われ、ｎ＋ソース領域２２６．
２２８．２３０等となる。第１５図で２３２．２３４．
２３６等の番号をもつ領域は、マスキングするかその他
の処理（例えば、上記のＳ　Ｉ　ＰＭＯＳプロセスに従
う）を行い、この下にｎ＋が拡散するのを防止する。ま
たこれについで、この下にＰ＋を拡散させ、Ｐ十領域２
５８，２４０゜２４２等（第１６図）を設ける。このＰ
＋領域は、対応Ｐタブ部と連続的に結晶を成し、上面２
４４へと上方に延びる。多孔性シリコンないし異方性状
のエツチング等を施した絶縁領域２１１，２１３等を、
第１２図について上述したように形成し、上面２４４か
ら基板２１４内のセル間、および酸化物パターン２２４
とゲート・マトリックス２１２ａ下方に延ばす。酸化物
パターン２２４上に蒸着した多数シリコン・ゲート・マ
トリックス２１２ａは、第１６図に示すごとく延びる２
酸化シリコン絶縁層２４６で被う。拡散はアパーチュア
２４８゜２５０、２５２等を通して行うが、このアパー
チュアにまた主端子ストラップ金属部を蒸着し、主端子
２０４ａを設けてソース領域２２６およびＰり′ブ領域
２１８に抵抗接触させ、まだ主端子２０６ａを設けてｎ
＋ソース領域２２８およびＰタブ領域２２０に抵抗接触
させる。

ソース領域２２６に対して正の電圧をゲート端子２１２
ａに印加すると、Ｐタブ領域２１８中の電子は上面２４
４のゲート端子２１２ａ下方に誘引され、チャネル領域
２５４の導電性タイプをｎ型に反転するので、電子はソ
ース２２６からチャネル２５４を通ってドレインないし
ドリフト領域２５６Ｋｌれる。なお、このドレインない
しドリフト領域は、絶縁領域２１２に沿って下方に延び
、ついで同領域の下部周辺を通り、そして同領域に沿っ
て上方に延びる基板２１４の一部である。生霊求２０６
ａが主端子２０４ａに対して正であると、電流はＰ領域
２２０から順方向にバイアスされたＰｎ接合２５８を介
してドリフト領域２５６に瞬時的に流れ、またチャネル
領域２５４ｔ−通りてソース２２６と端子２０４ａに流
れる。上述したとおり、・電流がＦＥＴを流れ始める間
もなく、主端子間の電圧は降下し、チャネル２６０下方
のＰタブ部２６１ヲ含めてＦｇＴの各領域の電圧は低下
する。

従りて、部所２６１はゲート２１２ａに対して負となり
、このため正のゲート２１２ａによりて電子は上面２４
４方向へ誘引され、チャネル２６０の導電性はｎ型に反
転して、チャネル２６０は導電する。第２チャネル２６
０がオンするまで、順方向バイアスＰｎ接合２５８ハ瞬
時的にだけ導電する。

ＦＥＴの主電流通路は、主端子２０６ａ、ソース２２８
、チャネル２６０、ドリフト領域２５６、チャネル２５
４、ソース２２６を通って主端子２０４ａに至るものと
なる。主端子２０４ａが主端子２０６ａに対して正の場
合には、電流は同一経路を逆方向に流れる。

マトリックス・アレイ中の各セル２１８ａ、　２２０　
ａ。

２２２ａ等には、同一行内の右隣リセルの左方部ととも
に横型ＦＥＴＩ形成する右方部がある。また、各セルに
は、同一行内左隣りセルの右方部とともに横型ＦＥＴを
形成する左方部がある。例えば、セル２２０ａには右方
部２２１（第１６図）があって、セル２２２ａの左方部
２２３とともに横型ＦＥＴ２６２を形成する。また、セ
ル２２０ａには左方部２２５があって、セル２１８ａの
右方部２２７とともに横型ＦＥＴ２６４を形成する。Ｆ
ＥＴ　２６２と２６４はそれぞれ双方向性である。

第１６図から分るようＫ、セル、例えばセル２２０ａは
基板２１４内にＰタブ領域をもっていて、これは横方向
に延び、ついで上面２４４まで上方に延びて左右の境界
を形造り、２５８，２６６等基板２１４との左右接合部
を規定する。ソース領域２２８は左右部をもっていて、
これは横方向に延び、ついで上面２４４まで上方に延び
て、タブ領域２２０の左右の上方延長部との左右接合２
６８゜２７０を規定する。タブ領域２２０の左右上方延
長部は上面２４４真下の左右ＦＥＴチャネル２６０，２
７２を形成する。また、ソース領域２２８の左右部は相
互に向って横方向に延び、ついで上面２４４まで上方に
延びているため、タブ領域２２０の中間部２４０は、ソ
ース領域２２８の左右部間全上面２４４まで上方に延び
る。第１５図を見れば分るとおり、チャネル領域は対応
タブ領域の一部であって、対応ソース領域周辺のすくな
くとも一部を横方向に延びている。

主端子２０６ａは上方に延びている中間タブ領域部２４
０ヲ別のセルの中間タブ領域部に抵抗相互接続する。他
方の主端子２０４ａは、上方に延びている中間タブ領域
部２５８ヲ残りの互い違いに配したセルに抵抗相互接続
する。これは第１５図を見れば分る。ゲート端子２１２
ａは、上面２４４上方において酸化物２２４によりワツ
フル状ないしマトリックス・パターンで絶縁されている
。各ゲート端子２１２ａは左方セルの２５４等の右方Ｆ
ＥＴチャネル上にあって、これを通り、ついで上面２４
４の下方にあるドリフト領域２５６の上方に延びている
狭い左方部を抜け、絶縁領域２１２、ドリフト領域２５
６の上方に延びている狭い右方部、右方セルの２６０等
の左方ＦＥＴチャネルを通っている。２５６等ドリフト
領域の上方に延び狭く間隔をおいて配置した各部、およ
びゲート端子アレイ下方にある２１１等の絶縁領域は、
同じくワツフル状のパターンを形成シ、マトリックス・
アレイ中のセルの行と列とを分離する。

２４０等の中間タブ領域部はそれぞれのセル中で中心の
左方か右方にずれているため、主電極接続点も同様に各
セルで左方か右方にずれている。セルの第１行、例えば
第１５図の行２７４では、各セルは中心の左方に主端子
接続点をもっているため、左方配向となっている。セル
の第２行、例えば行２７６では、各セルは中心の右方に
主端子接続点をもっているため、右方配向となっている
。

主端子２０４　ａ、　２０　ｂ　ａ　Ｔ１行と垂直に列
状に延びている（第１５図）。上記のとおり、また第１
４図を見て分るとおり、主端子ストラップはそれぞれ並
行に対向して延びている。第１５図に示すとおり、各ス
トラップは十分幅が広く、隣接セルの各部にまたがって
いる。例えばＴ１ストラクブ２０４ａはセル２１８ａ、
２２０ａにまたがっている。各ストラップはゲτト端子
上方で２酸化シリコン層２４６により絶縁されている（
第１６図）。第１５図から分るように、主端子ストラッ
プ２０４ａは第１行２７４の領域２８０で左方配向セル
２７８と抵抗接触し、ついで、第２行２７６の領域２４
８で右方配向セル２１８ａと抵抗接触している、等々で
ある。従って、各セルによって形成される複数の双方向
性ＦＥＴは、主端子２０４、２０６間を並列に接続され
ている（第１４図）。

ある実際例では、チップ２０２は１２５ミル（ｍｉｌｓ
）ｘ１２５ミル（ｍｉｌｓ）となっていて、２，５８０
のセル・ペアが入っている。各セルは５５ミクロン長Ｘ
２０ミクロン幅であり、ゲート・セグメント２１２ａの
横幅は１０ミクロンである。

２２０（第１６図）等のＰタブ領域は約５ミクロンの深
さまで拡散させ、２２８等のｎ＋ソース領域は約１ミク
ロンの深さまで拡散させる。２１１等の絶縁領域は約１
５ミクロンの深さまで拡散させる。オン状態での素子の
抵抗は、高集積密度のためきわめて低く、単位面積あ之
り数多くのＦＥＴを集積できる。

絶縁領域２１１，２１３等忙１り、２５６等のドリフト
領域は長くなっており、しかも上面２４４に沿う横方向
寸法は増えていない。この構造により、小すくシた横方
向の面積に高度な電圧遮断機能を実現できる。また、チ
ップ上の単位面積に数多くのＰＥＴを集積でき、これら
を並列に接続すれば、素子のオン状態時の抵抗は減少す
る。

本発明は数々の努力から生まれたものであって、その目
的とするところは大電力スイッチング用途用の半導体素
子を開発し小電流回路ブレーカないしコンタクタに取っ
て代わろうとすることにあるが、もちろんこれに限定さ
れるものではない。かかる素子に対する性能条件は過酷
なものであり、控え目の仕様でありてすら、オン状態で
の抵抗が（ＬＯ５オーム、交流定格２０アンペア（実効
値）のもとで、対応電圧遮断機能として４００ボルトを
要求している。さらに、システムの障害電流遮断機能は
翫０００アンペアとなっていて、システム自体が破壊し
てはならないとしている。また、製造費用は回路ブレー
カやコンタクタの費用以下でなければならない。

（発明の効果）本発明は、オフ状態での電圧遮断が増大し、またオン状
態での抵抗が低下した横型電力ＦＥＴ構造を実現しよう
とするものである。上述した遮断電圧ＶＢとオン状態で
の抵抗Ｒｏｎとの間の制約を伴うかね合いは、本発明の
構造によって回避される。遮断電圧Ｖ、は、ドリフト領
域の横方向の寸法を増やさなくても増大する。

本発明はまた、小規模化した横方向の領域中に電圧遮断
機能の向上し九横型ＦｇＴ構造を実現するものである。

本発明にはまた、１実施例において、高密度高遮断電圧
で、双方向性（本素子がオフ状態にある場合、いずれの
方向でも電流が流れ得る）の横型ＦＥＴ構造を実現する
という面がある。高密度ＦＥＴと呼ばれる構造は、オフ
状態時、主電極のひとつと同一基準電位レベルに結合な
いし設定することができる非７０−ティング・ゲートも
含めて、高度な電圧遮断機能を実現可能とするものであ
る。本発明により、オフ状態時、ドリフト領域を介して
導電チャネルが予期せずして誘起されるのが防止される
。

本発明になる構造は簡単で正確に再現でき、半導体チッ
プ上の反復マトリックス・アレイ内に製造するのに適し
ている。同一横方向領域内における各ＦＥＴセルの電圧
遮断機能が向上したことにより、一層多くのＦＥＴセル
が一定のチップ領域内に集積できることになる。この増
加したＦＥＴセルを並列に接続すれば、オン状態での抵
抗がさらに低下する。ドリフト領域の横方向の寸法を増
やすことなく、従って単位面積あたりのセル数を減らす
必要もなくして、遮Ｕｒ電圧の向上が達成できる。かく
して、本発明によって、高密度高電圧ＦＥＴ構造が可能
となる。

【図面の簡単な説明】

第１図は、従来技術のＶＭＯ８ＦＥＴの概略断面図であ
る。第２図は、従来技術のＤＭＯ８ＦＥＴの概略断面である
。第３図は、従来技術の多数シリコン・ゲートをもつＶＭ
Ｏ８ＦＥＴの概略断面図である。第４図は、従来技術の多数シリコン・ゲートをもつＤＭ
Ｏ３ＦＥＴ　（ＨＥＸＦＥＴ）の概略断面図である。第５図は、第４図の構造体の上面図であって、ＨＥＸの
概観を示す。第６図は、従来技術のＳ　Ｉ　））ＭＯ８／Ｆ　ＥＴの
概略断面図である。第７図〜に１０図は、第６図の構造を与える行程スラツ
ジを概略表示したものである。第１１°図は、従来技術の横型ＭＯ８ＦＥＴＣＩ概略断
面図である。第１２図は、本発明に従って構成したＦＦ；Ｔ構造の概
略断面図である。第１３図は、第１２図と同じ図であるが、別の実施例を
示すものである。第１４図は、マトリックス・アレイ中に集積化した複数
のＦＥＴをもつ半導体チンブの上面図である。第１５図は、第１４図の概略部に対応する拡大図である
。第１６図は、第１５図をライン１６−１６から見た断面
図である− １０２．２６２，２６４：ＦＥＴ　　１０４，２１４：
基板１０６．２２４：上面　１１０，１１２：絶縁手段
１１８：ゲート手段　１２６．２２６：第１ソース領域
１２８、２２８：第２ソース領域　１４０，２５４：第
１チャネル領域　１４２，２６０：第２チャネル領域１
２２．２５８：第１タブ領域　１２４，２４０：第２タ
ブ領域　１４４：第１回路接続手段（主電極）１４６：
第２回路接続手段（主電極）　　１５０，２５６：ドリ
フト領域　１７４：第１ゲート電極手段１７６：第２ゲ
ート電極手段　２０２：半導体チップ２０４ａ、　２０
６ａニストラツプ　２１１．２１３二第１絶縁領域　２
１５：第２絶縁領域　２１２ａ：マトリックス模様　２
１８ａ、　２２０ａ、　２２２ａ：セル　２７４：行特
許出願人　　イートン　コーポレーション糎９　　　　
γ孕１０とｉ−ｇ、１１

Claims

【特許請求の範囲】

（１）一方の導電性の半導体材料のソース領域と、前記
の半導体材料とは異なつた他方の導電性をもつ半導体材料であり、前記ソース領域との接合部
を形成するチャネル領域と、前記一方の導電性の半導体材料であり、前記チャネル領
域と別の接合部を形成するドリフト領域と、前記ソース領域と連絡する第１回路接続手段と、前記ドリフト領域と連絡する第２回路接続手段と、前記ドリフト領域中で前記チャネル領域と前記第２回路接続手段との間にある絶縁領域と、前記チャネル領域の近傍に配置し、十分な強度の電界を
作るための電位を印加し前記チャネル領域中の導電性タ
イプを反転するのに適したゲート手段から構成された高
密度高電圧横方型ＦＥＴ構造が、前記第１および第２回路接続手段を介して電圧を印加す
ると、前記ゲート手段の電位が制御されていれば、前記
第１および第２回路接続手段間を電流が流れ、またゲー
ト電位の非印加時には、前記絶縁領域によりチャネルが
前記ドリフト領域を通つて導電性に誘起され反転するの
を防止し、オフ状態での電圧遮断機能を高めたことを特
徴とする、高密度高電圧ＦＥＴ。
（２）前記それぞれの領域が半導体基板の上面に沿つて
配置されており、また前記絶縁領域が前記上面から下方
に延びて前記チャネル領域と前記第２回路接続手段の間
で導電通路を転換するために、ドリフト領域での導電路
が延長され、前記上面に沿つて横方向の寸法を増やさな
くてもより高い遮断電圧が維持できることを特徴とする
、特許請求の範囲第１項に記載の高密度高電圧ＦＥＴ。
（３）前記ドリフト領域が前記絶縁領域下部周辺を通り
前記絶縁領域の各側面に沿つて前記上面まで上方に延び
ていて、前記チャネル領域と前記絶縁領域が前記ドリフ
ト領域の左上方の延長部によつて横方向に間隔をおいて
区切られ、また前記第２回路接続手段と前記絶縁領域が
前記ドリフト領域の右上方の延長部によつて間隔をおい
て区切られていることを特徴とする、特許請求の範囲第
２項に記載の高密度高電圧ＦＥＴ。
（４）前記ソース領域と前記ドリフト領域の前記左上方
延長部が前記チャネル領域によつて横方向に間隔をおい
て区切られていることを特徴とする、特許請求の範囲第
３項に記載の高密度高電圧ＦＥＴ。
（５）前記チャネル領域が、前記ソース領域周辺を横方
向にすくなくとも部分的に延びている前記逆方向導電性
のタブ領域の１部であることを特徴とする、特許請求の
範囲第４項に記載の高密度高電圧ＦＥＴ。
（６）前記第１回路接続手段が前記ソース領域と前記タ
ブ領域に接続され、前記ソース領域と前記チャネル領域
を抵抗短絡していることを特徴とする、特許請求の範囲
第５項に記載の高密度高電圧ＦＥＴ。
（７）前記ゲート手段が前記上面に沿つて横方向に延び
、また前記上面上方で絶縁層により間隔をおいて区切ら
れたゲート電極を形成し、前記ゲート電極が前記チャネ
ル領域を通つて延び、また前記ドリフト領域の前記左上
方延長部をすくなくとも部分的に通つて前記チャネル領
域と前記絶縁領域間に延びていることを特徴とする、特
許請求の範囲第６項に記載の高密度高電圧ＦＥＴ。
（８）前記絶縁領域が酸化物を充填した多孔性シリコン
より成り前記絶縁領域の導電性を実質的に低下させ、ま
た前記絶縁領域周辺の導電路を転換することを特徴とす
る、特許請求の範囲第２項に記載の高密度高電圧ＦＥＴ
。
（９）一方の導電性の半導体材料の第１ソース領域と、前記の半導体材料とは異つた他方の導電性をもつ半導体
材料であり、前記第１ソース領域との接合部を形成する
第１チャネル領域と、前記一方の導電性の半導体材料で
あり、前記第１チャネル領域と別の接合部を形成するドリフト領
域と、前記他方の導電性の半導体材料であり、前記ドリフト領
域との接合部を形成する第２チャネル領域と、前記一方の導電性の半導体材料であり、前記第２チャネ
ル領域との接合部を形成する第２ソース領域と、前記ドリフト領域中の前記第１および第２チャネル領域
間に形成された絶縁領域と、前記第１および第２チャネル領域近傍に配置し、十分な
強度の電界を作るための電位を印加し前記第１および第
２チャネル領域の導電性タイプを反転するのに適したケ
ント手段から構成された双方向性ＦＥＴが、前記第１および第２ソース領域にいずれかの極性の電圧
を印加すると、前記ゲート手段の電位が制御されていれ
ば、前記ソース領域間に各方向の電流が流れ、前記ドリ
フト領域中の導電通路が前記絶縁領域周辺で転換して、
前記ドリフト領域電流路の長さが増大することを特徴と
する、高密度高電圧ＦＥＴ。
（１０）前記チャネル領域が前記ドリフト領域によつて
横方向に間隔をおいて区切られ、前記絶縁領域が前記チ
ャネル領域間を前記ＦＥＴの上面から下方に延びていて
、前記ドリフト領域が前記絶縁領域と前記チャネル領域
間を前記上面まで上方に延びている左上方および右上方
延長部をもつことを特徴とする、特許請求の範囲第９項
に記載の高密度高電圧ＦＥＴ。
（１１）前記ソース領域が前記上面に沿つて横方向に間
隔をおいて配置され、また前記チャネル領域、前記左上
方および右上方延長ドリフト領域部、および前記絶縁領
域が前記ソース領域間に配置されていることを特徴とす
る、特許請求の範囲第１０項に記載の高密度高電圧ＦＥ
Ｔ。
（１２）前記各ソース領域に接続された一対の主電極を
形成し、前記ゲート手段が前記上面に沿つて横方向に延
び、絶縁層により同上面上方で間隔をおいて区切られた
ゲート電極手段からなつていて、前記ゲート電極手段が
前記第１チャネル領域と、前記第２チャネル領域を通つ
て延びている部所を包含することを特徴とする、特許請
求の範囲第１１項に記載の高密度高電圧ＦＥＴ。
（１３）前記ＦＥＴがゲート電位の非印加時オフ状態と
なつて、前記ドリフト領域と一方の前記チャネル領域間
の接合部により一方の前記主電極へ向う電流が遮断され
、また前記ドリフト領域と他方の前記チャネル領域間の
接合部により他方の前記主電極へ向う電流が遮断される
ことを特徴とする、特許請求の範囲第１２項に記載の高
密度高電圧ＦＥＴ。
（１４）前記主電極間のドリフト領域電流通路が前記絶
縁層の下部周辺で下方に転換するために、ドリフト領域
電流通路の長さが増大して、前記チャネル領域間の横方
向の寸法を増やさなくてもオフ状態での電圧遮断機能が
維持できることを特徴とする、特許請求の範囲第１３項
に記載の高密度高電圧ＦＥＴ。
（１５）オフ状態時、前記ドリフト領域中のキャリアの
前記上面方向への誘引が前記絶縁領域による分離の増大
によつて減少するために、前記ゲート電極手段の隣接の
前記上面に沿うキャリア濃度が減少し、オフ状態時、前
記ドリフト領域を介して導電チャネルが予期せずして誘
起されるのを防止することを特徴とする、特許請求の範
囲第１４項に記載の高密度高電圧ＦＥＴ。
（１６）前記ゲート電極手段が、前記第１チャネル領域
に延び、また前記左上方延長ドリフト領域部のすくなく
とも一部を通つて延びる第１ゲート電極と、前記第２チ
ャネル領域を延び、また前記右上方延長ドリフト領域部
のすくなくとも一部を通つて延びる第２ゲート電極を備
えた分離ゲート構造からなることを特徴とする、特許請
求の範囲第１５項に記載の高密度高電圧ＦＥＴ。
（１７）前記ＦＥＴのオフ状態時、前記各ゲート電極が
前記各主電極の電位レベルに設定でき、また高電圧遮断
機能を維持することを特徴とする、特許請求の範囲第１
６項に記載の高密度高電圧ＦＥＴ。
（１８）前記チャネル領域が、前記各ソース領域周辺の
すくなくとも一部を横方向に延びていて、前記各ソース
領域と対応するタブ領域に接続され前記各ソース領域と
チャネル領域とを抵抗短絡する一対の主電極を形成した
前記他方の導電性の半導体材料の前記タブ領域の一部で
あることを特徴とする、特許請求の範囲第１１項に記載
の高密度高電圧ＦＥＴ。
（１９）前記絶縁領域が酸化物を充填した多孔性シリコ
ンよりなり、前記絶縁領域の導電性を実質的に低下させ
たことを特徴とする、特許請求の範囲第１４項に記載の
高密度高電圧ＦＥＴ。
（２０）前記絶縁領域が酸化物を充填した異方性のエッ
チング溝からなることを特徴とする、特許請求の範囲第
１４項に記載の高密度高電圧ＦＥＴ。
（２１）一方の導電性の半導体材料であり、上面をもつ
基板と、他方の導電性の半導体材料であり、前記基板内を前記上
面に沿つて存在する第１タブ領域と、前記一方の導電性の半導体材料であり、前記第１タブ領
域内を前記上面に沿つて横方向に間隔をおいて配置され
た第１および第２ソース領域部と、前記他方の導電性の半導体材料であり、前記基板内を前
記第１タブ領域から前記上面に沿つて横方向に間隔をお
いて配置した第２タブ領域と、前記一方の導電性の半導体材料であり、前記第２タブ領
域内を前記上面に沿つて横方向に間隔をおいて配置した
第３および第４ソース領域部と、前記基板内にあつて、第５、第６、第７、第８等のソー
ス領域部をもつ第５、第４等のタブ領域と、前記基板内を前記上面から一定の深さまで下方に延び、
前記第１および第２タブ領域間に横方向に間隔をおいて
配置された第１絶縁領域と、前記基板内を前記上面から一定の深さまで下方に延び、
前記第２および第３タブ領域間に横方向に間隔をおいて
配置された第２絶縁領域と、前記基板内の前記第２および第３等のタブ領域間にある
第３、第４等の絶縁領域と、前記上面上に間隔をおいて絶縁配置され、前記第１タブ領域部を通つて前記第２ソース領域部と前
記基板間に延びる部所をすくなくとも一箇所備え、前記
第２タブ領域部を通つて前記基板と前記第３ソース領域
部間に延びる部所をすくなくとも一箇所備えた第１ゲー
ト電極手段と、前記上面上に間隔をおいて絶縁配置され、前記第２タブ領域部を通つて前記第４ソース領域部と前
記基板間に延びる部所をすくなくとも一箇所備え、前記
第３タブ領域部を通つて前記基板と前記第５ソース領域
部間に延びる部所をすくなくとも一箇所備えた第２ゲー
ト電極手段と、第３、第４等のゲート電極手段と、前記第１および第２ソース領域部と前記第１および第２
ソース領域間の前記第１タブ領域部に抵抗接続した第１
主電極と、前記第３および第４ソース領域部と前記第３および第４
ソース領域間の前記第２タブ領域部に抵抗接続した第２
主電極と、第３、第４等の主電極からなる横方向に集積化された複
数の電力スイッチングＦＥＴから構成された双方向性構
造が前記第２ソース領域部と前記基板間の前記第１タブ領域
部は前記上面に沿つて第１チャネル領域を形成し、前記
基板と前記第３ソース領域部間の前記第２タブ領域部は
前記上面に沿つて第２チャネル領域を形成しているため
に、前記第１ゲート電極手段が一定のゲート電位になる
と一定の極性のキャリアを誘引して前記第１および第２
チャネル領域を前記一方の導電性に反転し、従つて前記
第１および第２主電極間をいずれかの方向の電流が流れ
るほか、前記第４ソース領域部と前記基板間の前記第２タブ領域
部は第３チャネル領域を形成し、前記基板と前記第５ソ
ース領域部間の前記第３タブ領域部は第４チャネル領域
を形成しているため、前記第２ゲート電極手段が一定の
ゲート電位になると一定の極性のキャリアを誘引して前
記第３および第４チャネル領域を前記一方の導電性に反
転し、従つて前記第２および第３主電極間をいずれかの
方向の電流が流れ、また、一定のゲート電位の非印加時、前記ＦＥＴ構造が
オフ状態となつて、前記絶縁領域のためその周辺のドリ
フト領域通路の長さが増大し、前記チャネル領域間の横
方向の寸法を増やさなくてもオフ状態での電圧遮断機能
が増大することを特徴とする、高密度高電圧ＦＥＴ。
（２２）オフ状態時、前記ゲート電極手段が前記主電極
のすくなくとも一方の電位レベルに設定でき、前記絶縁
領域によつてその下方基板領域の前記上面からの分離度
が増大するため、オフ状態時、前記基板内の一定極性の
キャリアに働く前記ゲート電極手段の誘引力が減少し、
従つて前記基板を介して導電性の反転した導電チャネル
が予期せずして誘記されるのを防止し、オフ状態での電
圧遮断機能を維持することを特徴とする、特許請求の範
囲第２１項に記載の高密度高電圧ＦＥＴ。
（２３）前記ゲート電極手段を抵抗相互接続する手段と
、前記第１、第３、第５等の主電極を抵抗相互接続する
手段と、前記第２、第４等の主電極を抵抗相互接続する
手段とを形成したことを特徴とする、特許請求の範囲第
２２項に記載の高密度高電圧ＦＥＴ。
（２４）一方の導電性の半導体材料の基板からなる半導
体チップと、前記基板上にその上面に沿つてマトリックス・アレイを
形成する横方向に間隔をおいて配置した複数のセルと、前記各セルは右方隣接セルの左方部とともに横型ＦＥＴ
を形成する右方部と、左方隣接セルの右方部とともに横
型ＦＥＴを形成する左方部をもち、また前記各セルは、前記基板内にあつて、横方向に延び、ついで前記上面ま
で上方に延びて左右の境界を形成し、前記基板との左右
の接合部を規定する他方の導電性の半導体材料でできた
タブ領域と、前記タブ領域内にあつて、横方向に延び、ついで前上面まで上方に延びて、前記タブ領域の前記左
右の上方延長部との左右接合部を規定する左右部を有す
る前記一方の導電性の半導体材料のソース領域手段と、前記上面の頁下で左右のＦＥＴチャネルを形成する前記
タブ領域の前記左右上方延長部と、前記上面へと上方に
延びているため、前記タブ領域の中間部は前記左右ソー
ス領域間を前記上面まで上方に延び、かつ相互に横方向
に延びている前記左右ソース領域部とからなり、前記基
板上に前記上面に沿つてマトリックス・アレイを形成し
、前記基板内に一定の深さまで下方に延びている横方向
に間隔をおいて配置され、かつ右方セルと左方セル間に
横方向に間隔をおいて配置された複数の絶縁領域と、前記上面で上方に延びている中間タブ領域部を別のセル
の中間タブ領域部に抵抗相互接続する第１主電極手段と
、他のセルの上方に延びている中間タブ領域部を抵抗相互
接続する第２主電極手段と、左方のセルの前記右方のＦＥＴチャネルの上方にあつて
、これを通つて延びている部所を少なくとも一箇所備え
、かつ右方のセルの前記左方のＦＥＴチャネルを通つて
延びている部所を少なくとも一箇所備えて、前記基板の
前記上面の上方に各ゲート電極がマトリックス模様のよ
うなワツフル（Ｗａｆｆｌｅ）内に絶縁されたゲート電
極手段と、前記絶縁領域と左方の前記セル間を前記上面まで上方に
延びている左方部と、前記絶縁領域と右方のセル間を前
記上面まで上方に延びている右方部とを有し、前記絶縁
領域ならびに前記左右の上方基板延長部はワツフル状の
模様を形成して、前記マトリックス・アレイ中で前記セ
ルの行と列とに分けられていることを特徴とする高密度
高電圧ＦＥＴ。
（２５）前記上方の延長中間タブ領域部は前記セル内で
中心の左ないし右にずれているため、前記主電極接続点
も各セル内で左ないし右にずれているほか、各セルの第１行では、各セルは中心から左方に前記主電
極接続点をもつていることにより、左方に配向し、各セルの第２行では、各セルは中心から右方に前記主電
極接続点をもつていることにより、右方に配向している
ことを特徴とする、特許請求の範囲第２４項に記載の高
密度高電圧ＦＥＴ。
（２６）前記第１および第２主電極手段が列形態で前記
行に垂直に延びていて、前記第１および第２主電極手段
が複数の端子ストラップによりお互いにかみ合うように
相互に並行に延びているほか、各ストラップが前記行を
通つて垂直に延び、その幅は各行の隣接セル各部に十分
またがり得るものであり、また各ストラップは前記ゲー
ト電極手段上方で絶縁されており、さらに所与のストラ
ップは第１行で左方配向セルと抵抗接触し、ついで第２
行で右方配向セルと抵抗接触することを特徴とする、特
許請求の範囲第２５項に記載の高密度高電圧ＦＥＴ。
（２７）前記基板が一定の深さのエピタキシャル層を包
含していて、ここに前記各領域が形成され、また前記絶
縁領域が前記エピタキシャル領域より浅く前記タブ領域
より深いところまで延びていることを特徴とする、特許
請求の範囲第２４項に記載の高密度高電圧ＦＥＴ。