KR100407240B1

KR100407240B1 - 절연체의 용량을 평가하는 장치 및 방법

Info

Publication number: KR100407240B1
Application number: KR10-2001-0078391A
Authority: KR
Inventors: 오미나미노부유키
Original assignee: 샤프 가부시키가이샤
Priority date: 2000-12-12
Filing date: 2001-12-12
Publication date: 2003-11-28
Also published as: US20020070731A1; JP3736740B2; JP2002184829A; TW541636B; KR20020046967A; US6975102B2

Abstract

본 발명에 따르면, 미지(未知) 용량(capacitance)을 갖는 제1 MIS 구조의 C-V 특성을 평가하는 절연체 용량 평가기가 제공되며, 이는 기지(旣知) 용량을 갖고, 제1 MIS 구조에 직렬 접속될 수 있도록 구성되는 용량 구조; 및 직렬 접속된 제1 MIS 구조 및 용량 구조의 합성 용량을 측정하는 측정 수단을 포함한다.

Description

절연체의 용량을 평가하는 장치 및 방법{APPARATUS AND METHOD FOR ANALYZING CAPACITANCE OF INSULATOR}

본 발명은 MIS(금속/절연체/반도체) 구조의 C-V(용량-전압) 특성을 평가하는 장치 및 방법이며, 특히 두께가 3㎚ 미만인 얇은 실리콘 산화막을 포함하는 MIS 구조의 C-V 특성을 평가할 수 있는 장치 및 방법에 관한 것이다.

트랜지스터의 게이트 절연체를 평가하기 위해 트랜지스터를 실제로 제작하는 것은 시간을 소비하고 복잡한 일이다. 따라서, 만약 구동 전류치 등의 트랜지스터 특성이, 이러한 특성을 결정하기 위해 트랜지스터를 제조하지 않고 추측될 수 있다면 바람직하다. 트랜지스터를 제조하지 않고 트랜지스터 특성을 추측하는 공지된 방법은 MIS(금속/절연체/반도체) 구조를 제작하여, MIS 구조의 용량을 직접 측정함으로써 그 C-V(용량-전압) 특성을 평가하는 것이다.

최근, 듀얼 게이트(P+ 게이트 및 N+ 게이트) 구조는 트랜지스터 게이트로서 사용되고 있다. 듀얼 게이트 구조를 갖는 트랜지스터에서, P+ 게이트 전극에 주입된 보론 이온은 순차적인 단계로 행해지는 열처리에 의해 채널부에 확산되어, 트랜지스터의 문턱 전압이 변동된다.

도6은 MIS 구조의 형성 후 열처리에 의해 야기되는 P+ 게이트 전극의 보론 이온의 펀치 스루를 도시하는 그래프이다. 도6에 도시한 예에서, 크기가 9×10^-4㎠인 P형 MIS 구조가 형성되어, 다양한 열처리 온도에서 C-V 특성이 평가되어 있다. 도6으로부터, 1010℃ 및 1020℃에서 각 C-V 커브는 서로 중첩되고, 보론 이온의 펀치 스루는 발생되지 않으므로, 1010℃ 및 1020℃에서의 열처리가 바람직함을 알 수 있다. 또한, 1050℃에서 C-V 커브는 정의 전위측으로 시프트되며, 이는 보론 이온이 기판에 확산됨을 나타내므로, 1050℃에서의 열처리는 바람직하지 않음을 알 수 있다. 만약 도6에 도시한 데이터가 트랜지스터의 제작 전에 얻어지면, 트랜지스터 제작 프로세스는 열처리가 1020℃ 이하에서 행해지도록 설계될 수 있다. C-V 특성의 측정은 P+ 게이트 전극에서 보론 이온의 펀치 스루의 발생 유무를 평가하는 간단하고 효율적인 방법으로서 보다 중요해지고 있다.

절연체의 용량을 평가하는 공지된 방법은 테스트 소자 그룹(TEG)으로서 실리콘 기판(웨이퍼 또는 칩)상에 MIS 구조를 실험적으로 형성하고, 측정 장치(LCR 미터)를 사용하여 MIS 구조의 C-V 특성을 평가하는 것이다.

LSI 회로가 고집적화됨에 따라, 장치의 고속화에 대한 요구에 의해, 트랜지스터 등의 장치의 크기는 면적뿐만 아니라 그 두께도 점차 작아지고 있다. 특히, 게이트 실리콘 산화막은 3㎚ 이하의 두께가 요구된다. 이러한 매우 얇은 절연체의 C-V 특성은 미지 용량이 직접 측정되는 종래의 측정 장치를 사용하여 정확하게 평가될 수 없다.

도7은 약 1.5㎚와 약 3.2㎚ 사이의 두께를 갖는 실리콘 산화막을 절연체로서포함하는 N형 MOS(금속/산화물/반도체) 구조의 I-V 특성을 도시하는 그래프이다. 도7로부터 알 수 있듯이, 이러한 실리콘 산화막을 사용하는 경우, 두께가 3㎚ 이상이면, F-N 터널 누설 전류가 지배적이어서, 누설 전류가 매우 작다. 두께가 3㎚ 미만이면, 직접 터널 누설 전류가 지배적이며, 누설 전류는 매우 크다.

도8은 종래의 C-V 측정 장치를 사용하여 평가된 N형 MOS 구조의 C-V 특성을 도시하는 그래프이다. 도8로부터 알 수 있듯이, 절연체의 두께가 약 3.2㎚이면, 측정된 C-V 커브(71)는 정상적인 특성을 나타내지만, 절연체의 두께가 약 2㎚이면, 측정된 C-V 커브(73)는 -1.5V 이하의 전압에서 이상 커브(72)로부터 벗어난다. 이는 절연체를 통해 흐르는 직접 터널 누설 전류에 의해 야기된다.

매우 얇은 절연체를 포함하는 장치에서, 장치의 고속화는 실현될 수 있다. 그러나, 누설 전류의 증가는 문제점을 야기한다. 따라서, 절연체의 두께는 장치의 목적에 따라 선택된다. 즉, 누설 전류를 감소시킴으로써 어떠한 소비 전류를 감소시키는 것을 소망하면, 매우 얇은 절연체를 갖는 장치는 사용되지 않는다. 장치의 고속화에 대한 요구가 소비 전력(전류)의 감소에 비해 크면, 약 3㎚보다 얇은 절연체를 갖는 장치가 사용된다.

절연체의 용량을 평가하는 다른 공지된 방법은 일본 공개 특허 공보 제 94-112289호에 기재된 비접촉형 C-V 측정 장치를 사용하는 것이다.

도9는 일본 공개 특허 공보 제 94-112289호에 기재된 비접촉형 C-V 측정 장치를 사용하여 측정된 절연체 용량을 개략적으로 설명하는 등가 회로 다이어그램이다. 도9에서, φ_ms는 측정 장치의 전극의 일함수차; C_air는 공간(에어-갭) 용량; C_OX는 절연체 용량; 및 C_d는 공핍층 용량이다. C_air는 측정 장치에 제공된 전극 및 절연체 사이 공간의 용량을 나타낸다. 측정 장치 및 전극과 절연체 사이 공간에 전극을 제공함으로써, MIS 구조를 형성하지 않고, 절연체의 형성 직후에, 절연체의 용량이 측정될 수 있다. 또한, 서로 접촉이 안된 실리콘 웨이퍼 및 전극을 제공함으로써, 실리콘 웨이퍼는 금속 전극으로부터 오염되지 않는다. 따라서, 용량 측정 후에 순차적인 공정이 실리콘상에 연속적으로 행해질 수 있다.

도9에 도시한 종래의 측정 장치를 사용하여 절연체 용량이 측정될 때, 전극 및 절연체 사이 공간의 용량이 정확하게 계산될 필요가 있다. 절연체가 3㎚ 이하의 두께를 가질 때, 전극 및 절연체 사이 공간의 용량을 정확하게 계산하기 위해, 0.01㎚ 정도로 전극 및 절연체 사이 거리를 정밀하게 제어할 필요가 있다. 그러나, 현재 이러한 정도로 제어를 행하는 것은 물리적으로 불가능하다. 전극 및 절연체 사이 공간의 커패시터에 에러가 발생한다. 상기 차이는 절연체 용량의 정확한 인식을 방해한다. 또한, 종래의 기술에서, 전극 및 절연체 사이의 거리는 측정 프로세스에 존재하는 먼지에 의해 제한된다. 이는 먼지가 전극 및 절연체 사이에 단락 회로를 야기할 때, 측정 장치가 손상되기 때문이다. 전극 및 절연체를 100㎚ 이하의 거리만큼 서로 가까이 위치시키는 것은 어렵다. 또한, 종래의 기술에서, 용량 측정은 절연체의 형성 직후에만 행해질 수 있고, 전극의 형성 후에 용량 측정을 행하는 것은 불가능하다. 따라서, 도6에 도시한 P+ 게이트 전극으로부터 보론 이온의 펀치 스루를 평가하는 것은 불가능하다.

본 발명의 일 양태에 따르면, 미지 용량을 갖는 제1 MIS 구조의 C-V 특성을 평가하는 절연체 용량 평가기가 제공되며, 이는 기지 용량을 갖고, 제1 MIS 구조에 직렬 접속될 수 있도록 구성되는 용량 구조; 및 직렬 접속된 제1 MIS 구조 및 용량 구조의 합성 용량을 측정하는 측정 수단을 포함한다.

본 발명의 일 실시예에서, 용량 구조는 제2 MIS 구조, 유전체 및 커패시터 중 적어도 일방을 포함할 수 있다.

본 발명의 다른 실시예에서, 용량 구조는 절연체 용량 평가기로부터 제거될 수 있도록 구성될 수 있다.

본 발명의 또 다른 실시예에서, 절연체 용량 평가기는 기지 용량을 각각 갖고, 제1 MOS 구조에 직렬 접속될 수 있도록 구성되어 있는 복수의 용량 구조; 및 용량 구조로서 복수의 용량 구조 중 일방을 선택하는 스위치를 더 포함한다.

본 발명의 또 다른 실시예에서, 용량 구조의 용량의 등가 실리콘 산화물 두께는 3㎚ 이상일 수 있다.

본 발명의 또 다른 실시예에서, 용량 구조는 직접 터널 누설 전류가 용량 구조를 통해 흐르는 것이 방지되도록 구성될 수 있다.

본 발명의 다른 양태에 따르면, 미지 용량을 갖는 제1 MIS 구조의 C-V 특성을 평가하는 절연체 용량 평가 방법이 제공되며, 이는 기지 용량을 갖는 용량 구조에 제1 MIS 구조를 직렬 접속하고; 직렬 접속된 제1 MIS 구조 및 용량 구조의 합성 용량을 측정하며; 상기 합성 용량에 기초하여 제1 MIS 구조의 용량을 계산하는 단계를 포함한다.

이하, 본 발명의 작용을 설명한다.

본 발명에 따르면, 기지 용량(C₁)을 갖는 용량 구조에 직렬 접속된 미지 용량(C₂)을 갖는, 측정되는 MIS 구조에서, 미지 용량(C₂) 및 기지 용량(C₁)의 합성 용량(C)이 측정된다. MIS 구조의 절연체가 얇아서, 직접 터널 누설 전류가 MIS 구조를 통해 흐르는 경우에도, 용량 구조가 직접 터널 누설 전류가 흐를 수 없도록 구성되는 한(즉, 용량 구조가 F-N 터널 누설 전류에 의해 지배되는 한), 과잉 누설 전류가 절연체 용량 평가기를 통해 흐르는 것이 방지될 수 있다. 따라서, 합성 용량(C)이 정확하게 측정될 수 있다.

미지 용량(C₂)은 다음 식(1)에 의해 계산될 수 있다.

1/C = 1/C₁+ 1/C₂… (1)

직렬 접속된 MIS 구조 및 용량 구조에 인가되는 전압치는 각 전압치에서 용량(C₂)을 계산하도록 변화되므로, MIS 구조에 포함된 절연체의 C-V 특성이 정확하게 측정될 수 있다.

전극이 절연체상에 형성된 후, MIS 구조는 용량 구조에 접속되므로, 매우 얇은 절연체를 갖는 MIS 구조의 P+ 전극을 펀치 스루하는 보론 이온에 의해 야기되는 용량상의 영향을 평가하는 것이 가능하다.

따라서, 여기에 설명한 본 발명은, 직접 터널 누설 전류에 의한 영향을 받지 않고, 매우 얇은 절연체의 C-V 특성을 정확하게 측정할 수 있는 절연체 용량을 평가하는 장치 및 방법을 제공할 수 있는 장점이 있으며, 매우 얇은 막 구조를 갖는MIS 구조의 P+ 전극을 펀치 스루하는 보론 이온을 평가할 수 있다.

본 발명의 이들 및 다른 장점들은 첨부 도면들을 참조하여 설명되는 이하의 상세한 설명을 이해한다면 당업자들에게 명확해질 것이다.

도1은 본 발명의 실시예 1에 따른 절연체 용량 평가기(10)의 개략적인 구성을 도시한다.

도2는 서로 직렬 접속되어 있는 용량 구조(1) 및 MOS 구조(2)를 포함하는 등가 회로를 도시한다.

도3은 본 발명의 실시예 1에 따른 절연체 용량 평가기(10)를 사용하여 평가된 C-V 특성을 도시한다.

도4는 절연체 용량 평가기(10)를 사용하여 MOS 구조(2)의 C-V 특성을 평가하는 방법의 플로우차트이다.

도5는 본 발명의 실시예 2에 따른 절연체 용량 평가기에 사용되는 용량 구조 유닛(101)에 포함된 등가 회로를 도시한다.

도6은 MIS 구조의 형성 후 열처리에 의해 야기되는 P+ 게이트 전극의 보론 이온의 펀치 스루를 도시하는 그래프이다.

도7은 약 1.5㎚와 약 3.2㎚ 사이의 두께를 갖는 실리콘 산화막 절연체를 포함하는 N형 MOS 구조의 I-V 특성을 도시하는 그래프이다.

도8은 종래의 C-V 측정 장치를 사용하여 측정된 N형 MOS 구조의 C-V 특성을도시하는 그래프이다.

도9는 일본 공개 특허 공보 제 94-112289호에 기재된 비접촉형 C-V 측정 장치를 사용하여 측정되는 절연체 용량을 설명하는 개략적인 등가 회로 다이어그램이다.

이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명한다.

(실시예 1)

도1은 본 발명의 실시예 1에 따른 절연체 용량 평가기(10)의 개략적인 구성을 도시한다. 절연체 용량 평가기(10)는 기지 용량(C₁)을 갖는 용량 구조(1) 및 측정 수단(3)을 포함한다. 절연체 용량 평가기(10)는 미지 용량(C₂)을 갖는 MOS(금속/산화물/반도체) 구조(2)의 C-V 특성을 평가한다. MOS 구조(2)는 직접 터널 누설 전류가 흐르고, 두께가 3㎚ 미만인, 예컨대 2㎚의 실리콘 산화막 절연체를 포함한다. 용량 구조(1)는 직접 터널 누설 전류가 흐를 수 없고, 두께가 3㎚ 이상인, 예컨대 3.2㎚의 실리콘 산화막을 절연체로서 포함하는 MOS 구조이다. 용량 구조(1)는 MOS 구조(2)에 직렬 접속이 가능하다. 측정 수단(2)은 규정되지 않은 구조를 갖는 LCR 미터이다.

도1에서, φ_ms1및 φ_ms2각각은 용량 구조(1)의 일함수차(예컨대, n+ Poly Si 전극 및 P웰(1E15 atm)을 포함하는 구조에서 약 -1.0V 정도); C₁은 실리콘 산화막의 용량(C_1-1)및 용량 구조(1)의 실리콘 반도체의 용량(C_1-2)의 합성 용량; C₂는 실리콘산화막의 용량(C_2-1) 및 미지 용량을 갖는 MOS 구조(2)의 실리콘 반도체의 용량(C_2-2)의 합성 용량이다.

도2는 직렬 접속된 용량 구조(1) 및 MOS 구조(2)의 등가 회로를 도시한다.

도3은 본 발명의 실시예 1에 따른 절연체 용량 평가기(10)를 사용하여 평가된 C-V 특성을 도시한다. 도3에서, 참조 부호 33은 용량 구조(1) 및 MOS 구조(2)의 합성 용량(C)을 나타내며, 이는 상기 절연체 용량 평가기(10)에 의해 측정된다. 합성 용량(C)은 도1에 도시한 용량(C₁,C₂)을 사용하여 상기 식(1)에 의해 나타내며, 이는 편의상 다음과 같이 나타낸다.

1/C = 1/C₁+ 1/C₂… (1)

식(1)에서, 다양한 전압 레벨에서 각 용량(C₁)(두께가 3.2㎚인 실리콘 산화막을 절연체로서 포함하는 용량 구조(1)의 용량)의 값은 알려져 있고, 이러한 값들은 도3의 커브(31)(3.2㎚ 측정 C-V 커브)로서 도시되어 있다.

절연체 용량 평가기(10)는 다양한 레벨의 전압(V_g)에서 합성 용량(C)의 값을 각각 측정한다. 상기 합성 용량(C)의 측정값은 도3의 커브(33)로서 도시되어 있다. 용량(C₂)은 합성 용량(C)(커브(33)), 용량(C₁)(커브(31)) 및 식(1)으로부터 계산된다. 용량(C₂)은 도3에 2㎚ C-V 환산 커브(34)로서 도시되어 있다. 2㎚ C-V 환산 커브(34)는 2㎚ C-V 이상 커브(32)와 매우 유사하다.

일함수차(φ_ms1)는 다음과 같이 사용된다. LCR 미터(3)(측정 수단)에 발생된전압이 V이면, MOS 구조(2)에 인가되는 전압(V₂)은 V₂= V - φ_ms1로서 나타낸다. 미지 용량을 갖는 MOS 구조(2)의 합성 용량(C₂)은 전압(V)에서 얻어지는 합성 용량(C)으로부터 계산되며, 합성 용량(C₂)은 정확한 C-V 커브가 제작될 수 있도록 V₂에 대해 도시된다.

본 발명의 실시예 1에서, 용량 구조(1)는 P+/P 웰 구조를 포함하며, 일함수차(φ_ms1)는 0.2V이다. LCR 미터(3)에 발생되는 전압이 2V이면, 미지 용량을 갖는 MOS 구조(2)에 1.8V의 전압이 인가된다. 따라서, LCR 미터(3)에 발생되는 전압이 2V이면, 용량(C₂)이 계산되어, 상기 계산된 값이 C-V 특성 그래프에서 1.8V에 대해 도시되므로, 미지 용량을 갖는 MOS 구조의 C-V 특성 커브가 얻어질 수 있다.

단, 도3에 도시한 2㎚ C-V 이상 커브(32)에 의해 나타나는 특성은 절연체의 물리적인 두께에 기초하여 계산되므로, 이러한 특성 및 본 발명에 따라 계산된 C-V 환산 커브(34)에 의해 나타나는 특성 사이에는 약간의 차가 존재한다. 이에 대한 이유는 MOS 구조(2)에 제공되는 전극(poly-Si)의 불순물 농도가 전극에 부분적인 공핍을 야기하기 때문이다. 다양한 특성을 평가할 때, 실시예 1에서와 같이 전극 특성의 실질적인 측정에 의해 얻어지는 용량 데이터는 물리적인 두께에 기초하여 계산되는 용량 데이터에 비해 보다 중요하다.

도8을 참조하여 상술한 바와 같이, 종래의 C-V 특성 평가에서는, 기지 용량을 갖는 용량 구조(1)가 제공되지 않으므로, 축적측(C-V 특성 그래프에서 마이너스 측, 즉 -1V ∼ -1.5V 이하에 대응됨)상의 C-V 특성은 직접 터널 누설 전류에 의해정확하게 평가될 수 없다.

상기와 같이, 본 발명의 실시예 1에 따른 절연체 용량 평가기(10)는 매우 얇은 절연체의 C-V 특성을 정확하게 측정할 수 있다. 비록 종래의 비접촉형 C-V 측정 장치(즉, 상기 일본 공개 특허 공보 제 94-112289호에 기재된 디바이스)를 사용하여 P+ 게이트 전극을 펀치 스루하는 보론 이온의 존재 유무를 평가하는 것은 가능하지 않지만, P형 MOS 구조의 C-V 특성을 측정함으로써 P+ 게이트 전극을 펀치 스루하는 보론 이온의 존재 유무를 평가하는 것은 가능하다.

도4는 절연체 용량 평가기(10)를 사용하여 MOS 구조(2)의 C-V 특성을 평가하는 방법의 플로우챠트이다.

단계(S401) : 측정되는 MOS 구조(2)가 기지 용량을 갖고 있는 용량 구조(1)에 직렬 접속된다.

단계(S402) : 직렬 접속된 MOS 구조(2) 및 용량 구조(1)의 합성 용량(C)이 측정된다.

단계(S403) : MOS 구조(2)의 용량(C₂)이 상기 측정된 합성 용량(C)에 기초하여 계산된다.

MOS 구조(2)에 인가되는 다양한 레벨의 전압에서 단계(S401 ∼ S403)를 반복함으로써, 소망의 전압 범위의 MOS 구조(2)의 C-V 특성이 평가될 수 있다.

용량 구조(1)는 절연체로서 실리콘 산화막을 갖는 MOS 구조에 한정되지 않는다. 용량 구조(1)는 MOS 구조를 포함하는 어떤 MIS(금속/절연체/반도체) 구조, 유전체, 또는 용량이 알려져 있는 한 커패시터일 수 있다. 이와 달리, 용량 구조(1)는 MIS 구조, 유전체 및 커패시터의 어떤 조합일 수 있다.

유전체로서, 실리콘 산화막, 실리콘 나이트라이드, 또는 알루미늄 산화막 등의 절연체가 사용될 수 있다. 유전체가 절연체로서 사용되면, 유전체는 커패시터 구조를 갖는 것이 바람직하다.

용량 구조(1)가 절연체로서 실리콘 산화막을 갖는 MOS 구조인 경우, 실리콘 산화막의 두께는 3㎚ 이상인 것이 바람직하다. 이는 직접 터널 누설 전류가 용량 구조(1)를 통해 흐르는 것이 방지되기 때문이다. 또한, 용량 구조(1)가 절연체로서 실리콘 산화막을 갖는 MOS 구조가 아닌 경우, 용량 구조(1)의 등가 실리콘 산화물 두께가 3㎚ 이상인 것이 또한 바람직하다. 이는 직접 터널 전류로부터 기인하는 과잉 전류가 측정 수단(3)에 흐르는 것을 방지하므로, 정확한 용량 측정이 가능해진다.

(실시예 2)

도5는 본 발명의 실시예 2에 따른 절연체 용량 평가기에 사용되는 용량 구조 유닛(101)에 포함된 등가 회로를 도시한다. 용량 구조 유닛(101)은 본 발명에 따른 절연체 용량 평가기(10)의 용량 구조(1)(도1) 대신 사용된다. 이를 제외하면, 실시예 2에 따른 절연체 용량 평가기의 구조는 실시예 1에 따른 절연체 용량 평가기(10)와 유사하다.

용량 구조 유닛(101)은 시스템(2-1), 시스템(2-2), 시스템(2-3) 및 스위치(102)를 포함한다. 시스템(2-1)은, 직접 터널 누설 전류가 흐르지 않고 두께가 3㎚ 이상(예컨대, 3㎚)인 실리콘 산화막을 절연체로서 포함하는 커패시터이다.시스템(2-2)은, 직접 터널 누설 전류가 흐르지 않고 두께가 3㎚ 이상(예컨대, 5㎚)인 실리콘 산화막을 절연체로서 포함하는 커패시터이다. 시스템(2-3)은 커패시터를 포함하지 않는다.

도5에서, φ_msa1및 φ_msa2각각은 시스템(2-1)의 커패시터의 일함수차이고, φ_msb1및 φ_msb2각각은 시스템(2-2)의 커패시터의 일함수차이다.

C_a및 C_b는 각각 시스템(2-1)의 커패시터의 용량 및 시스템(2-2)의 커패시터의 용량이며, 각각은 기지의 값이다. 여기서, 일함수차는 상부 및 하부로부터 커패시터의 절연체를 사이에 낀 전극의 금속 재료에 의존한다. 상부 및 하부 전극의 금속 재료가 동일한 경우, 일함수차는 무시될 수 있다. 실시예 2의 커패시터는 공핍층의 용량(도2에 도시한 C_1-2)이 고려될 필요가 없고, 실시예 1에 따른 용량 구조(1)의 MOS 구조와 상이하다.

스위치(102)는 시스템(2-1,2-2,2-3) 중 하나를 선택한다. 종래의 경우와 같이, 시스템(2-3)이 스위치(102)를 사용하여 선택되면, 절연체 용량은 측정되는 MOS 구조에 커패시터를 접속하지 않고 측정될 수 있다. 시스템(2-1,2-2) 중 일방이 선택되면, 기지 용량을 갖는 커패시터가 미지 용량을 갖는 MOS 구조에 직렬 접속될 수 있다. 이러한 방식으로, 소망의 용량을 갖는 커패시터는 측정되는 MOS 구조에 접속될 수 있다.

시스템(2-1,2-2)은 등가 용량을 가질 수 있다.

측정 정밀도를 향상시키기 위해, 각 시스템(2-1,2-2)의 커패시터로서 사용되는 절연체(예컨대, 실리콘 산화막)는 가능한 한 얇은 것이 바람직하다. 그러나, 직접 터널 누설 전류가 시스템(2-1,2-2)의 커패시터를 통해 흐르지 않도록 하기 위해, 절연체의 두께는 3㎚ 이상인 것이 바람직하다. 측정 정밀도와 누설 전류 사이의 트레이드 오프를 고려하면, 각 시스템(2-1,2-2)의 커패시터로서 사용되는 절연체의 두께는 약 3㎚인 것이 가장 바람직하다. 그러나, 이러한 얇은 실리콘 산화막은 스트레스에 의해 쉽게 열화된다. 예컨대, 3㎚ 두께의 절연체를 포함하는 커패시터가 기지 용량을 갖는 용량 구조로서 사용되면, 전기적 스트레스가 절연체에 축적되어, 용량 측정이 약 1000회 정도 행해진 후, 절연체의 전기적 파괴가 야기된다. 따라서, 시스템(2-1,2-2)이 등가 용량을 가지면, 일방은 예비 커패시터로서 사용될 수 있다. 미리 선택된 커패시터를 사용하는 측정의 상기 횟수에 비해 측정을 좀더 행하면, 예비 커패시터가 선택될 수 있다.

실시예 1에 따른 용량 구조(1)의 경우와 같이, 각 시스템(2-1,2-2)은 용량이 알려져 있는 한 어떤 용량 구조일 수 있다. 예컨대, 시스템(2-1,2-2) 중 일방 또는 모두 MOS 구조일 수 있다. 용량 구조 유닛에 포함되고, 스위치(102)에 의해 선택될 수 있는 용량 구조의 수는 2개에 한정되지 않는다. 또한, 용량 구조 유닛(101)은 커패시터가 제공되지 않는 시스템(2-3)을 포함하는 것이 반드시 필요한 것은 아니다.

본 발명의 실시예 2에서, 비록 커패시터(용량 구조)는 스위치에 의해 선택될 수 있지만, 커패시터는 절연체 용량 평가기의 본체로부터 개별적으로 제거될 수 있다.

실시예 1 및 실시예 2에서, MOS 구조(2)의 용량이 절연체 용량 평가기(10)를 사용하여 평가되는 경우를 설명했다. 그러나, 절연체 용량 평가기(10)는 MOS 구조를 포함하는 어떠한 타입의 MIS 구조의 용량을 평가할 수 있다.

본 발명은 기지 용량(C₁)을 갖는 용량 구조가 직렬 접속되어 있고, 미지 용량(C₂)을 갖는 MIS 구조의 합성 용량(C)을 측정하는 것을 가능하게 한다. 따라서, 미지 용량(C₂)은 결과적으로 합성 용량(C)으로부터 계산된다. 따라서, 본 발명에 따르면, 미지 용량(C₂)을 직접 측정하는 종래의 방식에 의해 평가될 수 없는 MIS 구조의 C-V 특성을 평가하는 것이 가능하다.

특히, 측정되는 MIS 구조가 얇은 절연체여서, 측정되는 MIS 구조에 직접 터널 누설 전류가 흐르는 때에도, 용량 구조가 용량 구조를 통해 직접 터널 누설 전류가 흐르지 않도록 구성되는 한(즉, 용량 구조가 F-N 터널 누설 전류에 의해 지배되는 한), 과잉 누설 전류가 절연체 용량 평가기에 흐르는 것이 방지될 수 있어서, 합성 용량(C)이 정확하게 측정될 수 있다.

본 발명의 범위와 정신을 벗어나지 않고 당업자들에 의해 여러 가지 다른 변경이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허 청구의 범위는 본 명세서에서 기술된 내용으로 제한되는 것이 아니라, 더 넓게 해석되어야 한다.

Claims

미지 용량을 갖는 제1 MIS 구조의 C-V 특성을 평가하는 절연체 용량 평가기에 있어서,

기지 용량을 갖고, 제1 MIS 구조에 직렬 접속될 수 있도록 구성되는 용량 구조; 및

직렬 접속된 제1 MIS 구조 및 용량 구조의 합성 용량을 측정하는 측정 수단을 포함하는 절연체 용량 평가기.
제 1 항에 있어서, 상기 용량 구조는 제2 MIS 구조, 유전체 및 커패시터 중 적어도 일방을 포함하는 절연체 용량 평가기.
제 1 항에 있어서, 상기 용량 구조는 절연체 용량 평가기로부터 제거될 수 있도록 구성되어 있는 절연체 용량 평가기.
제 1 항에 있어서, 상기 기지 용량을 각각 갖고, 제1 MOS 구조에 직렬 접속될 수 있도록 구성되어 있는 복수의 용량 구조; 및

용량 구조로서 복수의 용량 구조 중 일방을 선택하는 스위치를 더 포함하는 절연체 용량 평가기.
제 1 항에 있어서, 상기 용량 구조의 용량의 등가 실리콘 산화물 두께는 3㎚ 이상인 절연체 용량 평가기.
제 1 항에 있어서, 상기 용량 구조는 직접 터널 누설 전류가 용량 구조를 통해 흐르는 것이 방지되도록 구성되어 있는 절연체 용량 평가기.
미지 용량을 갖는 제1 MIS 구조의 C-V 특성을 평가하는 절연체 용량 평가 방법에 있어서,

기지 용량을 갖는 용량 구조에 제1 MIS 구조를 직렬 접속하고;

직렬 접속된 제1 MIS 구조 및 용량 구조의 합성 용량을 측정하며;

상기 합성 용량에 기초하여 제1 MIS 구조의 용량을 계산하는 단계를 포함하는 절연체 용량 평가 방법.