CN101258453B - 生产系统、生产方法、管理装置、管理方法以及程序 - Google Patents

生产系统、生产方法、管理装置、管理方法以及程序 Download PDF

Info

Publication number
CN101258453B
CN101258453B CN2005800515562A CN200580051556A CN101258453B CN 101258453 B CN101258453 B CN 101258453B CN 2005800515562 A CN2005800515562 A CN 2005800515562A CN 200580051556 A CN200580051556 A CN 200580051556A CN 101258453 B CN101258453 B CN 101258453B
Authority
CN
China
Prior art keywords
aforementioned
determined
wafer
production
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2005800515562A
Other languages
English (en)
Other versions
CN101258453A (zh
Inventor
冈安俊幸
须川成利
寺本章伸
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tohoku University NUC
Advantest Corp
Original Assignee
Tohoku University NUC
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tohoku University NUC, Advantest Corp filed Critical Tohoku University NUC
Publication of CN101258453A publication Critical patent/CN101258453A/zh
Application granted granted Critical
Publication of CN101258453B publication Critical patent/CN101258453B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM]
    • G05B19/41875—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM] characterised by quality surveillance of production
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B19/00—Programme-control systems
    • G05B19/02—Programme-control systems electric
    • G05B19/418—Total factory control, i.e. centrally controlling a plurality of machines, e.g. direct or distributed numerical control [DNC], flexible manufacturing systems [FMS], integrated manufacturing systems [IMS], computer integrated manufacturing [CIM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/32—Operator till task planning
    • G05B2219/32221—Correlation between defect and measured parameters to find origin of defect
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
    • G05B2219/00—Program-control systems
    • G05B2219/30—Nc systems
    • G05B2219/45—Nc applications
    • G05B2219/45031—Manufacturing semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P90/00—Enabling technologies with a potential contribution to greenhouse gas [GHG] emissions mitigation
    • Y02P90/02—Total factory control, e.g. smart factories, flexible manufacturing systems [FMS] or integrated manufacturing systems [IMS]

Abstract

本发明提供一种通过多个生产工序生产电子器件的生产系统，具有：生产线，其配备有对相对多个生产工序进行处理的生产装置，生产晶片，电子器件；生产控制部，其通过生产线制造包括含多个被测定晶体管的测试电路的晶片；测定部，其测定测试电路中含有的多个被测定晶体管各自的电特性；确定部，其根据电特性不满足预定基准的被测定晶体管在前述晶片上的分布，确定多个生产工序中产生不良的生产工序；设定变更部，其变更生产装置的处理条件，该生产装置实施与产生前述不良的生产工序对应的处理。

Description

生产系统、生产方法、管理装置、管理方法以及程序
技术领域
本发明涉及生产系统、生产方法、管理装置、管理方法以及程序。本发明尤其涉及通过恰当管理生产线生产电子器件的生产系统、生产方法、管理装置、管理方法以及程序。
背景技术
近年来，半导体元件的物理尺寸的细微化进展显著，此外，随着元件的细微化，对元件特性产生影响的缺陷尺寸也越来越小。由于这些半导体元件以及缺陷的细微化，元件的特性误差增大，已成为电路生产时的课题。例如，MOS晶体管的阈值电压，电流电压特性等的误差大小已对电路整体的可靠性，以及电路生产时的成品率产生重大作用。
此外，除上述统计性误差之外，以1万-100万个中有几个的比例产生的比特不良，斑点不良等局部不良也是支配电路可靠性、成品率的重要因素，成为电路生产时的课题。
在电子器件的生产过程中，所关注的课题是如何减少以上所述的元件特性误差以及局部不良，实现高可靠性及高成品率。因此，希望能早期发现生产电子器件的多道工序中是哪道工序出现了问题，并恰当地变更对产生问题的生产工序进行处理的生产装置的处理条件。
多年来，为了判断各生产工序是否良好，实施了各种处理，例如通过在生产线上投入测试用的晶片，用SEM(扫描式电子显微镜)观察该晶片上形成的绝缘膜的膜厚，或用光学手段或X射线观察是否有微粒或金属污染存在等。例如，专利文献1，即公开了一种根据测量曝光装置在测试晶片上曝光的图形形状等获得的加工状态信息，修正曝光装置的工作条件的技术。(参照专利文献1的0034～0039段)
此外，针对存储器件等可用少品种大批量生产的电子器件，通过监控最终产品的成品率实施了生产线的实力管理。
专利文献1：专利第3371899号
发明内容
在通过观察晶片上形成的图形判断生产线是否良好的情况下，由于受处理时间的制约，不能观察多数图形，难以判断元件的特性误差及局部性不良。因此，除把图形形状反馈给曝光装置之类的直接性手段之外，很难恰当地确定出现问题的生产工序。此外，很难获得足以微调生产装置的设定参数的数据。
在监控最终产品的成品率的情况下，除反馈需要相当长的时间之外，很难从成品级的电子器件中取得足够的特性，难以恰当确定产生问题的生产工序，调整生产装置的设定参数。
为此，本发明的目的在于提供一种能够解决上述课题的生产系统、生产方法、管理装置、管理方法以及程序。该目的可通过组合权利要求范围内的独立权项中所述的特征来实现。此外，从属权项规定了本发明的更为有利的具体例子。
根据本发明的第一种方式，提供一种管理方法，其通过采用多道生产工序生产电子器件管理生产线产品质量；包括：生产阶段，其通过前述生产线生产晶片，该晶片具有含多个被测定晶体管的测试电路；测定阶段，其测定前述多个被测定晶体管各自的电特性；确定阶段，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生不良的生产工序。
前述生产阶段也可通过前述生产线生产前述晶片，该晶片具有前述测试电路，该测试电路包括呈二维矩阵形排列，各自含有前述被测定晶体管在内的多个被测定电路，以及使指定的一个前述被测定电路的输出信号向前述多个被测定电路共同设置的输出信号线输出的选择部；前述测定阶段也可具有：晶体管选择阶段，其通过前述选择部依次选择前述多个被测定电路；输出测定阶段，其根据选择出的前述被测定电路向前述输出信号线输出的前述输出信号，测定各个前述被测定电路具有的前述被测定晶体管的电特性。
各个前述被测定电路也可包括：栅极电压控制部，其把指定的栅极电压外加给前述被测定晶体管的栅极端子；基准电压输入部，其把从外部输入的基准电压提供给前述被测定晶体管的漏极端子以及源极端子中的一方的基准电压侧端子；端子电压输出部，其以从外部输入选择信号为条件，把前述被测定晶体管的漏极端子以及源极端子中前述基准电压侧端子以外的端子的端子电压作为前述输出信号输出；前述选择部也可包括：行选择部，其向二维矩阵形排列的前述多个被测定电路中，与指定的行对应的被测定电路输出前述选择信号；列选择部，其选择输入前述选择信号的前述被测定电路中，与指定的列对应的前述被测定电路的端子电压之后，向前述输出信号线输出；前述测试电路还可包括多个电流源，其与前述多个被测定电路的各列对应设置，使指定的源极漏极间电流流向由前述行选择部输入前述选择信号的前述被测定电路；前述输出测定阶段作为各个前述被测定晶体管的前述电特性，测定前述端子电压。
前述测定阶段也可针对各个前述被测定晶体管，根据前述基准电压以及前述端子电压，把该被测定晶体管的阈值电压作为前述电特性进行测定。
各个前述被测定电路也可包括：栅极电压控制部，其把指定的栅极电压外加给前述被测定晶体管的栅极端子；电压外加部，其给前述被测定晶体管的源极端子及漏极端子外加电压，把外加给该被测定晶体管的栅极绝缘膜上的电压控制为大致一定；电容器，其储存从前述被测定晶体管的前述栅极端子流向前述源极端子以及前述漏极端子的栅极漏电流；电容器电压输出部，其以从外部输入选择信号为条件，把前述电容器中的前述源极端子以及前述漏极端子侧的端部电容器电压作为前述输出信号输出；前述输出测定阶段，作为各个前述被测定晶体管的电特性，测定前述电容器电压。
前述生产阶段也可具有：器件形成阶段，其在前述晶片上形成方格形的多个前述电子器件；测试电路形成阶段，其在位于前述晶片上的前述电子器件间的多个区域内分别形成多个前述测试电路；前述确定阶段根据前述多个测试电路中含有的，前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定产生了不良的前述生产工序。
前述确定阶段也可以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于圆形位置为条件，确定通过使前述晶片回转进行处理的前述生产工序中产生了不良。
前述确定阶段也可以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于十字形位置为条件，确定使用等离子的前述生产工序中产生了不良。
前述确定阶段也可以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于各曝光区域的同一位置为条件，确定使用曝光装置的前述生产工序中产生了不良。
前述确定阶段也可以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于带状位置为条件，确定使用湿法处理的前述生产工序产生了不良。
前述确定阶段也可以判断为前述电特性不满足预定的基准的两个以上的前述被测定晶体管，在前述晶片上处于被研磨的图形面积比例大于上限值的区域或小于下限值的区域为条件，将进行CMP(Chemical and Mechanical Polishing)的前述生产工序作为产生了不良的生产工序加以确定。
前述测定阶段也可作为前述多个被测定晶体管各自的电特性，测定该被测定晶体管的阈值电压；前述确定阶段根据具有超过预定基准上限值的前述阈值电压的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。
前述测定阶段也可作为前述多个被测定晶体管各自的电特性，测定该被测定晶体管的阈值电压；前述确定阶段根据具有低于预定基准下限值的前述阈值电压的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。
根据本发明的第2种方式，提供一种生产方法，其通过前述生产线生产前述电子器件，该生产线采用前述管理方法管理产品质量。
根据本发明的第3种方式，提供一种管理生产线的产品质量的管理装置，该生产线通过多道生产工序生产电子器件；配置有：生产控制部，其通过前述生产线生产具有含多个被测定晶体管的测试电路的晶片；测定部，其测定前述多个被测定晶体管各自的电特性；确定部，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。
根据本发明的第4种方式，提供一种通过生产线生产电子器件的生产方法，该生产线具有实施与多道生产工序对应处理的多个生产装置，具有：生产阶段，其通过前述生产线生产具有含多个被测定晶体管的测试电路的晶片；测定阶段，其测定前述测试电路中含有的前述多个被测定晶体管各自的电特性；确定阶段，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序；条件变更阶段，其变更前述生产装置的处理条件，该生产装置实施与产生了前述不良的生产工序对应的处理；前述生产阶段根据至少变更了一种前述生产装置的处理条件，利用处理条件变更后的前述生产线生产前述电子器件。
前述生产阶段还可具有废弃阶段，其使前述生产线交替生产具有前述电子器件的至少一件产品晶片，以及具有前述测试电路的测试晶片；以确定产生了不良的前述生产工序为条件，废弃生产前一次前述测试晶片之后到变更前述处理条件之前的期间内生产出的前述至少一个产品晶片。
根据本发明的第5种方式，提供一种生产电子器件的生产方法；配置有：生产阶段，其生产晶片，该晶片具有各自含有多个被测定晶体管的多个测试电路，和多个前述电子器件；测定阶段，其测定多个前述测试电路中含有的前述多个被测定晶体管各自的电特性；确定阶段，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多个电子器件中可产生不良的不良器件；选择阶段，其选择前述多个电子器件中除前述不良器件之外的前述电子器件；产品输出阶段，其把通过前述选择阶段择出的前述电子器件输出给产品使用。
根据本发明的第6种方式，提供一种通过多道生产工序生产电子器件的生产系统，具有：生产线，其具有实施与前述多道生产工序对应处理的多个生产装置，生产前述电子器件；生产控制部，其通过前述生产线生产晶片，该晶片具有含多个被测定晶体管的测试电路；测定部，其测定前述测试电路中含有的前述多个被测定晶体管各自的电特性；确定部，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序；设定变更部，其变更前述生产装置的设定，该生产装置实施与产生了前述不良的生产工序对应的处理。
根据本发明的第7种方式，提供一种生产电子器件的生产系统，具有：生产线，其生产晶片，该晶片具有各自含有多个被测定晶体管的多个测试电路，以及多个前述电子器件；测定部，其测定各个前述测试电路中含有的前述多个被测定晶体管各自的电特性；确定部，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多个电子器件中可产生不良的不良器件；选择部，其选择前述多个电子器件中除前述不良器件之外的前述电子器件；产品输出部，其把前述选择部选择出的前述电子器件输出给产品使用。
根据本发明的第8种方式，提供一种管理生产线产品质量的管理装置使用的程序，该生产线通过多道生产工序生产电子器件；其使前述管理装置具有下述各部的功能：生产控制部，其使前述生产线生产晶片，该晶片具有含多个被测定晶体管的测试电路；确定部，其接收前述多个被测定晶体管各自的电特性测定结果，根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。
而上述发明的概要并未列举出本发明的全部必要特征，这些特征群的次级组合也可构成发明。
发明效果
采用本发明，可提高生产线的产品质量，能以高可靠性及高成品率生产电子器件。
附图说明
图1示出本发明的实施方式涉及的生产系统10的构成。
图2示出本发明的实施方式涉及的测定部145的构成。
图3例示出晶片500的上表面图。
图4例示出测试电路300的电路平面图。
图5示出采用生产系统10进行电子器件510的生产处理的一例。
图6示出采用生产系统10进行电子器件510的生产处理的另一例。
图7例示出区域330内的电路。
图8例示出测定各个被测定晶体管314的阈值电压时的测定部145的动作。
图9例示出测定各个被测定晶体管314的电流电压特性时的测定部145的动作。
图10例示出测定各个单元310的PN结的漏电流时的测定部145的动作。
图11例示出配置在栅极漏电流测定区域370内的一个单元310的电路构成。
图12例示出测定被测定晶体管372的栅极漏电流时的生产系统10的动作。
图13示出不满足基准的被测定晶体管的分布的第1例。
图14示出不满足基准的被测定晶体管的分布的第2例。
图15示出不满足基准的被测定晶体管的分布的第3例。
图16示出不满足基准的被测定晶体管的分布的第4例。
图17例示出本发明的实施方式涉及的计算机1900的硬件构成。
图中标号说明
10、生产系统，12、ADC，16、特性测定部，18、显示装置，20、测试头，100、生产线，105a～c、生产装置，110、元件分离工序群，114、元件形成工序群，118、配线形成工序群，120、组装工序群，130、试验工序群，140、生产控制部，142、管理装置，145、测定部，146、测定控制部，148、输出测定部，150、确定部，155、条件变更部，160、设定变更部，165、选择部，170、废弃部，300、测试电路，302、列选择部，304、行选择部，306-1～2、列选择晶体管，310-1～4单元，312、开关用晶体管，314、被测定晶体管，316、行选择晶体管，318、电流源，320、输出部，330、区域，370、栅极漏电流测定区域，371、栅极电压控制部，372、被测定晶体管，374、第1开关，376、第2开关，378、复位用晶体管，380、复位用晶体管，382、电压外加部，384、NMOS晶体管，386、PMOS晶体管，388、电容器，390、输出用晶体管，392、行选择晶体管，394、应力外加部，500、晶片，510、电子器件，1300a～b、圆形区域1302a～b、圆形区域，1500、曝光区域，1900、计算机，2000、CPU，2010、ROM，2020、RAM，2030、通信接口，2040、硬盘驱动器，2050、软盘驱动器，2060、CD-ROM驱动器，2070、输出入芯片，2075、图形控制器，2080、显示装置，2082、主控制器，2084、输出入控制器，2090、软盘，2095、CD-ROM。
具体实施方式
下面通过发明的实施方式说明本发明，但下面的实施方式并不限定权利要求范围涉及的发明，此外，并非实施方式中说明过的所有特征的组合均为发明的解决手段中必须具有的。
图1示出本实施方式涉及的生产系统10的构成。生产系统10在测试用晶片或产品晶片上形成测试电路(TEG：Test Element Group)，使用测试电路实施各生产装置105的产品质量管理或产品的成品率管理。这样一来，生产系统10即以高可靠性及高成品率生产电子器件。生产系统10具有：生产线100，组装工序群120，试验工序群130，以及具有生产控制部140、确定部150、条件变更部155的管理装置142，测定部145，选择部165，废弃部170。
生产线100通过多道生产工序生产电子器件。在本实施方式中，生产线100生产晶片，该晶片具有构成产品的电子器件。此外，生产线100以管理各生产工序中的产品质量为目的，生产具有含多个被测定晶体管的测试电路的晶片。此处，生产线100也可生产具有电子器件以及测试电路的晶片。
生产线100具有多个生产装置105，其实施与多道生产工序对应的处理。生产线100的各生产工序可分类为元件分离工序群110、元件形成工序群114、配线形成工序群118。元件分离工序群110(分离工序群)通过一个或多个生产装置105a在基板(晶片)上把配置晶体管等各种元件的区域之间电性分离。元件形成工序群114通过一个或多个生产装置105b在晶片上形成各元件。元件分离工序群110以及元件形成工序群114也被称之为在基板上形成晶体管等元件的基板工序，此外还被称之为前期工序(FEOL：FrontEnd Of Line)。配线形成工序群118通过一个或多个生产装置105c，形成连接晶片上形成的元件间或元件与端子间的配线。配线形成工序群118也被称之为在形成了元件的基板上形成配线的配线工序，也被称之为后续工序(BEOL：Back End Of Line)。
生产线100通过在元件分离工序群110、元件形成工序群114、以及配线形成工序群118中，组合下述例示的一种或多种工序，生产各工序群的产物。此处，一个或两个以上的生产装置105(105a～c)实施下述各工序的处理。另外一个生产装置105也可实施下述工序中的多道处理。
(1)清洗工序
这是通过去除基板表面的颗粒或金属污染等清洗基板表面的工序。可使用湿法清洗或干法清洗。
(2)热处理(Thermal Process)
这是加热晶片的工序。有以形成热氧化膜为目的的热氧化工艺、以及为离子注入后的活性化的退火工艺等。
(3)掺杂工序
其把杂质掺入基板，例如，通过离子注入等把硼(B)、或磷(P)等杂质掺入硅基板等半导体基板，形成PN结等。
(4)成膜工序(薄膜形成工序)
通过CVD(Chemical Vapor Deposition)、PVD(Physical Vapor Deposition)、涂层涂布、电镀等在基板上沉积出Si氧化膜、Si氮化膜、聚硅膜、Cu膜等薄膜。
(5)光刻工序
在基板上涂布光刻胶，利用掩膜把图形曝光后，把光刻胶显影。
(6)蚀刻工序
把通过显影去除了光刻胶的下层膜上的光刻胶后暴露出的部分通过蚀刻去除之后，去除光刻胶。使用等离子蚀刻法，反应性离子蚀刻(RIE)法，或采用药液的湿法蚀刻法等。
(7)平坦化工序
研磨基板表面，使之平坦化。使用CMP(Chemical and Mechanical Polishing)法等。
例如，DRAM(Dynamic RAM)可经过例如500～600道工序生产出。此外，CMOS-LSI可经过例如300～400道工序生产出。
组装工序群120把电子器件从用生产线100生产出的晶片上分割，然过封装。组装工序群120可通过多个组装装置实现，例如可包括把各电子器件从晶片上分割的划线工序，把电子器件安装到封装件(Package)上的芯片焊接工序、连接芯片和封装件的配线的线结合工序，给封装件密封进气体的密封工序等。
试验工序群130实施作为产品封装化了的电子器件的电流试验、逻辑试验等，去除不良品。试验工序群130可通过一个或多个试验装置实现。
管理装置142管理生产线100。管理装置142也可通过在计算机上实行管理生产线100的程序来实现。
生产控制部140管理生产线100，通过控制生产线100，控制其生产的晶片。测定部145测定晶片上形成的测试电路具有的多个被测定晶体管各自的电特性。测定部145也可以是例如半导体试验装置等，其拥有：测定控制部146，其依次选择测试电路上设置的，各自含有被测定晶体管的多个被测定电路的每一个；输出测定部148，其根据选择出的被测定电路输出的输出信号，测定被测定晶体管的电特性。
确定部150从测定部145接收多个被测定晶体管各自的电特性测定结果，根据电特性不满足预定基准的被测定晶体管在晶片上的分布，确定多个生产工序中产生了不良的生产工序。确定部150也可设定为：既可对未设置构成产品的电子器件的测试专用晶片进行测试，也可对同时设有构成产品的电子器件以及测试电路的产品用晶片实施上述处理。
此外，确定部150在生产具有多个测试电路以及多个电子器件的晶片时，根据电特性不满足预定基准的被测定晶体管在晶片上的分布，确定多个电子器件中，可产生不良的不良器件。
条件变更部155通过确定部150确定产生了不良的生产工序情况下，变更实施与产生了不良的生产工序对应的处理的生产装置105的处理条件。在本实施方式中，根据测试电路内的被测定晶体管的电特性，确定产生了不良的生产工序，通过反馈将处理条件变更一事显示为“生产线管理”。此处，当通过变更生产装置105的设定参数等的设定消除不良的情况下，条件变更部155内的设定变更部160变更生产装置105的设定，生产装置105实施与产生了不良的生产工序对应的处理。作为此种设定参数变更的例示，可列举的有变更处理时间、处理温度、外加的电压、以及炉内的气压等。另外，当有必要变更无法用生产装置105对应的处理条件的情况下，实施投入材料的变更、清扫炉体等，以及维修与更换生产装置等必要的作业。
选择部165从晶片上形成的多个电子器件中确定了不良器件的情况下，选择除不良器件之外的电子器件。在本实施方式中，将根据测试电路内的被测定晶体管的电特性，去除不良器件一事显示为“成品率管理”。
图2示出本实施方式涉及的测定部145的构成。测定部145是用于测试形成一个或多个测试电路的晶片500的电特性的装置，配置有：测试头20、测定控制部146、ADC12、特性测定部16、以及具有显示装置18的输出测定部148。
测试头10与晶片500上设置的测试电路电连接，与该测试电路进行信号收发。测定控制部146通过测试头10控制晶片500的测试电路。ADC12通过测试头10把晶片500的测试电路输出的信号变换为数字数据。
特性测定部16根据ADC12输出的数字数据，测定晶片500的测试电路的电特性。例如，特性测定部16测试该测试电路中含有的各个被测定晶体管的阈值电压、电流电压特性、漏电流等。
显示装置18显示各被测试晶体管的电特性。例如，显示装置18把与各被测试晶体管的阈值电压的电压值对应的特性信息，显示在显示装置18的显示面上与各被测试晶体管对应的坐标上。
图3例示出晶片500的上表面。生产线100也可出于生产线管理或成品率管理的目的，生产具有各自含有多个被测定晶体管的多个测试电路300、和多个电子器件510的晶片500。电子器件510是可作为实际运作器件出厂的产品用器件。测试电路300也可设置在各电子器件510的各个边界线上。这时，多个测试电路300也可设置在电子器件510间的，裁切多个电子器件510时被切割的裁切区域内。此外，测试电路300也可设置在电子器件510的内部。此外，生产线管理中使用的晶片的情况下，也可在晶片500的表面上仅形成多个测试电路300。
图4例示出测试电路300的电路平面图。测试电路300具有同一种或多种工艺规程，可设置以器件规格形成的设有多个被测定晶体管的区域330、栅极漏电流测定区域370。当在区域330内设置多种工艺规程及器件规格的被测定晶体管的情况下，区域330也可在水平方向上被分割为多个，在每个分割区域内用不同的工艺规程及器件规格形成被测定晶体管。
图5例示出采用生产系统10，实施电子器件510的生产处理。本处理流程可用于生产线100的生产线管理。
首先，生产控制部140通过生产线100生产晶片，该晶片具有含多个被测定晶体管的测试电路300(S500)。生产线100接收到生产控制部140下达的指令后，通过多个生产装置105生产该晶片。
除此而外，生产线100也可生产晶片500，该晶片具有一个或多个电子器件510以及一个或多个测试电路300。这时，生产线100如图3所示，也可在器件形成阶段内在晶片上形成方格形的多个电子器件510，在测试电路形成阶段内，在晶片上位于电子器件510间的多个区域的各个区域内分别形成多个测试电路300。
接着，测定部145测定晶片上形成的测试电路300内的多个被测定晶体管各自的电特性(S510)。接着，确定部150根据电特性不满足预定基准的被测定晶体管在晶片上的分布，确定多个生产工序中产生了不良的生产工序(S520)。此处，当在晶片上形成了多个测试电路300的情况下，测定部145测定各个测试电路300内的各个被测定晶体管的电特性(S510)，确定部150也可根据多个测试电路300中含有的，电特性不满足预定基准的被测定晶体管在晶片上的分布，确定产生了不良的生产工序(S520)。
当通过确定部150未能确定不良生产工序的情况下(S530：No)，生产线100生产具有电子器件510的产品晶片(S540)。并且，生产系统10把处理推进到S500。这样一来，生产线100可交替生产具有电子器件510，没有测试电路300的至少一件产品晶片(S540)，以及有测试电路300，没有电子器件510的测试晶片(S500)。当生产同时具有电子器件510以及测试电路300的晶片情况下，S500以及S540也可作为同一种处理加以整合。
另外，当通过确定部150确定了不良生产工序的情况下(530：Yes)，条件变更部155变更生产装置105的处理条件，该装置实施与产生了不良的生产工序对应的处理(S550)。此处，当通过变更生产装置105的设定参数等的设定消除不良的情况下，条件变更部155内的设定变更部160变更生产装置105的设定，该装置实施与产生了不良的生产工序对应的处理。
接着，废弃部170以确定了产生不良的生产工序为条件，废弃生产前一次测试晶片之后到变更处理条件之前期间内生产的至少一个产品晶片(S560)。此处，废弃部170也可通过对废弃的晶片实施再生处理，去除晶片上形成的元件以及配线，作为新的晶片再次投入生产线100。
接着，生产线100根据至少变更了一个生产装置105的处理条件，通过变更了处理条件后的生产线100生产具有电子器件510的产品晶片(S540)。
若采用上述S500～S530以及S550～S560中所示的生产线的管理方法，即可生产出具有测试电路300的晶片，根据不满足基准的被测定晶体管在该晶片上的分布确定产生了不良的生产工序。并且，通过变更与该生产工序对应的生产装置105的处理条件，即可恰当地管理生产线100的产品质量。此外，若采用S500～S560所示的生产方法，即可通过用上述管理方法管理产品质量的生产线100高精度及高成品率地生产电子器件510。
图6示出采用生产系统10生产处理电子器件510的另一例。本处理流程可用于电子器件510的成品率管理。
首先，生产控制部140生产晶片500，该晶片具有各自含多个被测定晶体管的多个测试电路300，以及多个电子器件510(S600)。接着，测定部145测定晶片上形成的各测试电路300内的多个被测定晶体管各自的电特性(S510)。接着，确定部150根据电特性不满足预定基准的被测定晶体管在晶片上的分布，确定多个电子器件510中可产生不良的不良器件(S620)。接着，选择部165在组装工序群120的处理中，选择多个电子器件510中除不良器件之外的电子器件510(S630)。并且，组装工序群120以及试验工序群130具有本发明涉及的产品输出部的功能，通过组装及试验选择出的电子器件510，输出给产品使用(S640)。
若采用上述生产方法，即可生产出具有测试电路300的晶片，根据不满足基准的被测定晶体管在该晶片上的分布，去除可产生不良的电子器件510，选择出正品。这样一来，生产系统10即可高效管理电子器件510的成品率。
图7示出区域330内的测试电路300的一例。该测试电路300设定为可高效测定多个被测定晶体管314各自的电特性。这样一来，确定部150即可在产品质量不理想的情况下获得电特性不满足基准的被测定晶体管的足够的样品数量。其结果是，确定部150可根据电特性不满足基准的被测定晶体管的分布确定产生不良的生产工序或不良的电子器件510。
在区域330内，测试电路300具有：列选择部302、行选择部304、多个列选择晶体管(306-1、306-2、下文统称为306)、多个电流源(318-1、318-2、下文统称为318)、输出部320、以及多个单元(310-1～310-4、下文统称为310)。列选择晶体管306还包括电流源(318-1～2)，其与多个单元310的各列对应设置，使电流在由行选择部304输入了选择信号的单元310指定的源极漏极间流动。
多个单元310是本发明涉及的被测定电路的一例，在晶片500面内，呈行列二维矩阵形排列。并且，多个单元310沿二维矩阵的行方向及列方向分别并列设置。在本例之中，示出行方向及列方向各设置了两个单元310的电路，但在行方向及列方向上可设置更多的单元310。此外，多个单元310可在图4中说明过的多个分割区域内设置。例如，各个分割区域具有行方向128列，列方向512行的单元310。在此情况下，单元310中含有的元件的工艺规程及器件规格也可在各分割区域内各不相同。
各单元310具有被测定晶体管314、开关用晶体管312、以及行选择晶体管316。各单元310的晶体管也可以是用与电子器件510具有的实际动作晶体管相同工艺形成的MOS晶体管。
各单元310的被测定晶体管314以彼此电并联形态设置。本实施方式涉及的被测定晶体管314以NMOS晶体管为例加以说明。此外，被测定晶体管314也可以是PMOS晶体管，在此情况下，也可使用源极和漏极彼此互换的电路。
在各个被测定晶体管314的漏极端子以及源极端子之中一方的基准电压侧端子上可输入预定的基准电压VDD。在各单元310中，把外部输入的基准电压提供给被测定晶体管的基准电压侧端子的配线，具有作为本发明涉及的基准电压输入部的功能。此处，基准电压侧端子在被测定晶体管314是NMOS晶体管的情况下，可以是漏极端子，是PMOS晶体管的情况下，可以是源极端子。提供被测定晶体管314的阱电压的端子虽未图示，但阱电压端子既可与接地电位连接，此外，也可设定为单独控制各晶体管的阱电压，把被测定晶体管314的阱电压端子和源极端子连接。图7所示的电压VDD、电压VG、电压φj、电压VREF可由图2所示的测定控制部146提供给测试电路300。
各单元310的开关用晶体管312可与各单元的被测定晶体管314对应设置。各开关用晶体管312具有作为栅极电压控制部的功能，其把测定控制部146指定的栅极电压外加给各自对应的被测定晶体管314的栅极端子。在本例之中，开关用晶体管312是NMOS晶体管的情况下，开关用晶体管312的漏极端子上被提供了预先规定的电压VG，栅极端子上被提供了控制开关用晶体管312动作的电压φj，源极端子可与被测定晶体管314的栅极端子连接。即，开关用晶体管312在通过电压φj被控制为接通状态的情况下，把与电压VG大致相等的电压外加给被测定晶体管314的栅极端子，被控制为断开状态的情况下把初始电压大致呈VG漂移状态的电压外加给被测定晶体管314的栅极端子。
在图7之中，示出给所有单元310统一外加电压φj的用例，但在其它例中，为使PN结漏电流测定时的漏时间在所有单元中均相同，也可把电压φj从行选择部304中，作为脉冲信号依次外加给在列方向上并列的各单元310。
各单元310的行选择晶体管316可与各单元的被测定晶体管对应设置。各行选择晶体管316具有端子电压输出部的功能，其以从单元310的外部输入选择信号为条件，把被测定晶体管314的漏极端子以及源极端子中，基准电压侧端子以外的端子的端子电压作为输出信号输出。在本例中，行选择晶体管316是PMOS晶体管的情况下，各个行选择晶体管316的源极端子与被测定晶体管314的漏极端子连接。此外，行选择晶体管316的漏极端子与对应的列选择晶体管306的漏极端子连接。即，各个列选择晶体管306的漏极端子与对应的多个行选择晶体管316的漏极端子连接。
行选择部304在二维矩阵排列的多个单元310中，向指定的行对应的单元310输出选择信号。这样一来，行选择部304依次选择沿列方向设置的多个单元310群(本例中，单元群(310-1、310-2)以及单元群(310-3、310-4))。此外，列选择部302选择出位于输入了选择信号的行上的2个以上的单元310中，与指定的列对应的单元310的端子电压后使之向输出信号线输出。这样一来，列选择部302依次选择沿行方向设置的多个单元310群(本例中单元群(310-1、310-3)以及单元群(310-2、310-4)。利用此种构成，行选择部304以及列选择部302可依次选择各单元310。
本例中，行选择部304在与测定控制部146提供的行选择数据相对应的各个行位置上，把各列的单元群内设置的行选择晶体管316依次控制为接通状态。此外，列选择部302在与控制部14提供的列选择数据对应的各列位置上，把与各行方向的单元群对应设置的列选择晶体管306依次控制为接通状态。这样一来，列选择部302以及行选择部304即可具有本发明涉及的选择部的功能，通过在多个单元310上共同设置的，连接各列选择晶体管306以及输出部320的输出信号线和输出部320输出由测定控制部146指定的一个单元310的输出信号。
测定控制部146把依次选择各单元310的选择信号提供给行选择部304以及列选择部302。此外，列选择部302以及行选择部304也可包含解调器及轴计数器等的电路，该电路用来把收到的列选择数据及行选择数据变换为与应选择的单元310的位置相对应的选择信号。此处的选择信号是指把与选择数据对应选择的单元310所对应的列选择晶体管306及行选择晶体管316，控制为接通状态的信号。
利用此种构成，测定控制部146依次选择各单元310中设置的被测定晶体管314。这样即可使依次选择出的被测定晶体管314的端子电压依次向输出部320输出。输出部320向测试头10依次输出端子电压。输出部320例如也可以是电压输出缓冲器。测定部145根据各个被测定晶体管314的端子电压，测定被测定晶体管314的阈值电压、电流电压特性、低频噪声、PN结漏电流等电特性。
此外，各电流源318是在栅极端子上接收预定电压VREF的MOS晶体管。各电流源318的漏极端子与对应的多个行选择晶体管316的漏极端子连接。即，各电流源318对同一列位置上设置的多个被测定晶体管314共同设置，限定对应的被测定晶体管314的源极漏极间电流。
若采用图7所示的电路构成，在各个测试电路300中，由于可电性依次选择多个被测定晶体管314，依次输出所选择的被测定晶体管314的端子电压，因而可在短时间内高速测定各个被测定晶体管314的端子电压。因此，即使在晶片500上设置了多个被测定晶体管314的情况下，仍可在短时间内对所有被测定晶体管314进行测定。本例中，可在晶片500的面内设置1万～1000万个左右的被测定晶体管314。通过对多个被测定晶体管314进行测定，即可高精度地计算出被测定晶体管314的特性误差。
图8例示出在图5或图6的S510中测定各个被测定晶体管314的阈值电压时的测定部145的动作。
首先，测定控制部146给测试电路300提供图7中说明过的电压VDD、电压VG、电压φj、电压VREF(S440)。这时，测定控制部146具有电流控制部的功能，给各电流源318提供额定电压VREF，使各电流源318生成同样的额定电流。此外，测定控制部146提供把被测定晶体管314控制为接通状态的栅极电压VG，以及把各个开关用晶体管312控制为接通状态的电压φj。通过此种控制，测定控制部具有栅极控制部的功能，给各个被测定晶体管314的栅极端子外加把该被测定晶体管314控制为接通状态的栅极电压。
接着，测定控制部146给列选择部302及行选择部304提供选择应测定阈值电压的被测定晶体管314的选择数据(S442)。这样一来，测定控制部146即可通过列选择部302及行选择部304依次选择多个单元310。并且，ADC12测定输出部320的输出电压(S444)。这样一来，ADC12即可根据所选择的单元310向输出信号线输出的输出信号，测定各个单元310具有的被测定晶体管314的电特性。ADC12也可把测定了该输出电压的内容通报给测定控制部146。测定控制部146在收到该通知的情况下，可选择下一个被测定晶体管314。
接着，特性测定部16根据外加给该被测定晶体管314的栅极电压VG、以及输出部320的输出电压，计算出各个被测定晶体管314的阈值电压(S446)。被测定晶体管314的阈值电压可通过计算出例如栅极电压VG和输出电压的差分，即被测定晶体管314的栅极源极间电压获得。
接着，测定控制部146判定是否对所有被测定晶体管314均测定了阈值电压(S448)。当还有未测定的被测定晶体管314的情况下，选择下一个被测定晶体管314，重复S444及S446的处理。当对所有被测定晶体管314均测定了阈值电压的情况下，特性测定部16计算出阈值电压的误差(S450)。并且，显示装置18显示出特性测定部16计算出的阈值电压的误差(S452)。例如，显示装置18可在画面上显示晶片的上面图，在与各被测定晶体管314对应的画面位置上显示该被测定晶体管314的电特性。
通过此种动作，可高效测定多个被测定晶体管314的阈值电压的误差。此外，也可在每个工艺规程内测定被测定晶体管314的阈值电压的误差。此外，可通过对晶片500上设置的多个测试电路300进行测定，测定晶片500表面上的阈值电压的误差分布。
图9例示出在图5或图6的S510中，测定各个被测定晶体管314的电流电压特性时的，测定部145的动作。
首先，测定控制部146给测试电路300提供图7中说明过的电压VDD、电压VG、电压φj、电压VREF(S400)。这时，测定控制部146给各电流源318提供额定电压VREF，使各电流源318生成同样的额定电流。此外，测定控制部146提供把被测定晶体管314控制为接通状态的栅极电压VG，以及把各个开关用晶体管312控制为接通状态的电压φj。
接着，测定控制部146给列选择部302及行选择部304提供选择应测定电流电压特性的被测定晶体管314的选择数据(S402)。并且，测定控制部146在规定范围内以规定的分解能使VREF变化(S406～S408)。这时，ADC12在各自的每个VREF上测定输出部320的输出电压(S404)。即，测定部145使电流源318生成的源极漏极间电流依次变化，在每个源极漏极间电流上测定被测定晶体管314的源极电压。这样即可测定被测定晶体管314的电流电压特性。
并判定是否测定了的所有被测定晶体管314电流电压特性(S410)。当有未测定的被测定晶体管314情况下，重复S400～S410的处理。这时，在S402中选择下一个被测定晶体管314。
当对所有被测定晶体管314均测定了电流电压特性情况下，特性测定部16计算出电流电压特性的误差(S412)。例如，特性测定部16计算出各电流电压特性的互导gm，计算出该互导gm的误差。此外，根据亚临界区域的电流电压特性，计算出摆动倾角及硅栅极绝缘膜界面能级密度，计算出误差。并且，显示装置18显示特性测定部16计算出的特性误差(S414)。
图10例示出图5或图6的S510中测定各单元310的PN结漏电流时的，测定部145的动作。
各个开关用晶体管312具有可与对应的被测定晶体管314的栅极端子连接的PN结。在本例中，测定该PN结中的漏电流。
首先，测定控制部146给测试电路300提供图7中说明过的电压VDD、电压VG、电压φj、电压VREF(S460)。这时，测定控制部146给各个电流源318提供额定的电压VREF，使各电流源318生成同样的额定电流。此外，测定控制部146提供把被测定晶体管314控制为接通状态的栅极电压VG，以及把各个开关用晶体管312控制为接通状态的电压φj。此外，通过从行选择部304给行方向上并列的各个单元310依次提供脉冲信号，即可把所有单元的漏电流测定时间设定为同一。
接着，测定控制部146给列选择部302以及行选择部304提供选择应测定PN漏电流的被测定晶体管314的选择数据(S462)。并且，测定控制部146把与所选择的被测定晶体管314对应的开关用晶体管312控制为断开状态(S464)。即，测定控制部146使各个开关用晶体管312把与对应的被测定晶体管314控制为接通状态的栅极电压和把被测定晶体管314控制为断开状态的栅极电压依次外加给被测定晶体管314。
接着，特性测定部16对该被测定晶体管314，测定接通状态时的源极电压，和从接通状态切换为断开状态后，经过规定时间后的源极电压(S466)。本例中，特性测定部16测定该规定时间内的输出部320的输出电压的变化。
接着，特性测定部16根据源极电压的变化，计算出PN结中的漏电流(S468)。开关用晶体管312处于接通状态时，被测定晶体管314的栅极电容内储存着与栅极电压相对应的电荷。并且，在开关用晶体管312切换到断开状态时，栅极电容的电荷通过PN结中的漏电流放电。因此，PN结漏电流的大小取决于规定时间内的被测定晶体管314的源极电压的变化量。
接着，对所有被测定晶体管314判定是否测定了PN结漏电流(S470)。当有未测定的被测定晶体管314情况下，重复S462～S470的处理。这时，在S462中选择下一个被测定晶体管314。
当对所有被测定晶体管314，均测定了PN结漏电流情况下，特性测定部16计算出PN结漏电流的误差(S472)。并且，显示装置18显示特性测定部16计算出的特性误差(S474)。
图11例示出配置在栅极漏电流测定区域370内的一个单元310的电路构成。本例中的电路，给被测定晶体管372外加电应力，利用给被测定晶体管372的栅极绝缘膜外加一定电场状态下的，被测定晶体管372的栅极漏电流，使电容器388充放电。并且，测定部145根据规定时间内的电容器388的电压值的变化，计算出各个被测定晶体管372的栅极漏电流。
栅极漏电流测定区域370的电路构成，相对于区域330的电路构成，各单元310的构成各不相同。在图11中，示出栅极漏电流测定区域370中的各单元310的构成，关于列选择部302、行选择部304、多个列选择晶体管(306-1、306-2、以下统称为306)、多个电流源(318-1、318-2、以下统称为318)、以及输出部320，因与图7相同，故省略。
各单元310具有应力外加部394、被测定晶体管372、栅极电压控制部371、第1开关374、第2开关376、电压外加部382、电容器388、行选择晶体管392、复位用晶体管378、380、以及输出用晶体管390。
应力外加部394通过第1开关374给被测定晶体管372的栅极绝缘膜外加电应力。例如，当把被测定晶体管372作为FLASH存储器的存储元件使用时，应力外加部394给被测定晶体管372外加写入数据、消除数据所需的电压。
应力外加部394外加应力时，应力外加部394通过接通第1开关374，使被测定晶体管372的源极端子以及漏极端子分别与应力外加部394连接。此外，测定控制部146使第2开关376处于断开状态。通过此种控制，应力外加部394即可给被测定晶体管372的各端子外加所需电压，外加应力。
本例中，应力外加部394给被测定晶体管314独立或依次外加下述4种应力。
(1)FN(Fowler-Nordheim)Gate injection
(2)FN Substrate injection
(3)Hot Electron injection
(4)Source Erase
上述(1)～(4)是通过把数据写入被测定晶体管372，或消除被测定晶体管372的数据，给被测定晶体管372外加应力的方法。此处，应力外加部394既可在实际动作时把数据写入被测定晶体管372，或消除被测定晶体管372的数据时应外加的电压外加给被测定晶体管372的各端子，也可把比实际动作时应外加的电压大的电压外加给被测定晶体管372的各端子。
此外，各单元310内可由测定控制部146提供复位信号φRES、控制电压VRN、VRP、VR1、VR2、VDD以及栅极电压VG。棚极电压控制部371给被测定晶体管372的栅极端子外加测定控制部146指定的栅极电压VG。
第2开关376通过电压外加部382切换是否把被测定晶体管372的源极端子以及漏极端子与电容器388连接。电压外加部382通过第2开关376给被测定晶体管372的源极端子以及漏极端子外加一定的电压。当通过测定控制部146把第2开关376设为接通过状态情况下，电压外加部382生成的电压可外加给被测定晶体管372的源极端子以及漏极端子。即，电压外加部382通过把一定电压外加给被测定晶体管372的源极端子以及漏极端子，把外加给被测定晶体管372的栅极绝缘膜上的电场控制为大致一定。
电压外加部382具有NMOS晶体管384以及PMOS晶体管386。NMOS晶体管384被外加与应加给被测定晶体管372的源极端子以及漏极端子上的电压对应的栅极电压VRN，源极端子通过第2开关376与被测定晶体管372的源极端子以及漏极端子连接，漏极端子与电容器388连接。此外，PMOS晶体管386与NMOS晶体管384并联设置，被外加与应外加给被测定晶体管372的源极端子以及漏极端子的电压相对应的栅极电压VRP，漏极端子通过第2开关376与被测定晶体管372的源极端子以及漏极端子连接，源极端子与电容器388连接。NMOS晶体管384以及PMOS晶体管386即使电容器388中因栅极漏电流积累，电位发生变化，仍可把外加到被测定晶体管372的栅极源极间或栅极漏极间的电压大致保持一定。
通过此种构成，无论被测定晶体管372是P型或是N型，均可在被测定晶体管372的栅极绝缘膜上外加一定的电场，此外，还可利用被测定晶体管372的栅极漏电流使电容器388充放电。
电容器388可利用从被测定晶体管372的源极端子以及漏极端子输出的栅极漏电流充放电。即，电容器388储存从栅极端子流向源极端子以及漏极端子的栅极漏电流，变换为电压值。此外，复位用晶体管378、380在栅极端子上收到复位信号φRES情况下，把电容器388中的电压值初化为规定的电压VR1。
输出用晶体管390在栅极端子上接受电容器388中的电压，输出与该电压相对应的电压。行选择晶体管392以输入了行选择部304提供的选择信号为条件，给列选择晶体管306输出输出用晶体管390的源极电压。这样一来，输出用晶体管390以及行选择晶体管392即可具有把电容器388中的源极端子以及漏极端子侧的端部的电容器电压作为输出信号输出的电容器电压输出部的功能。
图12例示出图5或图6的S510中测定被测定晶体管372的栅极漏电流时的，生产系统10的动作。在测定各个被测定晶体管372的栅极漏电流之前，首先，测定控制部146给各单元310的被测定晶体管372外加电应力。
这时，测定控制部146把第1开关374控制为接通状态，把第2开关376控制为断开状态。并且，测定控制部146控制各单元310的应力外加部394，使应力外加于被测定晶体管372。此外，测定控制部146也可把图10中说明过的(1)～(4)的应力独立或依次外加给被测定晶体管372。此外，测定控制部146给各单元310的被测定晶体管372，大致同时外加应力。
实施以上动作之后，测定控制部146依次选择各个被测定晶体管372，测定选择出的被测定晶体管372的栅极漏电流，但由于被测定晶体管372的选择动作与图8及图9中说明过的选择动作相同，因而省略其说明。本例中，针对测定一个被测定晶体管372的栅极漏电流的动作加以说明。
首先，测定控制部146把第1开关374控制为断开状态，把第2开关376控制为接通状态。并且，测定控制部146给被测定晶体管372的栅极端子外加大致为零V的栅极电压(S416)。这时，被测定晶体管372内不产生栅极漏电流。
接着，测定控制部146把电容器388的电压设定为规定的初始电压值。这时，测定控制部146通过控制复位用晶体管380，给电容器388设定初始电压VR1。该设定可通过提供把复位用晶体管378、380控制为接通状态的复位信号φRES来进行。
接着，特性测定部16把电容器388的电压设定为初始电压值之后，读出规定时间内的，电容器388的电压值的变化(S418)。这时，测定控制部146使列选择部302以及行选择部304选择该单元310。此外，特性测定部16把输出部320输出的电压作为电容器388的电压接收。
接着，特性测定部16根据该规定期间内的，输出部320输出的电压的变化量，计算出单元310的背景电流的电流值(第1电流值)(S420)。这时，由于被测定晶体管372内未产生栅极漏电流，因而电容器388可利用背景电流充放电。因此，可根据规定期间内的电容器388的电压变化测定背景电流。
接着，测定控制部146给被测定晶体管372的栅极端子外加正或负的栅极电压(S422)。这时，控制电压VRN、VRP，把外加于被测定晶体管372的栅极源极或栅极漏极间的电压大致保持一定。这时，被测定晶体管372内产生与栅极电压相对应的栅极漏电流。
接着，测定控制部146把电容器388的电压设定为规定的初始电压值。并且，特性测定部16在把电容器388的电压设定为初始电压值之后，读出前述的规定期间内的，电容器388的电压值的变化(S424)。
接着，特性测定部16根据该规定期间内的，电容器388的电压值的变化量，计算出表示背景电流和栅极漏电流之和的第2电流值(S426)。这时，电容器388可利用背景电流和栅极漏电流之和的电流充放电。因此，根据规定期间内的电容器388的电压变化，即可测定背景电流与栅极漏电流之和的电流。
接着，特性测定部16通过从计算出的第2电流值中减去第1电流值计算出栅极漏电流的电流值(S428)。
正如上所述，输出测定部148，作为各个被测定晶体管372的电特性，可通过输出用晶体管390以及行选择晶体管392测定电容器388的电压。其结果是可通过上述控制排除背景电流的影响，更加高精度地测定被测定晶体管372的栅极漏电流。此外，由于是把栅极漏电流积分后进行测定的，因而可测定微弱的栅极漏电流。
图13示出不满足基准的被测定晶体管的分布的第1例。在本例中，电特性不满足预定基准的两个以上的被测定晶体管314以及/或者被测定晶体管372在晶片500上处于圆形位置。在生产线管理之中，确定部150也可以判断为基准外的被测定晶体管314以及/或者被测定晶体管372在晶片500上处于圆形位置为条件，确定通过使晶片回转进行处理的生产工序产生了不良。在图13中，基准外的被测定晶体管372处于圆形区域1300以及圆形区域1302两个圆上。因此，确定部150确定在通过使晶片回转进行处理的生产工序产生了不良。作为此种生产工序的用例，可列举出的有：边使晶片回转边进行加热的热氧化工序或退火工序、边使晶片回转边形成薄膜的CVD工序或旋转涂层工序、边使晶片回转边研磨的CMP工序等。
此外，在成品率管理中，确定部150以判断为基准外的被测定晶体管在晶片500上处于圆形位置为条件，把至少局部含有基准外的被测定晶体管314以及/或者被测定晶体管372所处的圆的电子器件510(图中在电子器件510的右上方标有X的)作为不良器件确定。
如上所述，当晶片500是形成多个电子器件510以及多个测试电路300的晶片情况下，确定部150可针对测试电路300上的被测定晶体管，判断其是否满足基准，但对电子器件510上的晶体管则无法判断其是否满足基准。因此，确定部150也可根据各测试电路300上的基准外的被测定晶体管的分布的圆形区域1300a以及圆形区域1302a(实线部分)，计算出形成晶体管时有可能不满足基准的圆形区域1300b以及圆形区域1302b(虚线部分)。由于各测试电路300具有在二维矩阵上排列多个被测定晶体管的构成，因而可根据圆形区域1300a以及圆形区域1302a的形状，插补圆形区域1300b以及圆形区域1302b。
此外，确定部150也可仅根据基准外的被测定晶体管中电特性在预定范围内的被测定晶体管的分布确定产生了不良的生产工序或不良器件。例如，确定部150可根据测定部145测定出的阈值电压超过预定的基准上限值的被测定晶体管或低于基准下限值的被测定晶体管在晶片上的分布，确定产生不良的生产工序或不良器件。
此处，当在热处理中温度比目标值高的情况下，在NMOS晶体管上发生了比基准值大的等离子损伤情况下，以及在光刻工序中，栅极端子的曝光量大于目标值，栅长变小等情况下，阈值电压变小。另外，在PMOS晶体管上发生了比基准值大的等离子损伤等情况下，阈值电压变大。因此，确定部150例如在阈值电压低于基准值下限的被测定晶体管呈圆形分布情况下，可从使晶片回转的热处理工序、CVD工序、旋转涂层工序、CMP工序等中确定阈值电压可能低下的热处理工序中产生了不良。
而确定部150也可把正品的被测定晶体管应满足的电特性范围作为预定基准使用。此外，确定部150还可根据各被测定晶体管的电特性的平均值，把偏离预定偏差以上的电特性作为该基准使用。该偏差可根据定为目标的产品质量中允许的被测定晶体管的电特性误差的大小加以规定。
图14示出不满足基准的被测定晶体管的分布的第2例。本例中，电特性不满足预定基准的两个以上的被测定晶体管在晶片500上呈十字形状。确定部150以判断为基准外的被测定晶体管在晶片500上处于十字形位置为条件，即可确定在使用磁场产生的等离子的生产工序中因等离子损伤产生了不良。此外，在成品率管理中，确定部150还可以判断为基准外的被测定晶体管在晶片500上处于十字形位置为条件，把至少局部含有该十字形状的电子器件510作为不良器件确定。
关于形成被测定晶体管情况下有可能不满足基准的区域的插补方法，以及仅基于基准外的被测定晶体管中电特性处于预定范围内的被测定晶体管的分布的确定方法等，由于与图13相同，因而省略其说明。
图15示出不满足基准的被测定晶体管的分布的第3例。在本例中，电特性不满足预定基准的两个以上的被测定晶体管在晶片500上处于各曝光区域1500的同一位置。确定部150以判断为基准外的被测定晶体管位于各曝光区域1500的同一位置为条件，可确定使用曝光装置的生产工序中产生了不良。此外，在成品率管理中，确定部150也可把含有通过该曝光图形曝光的区域的电子器件510确定为不良器件。
关于形成被测定晶体管时有可能不满足基准的区域的插补方法，以及仅根据基准外的被测定晶体管中电特性在预定范围内的被测定晶体管的分布的确定方法，因与图13相同，因而省略其说明。
图16示出不满足基准的被测定晶体管的分布的第4例，在本例中，电特性不满足预定基准的两个以上的被测定晶体管在晶片500上处于带状位置。确定部150以判断为基准外的被测定晶体管在晶片500上处于带状位置为条件，即可确定在使用湿法处理的生产工序中，因药液从晶片500上流过并残留下来而产生了不良。作为此种生产工序的例子，可列举出的有湿法清洗工序、蚀刻工序等。
关于形成被测定晶体管时有可能不满足基准的区域的插补方法，以及仅基于基准外的被测定晶体管中，电特性在预定范围内的被测定晶体管的分布的确定方法，因与图13相同，因而省略其说明。
除上文之外，确定部150以判断为电特性不满足预定基准的两个以上的被测定晶体管处于晶片500上被研磨的图形面积的比例大于上限值的区域或低于下限值的区域的位置为条件，即可把实施CMP的生产工序确定为产生了不良的生产工序。这是因为研磨图形面积的比例大的情况下，研磨具有过慢的趋势，无用图形残留下来的可能性极大。研磨图形面积比例较小的情况下，研磨具有过快的趋势，以至于把有用图形也研磨掉的可能性很大。
若采用以上所示的生产系统10，可根据电特性在基准外的被测定晶体管在晶片上的分布，确定产生了不良的生产工序或不良器件。还可根据着眼于电特性在规定范围内的被测定晶体管在晶片上的分布，进一步压缩产生了不良的生产工序的范围。
图17例示出本实施方式涉及的计算机1900的硬件构成。本实施方式涉及的计算机1900包括：具有通过主控制器2082彼此连接的CPU2000、RAM2020、图形控制器2075、以及带有显示装置2080的CPU外围设备；具有通过输出入控制器2084与主控制器2082连接的通信接口2030、硬盘驱动器2040、以及CD-ROM驱动器2060的输出入部；具有与输出入控制器2084连接的ROM2010、软盘驱动器2050、以及具有输出入芯片2070的传统(Legacy)输出入部。
主控制器2082连接RAM2020，以高的传输速率连接访问RAM2020的CPU2000以及图形控制器2075。CPU2000根据ROM2010以及RAM2020中安装的程序动作，实施各部的控制。图形控制器2075取得CPU2000等设置在RAM2020内的帧缓冲器上生成的图像数据，使之显示在显示装置2080上。此外，图形控制器2075也可在其内部含有存储CPU2000等生成的图像数据的帧缓冲器。
输出入控制器2084连接主控制器2082、作为较高速的输出入装置的通信接口2030、硬盘驱动器2040、CD-ROM驱动器2060。通信接口2030通过网络与其它装置通信。此处，通信接口2030也可通过网络与生产线100内的一个或多个生产装置105、测定部145、选择部165、以及/或者废弃部170进行通信。硬盘驱动器2040存储计算机1900内的CPU2000使用的程序以及数据。CD-ROM驱动器2060从CD-ROM2095读取程序或数据，通过RAM2020提供给硬盘驱动器2040。
此外，输出入控制器2084上可与ROM2010、软盘驱动器2050、以及输出入芯片2070的比较低速的输出入装置连接。ROM2010存储计算机1900启动时使用的启动程序及依赖于计算机1900的硬件的程序等。软盘驱动器2050从软盘2090中读取程序或数据，通过RAM2020提供给硬盘驱动器2040。输出入芯片2070通过软盘驱动器2050、例如并行端口，串行端口、键盘端口、鼠标端口等与各种输出入装置连接。
通过RAM2020提供给硬驱2040的程序可存储在软盘2090、CD-ROM2095、或IC卡等记录媒体中，由使用者提供。程序可从记录媒体中读出，通过RAM2020安装到计算机1900内的硬驱2040中，在CPU2000内运行。
安装在计算机1900中，使计算机1900具有管理装置142功能的程序配置有生产控制模块、确定模块、带有设定变更模块的条件变更模块。这些程序或模块作用于CPU2000等，使计算机1900分别具有生产控制部140、确定部150、带有设定变更部160的条件变更部155的功能。
以上所示的程序或模块也可存储在外部的记录媒体中。作为记录媒体，除可使用软盘2090、CD-ROM2095之外，还可使用DVD及CD等光学记录媒体、MO等光磁记录媒体、磁带媒体、IC卡等半导体存储器等。此外，也可将与专用通信网及国际互联网连接的服务器系统中设置的硬盘或RAM等记录装置作为记录媒体使用，通过网络把程序提供给计算机1900。
以上用实施方式说明了本发明，但本发明的技术范围并不受上述实施方式中所述的范围限定。对于业内人土而言，显然可对上述实施方式加以多种变更或改良。施加了此类变更或改良的方式仍可包含在本发明的技术范围中，这在权利要求范围的表述中即可明显看出。
产业化前景
若采用本发明，可高效地进行生产线的产品质量管理或生产出的电子器件的成品率管理，可提高电子器件的生产效率。

Claims (20)

1.一种管理方法，是管理采用多道生产工序生产电子器件的生产线产品质量的管理方法，其特征在于，包括： 
生产阶段，其通过前述生产线生产晶片，该晶片具有测试电路，该测试电路含有多个被测定晶体管； 
测定阶段，其测定前述多个被测定晶体管各自的电特性； 
确定阶段，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生不良的生产工序。 
2.根据权利要求1所述的管理方法，其特征在于： 
前述生产阶段通过前述生产线生产前述晶片，该晶片具有前述测试电路，该测试电路包括呈二维矩阵形排列、各自含有前述被测定晶体管的多个被测定电路，以及使指定的一个前述被测定电路的输出信号向前述多个被测定电路共同设置的输出信号线输出的选择部； 
前述测定阶段具有： 
晶体管选择阶段，其通过前述选择部依次选择前述多个被测定电路； 
输出测定阶段，其根据选择出的前述被测定电路向前述输出信号线输出的前述输出信号，测定各个前述被测定电路具有的前述被测定晶体管的电特性。 
3.根据权利要求2所述的管理方法，其特征在于： 
各个前述被测定电路包括： 
栅极电压控制部，其把指定的栅极电压外加给前述被测定晶体管的栅极端子； 
基准电压输入部，其把从外部输入的基准电压提供给前述被测定晶体管的漏极端子以及源极端子中的一方的基准电压侧端子； 
端子电压输出部，其以从外部输入选择信号为条件，把前述被测定晶体管的漏极端子以及源极端子中前述基准电压侧端子以外的端子的端子电压作为前述输出信号输出； 
前述选择部包括： 
行选择部，其向二维矩阵形排列的前述多个被测定电路中的与指定的行对应的被测定电路输出前述选择信号； 
列选择部，其选择输入前述选择信号的前述被测定电路中与指定的列对应的前述被测定电路的端子电压之后，向前述输出信号线输出； 
前述测试电路还包括多个电流源，其与前述多个被测定电路的各列对应设置，使指定的源极漏极间电流流向由前述行选择部输入前述选择信号的前述被测定电路； 
前述输出测定阶段作为各个前述被测定晶体管的前述电特性，测定前述端子电压。 
4.根据权利要求3所述的管理方法，其特征在于： 
前述测定阶段针对各个前述被测定晶体管，根据前述基准电压以及前述端子电压，把该被测定晶体管的阈值电压作为前述电特性进行测定。 
5.根据权利要求2所述的管理方法，其特征在于： 
各个前述被测定电路包括： 
栅极电压控制部，其把指定的栅极电压外加给前述被测定晶体管的栅极端子； 
电压外加部，其给前述被测定晶体管的源极端子及漏极端子外加电压，把外加给被测定晶体管的栅极绝缘膜上的电压控制为大致一定； 
电容器，其储存从前述被测定晶体管的前述栅极端子流向前述源极端子以及前述漏极端子的栅极漏电流； 
电容器电压输出部，其以从外部输入选择信号为条件，把前述电容器中的前述源极端子以及前述漏极端子侧的端部电容器电压作为前述输出信号输出； 
前述输出测定阶段，作为各个前述被测定晶体管的电特性，测定前述电容器电压。 
6.根据权利要求1所述的管理方法，其特征在于： 
前述生产阶段具有： 
器件形成阶段，其在前述晶片上形成方格形的多个前述电子器件； 
测试电路形成阶段，其在位于前述晶片上的前述电子器件间的多个区域内分别形成多个前述测试电路； 
前述确定阶段根据前述多个测试电路中含有的，前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定产生了不良的前述生产工序。 
7.根据权利要求1所述的管理方法，其特征在于： 
前述确定阶段以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于圆形位置为条件，确定通过使前述晶片回转进行处理的前述生产工序中产生了不良。 
8.根据权利要求1所述的管理方法，其特征在于： 
前述确定阶段以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体 管在前述晶片上处于十字形位置为条件，确定使用等离子的前述生产工序中产生了不良。 
9.根据权利要求1所述的管理方法，其特征在于： 
前述确定阶段以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于各曝光区域的同一位置为条件，确定使用曝光装置的前述生产工序中产生了不良。 
10.根据权利要求1所述的管理方法，其特征在于： 
前述确定阶段以判断为前述电特性不满足预定基准的两个以上的前述被测定晶体管在前述晶片上处于带状位置为条件，确定使用湿法处理的前述生产工序产生了不良。 
11.根据权利要求1所述的管理方法，其特征在于： 
前述确定阶段以判断为前述电特性不满足预定的基准的两个以上的前述被测定晶体管在前述晶片上处于被研磨的图形面积比例大于上限值的区域或小于下限值的区域为条件，将进行CMP(Chemical and Mechanical Polishing)的前述生产工序作为产生了不良的生产工序加以确定。 
12.根据权利要求1所述的管理方法，其特征在于： 
前述测定阶段作为前述多个被测定晶体管各自的电特性，测定该被测定晶体管的阈值电压； 
前述确定阶段根据具有超过预定基准上限值的前述阈值电压的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。 
13.根据权利要求1所述的管理方法，其特征在于： 
前述测定阶段作为前述多个被测定晶体管各自的电特性，测定该被测定晶体管的阈值电压； 
前述确定阶段根据具有低于预定基准下限值的前述阈值电压的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。 
14.一种生产方法，其特征在于：其通过前述生产线生产前述电子器件，该生产线采用权利要求1所述的管理方法管理产品质量。 
15.一种管理装置，是一种管理生产线的产品质量的管理装置，该生产线通过多道生产工序生产电子器件；其特征在于，配置有： 
生产控制部，其通过前述生产线生产具有含多个被测定晶体管的测试电路的晶片； 
确定部，其接收前述多个被测定晶体管各自的电特性的测定结果，根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序。 
16.一种生产方法，是一种通过生产线生产电子器件的生产方法，该生产线具有实施与多道生产工序对应处理的多个生产装置，其特征在于，具有： 
生产阶段，其通过前述生产线生产具有含多个被测定晶体管的测试电路的晶片； 
测定阶段，其测定前述测试电路中含有的前述多个被测定晶体管各自的电特性； 
确定阶段，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序； 
条件变更阶段，其变更前述生产装置的处理条件，该生产装置实施与产生前述不良的生产工序对应的处理； 
前述生产阶段根据至少变更了一种前述生产装置的处理条件，利用处理条件变更后的前述生产线生产前述电子器件。 
17.根据权利要求16所述的生产方法，其特征在于： 
前述生产阶段还具有废弃阶段，其使前述生产线交替生产具有前述电子器件的至少一个产品晶片，以及具有前述测试电路的测试晶片； 
以确定产生了不良的前述生产工序为条件，废弃生产前一次前述测试晶片之后到变更前述处理条件之前的期间内生产出的前述至少一个产品晶片。 
18.一种电子器件的生产方法，其特征在于，配置有： 
生产阶段，其生产晶片，该晶片具有各自含多个被测定晶体管的多个测试电路，和多个前述电子器件； 
测定阶段，其测定多个前述测试电路中含有的前述多个被测定晶体管各自的电特性； 
确定阶段，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多个电子器件中可产生不良的不良器件； 
选择阶段，其选择前述多个电子器件中除前述不良器件之外的前述电子器件； 
产品输出阶段，其把通过前述选择阶段择出的前述电子器件输出给产品使用。 
19.一种生产系统，是通过多道生产工序生产电子器件的生产系统，其特征在于，配置有： 
生产线，其具有实施与前述多道生产工序对应的处理的多个生产装置，生产前述电子器件； 
生产控制部，其通过前述生产线生产晶片，该晶片具有含多个被测定晶体管的测试电路； 
测定部，其测定前述测试电路中含有的前述多个被测定晶体管各自的电特性； 
确定部，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多道生产工序中产生了不良的生产工序； 
设定变更部，其变更前述生产装置的设定，该生产装置实施与产生前述不良的生产工序对应的处理。 
20.一种电子器件的生产系统，其特征在于，配置有： 
生产线，其生产晶片，该晶片具有各自含有多个被测定晶体管的多个测试电路，以及多个前述电子器件； 
测定部，其测定各个前述测试电路中含有的前述多个被测定晶体管各自的电特性； 
确定部，其根据前述电特性不满足预定基准的前述被测定晶体管在前述晶片上的分布，确定前述多个电子器件中可产生不良的不良器件； 
选择部，其选择前述多个电子器件中除前述不良器件之外的前述电子器件； 
产品输出部，其把前述选择部选择出的前述电子器件输出给产品使用。 
CN2005800515562A 2005-09-13 2005-09-13 生产系统、生产方法、管理装置、管理方法以及程序 Expired - Fee Related CN101258453B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2005/016856 WO2007032061A1 (ja) 2005-09-13 2005-09-13 製造システム、製造方法、管理装置、管理方法、およびプログラム

Publications (2)

Publication Number Publication Date
CN101258453A CN101258453A (zh) 2008-09-03
CN101258453B true CN101258453B (zh) 2011-07-27

Family

ID=37864667

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2005800515562A Expired - Fee Related CN101258453B (zh) 2005-09-13 2005-09-13 生产系统、生产方法、管理装置、管理方法以及程序

Country Status (7)

Country Link
US (1) US7774081B2 (zh)
EP (1) EP1933215A4 (zh)
JP (1) JP4095101B2 (zh)
KR (1) KR100973590B1 (zh)
CN (1) CN101258453B (zh)
TW (1) TW200713485A (zh)
WO (1) WO2007032061A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1901356A4 (en) * 2005-07-04 2012-03-07 Nat University Corp Tohoku Unversity TEST CIRCUIT, WAFER, MEASURING DEVICE, COMPONENT MANUFACTURING METHOD AND DISPLAY EQUIPMENT
US8664968B2 (en) * 2010-09-24 2014-03-04 Texas Instruments Incorporated On-die parametric test modules for in-line monitoring of context dependent effects
WO2012081158A1 (ja) * 2010-12-13 2012-06-21 パナソニック株式会社 回路シミュレーション方法及び半導体集積回路
JP2012151160A (ja) * 2011-01-17 2012-08-09 Renesas Electronics Corp 半導体装置の製造方法及び半導体装置
US9768128B2 (en) * 2014-01-29 2017-09-19 Infineon Technologies Ag Chip and method for detecting an attack on a chip
JP6483971B2 (ja) * 2014-07-28 2019-03-13 日本電産サンキョー株式会社 生産システム
US10818562B2 (en) * 2017-11-30 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and testing method thereof
US11221379B2 (en) * 2017-12-21 2022-01-11 Mediatek Singapore Pte. Ltd. Systems and methods for on-chip time-domain reflectometry
JP6881480B2 (ja) * 2019-01-28 2021-06-02 株式会社安川電機 産業機器管理システム、産業機器管理方法、及びプログラム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3371899B2 (ja) * 2001-10-15 2003-01-27 株式会社ニコン リソグラフィシステム、情報収集装置、設定装置、露光装置、及びデバイス製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3265129B2 (ja) * 1994-08-10 2002-03-11 株式会社東芝 不揮発性半導体記憶装置のセル特性測定回路
JP3563452B2 (ja) * 1994-08-10 2004-09-08 株式会社東芝 セル閾値分布検知回路およびセル閾値分布検知方法
JP3356569B2 (ja) * 1995-01-12 2002-12-16 株式会社東芝 半導体生産管理システム
US5787190A (en) * 1995-06-07 1998-07-28 Advanced Micro Devices, Inc. Method and apparatus for pattern recognition of wafer test bins
US6256092B1 (en) * 1997-11-28 2001-07-03 Hitachi, Ltd. Defect inspection apparatus for silicon wafer
US6157444A (en) * 1997-11-28 2000-12-05 Hitachi, Ltd. Defect inspection apparatus for silicon wafer
JP3555859B2 (ja) * 2000-03-27 2004-08-18 広島日本電気株式会社 半導体生産システム及び半導体装置の生産方法
JP2002198289A (ja) * 2000-12-26 2002-07-12 Hitachi Ltd 半導体集積回路装置の製造方法
JP4963149B2 (ja) 2001-09-19 2012-06-27 ギガフォトン株式会社 光源装置及びそれを用いた露光装置
WO2003104826A1 (ja) * 2002-06-10 2003-12-18 株式会社アドバンテスト 半導体試験装置
US7042564B2 (en) * 2002-08-08 2006-05-09 Applied Materials, Israel, Ltd. Wafer inspection methods and an optical inspection tool
TWI255394B (en) 2002-12-23 2006-05-21 Asml Netherlands Bv Lithographic apparatus with debris suppression means and device manufacturing method
JP3931153B2 (ja) * 2003-04-24 2007-06-13 松下電器産業株式会社 半導体装置
JP2005197458A (ja) * 2004-01-07 2005-07-21 Matsushita Electric Ind Co Ltd 半導体製造工程の管理方法
JP4535732B2 (ja) 2004-01-07 2010-09-01 株式会社小松製作所 光源装置及びそれを用いた露光装置
JP4890819B2 (ja) * 2005-09-02 2012-03-07 富士通セミコンダクター株式会社 半導体装置の製造方法およびウェハ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3371899B2 (ja) * 2001-10-15 2003-01-27 株式会社ニコン リソグラフィシステム、情報収集装置、設定装置、露光装置、及びデバイス製造方法

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
JP特开2001-273793A 2001.10.05
JP特开2004-264035A 2004.09.24
JP特开2005-197458A 2005.07.21
JP特开平8-195406A 1996.07.30
JP特许第3371899号B2 2002.11.22

Also Published As

Publication number Publication date
KR100973590B1 (ko) 2010-08-03
TW200713485A (en) 2007-04-01
KR20080045737A (ko) 2008-05-23
US7774081B2 (en) 2010-08-10
JP4095101B2 (ja) 2008-06-04
WO2007032061A1 (ja) 2007-03-22
CN101258453A (zh) 2008-09-03
JPWO2007032061A1 (ja) 2009-03-19
EP1933215A1 (en) 2008-06-18
EP1933215A4 (en) 2011-04-06
US20090058456A1 (en) 2009-03-05

Similar Documents

Publication Publication Date Title
CN101258453B (zh) 生产系统、生产方法、管理装置、管理方法以及程序
JP4147262B2 (ja) 管理方法、及び管理装置
JP3972076B2 (ja) テスト用回路、ウェハ、測定装置、デバイス製造方法、及び表示装置
Pei et al. Fine grinding of silicon wafers: designed experiments
US5874318A (en) Dishing and erosion monitor structure for damascene metal processing
CN101238566B (zh) 器件识别方法、器件制造方法以及电子器件
US7462497B2 (en) Method and system for derivation of breakdown voltage for MOS integrated circuit devices
KR20050055729A (ko) 측정된 전기적 특성에 기초한 제조 공정 제어 방법 및 장치
US7573285B2 (en) Multiple point gate oxide integrity test method and system for the manufacture of semiconductor integrated circuits
TWI381468B (zh) 線上微影及蝕刻系統
US6446021B1 (en) Method and apparatus to display processing parameter
CN101273311B (zh) 管理方法及管理装置
JP4918440B2 (ja) 製造システム、製造方法、管理装置、管理方法、およびプログラム
US7783455B1 (en) Methods and systems for analyzing process equipment processing variations using sensor data
US20100211202A1 (en) Method and machine for examining wafers
JP2008033946A (ja) 管理方法、管理装置、及びデバイス製造方法
JP2012015410A (ja) 不良解析方法、不良解析装置
CN101847569B (zh) 以轨迹模型实现晶片允收测试先进工艺控制的系统与方法
US7236840B2 (en) Manufacturing process developing method for semiconductor device
Khan et al. Yield improvement at the contact process through run-to-run control
Alles et al. Advanced manufacturing of SIMOX for low power electronics
Nam et al. A new wafer level latent defect screening methodology for highly reliable DRAM using a response surface method

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20110727

Termination date: 20140913

EXPY Termination of patent right or utility model