KR20080045737A - 제조 시스템, 제조 방법, 관리 장치, 관리 방법, 및프로그램 - Google Patents

제조 시스템, 제조 방법, 관리 장치, 관리 방법, 및프로그램 Download PDF

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KR20080045737A
KR20080045737A KR1020087008468A KR20087008468A KR20080045737A KR 20080045737 A KR20080045737 A KR 20080045737A KR 1020087008468 A KR1020087008468 A KR 1020087008468A KR 20087008468 A KR20087008468 A KR 20087008468A KR 20080045737 A KR20080045737 A KR 20080045737A
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토시유키 오카야스
시게토시 스가와
아키노부 테라모토
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가부시키가이샤 어드밴티스트
고쿠리츠 다이가쿠 호진 도호쿠 다이가쿠
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Abstract

복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 시스템에 있어서, 복수의 제조 공정에 대응하는 처리를 수행하는 복수의 제조 장치를 포함하며 전자 디바이스를 제조하는 제조 라인, 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 제조 라인에 의해 제조시키는 제조 제어부, 테스트 회로에 포함되는 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정부, 전기적 특성이 미리 정해진 기준을 만족하지 않는 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부, 및 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 제조 장치의 설정을 변경하는 설정 변경부를 포함한다.
Figure P1020087008468
제조 시스템, 복수의 제조 공정, 피측정 트랜지스터, 불량 공정, 전자 디바이스

Description

제조 시스템, 제조 방법, 관리 장치, 관리 방법, 및 프로그램{Manufacturing system, manufacturing method, management device, managing method, and program}
본 발명은 제조 시스템, 제조 방법, 관리 장치, 관리 방법, 및 프로그램에 관한 것이다. 특히, 본 발명은 제조 라인을 적절하게 관리해서 전자 디바이스를 제조하기 위한 제조 시스템, 제조 방법, 관리 장치, 관리 방법, 및 프로그램에 관한 것이다.
최근, 반도체 소자의 물리 치수의 미세화가 현저하다. 또한, 소자의 미세화에 따라 소자의 특성에 영향을 주는 결함 치수도 감소하고 있다. 이들 반도체 소자 및 결함의 미세화에 따라 소자의 특성의 불균일이 증대하고 있어 회로 제조시의 과제가 되고 있다. 예를 들면, MOS 트랜지스터의 역치 전압, 전류 전압 특성 등의 불균일의 크기가 회로 전체의 신뢰성 및 회로 제조시의 제품 수율에 크게 기여하고 있다.
또한, 상술한 통계적인 불균일에 더하여 1만 내지 100만개에 몇 개 정도의 비율로 발생하는 비트 불량, 스폿 불량 등의 국소적인 불량도 회로의 신뢰성, 제품 수율을 지배하는 요인으로 회로 제조시의 과제가 되고 있다.
전자 디바이스의 제조에서는 이상에 나타낸 소자의 특성의 불균일 및 국소적 불량을 저감하고, 높은 신뢰성 및 높은 제품 수율을 실현하는 것이 과제로 되고 있다. 그래서, 전자 디바이스를 제조하는 복수의 제조 공정 가운데 어느 제조 공정에 문제가 생기고 있을 지를 조기에 발견하고, 문제가 생긴 제조 공정의 처리를 수행하는 제조 장치의 처리 조건을 적절하게 변경하는 것이 바람직하다.
종래, 각 제조 공정의 양부를 판단하기 위해서, 테스트용의 웨이퍼 등을 제조 라인에 투입하여 당해 웨이퍼 상에 형성된 절연막의 막 두께를 SEM(주사형 전자 현미경)에 의해 관측하거나 또는 파티클 또는 금속 오염의 존재를 광학적으로 또는 X선에 의해 관측하는 등의 처리를 수행하고 있었다. 예를 들면, 일본 특허 제3371899호에서는 노광 장치가 파일럿 웨이퍼에 노광한 패턴의 형상 등을 계측해서 얻어진 가공 상태 정보에 기초하여 노광 장치의 가동 조건을 보정하는 기술이 개시되어 있다(일본 특허 제3371899호의 단락 0034 내지 단락 0039 등 참조).
또한, 메모리 디바이스 등의 소품종 대량 생산에 의해 생산되는 전자 디바이스에 대해서는 최종 제품의 제품 수율을 모니터링하여 제조 라인의 실력 관리를 수행하고 있었다.
웨이퍼 상에 형성된 패턴을 관측함으로써 제조 라인의 양부를 판단할 경우, 처리 시간의 제약으로부터 다수의 패턴을 관측할 수 없으며 소자의 특성의 불균일이나 국소적 불량을 판단하는 것은 곤란하다. 따라서, 노광 장치에 패턴 형상을 피드백하는 것 같은 직접적인 것을 제외하고, 문제가 생긴 제조 공정을 적절하게 특정하거나 또는 제조 장치의 설정 파라미터를 미세 조정할 수 있는 정도의 충분한 데이타를 얻는 것이 곤란했다.
또한, 최종 제품의 제품 수율을 모니터링할 경우, 피드백에 장시간을 필요로 하며 또한 제품판의 전자 디바이스로부터 특성을 충분히 취득하는 것이 어려워, 문제가 생긴 제조 공정을 적절하게 특정하고 제조 장치의 설정 파라미터를 조정하는 것은 곤란했다.
따라서, 본 발명은 상기의 과제를 해결할 수 있는 제조 시스템, 제조 방법, 관리 장치, 관리 방법, 및 프로그램을 제공하는 것을 목적으로 한다. 이 목적은 청구의 범위의 독립항에 기재된 특징의 조합에 의해 달성된다. 또한, 종속항은 본 발명의 또 다른 유리한 구체예를 규정한다.
본 발명의 제1 형태에 의하면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 라인에 의한 제조 품질을 관리하는 관리 방법에 있어서, 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 단계, 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정 단계, 및 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정 단계를 포함하는 관리 방법을 제공한다.
상기 제조 단계는 2차원 매트릭스 형상으로 배열되며 각각이 상기 피측정 트랜지스터를 포함하는 복수의 피측정 회로 및 지정된 하나의 상기 피측정 회로의 출력 신호를 상기 복수의 피측정 회로에 공통적으로 설치된 출력 신호선에 출력시키는 선택부를 포함하는 상기 테스트 회로를 가지는 상기 웨이퍼를 상기 제조 라인에 의해 제조시키며, 상기 측정 단계는 상기 선택부에 의해 상기 복수의 피측정 회로를 순차 선택하게 하는 트랜지스터 선택 단계, 및 선택된 상기 피측정 회로가 상기 출력 신호선에 출력하는 상기 출력 신호에 기초하여 각각의 상기 피측정 회로에 포함되는 상기 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정 단계를 포함하여도 된다.
각각의 상기 피측정 회로는, 지정된 게이트 전압을 상기 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부, 외부에서 입력되는 기준 전압을 상기 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 한 쪽의 기준 전압측 단자에 공급하는 기준 전압 입력부, 및 외부에서 선택 신호가 입력된 것을 조건으로 해서 상기 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 상기 기준 전압측 단자 이외의 단자의 단자 전압을 상기 출력 신호로서 출력하는 단자 전압 출력부를 포함하며, 상기 선택부는, 2차원 매트릭스 형상으로 배열된 상기 복수의 피측정 회로 가운데 지정된 행에 대응하는 상기 피측정 회로에 상기 선택 신호를 출력하는 행 선택부, 및 상기 선택 신호가 입력된 상기 피측정 회로 가운데 지정된 열에 대응하는 상기 피측정 회로의 단자 전압을 선택해서 상기 출력 신호선에 출력시키는 열 선택부를 포함하며, 상기 테스트 회로는 상기 복수의 피측정 회로의 각 열에 대응해서 설치되며 상기 행 선택부에 의해 상기 선택 신호가 입력된 상기 피측정 회로에 지정된 소스 드레인간 전류를 흐르게 하는 복수의 전류원을 더 포함하며, 상기 출력 측정 단계는 각각의 상기 피측정 트랜지스터의 상기 전기적 특성으로서 상기 단자 전압을 측정해도 된다.
상기 측정 단계는 각각의 상기 피측정 트랜지스터에 대해서 상기 기준 전압 및 상기 단자 전압에 기초하여 당해 피측정 트랜지스터의 역치 전압을 상기 전기적 특성으로서 측정해도 된다.
각각의 상기 피측정 회로는, 지정된 게이트 전압을 상기 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부, 상기 피측정 트랜지스터의 소스 단자 및 드레인 단자에 전압을 인가하고 당해 피측정 트랜지스터의 게이트 절연막에 인가되는 전압을 실질적으로 일정하게 제어하는 전압 인가부, 상기 피측정 트랜지스터의 상기 게이트 단자로부터 상기 소스 단자 및 상기 드레인 단자에 흐르는 게이트 리크 전류를 축적하는 캐패시터, 및 외부에서 선택 신호가 입력된 것을 조건으로 해서 상기 캐패시터에서의 상기 소스 단자 및 상기 드레인 단자측의 단부의 캐패시터 전압을 상기 출력 신호로서 출력하는 캐패시터 전압 출력부를 포함하며, 상기 출력 측정 단계는 각각의 상기 피측정 트랜지스터의 전기적 특성으로서 상기 캐패시터 전압을 측정해도 된다.
상기 제조 단계는, 복수의 상기 전자 디바이스를 상기 웨이퍼 상에 격자 형상으로 형성하는 디바이스 형성 단계, 및 상기 웨이퍼 상에서의 상기 전자 디바이스의 사이에 위치하는 복수의 영역의 각각에 복수의 상기 테스트 회로의 각각을 형성하는 테스트 회로 형성 단계를 포함하며, 상기 특정 단계는 상기 복수의 테스트 회로에 포함되는, 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 불량이 생긴 상기 제조 공정을 특정해도 된다.
상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 원형에 위치한다고 판단한 것을 조건으로 해서 상기 웨이퍼를 회전시켜서 처리하는 상기 제조 공정에 불량이 생긴 것을 특정해도 된다.
상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 십자 형상에 위치한다고 판단한 것을 조건으로 해서 플라즈마를 이용하는 상기 제조 공정에 불량이 생긴 것을 특정해도 된다.
상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 각 노광 영역의 동일 장소에 위치한다고 판단한 것을 조건으로 해서 노광 장치를 이용하는 상기 제조 공정에 불량이 생긴 것을 특정해도 된다.
상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 띠 형상에 위치한다고 판단한 것을 조건으로 해서 웨트 처리를 이용하는 상기 제조 공정에 불량이 생긴 것을 특정해도 된다.
상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 연마되는 패턴 면적의 비율이 상한치보다 큰 영역 또는 하한치보다 작은 영역에 위치한다고 판단한 것을 조건으로 해서 CMP(Chemical and Mechanical Polishing)를 수행하는 상기 제조 공정을 불량이 생긴 제조 공정으로서 특정해도 된다.
상기 측정 단계는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성으로서 당해 피측정 트랜지스터의 역치 전압을 측정하며, 상기 특정 단계는 미리 정해진 기준 상한치를 넘는 상기 역치 전압을 갖는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정해도 된다.
상기 측정 단계는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성으로서 당해 비용 측정 트랜지스터의 역치 전압을 측정하며, 상기 특정 단계는 미리 정해진 기준 하한치 미만의 상기 역치 전압을 갖는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정해도 된다.
본 발명의 제2의 형태에 의하면, 상기 관리 방법에 의해 제조 품질이 관리된 상기 제조 라인에 의해 상기 전자 디바이스를 제조하는 제조 방법을 제공한다.
본 발명의 제3의 형태에 의하면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 라인에 의한 제조 품질을 관리하는 관리 장치에 있어서, 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 제어부, 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정부, 및 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부를 포함하는 관리 장치를 제공한다.
본 발명의 제4의 형태에 의하면, 복수의 제조 공정에 대응하는 처리를 수행하는 복수의 제조 장치를 포함하는 제조 라인에 의해 전자 디바이스를 제조하는 제조 방법에 있어서, 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 단계, 상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정 단계, 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정 단계, 및 상기 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 상기 제조 장치의 처리 조건을 변경하는 조건 변경 단계를 포함하며, 상기 제조 단계에서는 적어도 하나의 상기 제조 장치의 처리 조건이 변경된 것에 따라 처리 조건 변경 후의 상기 제조 라인에 의해 상기 전자 디바이스를 제조하는 제조 방법을 제공한다.
상기 제조 단계는 상기 전자 디바이스를 포함하는 적어도 하나의 제품 웨이퍼와 상기 테스트 회로를 가지는 테스트 웨이퍼를 상기 제조 라인에 의해 교대로 제조시키며, 불량이 생긴 상기 제조 공정이 특정된 것을 조건으로 해서 전회 상기 테스트 웨이퍼를 제조하고나서 상기 처리 조건을 변경할 때까지의 사이에 제조된 상기 적어도 하나의 제품 웨이퍼를 폐기하는 폐기 단계를 더 포함해도 된다.
본 발명의 제5의 형태에 의하면, 전자 디바이스를 제조하는 제조 방법에 있어서, 각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로와 복수의 상기 전자 디바이스를 포함하는 웨이퍼를 제조하는 제조 단계, 각각의 상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정 단계, 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 전자 디바이스 가운데 불량이 생길 수 있는 불량 디바이스를 특정하는 특정 단계, 상기 복수의 전자 디바이스 가운데 상기 불량 디바이스를 제외한 상기 전자 디바이스를 선별하는 선별 단계, 및 상기 선별 단계에 의해 선별된 상기 전자 디바이스를 제품용으로 출력하는 제품 출력 단계를 포함하는 제조 방법을 제공한다.
본 발명의 제6의 형태에 의하면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 시스템에 있어서, 상기 복수의 제조 공정에 대응하는 처리를 수행하는 복수의 제조 장치를 포함하며 상기 전자 디바이스를 제조하는 제조 라인, 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 제어부, 상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정부, 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부, 및 상기 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 상기 제조 장치의 설정을 변경하는 설정 변경부를 포함하는 제조 시스템을 제공한다.
본 발명의 제7의 형태에 의하면, 전자 디바이스를 제조하는 제조 시스템에 있어서, 각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로와 복수의 상기 전자 디바이스를 포함하는 웨이퍼를 제조하는 제조 라인, 각각의 상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정부, 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 전자 디바이스 가운데 불량이 생길 수 있는 불량 디바이스를 특정하는 특정부, 상기 복수의 전자 디바이스 가운데 상기 불량 디바이스를 제외한 상기 전자 디바이스를 선별하는 선별부, 및 상기 선별부에 의해 선별된 상기 전자 디바이스를 제품용으로 출력하는 제품 출력부를 포함하는 제조 시스템을 제공한다.
본 발명의 제8의 형태에 의하면, 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 라인에 의한 제조 품질을 관리하는 관리 장치용의 프로그램에 있어서, 상기 관리 장치를, 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 제어부, 및 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한 결과를 수취하고 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부로서 기능시키는 프로그램을 제공한다.
또한, 상기 발명의 개요는 본 발명이 필요로 하는 특징의 모두를 열거한 것이 아니며, 이들 특징군의 서브 콤비네이션도 또한 발명이 될 수 있다.
[발명의 효과]
본 발명에 따르면, 제조 라인의 제조 품질을 높여서 신뢰성이 높으며 제품 수율이 높은 전자 디바이스를 제조할 수 있다.
도 1은 본 발명의 실시 형태에 관한 제조 시스템(10)의 구성을 나타낸다.
도 2는 본 발명의 실시 형태에 관한 측정부(145)의 구성을 나타낸다.
도 3은 웨이퍼(500)의 상면도의 일례를 도시한다.
도 4는 테스트 회로(300)의 회로 레이아웃의 일례를 도시한다.
도 5는 제조 시스템(10)에 의한 전자 디바이스(510)의 제조 처리의 일례를 도시한다.
도 6은 제조 시스템(10)에 의한 전자 디바이스(510)의 제조 처리의 다른 일례를 도시한다.
도 7은 영역(330)에서의 회로의 일례를 도시한다.
도 8은 각각의 피측정 트랜지스터(314)의 역치 전압을 측정할 경우의 측정부(145)의 동작의 일례를 도시한다.
도 9는 각각의 피측정 트랜지스터(314)의 전류 전압 특성을 측정할 경우의 측정부(145)의 동작의 일례를 도시한다.
도 10은 각각의 셀(310)의 PN 접합 리크 전류를 측정할 경우의 측정부(145)의 동작의 일례를 도시한다.
도 11은 게이트 리크 전류 측정 영역(370)에 배치되는 하나의 셀(310)의 회 로 구성의 일례를 도시한다.
도 12는 피측정 트랜지스터(372)의 게이트 리크 전류를 측정할 경우의 제조 시스템(10)의 동작의 일례를 도시한다.
도 13은 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제1 예를 나타낸다.
도 14는 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제2 예를 나타낸다.
도 15는 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제3 예를 나타낸다.
도 16은 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제4 예를 나타낸다.
도 17은 본 발명의 실시 형태에 관한 컴퓨터(1900)의 하드웨어 구성의 일례를 도시한다.
<부호의 설명>
10 제조 시스템
12 ADC
16 특성 측정부
18 표시 장치
20 테스트 헤드
100 제조 라인
105a∼c 제조 장치
110 소자 분리 공정 그룹
114 소자 형성 공정 그룹
118 배선 형성 공정 그룹
120 조립 공정 그룹
130 시험 공정 그룹
140 제조 제어부
142 관리 장치
145 측정부
146 측정 제어부
148 출력 측정부
150 특정부
155 조건 변경부
160 설정 변경부
165 선별부
170 폐기부
300 테스트 회로
302 열 선택부
304 행 선택부
306-1∼2 열 선택 트랜지스터
310-1∼4 셀
312 스위치용 트랜지스터
314 피측정 트랜지스터
316 행 선택 트랜지스터
318 전류원
320 출력부
330 영역
370 게이트 리크 전류 측정 영역
371 게이트 전압 제어부
372 피측정 트랜지스터
374 제1 스위치
376 제2 스위치
378 리셋용 트랜지스터
380 리셋용 트랜지스터
382 전압 인가부
384 NMOS 트랜지스터
386 PMOS 트랜지스터
388 캐패시터
390 출력용 트랜지스터
392 행 선택 트랜지스터
394 스트레스 인가부
500 웨이퍼
510 전자 디바이스
1300a∼b 원형 영역
1302a∼b 원형 영역
1500 노광 영역
1900 컴퓨터
2000 CPU
2010 ROM
2020 RAM
2030 통신 인터페이스
2040 하드 디스크 드라이브
2050 플렉시블 디스크 드라이브
2060 CD-ROM 드라이브
2070 입출력 칩
2075 그래픽 컨트롤러
2080 표시 장치
2082 호스트 컨트롤러
2084 입출력 컨트롤러
2090 플렉시블 디스크
2095 CD-ROM
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구의 범위에 따른 발명을 한정하는 것이 아니며 또한 실시 형태에서 설명되는 특징의 조합의 모두가 발명의 해결 수단에 필수적인 것은 아니다.
도 1은 본 실시 형태에 관한 제조 시스템(10)의 구성을 나타낸다. 제조 시스템(10)은 테스트 회로(TEG: Test Element Group)를 테스트용 웨이퍼 또는 제품 웨이퍼 상에 형성하고, 테스트 회로를 이용해서 각 제조 장치(105)의 제조 품질의 관리 또는 제품의 제품 수율 관리를 수행한다. 이에 따라, 제조 시스템(10)은 고신뢰이며 동시에 고제품 수율로 전자 디바이스를 제조한다. 제조 시스템(10)은 제조 라인(100), 조립 공정 그룹(120), 시험 공정 그룹(130), 관리 장치(142), 측정부(145), 선별부(165), 및 폐기부(170)를 포함한다. 여기서, 관리 장치(142)는 제조 제어부(140), 특정부(150), 및 조건 변경부(155)를 포함한다.
제조 라인(100)은 복수의 제조 공정에 의해 전자 디바이스를 제조한다. 본 실시 형태에서 제조 라인(100)은 제품이 되는 전자 디바이스를 포함하는 웨이퍼를 제조한다. 또한, 제조 라인(100)은 각 제조 공정에서의 제조 품질을 관리하는 것을 목적으로 하여 복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 제조한다. 여기서, 제조 라인(100)은 전자 디바이스 및 테스트 회로를 가지는 웨이퍼를 제조하여도 된다.
제조 라인(100)은 복수의 제조 공정에 대응하는 처리를 수행하는 복수의 제 조 장치(105)를 포함한다. 제조 라인(100)에 의한 각 제조 공정은 소자 분리 공정 그룹(110), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(118)으로 분류된다. 소자 분리 공정 그룹(110)(아이솔레이션 공정 그룹)은 하나 또는 복수의 제조 장치(105a)에 의해 기판(웨이퍼) 상에서 트랜지스터 등의 각 소자를 배치하는 영역의 사이를 전기적으로 분리한다. 소자 형성 공정 그룹(114)은 하나 또는 복수의 제조 장치(105b)에 의해 웨이퍼 상에 각 소자를 형성한다. 소자 분리 공정 그룹(110) 및 소자 형성 공정 그룹(114)은 기판 상에 트랜지스터 등의 소자를 형성하는 기판 공정으로도 불리며, 또한 전공정(FEOL: Front End Of Line)으로도 불린다. 배선 형성 공정 그룹(118)은 하나 또는 복수의 제조 장치(105c)에 의해 웨이퍼 상에 형성된 소자의 사이 또는 소자와 단자 사이 등을 접속하는 배선을 형성한다. 배선 형성 공정 그룹(118)은 소자가 형성된 기판 상에 배선을 형성하는 배선 공정으로도 불리며, 또한 후공정(BEOL: Back End Of Line)으로도 불린다.
제조 라인(100)은 소자 분리 공정 그룹(110), 소자 형성 공정 그룹(114), 및 배선 형성 공정 그룹(118)에서 일례로서 이하의 공정을 하나 또는 복수개 조합시켜서 각 공정 그룹의 결과물을 제조한다. 여기서, 하나 또는 둘 이상의 제조 장치(105)(105a∼c)는 이하의 각 공정의 처리를 수행한다. 그 대안으로서, 하나의 제조 장치(105)가 이하의 공정을 복수 처리해도 된다.
(1) 세정 공정
기판 표면의 입자 또는 금속 오염 등을 제거해서 기판 표면을 청정하게 하는 공정이다. 웨트 세정 또는 드라이 세정 등이 이용된다.
(2) 열처리(Thermal Process)
웨이퍼를 가열하는 공정이다. 열산화 막의 형성을 목적으로 하는 열산화 프로세스, 이온 주입 후의 활성화 등을 위한 어닐 프로세스 등이 있다.
(3) 불순물 도입 공정
기판 상에 불순물을 도입한다. 예를 들면, 실리콘 기판 등의 반도체 기판에 붕소(B) 또는 인(P) 등의 불순물을 이온 주입 등에 의해 도입하여 pn 접합을 형성하는 등이다.
(4) 막형성 공정(박막 형성 공정)
CVD(Chemical Vapor Deposition), PVD(Physical Vapor Deposition), 도포 코팅, 전기 도금 등에 의해 기판 상에 Si 산화막, Si 질화막, 폴리실리콘 막, Cu막 등의 박막을 퇴적시킨다.
(5) 리소그래피 공정
기판 상에 포토레지스트를 도포하고 마스크에 의해 패턴을 노광한 후 포토레지스트를 현상한다.
(6) 에칭 공정
포토레지스트의 하층의 막에서 포토레지스트가 현상에 의해 제거된 결과 노출된 부분을 에칭에 의해 제거한 후 포토레지스트를 제거한다. 플라즈마 에칭법, 반응성 이온 에칭(RIE)법, 또는 약액에 의한 웨트 에칭법 등을 이용한다.
(7) 평탄화 공정
기판 표면을 연마하여 평탄화한다. CMP(Chemical and Mechanical Polishing)법 등을 이용한다.
예를 들면, DRAM(Dynamic RAM)은 일례로서 500 내지 600 공정을 경과해서 제조된다. 또한, CMOS-LSI는 일례로서 300 내지 400 공정을 경과해서 제조된다.
조립 공정 그룹(120)은 제조 라인(100)에 의해 제조된 웨이퍼로부터 전자 디바이스를 잘라내어 패키징한다. 조립 공정 그룹(120)은 웨이퍼로부터 각 전자 디바이스를 잘라내는 스크라이빙 공정, 전자 디바이스를 패키지에 붙이는 다이 본딩 공정, 칩과 패키지의 배선을 접속하는 와이어 본딩 공정, 패키지에 가스를 봉입하는 밀봉 공정 등을 포함해도 되며, 복수의 조립 장치에 의해 실현된다.
시험 공정 그룹(130)은 제품으로서 패키지화된 전자 디바이스의 전류 시험, 논리 시험 등을 수행하여 불량품을 제거한다. 시험 공정 그룹(130)은 하나 또는 복수의 시험 장치에 의해 실현된다.
관리 장치(142)는 제조 라인(100)을 관리한다. 관리 장치(142)는 제조 라인(100)을 관리하는 프로그램을 컴퓨터 상에서 실행함으로써 실현되어도 된다. 제조 제어부(140)는 제조 라인(100)을 관리하여 제조 라인(100)에 의한 웨이퍼의 제조를 제어한다. 측정부(145)는 웨이퍼 상에 형성된 테스트 회로에 포함되는 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한다. 측정부(145)는 예를 들면 반도체 시험 장치 등이어도 되며, 테스트 회로 상에 설치된 각각이 피측정 트랜지스터를 포함하는 복수의 피측정 회로의 각각을 순차 선택하는 측정 제어부(146) 및 선택된 피측정 회로가 출력하는 출력 신호에 근거해서 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정부(148)를 포함한다.
특정부(150)는 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한 결과를 측정부(145)로부터 수취하고, 전기적 특성이 미리 정해진 기준을 만족하지 않는 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정한다. 특정부(150)는 제품으로 되는 전자 디바이스가 설치되어 있지 않은 테스트 전용의 웨이퍼, 또는 제품으로 되는 전자 디바이스 및 테스트 회로가 함께 설치된 제품용의 웨이퍼의 어느 쪽에 대하여 상기 처리를 수행해도 된다. 또한, 특정부(150)는 복수의 테스트 회로 및 복수의 전자 디바이스를 포함하는 웨이퍼를 제조한 경우, 전기적 특성이 미리 정해진 기준을 만족하지 않는 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 복수의 전자 디바이스 가운데 불량이 생길 수 있는 불량 디바이스를 특정한다.
조건 변경부(155)는 불량이 생긴 제조 공정이 특정부(150)에 의해 특정되었을 경우에 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 제조 장치(105)의 처리 조건을 변경한다. 본 실시 형태에 있어서, 테스트 회로 내의 피측정 트랜지스터의 전기적 특성에 근거해서 불량이 생긴 제조 공정을 특정하고, 피드백에 의해 처리 조건을 변경하는 것을 “라인 관리”로 나타낸다. 여기서, 제조 장치(105)의 설정 파라미터 등의 설정의 변경에 의해 불량이 해소될 경우에는, 조건 변경부(155) 내의 설정 변경부(160)는 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 제조 장치(105)의 설정을 변경한다. 이러한 설정 파라미터의 변경의 예로서는 처리 시간, 처리 온도, 인가하는 전압, 및 챔버 내의 기압 등의 변경을 들 수 있다. 한편, 제조 장치(105)에 의해 대응할 수 없는 처리 조건을 변경할 필요가 있을 경우, 투입하는 재료의 변경, 챔버 등의 청소, 및 제조 장치의 수리·교환 등의 필요한 작업을 수행한다.
선별부(165)는 웨이퍼 상에 형성된 복수의 전자 디바이스 가운데 불량 디바이스가 특정되었을 경우에 불량 디바이스를 제외한 전자 디바이스를 선별한다. 본 실시 형태에 있어서, 테스트 회로 내의 피측정 트랜지스터의 전기적 특성에 근거해서 불량 디바이스를 제외하는 것을 “제품 수율 관리”로 나타낸다.
도 2는 본 실시 형태에 관한 측정부(145)의 구성을 도시한다. 측정부(145)는 하나 또는 복수의 테스트 회로가 형성되는 웨이퍼(500)의 전기적 특성을 측정하는 장치이며, 테스트 헤드(20), 측정 제어부(146), 및 출력 측정부(148)를 포함한다. 여기서, 출력 측정부(148)는 ADC(12), 특성 측정부(16), 및 표시 장치(18)를 포함한다.
테스트 헤드(10)는 웨이퍼(500)에 설치되는 테스트 회로와 전기적으로 접속되며 당해 테스트 회로와 신호를 주고 받는다. 측정 제어부(146)는 테스트 헤드(10)를 통하여 웨이퍼(500)의 테스트 회로를 제어한다. ADC(12)는 테스트 헤드(10)를 통하여 웨이퍼(500)의 테스트 회로가 출력하는 신호를 디지탈 데이타로 변환한다.
특성 측정부(16)는 ADC(12)가 출력하는 디지탈 데이타에 기초하여 웨이퍼(500)의 테스트 회로의 전기적 특성을 측정한다. 예를 들면, 특성 측정부(16)는 당해 테스트 회로에 포함되는 각각의 피시험 트랜지스터의 역치 전압, 전류 전압 특성, 리크 전류 등을 측정한다.
표시 장치(18)는 각 피시험 트랜지스터의 전기적 특성을 표시한다. 예를 들면, 표시 장치(18)는 각 피시험 트랜지스터의 역치 전압의 전압값에 따른 특성 정보를 표시 장치(18)의 표시면에서 각 피시험 트랜지스터에 대응하는 좌표에 표시한다.
도 3은 웨이퍼(500)의 상면도의 일례를 도시한다. 제조 라인(100)은 라인 관리 또는 제품 수율 관리의 목적에서 각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로(300)와 복수의 전자 디바이스(510)를 포함하는 웨이퍼(500)를 제조하여도 된다. 전자 디바이스(510)는 실동작 디바이스로서 출하되어야 할 제품용의 디바이스이다. 테스트 회로(300)는 각 전자 디바이스(510)의 경계마다 설치되어도 된다. 이 경우, 복수의 테스트 회로(300)는 전자 디바이스(510) 간에서 복수의 전자 디바이스(510)를 다이싱할 때에 절단되는 다이싱 영역에 설치되어도 된다. 그 대안으로서, 테스트 회로(300)는 전자 디바이스(510)의 내부에 설치되어도 된다. 또한, 라인 관리에 이용되는 웨이퍼의 경우에는 웨이퍼(500)의 표면에 복수의 테스트 회로(300)만을 형성해도 된다.
도 4는 테스트 회로(300)의 회로 레이아웃의 일례를 도시한다. 테스트 회로(300)는 동일 또는 복수의 프로세스 룰, 디바이스 사이즈로 형성한 복수의 피측정 트랜지스터가 설치되는 영역(330)과 게이트 리크 전류 측정 영역(370)을 포함한다. 영역(330)에 복수의 프로세스 룰이나 디바이스 사이즈의 피측정 트랜지스터를 설치할 경우에는 영역(330)은 수평 방향으로 복수로 분할되며, 분할 영역마다 다른 프로세스 룰이나 디바이스 사이즈로 피측정 트랜지스터가 형성되어도 된다.
도 5는 제조 시스템(10)에 의한 전자 디바이스(510)의 제조 처리의 일례를 도시한다. 본 처리 플로우는 제조 라인(100)의 라인 관리에 이용된다. 우선, 제조 제어부(140)는 복수의 피측정 트랜지스터를 포함하는 테스트 회로(300)를 갖는 웨이퍼를 제조 라인(100)에 의해 제조시킨다 (S500). 제조 라인(100)은 제조 제어부(140)로부터의 지시를 받아 복수의 제조 장치(105)에 의해 당해 웨이퍼를 제조한다.
그 대안으로서, 제조 라인(100)은 하나 또는 복수의 전자 디바이스(510) 및 하나 또는 복수의 테스트 회로(300)를 포함하는 웨이퍼(500)를 제조해도 된다. 이 경우, 제조 라인(100)은 도 3에 나타낸 바와 같이 디바이스 형성 단계에서 복수의 전자 디바이스(510)를 웨이퍼 상에 격자 형상으로 형성하고, 테스트 회로 형성 단계에서 웨이퍼 상에서의 전자 디바이스(510)의 사이에 위치하는 복수의 영역의 각각에 복수의 테스트 회로(300)의 각각을 형성해도 된다.
다음에, 측정부(145)는 웨이퍼 상에 형성된 테스트 회로(300) 내의 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한다 (S510). 다음에, 특정부(150)는 전기적 특성이 미리 정해진 기준을 만족하지 않는 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정한다 (S520). 여기서, 복수의 테스트 회로(300)가 웨이퍼 상에 형성되어 있을 경우, 측정부(145)는 각각의 테스트 회로(300) 내의 각 피측정 트랜지스터의 전기적 특성을 측정하고 (S510), 특정부(150)는 복수의 테스트 회로(300)에 포함되는, 전기적 특성이 미리 정해진 기준을 만족하지 않는 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 불량이 생긴 제조 공정을 특정해도 된다 (S520).
특정부(150)에 의해 불량의 제조 공정이 특정되지 않았을 경우(S530: 아니오), 제조 라인(100)은 전자 디바이스(510)를 포함하는 제품 웨이퍼를 제조한다 (S540). 그리고, 제조 시스템(10)은 처리를 S500으로 진행시킨다. 이에 따라, 제조 라인(100)은 전자 디바이스(510)를 포함하며 테스트 회로(300)를 포함하지 않는 적어도 하나의 제품 웨이퍼(S540)와 테스트 회로(300)를 포함하며 전자 디바이스(510)를 포함하지 않는 테스트 웨이퍼(S500)을 교대로 제조할 수 있다. 또한, 전자 디바이스(510) 및 테스트 회로(300)를 함께 포함하는 웨이퍼를 제조할 경우에는 S500 및 S540은 동일한 처리로서 통합되어도 된다.
한편, 특정부(150)에 의해 불량의 제조 공정이 특정되었을 경우(S530: 예), 조건 변경부(155)는 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 제조 장치(105)의 처리 조건을 변경한다 (S550). 여기서, 제조 장치(105)의 설정 파라미터 등의 설정의 변경에 의해 불량이 해소될 경우에는 조건 변경부(155) 내의 설정 변경부(160)는 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 제조 장치(105)의 설정을 변경한다.
다음에, 폐기부(170)는 불량이 생긴 제조 공정이 특정된 것을 조건으로 해서 전회 테스트 웨이퍼를 제조하고나서 처리 조건을 변경할 때까지의 사이에 제조된 적어도 하나의 제품 웨이퍼를 폐기한다 (S560). 여기서, 폐기부(170)는 폐기한 웨이퍼에 재생 처리를 실시해서 웨이퍼 상에 형성된 소자 및 배선을 제거하고 새로운 웨이퍼로서 제조 라인(100)에 다시 투입해도 된다.
다음에, 제조 라인(100)은 적어도 하나의 제조 장치(105)의 처리 조건이 변경된 것에 따라 처리 조건 변경 후의 제조 라인(100)에 의해 전자 디바이스(510)를 포함하는 제품 웨이퍼를 제조한다 (S540).
이상의 S500 내지 S530 및 S550 내지 S560에 나타낸 라인의 관리 방법에 의하면, 테스트 회로(300)를 포함하는 웨이퍼를 제조하고 당해 웨이퍼 상에서의 기준을 만족하지 않는 피측정 트랜지스터의 분포에 근거해서 불량이 생긴 제조 공정을 특정할 수 있다. 그리고, 당해 제조 공정에 대응하는 제조 장치(105)의 처리 조건을 변경함으로써 제조 라인(100)에 의한 제조 품질을 적절하게 관리할 수 있다. 또한, S500 내지 S560에 나타낸 제조 방법에 의하면, 상기 관리 방법에 의해 제조 품질이 관리된 제조 라인(100)에 의해 고정밀도이며 동시에 고제품 수율로 전자 디바이스(510)를 제조할 수 있다.
도 6은 제조 시스템(10)에 의한 전자 디바이스(510)의 제조 처리의 다른 일례를 도시한다. 본 처리 플로우는 전자 디바이스(510)의 제품 수율 관리에 이용된다. 우선, 제조 제어부(140)는 각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로(300)와 복수의 전자 디바이스(510)를 포함하는 웨이퍼(500)를 제조한다 (S600). 다음에, 측정부(145)는 웨이퍼 상에 형성된 각 테스트 회로(300) 내의 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한다 (S510). 다음에, 특정부(150)는 전기적 특성이 미리 정해진 기준을 만족하지 않는 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 복수의 전자 디바이스(510) 가운데 불량이 생길 수 있는 불량 디바이스를 특정한다 (S620). 다음에, 선별부(165)는 복수의 전자 디바이스(510) 가운데 불량 디바이스를 제외한 전자 디바이스(510)를 조립 공정 그룹(120)에 의한 처리에서 선별한다 (S630). 그리고, 조립 공정 그룹(120) 및 시험 공정 그룹(130)은 본 발명에 따른 제품 출력부로서 기능하여 선별된 전자 디바이스(510)의 조립·시험을 수행하고 제품용으로 출력한다 (S640).
이상에 나타낸 제조 방법에 의하면, 테스트 회로(300)를 포함하는 웨이퍼를 제조하고, 당해 웨이퍼 상에서의 기준을 만족하지 않는 피측정 트랜지스터의 분포에 근거해서 불량이 생길 수 있는 전자 디바이스(510)를 제거하여 양품을 선별할 수 있다. 이에 따라, 제조 시스템(10)은 전자 디바이스(510)의 제품 수율을 효율적으로 관리할 수 있다.
도 7은 영역(330)에서의 테스트 회로(300)의 일례를 도시한다. 당해 테스트 회로(300)는 다수의 피측정 트랜지스터(314)의 각각의 전기적 특성을 효율적으로 측정 가능하게 한다. 이에 따라, 특정부(150)는 제조 품질이 충분하지 않을 경우에 전기적 특성이 기준을 만족하지 않는 피측정 트랜지스터를 충분한 샘플 수만큼 얻을 수 있다. 이 결과, 특정부(150)는 전기적 특성이 기준을 만족하지 않는 피측정 트랜지스터의 분포에 기초하여 불량이 생긴 제조 공정 또는 불량의 전자 디바이스(510)를 특정할 수 있다.
영역(330)에서 테스트 회로(300)는 열 선택부(302), 행 선택부(304), 복수의 열 선택 트랜지스터(306-1, 306-2, 이하 306이라고 총칭한다), 복수의 전류원(318-1, 318-2, 이하 318이라고 총칭한다), 출력부(320), 및 복수의 셀(310-1∼310-4, 이하 310이라고 총칭한다)을 포함한다. 열 선택 트랜지스터(306)는 복수의 셀(310)의 각 열에 대응해서 설치되며, 행 선택부(304)에 의해 선택 신호가 입력된 셀(310)에 지정된 소스 드레인간 전류를 흐르게 하는 복수의 전류원(318-1∼2)을 더 포함한다.
복수의 셀(310)은 본 발명에 따른 피측정 회로의 일례이며, 웨이퍼(500)의 면 내에서 행렬의 2차원 매트릭스 형상으로 배열된다. 그리고, 복수의 셀(310)은 2차원 매트릭스의 행방향 및 열방향을 따라 각각이 병렬로 설치된다. 본 예에서는 행방향 및 열방향으로 2개씩의 셀(310)을 설치한 회로를 나타내지만, 행방향 및 열방향으로 더 많은 수의 셀(310)을 설치할 수 있다. 또한, 복수의 셀(310)은 도 4에서 설명한 복수의 분할 영역에 걸쳐 설치된다. 예를 들면, 각 분할 영역은 행방향으로 128열, 열방향으로 512행의 셀(310)을 포함한다. 이 경우, 셀(310)에 포함되는 소자의 프로세스 룰이나 디바이스 사이즈는 분할 영역마다 달라도 된다.
각 셀(310)은 피측정 트랜지스터(314), 스위치용 트랜지스터(312), 및 행 선택 트랜지스터(316)를 포함한다. 각 셀(310)의 트랜지스터는 전자 디바이스(510)에 포함되는 실동작 트랜지스터와 동일한 프로세스로 형성되는 MOS 트랜지스터이어도 된다.
각 셀(310)의 피측정 트랜지스터(314)는 서로 전기적으로 병렬로 설치된다. 본 실시 형태에 관한 피측정 트랜지스터(314)는 NMOS 트랜지스터일 경우를 예로 해서 설명한다. 그 대안으로서, 피측정 트랜지스터(314)는 PMOS 트랜지스터이어도 되며, 이 경우에는 소스와 드레인을 바꾸어 놓은 회로가 이용되어도 된다.
각각의 피측정 트랜지스터(314)의 드레인 단자 및 소스 단자 가운데 한 쪽의 기준 전압측 단자에는 미리 정해진 기준 전압 VDD가 입력된다. 각 셀(310)에서 외부에서 입력되는 기준 전압을 피측정 트랜지스터의 기준 전압측 단자에 공급하는 배선은 본 발명에 따른 기준 전압 입력부로서 기능한다. 여기서, 기준 전압측 단자는 피측정 트랜지스터(314)가 NMOS 트랜지스터의 경우에는 드레인 단자이어도 되며, PMOS 트랜지스터의 경우에는 소스 단자이어도 된다. 피측정 트랜지스터(314)의 웰 전압을 주는 단자는 도시되어 있지 않지만, 웰 전압 단자는 접지 전위에 접속해도 되며, 또한 웰 전압을 트랜지스터마다 독립적으로 제어할 수 있도록 하여 피측정 트랜지스터(314)의 웰 전압 단자와 소스 단자를 접속해도 된다. 도 7에 나타내는 전압 VDD, 전압 VG, 전압 φj, 전압 VREF는 도 2에 나타낸 측정 제어부(146)가 테스트 회로(300)에 공급하여도 된다.
각 셀(310)의 스위치용 트랜지스터(312)는 각 셀의 피측정 트랜지스터(314)와 대응해서 설치된다. 각 스위치용 트랜지스터(312)는 측정 제어부(146)에 의해 지정된 게이트 전압을 각각 대응하는 피측정 트랜지스터(314)의 게이트 단자에 인가하는 게이트 전압 제어부로서 기능한다. 본 예에 있어서, 스위치용 트랜지스터(312)가 NMOS 트랜지스터의 경우, 스위치용 트랜지스터(312)의 드레인 단자에는 미리 정해진 전압 VG가 주어지고, 게이트 단자에는 스위치용 트랜지스터(312)의 동작을 제어하는 전압 φj가 주어지며, 소스 단자는 피측정 트랜지스터(314)의 게이트 단자에 접속된다. 즉, 스위치용 트랜지스터(312)는 전압 φj에 의해 온 상태로 제 어되었을 경우에 전압 VG와 실질적으로 동등한 전압을 피측정 트랜지스터(314)의 게이트 단자에 인가하며, 오프 상태로 제어되었을 경우에 초기 전압이 실질적으로 VG의 부유 상태의 전압을 피측정 트랜지스터(314)의 게이트 단자에 인가한다.
도 7에서는 전압 φj를 모든 셀(310)에 일괄 인가하는 예를 도시했지만, 다른 예에서는 PN 접합 리크 전류 측정시의 리크 시간을 모든 셀에 동일하게 하기 위해서 전압 φj를 행 선택부(304)로부터 열방향으로 나열하는 셀(310)마다에 펄스 신호로서 순차 인가해도 된다.
각 셀(310)의 행 선택 트랜지스터(316)는 각 셀의 피측정 트랜지스터와 대응해서 설치된다. 각 행 선택 트랜지스터(316)는 셀(310)의 외부에서 선택 신호가 입력된 것을 조건으로 해서 피측정 트랜지스터(314)의 드레인 단자 및 소스 단자 가운데 기준 전압측 단자 이외의 단자의 단자 전압을 출력 신호로서 출력하는 단자 전압 출력부로서 기능한다. 본 예에 있어서, 행 선택 트랜지스터(316)가 PMOS 트랜지스터의 경우, 각각의 행 선택 트랜지스터(316)의 소스 단자는 피측정 트랜지스터(314)의 드레인 단자에 접속된다. 또한, 행 선택 트랜지스터(316)의 드레인 단자는 대응하는 열 선택 트랜지스터(306)의 드레인 단자에 접속된다. 즉, 각각의 열 선택 트랜지스터(306)의 드레인 단자는 대응하는 복수의 행 선택 트랜지스터(316)의 드레인 단자와 접속된다.
행 선택부(304)는 2차원 매트릭스 형상으로 배열된 복수의 셀(310) 가운데 지정된 행에 대응하는 셀(310)에 선택 신호를 출력한다. 이에 따라, 행 선택 부(304)는 열방향을 따라 설치되는 복수의 셀(310) 그룹(본 예에서는 셀 그룹 (310-1, 310-2) 및 셀 그룹 (310-3, 310-4))을 순차 선택한다. 또한, 열 선택부(302)는 선택 신호가 입력된 행에 위치하는 둘 이상의 셀(310) 가운데 지정된 열에 대응하는 셀(310)의 단자 전압을 선택해서 출력 신호선에 출력시킨다. 이에 따라, 열 선택부(302)는 행방향을 따라 설치되는 복수의 셀(310) 그룹(본 예에서는 셀 그룹 (310-1, 310-3) 및 셀 그룹 (310-2, 310-4))을 순차 선택한다. 이러한 구성에 의해, 행 선택부(304) 및 열 선택부(302)는 각 셀(310)을 순차 선택할 수 있다.
본 예에 있어서, 행 선택부(304)는 측정 제어부(146)로부터 주어지는 행 선택 데이타에 따른 행 위치마다 각 열의 셀 그룹에 설치된 행 선택 트랜지스터(316)를 순차 온 상태로 제어한다. 또한, 열 선택부(302)는 제어부(14)로부터 주어지는 열 선택 데이타에 따른 열 위치마다 각 행방향의 셀 그룹에 대응해서 설치된 열 선택 트랜지스터(306)를 순차 온 상태로 제어한다. 이에 따라, 열 선택부(302) 및 행 선택부(304)는 본 발명에 따른 선택부로서 기능하고, 측정 제어부(146)에 의해 지정된 하나의 셀(310)의 출력 신호를 복수의 셀(310)에 공통적으로 설치된, 각 열 선택 트랜지스터(306) 및 출력부(320)를 접속하는 출력 신호선과 출력부(320)를 통해서 출력시킬 수 있다.
측정 제어부(146)는 각 셀(310)을 순차 선택하는 선택 신호를 행 선택부(304) 및 열 선택부(302)에 공급한다. 또한, 열 선택부(302) 및 행 선택부(304)는 주어지는 열선택 데이타 및 행선택 데이타를 선택해야 할 셀(310)의 위치에 따 른 선택 신호로 변환하는 디코더나 시프트 레지스터 등의 회로를 포함해도 된다. 여기서, 선택 신호란 선택 데이타에 따라 선택해야 할 셀(310)에 대응하는 열 선택 트랜지스터(306) 및 행 선택 트랜지스터(316)를 온 상태로 제어하는 신호이다.
이러한 구성에 의해, 측정 제어부(146)는 각 셀(310)에 설치된 피측정 트랜지스터(314)를 순차 선택한다. 이에 따라, 순차 선택된 피측정 트랜지스터(314)의 단자 전압을 출력부(320)에 순차 출력시킬 수 있다. 출력부(320)는 단자 전압을 테스트 헤드(10)에 순차 출력한다. 출력부(320)는 예를 들면 볼티지 팔로워 버퍼이어도 된다. 측정부(145)는 각각의 피측정 트랜지스터(314)의 단자 전압에 기초하여 피측정 트랜지스터(314)의 역치 전압, 전류 전압 특성, 저주파 잡음, PN 접합 리크 전류 등의 전기적 특성을 측정한다.
또한, 각 전류원(318)은 미리 정해진 전압 VREF를 게이트 단자에 수취하는 MOS 트랜지스터이다. 각 전류원(318)의 드레인 단자는 대응하는 복수의 행 선택 트랜지스터(316)의 드레인 단자에 접속된다. 즉, 각 전류원(318)은 동일한 열위치에 설치되는 복수의 피측정 트랜지스터(314)에 대하여 공통으로 설치되며, 대응하는 피측정 트랜지스터(314)에 흐르는 소스 드레인간 전류를 규정한다.
도 7에 나타낸 회로 구성에 의하면, 각각의 테스트 회로(300)에서 복수의 피측정 트랜지스터(314)를 전기적으로 순차 선택하고 선택한 피측정 트랜지스터(314)의 단자 전압을 순차 출력할 수 있으므로, 각각의 피측정 트랜지스터(314)의 단자 전압을 단시간에 고속으로 측정할 수 있다. 이 때문에, 다수의 피측정 트랜지스 터(314)를 웨이퍼(500)에 설치한 경우일지라도, 단시간에 모든 피측정 트랜지스터(314)에 대해서 측정할 수 있다. 본 예에서는 웨이퍼(500)의 면 내에 1만 내지 1000만개 정도의 피측정 트랜지스터(314)를 설치하여도 된다. 다수의 피측정 트랜지스터(314)에 대해서 측정을 수행함으로써 피측정 트랜지스터(314)의 특성의 불균일을 높은 정밀도로 산출할 수 있다.
도 8은 도 5 또는 도 6의 S510에서 각각의 피측정 트랜지스터(314)의 역치 전압을 측정할 경우의 측정부(145)의 동작의 일례를 도시한다. 우선, 측정 제어부(146)는 테스트 회로(300)에 도 7에서 설명한 전압 VDD, 전압 VG, 전압 φj, 전압 VREF를 공급한다 (S440). 이 때, 측정 제어부(146)는 일정한 전압 VREF를 각 전류원(318)에 공급하고, 각 전류원(318)으로 하여금 동일한 정전류를 생성하게 하는 전류 제어부로서 기능한다. 또한, 측정 제어부(146)는 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압 VG를 공급하며, 각각의 스위치용 트랜지스터(312)를 온 상태로 제어하는 전압 φj를 공급한다. 이러한 제어에 의해, 측정 제어부(146)는 각각의 피측정 트랜지스터(314)의 게이트 단자에 당해 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압을 인가시키는 게이트 제어부로서 기능한다.
다음에, 측정 제어부(146)는 역치 전압을 측정해야 할 피측정 트랜지스터(314)를 선택하는 선택 데이타를 열 선택부(302) 및 행 선택부(304)에 공급한다 (S442). 이에 따라, 측정 제어부(146)는 열 선택부(302) 및 행 선택부(304)로 하 여금 복수의 셀(310)을 순차 선택하게 한다. 그리고, ADC(12)는 출력부(320)의 출력 전압을 측정한다 (S444). 이에 따라, ADC(12)는 선택된 셀(310)이 출력 신호선에 출력하는 출력 신호에 기초하여 각각의 셀(310)에 포함되는 피측정 트랜지스터(314)의 전기적 특성을 측정할 수 있다. ADC(12)는 당해 출력 전압을 측정한 취지를 측정 제어부(146)에 통지하여도 된다. 측정 제어부(146)는 당해 통지를 받았을 경우에 다음 피측정 트랜지스터(314)를 선택하여도 된다.
다음에, 특성 측정부(16)는 당해 피측정 트랜지스터(314)에 인가되는 게이트 전압 VG 및 출력부(320)의 출력 전압에 기초하여 각각의 피측정 트랜지스터(314)의 역치 전압을 산출한다 (S446). 피측정 트랜지스터(314)의 역치 전압은 예를 들면 게이트 전압 VG와 출력 전압과의 차분, 즉 피측정 트랜지스터(314)에서의 게이트 소스간 전압을 산출함으로써 얻을 수 있다.
다음에, 측정 제어부(146)는 모든 피측정 트랜지스터(314)에 대해서 역치 전압을 측정하였는지의 여부를 판정하고(S448), 아직 측정하지 않은 피측정 트랜지스터(314)가 있을 경우에는 다음 피측정 트랜지스터(314)를 선택하여 S444 및 S446의 처리를 반복한다. 모든 피측정 트랜지스터(314)에 대해서 역치 전압을 측정한 경우, 특성 측정부(16)는 역치 전압의 불균일을 산출한다 (S450). 그리고, 표시 장치(18)는 특성 측정부(16)가 산출한 역치 전압의 불균일을 표시한다 (S452). 예를 들면, 표시 장치(18)는 웨이퍼의 상면도를 화면 상에 표시하고, 각 피측정 트랜지스터(314)에 대응하는 화면 상의 위치에 당해 피측정 트랜지스터(314)의 전기적 특 성을 표시해도 된다.
이러한 동작에 의해, 복수의 피측정 트랜지스터(314)의 역치 전압의 불균일을 효율적으로 측정할 수 있다. 또한, 프로세스 룰마다 피측정 트랜지스터(314)의 역치 전압의 불균일을 측정할 수도 있다. 또한, 웨이퍼(500)에 설치된 복수의 테스트 회로(300)에 대하여 측정을 수행함으로써 웨이퍼(500)의 표면에서의 역치 전압의 불균일의 분포를 측정할 수 있다.
도 9는 도 5 또는 도 6의 S510에서 각각의 피측정 트랜지스터(314)의 전류 전압 특성을 측정할 경우의 측정부(145)의 동작의 일례를 도시한다. 우선, 측정 제어부(146)는 테스트 회로(300)에 도 7에서 설명한 전압 VDD, 전압 VG, 전압 φj, 전압 VREF를 공급한다 (S400). 이 때, 측정 제어부(146)는 일정한 전압 VREF를 각 전류원(318)에 공급하여 각 전류원(318)으로 하여금 동일한 정전류를 생성하게 한다. 또한, 측정 제어부(146)는 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압 VG를 공급하며, 각각의 스위치용 트랜지스터(312)를 온 상태로 제어하는 전압 φj를 공급한다.
다음에, 측정 제어부(146)는 전류 전압 특성을 측정해야 할 피측정 트랜지스터(314)를 선택하는 선택 데이타를 열 선택부(302) 및 행 선택부(304)에 공급한다 (S402). 그리고, 측정 제어부(146)는 소정의 범위 내에서 소정의 분해능으로 VREF를 변화시킨다 (S406∼S408). 이 때, ADC(12)는 각각의 VREF마다 출력부(320)의 출 력 전압을 측정한다 (S404). 즉, 측정부(145)는 전류원(318)이 생성하는 소스 드레인간 전류를 순차 변화시키고, 소스 드레인간 전류마다 피측정 트랜지스터(314)의 소스 전압을 측정한다. 이에 따라, 피측정 트랜지스터(314)의 전류 전압 특성을 측정할 수 있다.
그리고, 모든 피측정 트랜지스터(314)에 대해서 전류 전압 특성을 측정하였는 지의 여부를 판정한다 (S410). 측정하지 않은 피측정 트랜지스터(314)가 있을 경우, S400 내지 S410의 처리를 반복한다. 이 때, S402에서 다음 피측정 트랜지스터(314)를 선택한다.
모든 피측정 트랜지스터(314)에 대해서 전류 전압 특성을 측정한 경우, 특성 측정부(16)는 전류 전압 특성의 불균일을 산출한다 (S412). 예를 들면, 특성 측정부(16)는 각 전류 전압 특성의 상호 컨덕턴스 gm을 산출하고 당해 상호 컨덕턴스 gm의 불균일을 산출한다. 또한, 역치 아래의 영역의 전류 전압 특성으로부터 경사 스윙이나 실리콘 게이트 절연막 계면 준위 밀도를 산출하여 불균일을 산출한다. 그리고, 표시 장치(18)는 특성 측정부(16)가 산출한 특성의 불균일을 표시한다 (S414).
도 10은 도 5 또는 도 6의 S510에서 각각의 셀(310)의 PN 접합 리크 전류를 측정할 경우의 측정부(145)의 동작의 일례를 도시한다. 각각의 스위치용 트랜지스터(312)는 대응하는 피측정 트랜지스터(314)의 게이트 단자와 접속되는 PN 접합을 갖는다. 본 예에서는 당해 PN 접합에서의 리크 전류를 측정한다.
우선, 측정 제어부(146)는 테스트 회로(300)에 도 7에서 설명한 전압 VDD, 전압 VG, 전압 φj, 전압 VREF를 공급한다 (S460). 이 때, 측정 제어부(146)는 일정한 전압 VREF를 각 전류원(318)에 공급하고, 각 전류원(318)으로 하여금 동일한 정전류를 생성하게 한다. 또한, 측정 제어부(146)는 피측정 트랜지스터(314)를 온 상태로 제어하는 게이트 전압 VG를 공급하며, 각각의 스위치용 트랜지스터(312)를 온 상태로 제어하는 전압 φj를 공급한다. 또한, 행 선택부(304)로부터 행방향으로 나열하는 셀(310)마다 펄스 신호를 순차 공급함으로써 모든 셀의 리크 전류 측정 시간을 동일하게 할 수 있다.
다음에, 측정 제어부(146)는 PN 리크 전류를 측정해야 할 피측정 트랜지스터(314)를 선택하는 선택 데이타를 열 선택부(302) 및 행 선택부(304)에 공급한다 (S462). 그리고, 측정 제어부(146)는 선택한 피측정 트랜지스터(314)에 대응하는 스위치용 트랜지스터(312)를 오프 상태로 제어한다 (S464). 즉, 측정 제어부(146)는 각각의 스위치용 트랜지스터(312)에 대응하는 피측정 트랜지스터(314)를 온 상태로 하는 게이트 전압과 피측정 트랜지스터(314)를 오프 상태로 하는 게이트 전압을 피측정 트랜지스터(314)에 순차 인가시킨다.
다음에, 특성 측정부(16)는 당해 피측정 트랜지스터(314)에 대하여 온 상태시의 소스 전압과 온 상태로부터 오프 상태로 바뀌고나서 소정의 시간 경과한 후의 소스 전압을 측정한다 (S466). 본 예에서는, 특성 측정부(16)는 당해 소정 시간 동안의 출력부(320)의 출력 전압의 변화를 측정한다.
다음에, 특성 측정부(16)는 소스 전압의 변화에 기초하여 PN 접합에서의 리크 전류를 산출한다 (S468). 스위치용 트랜지스터(312)가 온 상태일 때, 피측정 트랜지스터(314)의 게이트 용량에는 게이트 전압에 따른 전하가 축적되어 있다. 그리고, 스위치용 트랜지스터(312)가 오프 상태로 바뀌었을 때, 게이트 용량의 전하는 PN 접합에서의 리크 전류에 의해 방전된다. 이 때문에, PN 접합 리크 전류의 크기는 소정 시간 동안의 피측정 트랜지스터(314)의 소스 전압의 변화량에 의해 정해진다.
다음에, 모든 피측정 트랜지스터(314)에 대해서 PN 접합 리크 전류를 측정하였는 지의 여부를 판정한다 (S470). 측정하지 않은 피측정 트랜지스터(314)가 있을 경우, S462 내지 S470의 처리를 반복한다. 이 때, S462에서 다음 피측정 트랜지스터(314)를 선택한다.
모든 피측정 트랜지스터(314)에 대해서 PN 접합 리크 전류를 측정한 경우, 특성 측정부(16)는 PN 접합 리크 전류의 불균일을 산출한다 (S472). 그리고, 표시 장치(18)는 특성 측정부(16)가 산출한 특성의 불균일을 표시한다 (S474).
도 11은 게이트 리크 전류 측정 영역(370)에 배치되는 하나의 셀(310)의 회로 구성의 일례를 도시한다. 본 예에서의 회로는 피측정 트랜지스터(372)에 전기적 스트레스를 인가하고 피측정 트랜지스터(372)의 게이트 절연막에 일정한 전계를 인가한 상태에서, 피측정 트랜지스터(372)의 게이트 리크 전류에 의해 캐패시터(388)를 충방전한다. 그리고, 측정부(145)는 소정의 시간 동안의 캐패시터(388) 의 전압값의 변화에 기초하여 각각의 피측정 트랜지스터(372)의 게이트 리크 전류를 산출한다.
게이트 리크 전류 측정 영역(370)의 회로 구성은 영역(330)의 회로 구성에 대하여 각 셀(310)의 구성이 다르다. 도 11에서는 게이트 리크 전류 측정 영역(370)에서의 각 셀(310)의 구성을 나타내며, 열 선택부(302), 행 선택부(304), 복수의 열 선택 트랜지스터(306-1, 306-2, 이하 306이라고 총칭한다), 복수의 전류원(318-1, 318-2, 이하 318이라고 총칭한다), 및 출력부(320)에 대해서는 도 7과 같기 때문에 생략한다.
각 셀(310)은 스트레스 인가부(394), 피측정 트랜지스터(372), 게이트 전압 제어부(371), 제1 스위치(374), 제2 스위치(376), 전압 인가부(382), 캐패시터(388), 행 선택 트랜지스터(392), 리셋용 트랜지스터(378, 380), 및 출력용 트랜지스터(390)를 포함한다.
스트레스 인가부(394)는 제1 스위치(374)를 통하여 피측정 트랜지스터(372)의 게이트 절연막에 전기적 스트레스를 인가한다. 예를 들면, 피측정 트랜지스터(372)를 플래시 메모리의 기억 소자로서 이용할 경우, 스트레스 인가부(394)는 피측정 트랜지스터(372)에 대하여 데이타의 기입, 데이타의 소거를 수행시키기 위해 필요로 하는 전압을 인가한다.
스트레스 인가부(394)가 스트레스를 인가할 경우, 스트레스 인가부(394)는 제1 스위치(374)를 온 상태로 하여 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자를 스트레스 인가부(394)에 각각 접속한다. 또한, 측정 제어부(146)는 제2 스 위치(376)를 오프 상태로 한다. 이러한 제어에 의해, 스트레스 인가부(394)는 피측정 트랜지스터(372)의 각 단자에 소망의 전압을 인가하여 스트레스를 인가할 수 있다.
본 예에 있어서, 스트레스 인가부(394)는 이하의 4종의 스트레스를 피측정 트랜지스터(314)에 대하여 독립적으로 또는 순차로 인가한다.
(1) FN(Fowler-Nordheim) Gate injection
(2) FN Substrate injection
(3) Hot Electron injection
(4) Source Erase
상기 (1) 내지 (4)는 피측정 트랜지스터(372)에 데이타를 기입하거나 또는 피측정 트랜지스터(372)의 데이타를 소거함으로써 피측정 트랜지스터(372)에 스트레스를 인가하는 방법이다. 여기서, 스트레스 인가부(394)는 실동작시 피측정 트랜지스터(372)에 데이타를 기입하거나 또는 피측정 트랜지스터(372)의 데이타를 소거할 경우에 인가해야 할 전압을 피측정 트랜지스터(372)의 각 단자에 인가하여도 되며, 또는 실동작시 인가해야 할 전압보다 큰 전압을 피측정 트랜지스터(372)의 각 단자에 인가해도 된다.
또한, 각 셀(310)에는 측정 제어부(146)로부터 리셋 신호 φRES, 제어 전압 VRN, VRP, VR1, VR2, VDD, 및 게이트 전압 VG가 주어진다. 게이트 전압 제어부(371)는 측정 제어부(146)에 의해 지정된 게이트 전압 VG를 피측정 트랜지스터(372)의 게이 트 단자에 인가한다.
제2 스위치(376)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자를 전압 인가부(382)를 통해서 캐패시터(388)에 접속할 것인가 아닌가를 선택한다. 전압 인가부(382)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 대하여 제2 스위치(376)를 통해서 일정한 전압을 인가한다. 측정 제어부(146)에 의해 제2 스위치(376)가 온 상태로 된 경우, 전압 인가부(382)가 생성하는 전압이 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가된다. 즉, 전압 인가부(382)는 일정한 전압을 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가함으로써 피측정 트랜지스터(372)의 게이트 절연막에 인가되는 전계를 실질적으로 일정하게 제어한다.
전압 인가부(382)는 NMOS 트랜지스터(384) 및 PMOS 트랜지스터(386)를 포함한다. NMOS 트랜지스터(384)에는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가해야 할 전압에 따른 게이트 전압 VRN이 주어지고, 소스 단자가 제2 스위치(376)를 통해서 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 접속되며, 드레인 단자가 캐패시터(388)에 접속된다. 또한, PMOS 트랜지스터(386)는 NMOS 트랜지스터(384)와 병렬로 설치되고, 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 인가해야 할 전압에 따른 게이트 전압 VRP가 주어지며, 드레인 단자가 제2 스위치(376)를 통해서 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자에 접속되고, 소스 단자가 캐패시터(388)에 접속된다. NMOS 트랜지스터(384) 및 PMOS 트랜지스터(386)는 캐패시터(388)에 게이트 리크 전류가 적분되어 전위가 변화되어도, 피측정 트랜지스터(372)의 게이트·소스 또는 게이트·드레인 간에 인가되는 전압을 실질적으로 일정하게 유지한다.
이러한 구성에 의해, 피측정 트랜지스터(372)가 P형 또는 N형의 어느 쪽일지라도, 피측정 트랜지스터(372)의 게이트 절연막에 일정한 전계를 인가할 수 있으며 또한 피측정 트랜지스터(372)의 게이트 리크 전류에 의해 캐패시터(388)를 충방전시킬 수 있다.
캐패시터(388)는 피측정 트랜지스터(372)의 소스 단자 및 드레인 단자로부터 출력되는 게이트 리크 전류에 의해 충방전된다. 즉, 캐패시터(388)는 게이트 단자로부터 소스 단자 및 드레인 단자에 흐르는 게이트 리크 전류를 축적하여 전압값으로 변환한다. 또한, 리셋용 트랜지스터(378, 380)는 게이트 단자로 리셋 신호 φRES를 수취한 경우, 캐패시터(388)에서의 전압값을 소정의 전압 VR1로 초기화한다.
출력용 트랜지스터(390)는 게이트 단자로 캐패시터(388)에서의 전압을 수취하고 당해 전압에 따른 소스 전압을 출력한다. 행 선택 트랜지스터(392)는 행 선택부(304)로부터의 선택 신호가 입력된 것을 조건으로 해서 출력용 트랜지스터(390)의 소스 전압을 열 선택 트랜지스터(306)에 출력한다. 이에 따라, 출력용 트랜지스터(390) 및 행 선택 트랜지스터(392)는 캐패시터(388)에서의 소스 단자 및 드레인 단자측의 단부의 캐패시터 전압을 출력 신호로서 출력하는 캐패시터 전압 출력부로서 기능할 수 있다.
도 12는 도 5 또는 도 6의 S510에서 피측정 트랜지스터(372)의 게이트 리크 전류를 측정할 경우의 제조 시스템(10)의 동작의 일례를 도시한다. 각각의 피측정 트랜지스터(372)의 게이트 리크 전류를 측정하기 전에, 우선 측정 제어부(146)는 각 셀(310)의 피측정 트랜지스터(372)에 전기적 스트레스를 인가한다.
이 때, 측정 제어부(146)는 제1 스위치(374)를 온 상태로 제어하며 제2 스위치(376)를 오프 상태로 제어한다. 그리고, 측정 제어부(146)는 각 셀(310)의 스트레스 인가부(394)를 제어하여 피측정 트랜지스터(372)에 스트레스를 인가시킨다. 또한, 측정 제어부(146)는 도 10에서 설명한(1) 내지 (4)의 스트레스를 독립적으로 또는 순차로 피측정 트랜지스터(372)에 인가시켜도 된다. 또한, 측정 제어부(146)는 각 셀(310)의 피측정 트랜지스터(372)에 대하여 실질적으로 동시에 스트레스를 인가한다.
이상의 동작을 수행한 후, 측정 제어부(146)는 각각의 피측정 트랜지스터(372)를 순차 선택하고 선택한 피측정 트랜지스터(372)의 게이트 리크 전류를 측정하지만, 피측정 트랜지스터(372)의 선택 동작은 도 8 및 도 9에서 설명한 선택 동작과 동일하기 때문에 그 설명을 생략한다. 본 예에서는 하나의 피측정 트랜지스터(372)의 게이트 리크 전류를 측정하는 동작에 대해서 설명한다.
우선, 측정 제어부(146)는 제1 스위치(374)를 오프 상태로 제어하며 제2 스위치(376)를 온 상태로 제어한다. 그리고, 측정 제어부(146)는 피측정 트랜지스터(372)의 게이트 단자에 실질적으로 0V의 게이트 전압을 인가한다 (S416). 이 때, 피측정 트랜지스터(372)에 게이트 리크 전류는 생기지 않는다.
다음에, 측정 제어부(146)는 캐패시터(388)의 전압을 소정의 초기 전압값으로 설정한다. 이 때, 측정 제어부(146)는 리셋용 트랜지스터(380)를 제어하여 캐패시터(388)에 초기 전압 VR1을 설정한다. 당해 설정은 리셋용 트랜지스터(378, 380)를 온 상태로 제어하는 리셋 신호 φRES를 공급함으로써 수행한다.
다음에, 특성 측정부(16)는 캐패시터(388)의 전압을 초기 전압값으로 설정하고나서 소정의 시간 동안 캐패시터(388)의 전압값의 변화를 판독한다 (S418). 이 때, 측정 제어부(146)는 열 선택부(302) 및 행 선택부(304)로 하여금 당해 셀(310)을 선택하게 한다. 또한, 특성 측정부(16)는 출력부(320)가 출력하는 전압을 캐패시터(388)의 전압으로서 수취한다.
다음에, 특성 측정부(16)는 당해 소정의 기간 동안 출력부(320)가 출력하는 전압의 변화량에 기초하여 셀(310)의 백그라운드 전류의 전류값(제1의 전류값)을 산출한다 (S420). 이 때, 피측정 트랜지스터(372)에는 게이트 리크 전류가 생기지 않고 있으므로, 캐패시터(388)는 백그라운드 전류에 의해 충방전된다. 이 때문에, 소정의 기간 동안의 캐패시터(388)의 전압 변화에 기초하여 백그라운드 전류를 측정할 수 있다.
다음에, 측정 제어부(146)는 피측정 트랜지스터(372)의 게이트 단자에 정 또는 부의 게이트 전압을 인가한다 (S422). 이 때, 전압 VRN, VRP를 제어하여 피측정 트랜지스터(372)의 게이트·소스 또는 게이트·드레인 간에 인가되는 전압을 실질적으로 일정하게 유지한다. 이 때, 피측정 트랜지스터(372)에는 게이트 전압에 따 른 게이트 리크 전류가 생긴다.
다음에, 측정 제어부(146)는 캐패시터(388)의 전압을 소정의 초기 전압값으로 설정한다. 그리고, 특성 측정부(16)는 캐패시터(388)의 전압을 초기 전압값으로 설정하고나서 상술한 소정의 기간 동안의 캐패시터(388)의 전압값의 변화를 판독한다 (S424).
다음에, 특성 측정부(16)는 당해 소정의 기간 동안의 캐패시터(388)의 전압값의 변화량에 기초하여 백그라운드 전류와 게이트 리크 전류의 합을 나타내는 제2의 전류값을 산출한다 (S426). 이 때, 캐패시터(388)는 백그라운드 전류와 게이트 리크 전류의 합의 전류에 의해 충방전된다. 이 때문에, 소정의 기간 동안의 캐패시터(388)의 전압 변화에 기초하여 백그라운드 전류와 게이트 리크 전류의 합의 전류를 측정할 수 있다.
다음에, 특성 측정부(16)는 산출한 제2의 전류값으로부터 제1의 전류값을 감산함으로써 게이트 리크 전류의 전류값을 산출한다 (S428).
이상과 같이, 출력 측정부(148)는 각각의 피측정 트랜지스터(372)의 전기적 특성으로서 캐패시터(388)의 전압을 출력용 트랜지스터(390) 및 행 선택 트랜지스터(392)를 통해서 측정할 수 있다. 이 결과, 이상에 나타낸 제어에 의해 백그라운드 전류의 영향을 배제하여 피측정 트랜지스터(372)의 게이트 리크 전류를 높은 정밀도로 측정할 수 있다. 또한, 게이트 리크 전류를 적분해서 측정하기 때문에, 미소한 게이트 리크 전류를 측정할 수 있다.
도 13은 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제1 예를 나타낸 다. 본 예에서는 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 피측정 트랜지스터(314) 및/또는 피측정 트랜지스터(372)가 웨이퍼(500) 상에서 원 형상에 위치한다. 라인 관리에서 특정부(150)는 기준 외의 피측정 트랜지스터(314) 및/또는 피측정 트랜지스터(372)가 웨이퍼(500) 상에서 원 형상에 위치한다고 판단한 것을 조건으로 해서 웨이퍼를 회전시켜서 처리하는 제조 공정에 불량이 생긴 것을 특정하여도 된다. 도 13에서는 기준 외의 피측정 트랜지스터(372)는 원형 영역(1300) 및 원형 영역(1302)의 2개의 원 상에 위치한다. 그래서, 특정부(150)는 웨이퍼를 회전시켜서 처리하는 제조 공정에 불량이 생긴 것을 특정한다. 이러한 제조 공정의 예로서는 웨이퍼를 회전시키면서 가열하는 열산화 공정 또는 어닐 공정, 웨이퍼를 회전시키면서 박막을 형성하는 CVD 공정 또는 스핀 코트 공정, 웨이퍼를 회전시키면서 연마하는 CMP 공정 등을 들 수 있다.
또한, 제품 수율 관리에서 특정부(150)는 기준 외의 피측정 트랜지스터가 웨이퍼(500) 상에서 원 형상에 위치한다고 판단한 것을 조건으로 해서 기준 외의 피측정 트랜지스터(314) 및/또는 피측정 트랜지스터(372)가 위치하는 원을 적어도 일부에 포함하는 전자 디바이스(510)(도면 중의 전자 디바이스(510)의 오른쪽 위에 ×를 표시한 것)를 불량 디바이스로서 특정하여도 된다.
이상과 같이, 복수의 전자 디바이스(510) 및 복수의 테스트 회로(300)를 형성한 웨이퍼(500)의 경우, 특정부(150)는 테스트 회로(300) 상의 피측정 트랜지스터에 대해서는 기준을 만족하는 지의 여부를 판단할 수 있지만, 전자 디바이스(510) 상의 트랜지스터에 대해서는 기준을 만족하는 지의 여부를 판단할 수 없 다. 그래서, 특정부(150)는 각 테스트 회로(300) 상에서의 기준 외의 피측정 트랜지스터의 분포인 원형 영역(1300a) 및 원형 영역(1302a)(실선 부분)에 기초하여 트랜지스터를 형성한 경우에 기준을 만족하지 않을 가능성이 있는 원형 영역(1300b) 및 원형 영역(1302b)(파선 부분)을 산출해도 된다. 각 테스트 회로(300)는 다수의 피측정 트랜지스터를 2차원 매트릭스 상에 배열한 구성을 가지므로, 원형 영역(1300a) 및 원형 영역(1302a)의 형상에 근거해서 원형 영역(1300b) 및 원형 영역(1302b)을 보간할 수 있다.
또한, 특정부(150)는 기준 외의 피측정 트랜지스터 가운데 전기적 특성이 미리 정한 범위 내인 피측정 트랜지스터만의 분포에 기초하여 불량이 생긴 제조 공정 또는 불량 디바이스를 특정해도 된다. 예를 들면, 특정부(150)는 측정부(145)에 의해 측정된 역치 전압이 미리 정해진 기준 상한치를 넘는 피측정 트랜지스터 또는 기준 하한치 미만의 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 불량이 생긴 제조 공정 또는 불량 디바이스를 특정하여도 된다.
여기서, 열처리에서 온도가 목표치보다 높아서 nMOS 트랜지스터에 기준치보다 큰 플라즈마 손상이 발생한 경우, 리소그래피 공정에서 게이트 단자의 노광량이 목표치보다 커지며 게이트 길이가 작아진 경우 등에는 역치 전압은 작아진다. 한편, pMOS 트랜지스터에 기준치보다 큰 플라즈마 손상이 발생한 경우 등에는 역치 전압은 커진다. 따라서, 특정부(150)는 예를 들면 역치 전압이 기준 하한치 미만의 피측정 트랜지스터가 원 형상에 분포하고 있을 경우에는 웨이퍼를 회전시키는 열처리 공정, CVD 공정, 스핀 코트 공정, CMP 공정 등 가운데 역치 전압이 저하될 수 있는 열처리 공정에 불량이 생긴 것을 특정하여도 된다.
또한, 특정부(150)는 양품의 피측정 트랜지스터가 만족해야 할 전기적 특성의 범위를 미리 정해진 기준으로서 이용하여도 된다. 그 대안으로서, 특정부(150)는 각 피측정 트랜지스터의 전기적 특성의 평균치로부터 미리 정한 편차 이상 벗어난 전기적 특성을 당해 기준으로서 이용해도 된다. 이 편차는 목표로 하는 제조 품질에서 허용되는 피측정 트랜지스터의 전기적 특성의 불균일의 크기에 의해 규정되어도 된다.
도 14는 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제2 예를 나타낸다. 본 예에서는 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 피측정 트랜지스터가 웨이퍼(500) 상에서 십자 형상에 위치한다. 특정부(150)는 기준 외의 피측정 트랜지스터가 웨이퍼(500) 상에서 십자 형상에 위치한다고 판단한 것을 조건으로 해서 자기장을 이용해서 발생한 플라즈마를 이용하는 제조 공정에서 플라즈마 손상에 의해 불량이 생긴 것을 특정해도 된다. 또한, 제품 수율 관리에서는 특정부(150)는 기준 외의 피측정 트랜지스터가 웨이퍼(500) 상에서 십자 형상에 위치한다고 판단한 것을 조건으로 해서 당해 십자 형상을 적어도 일부에 포함하는 전자 디바이스(510)를 불량 디바이스로서 특정해도 된다.
또한, 피측정 트랜지스터를 형성한 경우에 기준을 만족하지 않을 가능성이 있는 영역을 보간 하는 방법 및 기준 외의 피측정 트랜지스터 가운데 전기적 특성이 미리 정한 범위 내인 피측정 트랜지스터만의 분포에 기초하는 특정 방법 등에 대해서는 도 13과 같기 때문에 설명을 생략한다.
도 15는 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제3 예를 나타낸다. 본 예에서는 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 피측정 트랜지스터가 웨이퍼(500) 상에서 각 노광 영역(1500)의 동일 장소에 위치한다. 특정부(150)는 기준 외의 피측정 트랜지스터가 각 노광 영역(1500)의 동일 장소에 위치한다고 판단한 것을 조건으로 해서 노광 장치를 이용하는 제조 공정에 불량이 생긴 것을 특정하여도 된다. 또한, 제품 수율 관리에서는 특정부(150)는 당해 노광 패턴에 의해 노광된 영역을 포함하는 전자 디바이스(510)를 불량 디바이스로서 특정해도 된다.
또한, 피측정 트랜지스터를 형성한 경우에 기준을 만족하지 않을 가능성이 있는 영역을 보간하는 방법 및 기준 외의 피측정 트랜지스터 가운데 전기적 특성이 미리 정한 범위 내인 피측정 트랜지스터만의 분포에 기초하는 특정 방법에 대해서는 도 13과 같기 때문에 설명을 생략한다.
도 16은 기준을 만족하지 않는 피측정 트랜지스터의 분포의 제4 예를 나타낸다. 본 예에서는 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 피측정 트랜지스터가 웨이퍼(500) 상에서 띠 형상에 위치한다. 특정부(150)는 기준 외의 피측정 트랜지스터가 웨이퍼(500) 상에서 띠 형상에 위치한다고 판단한 것을 조건으로 해서 웨트 처리를 이용하는 제조 공정에서 약액이 웨이퍼(500) 상을 흐른 채 잔류함으로써 불량이 생긴 것을 특정하여도 된다. 이러한 제조 공정의 예로서는 웨트 세정 공정, 에칭 공정 등을 들 수 있다.
또한, 피측정 트랜지스터를 형성한 경우에 기준을 만족하지 않을 가능성이 있는 영역을 보간하는 방법 및 기준 외의 피측정 트랜지스터 가운데 전기적 특성이 미리 정한 범위 내인 피측정 트랜지스터만의 분포에 기초하는 특정 방법에 대해서는 도 13과 같기 때문에 설명을 생략한다.
이상에 더하여, 특정부(150)는 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 피측정 트랜지스터가 웨이퍼(500) 상에서 연마되는 패턴 면적의 비율이 상한치보다 큰 영역 또는 하한치보다 작은 영역에 위치한다고 판단한 것을 조건으로 해서 CMP를 수행하는 제조 공정을 불량이 생긴 제조 공정으로서 특정해도 된다. 연마되는 패턴 면적의 비율이 클 경우에는 연마가 늦어지는 경향이 있어서 불필요한 패턴이 잔류할 가능성이 높으며, 연마되는 패턴 면적의 비율이 작을 경우에는 연마가 지나치게 이루어지는 경향이 있어서 필요한 패턴까지 연마해버릴 가능성이 높기 때문이다.
이상에 나타낸 제조 시스템(10)에 의하면, 전기적 특성이 기준 외인 피측정 트랜지스터의 웨이퍼 상에서의 분포에 기초하여 불량이 생긴 제조 공정 또는 불량 디바이스를 특정할 수 있다. 더욱이, 전기적 특성이 소정의 범위 내인 피측정 트랜지스터에 착안한 웨이퍼 상에서의 분포에 기초하여 불량이 생긴 제조 공정을 더 좁힐 수 있다.
도 17은 본 실시 형태에 관한 컴퓨터(1900)의 하드웨어 구성의 일례를 도시한다. 본 실시 형태에 관한 컴퓨터(1900)는 호스트 컨트롤러(2082)에 의해 서로 접속되는 CPU(2000), RAM(2020), 그래픽 컨트롤러(2075), 및 표시 장치(2080)를 포함하는 CPU 주변부, 입출력 컨트롤러(2084)에 의해 호스트 컨트롤러(2082)에 접속 되는 통신 인터페이스(2030), 하드디스크 드라이브(2040), 및 CD-ROM 드라이브(2060)를 포함하는 입출력부, 및 입출력 컨트롤러(2084)에 접속되는 ROM(2010), 플렉시블 디스크 드라이브(2050), 및 입출력 칩(2070)을 포함하는 레거시 입출력부를 포함한다.
호스트 컨트롤러(2082)는 RAM(2020)과 높은 전송률로 RAM(2020)을 액세스하는 CPU(2000) 및 그래픽 컨트롤러(2075)를 접속한다. CPU(2000)는 ROM(2010) 및 RAM(2020)에 저장된 프로그램에 근거해서 동작하여 각 부의 제어를 수행한다. 그래픽 컨트롤러(2075)는 CPU(2000) 등이 RAM(2020) 내에 설치한 프레임 버퍼 상에 생성하는 화상 데이타를 취득하여 표시 장치(2080) 상에 표시시킨다. 그 대안으로서, 그래픽 컨트롤러(2075)는 CPU(2000) 등이 생성하는 화상 데이타를 저장하는 프레임 버퍼를 내부에 포함해도 된다.
입출력 컨트롤러(2084)는 호스트 컨트롤러(2082)와 비교적 고속의 입출력 장치인 통신 인터페이스(2030), 하드디스크 드라이브(2040), CD-ROM 드라이브(2060)를 접속한다. 통신 인터페이스(2030)는 네트워크를 통해서 다른 장치와 통신한다. 여기서, 통신 인터페이스(2030)는 네트워크를 통하여 제조 라인(100) 내의 하나 또는 복수의 제조 장치(105), 측정부(145), 선별부(165), 및/또는 폐기부(170)와 통신해도 된다. 하드디스크 드라이브(2040)는 컴퓨터(1900) 내의 CPU(2000)가 사용하는 프로그램 및 데이타를 저장한다. CD-ROM 드라이브(2060)는 CD-ROM(2095)으로부터 프로그램 또는 데이타를 읽어내어 RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공한다.
또한, 입출력 컨트롤러(2084)에는 ROM(2010), 그리고 플렉시블 디스크 드라이브(2050) 및 입출력 칩(2070)의 비교적 저속의 입출력 장치가 접속된다. ROM(2010)은 컴퓨터(1900)가 기동시에 실행하는 부트 프로그램이나 컴퓨터(1900)의 하드웨어에 의존하는 프로그램 등을 저장한다. 플렉시블 디스크 드라이브(2050)는 플렉시블 디스크(2090)로부터 프로그램 또는 데이타를 읽어내어 RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공한다. 입출력 칩(2070)은 플렉시블 디스크 드라이브(2050)나, 예를 들면 병렬 포트, 직렬 포트, 키보드 포트, 마우스 포트 등을 통해서 각종의 입출력 장치를 접속한다.
RAM(2020)을 통해서 하드디스크 드라이브(2040)에 제공되는 프로그램은 플렉시블 디스크(2090), CD-ROM(2095) 또는 IC 카드 등의 기록 매체에 저장되어서 이용자에 의해 제공된다. 프로그램은 기록 매체로부터 판독되고, RAM(2020)을 통해서 컴퓨터(1900) 내의 하드디스크 드라이브(2040)에 인스톨되어 CPU(2000)에서 실행된다.
컴퓨터(1900)에 인스톨되어 컴퓨터(1900)를 관리 장치(142)로서 기능시키는 프로그램은 제조 제어 모듈, 특정 모듈, 그리고 설정 변경 모듈을 갖는 조건 변경 모듈을 포함한다. 이들 프로그램 또는 모듈은 CPU(2000) 등에 작용하여 컴퓨터(1900)를 제조 제어부(140), 특정부(150), 그리고 설정 변경부(160)를 갖는 조건 변경부(155)로서 각각 기능시킨다.
이상에 나타낸 프로그램 또는 모듈은 외부의 기억 매체에 저장되어도 된다. 기억 매체로서는 플렉시블 디스크(2090), CD-ROM(2095) 외에, DVD나 CD 등의 광학 기록 매체, MO 등의 광자기 기록 매체, 테이프 매체, IC 카드 등의 반도체 메모리 등을 이용할 수 있다. 또한, 전용 통신 네트워크나 인터넷에 접속된 서버 시스템에 설치한 하드 디스크 또는 RAM 등의 기억장치를 기록 매체로서 사용하고 네트워크를 통해서 프로그램을 컴퓨터(1900)에 제공해도 된다.
이상, 본 발명을 실시 형태를 이용해서 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에 다양한 변경 또는 개량을 추가할 수 있다는 것이 당업자에게 명확하다. 이와 같은 변경 또는 개량을 추가한 형태도 본 발명의 기술적 범위에 포함될 수 있다는 것이 청구의 범위의 기재로부터 명확하다.
본 발명에 따르면, 제조 라인에 의한 제조 품질의 관리 또는 제조된 전자 디바이스의 제품 수율의 관리를 효율적으로 수행할 수 있으며 전자 디바이스의 제조 효율을 높일 수 있다.

Claims (21)

  1. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 라인에 의한 제조 품질을 관리하는 관리 방법에 있어서,
    복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 단계,
    상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정 단계, 및
    상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정 단계
    를 포함하는 관리 방법.
  2. 제1항에 있어서,
    상기 제조 단계는 2차원 매트릭스 형상으로 배열되며 각각이 상기 피측정 트랜지스터를 포함하는 복수의 피측정 회로 및 지정된 하나의 상기 피측정 회로의 출력 신호를 상기 복수의 피측정 회로에 공통적으로 설치된 출력 신호선에 출력시키는 선택부를 포함하는 상기 테스트 회로를 가지는 상기 웨이퍼를 상기 제조 라인에 의해 제조시키며,
    상기 측정 단계는,
    상기 선택부에 의해 상기 복수의 피측정 회로를 순차 선택하게 하는 트랜지스터 선택 단계, 및
    선택된 상기 피측정 회로가 상기 출력 신호선에 출력하는 상기 출력 신호에 기초하여 각각의 상기 피측정 회로에 포함되는 상기 피측정 트랜지스터의 전기적 특성을 측정하는 출력 측정 단계
    를 포함하는 관리 방법.
  3. 제2항에 있어서,
    각각의 상기 피측정 회로는,
    지정된 게이트 전압을 상기 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부,
    외부에서 입력되는 기준 전압을 상기 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 한 쪽의 기준 전압측 단자에 공급하는 기준 전압 입력부, 및
    외부에서 선택 신호가 입력된 것을 조건으로 해서 상기 피측정 트랜지스터의 드레인 단자 및 소스 단자 가운데 상기 기준 전압측 단자 이외의 단자의 단자 전압을 상기 출력 신호로서 출력하는 단자 전압 출력부
    를 포함하며,
    상기 선택부는,
    2차원 매트릭스 형상으로 배열된 상기 복수의 피측정 회로 가운데 지정된 행에 대응하는 상기 피측정 회로에 상기 선택 신호를 출력하는 행 선택부, 및
    상기 선택 신호가 입력된 상기 피측정 회로 가운데 지정된 열에 대응하는 상기 피측정 회로의 단자 전압을 선택해서 상기 출력 신호선에 출력시키는 열 선택부
    를 포함하며,
    상기 테스트 회로는 상기 복수의 피측정 회로의 각 열에 대응해서 설치되며 상기 행 선택부에 의해 상기 선택 신호가 입력된 상기 피측정 회로에 지정된 소스 드레인간 전류를 흐르게 하는 복수의 전류원을 더 포함하며,
    상기 출력 측정 단계는 각각의 상기 피측정 트랜지스터의 상기 전기적 특성으로서 상기 단자 전압을 측정하는 관리 방법.
  4. 제3항에 있어서,
    상기 측정 단계는 각각의 상기 피측정 트랜지스터에 대해서 상기 기준 전압 및 상기 단자 전압에 기초하여 당해 피측정 트랜지스터의 역치 전압을 상기 전기적 특성으로서 측정하는 관리 방법.
  5. 제2항에 있어서,
    각각의 상기 피측정 회로는,
    지정된 게이트 전압을 상기 피측정 트랜지스터의 게이트 단자에 인가하는 게이트 전압 제어부,
    상기 피측정 트랜지스터의 소스 단자 및 드레인 단자에 전압을 인가하고 당해 피측정 트랜지스터의 게이트 절연막에 인가되는 전압을 실질적으로 일정하게 제 어하는 전압 인가부,
    상기 피측정 트랜지스터의 상기 게이트 단자로부터 상기 소스 단자 및 상기 드레인 단자에 흐르는 게이트 리크 전류를 축적하는 캐패시터, 및
    외부에서 선택 신호가 입력된 것을 조건으로 해서 상기 캐패시터에서의 상기 소스 단자 및 상기 드레인 단자측의 단부의 캐패시터 전압을 상기 출력 신호로서 출력하는 캐패시터 전압 출력부
    를 포함하며,
    상기 출력 측정 단계는 각각의 상기 피측정 트랜지스터의 전기적 특성으로서 상기 캐패시터 전압을 측정하는 관리 방법.
  6. 제1항에 있어서,
    상기 제조 단계는,
    복수의 상기 전자 디바이스를 상기 웨이퍼 상에 격자 형상으로 형성하는 디바이스 형성 단계, 및
    상기 웨이퍼 상에서의 상기 전자 디바이스의 사이에 위치하는 복수의 영역의 각각에 복수의 상기 테스트 회로의 각각을 형성하는 테스트 회로 형성 단계
    를 포함하며,
    상기 특정 단계는 상기 복수의 테스트 회로에 포함되는, 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 불량이 생긴 상기 제조 공정을 특정하는 관리 방법.
  7. 제1항에 있어서,
    상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 원 형상에 위치한다고 판단한 것을 조건으로 해서 상기 웨이퍼를 회전시켜서 처리하는 상기 제조 공정에 불량이 생긴 것을 특정하는 관리 방법.
  8. 제1항에 있어서,
    상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 십자 형상에 위치한다고 판단한 것을 조건으로 해서 플라즈마를 이용하는 상기 제조 공정에 불량이 생긴 것을 특정하는 관리 방법.
  9. 제1항에 있어서,
    상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 각 노광 영역의 동일 장소에 위치한다고 판단한 것을 조건으로 해서 노광 장치를 이용하는 상기 제조 공정에 불량이 생긴 것을 특정하는 관리 방법.
  10. 제1항에 있어서,
    상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 띠 형상에 위치한다고 판단한 것을 조건으로 해서 웨트 처리를 이용하는 상기 제조 공정에 불량이 생긴 것을 특정하는 관리 방법.
  11. 제1항에 있어서,
    상기 특정 단계는 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 둘 이상의 상기 피측정 트랜지스터가 상기 웨이퍼 상에서 연마되는 패턴 면적의 비율이 상한치보다 큰 영역 또는 하한치보다 작은 영역에 위치한다고 판단한 것을 조건으로 해서 CMP(Chemical and Mechanical Polishing)를 수행하는 상기 제조 공정을 불량이 생긴 제조 공정으로서 특정하는 관리 방법.
  12. 제1항에 있어서,
    상기 측정 단계는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성으로서 당해 피측정 트랜지스터의 역치 전압을 측정하며,
    상기 특정 단계는 미리 정해진 기준 상한치를 넘는 상기 역치 전압을 갖는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 관리 방법.
  13. 제1항에 있어서,
    상기 측정 단계는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성으로서 당해 비용 측정 트랜지스터의 역치 전압을 측정하며,
    상기 특정 단계는 미리 정해진 기준 하한치 미만의 상기 역치 전압을 갖는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 관리 방법.
  14. 제1항에 기재한 관리 방법에 의해 제조 품질이 관리된 상기 제조 라인에 의해 상기 전자 디바이스를 제조하는 제조 방법.
  15. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 라인에 의한 제조 품질을 관리하는 관리 장치에 있어서,
    복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 제어부, 및
    상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한 결과를 수취하고 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부
    를 포함하는 관리 장치.
  16. 복수의 제조 공정에 대응하는 처리를 수행하는 복수의 제조 장치를 포함하는 제조 라인에 의해 전자 디바이스를 제조하는 제조 방법에 있어서,
    복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 단계,
    상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정 단계,
    상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정 단계, 및
    상기 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 상기 제조 장치의 처리 조건을 변경하는 조건 변경 단계
    를 포함하며,
    상기 제조 단계에서는 적어도 하나의 상기 제조 장치의 처리 조건이 변경된 것에 따라 처리 조건 변경 후의 상기 제조 라인에 의해 상기 전자 디바이스를 제조하는 제조 방법.
  17. 제16항에 있어서,
    상기 제조 단계는 상기 전자 디바이스를 포함하는 적어도 하나의 제품 웨이퍼와 상기 테스트 회로를 가지는 테스트 웨이퍼를 상기 제조 라인에 의해 교대로 제조시키며,
    불량이 생긴 상기 제조 공정이 특정된 것을 조건으로 해서 전회 상기 테스트 웨이퍼를 제조하고나서 상기 처리 조건을 변경할 때까지의 사이에 제조된 상기 적어도 하나의 제품 웨이퍼를 폐기하는 폐기 단계를 더 포함하는 제조 방법.
  18. 전자 디바이스를 제조하는 제조 방법에 있어서,
    각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로와 복수의 상기 전자 디바이스를 갖는 웨이퍼를 제조하는 제조 단계,
    각각의 상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정 단계,
    상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 전자 디바이스 가운데 불량이 생길 수 있는 불량 디바이스를 특정하는 특정 단계,
    상기 복수의 전자 디바이스 가운데 상기 불량 디바이스를 제외한 상기 전자 디바이스를 선별하는 선별 단계, 및
    상기 선별 단계에 의해 선별된 상기 전자 디바이스를 제품용으로 출력하는 제품 출력 단계
    를 포함하는 제조 방법.
  19. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 시스템에 있어서,
    상기 복수의 제조 공정에 대응하는 처리를 수행하는 복수의 제조 장치를 포함하며 상기 전자 디바이스를 제조하는 제조 라인,
    복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 제어부,
    상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정부,
    상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부, 및
    상기 불량이 생긴 제조 공정에 대응하는 처리를 수행하는 상기 제조 장치의 설정을 변경하는 설정 변경부
    를 포함하는 제조 시스템.
  20. 전자 디바이스를 제조하는 제조 시스템에 있어서,
    각각이 복수의 피측정 트랜지스터를 포함하는 복수의 테스트 회로와 복수의 상기 전자 디바이스를 갖는 웨이퍼를 제조하는 제조 라인,
    각각의 상기 테스트 회로에 포함되는 상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정하는 측정부,
    상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 전자 디바이스 가운데 불량이 생길 수 있는 불량 디바이스를 특정하는 특정부,
    상기 복수의 전자 디바이스 가운데 상기 불량 디바이스를 제외한 상기 전자 디바이스를 선별하는 선별부, 및
    상기 선별부에 의해 선별된 상기 전자 디바이스를 제품용으로 출력하는 제품 출력부
    를 포함하는 제조 시스템.
  21. 복수의 제조 공정에 의해 전자 디바이스를 제조하는 제조 라인에 의한 제조 품질을 관리하는 관리 장치용의 프로그램에 있어서,
    상기 관리 장치를,
    복수의 피측정 트랜지스터를 포함하는 테스트 회로를 가지는 웨이퍼를 상기 제조 라인에 의해 제조시키는 제조 제어부, 및
    상기 복수의 피측정 트랜지스터의 각각의 전기적 특성을 측정한 결과를 수취하고 상기 전기적 특성이 미리 정해진 기준을 만족하지 않는 상기 피측정 트랜지스터의 상기 웨이퍼 상에서의 분포에 기초하여 상기 복수의 제조 공정 가운데 불량이 생긴 제조 공정을 특정하는 특정부
    로서 기능시키는 프로그램.
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