JP2012015410A - 不良解析方法、不良解析装置 - Google Patents

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Abstract

【課題】半導体デバイスの異常の原因が複数の製造装置にある場合でも、異常の原因となった製造装置を効果的に推定できる不良解析方法を提供する。
【解決手段】本実施形態に係る不良解析方法は、複数の半導体ウェハとこれらの半導体ウェハを処理した複数の製造装置とを関連付けて記憶し、複数の半導体ウェハの検査結果を複数のウェハマップとして記憶し、複数のウェハマップを複数のグループに分類し、複数のグループの少なくとも2以上のグループからウェハマップを抽出し、該抽出したウェハマップを合成して合成ウェハマップを生成し、合成ウェハマップと、合成ウェハマップの元となったウェハマップを抽出したグループ以外のグループに属するウェハマップとを比較し、比較したウェハマップに対応する半導体ウェハを処理した製造装置を抽出し、半導体ウェハの不良原因となった製造装置を推定する。
【選択図】図3

Description

本発明の実施形態は、半導体デバイスの不良解析方法及び不良解析装置に関する。
半導体デバイスの歩留まりの向上には、検査装置により半導体デバイスの異常を早期に検出し、該異常の原因を解析した後に該当する製造装置にフィードバックすることが重要である。例えば、半導体デバイスの異常を引き起こした製造装置を特定するために、半導体デバイスのウェハ上の異常分布に応じて分類するものがある(例えば、特許文献1参照)。
特開2004−288743号公報
しかしながら、半導体デバイスは、数百〜数千もの製造工程を経て製造されるため、製造工程毎に半導体デバイスの異常を検査することは困難である。また、製造工程毎に半導体デバイスの異常を検査するとTAT(Turn Around Time)や製造コストが増加してしまう。このため、半導体デバイスの製造では、数工程〜数十工程毎に半導体デバイスの異常を検査しており、半導体デバイスの異常の原因が複数の製造装置にある場合、異常の原因を解析して半導体デバイスの異常を引き起こした製造装置を推定することが困難となる。
本発明の実施形態は、かかる従来の問題を解消するためになされたもので、半導体デバイスの異常の原因が複数の製造装置にある場合でも、異常の原因となった製造装置を効果的に推定できる不良解析方法及び不良解析装置を提供することを目的とする。
実施態様に係る不良解析方法は、複数の半導体ウェハとこれらの半導体ウェハを処理した複数の製造装置とを関連付けて記憶するステップと、複数の半導体ウェハの検査結果を複数のウェハマップとして記憶するステップと、複数のウェハマップ間の類似度に基づいて、複数のウェハマップを複数のグループに分類するステップと、複数のグループの少なくとも2以上のグループからウェハマップを抽出し、該抽出したウェハマップを合成して合成ウェハマップを生成するステップと、合成ウェハマップと、合成ウェハマップの元となったウェハマップを抽出したグループ以外のグループに属するウェハマップとを比較するステップと、比較結果に基づいて、比較したウェハマップに対応する半導体ウェハを処理した製造装置を抽出するステップと、抽出した製造装置に基づいて、半導体ウェハの不良原因となった製造装置を推定するステップと、を具備する。
実施態様に係る不良解析装置は、複数の半導体ウェハとこれらの半導体ウェハを処理した複数の製造装置とを関連付けて記憶する第1の記憶部と、複数の半導体ウェハの検査結果を複数のウェハマップとして記憶する第2の記憶部と、複数のウェハマップ間の類似度に基づいて、複数のウェハマップを複数のグループに分類する分類部と、複数のグループの少なくとも2以上のグループからウェハマップを抽出し、該抽出したウェハマップを合成して合成ウェハマップを生成する合成部と、合成ウェハマップと、合成ウェハマップの元となったウェハマップを抽出したグループ以外のグループに属するウェハマップとを比較する比較部と、比較結果に基づいて、比較したウェハマップに対応する半導体ウェハを処理した製造装置を抽出し、抽出した製造装置に基づいて、半導体ウェハの不良原因となった製造装置を推定する推定部と、を具備する。
第1の実施形態に係る不良解析システムの構成の一例を示した図である。 第1の実施形態に係る不良解析装置の構成の一例を示した図である。 第1の実施形態に係る不良解析装置の機能の一例を示した図である。 処理履歴DBに記憶されている処理シーケンスの一例を示した図である。 検査結果DBに記憶されている検査結果の一例を示した図である。 代表ウェハマップを示した図である。 合成ウェハマップ生成の一例を示した図である。 推定方法の一例を示した図である。 第1の実施形態に係る不良解析装置の動作の一例を示したフローチャートである。
以下、図面を参照して、本発明の実施形態を詳細に説明する。
(第1の実施形態)
図1は、第1の実施形態に係る不良解析システムの構成の一例を示した図である。この第1の実施形態では、不良解析システムを半導体デバイスの不良解析に適用した場合について説明するが、この不良解析システムは、半導体デバイスの不良解析だけでなく他の様々な不良解析(例えば、ナノデバイスの不良解析)にも適用できる。
以下、第1の実施形態に係る不良解析システムについて図1を参照して説明する。
第1の実施形態に係る不良解析システムは、不良解析装置1、複数の製造装置2a、2b、2c…(以下、製造装置2と称する)、複数の検査装置3a、3b、3c…(以下、検査装置3と称する)、および複数の端末4a、4b、4c…(以下、端末4と称する)を具備する。
不良解析装置1は、製造装置2、検査装置3および端末4と有線または無線のLAN(Local Area Network)等のネットワークにより接続され互いに情報(データ)を送受信する。通信の方式としては、例えば、SEMI(Semiconductor Equipment and Materials institute)で規定されるSECS(SEMI Equipment Communications Standard)やGEM300(Generic Equipment Model for 300mm wafer)等がある。
製造装置2は、ウェハ(ウェハ)を加工して半導体デバイスを製造する製造装置である。製造装置2としては、例えば、インプラント装置、洗浄装置、コーター、露光装置(ステッパー)、デベロッパー、PVD(Physical Vapor Deposition)装置、CVD(Chemical Vapor Deposition)装置、CMP(Chemical Mechanical Polishing)装置、ダイシング装置、ボンディング装置等がある。
インプラント装置は、ヒ素(As)やリン(P)をウェハへ打ち込む。洗浄装置は、ウェハに付着した金属や有機物を洗浄する。コーターは、ウェハにフォトレジストを塗布する。露光装置は、露光によりマスクパターンを塗布したレジストへ転写する。デベロッパーは、露光後のレジストを現像する。PVD装置およびCVD装置は、ウェハへ薄膜を形成する。CMP装置は、デバイス作成の過程でウェハに形成された凹凸を平坦化する。ダイシング装置は、ウェハ上に形成された半導体デバイスをチップ毎に切り分ける。ボンディング装置は、チップに形成されている電極をリードフレームの電極リードへ接続する。
なお、現在では、一つの半導体製造装置が複数の処理チャンバを備えたマルチチャンバ装置が主流となっている。この第1の実施形態においても、各製造装置2が複数の処理チャンバを備えているものとして該実施形態について説明する。
検査装置3は、ウェハ上に形成される半導体デバイスを検査する装置である。検査装置3では、半導体デバイスの配線等の寸法、パターンの位置合わせのずれ量、欠陥、電気特性等が、例えば、欠陥検査装置、膜厚測定装置、テスター等により検査される。欠陥検査装置は、ウェハ上に形成される半導体デバイスの欠陥を検出する。欠陥検査装置は、ウェハ上の所定の位置に形成された半導体デバイスを撮像し、この撮像した画像を良品の半導体デバイスのサンプル画像と比較して欠陥を検出する。膜厚測定装置は、PVD装置やCVDにより形成された薄膜の厚さを測定する。テスターは、ウェハ上に形成されたテストパターンに対して所定の信号を所定の順序で入力した際の出力が正しいかどうかを検査する。
なお、上記製造装置2および検査装置3は、半導体デバイスの製造に使用される装置の一例である。第1の実施形態に係る管理システムで使用される製造装置2および検査装置3は、上に例示した以外にも様々のものが含まれ、製造する半導体デバイスの機種により使用される製造装置2および検査装置3も異なる。
製造装置2は、処理したウェハの処理条件(例えば、ウェハ処理時における処理チャンバのガス圧、ガス流量、ヒータ温度等)をLotID(以下LIDと称する)、WaferID(以下、WIDと称する)、投入日時(タイムスタンプ)、機種名、装置ID、チャンバID等と共に不良解析装置1へ送信する。検査装置3は、ウェハ上に形成される半導体デバイスの検査結果(例えば、膜厚、寸法等)をLID、WID、投入日時、機種名等と共に不良解析装置1へ送信する。
不良解析装置1は、製造装置2及び検査装置3から送信されるデータを受信する。不良解析装置1は、受信したデータに基づき、半導体デバイスに異常が検出されたウェハを複数のグループに分けて分類すると共に、半導体デバイスの異常の原因となった製造装置及び処理チャンバを推定する。不良解析装置1の構成及び機能については、図2を参照して後述する。
端末4は、不良解析装置1が半導体デバイスの測定値が検査項目の目標値(スペック)から外れている場合や装置トラブル等の異常を検知した場合に、不良解析装置1から送信される異常情報を受信し、該受信した内容を表示する端末である。この異常情報には、不良解析装置1により分類されたウェハの分類結果及び半導体デバイスの異常の原因として推定された装置ID及びチャンバIDが含まれる。また、端末4からは、不良解析装置1に記憶されている製造装置2によるウェハの処理条件、検査装置3による検査結果、ウェハの分類結果及び推定結果等の情報を参照することができる。
図2は、第1の実施形態に係る不良解析装置の構成の一例を示した図である。不良解析装置1は、コンピュータ本体10と、コンピュータ本体10に接続されたモニタ20およびキーボードやマウス等の入力デバイス30とを具備する。
コンピュータ本体10は、CPU11、ROM12、RAM13、HDD14、ユーザI/F15、I/F16を具備する。CPU(Central Processing Unit)11は、不良解析装置1全体を制御する。ROM(Read Only Memory)12は、CPU11の動作コードを格納する。RAM(Random Access Memory)13は、CPU11の動作時に使用される作業領域である。HDD(Hard Disk Drive)14は、CPU11が動作するためのプログラムや検査装置3での半導体デバイスの検査結果等が記憶されている。ユーザI/F15は、入力デバイス30からの入力情報を受け付けるインターフェースである。I/F16は、製造装置2、検査装置3および端末4とデータの送受信を行うためのインターフェースである。
図3は、第1の実施形態に係る不良解析装置1の機能の一例を示した図である。
不良解析装置1は、処理履歴DB(Database)101、検査結果DB102、分類結果DB103、組合せDB104、推定結果DB105、送受信部106、分類部107、組合せ部108、比較部109、推定部110を具備する。
図4は、処理履歴DB101に記憶されている処理シーケンスの一例を示した図である。図4には、ウェハW1〜W7に対応する処理シーケンスを示した。処理履歴DB101には、ウェハの処理に使用された製造装置2の装置ID及びチャンバIDが、使用された順でウェハ毎に記憶されている。つまり処理履歴DB101に記憶されている処理シーケンスから、どのウェハがどの製造装置2のどの処理チャンバによって、どの順番で処理されたかを知ることができる。
例えば、ウェハW1の処理シーケンスは、A1、B2、C3、A1、C3の順となっていることから製造装置Aの処理チャンバ1、製造装置Bの処理チャンバ2、製造装置Cの処理チャンバ3、製造装置Aの処理チャンバ1、製造装置Cの処理チャンバ3の順で処理されたことがわかる。なお、各製造装置2には、装置IDとしてアルファベットが付与されており、各処理チャンバにはチャンバIDとして数字が付与されているものとする。
また、図4には図示していないが、処理履歴DB101には、各製造装置2の処理チャンバにおける処理条件がLID及びWIDに対応づけて記憶されている。例えば、製造装置2が、PVD装置であれば、各処理チャンバにおけるガス圧、ガス流量、ヒータ温度、ターゲットへの印加電圧、印加電流等が処理条件として記憶されている。
検査結果DB102には、検査装置3での半導体デバイスの検査結果、例えば、G/C(Gate/Contact)工程の検査結果、M1(1層目のメタル(例えば、Al、Cu)配線)工程の検査結果、電気特性検査工程の検査結果が記憶されている。各検査結果は、LID及びWIDに対応づけてウェハ毎に記憶されている。
G/C工程では、ゲートやコンタクト等の寸法、酸化膜や窒化膜等の膜厚、欠陥といった項目の検査結果の合否(OK/NG)およびリワークの有無等が検査結果として検査結果DB102に記憶される。
M1工程では、メタル配線等の寸法、メタル配線膜やメタル配線膜の下地メタル膜(例えば、Ti、Ta)等の膜厚、欠陥といった項目の検査結果の合否およびリワークの有無等が検査結果として検査結果DB102に記憶される。
電気特性検査工程では、傾向、Fuse、歩留まりといった項目の検査結果が検査結果DB102に記憶される。傾向は、不良チップがウェハ面内に存在する傾向であり、外周または内周等の偏り傾向が検査結果として記憶される。Fuseは、テスト工程で不良が存在したカラムが冗長回路の救済限界数を超えた場合、そのテスト工程が検査結果として記憶される。歩留まりは、最終的な製品試験(電気的な入力特性に対して、所望の出力特性が得られるかどうかといった動的特性の試験)に合格したチップ(半導体装置)数を検査したチップ数で割った値(%)である。
図5に、電気特性検査工程の検査結果(傾向)を反映したウェハマップをウェハW1〜W7毎に示した。図5では、各ウェハW1〜W7を複数の領域に分割して、各領域における不良チップの割合を色の濃淡(レベル1〜5の5段階)で示している。すなわち、領域の色が白いほど不良チップの割合が少なく(レベル1)、領域の色が黒いほど不良チップの割合が多い(レベル5)ことを示している。
分類結果DB103には、分類部106により複数のグループに分類されたウェハマップの分類結果が記憶されている。ウェハマップの分類方法については、分類部107の説明で後述する。
組合せDB104には、比較部109による比較の結果、類似していると判断されたウェハマップの組合せが対応づけて記憶されている。比較部109による比較方法及び具体的な記憶データは、比較部109の説明で後述する。
推定結果DB104には、推定部110により推定された製造装置2の装置ID及びチャンバIDがLID及びWIDに対応づけて記憶されている。推定方法については、推定部110の説明で後述する。
送受信部106は、製造装置2および検査装置3から送信されるウェハの処理条件や検査結果を受信する。送受信部106で受信された処理条件および検査結果は、それぞれ処理履歴DB101および検査結果DB102へ記憶される。また、送受信部106は、分類結果DB103に記憶されている分類結果や推定結果DB105に記憶されている半導体デバイスの異常の原因として推定された製造装置の装置ID及びチャンバIDを端末4へ送信する。
分類部107は、検査結果DB102に記憶されているウェハマップを類似度に基づいて分類し、分類したグループ毎に分類結果DB103へ記憶する。分類部107での分類には、種々の手法を用いることができる。例えば、各ウェハマップに固有の特性(例えば、各領域における不良チップの分布状態)に基づいて、ウェハマップを分類する統計分類(統計的識別とも言う)を用いることができる。
また、他の手法として、教師なし分類、つまり予め決めておいた所定の基準を用いずに分類する手法であるクラスタリングを用いてもよい。クラスタリングは、予め決めておいた所定の基準を用いることなくウェハマップを分類することができるので、未知のウェハマップをも分類できる利点がある。クラスタリングには、大きく分けて2つの手法、階層的クラスタリングと非階層的クラスタリングがある。階層的クラスタリングでは、似たもの同士を併合していくつかのグループにまとめて行く。また、非階層的クラスタリングでは、似たものが結果的に同じグループに入るように集合を分割する。
非階層的クラスタリングの代表的なものにk−means法がある。k−means法は、分類のアルゴリズムが単純であり現在広く用いられている手法である。具体的には、以下の手順で分類を行う。なお、説明に当たっては、データの数をn、クラスタ数をKとする。
1.各データXi(iは、1以上の整数)に対してランダムにクラスタを割り振る。
2.割り振ったデータをもとに各クラスタの中心Vj(jは、1以上の整数)を計算する(計算は通常割り当てられたデータの各要素の平均を使用する)。
3.各Xiと各Vjとの距離を求め、Xiを最も近い中心のクラスタに割り当て直す。
全てのXiのクラスタの割り当てが変化しなかった場合は処理を終了する。それ以外の場合は新しく割り振られたクラスタからVjを再計算して上記処理を繰り返す。
組合せ部108は、分類部107により分類されたグループ内のウェハマップの平均値やグループ内の中心値に最も近いウェハマップを、そのグループの代表ウェハマップとして抽出する。なお、組合せ部108は、ウェハマップにおける不良チップの分布に特徴の見られないもの、例えば、不良チップがほとんど存在せず、不良チップの分布に偏りが見られないもの等は除外して代表ウェハマップを抽出する。例えば、図5のウェハW7のウェハマップは、組合せ部108による代表ウェハマップの抽出からは除外される。
図6は、組合せ部108により抽出された代表ウェハマップを示した図である。この第1の実施形態では、図5に示したウェハW1〜W6が分類部107により3つのグループに分類され、ウェハW1,W4,W5のウェハマップが組合せ部108により各グループの代表ウェハマップとして抽出されたものとする。
次に、組合せ部108は、抽出した代表ウェハマップの組み合わせを生成する。組合せは、全ての代表ウェハマップについて行われ、例えば、7つの代表ウェハマップから2つを組み合わせる場合は、=21通りの組み合わせが生成される。また、7つの代表ウェハマップから3つを組み合わせる場合は、=35通りの組み合わせが生成される。
次に、組合せ部108は、生成した各組合せについて、対応する代表ウェハマップを合成した後、規格化して合成ウェハマップを生成する。図7は、組合せ部108による合成ウェハマップの生成の一例を示した図である。図7には、ウェハW1及びウェハW4の合成ウェハマップを生成した例、及びウェハW5のウェハマップを示している。
組合せ部108は、ウェハW1のウェハマップ及びウェハW4のウェハマップの各領域について、対応する領域毎に不良チップ数の和を求めて2で除算することで合成ウェハマップを生成する。図7に示したウェハマップから、ウェハW1とウェハW4の合成ウェハマップが、ウェハW5のウェハマップと非常に近いことが理解できる。
比較部109は、生成した合成ウェハマップと、合成ウェハマップを生成したグループの代表ウェハマップを除く各グループの代表ウェハマップ(以下、比較対象ウェハマップと称する)とを比較して類似度を算出する。類似度の算出は、種々の手法を用いることができる。例えば、分類部107で説明したクラスタリングを用いてもよい。クラスタリングには、ユークリッド距離、標準ユークリッド距離、ユークリッド平方距離、半平方ユークリッド距離、シティーブロック距離、マハラノビス距離、コサイン相間、ピアソンの積率相間、偏差パターン等を用いることができる。
比較部109は、比較の結果、類似していると判断した場合は、合成ウェハマップの元となったウェハマップと、比較対象ウェハマップとを対応づけて記憶する。例えば、図7に示すようにウェハW1とウェハW4との合成ウェハマップと、ウェハW5のウェハマップとが類似している場合、比較部109は、ウェハW5に、ウェハW1及びウェハW4を対応づけて組合せDB104に記憶する。
推定部110は、組合せDB104に記憶されている情報に基づいて、半導体デバイスの異常の原因となった製造装置2及び処理チャンバを推定する。推定部110は、組み合わせたウェハマップの元となったウェハのうち任意のウェハを処理した処理チャンバと、比較対象ウェハマップのウェハを処理した処理チャンバとに共通し、組み合わせたウェハマップの元となったウェハのうち任意のウェハを除くウェハを処理した処理チャンバとは異なる処理チャンバを、上記任意のウェハの不良原因となった製造装置の処理チャンバと推定する。
図8は、推定部110における推定方法の一例を示した図である。以下、図8を参照して、推定部110による推定方法を具体的に説明する。初めに、推定部110は、推定部110により類似であると判定された合成ウェハマップの元となるウェハW1とウェハW4、及びウェハW5の処理シーケンスを処理履歴DB101から抽出する。
以下に、各ウェハの処理シーケンスを示す。
W1:製造装置A1→製造装置B2→製造装置C3→製造装置A1→製造装置C3
W4:製造装置E2→製造装置C3→製造装置D4→製造装置A1→製造装置A1
W5:製造装置C3→製造装置B2→製造装置C3→製造装置A1→製造装置D4
次に、推定部110は、抽出した処理シーケンスに基づいてウェハW1及びW5で共通に使用されており、且つ、ウェハW4で使用されていない製造装置2及び処理チャンバを推定する。図8に示す例では、製造装置Aの処理チャンバ1、製造装置Bの処理チャンバ2及び製造装置Cの処理チャンバ3がウェハW1及びW5において共通で使用されており、且つ、製造装置Bの処理チャンバ2がウェハW4で使用されていないことから、推定部110は、製造装置Bの処理チャンバ2がウェハW1の異常の原因となったと推定する。
また、推定部110は、抽出した処理シーケンスに基づいてウェハW4及びW5で共通に使用されており、且つ、ウェハW1で使用されていない製造装置2の処理チャンバを推定する。図8に示す例では、製造装置Aの処理チャンバ1、製造装置Cの処理チャンバ3及び製造装置Dの処理チャンバ4がウェハW4及びW5において共通で使用されており、且つ、製造装置Dの処理チャンバ4がウェハW1で使用されていないことから、推定部110は、製造装置Dの処理チャンバ4がウェハW4の異常の原因となったと推定する。
なお、上述のように推定部110で、ウェハW1及びW5で共通に使用されており、且つ、ウェハW4で使用されていない製造装置2の処理チャンバを異常の原因となった製造装置2の処理チャンバであると推定するのは、ウェハ5が、ウェハ1及び4の合成ウェハと類似していることから、異常の原因となった製造装置2の処理チャンバは、ウェハ1及び4では、それぞれ異なり、ウェハ1及び5もしくはウェハ4及び5では共通に使用されていると推定できるためである。
なお、組合せ部108において、代表ウェハマップとして抽出されたウェハマップは、不良チップが存在する領域の傾向(例えば、ウェハの中心部又は周辺部に不良チップが多いといった傾向)から、不具合の原因となった製造装置2及び処理チャンバを特定できるようにも考えられる。しかしながら、図4に示したウェハW1,W4,W5の処理シーケンスを参照すると、ウェハW1,W4,W5で共通に使用されている製造装置2の処理チャンバが複数あることから、不良の原因となった製造装置2及び処理チャンバを特定するまでには至らない。
そこで、この第1の実施形態に係る不良解析装置1では、組合せ部108において、代表ウェハマップとして抽出されたウェハマップを組み合わせて合成ウェハマップを生成し、この合成ウェハマップとウェハマップとを比較することで、導体デバイスの異常の原因となった製造装置2及び処理チャンバを推定している。
図9は、第1の実施形態に係る不良解析装置の動作の一例を示したフローチャートである。以下では、図9を参照して、第1の実施形態に係る不良解析装置の動作について説明する。
分類部107は、検査結果DB102に記憶されているウェハマップを類似度に基づいて分類し、分類したグループ毎に分類結果DB103へ記憶する(ステップS101)。
組合せ部108は、分類部107により分類されたグループ内のウェハマップの平均値やグループ内の中心値に最も近いウェハマップを、そのグループの代表ウェハマップとして抽出する(ステップS102)。組合せ部108は、抽出した代表ウェハマップの組み合わせを生成し(ステップS103)、生成した各組合せについて、合成ウェハマップを生成する(ステップS104)。
比較部109は、生成した合成ウェハマップと比較対象ウェハマップとを比較して類似度を算出する(ステップS105)。比較部109は、比較の結果、類似していると判断した場合は、合成ウェハマップの元となったウェハと、比較対象ウェハマップのウェハとを対応づけて記憶する(ステップS106)。
推定部110は、組合せDB104に記憶されている情報に基づいて、半導体デバイスの異常の原因となった製造装置2及び処理チャンバを推定する(ステップS107)。
以上のように、第1の実施形態に係る不良解析装置1によれば、検査結果DB102に記憶されているウェハマップを類似度に基づいて分類した後、この分類したウェハマップを組み合わせて合成ウェハマップを生成して、ウェハマップを比較することで、導体デバイスの異常の原因となった製造装置2及び処理チャンバを推定するので、半導体デバイスの異常の原因が複数の製造装置や処理チャンバにある場合においても、異常の原因となった製造装置及び処理チャンバを効果的に推定することができる。
(その他の実施形態)
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。例えば、不良解析装置1に、検査結果DB102に記憶されているウェハマップのうち、不良チップが所定の割合を超えているもの(例えば、不良チップがレベル3以上の領域が存在するウェハマップ)を抽出する抽出部を具備し、この抽出部により抽出されたウェハマップを分類部107で分類するようにしてもよい。また、コンピュータ本体10に接続されたモニタ20およびキーボードやマウス等の入力デバイス30を使用して、抽出部における抽出条件をユーザが任意に変更できるように構成してもよい。
1…不良解析装置、2…製造装置、3…検査装置、4…端末、10…コンピュータ本体、11…CPU、12…ROM、13…RAM、14…HDD、15…ユーザI/F、16…I/F、20…モニタ、30…入力デバイス、101…処理履歴DB(第1の記憶部)、102…検査結果DB(第2の記憶部)、103…分類結果DB、104…組合せDB、105…推定結果DB、106…送受信部、107…分類部、108…組合せ部(合成部)、109…比較部、110…推定部。

Claims (5)

  1. 複数の半導体ウェハとこれらの半導体ウェハを処理した複数の製造装置とを関連付けて記憶するステップと、
    前記複数の半導体ウェハの検査結果を複数のウェハマップとして記憶するステップと、
    前記複数のウェハマップ間の類似度に基づいて、前記複数のウェハマップを複数のグループに分類するステップと、
    前記複数のグループの少なくとも2以上のグループからウェハマップを抽出し、該抽出したウェハマップを合成して合成ウェハマップを生成するステップと、
    前記合成ウェハマップと、前記合成ウェハマップの元となったウェハマップを抽出したグループ以外のグループに属するウェハマップとを比較するステップと、
    前記比較結果に基づいて、前記比較したウェハマップに対応する半導体ウェハを処理した製造装置を抽出するステップと、
    前記抽出した製造装置に基づいて、前記半導体ウェハの不良原因となった製造装置を推定するステップと、
    を具備することを特徴とする不良解析方法。
  2. 前記半導体ウェハの不良原因となった製造装置を推定するステップは、
    前記合成ウェハマップの元となったウェハマップのうちの任意のウェハマップに対応する半導体ウェハを処理した製造装置と、前記合成ウェハマップとの比較対象となったウェハマップに対応する半導体ウェハを処理した製造装置とに共通して使用され、前記合成ウェハマップの元となったウェハマップのうち前記任意のウェハマップ以外のウェハマップに対応する半導体ウェハを処理した製造装置とは異なる製造装置を、前記任意のウェハマップに対応する半導体ウェハの不良原因となった製造装置と推定することを特徴とする請求項1に記載の不良解析方法。
  3. 前記合成ウェハマップを生成するステップは、前記各グループに属するウェハマップから、それぞれ各グループを特徴づける複数の代表ウェハマップを抽出または作成し、前記複数の代表ウェハマップを合成して代表ウェハマップの組合せが異なる複数の合成ウェハマップを作成することを特徴とする請求項1又は請求項2に記載の不良解析方法。
  4. 前記合成ウェハマップと、前記合成ウェハマップの元となったウェハマップを抽出したグループ以外のグループに属するウェハマップとの比較は、比較対象となるウェハマップ同士の類似度に基づくことを特徴とする請求項1乃至請求項3のいずれか1項に記載の不良解析方法。
  5. 複数の半導体ウェハとこれらの半導体ウェハを処理した複数の製造装置とを関連付けて記憶する第1の記憶部と、
    前記複数の半導体ウェハの検査結果を複数のウェハマップとして記憶する第2の記憶部と、
    前記複数のウェハマップ間の類似度に基づいて、前記複数のウェハマップを複数のグループに分類する分類部と、
    前記複数のグループの少なくとも2以上のグループからウェハマップを抽出し、該抽出したウェハマップを合成して合成ウェハマップを生成する合成部と、
    前記合成ウェハマップと、前記合成ウェハマップの元となったウェハマップを抽出したグループ以外のグループに属するウェハマップとを比較する比較部と、
    前記比較結果に基づいて、前記比較したウェハマップに対応する半導体ウェハを処理した製造装置を抽出し、前記抽出した製造装置に基づいて、前記半導体ウェハの不良原因となった製造装置を推定する推定部と、
    を具備することを特徴とする不良解析装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190081843A (ko) * 2017-12-29 2019-07-09 주식회사 비스텔 웨이퍼 데이터를 처리하는 방법 및 장치
TWI754911B (zh) * 2020-03-31 2022-02-11 世界先進積體電路股份有限公司 一種判斷半導體製程異常原因之系統與方法
US11404331B2 (en) 2020-06-29 2022-08-02 Vanguard International Semiconductor Corporation System and method for determining cause of abnormality in semiconductor manufacturing processes

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190081843A (ko) * 2017-12-29 2019-07-09 주식회사 비스텔 웨이퍼 데이터를 처리하는 방법 및 장치
KR102070913B1 (ko) * 2017-12-29 2020-01-29 주식회사 비스텔 웨이퍼 데이터를 처리하는 방법 및 장치
TWI754911B (zh) * 2020-03-31 2022-02-11 世界先進積體電路股份有限公司 一種判斷半導體製程異常原因之系統與方法
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