JP2016058499A

JP2016058499A - 炭化珪素半導体装置の製造方法および炭化珪素半導体装置

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Publication number: JP2016058499A
Application number: JP2014182766A
Authority: JP
Inventors: 俵　武志; Takeshi Tawara; 武志俵; 敦之田中; Atsuyuki Tanaka
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2014-09-08
Filing date: 2014-09-08
Publication date: 2016-04-21
Anticipated expiration: 2034-09-08
Also published as: JP6347188B2

Abstract

【課題】Ｃ面ＳｉＣＭＯＳＦＥＴのチャネル表面の微小ピットの深さを低減し、ゲート酸化膜の寿命を延ばせること。
【解決手段】炭化珪素からなる半導体ウェハ１００のおもて面側に、ＭＯＳＦＥＴのチャネル層を形成するチャネル層形成工程と、チャネル層の表面にゲート酸化膜を形成するゲート酸化膜形成工程と、チャネル層形成工程の後、ゲート酸化膜形成工程の前に、半導体ウェハ１００上の微小ピット１０１の深さに対応して、所定厚さを有する犠牲酸化膜を形成することにより、半導体ウェハ１００上で所定深さ以上の微小ピット１０１の数を減らす。
【選択図】図１

Description

本発明は、シリコンよりもバンドギャップが広い単結晶炭化珪素を用いた炭化珪素半導体装置の製造方法および炭化珪素半導体装置に関する。

炭化珪素（以下ＳｉＣ）を材料に用いた半導体は、シリコン（以下Ｓｉ）の次世代の半導体素子として期待されている。ＳｉＣ半導体素子は、Ｓｉを材料に用いた従来の半導体素子と比較して、オン状態における素子の抵抗を数百分の１に低減できること、また、より高温（２００℃以上）の環境下で使用可能なこと等、様々な利点がある。これは、ＳｉＣのバンドギャップがＳｉに対して３倍程度大きく、絶縁破壊電界強度がＳｉより１桁近く大きいという材料自体の特性による。

ＳｉＣデバイスとしては、現在までに、ショットキーバリアダイオード（以下、ＳＢＤ）、プレーナー型縦型ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）が製品化されている。

このようなＳｉＣＭＯＳＦＥＴは、ゲート酸化膜／ＳｉＣ界面に問題があり、チャネル移動度が低く、素子抵抗が増大し、ＳｉＣの能力が十分引き出されていない。これに対し近年、酸化とＰＯＡ（ＰｏｓｔＯｘｉｄａｔｉｏｎＡｎｎｅａｌ）手法の改善やチャネル結晶面方位にＳｉＣ半導体のＣ面（ＳｉＣの（０００−１）面）を選択することにより、チャネル移動度を大幅に改善した、低素子抵抗のＳｉＣＭＯＳＦＥＴが提案されている（例えば、下記特許文献１参照。）。

特表２００４−５１１１０１号公報

しかしながら、ＳｉＣ半導体のＣ面をチャネルに用いたＣ面ＳｉＣＭＯＳＦＥＴにはまだ課題が多い。その一つが、酸化膜の寿命が短いことである。ＳｉＣは、結晶中に転位欠陥が多く、Ｃ面ではエピタキシャル成長の際に、その結晶欠陥を起点に表面に微小ピット（微小な窪み）が発生することがある。このような微小ピットは、ウェハ面内に数百個／ｃｍ²の密度で存在する。

この微小ピットの上にゲート酸化膜を形成した際には、平坦な面に比べて電界が集中するため、ゲート酸化膜の寿命を著しく縮めてしまう。このため、Ｃ面ＳｉＣＭＯＳＦＥＴにおいてゲート酸化膜の寿命を長寿命化できなかった。

この発明は、上述した従来技術による問題点を解消するため、Ｃ面ＳｉＣＭＯＳＦＥＴのチャネル表面の微小ピットの深さを低減し、ゲート酸化膜の寿命を延ばすことを目的とする。

上記目的を達成するため、本発明の炭化珪素半導体装置の製造方法は、炭化珪素よりなるＭＯＳＦＥＴの製造方法において、炭化珪素からなる半導体ウェハのおもて面側にＭＯＳＦＥＴのチャネル層を形成するチャネル層形成工程と、前記チャネル層の表面にゲート酸化膜を形成するゲート酸化膜形成工程と、前記チャネル層形成工程の後、前記ゲート酸化膜形成工程の前に、前記炭化珪素からなる半導体ウェハ上の微小ピットの深さに対応して、所定厚さを有する犠牲酸化膜を形成することにより、前記炭化珪素からなる半導体ウェハ上で所定深さ以上の微小ピットの数を減らしたことを特徴とする。

また、前記犠牲酸化膜は、１０ｎｍ以上１００ｎｍ以下の膜厚で形成したことを特徴とする。

また、前記チャネル層形成工程では、前記チャネル層としてエピタキシャル膜を成長させ形成し、前記チャネル層形成工程の後、前記ゲート酸化膜形成工程の前に、熱酸化により、前記チャネル層の表面に所定厚さの酸化膜を形成することを特徴とする。

また、酸化膜を形成することを繰り返して、前記犠牲酸化膜を所定の厚さに形成することを特徴とする。

また、本発明の炭化珪素半導体装置は、上記の製造方法により、直径２μｍ以下、深さ３ｎｍ以上の前記微小ピットが１個／ｃｍ²以下の密度で前記炭化珪素からなる半導体ウェハ平面上に存在することを特徴とする。

上記構成によれば、炭化珪素からなる半導体ウェハのＣ面上にＣ面ＳｉＣＭＯＳＦＥＴのチャネル層を形成した後、チャネル表面を酸化してゲート酸化膜を形成する前に、チャネル表面の犠牲酸化を十分厚く行うことで、微小ピットを低減することができるようになる。

本発明によれば、Ｃ面ＳｉＣＭＯＳＦＥＴのチャネル表面の微小ピットの深さを低減し、ゲート酸化膜の寿命を延ばすことができるようになる。

図１は、実施の形態にかかるＣ面ＳｉＣＭＯＳＦＥＴのチャネル表面の微小ピットの平面形状と深さを示す図である。図２は、実施の形態にかかる犠牲酸化膜厚と微小ピット深さとの関係を示す図表である。図３は、実施の形態にかかる犠牲酸化膜厚とゲート酸化膜の絶縁破壊注入電荷量の関係を示す図表である。

（実施の形態）
以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の製造方法および炭化珪素半導体装置の好適な実施の形態を詳細に説明する。なお、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数を表している。

この発明では、ＳｉＣ半導体のＣ面をチャネル表面とするＭＯＳＦＥＴ（以下、Ｃ面ＳｉＣＭＯＳＦＥＴとする）のチャネル表面の微小ピットの深さを低減し、ゲート酸化膜の寿命を延ばす方法を提案する。Ｃ面ＳｉＣＭＯＳＦＥＴは、例えば、ＳｉＣ半導体のＣ面上に平板状にＭＯＳゲート（金属−酸化膜−半導体からなる絶縁ゲート）構造を設けたプレーナゲート型ＭＯＳＦＥＴである。具体的には、ＳｉＣウェハのＣ面上にＣ面ＳｉＣＭＯＳＦＥＴのチャネル層を形成した後、ゲート酸化膜を形成する前にチャネル表面を酸化してチャネル表面の犠牲酸化を十分厚く行うことで、微小ピットを低減する。直径２μｍ以下、深さ３ｎｍ以上の微小ピットをウェハ平面上に１ｃｍ^-2／個以下の密度とすることができる。

ＳｉＣ半導体のＣ面の熱酸化の反応エネルギーは他の結晶面よりも低い（例えば、参考文献１：Ｎ．Ｇ．Ｗｒｉｇｈｔ，Ｃ．Ｍ．Ｊｏｈｎｓｏｎ，Ａ．Ｇ．Ｏ’Ｎｅｉｌｌ，“ＭｅｃｈａｎｉｓｔｉｃｍｏｄｅｌｆｏｒｏｘｉｄａｔｉｏｎｏｆＳｉＣ”，Ｍａｔｅｒ．Ｓｃｉ．Ｅｎｇ．，Ｂ６１−６２（１９９９），４６８−４７１参照。）。

このため、ＳｉＣ半導体のＣ面の酸化速度が速くなることが知られている。発明者らはこの現象を利用し、ＳｉＣ半導体のＣ面の犠牲酸化を行うことにより、ピット側面よりも平坦な面の方が速く酸化されて、結果的にピット深さを浅くできると予想した。そこでまず、微小ピットの平面形状および深さをＡＦＭ（ＡｔｏｍｉｃＦｏｒｃｅＭｉｃｒｏｓｃｏｐｅ：原子間力顕微鏡）により調べた。

図１は、実施の形態にかかるＣ面ＳｉＣＭＯＳＦＥＴのチャネル表面の微小ピットの平面形状と深さを示す図である。（ａ）は平面図であり縦横１マスが５μｍ、（ｂ）は（ａ）のＡ−Ａ線部分の深さプロファイル（分布）であり、横軸が幅（Ａ−Ａ線の長さ）、縦軸が深さである。この図１に示すように、半導体ウェハ１００上の微小ピット１０１は、（ａ）に示すように、直径１．５μｍ程度であり、深さは（ｂ）に示すように、頂部−底部（ＰｅａｋｔｏＶａｌｌｅｙ）で４ｎｍ程度であることが分かった。

次に、犠牲酸化を酸化膜厚５ｎｍになる時間だけ行い、微小ピットの深さを測定した。これを繰り返して、累積の犠牲酸化膜厚と微小ピットの深さ変化を調べた結果を図２に示す。

図２は、実施の形態にかかる犠牲酸化膜厚と微小ピット深さとの関係を示す図表である。この結果より、犠牲酸化膜厚を増やすに従って、ピット深さが低減し、微小ピット深さの３倍（１５μｍ）以上の厚みを犠牲酸化により除去すると微小ピットの深さがほぼ平坦になっていることが分かった。

しかしながら、犠牲酸化膜厚を過度に増やすと、酸化時間が延びるだけでなく、増やした犠牲酸化膜厚に対応してチャネル層の厚さが薄くなるため、余計に厚く下地のチャネル層を形成しなくてはならず、スループットが低下してしまう。このため、１００ｎｍを超えて犠牲酸化膜を形成するのは望ましくない。

なお、以下実施例ではチャネル層をエピタキシャル膜で形成する場合について述べているが、チャネル層をイオン注入により形成する場合においても、活性化アニールにより結晶性を回復させれば、ＳｉＣ半導体のＣ面の酸化速度についての原理は同じになり、同様の効果が得られる。

また、Ｃ面から＜１１−２０＞方向に０．１〜８°オフカットされたＳｉＣ基板（ＳｉＣウェハ）を用いた場合でも、熱酸化の反応エネルギーが急激に大きく変わらないため、微小ピットに対しては同様の効果が得られる。

φ３インチの４Ｈ−ＳｉＣ（０００−１）面４°ｏｆｆのｎ型基板上に、ドリフト層としてｎ^-型エピタキシャル膜を５μｍの厚さで積層しウェハを形成する。４Ｈ−ＳｉＣ（０００−１）面４°ｏｆｆとは、４Ｈ−ＳｉＣ（炭化珪素の四層周期六方晶）からなるウェハの主面が例えば＜１１−２０＞方向に４°程度のオフ角を有する（０００−１）面であることを意味する。このウェハの上に、成膜温度１７００℃、成膜圧力１０ｋＰａ、Ｃ／Ｓｉ比１．２（ＳｉＨ₄流量５０ｓｃｃｍ、Ｃ₃Ｈ₈流量２０ｓｃｃｍ）、キャリアＨ₂ガス流量１００ｓｌｍ、ドーパントとしてＴＭＡ（トリメチルアルミニウム）を０．０５ｓｃｃｍ流し、チャネル層としてｐ型エピタキシャル膜を０．５μｍ成長させた。この後、耐圧構造、ソース領域、素子分離領域を形成した後、ゲート酸化膜形成前に、１１００℃でドライ熱酸化を行った。その際、犠牲酸化膜厚を所定の厚さ（５〜２０ｎｍまでの間で５，１０，１５，２０ｎｍ）として形成し、その後、５％希フッ酸により、犠牲酸化膜を除去した。その後、ゲート電極、ゲート酸化膜、層間絶縁膜、ソース電極、ドレイン電極を作製して素子（ＭＯＳＦＥＴ）を完成させ、チップサイズ１０ｍｍ²の素子について、ゲート酸化膜の寿命評価（定電流ＴＤＤＢ（ＴｉｍｅＤｅｐｅｎｄｅｎｔＤｉｅｌｅｃｔｒｉｃＢｒｅａｋｄｏｗｎ）試験）を行った。この際、エピタキシャル基板表面は、直径２μｍ以下、深さ３ｎｍ以上の微小ピットがウェハ平面上に１ｃｍ^-2／個以下の密度で存在した。

図３は、実施の形態にかかる犠牲酸化膜厚とゲート酸化膜の絶縁破壊注入電荷量の関係を示す図表である。横軸は犠牲酸化膜厚さ、縦軸はゲート酸化膜の絶縁破壊注入電荷量Ｑ_bdである。ゲート酸化膜の寿命の指標として、ゲート酸化膜が破壊するまでの累積電荷量（Ｑ_bd）を累積故障率６３％で比較すると、犠牲酸化膜厚を従来の犠牲酸化膜厚（例えば、１０ｎｍ）の素子よりも厚くすると（例えば１０ｎｍ以上、１５ｎｍ、２０ｎｍ等）、Ｑ_bdが大きくなり、ゲート酸化膜寿命が延びる効果が確認された。

φ３インチの４Ｈ−ＳｉＣ（０００−１）面４°ｏｆｆのｎ型基板上に、ドリフト層としてｎ^-型エピタキシャル膜を５μｍの厚さで積層しウェハを形成する。このウェハの上に、成膜温度１７００℃、成膜圧力１０ｋＰａ、Ｃ／Ｓｉ比１．２（ＳｉＨ₄流量５０ｓｃｃｍ、Ｃ₃Ｈ₈流量２０ｓｃｃｍ）、キャリアＨ₂ガス流量１００ｓｌｍ、ドーパントとしてＴＭＡ（トリメチルアルミニウム）を０．０５ｓｃｃｍ流し、チャネル層としてｐ型エピタキシャル膜を０．５μｍ成長させた。この後、耐圧構造、ソース領域、素子分離領域を形成した後、ゲート酸化膜形成前に１１００℃でドライ熱酸化を酸化膜厚５μｍになるまで行い、続いて５％希フッ酸によりその酸化膜を除去した。これを繰り返し、累積の犠牲酸化膜厚が２０ｎｍになるまで行った。

この際、エピタキシャル基板表面は、直径２μｍ以下、深さ３ｎｍ以上の微小ピットがウェハ平面上に１ｃｍ^-2／個以下の密度で存在した。その後、ゲート電極、ゲート酸化膜、層間絶縁膜、ソース電極、ドレイン電極を作製して素子を完成させ、チップサイズ１０ｍｍ²の素子について、ゲート酸化膜の寿命評価（定電流ＴＤＤＢ試験）を行った。

そして、ゲート酸化膜の寿命の指標として、ゲート酸化膜が破壊するまでの累積電荷量（Ｑ_bd）を累積故障率６３％の地点で比較すると、実施例２においても実施例１の場合と同様の水準までＱ_bdが大きくなり、実施例２のように複数回に分けて犠牲酸化を行った場合でもゲート酸化膜寿命が延びる効果が確認された（図３参照）。

以上説明したように、この発明によれば、Ｃ面ＳｉＣＭＯＳＦＥＴのチャネル層を形成した後、ゲート酸化膜を形成する前に、犠牲酸化膜を十分厚く形成することで、微小ピットの深さを低減することができゲート酸化膜の寿命を延ばすことができるようになる。

以上のように、本発明は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用であり、特に、ワイドバンドギャップ半導体を高耐圧化した炭化珪素半導体装置に適している。

１００半導体ウェハ
１０１微小ピット

Claims

炭化珪素よりなるＭＯＳＦＥＴの製造方法において、炭化珪素からなる半導体ウェハのおもて面側にＭＯＳＦＥＴのチャネル層を形成するチャネル層形成工程と、前記チャネル層の表面にゲート酸化膜を形成するゲート酸化膜形成工程と、前記チャネル層形成工程の後、前記ゲート酸化膜形成工程の前に、前記炭化珪素からなる半導体ウェハ上の微小ピットの深さに対応して、所定厚さを有する犠牲酸化膜を形成することにより、前記炭化珪素からなる半導体ウェハ上で所定深さ以上の微小ピットの数を減らしたことを特徴とする炭化珪素半導体装置の製造方法。
前記犠牲酸化膜は、１０ｎｍ以上１００ｎｍ以下の膜厚で形成したことを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
前記チャネル層形成工程では、前記チャネル層としてエピタキシャル膜を成長させ形成し、
前記チャネル層形成工程の後、前記ゲート酸化膜形成工程の前に、熱酸化により、前記チャネル層の表面に所定厚さの酸化膜を形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
酸化膜を形成することを繰り返して、前記犠牲酸化膜を所定の厚さに形成することを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
請求項１〜４に記載の炭化珪素半導体装置の製造方法により、直径２μｍ以下、深さ３ｎｍ以上の前記微小ピットが１個／ｃｍ²以下の密度で前記炭化珪素からなる半導体ウェハ平面上に存在することを特徴とする炭化珪素半導体装置。