JP3979412B2 - シリコンエピタキシャルウェーハの製造方法 - Google Patents
シリコンエピタキシャルウェーハの製造方法 Download PDFInfo
- Publication number
- JP3979412B2 JP3979412B2 JP2004285369A JP2004285369A JP3979412B2 JP 3979412 B2 JP3979412 B2 JP 3979412B2 JP 2004285369 A JP2004285369 A JP 2004285369A JP 2004285369 A JP2004285369 A JP 2004285369A JP 3979412 B2 JP3979412 B2 JP 3979412B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon
- epitaxial wafer
- silicon epitaxial
- manufacturing
- main surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/02433—Crystal orientation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02367—Substrates
- H01L21/0237—Materials
- H01L21/02373—Group 14 semiconducting materials
- H01L21/02381—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Materials Engineering (AREA)
Description
主表面が{110}の単結晶基板を用いて製造したシリコンエピタキシャルウェーハは、その表面に、図6に示すような、周期的な帯状凹凸や面アレが発生する場合がある。
その表面粗さは、例えば原子間力顕微鏡AFMにて測定した際の粗さ(Rms)が0.2nm以上、P−V値が1.5nm以上になる場合がある。
このような凹凸や面アレが大きな場合は、高輝度集光燈下において目視観察を行うと、白あるいは茶色あるいは虹色といった色が付いて見えたり、あるいはくもって見えたりする。この面アレの原因は、例えば非特許文献1に記載されているような、Si(110)表面のファセット構造の形成が原因である可能性が高い。これらのファセット構造の形成による凹凸があまりにも大きくなると、例えば半導体デバイスを作製した際には特性不良を引き起こす可能性がある。
このため、このような表面の凹凸や面アレは低減する必要がある。
Yamamoto et al., J.Appl. Pyhs. Vol.75,No.5,1(1994)
このような凹凸や、面アレが大きな場合、高輝度集光燈下において目視観察を行うと、白色、茶色あるいは虹色といった色が付いて見えたり、くもって見える。
また、これに半導体デバイスを作製した際には特性不良を引き起こす可能性がある。このため、このような表面の凹凸や面アレは低減する必要がある。
この発明は、上記問題点に鑑みてなされたものであって、主表面が{110}であるシリコンエピタキシャルウェーハを製造するにあたって、表面凹凸を低減した高品位のシリコンエピタキシャルウェーハを製造する方法を提供することを目的としている。
表面ファセット構造が形成される温度領域である720℃〜690℃において、表面ファセット構造を形成させないためには、720℃以上の温度領域において表面のシリコン原子を移動(マイグレーション)できないように固定することが必要である。そのため、表面にシリコン単結晶以外を製膜することが有効である。
この膜としては、RTN(Rapid Thermal Nitridation)あるいはLPCVD法で形成される窒化膜、その他にはRTO(Rapid Thermal Oxidation)酸化膜あるいはオゾンパッシベーション膜等が適用可能である。
特にRTNによる窒化膜は、Na等のアルカリ金属あるいはH2Oの透過防止を目的としたパッシベーション膜、酸化やエッチング時のマスク材、さらにはキャパシタ容量膜としても適用可能である。これらの表面パッシベーション膜は、エピタキシャル成長チャンバー内あるいは別チャンバーへ搬送後に製膜実施される。酸化の場合は安全を考慮すると別チャンバー搬送後の実施が望ましい。
表面粗さを低減する目的においては、パッシベーション膜の厚さは1nm以下で十分である。このパッシベーション膜を後の工程にて使用する場合、その目的に合わせた膜厚に製膜される。
窒化膜では、他の膜よりも、特にRTNによる窒化膜は、Na等のアルカリ金属あるいはH2Oの透過防止を目的としたパッシベーション膜、酸化やエッチング時のマスク材、さらにはキャパシタ容量膜としても適用可能であるという利点がある。酸化膜は、他の膜に比較して製膜が低コストおよび容易であること、さらに膜除去が容易で有ること等のメリットを有する。
高さが1.9nmの単原子ステップ構造が規則正しく並んだ、表面粗さ(P−V値)の非常に小さな表面が、広い領域にわたって形成される。
3.0〜6.2°とした理由は、高さが1.9nmの単原子ステップ構造が規則正しく並んだ、表面粗さ(P−V値)の非常に小さな表面は、{110}面から〈110〉方向あるいは〈111〉方向へ4.6°傾いた面に形成される。従って4.6°±0°が理想ではあるが、若干の許容誤差および加工誤差等を考慮して4.6°±1.6°(→3.0〜6.2°)と定義した。
このアニールの実施により、単原子ステップ構造がより明確に規則正しく形成される。
この単原子ステップ構造((15,17,1)ファセット構造)の形成は、例えばJ. Appl. Phys. 75 (5), 1 March 1994等により報告されている。
ここで、この表面は、一般的にいう面アレが発生している分類のものであり、目視観察を行うと虹色のような色が見える状態である。しかしながら、表面原子レベルでは、非常に平坦なテラス面が規則正しく形成された領域が広範囲におよぶ粗さの小さな表面が形成可能である。
10秒未満では規則正しい単原子ステップ構造の形成がウェーハ全面におよび難く、部分的に面アレが改善できていない領域が残存する可能性が有る。好ましくは、1〜2分とする。
請求項3に記載した発明方法によれば、高さが1.9nmの単原子ステップ構造が規則正しく並んだ、表面粗さの非常に小さな表面が、広い領域にわたって形成される。また、アニールにより、単原子ステップ構造がより明確に規則正しく形成される。表面原子レベルでは、非常に平坦なテラス面が規則正しく形成された領域が広範囲におよぶ粗さの小さな表面が形成可能である。
図1は参考例に係る製造レシピを、図3、図4は、この発明に係るシリコンエピタキシャルウェーハの製造レシピ(温度条件)を記したものである。いずれの図にあっても縦軸は温度を、横軸は時間を示している。
エピタキシャル成長後の降温過程において、図1の製法では750〜650℃の温度領域を通常条件より急冷している。図2はこの図1の製造レシピにより作製したシリコンエピタキシャルウェーハの表面をAFMで測定した結果を示す模式図である。
図3は、720℃以上の温度においてウェーハ表面にパッシベーション膜を成長するレシピである。
そして、図4は、705℃±15℃でアニールするレシピを示している。
また、比較のため、これまでの一般的なシリコンエピタキシャルウェーハの製造レシピを図5に示す。図6は、図5の通常レシピにおいて反応炉から取り出されたエピタキシャルシリコンウェーハをAFM(原子間力顕微鏡)にて観察した結果を模式的に示している。
この従来のレシピによれば、上述したように、粗さ(Rms)は0.2nm以上、P−V値が1.5nm程度であり、図6中左上から右下にかけて約0.1μm間隔の周期的縞状凹凸が観察されている。
これにより、(110)表面に特徴的なファセット構造の形成される温度領域(720〜690℃)をより短時間で通過させることにより、ランダムなファセット構造の形成が低減され、表面凹凸の比較的小さなシリコンエピタキシャルウェーハが製造可能である。
パッシベーション膜成長により、ファセット構造が形成される温度領域で表面のシリコン原子が移動できないため、ファセットが形成されない。このため、非常に凹凸の小さな表面が形成可能である。
必要により、エピタキシャル成長後、洗浄、エッチング等により、このパッシベーション膜は除去される。
目視レベルではくもって見える表面状態ではあるが、原子レベルで見ると非常に平坦なファセット面をより広い面積で形成させるため、それに適したミスオリエンテーションアングルの基板(主表面と直交する{110}方向あるいは{111}方向へ4.6°±1.6°)を用い、ファセット構造の形成される温度領域をより長時間滞在させるため、故意にアニールすることを特徴としている。
この結果、表面は原子的に平坦なシリコンエピタキシャルウェーハが製造できる。
本参考例においては、初期酸素濃度 [Oi] =14×1017atoms/cm3(換算係数4.81×1017atoms/cm3、以下全て同様の換算係数を使用)のCZ法により引き上げられた単結晶から製造された直径200mmのシリコン(110)基板を用いた。
通常のエピタキシャル成長条件(図5)において成長させたウェーハ表面は図6のような周期的な凹凸形状が形成されており、Rmsが0.2nm以上、P−V値が1.5nm程度の表面が形成されている。
これに対し、同一仕様のウェーハを用いてエピタキシャル成長後の降温時にウェーハ表面温度が800℃まで下がった状態で、表面にArガスを吹き付け、800℃〜600℃の温度領域を500℃/分以下の急冷を行う図1の条件にてエピタキシャル成長させたウェーハ表面は、図2の様な表面状態であり、Rmsは0.15nm以下、P−V値は1.2nm以下であり、表面粗さが低減されていた。
なお、エピタキシャル膜厚は2.7μmである。
エピタキシャル成長条件は、図3のグラフを用い、エピタキシャル成長後850℃を下回らない範囲内で降温する間に隣接した別反応炉へ移送し、その炉内において850℃を保持した状態でNH3ガスを10秒間導入した後、窒素ガス置換を実施しながら降温プロセス条件を継続実施した。
約1nmの薄い窒化膜が形成されたエピタキシャルウェーハ表面は、図6のような周期構造は観察されなかった。
この場合、エピタキシャル膜厚は2.7μmである。
このウェーハはスライス時に主表面の結晶方位を[110]から[−110]方向へ4.6度の傾斜角度に、[1−12]方向へは0.05度未満の傾斜角度になるよう加工を行った。
図4の条件において、エピタキシャル成長後の降温過程にて、695℃にて2分間アニールした後、通常降温プロセスを継続実施した。
本条件にて作製したエピタキシャルウェーハ表面は、目視では表面が虹色に着色して見えるが、AFMにて観察したところ原子的には非常に平坦な規則的な表面が形成されている様子が確認された。
この場合、エピタキシャル膜厚は2.7μmである。
Claims (3)
- 主表面が{110}であるシリコンエピタキシャルウェーハを製造するにあたり、
この主表面にシリコンのエピタキシャル成長の後、そのシリコンをエピタキシャル成長させるために加熱した際のシリコンエピタキシャルウェーハの冷却過程における、720℃以上の温度において、その主表面にパッシベーション膜を成長させるシリコンエピタキシャルウェーハの製造方法。 - 上記パッシベーション膜は、窒化膜または酸化膜である請求項1に記載のシリコンエピタキシャルウェーハの製造方法。
- 主表面が{110}であるシリコンエピタキシャルウェーハを製造するにあたり、
シリコンをエピタキシャル成長させる単結晶基板として、主表面の{110}面からのミスオリエンテーションアングルが、この主表面と直交する〈110〉方向あるいは〈111〉方向へ3.0〜6.2°傾いたものを採用し、
上記エピタキシャル成長の後、そのシリコンをエピタキシャル成長させるために加熱した際のシリコンエピタキシャルウェーハの冷却過程において、690〜720℃の一定温度に10秒以上維持してアニールするシリコンエピタキシャルウェーハの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004285369A JP3979412B2 (ja) | 2004-09-29 | 2004-09-29 | シリコンエピタキシャルウェーハの製造方法 |
US11/235,091 US7709357B2 (en) | 2004-09-29 | 2005-09-27 | Silicon epitaxial wafer and method for manufacturing the same |
US11/907,572 US20080048300A1 (en) | 2004-09-29 | 2007-10-15 | Silicon epitaxial wafer and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004285369A JP3979412B2 (ja) | 2004-09-29 | 2004-09-29 | シリコンエピタキシャルウェーハの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006100596A JP2006100596A (ja) | 2006-04-13 |
JP3979412B2 true JP3979412B2 (ja) | 2007-09-19 |
Family
ID=36099768
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004285369A Active JP3979412B2 (ja) | 2004-09-29 | 2004-09-29 | シリコンエピタキシャルウェーハの製造方法 |
Country Status (2)
Country | Link |
---|---|
US (2) | US7709357B2 (ja) |
JP (1) | JP3979412B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5023900B2 (ja) * | 2006-09-05 | 2012-09-12 | 株式会社Sumco | エピタキシャルシリコンウェーハ |
JP5029234B2 (ja) * | 2006-09-06 | 2012-09-19 | 株式会社Sumco | エピタキシャルウェーハの製造方法 |
EP1973150A1 (en) * | 2007-03-20 | 2008-09-24 | S.O.I. Tec Silicon on Insulator Technologies S.A. | A (110) oriented silicon substrate and a bonded pair of substrates comprising said (110) oriented silicon substrate and corresponding methods of fabricating same |
US8183667B2 (en) | 2008-06-03 | 2012-05-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | Epitaxial growth of crystalline material |
WO2009150896A1 (ja) * | 2008-06-10 | 2009-12-17 | 株式会社Sumco | シリコンエピタキシャルウェーハ及びその製造方法 |
US7915067B2 (en) * | 2008-07-09 | 2011-03-29 | Eastman Kodak Company | Backside illuminated image sensor with reduced dark current |
JP5359991B2 (ja) | 2010-05-20 | 2013-12-04 | 信越半導体株式会社 | シリコンエピタキシャルウェーハ及びその製造方法 |
WO2012105055A1 (ja) | 2011-02-04 | 2012-08-09 | 株式会社日立製作所 | 光学フィルタリング方法とそのデバイスおよび基板上欠陥検査方法とその装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4349394A (en) * | 1979-12-06 | 1982-09-14 | Siemens Corporation | Method of making a zener diode utilizing gas-phase epitaxial deposition |
JPH04324621A (ja) | 1991-04-24 | 1992-11-13 | Oki Electric Ind Co Ltd | 半導体薄膜の形成方法 |
US6284384B1 (en) * | 1998-12-09 | 2001-09-04 | Memc Electronic Materials, Inc. | Epitaxial silicon wafer with intrinsic gettering |
JP3888416B2 (ja) | 2000-03-09 | 2007-03-07 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法及びシリコンエピタキシャルウェーハ |
JP2002110688A (ja) * | 2000-09-29 | 2002-04-12 | Canon Inc | Soiの熱処理方法及び製造方法 |
WO2003049189A1 (fr) * | 2001-12-04 | 2003-06-12 | Shin-Etsu Handotai Co.,Ltd. | Plaquette collee et procede permettant de produire cette plaquette collee |
JP3885692B2 (ja) * | 2002-08-28 | 2007-02-21 | 信越半導体株式会社 | シリコンエピタキシャルウェーハの製造方法 |
JP4190906B2 (ja) * | 2003-02-07 | 2008-12-03 | 信越半導体株式会社 | シリコン半導体基板及びその製造方法 |
US7041561B2 (en) * | 2004-03-31 | 2006-05-09 | Agere Systems Inc. | Enhanced substrate contact for a semiconductor device |
US7187059B2 (en) * | 2004-06-24 | 2007-03-06 | International Business Machines Corporation | Compressive SiGe <110> growth and structure of MOSFET devices |
-
2004
- 2004-09-29 JP JP2004285369A patent/JP3979412B2/ja active Active
-
2005
- 2005-09-27 US US11/235,091 patent/US7709357B2/en active Active
-
2007
- 2007-10-15 US US11/907,572 patent/US20080048300A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US20080048300A1 (en) | 2008-02-28 |
US20060068568A1 (en) | 2006-03-30 |
US7709357B2 (en) | 2010-05-04 |
JP2006100596A (ja) | 2006-04-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100710435B1 (ko) | 반도체소자 및 반도체소자의 제조 방법 | |
KR101119728B1 (ko) | 대면적, 균일한 저전위 밀도 GaN 기판 및 그 제조방법 | |
KR101369577B1 (ko) | SiC 에피택셜 웨이퍼 및 그 제조 방법 | |
TWI452186B (zh) | 使用一奈米結構模板製造單晶半導體材料之技術 | |
JP4537484B2 (ja) | 高品質化合物半導体材料を製造するためのナノ構造適応層及びhvpeを使用する成長法 | |
KR101727544B1 (ko) | 탄화 규소 반도체장치의 제조방법 | |
KR20100138879A (ko) | Al계 Ⅲ족 질화물 단결정층을 갖는 적층체의 제조 방법, 그 제법으로 제조되는 적층체, 그 적층체를 사용한 Al계 Ⅲ족 질화물 단결정 기판의 제조 방법, 및, 질화알루미늄 단결정 기판 | |
KR20020062225A (ko) | 단결정 SiC, SiC 반도체 소자 및 SiC 복합 재료및 그 제조 방법 | |
KR20020089194A (ko) | 에피택셜성장 질화물계 화합물반도체 결정기판구조형성방법 및 그 기판구조 | |
JPWO2006022282A1 (ja) | 炭化ケイ素単結晶ウェハ及びその製造方法 | |
JP2006321707A (ja) | 炭化ケイ素単結晶ウェハ及びその製造方法 | |
US7709357B2 (en) | Silicon epitaxial wafer and method for manufacturing the same | |
WO2008023756A1 (en) | Method for producing silicon carbide substrate and silicon carbide substrate | |
JP2013034007A (ja) | SiCエピタキシャルウェハ及びその製造方法 | |
US20220364267A1 (en) | Group iii nitride single crystal substrate and method for production thereof | |
JP2008222509A (ja) | SiCエピタキシャル膜付き単結晶基板の製造方法 | |
US20080038526A1 (en) | Silicon Epitaxial Wafer And Manufacturing Method Thereof | |
TW200423509A (en) | Nitride semiconductor device and method for manufacturing same | |
KR102201924B1 (ko) | 도펀트 활성화 기술을 이용한 전력반도체용 갈륨옥사이드 박막 제조 방법 | |
JPH09266212A (ja) | シリコンウエーハおよびその製造方法 | |
US20080166891A1 (en) | Heat treatment method for silicon wafer | |
JP2008182203A (ja) | シリコンウエハの熱処理方法 | |
JP3944958B2 (ja) | シリコンエピタキシャルウェーハとその製造方法 | |
JP5565012B2 (ja) | エピタキシャルウェーハの評価方法及びエピタキシャルウェーハの製造方法 | |
JPH09106949A (ja) | 化合物半導体基板及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070131 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070313 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070511 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070605 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070618 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3979412 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100706 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110706 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120706 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130706 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |