JPH113872A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH113872A JPH113872A JP15523997A JP15523997A JPH113872A JP H113872 A JPH113872 A JP H113872A JP 15523997 A JP15523997 A JP 15523997A JP 15523997 A JP15523997 A JP 15523997A JP H113872 A JPH113872 A JP H113872A
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Abstract
(57)【要約】 （修正有）
【課題】 ＭＯＳ型電界トランジスタにおいて、ゲート
電極とソース／ドレイン領域に低抵抗のシリサイド膜を
自己整合的に形成できる半導体装置の製造方法を提供す
ること。 【解決手段】 半導体基板上にゲート絶縁膜３となる絶
縁膜を有し、該絶縁膜上にゲート電極４が形成が形成さ
れ、該ゲート電極４とソース／ドレイン領域５に不純物
を導入された不純物含有基板を基板温度が高温である基
板上に金属膜を堆積し、該金属膜を堆積した基板の絶縁
膜上の未反応金属膜を選択的に除去し、次いで基板上の
シリサイド膜８１を高温で熱処理して半導体を製造する
方法において、該不純物含有基板を、水素ガスあるいは
水素プラズマ中で基板を熱処理する表面処理工程を含ま
せる。
電極とソース／ドレイン領域に低抵抗のシリサイド膜を
自己整合的に形成できる半導体装置の製造方法を提供す
ること。 【解決手段】 半導体基板上にゲート絶縁膜３となる絶
縁膜を有し、該絶縁膜上にゲート電極４が形成が形成さ
れ、該ゲート電極４とソース／ドレイン領域５に不純物
を導入された不純物含有基板を基板温度が高温である基
板上に金属膜を堆積し、該金属膜を堆積した基板の絶縁
膜上の未反応金属膜を選択的に除去し、次いで基板上の
シリサイド膜８１を高温で熱処理して半導体を製造する
方法において、該不純物含有基板を、水素ガスあるいは
水素プラズマ中で基板を熱処理する表面処理工程を含ま
せる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特にＭＯＳ型電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の製造方法に関する。
方法に関し、特にＭＯＳ型電界効果トランジスタ（ＭＯ
ＳＦＥＴ）の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴでは、ゲート電極や
ソース／ドレイン領域の低抵抗化法として、シリサイド
膜を基板上に形成する方法が用いられている。その製造
方法としては、第４図に示すように、まず、素子分離領
域２を形成したシリコン半導体基板１上に、ゲート酸化
膜３と多結晶シリコンゲート電極４を形成し（第４図
（ａ））、次に第４図（ｂ）に示すように、ゲート電極
とンース及びドレイン領域５、６にヒ素あるいはボロン
等の不純物をイオン注入し、活性化熱処理をする。次に
第４図（ｃ）に示すように、基板上に金属膜を堆積した
後、熱処理を実施して、シリコン上にシリサイド膜を形
成する。その後、絶縁膜上の金属膜を選択的にエッチン
グした後、再度、高温熱処理を実施し、シリサイド膜８
２を低抵抗化する。
ソース／ドレイン領域の低抵抗化法として、シリサイド
膜を基板上に形成する方法が用いられている。その製造
方法としては、第４図に示すように、まず、素子分離領
域２を形成したシリコン半導体基板１上に、ゲート酸化
膜３と多結晶シリコンゲート電極４を形成し（第４図
（ａ））、次に第４図（ｂ）に示すように、ゲート電極
とンース及びドレイン領域５、６にヒ素あるいはボロン
等の不純物をイオン注入し、活性化熱処理をする。次に
第４図（ｃ）に示すように、基板上に金属膜を堆積した
後、熱処理を実施して、シリコン上にシリサイド膜を形
成する。その後、絶縁膜上の金属膜を選択的にエッチン
グした後、再度、高温熱処理を実施し、シリサイド膜８
２を低抵抗化する。
【０００３】
【発明が解決しようとする課題】しかし、第１の問題点
は、例えば、１９９４・ＩＥＥＥ・Ｔｒａｎｓａｃｔｉ
ｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ第４１
巻、第１２号の２３０５〜２３１７頁に報告されている
ように、ＭＯＳＦＥＴの微細化に伴い、微細シリコン領
域上に形成するシリサイド膜の低抵抗化が困難となりつ
つあることである。
は、例えば、１９９４・ＩＥＥＥ・Ｔｒａｎｓａｃｔｉ
ｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ第４１
巻、第１２号の２３０５〜２３１７頁に報告されている
ように、ＭＯＳＦＥＴの微細化に伴い、微細シリコン領
域上に形成するシリサイド膜の低抵抗化が困難となりつ
つあることである。
【０００４】また、低抵抗シリサイド膜形成に重要であ
る要因としては、例えば、１９９４・国際固体素子・デ
バイス・コンファレンスのイクステンディド・アブスト
ラクトの６２２〜６２４頁に報告されているように、金
属膜を堆積する前のシリコン基板表面に高濃度酸素を含
有することがシリサイド化反応を阻害するためであり、
この第２の問題点は、このシリコン基板表面に高濃度の
酸素が残留しこの酸素は、金属膜堆積前の表面前処理法
や不純物ドーピング時のカバー酸化膜からの酸素のノッ
クオン等に起因する。
る要因としては、例えば、１９９４・国際固体素子・デ
バイス・コンファレンスのイクステンディド・アブスト
ラクトの６２２〜６２４頁に報告されているように、金
属膜を堆積する前のシリコン基板表面に高濃度酸素を含
有することがシリサイド化反応を阻害するためであり、
この第２の問題点は、このシリコン基板表面に高濃度の
酸素が残留しこの酸素は、金属膜堆積前の表面前処理法
や不純物ドーピング時のカバー酸化膜からの酸素のノッ
クオン等に起因する。
【０００５】従って、本発明の解決すべき課題は、微細
シリコン領域に低抵抗のシリサイド膜を形成したＭＯＳ
ＦＥＴを形成し、半導体装置の一層の性能向上特に高性
能化を実現することである。本発明は、これら上記の問
題点を解消しうる半導体、特にＭＯＳ型電界効果トラン
ジスタ構造を実現しうる製造方法を提供することを目的
とする。
シリコン領域に低抵抗のシリサイド膜を形成したＭＯＳ
ＦＥＴを形成し、半導体装置の一層の性能向上特に高性
能化を実現することである。本発明は、これら上記の問
題点を解消しうる半導体、特にＭＯＳ型電界効果トラン
ジスタ構造を実現しうる製造方法を提供することを目的
とする。
【０００６】
【課題を解決するための手段】本発明者等は上記課題を
解決するために鋭意検討を行い本発明に到達した。即
ち、本願は下記発明を包含する。
解決するために鋭意検討を行い本発明に到達した。即
ち、本願は下記発明を包含する。
【０００７】 半導体基板上にゲート絶縁膜となる絶
縁膜を有し、該絶縁膜上にゲート電極が形成が形成さ
れ、該ゲート電極とソース／ドレイン領域に不純物を導
入された不純物含有基板を基板温度が高温である基板上
に金属膜を堆積し、該金属膜を堆積した基板の絶縁膜上
の未反応金属膜を選択的に除去し、次いで基板上のシリ
サイド膜を高温で熱処理して半導体を製造する方法にお
いて、該不純物含有基板を、水素ガスあるいは水素プラ
ズマ中で基板を熱処理する表面処理工程を含むことを特
徴とする半導体装置の製造方法。
縁膜を有し、該絶縁膜上にゲート電極が形成が形成さ
れ、該ゲート電極とソース／ドレイン領域に不純物を導
入された不純物含有基板を基板温度が高温である基板上
に金属膜を堆積し、該金属膜を堆積した基板の絶縁膜上
の未反応金属膜を選択的に除去し、次いで基板上のシリ
サイド膜を高温で熱処理して半導体を製造する方法にお
いて、該不純物含有基板を、水素ガスあるいは水素プラ
ズマ中で基板を熱処理する表面処理工程を含むことを特
徴とする半導体装置の製造方法。
【０００８】 水素ガスあるいは水素プラズマ中で基
板を熱処理する表面処理工程の前に、酸素ガスあるいは
酸素プラズマ中で基板を熱処理する表面処理工程を含む
ことを特徴とする請求項１記載の半導体装置の製造方
法。
板を熱処理する表面処理工程の前に、酸素ガスあるいは
酸素プラズマ中で基板を熱処理する表面処理工程を含む
ことを特徴とする請求項１記載の半導体装置の製造方
法。
【０００９】 （１）半導体基板上にゲート絶縁膜となる絶縁膜を形成
する工程と（２）該絶縁膜上にゲート電極を形成する工
程と（３）ゲート電極とソース／ドレイン領域に不純物
を導入する工程と（４）水素ガスあるいは水素プラズマ
中で基板を熱処理する表面処理工程と（５）基板温度が
高温である基板上に金属膜を堆積する工程と（６）基板
の絶縁膜上の未反応金属膜を選択的に除去する工程と
（７）基板上のシリサイド膜を高温で熱処理する工程を
含むことを特徴とする記載の半導体装置の製造方法。
する工程と（２）該絶縁膜上にゲート電極を形成する工
程と（３）ゲート電極とソース／ドレイン領域に不純物
を導入する工程と（４）水素ガスあるいは水素プラズマ
中で基板を熱処理する表面処理工程と（５）基板温度が
高温である基板上に金属膜を堆積する工程と（６）基板
の絶縁膜上の未反応金属膜を選択的に除去する工程と
（７）基板上のシリサイド膜を高温で熱処理する工程を
含むことを特徴とする記載の半導体装置の製造方法。
【００１０】 （１） 半導体基板上にゲート絶縁膜となる絶縁膜を形
成する工程と（２）該絶縁膜上にゲート電極を形成する
工程と（３）ゲート電極とソース／ドレイン領域に不純
物を導入する工程と（４−１）酸素ガスあるいは酸素プ
ラズマ中で基板を熱処理する第一の表面処理工程と（４
−２）水素ガスあるいは水素プラズマ中で基板を熱処理
する第二の表面処理工程と（５）基板温度が高温である
基板上に金属膜を堆積する工程と（６）基板の絶縁膜上
の未反応金属膜を選択的に除去する工程と（７）基板上
のシリサイド膜を高温で熱処理する工程を含むことを特
徴とする記載の半導体装置の製造方法。
成する工程と（２）該絶縁膜上にゲート電極を形成する
工程と（３）ゲート電極とソース／ドレイン領域に不純
物を導入する工程と（４−１）酸素ガスあるいは酸素プ
ラズマ中で基板を熱処理する第一の表面処理工程と（４
−２）水素ガスあるいは水素プラズマ中で基板を熱処理
する第二の表面処理工程と（５）基板温度が高温である
基板上に金属膜を堆積する工程と（６）基板の絶縁膜上
の未反応金属膜を選択的に除去する工程と（７）基板上
のシリサイド膜を高温で熱処理する工程を含むことを特
徴とする記載の半導体装置の製造方法。
【００１１】 前記製造方法において、基板温度が高
温である基板上に金属膜を堆積する工程において、膜堆
積雰囲気が水素含有雰囲気であることを特徴とする乃
至のいずれか記載の半導体装置の製造方法。
温である基板上に金属膜を堆積する工程において、膜堆
積雰囲気が水素含有雰囲気であることを特徴とする乃
至のいずれか記載の半導体装置の製造方法。
【００１２】 乃至記載のいずれか記載の半導体
装置がＭＯＳ型電界効果トランジスタである半導体装置
の製造方法。
装置がＭＯＳ型電界効果トランジスタである半導体装置
の製造方法。
【００１３】
【作用】本発明による半導体装置の製造方法について説
明する。本発明は、シリサイド化反応に関する実験結果
に基づくものである。まず、第５図に示すように、シリ
コン基板表面の酸素濃度を減少させることにより、シリ
コン上に堆積する金属膜とのシリサイド化反応を促進す
ることができる。また、シリコン基板表面および近傍の
酸素は、水素雰囲気中の熱処理により大幅に除去でき
る。また、シリコン基板近傍の酸素は、一度酸素雰囲気
中での熱処理によりシリコン基板と共に酸化することに
より、続けて行う水素雰囲気中での熱処理により効率的
に基板表面および近傍より除去できる。
明する。本発明は、シリサイド化反応に関する実験結果
に基づくものである。まず、第５図に示すように、シリ
コン基板表面の酸素濃度を減少させることにより、シリ
コン上に堆積する金属膜とのシリサイド化反応を促進す
ることができる。また、シリコン基板表面および近傍の
酸素は、水素雰囲気中の熱処理により大幅に除去でき
る。また、シリコン基板近傍の酸素は、一度酸素雰囲気
中での熱処理によりシリコン基板と共に酸化することに
より、続けて行う水素雰囲気中での熱処理により効率的
に基板表面および近傍より除去できる。
【００１４】
【発明の実施の形態】本発明の半導体の製造方法の半導
体基板上にゲート絶縁膜となる絶縁膜を形成する工程で
は半導体基板はシリコンが用いられ、絶縁膜はシリコン
窒化膜、シリコン酸化膜またはシリコン窒化酸化膜等が
用いられる。
体基板上にゲート絶縁膜となる絶縁膜を形成する工程で
は半導体基板はシリコンが用いられ、絶縁膜はシリコン
窒化膜、シリコン酸化膜またはシリコン窒化酸化膜等が
用いられる。
【００１５】該絶縁膜上にゲート電極としては多結晶シ
リコンあるいはアモーファスシリコンを形成する工程と
ゲート電極とソース／ドレイン領域に不純物を導入する
工程では不純物として第III族元素、第Ｖ族元素または
これ等のフッ化物が使用され、特にヒ素またはボロンが
好ましく用いられ、その導入量は１ｘ１０14〜１ｘ１０
16ｃｍ-2の範囲、好ましくは１ｘ１０15〜５ｘ１０15ｃ
ｍ-2である。
リコンあるいはアモーファスシリコンを形成する工程と
ゲート電極とソース／ドレイン領域に不純物を導入する
工程では不純物として第III族元素、第Ｖ族元素または
これ等のフッ化物が使用され、特にヒ素またはボロンが
好ましく用いられ、その導入量は１ｘ１０14〜１ｘ１０
16ｃｍ-2の範囲、好ましくは１ｘ１０15〜５ｘ１０15ｃ
ｍ-2である。
【００１６】本発明の（４）または（４−２）の水素ガ
スあるいは水素プラズマ中で基板を熱処理する際は、水
素とアルゴン等の不活性ガスとの混合ガスを使用する場
合も包含する。また熱処理温度は５００〜１０００℃、
好ましくは６００〜８００℃、処理時間は１〜３０分、
好ましくは５〜１０分である。
スあるいは水素プラズマ中で基板を熱処理する際は、水
素とアルゴン等の不活性ガスとの混合ガスを使用する場
合も包含する。また熱処理温度は５００〜１０００℃、
好ましくは６００〜８００℃、処理時間は１〜３０分、
好ましくは５〜１０分である。
【００１７】また、前記（４−２）に先だって（４−
１）酸素ガスあるいは酸素プラズマ中で基板を熱処理す
る第一の表面処理工程では、熱処理する際に、酸素また
は酸素を含む混合ガスを使用する場合も包含する。また
熱処理温度は５００〜１０００℃、好ましくは６００〜
９５０℃、処理時間は５〜２０秒、好ましくは１０〜１
５秒である。
１）酸素ガスあるいは酸素プラズマ中で基板を熱処理す
る第一の表面処理工程では、熱処理する際に、酸素また
は酸素を含む混合ガスを使用する場合も包含する。また
熱処理温度は５００〜１０００℃、好ましくは６００〜
９５０℃、処理時間は５〜２０秒、好ましくは１０〜１
５秒である。
【００１８】なお、上記水素表面処理時の水素の圧力は
０．１〜１０ｔｏｒｒ、好ましくは１〜２ｔｏｒｒであ
り、また酸素表面処理時の酸素の圧力は０．５〜５ｍｔ
ｏｒｒ、好ましくは約１ｍｔｏｒｒである。
０．１〜１０ｔｏｒｒ、好ましくは１〜２ｔｏｒｒであ
り、また酸素表面処理時の酸素の圧力は０．５〜５ｍｔ
ｏｒｒ、好ましくは約１ｍｔｏｒｒである。
【００１９】（４）、（４−１）及び（４−２）以外の
各工程は通常半導体を製造する場合に使用される公知の
通常の方法で行うことができ、特に制限はない。得られ
た表面処理基板は高温である、好ましくは５００〜６０
０℃、基板上に金属膜（例えば、チタン、コバルトまた
はニッケル等）をスパッタ法等で堆積する工程、基板の
絶縁膜上の金属膜を選択的に除去する工程と基板上のシ
リサイド膜を高温（例えば６００〜８００℃）で熱処理
する工程によって半導体装置が製造される。
各工程は通常半導体を製造する場合に使用される公知の
通常の方法で行うことができ、特に制限はない。得られ
た表面処理基板は高温である、好ましくは５００〜６０
０℃、基板上に金属膜（例えば、チタン、コバルトまた
はニッケル等）をスパッタ法等で堆積する工程、基板の
絶縁膜上の金属膜を選択的に除去する工程と基板上のシ
リサイド膜を高温（例えば６００〜８００℃）で熱処理
する工程によって半導体装置が製造される。
【００２０】次に、本発明半導体装置の製造方法の形態
について図面を参照して説明する。第１図は、本発明半
導体装置の製造方法の第一の実施の形態を示すＭＯＳＦ
ＥＴの工程断面図である。第１図（ａ）は、素子分離領
域２を形成したシリコン半導体基板１上に、ゲート絶縁
膜３と多結晶シリコンゲート電極４を形成し、さらにゲ
ート電極とソース／ドレイン領域５に不純物を導入し、
活性化した状態を示す。次に第１図（ｂ）に示すよう
に、前記基板を水素ガスあるいはプラズマ雰囲気中で熱
処理する。この熱処理により、図１（ａ）に示した基板
表面および近傍の高濃度酸素領域７１を大幅に低減でき
る。さらに、第１図（ｃ）に示すように、基板を加熱し
た状態で、基板表面に金属膜を堆積する。この金属膜形
成により、シリコン表面では金属膜とシリサイド化反応
を生じ、高抵抗シリサイド膜８１が形成される。さらに
金属膜形成後に絶縁膜上の未反応金属膜を選択的にエッ
チングする。最後に、第１図（ｄ）に示すように、不活
性ガス雰囲気にて熱処理を行い、シリサイド膜８２を低
抵抗化し、半導体装置を完成する。
について図面を参照して説明する。第１図は、本発明半
導体装置の製造方法の第一の実施の形態を示すＭＯＳＦ
ＥＴの工程断面図である。第１図（ａ）は、素子分離領
域２を形成したシリコン半導体基板１上に、ゲート絶縁
膜３と多結晶シリコンゲート電極４を形成し、さらにゲ
ート電極とソース／ドレイン領域５に不純物を導入し、
活性化した状態を示す。次に第１図（ｂ）に示すよう
に、前記基板を水素ガスあるいはプラズマ雰囲気中で熱
処理する。この熱処理により、図１（ａ）に示した基板
表面および近傍の高濃度酸素領域７１を大幅に低減でき
る。さらに、第１図（ｃ）に示すように、基板を加熱し
た状態で、基板表面に金属膜を堆積する。この金属膜形
成により、シリコン表面では金属膜とシリサイド化反応
を生じ、高抵抗シリサイド膜８１が形成される。さらに
金属膜形成後に絶縁膜上の未反応金属膜を選択的にエッ
チングする。最後に、第１図（ｄ）に示すように、不活
性ガス雰囲気にて熱処理を行い、シリサイド膜８２を低
抵抗化し、半導体装置を完成する。
【００２１】次に、第２図を用いて、本発明半導体装置
の製造方法の第二の実施の形態を説明する。第２図
（ａ）は、素子分離領域２を形成したシリコン半導体基
板１上に、ゲート絶縁膜３と多結晶シリコンゲート電極
４を形成し、さらにゲート電極とソース／ドレイン領域
５に不純物を導入し、活性化した状態を示す。次に第２
図（ｂ）に示すように、前記基板を酸素ガスあるいは酸
素プラズマ中で基板を熱処理し、基板近傍の不完全酸化
領域をする完全なシリコン酸化膜９に変える。次に第２
図（ｃ）に示すように、前記基板を水素ガスあるいはプ
ラズマ雰囲気中で熱処理する。この熱処理により、基板
表面および近傍の酸素を低減する。さらに、第２図
（ｄ）に示すように、基板を加熱した状態で、基板表面
に金属膜を堆積する。この金属膜形成により、シリコン
表面では金属膜とシリサイド化反応を生じ、高抵抗シリ
サイド膜８１が形成される。さらに金属膜形成後に絶縁
膜上の未反応金属膜を選択的にエッチングする。最後
に、第２図（ｅ）に示すように、不活性ガス雰囲気にて
熱処理を行い、シリサイド膜８２を低抵抗化し、半導体
装置を完成する。
の製造方法の第二の実施の形態を説明する。第２図
（ａ）は、素子分離領域２を形成したシリコン半導体基
板１上に、ゲート絶縁膜３と多結晶シリコンゲート電極
４を形成し、さらにゲート電極とソース／ドレイン領域
５に不純物を導入し、活性化した状態を示す。次に第２
図（ｂ）に示すように、前記基板を酸素ガスあるいは酸
素プラズマ中で基板を熱処理し、基板近傍の不完全酸化
領域をする完全なシリコン酸化膜９に変える。次に第２
図（ｃ）に示すように、前記基板を水素ガスあるいはプ
ラズマ雰囲気中で熱処理する。この熱処理により、基板
表面および近傍の酸素を低減する。さらに、第２図
（ｄ）に示すように、基板を加熱した状態で、基板表面
に金属膜を堆積する。この金属膜形成により、シリコン
表面では金属膜とシリサイド化反応を生じ、高抵抗シリ
サイド膜８１が形成される。さらに金属膜形成後に絶縁
膜上の未反応金属膜を選択的にエッチングする。最後
に、第２図（ｅ）に示すように、不活性ガス雰囲気にて
熱処理を行い、シリサイド膜８２を低抵抗化し、半導体
装置を完成する。
【００２２】次に、第３図を用いて、本発明半導体装置
の製造方法の第三の実施の形態を説明する。第３図
（ａ）は、素子分離領域２を形成したシリコン半導体基
板１上に、ゲート絶縁膜３と多結晶シリコンゲート電極
４を形成し、さらにゲート電極とソース／ドレイン領域
５に不純物を導入し、活性化した状態を示す。次に第３
図（ｂ）に示すように、前記基板を水素ガスあるいはプ
ラズマ雰囲気中で熱処理する。この熱処理により、基板
表面および近傍の酸素を大幅に低減できる。しかし、低
濃度に酸素を含有した領域７２が残留する。さらに、第
３図（ｃ）に示すように、基板を加熱した状態で、水素
を混合したアルゴンガス雰囲気にて基板表面に金属膜を
堆積する。この金属膜形成により、シリコン表面では金
属膜とシリサイド化反応を生じ、高抵抗シリサイド膜８
１が形成される。さらに金属膜形成後に絶縁膜上の未反
応金属膜を選択的にエッチングする。最後に、第３図
（ｄ）に示すように、不活性ガス雰囲気にて熱処理を行
い、低抵抗シリサイド膜８２を形成し、半導体装置を完
成する。
の製造方法の第三の実施の形態を説明する。第３図
（ａ）は、素子分離領域２を形成したシリコン半導体基
板１上に、ゲート絶縁膜３と多結晶シリコンゲート電極
４を形成し、さらにゲート電極とソース／ドレイン領域
５に不純物を導入し、活性化した状態を示す。次に第３
図（ｂ）に示すように、前記基板を水素ガスあるいはプ
ラズマ雰囲気中で熱処理する。この熱処理により、基板
表面および近傍の酸素を大幅に低減できる。しかし、低
濃度に酸素を含有した領域７２が残留する。さらに、第
３図（ｃ）に示すように、基板を加熱した状態で、水素
を混合したアルゴンガス雰囲気にて基板表面に金属膜を
堆積する。この金属膜形成により、シリコン表面では金
属膜とシリサイド化反応を生じ、高抵抗シリサイド膜８
１が形成される。さらに金属膜形成後に絶縁膜上の未反
応金属膜を選択的にエッチングする。最後に、第３図
（ｄ）に示すように、不活性ガス雰囲気にて熱処理を行
い、低抵抗シリサイド膜８２を形成し、半導体装置を完
成する。
【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明
する。第１図を用いて、本発明半導体装置の製造方法の
第一の実施例を説明する。第１図（ａ）は、素子分離領
域２をＬＯＣＯＳ法により形成したシリコン半導体基板
１上に、７ｎｍ厚のゲート酸化膜３と３００ｎｍ厚の多
結晶シリコンゲート電極４を形成し、さらにゲート電極
とソース／ドレイン領域５にヒ素あるいはボロンを１ｘ
１０15ｃｍ-2〜５ｘ１０15ｃｍ-2導入し、活性化した状
態を示す。この時、シリコン基板表面には、高濃度に酸
素を含む領域７１が残留している。次に第１図（ｂ）に
示すように、真空排気した後、水素ガスを１Ｔｏｒｒ雰
囲気として導入し、７００℃の熱処理を実施し、高濃度
に酸素を含有する基板表面領域７１を除去する。さら
に、第１図（ｃ）に示すように、基板を６００℃に加熱
した状態で、チタン膜をスパッタ法により４０ｎｍ堆積
した後、基板表面の未反応チタン膜を過酸化水素溶液に
て選択的にエッチングする。この状態で、シリコン上に
高抵抗シリサイド膜８１が形成されている。最後に、第
１図（ｄ）に示すように、アルゴンガス雰囲気にて７０
０℃の熱処理を行い、低抵抗シリサイド膜８２を形成
し、半導体装置を完成する。
する。第１図を用いて、本発明半導体装置の製造方法の
第一の実施例を説明する。第１図（ａ）は、素子分離領
域２をＬＯＣＯＳ法により形成したシリコン半導体基板
１上に、７ｎｍ厚のゲート酸化膜３と３００ｎｍ厚の多
結晶シリコンゲート電極４を形成し、さらにゲート電極
とソース／ドレイン領域５にヒ素あるいはボロンを１ｘ
１０15ｃｍ-2〜５ｘ１０15ｃｍ-2導入し、活性化した状
態を示す。この時、シリコン基板表面には、高濃度に酸
素を含む領域７１が残留している。次に第１図（ｂ）に
示すように、真空排気した後、水素ガスを１Ｔｏｒｒ雰
囲気として導入し、７００℃の熱処理を実施し、高濃度
に酸素を含有する基板表面領域７１を除去する。さら
に、第１図（ｃ）に示すように、基板を６００℃に加熱
した状態で、チタン膜をスパッタ法により４０ｎｍ堆積
した後、基板表面の未反応チタン膜を過酸化水素溶液に
て選択的にエッチングする。この状態で、シリコン上に
高抵抗シリサイド膜８１が形成されている。最後に、第
１図（ｄ）に示すように、アルゴンガス雰囲気にて７０
０℃の熱処理を行い、低抵抗シリサイド膜８２を形成
し、半導体装置を完成する。
【００２４】次に、第２図を用いて、本発明半導体装置
の製造方法の他の実施例を説明する。第２図（ａ）は、
素子分離領域２をトレンチ法により形成したシリコン半
導体基板１上に、５ｎｍのゲート窒化酸化膜３と２００
ｎｍの多結晶シリコンゲート電極４を形成し、さらにゲ
ート電極とソース／ドレイン領域５にヒ素あるいはボロ
ンを１ｘ１０15ｃｍ-2〜３ｘ１０15ｃｍ-2導入し、活性
化した状態を示す。次に第２図（ｂ）に示すように、真
空排気した後、酸素ガスを１ｍＴｏｒｒ雰囲気として導
入し、６００℃の熱処理を実施し、表面を１ｎｍ程度酸
化し、酸化膜９を形成する。
の製造方法の他の実施例を説明する。第２図（ａ）は、
素子分離領域２をトレンチ法により形成したシリコン半
導体基板１上に、５ｎｍのゲート窒化酸化膜３と２００
ｎｍの多結晶シリコンゲート電極４を形成し、さらにゲ
ート電極とソース／ドレイン領域５にヒ素あるいはボロ
ンを１ｘ１０15ｃｍ-2〜３ｘ１０15ｃｍ-2導入し、活性
化した状態を示す。次に第２図（ｂ）に示すように、真
空排気した後、酸素ガスを１ｍＴｏｒｒ雰囲気として導
入し、６００℃の熱処理を実施し、表面を１ｎｍ程度酸
化し、酸化膜９を形成する。
【００２５】その後、第２図（ｃ）に示すように、真空
排気した後、水素ガスを１Ｔｏｒｒ雰囲気として導入
し、７５０℃の熱処理を実施し、シリコン表面の酸化膜
および酸素を除去する。さらに、第２図（ｄ）に示すよ
うに、基板を５５０℃に加熱した状態で、チタン膜をス
パッタ法により３０ｎｍ堆積した後、基板表面の未反応
チタン膜を過酸化水素溶液にて選択的にエッチングす
る。この状態で、シリコン上に高抵抗シリサイド膜８１
が形成されている。最後に、第２図（ｅ）に示すよう
に、窒素ガス雰囲気にて７５０℃の熱処理を行い、シリ
サイド膜を低抵抗化して低抵抗シリサイド膜８２を形成
し、半導体装置を完成する。
排気した後、水素ガスを１Ｔｏｒｒ雰囲気として導入
し、７５０℃の熱処理を実施し、シリコン表面の酸化膜
および酸素を除去する。さらに、第２図（ｄ）に示すよ
うに、基板を５５０℃に加熱した状態で、チタン膜をス
パッタ法により３０ｎｍ堆積した後、基板表面の未反応
チタン膜を過酸化水素溶液にて選択的にエッチングす
る。この状態で、シリコン上に高抵抗シリサイド膜８１
が形成されている。最後に、第２図（ｅ）に示すよう
に、窒素ガス雰囲気にて７５０℃の熱処理を行い、シリ
サイド膜を低抵抗化して低抵抗シリサイド膜８２を形成
し、半導体装置を完成する。
【００２６】次に、第３図を用いて、本発明半導体装置
の製造方法の他の実施例を説明する。第３図（ａ）は、
素子分離領域２をトレンチ法により形成したシリコン半
導体基板１上に、４ｎｍのゲート窒化酸化膜３と２００
ｎｍの多結晶シリコンゲート電極４を形成し、さらにゲ
ート電極とソース／ドレイン領域５にヒ素あるいはボロ
ンを１ｘ１０15ｃｍ-2〜２ｘ１０15ｃｍ-2導入し、活性
化した状態を示す。次に第３図（ｂ）に示すように、真
空排気した後、水素ガスを１Ｔｏｒｒ雰囲気として導入
し、６００℃の熱処理を実施する。この状態で、シリコ
ン表面には、低濃度に酸素が含まれる領域７２が残留し
ている。
の製造方法の他の実施例を説明する。第３図（ａ）は、
素子分離領域２をトレンチ法により形成したシリコン半
導体基板１上に、４ｎｍのゲート窒化酸化膜３と２００
ｎｍの多結晶シリコンゲート電極４を形成し、さらにゲ
ート電極とソース／ドレイン領域５にヒ素あるいはボロ
ンを１ｘ１０15ｃｍ-2〜２ｘ１０15ｃｍ-2導入し、活性
化した状態を示す。次に第３図（ｂ）に示すように、真
空排気した後、水素ガスを１Ｔｏｒｒ雰囲気として導入
し、６００℃の熱処理を実施する。この状態で、シリコ
ン表面には、低濃度に酸素が含まれる領域７２が残留し
ている。
【００２７】さらに、第３図（ｃ）に示すように、基板
を５００℃に加熱した状態で、チタン膜を水素とアルゴ
ンの混合ガス雰囲気中でスパッタ法により２０ｎｍ堆積
した後、基板表面の未反応チタン膜を過酸化水素溶液に
て選択的にエッチングする。この時、シリコン表面に
は、高抵抗シリサイド膜８１が形成されている。最後
に、第３図（ｄ）に示すように、窒素ガス雰囲気にて６
５０℃の熱処理を行い、シリサイド膜を低抵抗化して低
抵抗シリサイド膜８２を形成し、半導体装置を完成す
る。
を５００℃に加熱した状態で、チタン膜を水素とアルゴ
ンの混合ガス雰囲気中でスパッタ法により２０ｎｍ堆積
した後、基板表面の未反応チタン膜を過酸化水素溶液に
て選択的にエッチングする。この時、シリコン表面に
は、高抵抗シリサイド膜８１が形成されている。最後
に、第３図（ｄ）に示すように、窒素ガス雰囲気にて６
５０℃の熱処理を行い、シリサイド膜を低抵抗化して低
抵抗シリサイド膜８２を形成し、半導体装置を完成す
る。
【００２８】
【発明の効果】本発明の第１の効果は、本発明では微細
シリコン領域に低抵抗シリサイド膜を均一に形成するこ
とができる。シリサイド膜の低抵抗化は、本発明の方法
を用いることにより、特開平２−３１４２７号「半導体
装置の製造方法」や特開平３−１５５６４１号「ＭＯＳ
型半導体装置の製造方法」に記載されるシリサイド膜形
成では不可能である微細領域で形成されるシリサイド膜
を低抵抗化できる利点がある。
シリコン領域に低抵抗シリサイド膜を均一に形成するこ
とができる。シリサイド膜の低抵抗化は、本発明の方法
を用いることにより、特開平２−３１４２７号「半導体
装置の製造方法」や特開平３−１５５６４１号「ＭＯＳ
型半導体装置の製造方法」に記載されるシリサイド膜形
成では不可能である微細領域で形成されるシリサイド膜
を低抵抗化できる利点がある。
【００２９】本発明の第２の効果は、本発明では、シリ
コン表面および近傍での酸素除去のために、水素ガスあ
るいはプラズマ中での熱処理して表面酸素の除去を実施
することにより、金属膜とシリコン膜のシリサイド化反
応を促進することができ、その結果、微細シリコン領域
で形成されるシリサイド膜を低抵抗化できる利点があ
る。
コン表面および近傍での酸素除去のために、水素ガスあ
るいはプラズマ中での熱処理して表面酸素の除去を実施
することにより、金属膜とシリコン膜のシリサイド化反
応を促進することができ、その結果、微細シリコン領域
で形成されるシリサイド膜を低抵抗化できる利点があ
る。
【図１】本発明の半導体装置の製造方法の第一の実施例
を示した模式的断面図。
を示した模式的断面図。
【図２】本発明の半導体装置の製造方法の第二の実施例
を示した模式的断面図。
を示した模式的断面図。
【図３】本発明の半導体装置の製造方法の第三の実施例
を示した模式的断面図。
を示した模式的断面図。
【図４】従来の半導体装置におけるシリサイド膜の形成
方法を示した模式的断面図。
方法を示した模式的断面図。
【図５】シリコン基板表面の酸素濃度と形成されたシリ
サイド膜のシート抵抗の関係を示した図である。
サイド膜のシート抵抗の関係を示した図である。
１ シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ゲート側壁絶縁膜 ６ ソース／ドレイン領域 ７１ 高濃度に酸素を含有する領域 ７２ 低濃度に酸素を含有する領域 ８１ 高抵抗シリサイド膜 ８２ 低抵抗シリサイド膜 ９ 熱酸化による酸化膜
Claims (6)
- 【請求項１】 半導体基板上にゲート絶縁膜となる絶縁
膜を有し、該絶縁膜上にゲート電極が形成が形成され、
該ゲート電極とソース／ドレイン領域に不純物を導入さ
れた不純物含有基板を基板温度が高温である基板上に金
属膜を堆積し、該金属膜を堆積した基板の絶縁膜上の未
反応金属膜を選択的に除去し、次いで基板上のシリサイ
ド膜を高温で熱処理して半導体を製造する方法におい
て、該不純物含有基板を、水素ガスあるいは水素プラズ
マ中で基板を熱処理する表面処理工程を含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 水素ガスあるいは水素プラズマ中で基板
を熱処理する表面処理工程の前に、酸素ガスあるいは酸
素プラズマ中で基板を熱処理する表面処理工程を含むこ
とを特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】（１）半導体基板上にゲート絶縁膜となる
絶縁膜を形成する工程と（２）該絶縁膜上にゲート電極
を形成する工程と（３）ゲート電極とソース／ドレイン
領域に不純物を導入する工程と（４）水素ガスあるいは
水素プラズマ中で基板を熱処理する表面処理工程と
（５）基板温度が高温である基板上に金属膜を堆積する
工程と（６）基板の絶縁膜上の未反応金属膜を選択的に
除去する工程と（７）基板上のシリサイド膜を高温で熱
処理する工程を含むことを特徴とする請求項１記載の半
導体装置の製造方法。 - 【請求項４】（１） 半導体基板上にゲート絶縁膜とな
る絶縁膜を形成する工程と（２）該絶縁膜上にゲート電
極を形成する工程と（３）ゲート電極とソース／ドレイ
ン領域に不純物を導入する工程と（４−１）酸素ガスあ
るいは酸素プラズマ中で基板を熱処理する第一の表面処
理工程と（４−２）水素ガスあるいは水素プラズマ中で
基板を熱処理する第二の表面処理工程と（５）基板温度
が高温である基板上に金属膜を堆積する工程と（６）基
板の絶縁膜上の未反応金属膜を選択的に除去する工程と
（７）基板上のシリサイド膜を高温で熱処理する工程を
含むことを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項５】 前記製造方法において、基板温度が高温
である基板上に金属膜を堆積する工程において、膜堆積
雰囲気が水素含有雰囲気であることを特徴とする特許請
求項の範囲第１項乃至第４項のいずれか記載の半導体装
置の製造方法。 - 【請求項６】 請求項１乃至５記載のいずれか記載の半
導体装置がＭＯＳ型電界効果トランジスタである半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155239A JP3033525B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155239A JP3033525B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH113872A true JPH113872A (ja) | 1999-01-06 |
| JP3033525B2 JP3033525B2 (ja) | 2000-04-17 |
Family
ID=15601587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155239A Expired - Fee Related JP3033525B2 (ja) | 1997-06-12 | 1997-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033525B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896861A (en) * | 1987-03-02 | 1990-01-30 | Mitsubishi Denki Kabushiki Kaisha | Fluid control solenoid valve |
| KR100691099B1 (ko) | 2005-12-29 | 2007-03-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드막 형성 방법 |
| JP2007150362A (ja) * | 2007-03-07 | 2007-06-14 | Tokyo Electron Ltd | 成膜方法 |
| JP2012151483A (ja) * | 2004-11-26 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
-
1997
- 1997-06-12 JP JP9155239A patent/JP3033525B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4896861A (en) * | 1987-03-02 | 1990-01-30 | Mitsubishi Denki Kabushiki Kaisha | Fluid control solenoid valve |
| JP2012151483A (ja) * | 2004-11-26 | 2012-08-09 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法、及び半導体装置 |
| KR100691099B1 (ko) | 2005-12-29 | 2007-03-12 | 동부일렉트로닉스 주식회사 | 반도체 소자의 실리사이드막 형성 방법 |
| JP2007150362A (ja) * | 2007-03-07 | 2007-06-14 | Tokyo Electron Ltd | 成膜方法 |
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| Publication number | Publication date |
|---|---|
| JP3033525B2 (ja) | 2000-04-17 |
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