JPH05283426A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283426A JPH05283426A JP10921392A JP10921392A JPH05283426A JP H05283426 A JPH05283426 A JP H05283426A JP 10921392 A JP10921392 A JP 10921392A JP 10921392 A JP10921392 A JP 10921392A JP H05283426 A JPH05283426 A JP H05283426A
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- manufacturing
- semiconductor device
- boron compound
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ＢＦ2 + を用いてＰ+ 層を形成する場合、ま
たは該Ｐ+ 層上にシリサイド層を形成する場合の、Ｐ+
層表面の微小孔の発生やＰ+ 層とシリサイド層間の空洞
の発生を防止する。 【構成】 フッ素を含まないボロン化合物を半導体基板
に導入し、Ｐ+ 層の形成を行った。接合１０形成をイオ
ン注入法で行う場合は、ＢＦ2 + 以外のボロン化合物で
あるＢＣｌ3 ，ＢＢｒ3 等を用いる。また、プラズマド
ーピング法，ガスフェーズドーピング法を用いてＰ+ 層
を形成した。さらにこのように形成したＰ+ 層上をシリ
サイド化９した。 【効果】 Ｐ+ 層形成にフッ素を含まないボロン化合物
の導入を用いたので、微小孔のない良好なＰ+ 層、ま
た、空洞のない良好なシリサイド化されたＰ+ 層が得ら
れる。
たは該Ｐ+ 層上にシリサイド層を形成する場合の、Ｐ+
層表面の微小孔の発生やＰ+ 層とシリサイド層間の空洞
の発生を防止する。 【構成】 フッ素を含まないボロン化合物を半導体基板
に導入し、Ｐ+ 層の形成を行った。接合１０形成をイオ
ン注入法で行う場合は、ＢＦ2 + 以外のボロン化合物で
あるＢＣｌ3 ，ＢＢｒ3 等を用いる。また、プラズマド
ーピング法，ガスフェーズドーピング法を用いてＰ+ 層
を形成した。さらにこのように形成したＰ+ 層上をシリ
サイド化９した。 【効果】 Ｐ+ 層形成にフッ素を含まないボロン化合物
の導入を用いたので、微小孔のない良好なＰ+ 層、ま
た、空洞のない良好なシリサイド化されたＰ+ 層が得ら
れる。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
に関し、特に、半導体基板上にＰ+ 層を形成する方法に
関するものである。
に関し、特に、半導体基板上にＰ+ 層を形成する方法に
関するものである。
【０００２】
【従来の技術】シリコン系デバイスを代表するＤＲＡＭ
にとっては、構成トランジスタであるＭＯＳトランジス
タを微細化することは必須である。この微細化されたＭ
ＯＳトランジスタの問題点の１つとしてショートチャネ
ル効果によるトランジスタの劣化がある。この劣化を防
止するにはいくつかの方法が提示されており、ＬＤＤ構
造等のドレイン構造の最適化、接合深さを浅くすること
等がある。また、このショートチャネル効果によるトラ
ンジスタの劣化をＮＭＯＳ，ＰＭＯＳトランジスタの２
種類で比較すると、ＰＭＯＳトランジスタにおいてこの
劣化は強く現れる。これは接合形成に用いられるイオン
種の違いに起因する。ＰＭＯＳでは、質量数の小さいＢ
（ボロン）をイオン化したものであるＢ+ を用いた場
合、注入時のチャネリング，大きい拡散係数により、浅
い接合の形成が困難であった。この要因のため、最近で
は、Ｂ+ の代わりに質量の大きいＢＦ2 （フッ化ボロ
ン）をイオン化したものであるＢＦ2 + を用いることが
常識となっている。
にとっては、構成トランジスタであるＭＯＳトランジス
タを微細化することは必須である。この微細化されたＭ
ＯＳトランジスタの問題点の１つとしてショートチャネ
ル効果によるトランジスタの劣化がある。この劣化を防
止するにはいくつかの方法が提示されており、ＬＤＤ構
造等のドレイン構造の最適化、接合深さを浅くすること
等がある。また、このショートチャネル効果によるトラ
ンジスタの劣化をＮＭＯＳ，ＰＭＯＳトランジスタの２
種類で比較すると、ＰＭＯＳトランジスタにおいてこの
劣化は強く現れる。これは接合形成に用いられるイオン
種の違いに起因する。ＰＭＯＳでは、質量数の小さいＢ
（ボロン）をイオン化したものであるＢ+ を用いた場
合、注入時のチャネリング，大きい拡散係数により、浅
い接合の形成が困難であった。この要因のため、最近で
は、Ｂ+ の代わりに質量の大きいＢＦ2 （フッ化ボロ
ン）をイオン化したものであるＢＦ2 + を用いることが
常識となっている。
【０００３】ところで、微細化されたトランジスタのさ
らなる問題の１つとして、ソース，ドレイン領域面積の
縮小化，ゲート電極の狭幅化による抵抗の増大がある。
抵抗増大はトランジスタのパフォーマンスの劣化をもた
らす。この劣化の解決策も示されており、ソース，ドレ
イン上、及びゲート電極上に高融点金属シリサイド膜を
形成することによる低抵抗化が効果的である。
らなる問題の１つとして、ソース，ドレイン領域面積の
縮小化，ゲート電極の狭幅化による抵抗の増大がある。
抵抗増大はトランジスタのパフォーマンスの劣化をもた
らす。この劣化の解決策も示されており、ソース，ドレ
イン上、及びゲート電極上に高融点金属シリサイド膜を
形成することによる低抵抗化が効果的である。
【０００４】ところで、ＢＦ2 + を注入して接合を形成
した後、その面上に高融点金属シリサイドを形成した時
に新たな劣化が生じることがわかった。この劣化を図を
用いて説明する。
した後、その面上に高融点金属シリサイドを形成した時
に新たな劣化が生じることがわかった。この劣化を図を
用いて説明する。
【０００５】図１１にＢＦ2 + を注入後、熱処理を加
え、接合形成を行った後のＰＭＯＳトランジスタの断面
図を示す。図において、１はＬＯＣＯＳ酸化膜、２はソ
ース領域、３はドレイン領域、４はポリシリコンからな
るゲート電極、５はサイドウォール酸化膜、１０はＰ+
／Ｎ接合部、２７はシリコン基板、２９はＢＦ2 + であ
る。この状態でソース領域２，ドレイン領域３上，およ
びゲート電極４であるポリシリコン上を電子顕微鏡で観
察すると、その表面上には多数の微小孔が観測される。
これを図１２に示す。図において、２５は微小孔であ
る。この微小孔２５の大きさは直径数十ｎｍである。こ
の微小孔の発生はＢ+ ，Ａｓ+ 等を注入して形成した接
合上には見られず、ＢＦ2 + を用いた場合に特有なもの
であることが判明している。この劣化機構については充
分明確になっていないが、ＢＦ2 + に含まれるフッ素
（Ｆ）とシリコン（Ｓｉ）との反応によるものではない
かと推察される。
え、接合形成を行った後のＰＭＯＳトランジスタの断面
図を示す。図において、１はＬＯＣＯＳ酸化膜、２はソ
ース領域、３はドレイン領域、４はポリシリコンからな
るゲート電極、５はサイドウォール酸化膜、１０はＰ+
／Ｎ接合部、２７はシリコン基板、２９はＢＦ2 + であ
る。この状態でソース領域２，ドレイン領域３上，およ
びゲート電極４であるポリシリコン上を電子顕微鏡で観
察すると、その表面上には多数の微小孔が観測される。
これを図１２に示す。図において、２５は微小孔であ
る。この微小孔２５の大きさは直径数十ｎｍである。こ
の微小孔の発生はＢ+ ，Ａｓ+ 等を注入して形成した接
合上には見られず、ＢＦ2 + を用いた場合に特有なもの
であることが判明している。この劣化機構については充
分明確になっていないが、ＢＦ2 + に含まれるフッ素
（Ｆ）とシリコン（Ｓｉ）との反応によるものではない
かと推察される。
【０００６】さらに、このような面上に高融点金属シリ
サイドであるＴｉＳｉ2 を形成した場合について示す。
図１３ないし図１６に自己整合的にＴｉＳｉ2 を形成す
る２ステップランプアニール法を用いた場合の各製造工
程の断面図を示す。これらの図において、６はＴｉ薄
膜、７は未反応のＴｉ薄膜およびＴｉと雰囲気ガスとの
反応生成物、８はＴｉＳｉx 、９はＴｉＳｉ2 である。
サイドであるＴｉＳｉ2 を形成した場合について示す。
図１３ないし図１６に自己整合的にＴｉＳｉ2 を形成す
る２ステップランプアニール法を用いた場合の各製造工
程の断面図を示す。これらの図において、６はＴｉ薄
膜、７は未反応のＴｉ薄膜およびＴｉと雰囲気ガスとの
反応生成物、８はＴｉＳｉx 、９はＴｉＳｉ2 である。
【０００７】次に製造方法について説明する。まず、図
１１で示した構造面上にスパッタ法により５００オング
ストローム程度のＴｉ薄膜６を堆積させる。これを図１
３に示す。
１１で示した構造面上にスパッタ法により５００オング
ストローム程度のＴｉ薄膜６を堆積させる。これを図１
３に示す。
【０００８】次に、ランプアニーラを用いて窒素，アン
モニア又はアルゴン雰囲気中で７００℃，３０秒の熱処
理を行う。これを図１４に示す。そして、未反応のＴｉ
薄膜，およびＴｉと雰囲気ガスとの反応生成物７を硫酸
と過酸化水素の混合液により除去する。除去後の状態を
図１５に示す。ソース，ドレイン領域２，３およびゲー
ト電極３の表面にはＴｉＳｉx 膜８が形成されている。
その後、再度ランプアニーラにより、８００℃，３０秒
の熱処理を加え、結晶学的に安定で低抵抗なＴｉＳｉ2
膜９を形成する。これを図１６に示す。
モニア又はアルゴン雰囲気中で７００℃，３０秒の熱処
理を行う。これを図１４に示す。そして、未反応のＴｉ
薄膜，およびＴｉと雰囲気ガスとの反応生成物７を硫酸
と過酸化水素の混合液により除去する。除去後の状態を
図１５に示す。ソース，ドレイン領域２，３およびゲー
ト電極３の表面にはＴｉＳｉx 膜８が形成されている。
その後、再度ランプアニーラにより、８００℃，３０秒
の熱処理を加え、結晶学的に安定で低抵抗なＴｉＳｉ2
膜９を形成する。これを図１６に示す。
【０００９】ところが、このＴｉＳｉ2 膜９の形成後の
断面を観察すると、ＴｉＳｉ2 膜とシリコン基板、およ
びＴｉＳｉ2 とポリシリコンの界面間に空洞が発生して
いることが確認された。図１７にＴｉＳｉ2 膜９とソー
ス領域２との界面間の様子を示す。この原因としては、
先に図１２で示したシリコン基板２７の表面，ゲート電
極４であるポリシリコン表面に発生した微小孔の影響、
またはＢＦ2 + に含まれるＦの影響が考えられる。しか
し、明確な原因については不明なところも多い。いずれ
にしろ、以上のような現象はＴｉＳｉ2 膜９の耐熱性に
大きく影響を及ぼし、また、トランジスタ特性の劣化を
もたらすことになる。
断面を観察すると、ＴｉＳｉ2 膜とシリコン基板、およ
びＴｉＳｉ2 とポリシリコンの界面間に空洞が発生して
いることが確認された。図１７にＴｉＳｉ2 膜９とソー
ス領域２との界面間の様子を示す。この原因としては、
先に図１２で示したシリコン基板２７の表面，ゲート電
極４であるポリシリコン表面に発生した微小孔の影響、
またはＢＦ2 + に含まれるＦの影響が考えられる。しか
し、明確な原因については不明なところも多い。いずれ
にしろ、以上のような現象はＴｉＳｉ2 膜９の耐熱性に
大きく影響を及ぼし、また、トランジスタ特性の劣化を
もたらすことになる。
【００１０】
【発明が解決しようとする課題】この発明は上記のよう
な問題点を解消するためになされたもので、シリコン基
板，ポリシリコン表面の微小孔の発生，高融点金属シリ
サイド膜とシリコン基板，ポリシリコン界面間の空洞の
発生を防止することができる接合形成法を備えた半導体
装置の製造方法を提供することを目的とする。
な問題点を解消するためになされたもので、シリコン基
板，ポリシリコン表面の微小孔の発生，高融点金属シリ
サイド膜とシリコン基板，ポリシリコン界面間の空洞の
発生を防止することができる接合形成法を備えた半導体
装置の製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、半導体基板上にＰ+ 層を形成する工程
において、Ｐ型不純物としてフッ素を含まないボロン化
合物を導入するようにしたものである。
置の製造方法は、半導体基板上にＰ+ 層を形成する工程
において、Ｐ型不純物としてフッ素を含まないボロン化
合物を導入するようにしたものである。
【００１２】また、この発明に係る半導体装置の製造方
法は、前記Ｐ+ 層の形成後、少なくとも半導体基板上の
Ｐ+ 層上に高融点金属シリサイド膜を形成するようにし
たものである。
法は、前記Ｐ+ 層の形成後、少なくとも半導体基板上の
Ｐ+ 層上に高融点金属シリサイド膜を形成するようにし
たものである。
【００１３】さらにこの発明に係る半導体装置の製造方
法は、前記フッ素を含まないボロン化合物を導入する工
程において、イオン注入法、プラズマドーピング法、あ
るいはボロン化合物を熱的に分解するガスフェーズドー
ピング法を用いるようにしたものである。
法は、前記フッ素を含まないボロン化合物を導入する工
程において、イオン注入法、プラズマドーピング法、あ
るいはボロン化合物を熱的に分解するガスフェーズドー
ピング法を用いるようにしたものである。
【００１４】
【作用】この発明においては、半導体基板上にＰ+ 層を
形成する工程において、フッ素を含まないボロン化合物
を導入するようにしたので、半導体基板，ポリシリコン
電極の表面での微小孔が発生が防止される。
形成する工程において、フッ素を含まないボロン化合物
を導入するようにしたので、半導体基板，ポリシリコン
電極の表面での微小孔が発生が防止される。
【００１５】また、この発明においては、フッ素を含ま
ないボロン化合物を導入して半導体基板上にＰ+ 層を形
成し、この後、半導体基板上のＰ+ 層上に高融点金属シ
リサイド膜を形成するようにしたので、高融点金属シリ
サイド膜と半導体基板間での空洞の発生が防止される。
ないボロン化合物を導入して半導体基板上にＰ+ 層を形
成し、この後、半導体基板上のＰ+ 層上に高融点金属シ
リサイド膜を形成するようにしたので、高融点金属シリ
サイド膜と半導体基板間での空洞の発生が防止される。
【００１６】また、この発明においては、前記フッ素を
含まないボロン化合物を導入する工程において、イオン
注入法、プラズマドーピング法、あるいはボロン化合物
を熱的に分解するガスフェーズドーピング法を用いるよ
うにしたので、特にイオン注入法以外のドーピング法で
あるプラズマドーピング，ガスフェーズドーピングを用
いた場合には浅いＰ+ ／Ｎ接合が形成され、ショートチ
ャネル効果の改善された微小なＰＭＯＳトランジスタが
得られる。
含まないボロン化合物を導入する工程において、イオン
注入法、プラズマドーピング法、あるいはボロン化合物
を熱的に分解するガスフェーズドーピング法を用いるよ
うにしたので、特にイオン注入法以外のドーピング法で
あるプラズマドーピング，ガスフェーズドーピングを用
いた場合には浅いＰ+ ／Ｎ接合が形成され、ショートチ
ャネル効果の改善された微小なＰＭＯＳトランジスタが
得られる。
【００１７】
【実施例】以下、この発明の一実施例を図を用いて説明
する。図１は本発明の一実施例による半導体装置の製造
方法により形成したトランジスタの断面図であり、図１
において、１はＬＯＣＯＳ酸化膜、２はソース領域、３
はドレイン領域、４はポリシリコンからなるゲート電
極、５はサイドウォール酸化膜、１０はＰ+ ／Ｎ接合
部、２７はシリコン基板、２８はＢＣｌ3 （塩化ボロ
ン）をイオン化したものであるＢＣｌ3 + である。
する。図１は本発明の一実施例による半導体装置の製造
方法により形成したトランジスタの断面図であり、図１
において、１はＬＯＣＯＳ酸化膜、２はソース領域、３
はドレイン領域、４はポリシリコンからなるゲート電
極、５はサイドウォール酸化膜、１０はＰ+ ／Ｎ接合
部、２７はシリコン基板、２８はＢＣｌ3 （塩化ボロ
ン）をイオン化したものであるＢＣｌ3 + である。
【００１８】本実施例では、ＢＦ2 + 以外のボロン化合
物の１つであるＢＣｌ3 + を用いて基板２７にイオン注
入を行い、基板２７内にＰ+ 層であるソース，ドレイン
領域２，３を形成した場合を示す。
物の１つであるＢＣｌ3 + を用いて基板２７にイオン注
入を行い、基板２７内にＰ+ 層であるソース，ドレイン
領域２，３を形成した場合を示す。
【００１９】次に、この図１のトランジスタのソース・
ドレイン領域２，３上、およびゲート電極４上に高融点
金属シリサイド膜を形成する方法について図２ないし図
５を用いて説明する。これらの図において、６はＴｉ薄
膜、７は未反応のＴｉ薄膜およびＴｉと雰囲気ガスとの
反応生成物、８はＴｉＳｉx 、９はＴｉＳｉ2 である。
ドレイン領域２，３上、およびゲート電極４上に高融点
金属シリサイド膜を形成する方法について図２ないし図
５を用いて説明する。これらの図において、６はＴｉ薄
膜、７は未反応のＴｉ薄膜およびＴｉと雰囲気ガスとの
反応生成物、８はＴｉＳｉx 、９はＴｉＳｉ2 である。
【００２０】まず、図１に示した構造面上に、スパッタ
法により膜厚５００オングストロームのＴｉ薄膜６を堆
積させる。これを図２に示す。次に、ランプアニーラに
より７００℃，３０秒の熱処理を加える。これにより、
ソース，ドレイン領域２，３の表面およびケート電極４
の表面にはＴｉＳｉx膜８が形成される。これを図３に
示す。このランプアニール処理における雰囲気は窒素，
アンモニア，あるいはアルゴンのいずれでも構わない。
法により膜厚５００オングストロームのＴｉ薄膜６を堆
積させる。これを図２に示す。次に、ランプアニーラに
より７００℃，３０秒の熱処理を加える。これにより、
ソース，ドレイン領域２，３の表面およびケート電極４
の表面にはＴｉＳｉx膜８が形成される。これを図３に
示す。このランプアニール処理における雰囲気は窒素，
アンモニア，あるいはアルゴンのいずれでも構わない。
【００２１】次に、硫酸と過酸化水素の混合液で処理す
ることにより、前工程で残存している未反応のＴｉ薄
膜，および雰囲気ガスとＴｉとの反応生成物７を除去す
る。この除去後の状態を図４に示す。その後、さらにラ
ンプアニーラを用いて、８００℃，３０秒の熱処理を行
い、結晶学的に安定で低抵抗なＴｉＳｉ2 膜９を形成す
る。これを図５に示す。
ることにより、前工程で残存している未反応のＴｉ薄
膜，および雰囲気ガスとＴｉとの反応生成物７を除去す
る。この除去後の状態を図４に示す。その後、さらにラ
ンプアニーラを用いて、８００℃，３０秒の熱処理を行
い、結晶学的に安定で低抵抗なＴｉＳｉ2 膜９を形成す
る。これを図５に示す。
【００２２】以上の工程により得られたＴｉＳｉ2 膜９
とシリコン基板、特にソース領域２との接合界面の拡大
図を図６に示す。図６に見られるように、これらの界面
間には空洞は全く観察されず、良好なＴｉＳｉ2 化され
たＰ+ 層が得られている。
とシリコン基板、特にソース領域２との接合界面の拡大
図を図６に示す。図６に見られるように、これらの界面
間には空洞は全く観察されず、良好なＴｉＳｉ2 化され
たＰ+ 層が得られている。
【００２３】このように本実施例の半導体装置の製造方
法によれば、半導体基板上にＰ+ 層を形成する際に、注
入するイオン種としてＢＦ2 + 以外のボロン化合物であ
るＢＣｌ3 + を用いるようにしたので、フッ素によるソ
ース，ドレイン領域２，３およびゲート電極であるポリ
シリコン４の表面の微小孔の発生を防止でき、さらにこ
のような面上に高融点シリサイドであるＴｉＳｉ2 膜９
を形成した場合に、ＴｉＳｉ2 膜９とシリコン基板，ポ
リシリコン界面間の空洞の発生を防止することができ
る。
法によれば、半導体基板上にＰ+ 層を形成する際に、注
入するイオン種としてＢＦ2 + 以外のボロン化合物であ
るＢＣｌ3 + を用いるようにしたので、フッ素によるソ
ース，ドレイン領域２，３およびゲート電極であるポリ
シリコン４の表面の微小孔の発生を防止でき、さらにこ
のような面上に高融点シリサイドであるＴｉＳｉ2 膜９
を形成した場合に、ＴｉＳｉ2 膜９とシリコン基板，ポ
リシリコン界面間の空洞の発生を防止することができ
る。
【００２４】なお、本実施例ではイオン種としてＢＣｌ
3 + を用いた場合について示したが、本発明はこれに限
定されるものではなく、Ｂ，ＢＦ2 以外のボロン化合物
をイオン化したもので、ＢＦ2 + よりも質量の大きいも
のであればよく、例えば、臭化ボロン（ＢＢｒ3 ），ジ
ボラン（Ｂ2 Ｈ6 ）、ボロブタン（Ｂ4 Ｈ10），ヨウ化
ボロン（ＢＩ3 ），硫化ボロン（Ｂ2 Ｓ3 ）をイオン化
したものを使用してもよい。
3 + を用いた場合について示したが、本発明はこれに限
定されるものではなく、Ｂ，ＢＦ2 以外のボロン化合物
をイオン化したもので、ＢＦ2 + よりも質量の大きいも
のであればよく、例えば、臭化ボロン（ＢＢｒ3 ），ジ
ボラン（Ｂ2 Ｈ6 ）、ボロブタン（Ｂ4 Ｈ10），ヨウ化
ボロン（ＢＩ3 ），硫化ボロン（Ｂ2 Ｓ3 ）をイオン化
したものを使用してもよい。
【００２５】また、本実施例では、高融点金属シリサイ
ドとしてＴｉＳｉ2 を用いた場合を示したが、コバルト
シリサイド（ＣｏＳｉ2 ），ニッケルシリサイド（Ｎｉ
Ｓｉ2 ），タングステンシリサイド（ＷＳｉ2 ），タン
タルシリサイド（ＴａＳｉ2）等、他の高融点金属のシ
リサイドを用いてもよく、この場合においても上記実施
例と同様の効果を奏する。
ドとしてＴｉＳｉ2 を用いた場合を示したが、コバルト
シリサイド（ＣｏＳｉ2 ），ニッケルシリサイド（Ｎｉ
Ｓｉ2 ），タングステンシリサイド（ＷＳｉ2 ），タン
タルシリサイド（ＴａＳｉ2）等、他の高融点金属のシ
リサイドを用いてもよく、この場合においても上記実施
例と同様の効果を奏する。
【００２６】次に、本発明の他の実施例として半導体基
板上にＰ+ 層を形成する工程にプラズマドーピング法を
用いる場合について示す。図７にプラズマドーピング装
置を示す。図７において、１１は反応容器、１２は上部
電極、１３は下部電極、１４はウェハ、１５はガス導入
口、１６はガス排気口、１７はマッチングボックス、１
８はＲＦ電源を示す。
板上にＰ+ 層を形成する工程にプラズマドーピング法を
用いる場合について示す。図７にプラズマドーピング装
置を示す。図７において、１１は反応容器、１２は上部
電極、１３は下部電極、１４はウェハ、１５はガス導入
口、１６はガス排気口、１７はマッチングボックス、１
８はＲＦ電源を示す。
【００２７】ドーピングは以下の示す機構で行われる。
ガス導入口１５より導入された原料ガスであるジボラン
（Ｂ2 Ｈ6 ）は電極間において、Ｂ+ ，Ｈ+ 等から構成
されるプラズマを生じる。この発生したプラズマは数百
ｅＶの低エネルギーで下部電極１３上のウェハ１４に衝
突し、ウェハ１４中にドーピングされることとなる。
ガス導入口１５より導入された原料ガスであるジボラン
（Ｂ2 Ｈ6 ）は電極間において、Ｂ+ ，Ｈ+ 等から構成
されるプラズマを生じる。この発生したプラズマは数百
ｅＶの低エネルギーで下部電極１３上のウェハ１４に衝
突し、ウェハ１４中にドーピングされることとなる。
【００２８】この方法は、原料ガスとしてフッ素を含ま
ないボロン化合物を用いれば、上記実施例と同様に従来
例に示したフッ素による悪影響を排除することができ
る。また、本実施例によるドーピングは低エネルギーに
よるドーピングであるために、浅い接合を形成しやすい
という特徴を発揮することができる。図８にプラズマド
ーピング法により形成した浅い接合を持つ、ＰＭＯＳト
ランジスタの断面図を示す。
ないボロン化合物を用いれば、上記実施例と同様に従来
例に示したフッ素による悪影響を排除することができ
る。また、本実施例によるドーピングは低エネルギーに
よるドーピングであるために、浅い接合を形成しやすい
という特徴を発揮することができる。図８にプラズマド
ーピング法により形成した浅い接合を持つ、ＰＭＯＳト
ランジスタの断面図を示す。
【００２９】その後、上記実施例に示した同様の方法で
接合上、ポリシリコン上にＴｉＳｉ2 膜９を形成する。
これを図９に示す。この時、ＴｉＳｉ2 膜９とシリコン
基板、もしくはポリシリコン界面に従来例で示したフッ
素による影響である空洞は発生しない。これにより良好
なＴｉＳｉ2 を持つ浅いＰ+ ／Ｎ接合形成が可能とな
る。
接合上、ポリシリコン上にＴｉＳｉ2 膜９を形成する。
これを図９に示す。この時、ＴｉＳｉ2 膜９とシリコン
基板、もしくはポリシリコン界面に従来例で示したフッ
素による影響である空洞は発生しない。これにより良好
なＴｉＳｉ2 を持つ浅いＰ+ ／Ｎ接合形成が可能とな
る。
【００３０】以上のように、このような本実施例によれ
ば、原料ガスとしてフッ素を含まないボロン化合物を用
いたので、上記実施例と同様にフッ素によるソース，ド
レイン領域２，３およびゲート電極であるポリシリコン
４の表面の微小孔の発生を防止でき、さらにこのような
面上に高融点シリサイドであるＴｉＳｉ2 膜９を形成し
た場合に、ＴｉＳｉ2 膜９とシリコン基板，ポリシリコ
ン界面間の空洞の発生を防止することができる。
ば、原料ガスとしてフッ素を含まないボロン化合物を用
いたので、上記実施例と同様にフッ素によるソース，ド
レイン領域２，３およびゲート電極であるポリシリコン
４の表面の微小孔の発生を防止でき、さらにこのような
面上に高融点シリサイドであるＴｉＳｉ2 膜９を形成し
た場合に、ＴｉＳｉ2 膜９とシリコン基板，ポリシリコ
ン界面間の空洞の発生を防止することができる。
【００３１】また、さらには、ドーピングの方法とし
て、低エネルギーによるプラズマドーピングを用いるよ
うにしたので、浅い接合を形成でき、ショートチャネル
効果の改善された微小なＰＭＯＳトランジスタを形成す
ることができる効果がある。
て、低エネルギーによるプラズマドーピングを用いるよ
うにしたので、浅い接合を形成でき、ショートチャネル
効果の改善された微小なＰＭＯＳトランジスタを形成す
ることができる効果がある。
【００３２】なお、本実施例において、原料ガスとして
Ｂ2 Ｈ6 を用いた場合について示したが、他のガス、臭
化ボロン（ＢＢｒ3 ），塩化ボロン（ＢＣｌ3 ），ボロ
ブタン（Ｂ4 Ｈ10），ヨウ化ボロン（ＢＩ3 ），硫化ボ
ロン（Ｂ2 Ｓ3 ）を用いてもよく、この場合においても
上記実施例と同様の効果を奏することができる。
Ｂ2 Ｈ6 を用いた場合について示したが、他のガス、臭
化ボロン（ＢＢｒ3 ），塩化ボロン（ＢＣｌ3 ），ボロ
ブタン（Ｂ4 Ｈ10），ヨウ化ボロン（ＢＩ3 ），硫化ボ
ロン（Ｂ2 Ｓ3 ）を用いてもよく、この場合においても
上記実施例と同様の効果を奏することができる。
【００３３】また、本実施例ではＰ+ ／Ｎ接合上および
ゲート電極上に形成する高融点金属シリサイド膜として
ＴｉＳｉ2 を用いた場合について示したが、他の高融点
金属シリサイドであるコバルトシリサイド（ＣｏＳｉ2
），ニッケルシリサイド（ＮｉＳｉ2 ），タンタルシ
リサイド（ＴａＳｉ2 ），タングステンシリサイド（Ｗ
Ｓｉ2 ），白金シリサイド（ＰｔＳｉ2 ）を用いた場合
でも同様の効果を奏することができる。
ゲート電極上に形成する高融点金属シリサイド膜として
ＴｉＳｉ2 を用いた場合について示したが、他の高融点
金属シリサイドであるコバルトシリサイド（ＣｏＳｉ2
），ニッケルシリサイド（ＮｉＳｉ2 ），タンタルシ
リサイド（ＴａＳｉ2 ），タングステンシリサイド（Ｗ
Ｓｉ2 ），白金シリサイド（ＰｔＳｉ2 ）を用いた場合
でも同様の効果を奏することができる。
【００３４】次に、本発明のさらなる他の実施例として
半導体基板上にＰ+ 層を形成する工程にガスフェーズド
ーピング法を用いる場合について示す。図１０にガスフ
ェーズドーピング装置について示す。基本構成は、ラン
プアニール装置と同様であり、図において、１９は反応
容器、２０は赤外線ランプ、２１は石英板、２４はウェ
ハ、２２はガス導入口、２３はガス排気口を示す。装置
内にウェハ２４をセットした後、原料ガスＢ2 Ｈ6 を導
入口２２より導入する。その後、ランプにより赤外光を
放射させ、熱的にＢ2 Ｈ6 を分解し、同時に加熱された
ウェハ２４中にＢ+ をドーピングする。
半導体基板上にＰ+ 層を形成する工程にガスフェーズド
ーピング法を用いる場合について示す。図１０にガスフ
ェーズドーピング装置について示す。基本構成は、ラン
プアニール装置と同様であり、図において、１９は反応
容器、２０は赤外線ランプ、２１は石英板、２４はウェ
ハ、２２はガス導入口、２３はガス排気口を示す。装置
内にウェハ２４をセットした後、原料ガスＢ2 Ｈ6 を導
入口２２より導入する。その後、ランプにより赤外光を
放射させ、熱的にＢ2 Ｈ6 を分解し、同時に加熱された
ウェハ２４中にＢ+ をドーピングする。
【００３５】本実施例による方法も上記実施例と同様
に、フッ素を含まないボロン化合物を用いているため、
従来例で示したフッ素による劣化を生じさせることな
く、浅いＰ+ ／Ｎ接合を形成することができる。
に、フッ素を含まないボロン化合物を用いているため、
従来例で示したフッ素による劣化を生じさせることな
く、浅いＰ+ ／Ｎ接合を形成することができる。
【００３６】さらに、Ｂ+ のドーピングされたシリコン
基板上，ポリシリコン上に高融点金属シリサイドを形成
することにより図９と同様の形状を得ることができる。
なお、本実施例において、原料ガスとしてＢ2 Ｈ6 を用
いた場合について示したが、他のボロン化合物である、
ＢＣｌ3 ，ＢＢｒ3 ，ＢＩ3 ，Ｂ4 Ｈ10，Ｂ2Ｓ3 を用
いた場合でも同様の効果を奏することができる。また、
本実施例では高融点金属シリサイドとしてＴｉＳｉ2 を
用いた場合について示したが、他の高融点金属シリサイ
ドであるＣｏＳｉ2 ，ＮｉＳｉ2 ，ＴａＳｉ2 ，ＷＳｉ
2 ，ＰｔＳｉ2 を用いた場合でも同様の効果を奏するこ
とができる。
基板上，ポリシリコン上に高融点金属シリサイドを形成
することにより図９と同様の形状を得ることができる。
なお、本実施例において、原料ガスとしてＢ2 Ｈ6 を用
いた場合について示したが、他のボロン化合物である、
ＢＣｌ3 ，ＢＢｒ3 ，ＢＩ3 ，Ｂ4 Ｈ10，Ｂ2Ｓ3 を用
いた場合でも同様の効果を奏することができる。また、
本実施例では高融点金属シリサイドとしてＴｉＳｉ2 を
用いた場合について示したが、他の高融点金属シリサイ
ドであるＣｏＳｉ2 ，ＮｉＳｉ2 ，ＴａＳｉ2 ，ＷＳｉ
2 ，ＰｔＳｉ2 を用いた場合でも同様の効果を奏するこ
とができる。
【００３７】
【発明の効果】以上のように、この発明によれば、半導
体基板上にＰ+ 層を形成する際に、フッ素を含まないボ
ロン化合物を導入するようにしたので、フッ素による半
導体基板の劣化を防止することができ、良好なＰ+ 層が
得られるという効果がある。
体基板上にＰ+ 層を形成する際に、フッ素を含まないボ
ロン化合物を導入するようにしたので、フッ素による半
導体基板の劣化を防止することができ、良好なＰ+ 層が
得られるという効果がある。
【００３８】また、Ｐ+ 層の形成後、半導体基板上のＰ
+ 層に高融点金属シリサイド膜を形成した際に高融点金
属シリサイド膜と半導体基板間の空洞の発生を防止で
き、良好なシリサイド化されたＰ+ 層が得られるという
効果がある。
+ 層に高融点金属シリサイド膜を形成した際に高融点金
属シリサイド膜と半導体基板間の空洞の発生を防止で
き、良好なシリサイド化されたＰ+ 層が得られるという
効果がある。
【００３９】また、ボロンのドーピング法としてプラズ
マドーピング法，ガスフェーズドーピング法を適用し、
その基板上に高融点金属シリサイドを形成するようにし
たので、フッ素の影響を受けることなく、シリサイド化
された良好な浅いＰ+ 層の形成が可能となる効果があ
る。
マドーピング法，ガスフェーズドーピング法を適用し、
その基板上に高融点金属シリサイドを形成するようにし
たので、フッ素の影響を受けることなく、シリサイド化
された良好な浅いＰ+ 層の形成が可能となる効果があ
る。
【図１】この発明の一実施例による半導体装置の製造方
法により形成したトランジスタの断面図。
法により形成したトランジスタの断面図。
【図２】この発明の一実施例による半導体装置の製造方
法により形成したトランジスタをシリサイド化する場合
の主要工程を示す断面図。
法により形成したトランジスタをシリサイド化する場合
の主要工程を示す断面図。
【図３】この発明の一実施例による半導体装置の製造方
法により形成したトランジスタをシリサイド化する場合
の主要工程を示す断面図。
法により形成したトランジスタをシリサイド化する場合
の主要工程を示す断面図。
【図４】この発明の一実施例による半導体装置の製造方
法により形成したトランジスタをシリサイド化する場合
の主要工程を示す断面図。
法により形成したトランジスタをシリサイド化する場合
の主要工程を示す断面図。
【図５】この発明の一実施例による半導体装置の製造方
法により形成したトランジスタをシリサイド化する場合
の主要工程の断面図。
法により形成したトランジスタをシリサイド化する場合
の主要工程の断面図。
【図６】この発明の一実施例による半導体装置の製造方
法により形成したシリサイド化したトランジスタの接合
部分の拡大図。
法により形成したシリサイド化したトランジスタの接合
部分の拡大図。
【図７】この発明の他の実施例による半導体装置の製造
方法に用いるプラズマドーピング装置の概観図。
方法に用いるプラズマドーピング装置の概観図。
【図８】この発明の他の実施例による半導体装置の製造
方法を用いて形成したＰＭＯＳトランジスタの断面図。
方法を用いて形成したＰＭＯＳトランジスタの断面図。
【図９】この発明の他の実施例による半導体装置の製造
方法を用いて形成したＰＭＯＳトランジスタの断面図。
方法を用いて形成したＰＭＯＳトランジスタの断面図。
【図１０】この発明のさらに他の実施例による半導体装
置の製造方法に用いるガスフェーズドーピング装置の概
観図。
置の製造方法に用いるガスフェーズドーピング装置の概
観図。
【図１１】従来の製造方法により形成したトランジスタ
の断面図。
の断面図。
【図１２】従来の製造方法により形成したＰ+ ／Ｎ接合
表面の拡大図。
表面の拡大図。
【図１３】従来の製造方法により形成したＰＭＯＳトラ
ンジスタをシリサイド化する場合の工程断面図。
ンジスタをシリサイド化する場合の工程断面図。
【図１４】従来の製造方法により形成したＰＭＯＳトラ
ンジスタをシリサイド化する場合の工程断面図。
ンジスタをシリサイド化する場合の工程断面図。
【図１５】従来の製造方法により形成したＰＭＯＳトラ
ンジスタをシリサイド化する場合の工程断面図。
ンジスタをシリサイド化する場合の工程断面図。
【図１６】従来の製造方法により形成したＰＭＯＳトラ
ンジスタをシリサイド化する場合の工程断面図。
ンジスタをシリサイド化する場合の工程断面図。
【図１７】従来の製造方法により形成したＰＭＯＳトラ
ンジスタの接合付近の拡大図。
ンジスタの接合付近の拡大図。
１ ＬＯＣＯＳ酸化膜 ２ ソース領域 ３ ドレイン領域 ４ ゲート電極 ５ サイドウォール酸化膜 ６ Ｔｉ薄膜 ７ 未反応Ｔｉ薄膜及びＴｉと雰囲気ガスとの反応生
成物 ８ ＴｉＳｉｘ ９ ＴｉＳｉ2 １０ Ｐ+ ／Ｎ接合部 １１ 反応容器 １２ 上部電極 １３ 下部電極 １４ ウェハ １５ ガス導入口 １６ ガス排気口 １７ マッチングボックス １８ ＲＦ電源 １９ 反応容器 ２０ 赤外線ランプ ２１ 石英板 ２２ ガス導入口 ２３ ガス排気口 ２４ ウェハ ２５ 微小孔 ２６ 空洞 ２７ 基板 ２８ ＢＦ2 以外のボロン化合物をイオン化したもの
成物 ８ ＴｉＳｉｘ ９ ＴｉＳｉ2 １０ Ｐ+ ／Ｎ接合部 １１ 反応容器 １２ 上部電極 １３ 下部電極 １４ ウェハ １５ ガス導入口 １６ ガス排気口 １７ マッチングボックス １８ ＲＦ電源 １９ 反応容器 ２０ 赤外線ランプ ２１ 石英板 ２２ ガス導入口 ２３ ガス排気口 ２４ ウェハ ２５ 微小孔 ２６ 空洞 ２７ 基板 ２８ ＢＦ2 以外のボロン化合物をイオン化したもの
Claims (3)
- 【請求項１】 半導体基板上にＰ+ 層を形成する工程を
含む半導体装置の製造方法において、 前記Ｐ+ 層を形成するためのＰ型不純物の導入は、 フッ素を含まないボロン化合物を導入することによって
行うことを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記Ｐ+ 層の形成後、少なくとも半導体基板上のＰ+ 層
上に高融点金属シリサイド膜を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項３】 請求項１記載の半導体装置の製造方法に
おいて、 前記フッ素を含まないボロン化合物を導入する工程は、 イオン注入法、プラズマドーピング法、あるいはボロン
化合物を熱的に分解するガスフェーズドーピング法を用
いることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10921392A JPH05283426A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10921392A JPH05283426A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283426A true JPH05283426A (ja) | 1993-10-29 |
Family
ID=14504467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10921392A Pending JPH05283426A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283426A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010000224A (ja) * | 2008-06-20 | 2010-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 生体認識装置 |
| JP2011529275A (ja) * | 2008-07-22 | 2011-12-01 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 重いハロゲン化合物を用いたイオン注入 |
-
1992
- 1992-03-31 JP JP10921392A patent/JPH05283426A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010000224A (ja) * | 2008-06-20 | 2010-01-07 | Nippon Telegr & Teleph Corp <Ntt> | 生体認識装置 |
| JP2011529275A (ja) * | 2008-07-22 | 2011-12-01 | ヴァリアン セミコンダクター イクイップメント アソシエイツ インコーポレイテッド | 重いハロゲン化合物を用いたイオン注入 |
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