JP2008504695A5 - - Google Patents

Claims (16)

1. キャリアを伝導するための構造であって、
   ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板と、
   前記基板の上に形成したＳｉＧｅの擬似格子整合層であって、前記基板よりもＧｅ濃度が高く、これによって圧縮性の歪みがかかっている、擬似格子整合層と、
   を含む、構造。
2. 前記擬似格子整合層の上にゲート誘電体を更に含む、請求項１に記載の構造。
3. 前記ゲート誘電体の上にゲート電極を更に含む、請求項２に記載の構造。
4. 前記ゲート誘電体の各側において前記擬似格子整合層に形成されたソースおよびドレイン領域を更に含み、前記ソースおよびドレイン領域間にチャネルを形成する、請求項３に記載の構造。
5. 前記ゲート誘電体の上にポリシリコン・ゲート電極を更に含み、ＭＯＳＦＥＴを形成する、請求項２に記載の構造。
6. 前記ゲート誘電体の上にポリシリコン・ゲルマニウム・ゲート電極を更に含む、請求項２に記載の構造。
7. 前記ゲート誘電体の上に金属および金属シリサイドのゲート電極の一方を更に含む、請求項２に記載の構造。
8. 前記ゲート誘電体が３．９よりも大きい誘電率を有する、請求項２に記載の構造。
9. 前記基板の表面が０．１ｎｍのＲＭＳを有する、請求項１に記載の構造。
10. 前記ＳｉＧｅの擬似格子整合層が２０ｎｍ未満の厚さを有する、請求項１に記載の構造。
11. キャリアを伝導するための構造を形成するための方法であって、
    ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板を選択するステップと、
    前記基板の上に形成したＳｉＧｅの擬似格子整合層であって、前記基板よりもＧｅ濃度が高く、これによって圧縮性の歪みがかかっている、擬似格子整合層を形成するステップと、
    を含む、方法。
12. 前記擬似格子整合層の上にゲート誘電体を形成するステップと、
    前記ゲート誘電体の上にゲート電極を形成するステップと、
    前記ゲート誘電体の各側において前記擬似格子整合層にソースおよびドレイン領域を形成し、前記ソースおよびドレイン領域間にチャネルを形成するステップと、
    を更に含む、請求項１１に記載の方法。
13. 半導体エピタキシャル層を形成するための方法であって、
    ＜１１０＞において上面を有するＳｉまたはＳｉＧｅの単結晶基板を選択するステップと、
    前記単結晶基板を急速化学的気相堆積ツール内に装着するステップと、
    前記ツール内の圧力を０．２トール未満に低下させるステップと、
    前記ツール内の温度を６００℃まで上昇させるステップと、
    Ｓｉ含有ガスおよびＧｅ含有ガスの双方を導入し、これによって、前記基板の上に、前記基板とは異なるＧｅ濃度を有するＳｉＧｅの擬似格子整合層を形成し、これによって前記擬似格子整合層を歪ませる、ステップと、
    を含む、方法。
14. ０．１ｎｍのＲＭＳ粗さ未満の前記基板の表面を化学的に処理するステップを更に含む、請求項１３に記載の方法。
15. 前記ツール内の温度を４００℃未満に低下させる時間期間の後、エピタキシャル成長を終了させるステップを更に含む、請求項１３に記載の方法。
16. エピタキシャル堆積のために基板を化学的に処理するための方法であって、
    ０．２ｎｍ未満の表面粗さを有するＳｉまたはＳｉＧｅ基板を選択するステップと、
    前記基板を脱イオン化水において２３℃で１０ＰＰＭオゾンの第１の槽に浸漬するステップと、
    前記基板を希薄ＨＦ１００：１の第２の槽に少なくとも１分間浸漬するステップと、
    前記基板を脱イオン化水の第３の槽に少なくとも５分間浸漬するステップと、
    前記基板をＨＣｌ酸および脱イオン化水の少なくとも１：１００の２３℃の第４の槽に浸漬するステップと、
    前記基板を脱イオン化水の第５の槽に少なくとも５分間浸漬するステップと、
    前記基板を前記第５の槽から取り出して、窒素を含む雰囲気において少なくとも３０℃の温度で前記基板を乾燥させるステップと、
    を含む、方法。