TWI453912B - 包含具有毗鄰於應力層之主動區之電晶體結構之電子裝置及形成該電子裝置之方法 - Google Patents

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TWI453912B
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Description

包含具有毗鄰於應力層之主動區之電晶體結構之電子裝置及形成該電子裝置之方法
本發明關於電子裝置及形成電子裝置之方法，且更明確地說，關於包含具有毗鄰於應力層之主動區之電晶體結構之電子裝置及形成該等電子裝置之方法。
隨著電子與裝置效能要求不斷變得更加需要，絕緣體上半導體(「SOT」)架構亦變得更為普遍。該等p通道電晶體之通道區內的載子遷移率係一不斷改善的領域。許多方式會在形成一預金屬介電(「PMD」)層之前運用一雙應力層。該雙應力層可在形成該PMD層之前併入一電子裝置中以作為一蝕刻停止層。就該雙應力層而言，該蝕刻停止層包含一於n通道電晶體結構上之拉伸層及一於p通道電晶體結構上之壓縮層。
部份嘗試集中在沿該電晶體結構之通道長度方向改變該主動區內的應力，進而影響該電晶體之汲極電流及跨導。
一電子裝置可包含一第一導電類型之一電晶體結構、一場隔離區、及重疊該場隔離區之一第一應力類型之一層。例如，該電晶體結構可為一p通道電晶體結構且該第一應力類型可為拉伸；或該電晶體結構可為一n通道電晶體結構且該第一應力類型可為壓縮。該電晶體結構可包含一通道區，其位於一主動區內。該主動區之邊緣包含該通道區與該場隔離區間的介面。由俯視圖看來，該層可包含一邊緣，其位於該主動區之邊緣附近。於一特定具體實施例中，該層會具有一圖案，且不會覆蓋該主動區。由俯視圖看來，於該通道長度方向上從該主動區之每一邊緣至該層中其之最接近對應邊緣的距離不會比於該通道寬度方向上從該主動區之每一邊緣至該層中其之最接近對應邊緣的距離大。該層可影響該場隔離區內的應力，其接著並可影響該主動區內的應力。該主動區與該層之邊緣間的位置關係可有助於提升該電晶體結構之通道區內的載子遷移率。
在說明下述之具體實施例的細節之前，定義或闡明若干術語。術語「主動區」意指經設計載子會流過的電晶體結構之部份。針對一或多個電晶體結構，該主動區包含一通道區、一源極區、一汲極區、一源極/汲極區、或其之任意組合。
術語「通道長度」意指一電晶體結構之通道區的尺寸，其中該尺寸代表一源極區與一汲極區間或該電晶體結構之源極/汲極區間的最小距離。從一俯視圖看來，該通道長度通常係處於一方向，其實質上係垂直於通道－源極區介面、通道－汲極區介面、通道－源極/汲極區介面、或其類似者。
術語「通道寬度」意指一電晶體結構之通道區的尺寸，其中該尺寸係就實質上垂直於該通道長度之方向來加以測量。從一俯視圖看來，該通道寬度通常會從一通道區－場隔離區介面延伸至一相對的通道區－場隔離區介面。
術語「側面應力」意指於實質上平行於一電晶體結構之通道長度的方向上一主動區內的應力。
術語「主要表面」意指電晶體結構隨後會從其形成的表面。該主要表面在形成任何電子組件之前可為一基底材料的原始表面，或可為重疊於該基底材料之半導體層的表面。例如，絕緣體上半導體基板之半導體層的曝露表面可為主要表面，而非該基底材料的原始表面。
術語「應力」意指由二不相同材料彼此相接觸所產生的合力。應力可為壓縮、零、或拉伸。如同本說明書中所使用，壓縮應力具有一負值，而拉伸應力具有一正值。
術語「電晶體結構」意指一閘極電極與相關的通道區、源極與汲極區或源極/汲極區。一閘極介電層可或不可為該電晶體結構之部份。一電晶體結構可經配置而作用為一電晶體、一電容器、或一電阻器。
術語「橫向應力」意指於與一電晶體結構之通道寬度實質上平行的方向上一主動區內的應力。
術語「未對準容限單位」意指於一特定光罩層可容許未對準的最大量。例如，若一光罩可未對準＋/－10 nm，則未對準容限單位便為20 nm。可容許未對準的最大量部份可藉由設計規則、於該特定光罩層的最小特徵尺寸、於該特定光罩層的最小間距、或其之任意組合來決定。
術語「垂直應力」意指來自一層而由一緊接於下方之表面所經歷的應力。
本文所使用的術語「包含」、「包括」、「具有」或者其它任何變化係旨在涵蓋一非唯一性的包含。例如，那些包含元件表的方法、手段、物品、或設備不必侷限於上述元件，但是可以包含未明確列出的其它元件或者此方法、手段、物品、或設備本身固有的元件。另外，除非明確指明相反，「或者」是指一包含的或者，而不是指一唯一的或者。例如，下列任何一項都能滿足條件A或B：A是正確(或出現)，B是錯誤(或未出現)；A是錯誤(或未出現)，B是正確(或出現)以及A和B都正確(或都出現)。
此外，為求清楚並賦予本文所說明之具體實施例的範疇一般意義，對「一」或「一個」的使用係用以說明「一」或「一個」所指稱的一或多個物品。因此，一旦出現有使用「一」或「一個」的情況，便應將該說明理解為包括一個或至少一個，且單數亦包含複數個，除非顯然該相反情況為其他含義。
除非另外加以定義，否則此處所用的全部技術與科學術語具有與熟悉本發明所屬之技術之人士通常所理解相同的含義。全部公開案、專利申請案、專利及此處提及的其他參考文獻以提及方式全部併入本文中。如遇到衝突情形，以包含定義之本說明書為準。此外，材料、方法及範例僅為說明性，並非意欲加以限制。
本發明的其他特色與優點，將由以下詳細說明並由申請專利範圍而顯露。
本文中未說明的部份，關於具體材料、處理方式、以及電路的許多細節皆為傳統形式，可在關於半導體以及微電子技術的教科書或其他來源中找到。
圖1包含一電子裝置10(例如，積體電路)之一基板12之一部份的斷面圖說明。基板12可包含一單結晶半導體晶圓、一絕緣體上半導體晶圓、一平板顯示器(例如，於一玻璃板上之一矽層)、或傳統上用以形成電子裝置的其他基板。基板12之上表面係主要表面13。於一項具體實施例中，基板12包含一基底材料14、一絕緣層16與一具有一主要表面13之半導體層18，該主要表面13實質上係於一(100)晶體平面內，且隨後形成之通道區之邊緣實質上會以形式<110>之方向來取向。
場隔離區22係運用傳統或專屬技術、材料或其之任意組合而形成，如同圖2與3中所說明。場隔離區22會環繞主動區24、26與28中之每一者，其中場隔離區22之部份會介於主動區24與26、及26與28之間。場隔離區22之邊緣係毗鄰於主動區24、26與28之邊緣。於一項具體實施例中，主動區24可包含一p型摻雜物並包含一隨後形成之n通道電晶體結構的通道區，而主動區26與28可包含一n型摻雜物並包含一隨後形成之p通道電晶體結構的通道區。
參考圖3，主動區24、26與28中之每一者包含多對相對的邊緣。一對相對邊緣於圖3中係垂直取向，而另一對相對邊緣於圖3中係水平取向。在閱讀該說明書的剩餘部份之後將更加顯露該等邊緣的重要性。
所形成之電晶體結構係如圖4、5與6中所說明。於一項具體實施例中，可形成n通道與p通道電晶體結構二者。圖4說明重疊於主動區24與26及場隔離區22之部份的閘極電極42，以及重疊於主動區28及場隔離區22之部份的閘極電極44。
圖5說明於圖4之剖面線5－5處之p通道電晶體結構50的斷面圖。電晶體結構50包含源極/汲極區52(「S/D區」)、一閘極介電質54、閘極電極42與間隔物結構46。
閘極介電質54可包含一或多層二氧化矽、氮化矽、氮氧化矽、一高介電常數(「高k」)材料(例如，介電常數大於8)、或其之任意組合的薄膜。該高k材料可包含Hfa Ob Nc 、Hfa Sib Oc 、Hfa Sib Oc Nd 、Hfa Zrb Oc Nd 、Hfa Zrb Sic Od Ne 、Hfa Zrb Oc 、Zra Sib Oc 、Zra Sib Oc Nd 、Zra Ob 、其他含Hf或含Zr之介電材料、前述材料中之任一者的摻雜型式(摻雜鑭、摻雜鈮等)、或其之任意組合。如本文中所使用，以字母下標來加以指明之化合物材料上的下標係意欲表示於化合物中存在的原子物種之分率為非零，且因此，一化合物內的字母下標總和為1。例如，在Hfa Ob Nc 的情況中，「a」、「b」、與「c」的總和為1。閘極介電質54可具有於約1至約20 nm之範圍內的厚度。閘極介電質54可運用一氧化或氮化環境來進行熱成長，或運用一化學汽相沉積技術、物理汽相沉積技術、或其之任意組合來加以沉積。
閘極電極42可包含重疊於p通道區26的表面部份。於完成的電子裝置中，該表面部份實質上會設定該電晶體的功函數。於一更特定具體實施例中，該表面部份可包含一金屬元素，例如一過渡金屬元素。於一特定具體實施例中，於該表面部份內之所有金屬元素僅包含一個或多個過渡金屬元素。基於本說明書之目的，不將矽與鍺視為金屬元素。於另一具體實施例中，該表面部份可包含一第二元素，其係矽、氧、氮或其之任意組合。閘極電極42之表面部份可包含Tia Nb 、Moa Nb 、Moa Sib Nc 、Rua Ob 、Ira Ob 、Ru、Ir、Moa Sib O、MOa Sib Oc Nd 、Moa Hfb Oc 、Moa Hfb Oc Nd 、其他含材料之過渡金屬，或其之任意組合。
閘極電極42之另一部份可重疊於該表面部份。於一項具體實施例中，重疊部份相較於該表面部份係較具導電性，並可包含例如矽、多晶矽、一氮化物、一含金屬材料、其他適當材料、或其之任意組合的材料。於一項具體實施例中，該材料可包含鉑、鈀、銥、鋨、釕、錸、錫銦、錫鋅、鋁銦、或其之任意組合。於另一具體實施例中，於閘極電極42上形成一材料，其能夠與矽反應以形成一矽化物，並可包含Ti、Ta、Co、W、Mo、Zr、Pt、其他適當材料、或其之任意組合，而在稍後發生反應以形成一金屬矽化物。於另一具體實施例中，閘極電極42可包含該較具導電性的部份，並可不包含該表面部份。閘極電極42可具有介於約30與約500 nm之間的厚度。
間隔物結構46可包含矽、多晶矽、一氮化物、一氧化物、一氮氧化物、或其之任意組合。該等間隔物結構46可運用一傳統或專屬沉積與蝕刻技術而形成。間隔物46之斷面可具有複數個形狀(未說明)中之一者。此一形狀可實質上為三角形、方形、L形、或某些其他形狀。
S/D區52可於該主動區26之部份內形成。一p型摻雜物(例如，硼)係引入毗鄰於閘極電極42之主動區26中。於一項具體實施例中，該摻雜物可運用離子植入來引入。可執行一選擇性熱循環以活化該摻雜物。於另一具體實施例中，接續的處理可具有一或多個能夠活化該摻雜物的熱循環。於又另一具體實施例中，摻雜區52之摻雜濃度係至少約1E19原子/cm3 。
參考圖5，通道區58位於閘極電極42之下方並位於S/D區52之間。通道區58具有一通道長度與一通道寬度。該通道長度於該主要表面13係介於S/D區52之間的距離。該通道寬度係就實質上垂直於該通道長度之方向來加以測量。參考圖4，包含主動區26之電晶體結構的通道寬度係介於主動區26之左手與右手邊緣間的距離，如同於該閘極電極42之下所測量的一般。
主動區28包含一與電晶體結構50相似的電晶體結構，如同圖5中所說明。包含主動區28之電晶體結構的材料、厚度、與形成技術相較於電晶體結構50而言可為相同或不同。閘極電極44與閘極電極42相似可包含一表面部份與一較具導電性(相較於該表面部份)的重疊部份。與閘極電極42相似，該表面部份並非必要的。
圖6說明於圖4之剖面線6－6處之n通道電晶體結構60的斷面圖。電晶體結構60包含S/D區62、一閘極介電質54、閘極電極42與間隔物結構46。閘極介電質54可運用該等具體實施例中之任一者或更多者來形成，如同先前相對於電晶體結構50之所述。重疊於主動區24之閘極介電層54之部份相較於重疊於主動區26之閘極介電層54之部份可為相同或不同。
閘極電極42可包含另一表面部份，其實質上可設定該電晶體結構60之功函數。該表面部份可包含Taa Cb 、Taa Sib Nc 、Taa Nb 、Taa Sib Cc 、Hfa Cb 、Nba Cb 、Tia Cb 、Nia Sib 或其之任意組合。閘極電極42之重疊部份實質上可與上述相同。其他表面部份係選擇性且非必要的。
一n型摻雜物(例如，砷、磷、銻、或其之任意組合)可引入毗鄰於閘極電極42之主動區24中以形成S/D區62。該摻雜物可如同先前針對S/D區52之所述地加以引入並活化。於一項具體實施例中，S/D區62之摻雜濃度係至少約1E19原子/cm3 。於另一具體實施例中(未說明)，用於形成電晶體結構60之部份的材料或技術可與形成電晶體結構50之部份所使用的相同或不同。電晶體結構50與60之部份的形成可同時或不同時發生。
參考圖6，通道區68位於閘極電極42之下方並位於S/D區62之間。通道區68具有一通道長度與一通道寬度。該通道長度於該主要表面13係介於S/D區62之間的距離。該通道寬度係就實質上垂直於該通道長度之方向來加以測量。參考圖4，包含主動區24之電晶體結構的通道寬度係介於主動區24之左手與右手邊緣間的距離，如同於該閘極電極42之下所測量的一般。
絕緣層70係運用傳統或專屬方法而重疊基板12形成，其包含場隔離區22、及主動區24與26(如同圖7與8所說明)，以及主動區28(圖7或8未說明)。絕緣層70可包含一氧化物、一氮化物、一氮氧化物、或其之組合。可成長或沉積絕緣層70。應力之大小係厚度與重疊薄膜之固有應力的函數。可運用一或多個方法參數諸如壓力、溫度、氣體比率、功率密度、頻率、照射、離子植入、或其之任意組合來影響於一薄膜中的應力。於一項具體實施例中，可運用電漿增強化學汽相沈積(「PECVD」)來沉積一拉伸薄膜或一壓縮薄膜。於另一具體實施例中，該(等)方法參數可增加或減少該應力的大小，而不會改變應力的類型(即，拉伸或壓縮)。
於一項具體實施例中，絕緣層70具有一壓縮應力。於一特定具體實施例中，絕緣層70具有一不小於約1.4 GPa的壓縮應力。於一更加特殊的具體實施例中，絕緣層70具有一介於約1.6與約3.2 GPa間的壓縮應力。於另一具體實施例中，絕緣層70就厚度而言不會大於約200 nm，且於一特定具體實施例中，不會大於約90 nm。於一更特定具體實施例中，絕緣層70係於約40 nm至約90 nm之範圍內。於另一具體實施例中，絕緣層70之部份可在接續的處理期間作用為一蝕刻停止層。
於一項具體實施例中，反應容器係一單一基板處理工具的一部份，並具有一雙頻射頻(「RF」)產生器與一經設計而以200 mm之標稱直徑來處理基板的高度可調整夾頭。於一特定具體實施例中，可於由加州，聖塔克萊拉之應用材料公司(Applied Materials,Inc.of Santa Clara,California)所製造的PRODUCERT M 牌或CENTURAT M 牌中執行該方法。於一項具體實施例中，壓力可在約1至約10扥之範圍內。於一更特定具體實施例中，壓力可在約2至約6.5扥之範圍內。於另一具體實施例中，該夾頭之溫度可在約200℃至約600℃之範圍內。於一更特定具體實施例中，該溫度可在約350℃至約600℃之範圍內。於另一具體實施例中，在該方法中此時部份形成之電子裝置10僅可承受達約400℃的溫度。
於另一具體實施例中，當運用一含氮前驅物與一含矽前驅物來形成一氮化矽薄膜時，含氮前驅物之流量可在比含矽前驅物大約1.5至約5倍的範圍內。於一更特定具體實施例中，氨可為該含氮前驅物，而矽烷可為該含矽前驅物。於一更加特定具體實施例中，載體氣流可包含一相當惰性氣體，諸如氮、氦、氬、或其之組合。於又另一特定具體實施例中，總RF功率密度可在約0.1至約1.6瓦每平方公分(「W/cm2 」)的範圍內，而基板間隔可在0.63至約1.27 cm的範圍內。於一更特定具體實施例中，當形成一壓縮氮化矽薄膜時，總RF功率密度可在約0.48至約0.80 W/cm2 的範圍內，而基板間隔可在約0.74至約1.14 cm的範圍內。於另一更特定具體實施例中，在形成一拉伸氮化矽薄膜的情況下，總RF功率密度可在0.064與0.318 W/cm2 的範圍內，而基板間隔可在約1.02至約1.27 cm的範圍內。該RF功率可位處一或多種頻率，且因此，總RF功率密度係位處每一頻率之RF功率的總和除以該主要表面13之面積。
絕緣層70隨後係圖案化以曝露主動區24與介於主動區26與28間之場隔離區22的部份，如同圖9至12中所說明。主動區26與28中之每一者實質上係由絕緣層70之一剩餘部份所覆蓋，且每一剩餘部份之部份會重疊於場隔離區22。於一項具體實施例中，由圖9中所說明之俯視圖看來，在該通道長度方向上從該等主動區26與28之每一邊緣至絕緣層70之剩餘部份中其之最接近對應邊緣的距離(即，圖9中所說明之距離92)不會比於該通道寬度方向上從該等主動區26與28之每一邊緣至絕緣層70之剩餘部份中其之最接近對應邊緣的距離(即，圖9中所說明之距離94)大。於一項具體實施例中，每一距離92係小於每一距離94。於一特定具體實施例中，距離92之總和實質上係等於一單位之未對準容限，而距離94之總和則明顯地大於一單位之未對準容限。
圖10說明沿圖9之剖面線10－10之工件的斷面圖。於一特定具體實施例中，從該等主動區26與28之每一邊緣至絕緣層70之重疊部份中其之對應邊緣的距離係小於一單位之未對準容限的二分之一。距離92中之一者係說明於圖10中。圖11與12分別沿剖面線11－11與12－12而分別說明主動區24與26的斷面圖。距離94中之一者係說明於圖11中。
一拉伸層130係運用傳統或專屬沉積方法而於基板12之上方形成，其包含場隔離區22、及主動區24、26與28(如同圖13與14所說明)。拉伸層130可藉由運用先前針對絕緣層70所說明之方法中之任一者而由材料之任意組合來形成。於一項具體實施例中，拉伸層130係比絕緣層70更為拉伸。於一特定具體實施例中，拉伸層130具有大小不小於約0.6 GPa的拉伸應力。於一更加特定具體實施例中，拉伸層130具有大小在約1.0至約3.0 GPa之範圍內的拉伸應力。拉伸層130可具有與該等針對絕緣層70所說明的厚度相類似的厚度。於一項具體實施例中，拉伸層130具有實質上與絕緣層70相等的厚度。於另一具體實施例中，拉伸層130具有實質上與絕緣層70相同的化學組成物。
一圖案化層係重疊於拉伸層130形成，該圖案化層實質上係圖案化絕緣層70所採用之圖案的陰型影像。重疊於絕緣層70之剩餘部份的絕緣層130之部份隨後係加以移除，進而於拉伸層130中產生開口，且邊緣會毗鄰於絕緣層70之剩餘部份的邊緣。該等對應邊緣對相對於先前針對絕緣層70之剩餘部份所說明之位於下方的主動區實質上可具有相同的位置。因此，距離152實質上係與距離92(圖9)相同，且距離154實質上係與距離94(圖9)相同，如同圖15中所說明。
一具有較多正應力(即，較為拉伸)之薄膜可比一具有較多負應力(即，較為壓縮)之組成物實質上相同的薄膜具有較高的化學蝕刻速率。於一項具體實施例中，拉伸層130之濕式蝕刻速率係絕緣層70之剩餘部份之濕式蝕刻速率的至少兩倍。當絕緣層70與拉伸層130包含氮化矽時，便可將一HF溶液用作為一濕式化學蝕刻劑。於一項具體實施例中，該HF溶液可具有在約10：1(10份水比1份HF)至約1000：1之範圍內的濃度，而在一特定具體實施例中，可在約50：1至約200：1之範圍內。於一特定具體實施例中，絕緣層130(較為拉伸)會以至少比絕緣層70(較為壓縮)高約六倍的速率進行蝕刻，而於一特定具體實施例中，以在高約10至15倍之範圍內的速率進行蝕刻。因此，濕式化學蝕刻可用以選擇性移除重疊於絕緣層70之剩餘部份的絕緣層130之部份，而不會移除太多位於下方的絕緣層70。
該圖案化層係遭移除，並留下如圖15與16中所說明之工件。於一項具體實施例中，絕緣層70與拉伸層130之剩餘部份可在接續的處理期間，尤其是在透過一接續形成之絕緣層接續形成接觸開口時作用為一蝕刻停止層。於一項具體實施例中，從一俯視圖看來，主動區26與28間之拉伸層130之部份會僅重疊於場隔離區22之部份。於另一具體實施例中，拉伸層130實質上會重疊於該等二主動區26與28間之整個場隔離區，且實質上沒有重疊於主動區26與28(即，從一俯視圖看來，該拉伸層130內之開口的邊緣會與該等主動區26與28的邊緣重疊在一起)。於又另一具體實施例中，主動區26與28間之拉伸層130的部份可些微地侵入該等區中之一者或二者的上方。
於一替代性具體實施例中，拉伸層130可在形成絕緣層70的剩餘部份之前形成並開啟。於另一替代性具體實施例中，未形成該絕緣層70。絕緣層70可係壓縮的、無具應力、或係些微拉伸的。隨著絕緣層70與130間應力之差異的提升，蝕刻速率之差異亦會提升，且該等二層中之較為拉伸者會以一相對較高的速率進行蝕刻。
處理可持續以形成一實質上完成之電子裝置，如圖17中所說明。一或多層絕緣層174、一或多層導電層176、與一或多層囊封層178係運用一或多種傳統或專屬技術而形成。
圖18包含說明與位置(例如，圖15中的距離152)呈函數關係之差量平均應力的資料。位置1與無任何拉伸層130(例如，毯覆式絕緣層70)相對應；位置2與拉伸層130及絕緣層70間之邊緣相對應，且相對於主動區26而言較接近主動區24(例如，以俯視圖來加以測量，與該主動區24之邊緣距離約40 nm)；位置3與拉伸層130及絕緣層70間之邊緣相對應，且介於主動區24與主動區26的中間；位置4與拉伸層130及絕緣層70間之邊緣相對應，且相對於主動區24而言較接近主動區26(例如，以俯視圖來加以測量，與該主動區26之邊緣距離約40 nm)；位置5與拉伸層130及絕緣層70間之邊緣相對應，且重疊於主動區26之邊緣；以及位置6與拉伸層130及絕緣層70間之邊緣相對應，且侵入主動區26的上方(例如，以俯視圖來加以測量，位於該主動區26的上方約40 nm)。
圖18中的資料指明該通道寬度方向上之差量平均應力會在該拉伸層130與該絕緣層70間之邊緣與主動區26之位於下方的邊緣重疊在一起之前持續提升。該差量平均應力的減少會與該等二邊緣間之距離(以俯視圖來加以測量)的增加呈函數關係，且相對於在該拉伸層130沒有重疊於該主動區26時，在該拉伸層130重疊於該主動區26時該減少的差量平均應力會如一較強函數地減少。又，該拉伸層130可又重疊於該主動區26之一較小部份，且又提供足夠的差量平均應力。該提升之差量平均應力的淨效果可能是p通道電晶體結構之主動區26內載子遷移率的提升。提升的載子遷移率可改善p通道電晶體的效能。同時，隨著該拉伸層130與壓縮層70間應力之差異的提升，該通道中之應力增強的大小亦會提升。
重疊於該等p通道電晶體結構間之場隔離區的絕緣薄膜130可藉由提升載子遷移率而改善電氣特性。例如，一p通道電晶體結構可實質上取向成一形式<110>之方向，無論該主動區之主要表面是位於(100)或(110)晶體平面上。就一p通道電晶體結構實質上取向成一形式<100>之方向而言，當該主動區有一主要表面位於一(100)或(110)晶體平面上時，則載子遷移率可或可不降級。
於一替代性具體實施例中，該等導電類型與應力可相反。例如，主動區24可為n型摻雜並包含一隨後形成之p通道電晶體結構的通道區，而主動區26與28可為p型摻雜並包含一隨後形成之n通道電晶體結構的通道區，絕緣層70可為一拉伸薄膜，而絕緣層130可為一壓縮薄膜。重疊於該等n通道電晶體結構間之場隔離區的壓縮薄膜可藉由提升載子遷移率而改善電氣特性。例如，一n通道電晶體結構可實質上取向成一形式<110>的方向，無論該主動區之主要表面是位於(100)或(110)晶體平面上。就一n通道電晶體結構實質上取向成一形式<100>之方向而言，在一主動區有一主要表面位於一(110)晶體平面上時，則載子遷移率便可能增強，而在該主動區有一主要表面位於一(100)晶體平面上時，則載子遷移率便可能降級。
可能存在許多不同的方面與具體實施例。此等方面與具體實施例中之部份係於下文中加以說明。閱讀本說明書之後，熟悉本技術人士將瞭解，此等方面與具體實施例僅係說明性，而不會限制本發明之範疇。
於一第一方面，一電子裝置可包含：一第一導電類型之一第一電晶體結構，其包含一具有實質上會沿一第一通道長度方向而延伸之一第一邊緣的一第一主動區；以及該第一導電類型之一第二電晶體結構，其包含一具有實質上會沿一第二通道長度方向而延伸之一第二邊緣的一第二主動區。該電子裝置亦可包含位於該等第一與第二主動區間之一場隔離區的一部份。該電子裝置可進一步包含重疊於該場隔離區之該部份的一第一應力類型之一層的一部份，其中該第一應力類型之該層之該部份係非一側壁間隔物，並具有一第一邊緣，其之位置毗鄰於該第一主動區之該第一邊緣；以及一第二邊緣，其之位置毗鄰於該第二主動區之該第二邊緣。
於該第一方面之一項具體實施例中，該第一導電類型係p型且該第一應力類型係拉伸，而於特定具體實施例中，該等第一與第二主動區中之每一者包含一主要表面，其位於一(100)或(110)晶體平面上且實質上取向成形式<110>的方向。於另一具體實施例中，該第一導電類型係n型且該第一應力類型係壓縮，而於一特定具體實施例中，該等第一與第二主動區中之每一者包含一主要表面，其位於一(100)或(110)晶體平面上且實質上取向成形式<100>或<110>的方向。於又另一具體實施例中，該第一導電類型係p型且該第一應力類型係壓縮，而於一特定具體實施例中，該等第一與第二主動區中之每一者包含一主要表面，其位於一(100)或(110)晶體平面上且實質上取向成形式<100>的方向。
於該第一方面之一又一具體實施例中，一電晶體結構中沒有任何主動區位於該等第一與第二主動區之間。於另一具體實施例中，該等第一與第二主動區中之每一者包含一主要表面，其位於一(100)或(110)晶體平面上且實質上取向成形式<110>的方向。於又另一具體實施例中，該第一應力類型之該層之該部份包含氮化矽。於又另一具體實施例中，該層之該部份不會重疊於該第一主動區或該第二主動區。
於該第一方面之另一具體實施例中，該第一主動區進一步包含一第三邊緣、一第四邊緣、與一第五邊緣，其中從一俯視圖看來，該等第一與第三邊緣位於沿著該第一主動區之一第一對相對邊緣，而該等第四與第五邊緣位於沿著該第一主動區之一第二對相對邊緣。該第一應力類型之層的該部份進一步包含一第三邊緣、一第四邊緣、與一第五邊緣，其中從一俯視圖看來，該層之該部份之該第三邊緣位於毗鄰於該第一主動區之第三邊緣；該層之該部份之該第四邊緣位於毗鄰於該第一主動區之第四邊緣；以及該層之該部份之該第五邊緣位於毗鄰於該第一主動區之第五邊緣。亦從一俯視圖看來，一第一距離係一距離，其介於該第一主動區之該第一邊緣與該層之該部份之該第一邊緣間；以及一第二距離係一距離，其介於該第一主動區之該第三邊緣與該層之該部份之該第三邊緣間。一第三距離係一距離，其介於該第一主動區之該第四邊緣與該層之該部份之該第四邊緣間；以及一第四距離係一距離，其介於該第二主動區之該第五邊緣與該層之該部份之該第五邊緣間。一第一總和係該等第一與第二距離之一總和，而一第二總和係該等第三與第四距離之一總和，且該第一總和係小於該第二總和。
於該第一方面之一又一具體實施例中，該等第一與第二距離之一平均不會大於圖案化該層所採用之光罩的一單位的未對準容限之約二分之一。於另一具體實施例中，實質上該層中不會有任何部份重疊於該第一主動區或該第二主動區。
於一第二方面，一電子裝置可包含：一第一導電類型之一第一電晶體結構，其包含一具有一第一邊緣與一第二邊緣的一第一主動區，其中該第一邊緣具有一長度，其實質上會沿該第一電晶體結構之一通道長度方向而延伸；以及該第二邊緣具有一長度，其實質上會沿該第一電晶體結構之一通道寬度方向而延伸。該電子裝置亦可包含：一場隔離區，其毗鄰於該第一主動區；以及一第一應力類型之一層，其重疊於該場隔離區，其中從一俯視圖看來，該層係非該第一電晶體結構之一側壁間隔物結構之部份。亦從該俯視圖看來，該層之一第一邊緣位於毗鄰於該第一主動區之該第一邊緣；以及該層之一第二邊緣位於毗鄰於該第一主動區之該第二邊緣。一第一距離係一距離，其介於該第一主動區之該第一邊緣與該層之該第一邊緣間，一第二距離係一距離，其介於該第一主動區之該第二邊緣與該層之該第二邊緣間，且該第一距離係小於該第二距離。
於該第二方面之一項具體實施例中，該第一導電類型係p型且該第一應力類型係拉伸，而於另一具體實施例中，該第一導電類型係n型且該第一應力類型係壓縮。
於該第二方面之另一具體實施例中，該第一主動區包含一通道寬度，且該第一主動區位於該層內之一開口的下方，其中從一俯視圖看來，該開口具有一尺寸，其係就一實質上平行於該通道寬度的方向來加以測量。該尺寸不會大於約該通道寬度與定義該層內之該開口所採用之一光罩的一單位的未對準容限之一總和。於又另一具體實施例中，該電子裝置進一步包含一第二電晶體結構，其包含一第二主動區。該第二電晶體結構具有相對於該第一導電類型之一第二導電類型，且該第二主動區位於毗鄰於該第一主動區，同時該層會重疊於該第二主動區。
於該第二方面之又另一具體實施例中，實質上該第一主動區中沒有任何部分係由該層所覆蓋，且實質上該第二主動區中之所有部份係由該層所覆蓋。於又另一具體實施例中，該等第一與第二主動區中之每一者包含一主要表面，其位於一(100)或(110)晶體平面上且實質上取向成形式<110>的方向。於另一具體實施例中，該等第一與第二主動區中至每一者係與一半導體基底材料電絕緣。
於該第二方面之一又一具體實施例中，該第一主動區進一步包含一第三邊緣與一第四邊緣，其中該第三邊緣實質上係平行於該第一邊緣，而該第四邊緣實質上係平行於該第二邊緣。從一俯視圖看來，該第一應力類型之該層之一第三邊緣位於毗鄰於該第一主動區之該第三邊緣，而該層之一第四邊緣位於毗鄰於該第一主動區之該第四邊緣。亦從一俯視圖看來，一第三距離係一距離，其介於該第一主動區之該第三邊緣與該層之該第一邊緣間；以及一第四距離係一距離，其介於該第一主動區之該第四邊緣與該層之該第四邊緣間。該第一距離與該第三距離中之每一者係小於該第二距離與該第四距離中之每一者。
於一第三方面，一種用於形成一電子裝置之方法可包含形成一會延伸至一半導體層中的場隔離區，其中從一俯視圖看來，在形成該場隔離區之後，一第一主動區會具有一第一邊緣與一第二邊緣，並且係由該場隔離區所環繞。該方法亦可包含形成一第一導電類型之一第一電晶體結構，其包含該第一主動區，其中該第一主動區之該第一邊緣具有一第一長度，其實質上會平行於該第一電晶體結構之一通道長度方向而延伸；以及該第一主動區之該第二邊緣具有一第二長度，其實質上會平行於該第一電晶體結構之一通道寬度方向而延伸。該方法可進一步包含，形成重疊於該等場隔離區與第一主動區之一層；以及圖案化該層以定義一開口，其中從一俯視圖看來，該開口之一第一邊緣位於毗鄰且實質上平行於該第一主動區之該第一邊緣，而該開口之一第二邊緣位於毗鄰且實質上平行於該第一主動區之該第二邊緣。亦從一俯視圖看來，一第一距離係一距離，其介於該第一主動區之該第一邊緣與該開口之該第一邊緣間；以及一第二距離係一距離，其介於該第一電晶體之該第二邊緣與該開口之該第二邊緣間。該第一距離不大於該第二距離。
於該第三方面之一項具體實施例中，該第一導電類型係p型且該第一應力類型係拉伸，而於另一具體實施例中，該第一導電類型係n型且該第一應力類型係壓縮。
於該第三方面之另一具體實施例中，形成該第一電晶體結構包含形成該第一電晶體結構，使得該第一主動區包含一通道寬度。圖案化該層包含形成該開口，使得(從一俯視圖看來)該開口會具有一尺寸，其係就一實質上平行於該通道寬度的方向來加以測量，且該尺寸不會大於約該通道寬度與圖案化該層所採用之一光罩的一單位的未對準容限之一總和。
於該第三方面之又另一具體實施例中，該方法可進一步包含形成一第二電晶體結構，其具有相對於該第一導電類型之一第二導電類型。形成該場隔離包含形成該場隔離區，使得(從一俯視圖看來)在形成該場隔離區之後，一第二主動區會具有一第三邊緣與一第四邊緣，並由該場隔離區所環繞，且位置會毗鄰於該第一主動區。形成該第二電晶體結構亦可包含形成該第二電晶體結構，其包含該第二主動區。形成該層包含於該第二主動區上形成該層，而圖案化該層包含圖案化該層，使得該層會維持於該第二主動區之上。
於該第三方面之又另一具體實施例中，形成該場隔離區包含形成該場隔離區，使得該等第一與第二主動區中之每一者包含一主要表面，其位於一(100)或(110)晶體平面上，且實質上取向成形式<110>的方向。於又另一具體實施例中，形成該場隔離區包含形成該場隔離區，使得該場隔離區會穿透該半導體層之整個厚度而延伸。
應注意，並非所有上述於一般說明或該等範例中的所有活動皆為必要的；一特殊活動之一部份可能為非必要的；以及除了該等所說明的活動之外，可執行一或多個進一步的活動。又進一步，列舉活動的順序並不必然為執行活動的順序。閱讀本說明書之後，熟悉本技術人士將能夠決定針對其之特定需要或需求可運用哪些活動。
任何一或更多的好處、一或更多的優勢、針對一或更多問題之一或更多的解決方案、或其之任意組合已經於上文中就一或多個特定具體實施例加以說明。然而，該(等)好處、優勢、針對問題之解決方案、或可使任何好處、優勢、或解決方案發生或變得更加明確的任何元件皆不應視為任何或所有申請專利範圍的重要、必要、或基本特徵或元件。
應將上述標的視為說明性而非限制性，且隨附申請專利範圍係希望涵蓋本發明之範疇內的所有此類修改、擴充、及其他具體實施例。因此，將藉由對以下申請專利範圍及其等效物進行可允許之最廣義解釋，在法律所允許的最大程度範圍內決定本發明之範疇而不受前面詳細說明之約束及限制。
10．．．電子裝置
12．．．基板
14．．．基底材料
16．．．層
18．．．半導體層
22．．．場隔離區
24．．．區
26．．．區
28．．．區
42．．．閘極電極
44．．．閘極電極
46．．．間隔物結構
50．．．p通道電晶體結構
52．．．汲極區
54．．．閘極介電質
58．．．通道區
60．．．n通道電晶體結構
62．．．汲極區
68．．．通道區
70．．．層
92．．．距離
94．．．距離
130．．．拉伸層
152．．．距離
154．．．距離
174．．．層
176．．．導電層
178．．．層
本發明係以範例方式加以說明，而不會侷限於附圖。
圖1包含一基板之一部份的斷面圖說明。
圖2與3包含形成場隔離與主動區後之圖1工件的俯視圖與斷面圖說明。
圖4包含形成閘極與間隔物結構後之圖2與3工件的俯視圖說明。
圖5包含透過一p通道電晶體結構對圖4工件的斷面圖說明。
圖6包含透過一n通道電晶體結構對圖4工件的斷面圖說明。
圖7與8分別包含形成一絕緣層後之圖5與6工件的斷面圖說明。
圖9包含將一絕緣層之一部份從一n通道區與該場隔離區之部份上移除後之圖7與8工件的俯視圖說明。
圖10至12包含於圖9所指明之剖面線處之圖9工件的斷面圖說明。
圖13與14分別包含形成一拉伸層後之圖11與12工件的斷面圖說明。
圖15與16分別包含移除該拉伸層之部份後之圖13與14工件的俯視圖與斷面圖說明。
圖17包含在實質上完成一電子裝置之製造後之圖16工件的斷面圖說明。
圖18包含一圖表，其說明沿該通道寬度方向之應力的改變會與主動區之邊緣與拉伸層之邊緣間的距離(以俯視圖來加以測量)呈函數關係，且距離從位置1至位置6會逐漸減少。
熟悉本技術人士明白，該等圖中的元件係為簡化及清楚而加以說明，且不一定按比例繪製。例如，相對於其他元件，圖中部份元件的尺寸可能過度放大，以利於更容易瞭解本發明的具體實施例。
14．．．基底材料
16．．．層
22．．．場隔離區
26．．．區
42．．．閘極電極
46．．．間隔物結構
50．．．p通道電晶體結構
52．．．汲極區
54．．．閘極介電質
70．．．層
130．．．拉伸層

Claims (20)

  1. 一種電子裝置，其包含：一第一導電類型之一第一電晶體結構，該第一電晶體結構包含具有實質上沿一第一通道長度方向延伸之一第一邊緣的一第一主動區；該第一導電類型之一第二電晶體結構，該第二電晶體結構包含具有實質上沿一第二通道長度方向延伸之一第二邊緣的一第二主動區；一場隔離區之一部份，該場隔離區之該部份位於該等第一與第二主動區之間；以及具有一第一應力類型之一層的一部份，具有該第一應力類型之該層的該部份重疊於該場隔離區之該部份、在該第一電晶體結構上具有不同於該第一應力類型之一第二應力類型之一層之一第一部份、以及在該第二電晶體結構上具有該第二應力類型之該層之一第二部份，其中具有該第一應力類型之該層之該部份係非一側壁間隔物，且具有該第一應力類型之該層之該部份係在具有該第二應力類型之該層之該第一部份及該第二部份之間並具有一第一邊緣及一第二邊緣，該第一邊緣位於毗鄰於該第一主動區之該第一邊緣，該第二邊緣位於毗鄰於該第二主動區之該第二邊緣。
  2. 如請求項1之電子裝置，其中該第一導電類型係p型且該第一應力類型係拉伸。
  3. 如請求項2之電子裝置，其中該等第一與第二主動區中 之每一者包含位於一(100)或(110)晶體平面上且實質上取向成形式<110>的一方向之一主要表面。
  4. 如請求項1之電子裝置，其中該第一導電類型係n型且該第一應力類型係壓縮。
  5. 如請求項4之電子裝置，其中該等第一與第二主動區中之每一者包含位於一(100)或(110)晶體平面上且實質上取向成形式<100>或<110>的一方向之一主要表面。
  6. 如請求項1之電子裝置，其中該第一導電類型係p型且該第一應力類型係壓縮。
  7. 如請求項6之電子裝置，其中該等第一與第二主動區中之每一者包含位於一(100)或(110)晶體平面上且實質上取向成形式<100>的一方向之一主要表面。
  8. 如請求項1之電子裝置，其中：該第一主動區進一步包含一第三邊緣、一第四邊緣、與一第五邊緣，其中從一俯視圖看來，該等第一與第三邊緣位於沿著該第一主動區之一第一對相對邊緣，而該等第四與第五邊緣位於沿著該第一主動區之一第二對相對邊緣；具有該第一應力類型之該層之該部份進一步包含一第三邊緣、一第四邊緣、與一第五邊緣，其中從一俯視圖看來：該層之該部份之該第三邊緣位於毗鄰於該第一主動區之該第三邊緣； 該層之該部份之該第四邊緣位於毗鄰於該第一主動區之該第四邊緣；該層之該部份之該第五邊緣位於毗鄰於該第一主動區之該第五邊緣；一第一距離係一距離，其介於該第一主動區之該第一邊緣與該層之該部份之該第一邊緣間；一第二距離係一距離，其介於該第一主動區之該第三邊緣與該層之該部份之該第三邊緣間；一第三距離係一距離，其介於該第一主動區之該第四邊緣與該層之該部份之該第四邊緣間；一第四距離係一距離，其介於該第二主動區之該第五邊緣與該層之該部份之該第五邊緣間；一第一總和係該等第一與第二距離之一總和，而一第二總和係該等第三與第四距離之一總和；以及該第一總和係小於該第二總和。
  9. 一種電子裝置，其包含：一第一導電類型之一第一電晶體結構，該第一電晶體結構包含具有一第一邊緣與一第二邊緣之一第一主動區，其中：該第一邊緣具有一長度，該第一邊緣實質上會沿該第一電晶體結構之一通道長度方向延伸；以及該第二邊緣具有一長度，該第二邊緣實質上會沿該第一電晶體結構之一通道寬度方向延伸；一場隔離區，該場隔離區毗鄰於該第一主動區； 具有一第一應力類型之一層，具有該第一應力類型之該層重疊於該場隔離區；以及具有不同於該第一應力類型之一第二應力類型之一層，其中從一俯視圖看來：具有該第一應力類型之該層係非該第一電晶體結構之一側壁間隔物結構之部份；具有該第一應力類型之該層之一第一邊緣位於毗鄰於該第一主動區之該第一邊緣；具有該第一應力類型之該層之一第二邊緣位於毗鄰於該第一主動區之該第二邊緣；一第一距離係一距離，其介於該第一主動區之該第一邊緣與該層之該第一邊緣間；一第二距離係一距離，其介於該第一主動區之該第二邊緣與該層之該第二邊緣間；該第一距離係小於該第二距離；以及具有該第二應力類型之該層具有一邊緣，該邊緣毗鄰具有該第一應力類型之該層之一邊緣。
  10. 如請求項9之電子裝置，其中該第一導電類型係p型且該第一應力類型係拉伸。
  11. 如請求項9之電子裝置，其中該第一導電類型係n型且該第一應力類型係壓縮。
  12. 如請求項9之電子裝置，其中：該第一主動區包含一通道寬度； 該第一主動區會位於該層內之一開口的下方，其中從一俯視圖看來，該開口具有一尺寸，其係就實質上平行於該通道寬度的一方向來加以測量；以及該尺寸不會大於該通道寬度與界定該拉伸層內之該開口所採用之一光罩的一單位的未對準容限之一總和。
  13. 如請求項9之電子裝置，其進一步包含一第二電晶體結構，其包含一第二主動區，其中：該第二電晶體結構具有一第二導電類型，其相對於該第一導電類型；該第二主動區的位置毗鄰於該第一主動區；以及該層重疊於該第二主動區。
  14. 如請求項13之電子裝置，其中：實質上該第一主動區中沒有任何部份係由該層所覆蓋；以及實質上該第二主動區中之所有部份係由該層所覆蓋。
  15. 如請求項11之電子裝置，其中該第一主動區包含位於一(100)或(110)晶體平面上且實質上取向成形式<110>的一方向之一主要表面。
  16. 一種形成一電子裝置的方法，其包含：形成一場隔離區，該場隔離區會延伸至一半導體層中，其中從一俯視圖看來，在形成該場隔離區之後，具有一第一邊緣與一第二邊緣之一第一主動區係由該場隔離區所環繞； 形成一第一導電類型之一電晶體結構，該電晶體結構包含該第一主動區，其中：該第一主動區之該第一邊緣具有一第一長度，該第一邊緣實質上會平行於該電晶體結構之一通道長度方向延伸；以及該第一主動區之該第二邊緣具有一第二長度，該第二邊緣實質上會平行於該電晶體結構之一通道寬度方向延伸；在該場隔離區及該第一主動區上形成具有一第一應力類型之一第一層；自該場隔離區之至少一部份移除該第一層以形成在該場隔離區上之該第一層之一開口；形成具有一第二應力類型之一第二層，該第二應力類型不同於該第一應力類型，該第二層重疊於該場隔離區並填充該開口；以及自該開口周圍移除該第二層以使該第二層之一部份在該開口中。
  17. 如請求項16之方法，其中該第一導電類型係p型且該第一應力類型係拉伸。
  18. 如請求項16之方法，其中該第一導電類型係n型且該第一應力類型係壓縮。
  19. 如請求項16之方法，其中：形成該電晶體結構包含形成該電晶體結構，使得該第一主動區包含一通道寬度；以及該移除該第一層以形成一開口包含形成該開口，使得，從一俯視圖看來，該開口具有一尺寸，該尺寸係就實質上平行於該通道寬度的一方向來加以測量，且該尺 寸不大於該通道寬度與圖案化該層所採用之一光罩的一單位的未對準容限之一總和。
  20. 如請求項18之方法，其中形成該場隔離區包含形成該場隔離區，使得該等第一與第二主動區中之每一者包含位於一(100)或(110)晶體平面上且實質上取向成形式<110>的方向之一主要表面。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7485515B2 (en) * 2006-04-17 2009-02-03 United Microelectronics Corp. Method of manufacturing metal oxide semiconductor
US20070246776A1 (en) * 2006-04-20 2007-10-25 Synopsys, Inc. Stress engineering for cap layer induced stress
US8354726B2 (en) * 2006-05-19 2013-01-15 Panasonic Corporation Semiconductor device and method for fabricating the same
US20080142897A1 (en) * 2006-12-19 2008-06-19 Chartered Semiconductor Manufacturing Ltd. Integrated circuit system having strained transistor
US8569858B2 (en) * 2006-12-20 2013-10-29 Freescale Semiconductor, Inc. Semiconductor device including an active region and two layers having different stress characteristics
US7843011B2 (en) * 2007-01-31 2010-11-30 Freescale Semiconductor, Inc. Electronic device including insulating layers having different strains
JP5347250B2 (ja) * 2007-08-20 2013-11-20 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US7633103B2 (en) * 2007-08-28 2009-12-15 Globalfoundries Inc. Semiconductor device and methods for fabricating same
US20090215277A1 (en) * 2008-02-26 2009-08-27 Tung-Hsing Lee Dual contact etch stop layer process
US7883953B2 (en) * 2008-09-30 2011-02-08 Freescale Semiconductor, Inc. Method for transistor fabrication with optimized performance
JP5499641B2 (ja) * 2009-11-04 2014-05-21 富士通セミコンダクター株式会社 半導体装置及びその設計方法並びに半導体装置の製造方法
JP2012156356A (ja) * 2011-01-27 2012-08-16 Elpida Memory Inc 半導体装置の製造方法
US8395139B1 (en) * 2011-12-06 2013-03-12 Nanya Technology Corp. 1T1R resistive memory device and fabrication method thereof
CN103855092B (zh) * 2012-11-28 2018-11-06 中国科学院微电子研究所 半导体器件制造方法
CN104143534B (zh) * 2013-05-10 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
CN104253049B (zh) * 2013-06-28 2018-11-06 中国科学院微电子研究所 半导体器件制造方法
CN104332399B (zh) * 2013-07-22 2018-09-18 中国科学院微电子研究所 半导体器件制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428472A (en) * 2003-06-09 2004-12-16 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
WO2004114400A1 (en) * 2003-06-17 2004-12-29 International Business Machines Corporation High-performance cmos soi device on hybrid crystal-oriented substrates
US20050035470A1 (en) * 2003-08-12 2005-02-17 Chih-Hsin Ko Strained channel complementary field-effect transistors and methods of manufacture
US20050227425A1 (en) * 2003-11-18 2005-10-13 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
WO2005098962A1 (en) * 2004-03-31 2005-10-20 Intel Corporation Enhancing strained device performance by use of multi narrow section layout

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4569698A (en) * 1982-02-25 1986-02-11 Raytheon Company Method of forming isolated device regions by selective successive etching of composite masking layers and semiconductor material prior to ion implantation
US5283202A (en) * 1986-03-21 1994-02-01 Advanced Power Technology, Inc. IGBT device with platinum lifetime control having gradient or profile tailored platinum diffusion regions
US5200351A (en) * 1989-10-23 1993-04-06 Advanced Micro Devices, Inc. Method of fabricating field effect transistors having lightly doped drain regions
KR950000141B1 (ko) * 1990-04-03 1995-01-10 미쓰비시 뎅끼 가부시끼가이샤 반도체 장치 및 그 제조방법
US5729045A (en) * 1996-04-02 1998-03-17 Advanced Micro Devices, Inc. Field effect transistor with higher mobility
JP2000243854A (ja) 1999-02-22 2000-09-08 Toshiba Corp 半導体装置及びその製造方法
US6593157B1 (en) * 1999-07-16 2003-07-15 Taiwan Semiconductor Manufacturing Company Early response to plasma/charging damage by special pattern design of active region
KR100567022B1 (ko) 1999-12-29 2006-04-04 매그나칩 반도체 유한회사 반도체소자의 트렌치를 이용한 소자분리막 형성방법
JP4776755B2 (ja) * 2000-06-08 2011-09-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR100767950B1 (ko) * 2000-11-22 2007-10-18 가부시키가이샤 히타치세이사쿠쇼 반도체 장치 및 그 제조 방법
JP2003086708A (ja) 2000-12-08 2003-03-20 Hitachi Ltd 半導体装置及びその製造方法
KR100400308B1 (ko) * 2001-03-28 2003-10-01 주식회사 하이닉스반도체 반도체소자의 보더리스 콘택 형성방법
US6506642B1 (en) * 2001-12-19 2003-01-14 Advanced Micro Devices, Inc. Removable spacer technique
JP4173672B2 (ja) * 2002-03-19 2008-10-29 株式会社ルネサステクノロジ 半導体装置及びその製造方法
US7138310B2 (en) 2002-06-07 2006-11-21 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US6674146B1 (en) * 2002-08-08 2004-01-06 Intel Corporation Composite dielectric layers
JP4030383B2 (ja) 2002-08-26 2008-01-09 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP3847683B2 (ja) 2002-08-28 2006-11-22 富士通株式会社 半導体装置の製造方法
JP4004040B2 (ja) * 2002-09-05 2007-11-07 株式会社東芝 半導体装置
US6864135B2 (en) * 2002-10-31 2005-03-08 Freescale Semiconductor, Inc. Semiconductor fabrication process using transistor spacers of differing widths
CN100378901C (zh) 2002-11-25 2008-04-02 国际商业机器公司 应变鳍型场效应晶体管互补金属氧化物半导体器件结构
US6825529B2 (en) * 2002-12-12 2004-11-30 International Business Machines Corporation Stress inducing spacers
US6870179B2 (en) * 2003-03-31 2005-03-22 Intel Corporation Increasing stress-enhanced drive current in a MOS transistor
US6902971B2 (en) * 2003-07-21 2005-06-07 Freescale Semiconductor, Inc. Transistor sidewall spacer stress modulation
JP4504633B2 (ja) * 2003-05-29 2010-07-14 パナソニック株式会社 半導体集積回路装置
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
US7279746B2 (en) * 2003-06-30 2007-10-09 International Business Machines Corporation High performance CMOS device structures and method of manufacture
FR2857502B1 (fr) 2003-07-10 2006-02-24 Soitec Silicon On Insulator Substrats pour systemes contraints
US6891192B2 (en) 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
CN100539151C (zh) * 2003-12-25 2009-09-09 富士通微电子株式会社 半导体装置及半导体集成电路装置
US7163903B2 (en) 2004-04-30 2007-01-16 Freescale Semiconductor, Inc. Method for making a semiconductor structure using silicon germanium
JP4994581B2 (ja) * 2004-06-29 2012-08-08 富士通セミコンダクター株式会社 半導体装置
US7316960B2 (en) * 2004-07-13 2008-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Strain enhanced ultra shallow junction formation
US7445978B2 (en) * 2005-05-04 2008-11-04 Chartered Semiconductor Manufacturing, Ltd Method to remove spacer after salicidation to enhance contact etch stop liner stress on MOS
US7442598B2 (en) * 2005-06-09 2008-10-28 Freescale Semiconductor, Inc. Method of forming an interlayer dielectric
US7488670B2 (en) 2005-07-13 2009-02-10 Infineon Technologies Ag Direct channel stress
JP2007073800A (ja) * 2005-09-08 2007-03-22 Seiko Epson Corp 半導体装置
US7297584B2 (en) * 2005-10-07 2007-11-20 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices having a dual stress liner
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers
US7420202B2 (en) * 2005-11-08 2008-09-02 Freescale Semiconductor, Inc. Electronic device including a transistor structure having an active region adjacent to a stressor layer and a process for forming the electronic device
US7511360B2 (en) * 2005-12-14 2009-03-31 Freescale Semiconductor, Inc. Semiconductor device having stressors and method for forming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200428472A (en) * 2003-06-09 2004-12-16 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
WO2004114400A1 (en) * 2003-06-17 2004-12-29 International Business Machines Corporation High-performance cmos soi device on hybrid crystal-oriented substrates
US20050035470A1 (en) * 2003-08-12 2005-02-17 Chih-Hsin Ko Strained channel complementary field-effect transistors and methods of manufacture
US20050227425A1 (en) * 2003-11-18 2005-10-13 Silicon Genesis Corporation Method for fabricating semiconductor devices using strained silicon bearing material
WO2005098962A1 (en) * 2004-03-31 2005-10-20 Intel Corporation Enhancing strained device performance by use of multi narrow section layout

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