KR102504165B1 - 반도체 디바이스들에 대한 선택적 게이트 스페이서들 - Google Patents
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Abstract
반도체 디바이스들에 대한 선택적 게이트 스페이서들의 형성에 관련된 기법들 및 이러한 기법들을 사용하여 형성되는 트랜지스터 구조체들 및 디바이스들이 논의된다. 이러한 기법들은 반도체 핀 상에 차단 재료를 형성하는 것, 차단 재료의 일부분 상에 차단 재료와는 상이한 표면 화학물질을 가지는 게이트를 배치하는 것, 차단 재료의 일부분 상이 아닌 게이트 상에 선택적 등각층을 형성하는 것, 및 차단 재료의 노출된 부분들을 제거하는 것을 포함한다.
Description
발명의 실시예들은 일반적으로 선택적 게이트 스페이서들을 형성하는 것에 관한 것이며, 더 특별하게는 선택적으로 형성된 스페이서가 후속적으로 형성되는 게이트 상에 배치될 수 있도록 반도체 핀 상에 차단 재료를 제공하는 것, 및 이러한 기법들을 사용하여 형성되는 디바이스 구조체들, 디바이스들 및 시스템들에 관한 것이다.
3-게이트 트랜지스터 제조에서의 대체 게이트 프로세스들에 대한 현재의 통합된 동작들은 복잡하며 원하는 구조체들을 달성하는 것을 어렵게 하는 몇몇 단계들을 포함할 수 있다. 예를 들어, 현재 프로세스들에서, 유전체 게이트 스페이서 재료는 희생(예를 들어, 더미) 게이트 뿐만 아니라 핀의 소스 및 드레인 접촉 영역들 내의 핀 위에 퇴적될 수 있다. 퇴적은 비-선택적일 수 있고 따라서, 유전체 게이트 스페이서 재료는 원하는 영역들(예를 들어, 희생 게이트) 및 원치 않는 영역들(예를 들어, 핀의 소스 및 드레인 콘택트 영역들) 위에 형성된다. 후속적으로, 게이트 스페이서들은, 희생 게이트가 제거될 수 있고 대체될 수 있도록 원하는 게이트 스페이서들을 형성하기 위해 다중-단계(예를 들어, 대략 10-단계) 프로세스를 사용하여 형성되고, 후속적인 디바이스 제조가 계속될 수 있다.
이러한 다중-단계 프로세스들은 어렵고, 고가일 수 있으며, 핀에 대한 손상(예를 들어, 핀의 채널 영역에 대한 그리고/또는 핀의 소스/드레인 영역에 대한 손상) 및 증가한 결함 레벨들 등을 야기할 수 있다.
따라서, 3-게이트 트랜지스터 디바이스들을 형성하기 위한 더 단순하고, 덜 고가이며, 더 높은 품질의 프로세스들을 달성할 필요성이 존재한다. 이러한 노력들은 이러한 디바이스들에 대한 요구가 계속 커짐에 따라 중요해질 수 있다.
본원에 기술되는 자료는 첨부 도면들에서 제한에 의해서가 아니라 예로써 예시된다. 예시의 간략함 및 명료함을 위해, 도면들에 예시되는 엘리먼트들은 반드시 축척에 맞게 그려지지는 않는다. 예를 들어, 일부 엘리먼트들의 디멘젼들은 명료함을 위해 다른 엘리먼트들에 비해 과장될 수 있다. 또한, 적절하다고 간주되는 경우, 참조 레벨들은 대응하는 또는 유사한 엘리먼트들을 나타내기 위해 도면들 사이에서 반복된다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i 및 1j는 특정 제조 동작들이 수행됨에 따른 예시적인 트랜지스터 구조체들의 모습들이다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 특정 제조 동작들이 수행됨에 따른 예시적인 트랜지스터 구조체들의 모습들이다.
도 3은 예시적인 차단 자가 조립형 단층 분자를 예시한다.
도 4는 언더컷들을 가지는 차단 재료를 가지는 예시적인 트랜지스터 구조체를 예시한다.
도 5는 가늘어지는 부분을 가지는 측벽 스페이서를 가지는 예시적인 트랜지스터 구조체를 예시한다.
도 6은 주입 영역을 가지는 예시적인 트랜지스터 구조체를 예시한다.
도 7은 이중 패턴 기법을 사용하여 디바이스 구조체를 형성하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
도 8은 선택적 게이트 스페이서 기법들을 통해 제조되는 트랜지스터(들)를 가지는 IC를 사용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다.
도 9는 모두가 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 컴퓨팅 디바이스의 기능 블록도이다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i 및 1j는 특정 제조 동작들이 수행됨에 따른 예시적인 트랜지스터 구조체들의 모습들이다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 특정 제조 동작들이 수행됨에 따른 예시적인 트랜지스터 구조체들의 모습들이다.
도 3은 예시적인 차단 자가 조립형 단층 분자를 예시한다.
도 4는 언더컷들을 가지는 차단 재료를 가지는 예시적인 트랜지스터 구조체를 예시한다.
도 5는 가늘어지는 부분을 가지는 측벽 스페이서를 가지는 예시적인 트랜지스터 구조체를 예시한다.
도 6은 주입 영역을 가지는 예시적인 트랜지스터 구조체를 예시한다.
도 7은 이중 패턴 기법을 사용하여 디바이스 구조체를 형성하기 위한 예시적인 프로세스를 예시하는 흐름도이다.
도 8은 선택적 게이트 스페이서 기법들을 통해 제조되는 트랜지스터(들)를 가지는 IC를 사용하는 모바일 컴퓨팅 플랫폼의 예시적인 도면이다.
도 9는 모두가 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 컴퓨팅 디바이스의 기능 블록도이다.
하나 이상의 실시예들 또는 구현예들이 포함된 도면들에 관하여 이제 기술된다. 특정 구성들 및 배열들이 논의되지만, 이것이 단지 예시적인 목적으로 이루어진다는 것이 이해되어야 한다. 관련 기술분야의 통상의 기술자는, 다른 구성들 및 배열들이 기재의 사상 및 범위로부터 벗어나지 않고 사용될 수 있음을 인식할 것이다. 본원에 기술되는 기법들 및/또는 배열들이 본원에 기술된 것이 아닌 다양한 다른 시스템들 및 응용예들에서 또한 사용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
후속하는 상세한 기재에서, 본원의 일부를 형성하는, 첨부 도면들에 대해 참조가 이루어지며, 여기서 유사한 번호들은 대응하는 또는 유사한 엘리먼트들을 나타내도록 명세서 전반에 걸쳐 유사한 부분들을 지정할 수 있다. 예시의 간략함 및/또는 명료함을 위해, 도면들에 예시되는 엘리먼트들이 반드시 축척에 맞게 그려지지는 않았다는 것이 인지될 것이다. 예를 들어, 엘리먼트들 중 일부의 디멘젼들은 명료함을 위해 다른 엘리먼트들에 비해 과장될 수 있다. 또한, 다른 실시예들이 이용될 수 있으며, 구조적 및/또는 논리적 변경들이 청구되는 발명 대상의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해되어야 한다. 방향들 및 레퍼런스들, 예를 들어, 위, 아래, 최상부, 최하부, 위에, 아래에 등이 도면들 및 실시예들의 논의를 용이하게 하기 위해 사용될 수 있으며, 청구되는 발명 대상의 응용예를 제한하도록 의도되지 않는다는 것에 또한 유의해야 한다. 따라서, 후속하는 상세한 기재는 제한적인 의미로 취해지지 않으며, 청구되는 발명 대상의 범위는 첨부되는 청구항들 및 이들의 등가물들에 의해 정의된다.
후속하는 기재에서, 다수의 상세항목들이 설명된다. 그러나, 본 발명이 이러한 특정 상세항목들 없이도 구현될 수 있다는 것이 본 기술분야의 통상의 기술자에게 명백할 것이다. 일부 경우들에서, 널리 알려진 방법들 및 디바이스들은, 본 발명을 모호하게 하는 것을 회피하기 위해, 상세하게 보다는 블록도 형태로 도시된다. 이 명세서 전반에 걸친 "실시예" 또는 "일 실시예"에 대한 참조는, 실시예와 관련하여 기술되는 특정 특징, 구조, 기능 또는 특성이 발명의 적어도 일 실시예에 포함됨을 의미한다. 따라서, 이 명세서 전반에 걸친 여러 곳들에서의 구문 "실시예에서" 또는 "일 실시예에서"의 출현들은 반드시 발명의 동일한 실시예를 지칭하지는 않는다. 또한, 특정 특징들, 구조체들, 기능들, 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 결합될 수 있다. 예를 들어, 2개의 실시예들과 연관되는 특정 특징들, 구조들, 기능들 또는 특성들이 상호 배타적이지 않은 어느 곳에서나 제1 실시예는 제2 실시예와 조합될 수 있다.
발명의 기재 및 첨부되는 청구항들에서 사용되는 바와 같이, 단수 형태들("a", "an" 및 "the")은, 문맥이 다른 방식으로 명백하게 지시하지 않는 한, 복수 형태들 역시 포함하도록 의도된다. 용어 "및/또는"이 본원에서 사용되는 바와 같이 연관된 열거 항목들 중 하나 이상의 임의의 그리고 모든 가능한 조합들을 지칭하고 포함한다는 것이 또한 이해될 것이다.
용어들 "커플링되는" 및 "접속되는"은, 이들의 파생어들과 함께, 컴포넌트들 사이의 구조적 관계들을 기술하도록 본원에서 사용될 수 있다. 용어들이 서로 유의어들로서 의도되지 않는다는 것이 이해되어야 한다. 오히려, 특정 실시예들에서, "접속되는"은 둘 이상의 엘리먼트들이 서로 직접적인 물리적 또는 전기적 콘택트 중임을 나타내도록 사용될 수 있다. "커플링되는"은 둘 이상의 엘리먼트들이 서로 직접적인 또는 간접적인(이들 사이에 다른 중재 엘리먼트들을 가지는) 물리적 또는 전기적 콘택트 중임을, 그리고/또는 둘 이상의 엘리먼트들이 서로(예를 들어, 인과관계에 있는 것으로서) 협력하거나 또는 상호작용함을 나타내도록 사용될 수 있다.
용어들 "위에", "아래에", "사이에", "상에" 및/또는 등등은, 본원에서 사용되는 바와 같이 다른 층들 또는 컴포넌트들에 대한 하나의 재료층 또는 컴포넌트의 상대적 위치를 지칭한다. 예를 들어, 또다른 층 위에 또는 아래에 배치되는 하나의 층은 다른 층과 직접 콘택트할 수 있거나, 또는 하나 이상의 중재층들을 가질 수 있다. 또한, 두 개의 층들 사이에 배치되는 하나의 층은 두 개의 층들과 직접 콘택트될 수 있거나, 또는 하나 이상의 중재층들을 가질 수 있다. 반면, 제2 층 "상의" 제1 층은 제2 층과 직접 콘택트한다. 유사하게, 다른 방식으로 명시적으로 언급되지 않는 한, 두 개의 특징들 사이에 배치되는 하나의 특징은 인접한 특징들과 직접 콘택트할 수 있거나 또는 하나 이상의 중재 특징들을 가질 수 있다.
이 기재 전반에 걸쳐, 그리고 청구항들에서 사용되는 바와 같이, 용어 "~ 중 적어도 하나" 또는 "~ 중 하나 이상"에 의해 연결되는 항목들의 리스트는 열거 항목들의 임의의 조합을 의미할 수 있다. 예를 들어, 구문 "A, B 또는 C 중 적어도 하나"는 A; B; C; A 및 B; A 및 C; B 및 C; 또는 A, B 및 C를 의미할 수 있다.
방법들, 디바이스 구조체들, 디바이스들, 장치들, 및 컴퓨팅 플랫폼들이 선택적으로 형성되는 게이트 측벽 스페이서들에 관련하여 하기에 기술된다.
전술된 바와 같이, 3-게이트 트랜지스터 디바이스들 및 유사한 디바이스들을 형성하기 위한 더 단순한, 비용이 덜 드는, 그리고 더 높은 품질의 프로세스들을 달성할 필요성이 존재한다. 본원에서 추가로 논의되는 바와 같이, 실시예에서, 차단 재료는 반도체 핀 상에 형성될 수 있다. 예를 들어, 차단 재료는 후속적으로 형성되는 게이트와는 상이한 표면 화학물질을 가질 수 있다. 차단 재료는 등각층이 차단 재료 상에서(또는 적어도 그 일부분들 상에서)가 아니라 게이트 상에 형성될 수 있도록 후속적으로 형성되는 게이트에 대해 상이한 표면 화학물질을 가지는 임의의 재료일 수 있다. 예를 들어, 차단 재료는 핀의 피복(cladding) 등으로서 특성화될 수 있다. 논의되는 바와 같이, 게이트는, 차단 재료의 일부분 상에(예를 들어, 그리고 반도체 핀의 일부분 위에) 배치될 수 있고, 따라서, 논의되는 바와 같이, 게이트와 차단 재료는 상이한 표면 화학물질들을 가진다. 일부 예들에서, 선택적인 주입이 수행되어 게이트 내에 주입 영역을 형성하여 게이트 상으로의 후속적으로 형성되는 등각층의 선택성을 보조할 수 있다. 또한, 일부 예들에서, 차단 자가 조립형 단층은 차단 재료의 노출된 부분들 상에 형성될 수 있다. 이러한 차단 자가 조립형 단층은, 본원에서 추가로 논의되는 바와 같이, 헤드 그룹들 및 테일들을 가지는 분자들을 포함할 수 있고, 따라서, 헤드 그룹들은 차단 재료에 부착하고, 테일들은 후속적인 등각층의 형성을 추가로 억제한다. 다른 예들에서, 이러한 차단 자가 조립형 단층이 제공되지 않을 수 있다.
논의되는 바와 같이, 차단 재료에 대한 에칭 선택성을 가지는 등각층은 이후 논의되는 바와 같은 표면 화학물질들에서의 차이들로 인해 (예를 들어, 차단 자가 조립형 단층을 포함하거나 배제하는) 차단 재료의 적어도 일부분들 상이 아니라 게이트 상에 선택적으로 형성될 수 있다. 예를 들어, 등각층이 차단 재료에 의해 커버되는 핀의 일부분들 상에 형성되지 않을 수 있지만, 등각층의 일부분은 게이트에 바로 인접한 핀 상에 형성될 수 있다. 논의되는 바와 같이, 게이트 자체는 등각층에 의해 커버될 수 있다. 일부 예들에서, 차단 재료의 노출된 부분들(예를 들어, 그리고 사용되는 경우 차단 자가 조립형 단층)은 차단 재료와 등각층 상이의 에칭 선택성에 기초하여 에칭 동작을 통해 제거될 수 있다.
후속적으로, 등각층의 최상부 부분은 화학적 기계 연마(CMP) 프로세싱 등에 의해 제거될 수 있다. 일부 예들에서, 게이트는 최종 게이트 구조체일 수 있고, 다른 예들에서, 게이트는 희생(예를 들어, 더미) 게이트일 수 있다. 이러한 희생 게이트 예들에서, 희생 게이트는 제거되고 하이-k(high-k) 게이트 유전체 및 금속 게이트와 같은 최종 게이트 스택으로 대체될 수 있다. 이러한 트랜지스터 구조체는 메모리 디바이스 또는 논리 디바이스 등을 구현하는 집적 회로 내에서 트랜지스터 디바이스를 후속적으로 제조하기 위해 사용될 수 있다.
예를 들어, 집적 회로는 본원에 논의되는 기법들을 사용하여 형성되는 트랜지스터를 포함할 수 있다. 이러한 트랜지스터는 반도체 핀의 일부분 위에 배치되는 게이트 및 게이트에 인접한 게이트 측벽 스페이서를 포함할 수 있다. 또한, 트랜지스터는 차단 재료가 게이트 측벽 스페이서에 대한 에칭 선택성을 가지도록 게이트 측벽 스페이서와 반도체 핀 사이에 차단 재료를 포함할 수 있다. 또한, 일부 예들에서, 차단 자가 조립형 단층 분자의 헤드 또는 테일 부분(또는 둘 모두)은 차단 재료와 게이트 측벽 스페이서 사이에 배치될 수 있다. 일부 예들에서, 나머지 차단 재료는 주입 종들을 포함할 수 있고 그리고/또는 반도체 핀은 적어도 차단 재료 아래에 주입 영역을 포함할 수 있다. 일부 예들에서, 주입 영역은 핀의 다른 영역들 내에 확장할 수 있다. 또한, 트랜지스터는 게이트 측벽 스페이서 아래에 그리고 차단 재료 내에 (예를 들어, 차단 재료의 인접 부분들의 제거로 인해) 언더컷 부분을 포함할 수 있다. 또한, 게이트 측벽 스페이서는 (예를 들어, 차단 재료에 인접한 제한된 성장을 가지는 등각층으로 인해) 핀에 인접한 가늘어지는 또는 둥근 부분을 포함할 수 있다.
본원에 논의되는 기법들은 반도체 핀들 상에 배치되는 게이트들에 인접한 게이트 측벽 스페이서들을 형성하기 위한 간략화된 제조 프로세스를 제공할 수 있다. 이러한 선택적 게이트 측벽 스페이서 기법들은, 그렇지 않은 경우 프로세싱에서의 복잡성, 가변성, 및/또는 반도체 핀(예를 들어, 핀의 채널 영역들 및/또는 소스/드레인 영역들)에 대한 손상을 야기할 제조 단계들을 제거할 수 있다. 이러한 간략화된 기법들을 사용하여 형성되는 디바이스들은 향상된 성능 및 감소된 제조 비용을 제공할 수 있다. 게이트 측벽 스페이서들 및 희생 게이트를 포함하는 이러한 트랜지스터 구조체들은 트랜지스터 디바이스를 제조하기 위한 다양한 프로세스 흐름들에서 사용될 수 있다.
도 1a, 1b, 1c, 1d, 1e, 1f, 1g, 1h, 1i, 및 1j는 본 개시내용의 적어도 일부 구현예들에 따라 특정 제조 동작들이 수행되고 배열됨에 따른 예시적인 트랜지스터 구조체들의 모습들이다. 도 1a는 예시적인 트랜지스터 구조체(100)의 평면도(101)에서 라인들(A-A')을 따라 취해지는 평면도(101) 및 측면도(102)를 제공한다. 도 1a에 도시되는 바와 같이, 트랜지스터 구조체(100)는 디바이스층(103) 및 반도체 핀(104)을 포함할 수 있다. 디바이스층(103)은 예를 들어, 결정질 실리콘과 같은 반도체 재료를 포함할 수 있다. 일부 예들에서, 디바이스층(103)은 이전에 형성된 디바이스들, 디바이스 컴포넌트들 등을 포함할 수 있다. 예를 들어, 디바이스층(103)은 트랜지스터들, 메모리들, 커패시터들, 저항기들, 광전자 디바이스들, 스위치들, 또는 임의의 다른 능동 또는 수동 전자 디바이스들, 또는 이들의 일부분들을 포함할 수 있다. 일부 예들에서, 디바이스 층(103)은 트랜지스터 디바이스와 같은 부분적으로 형성되는 디바이스를 포함할 수 있다. 일부 예들에서, 디바이스 층(103)은 기판(미도시됨) 위에 배치될 수 있다. 일부 예들에서, 기판은 단결정질 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 재료 기반 재료(예를 들어, 갈륨 비화물(GaAs)), 실리콘 탄화물(SiC), 사파이어(Al2O3), 또는 이들의 임의의 조합과 같은 반도체 재료를 포함할 수 있다. 일부 예들에서, 디바이스 층(103)은 그 자체가 그러한 기판 재료들을 포함할 수 있다.
반도체 핀(104)은 임의의 적절한 반도체 재료를 포함할 수 있다. 실시예에서, 반도체 핀(104)은 단결정질 실리콘을 포함한다. 다른 실시예들에서, 반도체 핀(104)은 게르마늄(Ge), 실리콘 게르마늄(SiGe), III-V 재료 기반 재료(예를 들어, 갈륨 비화물(GaAs)), 실리콘 탄화물(SiC), 사파이어(Al2O3), 또는 이들의 임의의 조합과 같은 반도체 재료를 포함할 수 있다. 반도체 핀(104)은 임의의 적절한 기법 또는 기법들을 사용하여, 예컨대 디바이스 층(103)의 패터닝 및 에칭을 통해, 희생 핀 프로세스를 통해 등의 식으로 형성될 수 있다. 예시된 바와 같이, 일부 예들에서, 반도체 핀(104)은 디바이스 층(103) 위에 배치되는 3-게이트 핀일 수 있다. 다른 예들에서, 반도체 핀(104)은 언더컷 핀일 수 있고, 따라서, 디바이스 층(103)의 일부분이 반도체 핀(104) 아래로부터 제거될 수 있고, 반도체 핀(104)은 나노와이어로서 특성화될 수 있고, 트랜지스터 구조체들은 본원에 논의된 바와 같이 나노와이어 디바이스들로서 특성화될 수 있다. 일부 예들에서, 이러한 나노와이어 디바이스의 핀 구조체는 실질적으로 원형의 단면을 가질 수 있다.
도 1b는 반도체 핀(104) 상의 차단 재료(108)의 형성 이후, 트랜지스터 구조체(100)와 유사한 트랜지스터 구조체(105)를 예시한다. 차단 재료(108)는 임의의 적절한 재료 또는 재료 스택을 포함할 수 있다. 예를 들어, 차단 재료(108)는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 하나 이상을 포함할 수 있다. 하기에 추가로 논의되는 바와 같이, 차단 재료(108)는 후속적으로 형성되는 게이트와는 표면 화학물질에서 차이점을 가질 수 있고(예를 들어, 이와 화학적으로 차별화될 수 있고), 차단 재료(108)는 그 위의 등각층의 형성을 차단하거나 억제할 수 있다. 예를 들어, 후속적으로 형성되는 게이트는 폴리실리콘을 포함하는 희생 게이트일 수 있다. 또한, 차단 재료(108)는 후속적인 프로세싱 동안 반도체 핀(104)을 보호할 수 있다. 다양한 예들에서, 차단 재료(108)는 차단층 또는 피복 등으로서 특성화될 수 있다. 차단 재료(108)는 반도체 핀(104)의 최상부 및 측벽들 상에 형성될 수 있다. 또한, 차단 재료(108)는 임의의 적절한 두께를 가질 수 있다. 일부 예들에서, 차단 재료(108)는 2 내지 5 nm의 범위 내의 두께, 4 내지 10 nm의 범위 내의 두께, 또는 5 내지 15 nm의 범위 내의 두께 등을 가질 수 있다.
차단 재료(108)는 임의의 적절한 기법 또는 기법들을 사용하여 형성될 수 있다. 일부 예들에서, 차단 재료(108)는 열 성장 프로세스를 통해 형성될 수 있다. 예를 들어, 차단 재료(108)는 열 산화를 통해 성장되는 실리콘 산화물(Si02)을 포함할 수 있다. 다른 예들에서, 차단 재료(108)는 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 물리적 기상 증착(PVD), 분자 빔 에피텍시(MBE), 유기금속 화학 증착(MOCVD), 분자층 증착(MLD), 원자층 증착(ALD) 등과 같은 전반적 퇴적 기법들을 사용하여 퇴적될 수 있다.
도 1c는, 차단 재료(108)의 일부분 상의 게이트(110)의 형성 이후, 트랜지스터 구조체(105)와 유사한 트랜지스터 구조체(107)를 예시한다. 도시된 바와 같이, 게이트(110)는 차단 재료(108)의 일부분 상으로 패터닝될 수 있다. 게이트(110)는 임의의 적절한 기법 또는 기법들을 사용하여 차단 재료(108) 상에 배치될 수 있다. 예를 들어, 게이트(110)는 벌크 재료의 퇴적 및 리소그래피 기법들을 사용하는 패터닝 등에 의해 형성될 수 있다. 일부 예들에서, 게이트(110)는 희생 또는 더미 게이트일 수 있고 따라서 후속적인 대체 게이트 프로세스가 수행되어 최종 게이트 스택을 형성할 수 있다. 게이트(110)는 본원에 논의되는 바와 같은 차단 재료(108)에 대해 표면 화학물질에서의 차이를 가지는 임의의 적절한 재료를 포함할 수 있다. 일부 예들에서, 게이트(110)는 폴리실리콘이다. 다른 예들에서, 게이트(110)는 실리콘 질화물이다. 차단 재료(108), 게이트(110), 및 다른 구조체들은 반도체 핀(104)의 3개 측들(예를 들어, 도 1c에 도시된 바와 같은 반도체 핀(104)의 최상부, 및 반도체(104)의 측면들 - 도 1a의 평면도를 참조하라)을 둘러쌀 수 있다. 일부 예들에서, 게이트(110)는 다수의 반도체 핀들에 걸쳐 확장할 수 있다. 일부 예들에서, 차단 재료(108), 게이트(110), 및 다른 구조체들은 나노와이어 구현예들에서와 같이 반도체 핀(104)의 모든 측면들을 둘러쌀 수 있다.
도 1d는 게이트(110) 내에 주입 영역(106)을 형성하기 위한 선택적 주입 이후, 트랜지스터 구조체(107)와 유사한 트랜지스터 구조체(109)를 예시한다. 도 1e에 대해 하기에 논의되는 바와 같이, 선택적 등각층은 게이트(110) 상에 형성될 수 있다. 일부 예들에서, 예시되는 바와 같은 선택적 주입은 게이트(110) 상에 등각층을 형성하기 이전에 수행될 수 있다. 예를 들어, 주입 종들은, 반도체 핀(104) 상에 차단 재료(108)의 주입된 부분들의 화학물질에서의 최소 손상 및/또는 최소 변경을 야기하는 동시에 게이트(110) 상의 선택적 등각층의 형성을 보조할 수 있다. 예를 들어, 게이트(110)는 폴리실리콘일 수 있고, 차단 재료(108)는 실리콘 산화물(예를 들어, 열적으로 성장된 실리콘 산화물) 또는 실리콘 탄화물 등일 수 있다. 이러한 예에서, 주입 영역(106)의 주입 종들은 질소일 수 있다. 본원에서 논의되는 바와 같이 이러한 주입은 후속적인 등각층이 차단 재료(108)의 노출된 부분들 상이 아니라 게이트(110) 상에 더욱 선택적으로 형성하도록 할 수 있다. 예들에서, 게이트(110)는 폴리실리콘일 수 있고, 주입은 실리콘 또는 질소의 주입 종들 또는 아르곤, 헬륨, 또는 제논 등과 같은 비활성 주입 종들을 이용하는 폴리실리콘의 비정질화 또는 사전-비정질화 주입일 수 있다. 이러한 예들에서, 후속적으로 형성되는 차단 재료(108)(본원에서 추가로 논의됨)는 탄소 퇴적 및 고속 열 처리(예를 들어, 어닐 등)에 의해 형성될 수 있고 따라서, 차단 재료(108)(및 후속적으로 형성되는 게이트 측벽 스페이서들)는 실리콘 탄화물을 포함한다. 다른 예들에서, 후속적으로 형성되는 차단 재료(108)는 열 성장된 실리콘 산화물 등일 수 있다.
논의된 바와 같이, 일부 예들에서, 주입물은 질소, 실리콘, 또는 아르곤, 헬륨 또는 제논과 같은 비활성 주입 종들을 포함할 수 있다. 다른 예들에서, 주입물은 산소, 붕소, 인, 비소, 안티몬 또는 탄소를 포함할 수 있다. 일부 예들에서, 주입은 주입 이전에 패터닝이 수행되지 않도록 전반적인 주입으로서 수행될 수 있다. 예를 들어, 주입 영역(106)은 도시된 바와 같은 게이트(110)의 최상부 및 측벽들, 및 반도체 핀(104)의 반도체의 최상부 및 측벽들의 노출된 부분 상에 제공될 수 있다. 일부 예들에서, 주입 영역(미도시됨)은 차단 재료(108) 및/또는 반도체 핀(104) 내로 확장할 수 있다. 예를 들어, 이러한 주입 영역들은 도 6에 관하여 본원에서 논의된다. 일부 예들에서, 반도체 핀(104) 외부의 디바이스 층(103)의 일부분들은 주입 영역을 또한 포함할 수 있다. 이러한 주입 영역 또는 그 일부분들은 후속적인 제조 단계들 이후에도 남아 있을 수 있고, 본원에서 논의되는 바와 같이 최종 트랜지스터 디바이스 또는 구조체의 일부일 수 있다. 논의되는 바와 같이, 도 1d에 예시되는 주입은 선택적일 수 있고, 일부 예들에서, 어떠한 주입도 수행되지 않을 수 있다. 도 1e, 1f, 1g, 1h, 1i 및 1j는 표시의 명료함을 위해 선택적인 주입 영역이 없는 예시적인 실시예를 예시한다.
다른 예들에서, 도 1d에 관해 논의되는 주입은 게이트(110) 상에 배치되는 등각층을 형성하기에 충분할 수 있다. 논의되는 바와 같이, 일부 예들에서, 차단 재료(108)는 실리콘 산화물을 포함할 수 있고, 게이트(110)는 폴리실리콘을 포함할 수 있고, 주입 영역(106)의 주입 종들은 질소를 포함할 수 있다. 이러한 예들에서, 본원에서 논의되는 바와 같은 선택적인 등각층은 논의된 주입을 통해 그리고 도 1e에 관해 논의되는 바와 같은 후속적인 퇴적 동작들(또는 유사 동작들) 없이 형성될 수 있다. 또한, 주입을 통해 형성되는 이러한 선택적인 등각층은 차단 재료(108)에 대한 에칭 선택성을 가질 수 있다. 예를 들어, 본원에 논의되는 바와 같이, 게이트(110) 상에 등각층을 선택적으로 형성하는 것은 종들을 게이트(110) 내에 주입하여 주입 영역을 형성하는 것을 포함할 수 있다. 이러한 프로세싱은 선택적인 어닐링 동작 등을 포함할 수 있다. 다른 예들에서, 등각층은 퇴적 동작들 등을 통해 (주입 영역을 가지는 또는 주입 영역이 없는) 게이트(110) 상에 형성될 수 있다.
도 1e는, 게이트(110) 상의 선택적 등각층(112)의 형성 이후, 트랜지스터 구조체(107)와 유사한 트랜지스터 구조체(111)를 예시한다. 도시된 바와 같이, 선택적 등각층(112)은 차단 재료(108)의 일부분들(113) 상이 아니라 게이트(110) 상에 형성될 수 있다. 예를 들어, 선택적 등각층(112)은, 본원에서 논의되는 바와 같이 게이트(110)와 차단 재료(108) 사이의 표면 화학물질들에서의 차이로 인해 차단 재료(108)의 일부분들(113) 상이 아니라 게이트(110) 상에 선택적으로 형성될 수 있다. 도시되는 바와 같이, 일부 예들에서, 선택적 등각층(112)은 차단 재료(108)의 일부분들(114) 상에 형성될 수 있다. 이러한 부분들은 예를 들어 게이트(110)의 일부분들(114)에 근접한 선택적 등각층(112)의 형성으로 인해 커버될 수 있다. 다른 예들에서, 선택적 등각층(112)은 차단 재료(108)의 어떤 부분들 상에도 형성되지 않을 수 있다. 일부 예들에서, 도 5에 관하여 본원에 추가로 논의되는 바와 같이 선택적 등각층(112)은 가늘어지는 또는 둥근 부분을 포함할 수 있다. 논의되는 바와 같이, 차단 재료(108)는 그 위에 선택적 등각층(112)의 형성을 차단하거나 억제할 수 있다. 일부 예들에서, 도 2a-2f 및 3에 관해 논의되는 바와 같이, 추가적인 차단 자가 조립형 단층이 차단 재료(108) 상에 형성되어 그 위의 선택적인 등각층(112)의 형성을 차단하거나 억제할 수 있다.
선택적 등각층(112)은 차단 재료(108)의 일부분들 상이 아니라 게이트(110) 상에 형성될 수 있는 그리고 차단 재료(108)에 대한 에칭 선택성을 가질 수 있는 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 예를 들어, 선택적 등각층(112)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 붕소 질화물, 붕소 탄화물, 붕소 탄화질화물, 붕소 인화물, 붕소 황화물, 폴리포스파젠, 또는 알루미늄 산화물과 같은 금속 산화물 중 하나 이상을 포함할 수 있다. 선택적 등각층(112)은 임의의 적절한 두께를 가질 수 있다. 일부 예들에서, 선택적 등각층(112)은 3 내지 10 nm 범위의 두께, 5 내지 12 nm 범위의 두께, 또는 8 내지 20 nm 범위의 두께 등을 가질 수 있다.
선택적 등각층(112)은 임의의 적절한 기법 또는 기법들을 사용하여 형성될 수 있다. 일부 예들에서, 선택적 등각층(112)은 플라즈마 노출, ALD, MLD, 또는 CVD와 같은 기상 방법(vapor phase method)들을 사용하는 퇴적을 통해 형성될 수 있다. 이러한 퇴적의 온도는 실온 내지 1100°C의 범위 내의 온도와 같은 임의의 적절한 온도일 수 있다. 예에서, 게이트(110)는 게이트(110) 상에 실리콘 질화물의 선택층을 형성하기 위해 1 내지 600초의 범위 내의 시간 동안 400 내지 1100°C의 범위 내의 온도에서 헬륨(He) 또는 아르곤(Ar)과 같은 선택적 희석 비활성 기체 및/또는 수소(H2)와 같은 선택적인 다른 반응물과 함께 원격 질소 기체(N2) 또는 암모니아(NH3) 플라즈마에 노출될 수 있는 폴리실리콘을 포함할 수 있다. 이러한 예들에서, 차단 재료(108)는 예를 들어, 실리콘 산화물, 실리콘 산화질화물, 실리콘 산화탄화물, 실리콘 탄화물 또는 알루미늄 산화물과 같은 금속 산화물을 포함할 수 있다. 일부 예들에서, 논의되는 퇴적은 고속 열 처리에 선행할 수 있다. 예를 들어, 선택적 등각층(112)은 게이트(110)의 사전-비정질화 주입에 후속하여 형성될 수 있고 따라서, 선택적 등각층(112)은 (예를 들어, 실리콘 탄화물 등각층(112)을 형성하기 위해) (예를 들어, 탄소의) 퇴적 및 고속 열처리에 의해 형성될 수 있다.
또한, 도시되는 바와 같이, 선택적 등각층(112)은 단일 퇴적 동작과 같은 단일 동작을 통해 형성될 수 있다. 예를 들어, 단일 퇴적 동작은 논의된 바와 같이 원자층 퇴적, 분자층 퇴적, 또는 화학적 기상증착을 포함할 수 있다. 이러한 단일 퇴적 동작은 제조의 간략함을 위해 제공될 수 있고, 차단 재료(108)의 존재시 이러한 단일 퇴적 동작은 반도체 핀(104)의 보호를 제공할 수 있고 따라서, 높은 제조 수율들 및 낮은 결함도가 달성될 수 있다.
또한, 도 1d에 관해 논의되는 바와 같이, 일부 예들에서, 선택적 등각층(112)은 게이트(110) 내로의 주입을 수행함으로써 형성될 수 있다. 이러한 예들에서, 게이트(110)의 일부분이 소모되어 선택적 등각층(112)을 형성할 수 있다. 또한, 이러한 예들에서, 차단 재료(108)는, 도 1j에 대해 그리고 본원의 다른 어디에서나 논의되는 바와 같이, 후속적으로 형성되는 게이트 측벽 스페이서와 반도체 핀(104)의 일부분 사이에 남아 있을 수 있다.
도 1f는, 차단 재료(108)의 노출된 부분들의 제거 이후, 트랜지스터 구조체(111)와 유사한 트랜지스터 구조체(115)를 예시한다. 도시된 바와 같이, 차단 재료(108)의 일부분들이 제거되어 반도체 핀(104)의 영역들(116)을 노출시키고 나머지 차단 재료 부분(117)을 남길 수 있다. 나머지 차단 재료 부분(117)은 게이트(110) 아래에 그리고/또는 선택적 등각층(112)의 일부분들 아래에 있을 수 있다. 일부 예들에서, 도 4에 관해 본원에서 추가로 논의되는 바와 같이, 차단 재료(108)의 일부분들의 제거 동안 언더컷이 나머지 차단 재료 부분(117) 내에 형성될 수 있다. 차단 재료(108)의 제거된 부분들은 임의의 적절한 기법 또는 기법들을 통해 제거될 수 있다. 예를 들어, 차단 재료(108)의 일부분들은 습식 에칭 프로세스와 같은 에칭 프로세스를 통해 제거될 수 있다. 논의되는 바와 같이, 선택적 등각층(112) 및 차단 재료(108)는, 차단 재료(108)의 일부분들을 제거하는 동시에 선택적 등각층(112)을 실질적으로 영향을 받지 않은 채 남겨두는 에칭이 수행될 수 있도록, 그 사이에 에칭 선택성을 가질 수 있다. 예를 들어, 차단 재료(108)의 일부분들은 선택적 에칭 동작을 통해 제거될 수 있다. 반도체 핀(104)의 노출된 부분들의 영역들은 소스/드레인 형성 및/또는 소스/드레인 콘택트들 등에 대해 후속적으로 사용될 수 있다. 본원에 논의되는 기법들은 이러한 구조체들에 대해 반도체 핀(104)의 실질적으로 손상되지 않는 영역들을 제공할 수 있다.
도 1g는 층간 유전체 재료(119)의 선택적 형성 이후, 트랜지스터 구조체(115)와 유사한 트랜지스터 구조체(118)를 예시한다. 도시된 바와 같이, 층간 유전체 재료(119)는 임의의 적절한 기법 또는 기법들을 사용하여 반도체 핀(104) 위에 벌크 퇴적되어, 차단 재료 부분(117), 게이트(110) 및 선택적 등각층(112)을 남길 수 있다. 층간 유전체 재료(119)는 예를 들어, 디바이스 층(103) 상에 또는 디바이스층(103) 내에 형성되는 디바이스들 사이에 전기적 절연을 제공하기 위한 임의의 적절한 유전체 재료를 포함할 수 있다. 일부 예들에서, 이러한 층간 유전체 재료(119)가 사용되지 않을 수 있거나, 또는 층간 유전체는 (디바이스들 사이에서 사용되는 경우) 후속적인 프로세싱 동작에서 제공될 수 있다.
도 1h는 게이트(110)의 최상부(121)의 노출 및 게이트 측벽 스페이서들(122, 123)의 형성 이후, 트랜지스터 구조체(118)와 유사한 트랜지스터 구조체(120)를 예시한다. 도시된 바와 같이, 층간 유전체 재료(119)의 일부분 및 선택적 등각층(112)의 최상부가 제거될 수 있다. 층간 유전체 재료(119)의 일부분 및 선택적 등각층(112)의 최상부는 예를 들어, 화학 기계적 연마(CMP) 기법들과 같은 임의의 적절한 기법 또는 기법들을 사용하여 제거될 수 있다. 또한 도시된 바와 같이, 게이트 측벽 스페이서들(122, 123)은, 선택적 등각층(112)의 최상부 부분의 제거 이후, 선택적 등각층(112)의 나머지 부분들로부터 형성될 수 있다.
논의된 바와 같이, 층간 유전체 재료(119)는 선택적일 수 있거나, 또는 이러한 층간 유전체는 프로세스 흐름에서 추후 제공될 수 있다. 이러한 예들에서, 게이트(110)의 최상부(121)는 화학 기계적 연마(CMP) 기법들 등을 통해, 선택적 등각층(112)의 최상부의 제거에 의해 노출되어 게이트 측벽 스페이서들(122, 123)을 형성할 수 있다. 일부 예들에서, 소스 및 드레인 주입들, 확장된 소스 및 드레인 영역들과 같은 다른 트랜지스터 구조체들은 층간 유전체 재료(119)의 형성 이전에 존재하는 게이트(110)를 이용하여 형성될 수 있다.
도 1i는 게이트(110)의 제거, 및 반도체 핀(104)에 인접한 그리고 게이트 측벽 스페이서들(122, 123) 사이에 있는 부분 차단 재료 부분(117)의 제거 이후, 트랜지스터 구조체(120)와 유사한 트랜지스터 구조체(124)를 예시한다. 도시된 바와 같이, 게이트(110)가 제거될 수 있다. 이러한 예들에서, 게이트(110)는 희생 게이트 또는 더미 게이트 등일 수 있다. 또한, 도시된 바와 같이, 차단 재료 부분(117)의 일부분이 제거되어 나머지 차단 재료(125) 및 나머지 차단 재료(126)를 남기고, 반도체 핀(104)의 영역(127)을 노출시킬 수 있다. 게이트(110)는 에칭 기법들 등과 같은 임의의 적절한 기법 또는 기법들을 사용하여 제거될 수 있다. 유사하게, 차단 재료 부분(117)의 일부분은 에칭 기법들 등과 같은 임의의 적절한 기법 또는 기법을 사용하여 제거될 수 있다. 일부 예들에서, 게이트(110)는 제1 에칭 프로세스에서 제거될 수 있고, 부분 차단 재료 부분(117)은 제2 에칭 프로세스에서 제거될 수 있다. 일부 예들에서, 도 4에 관해 본원에서 추가로 논의되는 바와 같이, 부분 차단 재료 부분(117)의 제거 동안 언더컷이 나머지 차단 재료(125) 및/또는 나머지 차단 재료(126) 내에서 형성될 수 있다.
도 1j는 게이트 스택(129)의 형성 이후, 트랜지스터 구조체(124)와 유사한 트랜지스터 구조체(128)를 예시한다. 도시된 바와 같이, 게이트 스택(129)은 반도체 핀(104) 상에 그리고 게이트 측벽 스페이서들(122, 123) 사이에 형성될 수 있다. 게이트 스택(129)은 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 예를 들어, 게이트 스택(129)은 하이-k 게이트 유전체와 같은 게이트 유전체(130) 및 금속 게이트 전극과 같은 게이트 전극(131)을 포함할 수 있다. 게이트 스택(129)은 등각 퇴적, 퇴적, 및 CMP 기법들 등과 같은 임의의 적절한 기법 또는 기법들을 사용하여 형성될 수 있다. 도시된 바와 같이, 일부 예들에서, 게이트 유전체(130)는 반도체 핀(104)의 표면 상에 형성될 수 있다. 다른 예들에서, 게이트 유전체(130)는, 게이트 전극(131)이 예를 들어, 게이트 측벽 스페이서들(122, 123)과 직접 콘택트하지 않도록, 게이트 측벽 스페이서들(122, 123)의 측면들 상에 또한 형성될 수 있다. 논의되는 바와 같이, 일부 예들에서, 게이트 스택(129)은 반도체 핀(104)의 3개 측면들(예를 들어, 도 1j에 도시된 바와 같은 반도체 핀(104)의 최상부, 및 반도체 핀(104)의 측면들 - 도 1a의 평면도를 참조)을 둘러쌀 수 있다. 일부 예들에서, 게이트 스택(129)은 나노와이어 구현예들에서와 같이, 반도체 핀(104)의 모든 측면들을 둘러쌀 수 있다.
트랜지스터 구조체(128)는 예를 들어, 본원에서 추가로 논의되는 바와 같이, 집적 회로의 트랜지스터의 일부분을 형성할 수 있다. 예를 들어, 트랜지스터는 반도체 핀(104)의 일부분 위에 형성되는 게이트 스택(129)(예를 들어, 게이트)을 포함할 수 있다. 트랜지스터는 게이트에 인접한(예를 들어, 게이트 스택(129)에 인접한) 게이트 측벽 스페이서(122) 및 게이트 측벽 스페이서(122)와 반도체 핀(104)의 또다른 부분 사이의 차단 재료(예를 들어, 차단 재료(125))를 더 포함할 수 있다. 논의되는 바와 같이, 게이트 측벽 스페이서(122)는 희생 게이트(110) 상에 선택적 등각층을 배치시킴으로써 또는 주입을 수행하여 희생 게이트(110) 상에 선택적 등각층을 형성함으로써 형성될 수 있다. 이러한 트랜지스터 구조체 및 본원에 논의되는 다른 트랜지스터 구조체들은, 본원에서 추가로 논의되는 바와 같이, 시스템, 플랫폼, 컴퓨팅 디바이스 등을 통해 구현될 수 있다.
논의되는 바와 같이, 도 1g-1j는 트랜지스터 구조체의 형성을 위한 예시적인 프로세스 흐름을 예시한다. 다른 실시예들에서, 다른 대체 게이트 프로세스 흐름들 등과 같은, 다른 제조 동작들이 도 1f의 트랜지스터 구조체(115)상에서 수행될 수 있다. 예를 들어, 논의되는 바와 같이, 게이트(110)의 최상부가 노출될 수 있고, 측벽 스페이서들(122, 123)이 형성될 수 있고, 게이트(110)가 층간 유전체(119)의 도입 없이 제거될 수 있다. 또한, 채널 주입 영역들, 소스/드레인 주입 영역들 등과 같은 다른 구조체들의 형성은 표시의 명료함을 위해 논의되지 않는다.
도 1e에 관해 위에서 논의되는 바와 같이, 차단 자가 조립형 단층이 차단 재료(108) 상에 형성되어, 그 위의 선택적 등각층(112)의 형성을 차단하거나 억제할 수 있다. 이러한 실시예들은 도 2a-2f 및 3에 관해 논의된다.
도 2a, 2b, 2c, 2d, 2e 및 2f는 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 특정 제조 동작들이 수행될 시의 예시적인 트랜지스터 구조체들의 모습들이다. 도 2a는 차단 자가 조립형 단층(201)의 형성 이후, 트랜지스터 구조체(109)와 유사한 트랜지스터 구조체(200)를 예시한다. 도시된 바와 같이, 차단 자가 조립형 단층(201)은 차단 재료(108)의 노출된 부분들 상에 선택적으로 형성될 수 있다. 예를 들어, 차단 자가 조립형 단층(201)은 차단 재료(108)와 게이트(110) 사이의 표면 화학물질들에서의 논의된 차이로 인해 차단 재료(108)의 노출된 부분들 상에 선택적으로 형성될 수 있다. 논의된 바와 같이, 차단 자가 조립형 단층(201)은, 등각층이 차단 자가 조립형 단층(201) 상이 아니라 게이트(110) 상에 선택적으로 형성되어 이에 의해 게이트(110) 상으로 후속적으로 형성되는 등각층의 선택성을 증가시키도록, 후속적인 등각층의 형성의 향상된 또는 추가적인 차단을 제공할 수 있다. 차단 자가 조립형 단층(201)은 헤드 그룹들, 테일들을 가지는 분자들을 포함할 수 있고, 선택적으로, 기능적 테일 그룹들 및 차단 자가 조립형 단층(201)은, 헤드 그룹들이 차단 재료(108)에 부착하고 테일들 및 선택적인 기능 테일 그룹들이 도 2a에 예시된 실질적으로 z-방향으로 차단 재료(108)로부터 멀어지게 확장하도록, 차단 재료(108) 상에 조직될 수 있다. 일부 예들에서, 차단 자가 조립형 단층(201)은 패시베이션 재료 등으로서 특성화될 수 있다. 또한, 차단 자가 조립형 단층(201)은 임의의 적절한 기법 또는 기법들을 사용하여 형성될 수 있다. 예를 들어, 차단 자가 조립형 단층(201)은 흡수 등을 통해 차단 재료(108) 상에 자발적으로 형성될 수 있다. 예를 들어, 차단 자가 조립형 단층(201)은 용액 상태로 또는 증기 상태로 형성될 수 있다.
도 3은 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 예시적인 차단 자가 조립형 단층 분자(300)를 예시한다. 도 3에 도시된 바와 같이, 차단 자가 조립형 단층 분자(300)는 헤드 그룹(301), 테일(302), 및 선택적으로 테일 기능 그룹(303)을 포함할 수 있다. 논의되는 바와 같이, 헤드 그룹(301)은 흡수되거나 또는 그렇지 않은 경우 차단 재료(108)에 부착할 수 있다. 헤드 그룹(301)은 게이트(110)가 아니라 차단 재료(108)에 부착할 수 있는 임의의 적절한 기능 그룹을 포함할 수 있다. 예를 들어, 헤드 그룹(301)은 실록산, 실릴 염화물, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 또는 카르복실산 중 하나 이상을 포함할 수 있다. 또한, 테일(302)은 임의의 타입 및 개수의 접속 그룹, 예컨대, 8 내지 22개 알킬 그룹들 등을 포함할 수 있다. 예를 들어, 차단 자가 조립형 단층 분자(300)는 비교적 긴(예를 들어, C8-C22) 알킬 체인을 가질 수 있다. 또한, 차단 자가 조립형 단층 분자(300)는 기능적 테일 그룹(303)을 포함할 수 있다. 다른 예들에서, 차단 자가 조립형 단층 분자(300)는 기능 테일 그룹을 포함하지 않을 수 있다.
도 2a로 돌아가면, 일부 예들에서, 차단 재료(108)는 본원에서 논의되는 바와 같은 실리콘 산화물(예를 들어, 2 내지 5 nm의 두께를 가지는 열 산화물)일 수 있다. 실시예에서, 이러한 실리콘 산화물 차단 재료(108)는 실록산 기반 차단 자가 조립형 단층(201)의 형성에 의해 추가로 패시베이팅될 수 있다. 이러한 예들에서, 게이트(110)는 H-종단형 폴리실리콘과 같은 폴리실리콘 게이트일 수 있다.
도 1d에 대해 본원에서 논의되는 바와 같이, 일부 예들에서, 선택적 주입이 제공되어 게이트(110) 내에 주입 영역을 형성할 수 있다. 이러한 주입 영역은 선택적 등각층(112)의 형성을 보조할 수 있거나, 또는 이러한 주입은 선택적 등각층(112)을 형성하기 위해 수행될 수 있다. 주입 영역은 본원에 논의되는 바와 같이 임의의 주입 종들을 포함할 수 있다. 예를 들어, 이러한 주입은, 선택적 등각층(112)의 형성을 보조하기 위해 사용될 때 차단 자가 조립형 단층(201)의 형성에 선행하여 또는 후속하여 수행될 수 있다. 이러한 주입이 수행되어 선택적 등각층(112)을 형성할 수 있는 예들에서, 주입은 차단 자가 조립형 단층(201)의 형성에 후속하여 수행될 수 있다. 이러한 주입 영역은 표현의 간략함을 위해 도 2a-2f에 예시되지 않는다.
도 2b는 게이트(110) 상에 선택적 등각층(112)의 형성 이후, 트랜지스터 구조체(200)와 유사한 트랜지스터 구조체(202)를 예시한다. 선택적 등각층(112)은 임의의 방식으로 형성될 수 있고, 본원에 논의된 바와 같은 임의의 재료들 및/또는 특성들을 포함할 수 있다. 이러한 상세항목들은 간략함의 목적으로 반복되지 않을 것이다. 차단 재료(108)가 실리콘 산화물인 위의 예를 계속하면, 차단 자가 조립형 단층(201)은 실록산 기반 분자들을 포함하고, 게이트(110)는 폴리실리콘이고, 선택적 등각층(112)은 낮은 온도(예를 들어, 25 내지 300°C)의 ALD, MLD 또는 CVD 프로세스에 의해 형성될 수 있다.
도시된 바와 같이, 선택적 등각층(112)은 차단 자가 조립형 단층(201)의 일부분들(203) 상이 아니라 게이트(110) 상에 형성될 수 있다. 예를 들어, 선택적 등각층(112)은 본원에서 논의되는 바와 같이, 게이트(110)와 차단 자가 조립형 단층(201) 및/또는 차단 재료(108) 사이의 표면 화학물질들에서의 차이로 인해 차단 자가 조립형 단층(201)의 일부분들(203) 상이 아니라 게이트(110) 상에 선택적으로 형성될 수 있다. 도시된 바와 같이, 일부 예들에서, 선택적 등각층(112)은 차단 자가 조립형 단층(201)의 일부분들(204) 상에 형성될 수 있다. 이러한 부분들은 예를 들어, 게이트(110)의 일부분들(204)에 근접한 선택적 등각층(112)의 형성으로 인해 커버될 수 있다. 다른 예들에서, 선택적 등각층(112)은 차단 자가 조립형 단층(201)의 어떠한 부분들 상에도 형성되지 않을 수 있다. 이러한 예들에서, 선택적 등각층(112)은 도 5에 관해 본원에서 추가로 논의되는 바와 같이 가늘어지는 또는 둥근 부분을 포함할 수 있다. 논의되는 바와 같이, 차단 자가 조립형 단층(201) 및/또는 차단 재료(108)는 그 위의 선택적 등각층(112)의 형성을 차단하거나 억제할 수 있다.
도 2c는 차단 자가 조립형 단층(201) 및 차단 재료(108)의 노출된 부분들의 제거 이후, 트랜지스터 구조체(202)와 유사한 트랜지스터 구조체(205)를 예시한다. 도시된 바와 같이, 차단 자가 조립형 단층(201)의 일부분들 및 차단 재료(108)의 일부분들이 제거되어 반도체 핀(104)의 영역들(206)을 노출시키고, 나머지 자가 조립형 단층 부분들(207, 208) 및 나머지 차단 재료 부분(117)을 남길 수 있다. 나머지 자가 조립형 단층 부분들(207, 208)은 선택적 등각층(112)의 일부분들 아래에 있을 수 있다. 나머지 차단 재료 부분(117)은 게이트(110) 아래에 그리고/또는 선택적 등각층(112)의 일부분들 아래에 있을 수 있다. 일부 예들에서, 차단 재료(108)의 일부분들의 제거 동안 언더컷이 나머지 차단 재료 부분(117) 내에 형성될 수 있다.
또한, 상대적으로 등각층들로서 예시되지만, 나머지 자가 조립형 단층 부분들(207, 208)은 예를 들어, 단지 나머지 차단 재료 부분(117)에 부착되거나 접착되는 자가 조립형 단층 분자들의 트레이스 양들일 수 있다. 일부 예들에서, 자가 조립형 단층 분자들의 전체 분자들이 남아 있을 수 있다. 다른 예들에서, 분자들의 일부분들(예를 들어, 헤드 그룹들, 테일들, 기능적 테일 그룹들, 또는 이들의 조합들)만이 나머지 자가 조립형 단층 부분들(207, 208) 내에 남아 있을 수 있다. 차단 자가 조립형 단층(201) 및 차단 재료(108)의 제거되는 부분들은 임의의 적절한 기법 또는 기법들을 통해 제거될 수 있다. 예를 들어, 차단 재료(108)의 일부분들은 습식 에칭 프로세스와 같은 에칭 프로세스를 통해 제거될 수 있다. 논의되는 바와 같이, 선택적 등각층(112) 및 차단 재료(108)는, 차단 재료(108)의 일부분들을 제거하는 동시에 선택적인 등각층(112)을 실질적으로 영향을 받지 않은 채 남겨두는 에칭이 수행될 수 있도록, 그 사이에 에칭 선택성을 가질 수 있다. 예를 들어, 차단 재료(108)의 일부분들은 선택적 에칭 동작을 통해 제거될 수 있다. 일부 실시예들에서, 차단 자가 조립형 단층(201)의 제거되는 부분들은 예를 들어, 리프트-오프(lift-off) 기법을 사용하여 차단 재료(108)의 일부분들의 제거 동안 제거될 수 있다. 다른 예들에서, 차단 자가 조립형 단층(201)의 일부분들은 습식 에칭 또는 다른 용해 기법들을 사용하여 차단 재료(108)의 일부분들의 제거에 앞서 제거될 수 있다.
도 2d는 선택적인 층간 유전체 재료(119)의 형성 이후 그리고 게이트(110)의 최상부(211)의 노출 및 게이트 측벽 스페이서들(122, 123)의 형성 이후, 트랜지스터 구조체(205)와 유사한 트랜지스터 구조체(209)를 예시한다. 일부 예들에서, 층간 유전체 재료(119)는 도 1g에 대해 본원에 논의되는 바와 같이 반도체 핀(104), 나머지 차단 재료 부분(117), 나머지 자가 조립형 단층 부분들(207, 208), 게이트(110), 및 선택적 등각층(112) 위에 임의의 적절한 기법 또는 기법들을 사용하여 벌크 퇴적될 수 있다. 층간 유전체 재료(119)는 예를 들어, 디바이스 층(103) 상에 또는 디바이스 층(103) 내에 형성되는 디바이스들 사이에 전기적 절연을 제공하기 위한 임의의 적절한 유전체 재료를 포함할 수 있다. 도시된 바와 같이, 층간 유전체 재료(119)의 일부분(예를 들어, 벌크 퇴적되는 경우) 및 선택적 등각층(112)의 최상부가 제거될 수 있다. 층간 유전체 재료(119)의 일부분 및 선택적 등각층(112)의 최상부는 예를 들어, 화학 기계적 연마(CMP) 기법들과 같은 임의의 적절한 기법 또는 기법들을 사용하여 제거될 수 있다. 또한 도시된 바와 같이, 게이트 측벽 스페이서들(122, 123)은, 선택적 등각층(112)의 최상부 부분의 제거 이후 선택적 등각층(112)의 나머지 부분들로부터 형성될 수 있다. 도 1g 및 1h에 대해 논의되는 바와 같이, 층간 유전체 재료(118)가 이용되지 않을 수 있거나, 또는 층간 유전체 재료는 프로세스 흐름에서 추후에 제공될 수 있다. 이러한 예들에서, 게이트(110)의 최상부(121)는 선택적 등각층(112)의 최상부를 제거함으로써 노출되어 게이트 측벽 스페이서들(122, 123)을 형성할 수 있다.
도 2e는 게이트(110)의 제거 및 반도체 핀(104)에 인접한 그리고 게이트 측벽 스페이서들(122, 123) 사이의 부분 차단 재료 부분(117)의 제거 이후, 트랜지스터 구조체(209)와 유사한 트랜지스터 구조체(212)를 예시한다. 도시된 바와 같이, 게이트(110)가 제거될 수 있다. 이러한 예들에서, 게이트(110)는 희생 게이트 또는 더미 게이트 등일 수 있다. 또한, 도시된 바와 같이, 부분 차단 재료 부분(117)이 제거되어 나머지 차단 재료(125) 및 나머지 차단 재료(126)를 남기고 반도체 핀(104)의 영역(213)을 노출시킬 수 있다. 게이트(110)는 에칭 기법들 등과 같은 임의의 적절한 기법 또는 기법을 사용하여 제거될 수 있다. 유사하게, 부분 차단 재료 부분(117)은 에칭 기법들 등과 같은 임의의 적절한 기법 또는 기법을 사용하여 제거될 수 있다. 일부 예들에서, 게이트(110)는 제1 에칭 프로세스에서 제거될 수 있고, 부분 차단 재료 부분(117)은 제2 에칭 프로세스에서 제거될 수 있다. 일부 예들에서, 도 4에 관해 본원에서 추가로 논의되는 바와 같이, 부분 차단 재료 부분(117)의 제거 동안 언더컷이 나머지 차단 재료(125) 및/또는 나머지 차단 재료(126) 내에 형성될 수 있다.
도 2f는, 게이트 스택(129)의 형성 이후, 트랜지스터 구조체(212)와 유사한 트랜지스터 구조체(214)를 예시한다. 도시된 바와 같이, 게이트 스택(129)은 반도체 핀(104) 상에 그리고 게이트 측벽 스페이서들(122, 123) 사이에 형성될 수 있다. 게이트 스택(129)은 임의의 적절한 재료 또는 재료들을 포함할 수 있다. 예를 들어, 게이트 스택(129)은 하이-k 게이트 유전체와 같은 게이트 유전체(130) 및 금속 게이트 전극과 같은 게이트 전극(131)을 포함할 수 있다. 게이트 스택(129)은 등각 퇴적, 퇴적, 및 CMP 기법들 등과 같은 임의의 적절한 기법 또는 기법들을 사용하여 형성될 수 있다. 도시된 바와 같이, 일부 예들에서, 게이트 유전체(130)는 반도체 핀(104)의 표면 상에 형성될 수 있다. 다른 예들에서, 게이트 유전체(130)는 또한 게이트 측벽 스페이서들(122, 123)의 측면들 상에 형성될 수 있고, 따라서 게이트 전극(131)은 예를 들어, 게이트 측벽 스페이서들(122, 123)과 직접 콘택트하지 않을 수 있다. 논의되는 바와 같이, 일부 예들에서, 게이트 스택(129)은 반도체 핀(104)의 3개의 측면들(예를 들어, 도 2e에 도시된 바와 같은 반도체 핀(104)의 최상부, 및 반도체 핀(104)의 측면들 - 도 1a의 평면도를 참조)을 둘러쌀 수 있다. 일부 예들에서, 게이트 스택(129)은 나노와이어 구현예들과 같은 반도체 핀(104)의 모든 측면들을 둘러쌀 수 있다.
트랜지스터 구조체(214)는 예를 들어, 본원에서 추가로 논의되는 바와 같이, 집적 회로의 트랜지스터의 일부분을 형성할 수 있다. 예를 들어, 트랜지스터는 반도체 핀(104)의 일부분 위에 형성되는 게이트 스택(129)(예를 들어, 게이트)을 포함할 수 있다. 트랜지스터는 게이트에 인접한(예를 들어, 게이트 스택(129)에 인접한) 게이트 측벽 스페이서(122) 및 게이트 측벽 스페이서(122)와 반도체 핀(104)의 또다른 부분 사이의 차단 재료(예를 들어, 차단 재료(125))를 더 포함할 수 있다. 또한, 트랜지스터는 차단 재료(125)와 게이트 측벽 스페이서(122) 사이에 차단 자가 조립형 단층 분자 헤드 그룹, 차단 자가 조립형 단층 분자 테일, 차단 자가 조립형 단층 분자 테일 기능 그룹, 차단 자가 조립형 단층 분자, 또는 이들의 조합(예를 들어, 나머지 자가 조립형 단층 부분(207))을 포함할 수 있다. 예를 들어, 자가 조립형 단층으로부터의 탄소 또는 탄소 기반 체인 부분들은 차단 재료(125)와 게이트 측벽 스페이서(122) 사이에 있을 수 있다. 이러한 트랜지스터 구조체 또는 본원에 논의되는 다른 트랜지스터 구조체들은, 본원에서 추가로 논의되는 바와 같이 시스템, 플랫폼, 컴퓨팅 디바이스 등을 통해 구현될 수 있다.
논의되는 바와 같이, 도 2d-2f는 트랜지스터 구조체의 형성을 위한 예시적인 프로세스 흐름을 예시한다. 다른 실시예들에서, 다른 대체 게이트 프로세스 흐름들 등과 같은 다른 제조 동작들이 도 2c의 트랜지스터 구조체(205) 상에서 수행될 수 있다. 예를 들어, 논의되는 바와 같이, 게이트(110)의 최상부가 노출될 수 있고, 측벽 스페이서들(122, 123)이 형성될 수 있고, 게이트(110)가 층간 유전체(119)의 도입 없이 제거될 수 있다. 또한, 채널 주입 영역들, 소스/드레인 주입 영역들 등과 같은 다른 구조체들의 형성은 표시의 명료함을 위해 논의되지 않는다.
도 4는 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 언더컷들을 가지는 차단 재료를 가지는 예시적인 트랜지스터 구조체(400)를 예시한다. 본원에서 논의되는 바와 같이, 일부 예들에서, 차단 재료의 일부분들이 제거되어 나머지 차단 재료 부분(117)을 남길 수 있다(예를 들어, 도 1f 및 2c를 참조). 또한, 일부 예들에서, 차단 재료 부분(117)의 일부분이 제거되어 반도체 핀(104)의 영역을 노출시키고(예를 들어, 도 1i 및 2e를 참조) 나머지 차단 재료(125)를 형성할 수 있다. 이러한 예들에서, 하나 이상의 언더컷들이 나머지 차단 재료(125)에 형성될 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 트랜지스터 구조체(400)는 반도체 핀(104)의 일부분 위에 배치되는 게이트 스택(129)(예를 들어, 게이트 유전체(130) 및 게이트 전극(131)을 포함함)을 포함할 수 있다. 또한, 트랜지스터 구조체(400)는 게이트 측벽 스페이서(122)와 반도체 핀(104)의 또다른 부분 사이에 차단 재료(125)를 포함할 수 있다.
도시된 바와 같이, 일부 예들에서, 차단 재료(125)는 언더컷(401) 및/또는 언더컷(402)을 포함할 수 있다. 예를 들어, 언더컷(401)은 차단 재료(108)의 제거 동안 형성되어 차단 재료 부분(117)을 형성할 수 있다(예를 들어, 도 1f 및 2c를 참조). 논의되는 바와 같이, 이러한 차단 재료(108)는 선택적 습식 에칭 프로세스를 통해 제거될 수 있다. 예를 들어, 언더컷(401)은 차단 재료(108)의 등방성 에칭으로 인해 보여지는 바와 같이 실질적으로 둥글 수 있다. 일부 예들에서, 차단 재료(125)는 언더컷(402)을 포함할 수 있다. 예를 들어, 언더컷(402)은 차단 재료 부분(117)의 일부분의 제거 동안 형성되어 반도체 핀(104)을 노출시킬 수 있다(예를 들어, 도 1i 및 2e 참조). 논의되는 바와 같이, 차단 재료 부분(117)의 이러한 부분은 선택적 습식 에칭 프로세스를 사용하여 제거될 수 있다. 예를 들어, 언더컷(402)은 차단 재료(125)를 형성하기 위해 차단 재료 부분(117)의 일부분의 등방성 에칭으로 인해 보여지는 바와 같이 실질적으로 둥글 수 있다. 논의되는 바와 같이, 다양한 예들에서, 언더컷(401)만이, 언더컷(402)만이, 언더컷들(401, 402) 둘 모두가 차단 재료(125) 내에 형성될 수 있거나 또는 어떠한 언더컷들도 차단 재료(125) 내에 형성되지 않을 수 있다. 또한, 일부 예들에서, 도 2a-2f에 대해 본원에서 논의되는 바와 같이, 트랜지스터 구조체(400)는 차단 재료(125)와 게이트 측벽 스페이서(122) 사이에 자가 조립형 단층 분자들의 일부분 또는 전체를 포함할 수 있다. 또한, 논의되는 바와 같이, 일부 예들에서, 반도체 핀(104)은 나노와이어로서 구현될 수 있다. 일부 예들에서, 나노와이어는 실질적으로 원형 단면을 가질 수 있고, 이러한 예들에서, 언더컷(401) 및/또는 언더컷(402)은 나노와이어 구조체 주위에 링을 포함할 수 있다.
도 5는 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 가늘어지는 부분을 가지는 측벽 스페이서를 가지는 예시적인 트랜지스터 구조체(500)를 예시한다. 본원에 논의되는 바와 같이, 일부 예들에서, 등각층은 차단 재료(108) 및/또는 차단 자가 조립형 단층(201)의 일부분들 상이 아니라 게이트(110) 상에 선택적으로 형성될 수 있다(예를 들어, 도 1e 및 2b를 참조). 일부 예들에서, 가늘어지는 부분 또는 둥근 부분은 반도체 핀(104)에 인접한 등각층 내에 형성될 수 있고, 따라서 결과적인 게이트 측벽 스페이서들은 이러한 가늘어지는 또는 둥근 부분을 포함한다. 예를 들어, 도 5에 도시된 바와 같이, 트랜지스터 구조체(500)는 반도체 핀(104)의 일부분 위에 배치되는 게이트 스택(129)(예를 들어, 게이트 유전체(130) 및 게이트 전극(131)을 포함함)을 포함할 수 있다. 또한, 트랜지스터 구조체(500)는 게이트 측벽 스페이서(122)와 반도체 핀(104)의 또다른 부분 사이에 차단 재료(125)를 포함할 수 있다.
또한, 도시된 바와 같이, 게이트 측벽 스페이서(122)는 가늘어지는 부분(501)을 포함할 수 있다. 예를 들어, 이러한 가늘어지는 부분(501)은 게이트(110)와 차단 재료(108) 및/또는 차단 자가 조립형 단층(201) 사이에서 상대적으로 높은 성장 선택성으로 인해 선택적 등각층(112)의 형성 동안 형성될 수 있다(예를 들어, 도 1e 및 2b를 참조). 예를 들어, 게이트(110)는 선택적 등각층(112)의 성장을 시딩 또는 제공할 수 있는 반면, 차단 재료(108) 및/또는 차단 자가 조립형 단층(201)은 선택적 등각층(112)의 성장을 억제하여 가늘어지는 부분(501)을 야기할 수 있다. 도시된 바와 같이, 일부 예들에서, 게이트 측벽 스페이서(122)는 가늘어지는 부분(501)과 같은 가늘어지는 부분을 포함할 수 있다. 다른 예들에서, 게이트 측벽 스페이서(122)는 선택적 등각층(112)의 성장을 억제하는 차단 재료(108) 및/또는 차단 자가 조립형 단층(201)으로 인해 둥근 부분, 언더컷 부분 등을 포함할 수 있다. 도시된 바와 같이, 이러한 효과들은 더 작은 차단 재료(125)가 게이트 측벽 스페이서(122)와 반도체 핀(104) 사이에 있도록 할 수 있다. 또한, 일부 예들에서, 도 2a-2f에 관해 본원에서 논의되는 바와 같이, 트랜지스터 구조체(500)는 차단 재료(125)와 게이트 측벽 스페이서(122) 사이에 자가 조립형 단층 분자들의 일부 또는 전부를 포함할 수 있다.
도 6은 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 주입 영역을 가지는 예시적인 트랜지스터 구조체(600)를 예시한다. 본원에 논의되는 바와 같이, 일부 예들에서, 주입 영역은 반도체 핀(104)의 영역들 내에 형성될 수 있다(예를 들어, 도 1b 참조). 이러한 주입 영역은 후속적으로 형성되는 차단 재료의 커버리지를 형성하고, 커버리지의 깊이를 증가시키거나, 또는 커버리지를 향상시키기 위해 사용될 수 있다(예를 들어, 도 1d 참조). 예를 들어, 주입 영역은 차단 재료(125) 및/또는 반도체 핀(104)의 일부분들 내에 남아 있을 수 있다. 예를 들어, 도 6에 도시된 바와 같이, 트랜지스터 구조체(600)는 반도체 핀(104)의 일부분 위에 배치되는 (예를 들어, 게이트 유전체(130) 및 게이트 전극(131)을 포함하는) 게이트 스택(129)을 포함할 수 있다. 또한, 트랜지스터 구조체(600)는 게이트 측벽 스페이서(122)와 반도체 핀(104)의 또다른 부분 사이에 차단 재료(125)를 포함할 수 있다. 예를 들어, 차단 재료(125)의 일부 또는 전부는 본원에서 논의되는 바와 같은 주입 영역 및/도는 주입 종들을 포함할 수 있다. 또한 도시되는 바와 같이, 트랜지스터 구조체(600)는 반도체 핀(104) 내에 주입 영역(601)을 포함할 수 있다. 주입 영역(601)은 예를 들어, 희생 게이트(110)의 주입 동안 형성될 수 있다. 주입 영역(601)은 임의의 적절한 깊이, 농도 및 주입 농도 프로파일을 가질 수 있다. 논의되는 바와 같이, 일부 예들에서, 주입 영역(601)은 질소 주입 종들을 포함할 수 있다. 다른 예들에서, 주입 영역(601)은 실리콘, 아르곤, 헬륨, 제논, 산소, 붕소, 인, 비소, 안티몬, 또는 탄소 중 하나 이상을 포함할 수 있다. 또한, 일부 예들에서, 도 2a-2f에 관해 본원에서 논의되는 바와 같이, 트랜지스터 구조체(600)는 차단 재료(125)와 게이트 측벽 스페이서(122) 사이에 자가 조립형 단층 분자들의 일부 또는 전부를 포함할 수 있다.
도 6에 도시되는 바와 같이, 일부 예들에서, 주입 영역(601)은 게이트 측벽 스페이서(122) 아래에서 확장하는 반도체 핀(104)에 걸쳐 실질적으로 일관적인 주입 영역을 포함할 수 있다. 다른 예들에서, 주입 영역(601)은 반도체 핀(104) 내에서 확장하지 않을 수 있고, 이러한 예들에서, 주입 영역은 차단 재료(125) 내에 포함될 수 있다.
도 7은 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 선택적 게이트 스페이서 기법들을 사용하여 트랜지스터 구조체를 형성하기 위한 예시적인 프로세스를 예시하는 흐름도이다. 예를 들어, 방법(700)은 트랜지스터 구조체들(128, 214, 400, 500, 600), 또는 본원에 논의되는 임의의 다른 트랜지스터 구조체들을 제조하도록 구현될 수 있다. 예시된 구현예에서, 프로세스(700)는 동작들(701-704)에 의해 예시되는 바와 같은 하나 이상의 동작들을 포함할 수 있다. 그러나, 본원에서의 실시예들은 추가적인 동작들을 포함하고, 특정 동작들이 생략되거나, 또는 동작들이 제공되는 순서를 벗어나 수행될 수 있다.
방법(700)은, "반도체 핀 상에 차단 재료를 형성한다"는 동작(701)에서 시작할 수 있고, 여기서 차단 재료는 반도체 핀 상에 형성될 수 있다. 실시예에서, 차단 재료(108)는 도 1b에 관해 본원에서 논의된 바와 같이 반도체 핀(104) 상에 형성될 수 있다. 예를 들어, 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물과 같은 금속 산화물 중 하나 이상을 포함할 수 있다.
방법(700)은, "차단 재료 상에 게이트를 배치한다"는 동작(702)에서 계속될 수 있고, 여기서 게이트는 차단 재료의 적어도 일부 상에 배치될 수 있고 따라서 게이트와 차단 재료는 본원에서 논의되는 바와 같은 상이한 표면 화학물질들을 포함한다. 실시예에서, 게이트(110)는 도 1c에 관해 본원에서 논의되는 바와 같이 차단 재료(108)(및 반도체 핀(104)) 위에 형성될 수 있다. 일부 예들에서, 본원에서 논의되는 바와 같이, 대체 게이트 프로세스가 구현될 수 있도록 게이트(110)는 희생 또는 더미 게이트일 수 있다.
방법(700)은 "게이트 상에 등각층을 선택적으로 형성한다"는 동작(703)에서 계속될 수 있고, 여기서 등각층이 차단 재료에 대해 에칭 선택성을 가지도록 그리고 등각층이 차단 재료의 적어도 일부분 상에 형성되지 않도록 선택적 등각층이 게이트 상에 형성될 수 있다. 실시예에서, 선택적 등각층(112)은 도 1e에 관해 본원에서 논의되는 바와 같이 게이트(110) 상에 형성될 수 있다. 일부 예들에서, 선택적 주입 영역은 선택적 등각층(112)의 형성 이전에 게이트(110) 내에 형성될 수 있다. 일부 예들에서, 선택적 등각층(112)은 도 1d에 대해 논의되는 바와 같이 주입을 통해 게이트(110) 상에 형성될 수 있다. 일부 예들에서, 차단 자가 조립형 단층은 도 2a 및 2b에 관해 본원에서 논의되는 바와 같이 선택적 등각층을 형성하기 이전에 차단 재료 상에 형성될 수 있다. 실시예에서, 차단 자가 조립형 단층(201)은 본원에 논의되는 바와 같이, 선택적 등각층(112)의 형성 이전에 차단 재료(208)의 일부분 상에 형성될 수 있다.
방법(700)은 "차단 재료의 노출된 부분들을 제거한다"는 동작(704)에서 계속될 수 있고, 여기서 차단층의 노출된 부분들이 제거될 수 있다. 예를 들어, 논의된 바와 같이, 차단 재료 및 게이트는, 차단 재료의 노출된 부분들이 선택적 에칭 프로세스를 통해 제거될 수 있도록 그 사이에 에칭 선택성을 가질 수 있다. 실시예에서, 도 1f에 관해 본원에 논의되는 바와 같이 차단 재료(108)의 일부분들이 제거되어 나머지 차단 재료 부분(117)을 형성할 수 있다. 차단 자가 조립형 단층이 구현되는 예들에서, 도 2c에 관해 본원에서 논의되는 바와 같이, 차단 자가 조립형 단층의 노출된 부분들이 또한 제거될 수 있다.
논의되는 바와 같이, 일부 예들에서, 동작(702)에서 형성되는 게이트는 희생 또는 더미 게이트일 수 있다. 이러한 예들에서, 벌크 유전체는 기술되는 구조체 위에 선택적으로 형성될 수 있고, 화학 기계적 연마(CMP) 동작과 같은 평탄화 동작은 벌크 유전체의 일부분들을 제거하고, 희생 게이트를 노출시킬 뿐만 아니라 게이트 측벽 스페이서들을 형성할 수 있다(예를 들어 도 1h 및 2d를 참조). 희생 게이트가 이후 제거되고, 차단층 및/또는 차단 자가 조립형 단층의 나머지 부분들이 게이트 영역 내에서 제거되어(예를 들어, 도 1i 및 2e 참조) 게이트 측벽 스페이서들과 반도체 핀 사이에 차단 재료 부분들 및/또는 자가 조립형 단층 분자 부분들 또는 그 전체를 남길 수 있다. 후속적으로, 하이-k 금속 게이트와 같은 게이트가 게이트 개구 내에 형성될 수 있다(예를 들어, 도 1j 및 2f 참조). 이러한 트랜지스터 구조체가 추가로 프로세싱되어 소스 및 드레인들, 게이트 및 소스/드레인들에 대한 콘택트들, 및 금속 상호접속들을 형성하여 집적 회로와 같은 트랜지스터 디바이스를 형성할 수 있다. 본원에서 논의되는 바와 같이, 층간 유전체(예를 들어, 층간 유전체 재료(119))는 게이트(110)의 노출 이전에 형성될 수 있다. 다른 예들에서, 어떠한 이러한 층간 유전체도 사용되지 않을 수 있다.
논의되는 바와 같이, 방법(700) 및 본원에서 논의되는 다른 동작들은 트랜지스터 구조체들을 제조하도록 구현될 수 있다. 방법(700)의 동작들 중 임의의 하나 이상(또는 도 1a-1j 또는 도 2a-2f에 대해 본원에서 논의되는 다른 동작들)은 하나 이상의 컴퓨터 제품들에 의해 제공되는 명령들에 응답하여 착수될 수 있다. 이러한 프로그램 제품들은 예를 들어, 프로세서에 의해 실행될 때 본원에 기술되는 기능성을 제공할 수 있는 명령들을 제공하는 신호 베어링 매체를 포함할 수 있다. 컴퓨터 프로그램 제품들은 임의의 형태의 컴퓨터 판독가능한 매체에서 제공될 수 있다. 따라서, 예를 들어, 하나 이상의 프로세서 코어(들)를 포함하는 프로세서는 컴퓨터 판독가능한 매체에 의해 프로세서에 전달되는 명령들에 응답하여 기술되는 동작들 중 하나 이상을 착수할 수 있다.
또한, 방법(700)의 동작들(또는 도 1a-1j 또는 도 2a-2f에 관해 본원에서 논의되는 동작들) 중 임의의 하나 이상은 트랜지스터 구조체, 트랜지스터 또는 디바이스를 형성하도록 착수될 수 있다. 예를 들어, 선택적 게이트 스페이서 기법들은 트랜지스터 디바이스들, 메모리 디바이스들 등과 같은 디바이스들을 생성하기 위해 사용될 수 있다. 예를 들어, 하나 이상의 집적 회로 구조체들이 본원에 논의되는 기법들을 사용하여 제조되도록, 반도체 기판 및 반도체 기판에(예를 들어, 반도체 기판 상에 및/또는 내에) 커플링되는 하나 이상의 집적 회로 구조체들과 같은 디바이스 층을 포함하는 시스템들, 장치들 또는 디바이스들이 형성될 수 있다.
예를 들어, 반도체 핀 상에 차단 재료를 배치하고, 차단 재료의 적어도 제1 부분 상에 게이트를 배치하고 ― 게이트와 차단 재료는 상이한 표면 화학물질들을 포함함 ―, 게이트 상에 등각층을 선택적으로 형성하고 ― 등각층은 차단 재료에 대해 에칭 선택성을 가지고, 등각층은 차단 재료의 적어도 제2 부분 상에는 형성되지 않음 ― , 차단 재료의 노출된 부분들을 제거함으로써 하나 이상의 집적 회로 구조체들이 제조되도록, 반도체 기판 및 반도체 기판에 커플링되는 하나 이상의 집적 회로 구조체들과 같은 디바이스 층을 포함하는 장치들 또는 디바이스들이 형성될 수 있다. 이러한 집적 회로 구조체들은 본원에서 논의되는 임의의 기법들을 사용하여 추가로 제조될 수 있다. 예를 들어, 이러한 집적 회로 구조체들은 도 8 및 9에 관해 본원에서 논의되는 바와 같은 플랫폼들 및/또는 컴퓨팅 디바이스들 내로 통합될 수 있다.
도 8은 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 선택적 게이트 스페이서 기법들을 통해 제조되는 트랜지스터(들)를 가지는 IC를 사용하는 모바일 컴퓨팅 플랫폼(800)의 예시적인 다이어그램이다. 논의되는 선택적 게이트 스페이서 기법들을 통해 제조되거나 형성되는 트랜지스터는 본원에 논의되는 바와 같은 임의의 기법 또는 기법들을 사용하여 형성될 수 있다. 모바일 컴퓨팅 플랫폼(800)은 전자 데이터 디스플레이, 전자 데이터 프로세싱, 무선 전자 데이터 전송 등의 각각에 대해 구성되는 임의의 휴대용 디바이스일 수 있다. 예를 들어, 모바일 컴퓨팅 플랫폼(800)은, 태블릿, 스마트 폰, 넷북, 랩톱 컴퓨터 등 중 임의의 것일 수 있고, 예시적인 실시예에서 터치스크린(예를 들어, 용량성, 유도성, 저항성 등의 터치스크린)인 디스플레이 스크린(805), 칩-레벨(SoC) 또는 패키지-레벨 통합형 시스템(810), 및 배터리(815)를 포함할 수 있다.
집적 회로 시스템(810)은 확대도(820)에 추가로 예시된다. 예시적인 실시예에서, 패키지화된 디바이스(850)(도 8에서 "메모리/프로세서"로 라벨링됨)는 적어도 하나의 메모리 칩(예를 들어, RAM), 및/또는 적어도 하나의 프로세서 칩(예를 들어, 마이크로프로세서, 멀티-코어 마이크로프로세서, 또는 그래픽 프로세서 등)을 포함한다. 실시예에서, 패키지 디바이스(850)는 SRAM 캐시 메모리에 커플링되는 마이크로프로세서이다. 일부 예들에서, 적어도 하나의 메모리 및 적어도 하나의 프로세서 칩 중 하나 또는 둘 모두는 본원에 논의되는 선택적 게이트 스페이서 기법들을 통해 제조되는 트랜지스터(들)를 포함한다. 예를 들어, 프로세서 또는 메모리 중 하나 또는 둘 모두의 트랜지스터는 반도체 핀의 적어도 제1 부분 위에 배치되는 게이트, 게이트에 인접하는 게이트 측벽 스페이서, 반도체 핀의 제2 부분과 게이트 스페이서 사이의 차단 재료 ― 게이트 측벽 스페이서는 차단 재료에 대한 에칭 선택성을 가짐 ― 및/또는 본원에 논의되는 바와 같은 다른 특징들을 포함할 수 있다. 예를 들어, 트랜지스터는 차단 재료와 게이트 측벽 스페이서 사이에 차단 자가 조립형 단층 분자 또는 차단 자가 조립형 단층 분자 부분(예를 들어, 헤드 그룹, 테일, 기능적 테일 그룹, 또는 테일의 일부분)을 또한 포함할 수 있다. 다른 예시적인 트랜지스터들은 반도체 핀 내에 그리고 차단 재료 아래에 주입 영역을 포함할 수 있다.
패키지화된 디바이스(850)는, 전력 관리 집적 회로(PMIC)(830), 광대역 RF(무선) 송신기 및/또는 수신기(TX/RX)를 포함하는 RF(무선) 집적 회로(RFIC)(825)(예를 들어, 디지털 베이스밴드를 포함하며, 아날로그 프론트 엔드 모듈은 전송 경로 상에 전력 증폭기를 그리고 수신 경로 상에 저잡음 증폭기를 더 포함함) 중 하나 이상, 및 그 제어기(835)와 함께, 보드, 기판 또는 인터포저(860)에 추가로 커플링될 수 있다(예를 들어, 통신상으로 커플링될 수 있다). 일반적으로, 패키지화된 디바이스(850)는 디스플레이 스크린(805)에 또한 커플링될 수 있다(예를 들어, 통신상으로 커플링될 수 있다).
기능적으로, PMIC(830)는 배터리 전력 레귤레이션, DC-대-DC 전환 등을 수행할 수 있고, 따라서, 배터리(815)에 커플링되는 입력 및 다른 기능 모듈들에 전류 서플라이를 제공하는 출력을 가진다. 실시예에서, PMIC(830)는 고전압 동작들을 수행할 수 있다. 추가로 예시되는 바와 같이, 예시적인 실시예에서, RFIC(825)는, Wi-Fi(IEEE 802.11 계열), WiMAX(IEEE 802.16 계열), IEEE 802.20, 롱 텀 에볼루션(LTE), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPRS, CDMA, TDMA, DECT, 블루투스, 이들의 파생물들을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들, 뿐만 아니라 3G, 4G, 5G 및 그 이상으로서 지정되는 임의의 다른 무선 프로토콜들 중 임의의 것을 구현하기 위해 안테나(미도시됨)에 커플링되는 출력을 가진다. 대안적인 구현예들에서, 이러한 보드-레벨 모듈들 각각은 패키지화된 디바이스(850)의 패키지 기판에 커플링되는 별도의 IC들 상으로 또는 패키지화된 디바이스(850)의 패키지 기판에 커플링되는 단일 IC(SoC) 내에 통합될 수 있다.
도 9는 본 개시내용의 적어도 일부 구현예들에 따라 배열되는, 컴퓨팅 디바이스(900)의 기능 블록도이다. 컴퓨팅 디바이스(900)는 예를 들어, 플랫폼(1000) 내에서 발견될 수 있고, 프로세서(901)(예를 들어, 응용 프로세서) 및 하나 이상의 통신 칩들(904, 905)과 같은, 그러나 이에 제한되지 않는, 다수의 컴포넌트들을 호스팅하는 마더보드(902)를 더 포함한다. 프로세서(901)는 마더보드(902)에 물리적으로 그리고/또는 전기적으로 커플링될 수 있다. 일부 예들에서, 프로세서(901)는 프로세서(901) 내에 패키지화되는 집적 회로 다이를 포함한다. 일반적으로, 용어 "프로세서"는 레지스터들 및/또는 메모리로부터의 전자 데이터를 프로세싱하여 그 전자 데이터를 레지스터들 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환시키는 임의의 디바이스 또는 디바이스의 일부분을 지칭할 수 있다.
다양한 예들에서, 하나 이상의 통신 칩들(904, 905)은 또한 마더보드(902)에 물리적으로 그리고/또는 전기적으로 커플링될 수 있다. 추가적인 구현예들에서, 통신 칩들(904)은 프로세서(901)의 일부분일 수 있다. 그 응용예들에 따라, 컴퓨팅 디바이스(900)는 마더보드(902)에 물리적으로 그리고 전기적으로 커플링될 수 있거나 커플링되지 않을 수 있는 다른 컴포넌트들을 포함할 수 있다. 이러한 다른 컴포넌트들은, 예시된 바와 같은, 휘발성 메모리(예를 들어, DRAM)(907, 908), 비휘발성 메모리(예를 들어, ROM)(910), 그래픽 프로세서(912), 플래시 메모리, 글로벌 포지셔닝 시스템(GPS) 디바이스(913), 나침반(914), 칩셋(906), 안테나(916), 전력 증폭기(909), 터치스크린 제어기(911), 터치스크린 디스플레이(917), 스피커(915), 카메라(903), 및 배터리(918), 및 디지털 신호 프로세서, 암호 프로세서, 오디오 코덱, 비디오 코덱, 가속계, 자이로스코프, 및 대용량 저장 디바이스(예컨대, 하드 디스크 드라이브, 고체 상태 드라이브(SSD), 컴팩트 디스크(CD), 디지털 다목적 디스크(DVD), 등) 등과 같은 다른 컴포넌트들을 포함할 수 있지만, 이에 제한되지 않는다.
통신 칩들(904, 905)은 컴퓨팅 디바이스(900)로의 그리고 컴퓨팅 디바이스(900)로부터의 데이터의 전달을 위한 무선 통신들을 인에이블시킬 수 있다. 용어 "무선" 및 그 파생어들은 비-고체 매체를 통한 변조된 전자기 복사의 사용을 통해 데이터를 통신할 수 있는, 회로들, 디바이스들, 시스템들, 방법들, 기법들, 통신 채널들 등을 기술하기 위해 사용될 수 있다. 용어는 연관된 디바이스들이 어떠한 와이어들도 포함하지 않음을 내포하지는 않지만, 일부 실시예들에서 이들은 그렇지 않을 수도 있다. 통신 칩들(904, 905)은 본원의 다른 어느 곳에서나 기재되는 것을 포함하지만 이에 제한되지 않는 다수의 무선 표준들 또는 프로토콜들 중 임의의 것을 구현할 수 있다. 논의되는 바와 같이, 컴퓨팅 디바이스(900)는 복수의 통신 칩들(904, 905)을 포함할 수 있다. 예를 들어, 제1 통신 칩은 Wi-Fi 및 블루투스와 같은 더 단거리의 무선 통신들에 전용될 수 있고, 제2 통신 칩은 GPS, EDGE, GPRS, CDMA, WiMAX, LTE, Ev-DO 등과 같은 더 장거리의 무선 통신들에 전용될 수 있다.
본원에서 기술되는 임의의 구현예에서 사용되는 바와 같이, 용어 "모듈"은 본원에 기술되는 기능성을 제공하도록 구성되는 소프트웨어, 펌웨어, 및/또는 하드웨어의 임의의 조합을 지칭한다. 소프트웨어는 소프트웨어 패키지, 코드 및/또는 명령 세트 또는 명령들로서 구현될 수 있고, "하드웨어"는, 본원에 기술되는 임의의 구현예에서 사용되는 바와 같이, 예를 들어, 단일로 또는 임의의 조합으로, 하드와이어링되는 회로, 프로그래밍가능한 회로, 상태 머신 회로, 및/또는 프로그래밍가능한 회로에 의해 실행되는 명령들을 저장하는 펌웨어를 포함할 수 있다. 모듈들은 더 큰 시스템의 일부분, 예를 들어, 집적 회로(IC), 시스템 온-칩(SoC) 등을 형성하는 회로로서, 총체적으로 또는 개별적으로 구현될 수 있다.
본원에 설명되는 특정 특징들이 다양한 구현예들과 관련하여 기술되지만, 이러한 기재는 제한적인 의미로서 해석되도록 의도되지 않는다. 따라서, 본원에 기술되는 구현예들 뿐만 아니라 본 개시내용이 관련되는 기술분야의 통상의 기술자에게 명백한 다른 구현예들의 다양한 수정들은 본 개시내용의 사상 및 범위 내에 있는 것으로 간주된다.
후속하는 예들은 추가적인 실시예에 관련된다.
하나 이상의 제1 실시예들에서, 트랜지스터를 제조하기 위한 방법은 반도체 핀 상에 차단 재료를 형성하는 것; 차단 재료의 적어도 제1 부분 상에 게이트를 배치하는 것 ― 게이트와 차단 재료는 상이한 표면 화학물질들을 포함함 ― ; 게이트 상에 등각층을 선택적으로 형성하는 것 ― 등각층은 차단 재료에 대한 에칭 선택성을 가지며, 등각층은 차단 재료의 적어도 제2 부분 상에 형성되지 않음 ― ; 및 차단 재료의 노출된 부분들을 제거하는 것을 포함한다.
제1 실시예들에 더하여, 방법은, 등각층을 선택적으로 형성하기 이전에, 차단 재료의 적어도 일부분 상에 차단 자가 조립형 단층을 형성하는 것을 더 포함한다.
제1 실시예들에 더하여, 방법은, 등각층을 선택적으로 형성하기 이전에, 차단 재료의 적어도 일부분 상에 차단 자가 조립형 단층을 형성하는 것을 더 포함하고, 차단 자가 조립형 단층은 적어도 헤드 그룹들 및 테일들을 가지는 분자들을 포함하고, 헤드 그룹들은 실록산, 실릴 염화물, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 또는 카르복실산 중 적어도 하나를 포함한다.
제1 실시예들에 더하여, 방법은 게이트 상에 등각층을 선택적으로 형성하기 이전에, 게이트 내로의 주입을 수행하여, 게이트 내에 주입 영역을 형성하는 것을 더 포함한다.
제1 실시예들에 더하여, 게이트 상에 등각층을 선택적으로 형성하기 이전에, 게이트 내로의 주입을 수행하여, 게이트 내에 주입 영역을 형성하고, 게이트는 폴리실리콘을 포함하고, 주입은 질소 주입을 포함하고, 차단 재료는 실리콘 산화물을 포함한다.
제1 실시예들에 더하여, 게이트 상에 등각층을 선택적으로 형성하기 이전에, 게이트 내로의 주입을 수행하여, 게이트 내에 주입 영역을 형성하고, 게이트는 폴리실리콘을 포함하고, 주입은 비정질화 주입을 포함하고, 등각층을 선택적으로 형성하는 것은 실리콘 탄화물 등각층을 형성하기 위한 탄소 퇴적 및 고속 열 처리를 포함한다.
제1 실시예들에 더하여, 방법은, 등각층을 선택적으로 형성하기 이전에, 차단 재료의 적어도 일부분 상에 차단 자가 조립형 단층을 형성하는 것 및/또는 게이트 상에 등각층을 선택적으로 형성하기 이전에, 게이트 내로의 주입을 수행하여 게이트 내에 주입 영역을 형성하는 것을 더 포함한다.
제1 실시예들에 더하여, 게이트 상에 등각층을 선택적으로 형성하는 것은 플라즈마 노출, 원자층 퇴적, 분자층 퇴적, 또는 화학적 기상 증착 중 적어도 하나를 포함하는 단일 퇴적 동작을 포함한다.
제1 실시예들에 더하여, 게이트 상에 등각층을 선택적으로 형성하는 것은 게이트 내로의 주입을 수행하여 등각층을 형성하는 것을 포함한다.
제1 실시예들에 더하여, 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 적어도 하나를 포함한다.
제1 실시예들에 더하여, 등각층은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 붕소 질화물, 붕소 탄화물, 붕소 탄화질화물, 붕소 인화물, 붕소 황화물, 폴리포스파젠, 또는 알루미늄 산화물 중 적어도 하나를 포함한다.
제1 실시예들에 더하여, 게이트는 희생 게이트를 포함하고, 방법은 등각층의 최상부 부분을 제거하여 게이트를 노출시키고, 등각층의 나머지 부분들로부터 게이트 측벽 스페이서들을 형성하는 것, 게이트, 및 반도체 핀에 인접하며 게이트 측벽 스페이서들 사이에 있는 차단 재료의 적어도 일부분을 제거하는 것, 및 반도체 핀 상에 그리고 게이트 측벽 스페이서들 사이에 게이트 스택을 배치하는 것을 더 포함한다.
제1 실시예들에 더하여, 반도체 핀은 나노와이어를 포함하는 언더컷 핀을 포함하고, 게이트는 반도체 핀을 실질적으로 둘러싼다.
하나 이상의 제2 실시예들에서, 트랜지스터를 포함하는 집적 회로는 반도체 핀의 적어도 제1 부분 위에 배치되는 게이트, 게이트에 인접하는 게이트 측벽 스페이서, 및 반도체 핀의 제2 부분과 게이트 스페이서 사이의 차단 재료를 포함하고, 게이트 측벽 스페이서는 차단 재료에 대한 에칭 선택성을 가진다.
제2 실시예들에 더하여, 집적 회로는 차단 재료와 게이트 측벽 스페이서 사이에 차단 자가 조립형 단층 분자 헤드 그룹을 더 포함한다.
제2 실시예들에 더하여, 집적 회로는 차단 재료와 게이트 측벽 스페이서 사이에 차단 자가 조립형 단층 분자 헤드 그룹을 더 포함하고, 차단 자가 조립형 단층 분자 헤드 그룹은 실록산, 실릴 염화물, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 또는 카르복실산 중 적어도 하나를 포함한다.
제2 실시예들에 더하여, 집적 회로는 차단 재료와 게이트 측벽 스페이서 사이에 차단 자가 조립형 단층 분자 헤드 그룹을 더 포함하고, 차단 자가 조립형 단층 분자 헤드 그룹은 실록산, 실릴 염화물, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 또는 카르복실산 중 적어도 하나, 및 반도체 핀 내에 그리고 적어도 차단 재료 아래에 주입 영역을 포함한다.
제2 실시예들에 더하여, 집적 회로는 차단 재료와 게이트 측벽 스페이서 사이에 차단 자가 조립형 단층 분자 헤드 그룹을 더 포함하고, 차단 자가 조립형 단층 분자 헤드 그룹은 실록산, 실릴 염화물, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 또는 카르복실산 중 적어도 하나, 및 반도체 핀 내에 그리고 적어도 차단 재료 아래에 주입 영역을 포함하고, 주입 영역은 질소, 산소, 붕소, 인, 비소, 안티몬, 탄소, 아르곤, 헬륨, 또는 제논 중 적어도 하나를 포함한다.
제2 실시예들에 더하여, 집적 회로는 차단 재료와 게이트 측벽 스페이서 사이에 차단 자가 조립형 단층 분자 헤드 그룹 또는 차단 자가 조립형 단층 분자 테일 중 적어도 하나 및/또는 반도체 핀 내에 그리고 적어도 차단 재료 아래에 주입 영역을 더 포함한다.
제2 실시예들에 더하여, 차단 재료는 실리콘 산화물을 포함하고, 게이트 측벽 스페이서는 실리콘 질화물을 포함하고, 게이트는 하이-k 게이트 유전체 및 상기 하이-k 게이트 유전체 상의 금속 게이트를 포함하는 게이트 스택을 포함한다.
제2 실시예들에 더하여, 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 적어도 하나를 포함하고, 집적 회로는 상기 게이트 측벽 스페이서 아래의 언더컷 부분을 더 포함한다.
제2 실시예들에 더하여, 게이트 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 붕소 질화물, 붕소 탄화물, 붕소 탄화질화물, 붕소 인화물, 붕소 황화물, 폴리포스파젠, 또는 알루미늄 산화물 중 적어도 하나를 포함하고, 게이트 측벽 스페이서는 반도체 핀에 인접한 가늘어지는 부분을 포함한다.
제2 실시예들에 더하여, 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 적어도 하나를 포함하고, 그리고/또는 게이트 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 붕소 질화물, 붕소 탄화물, 붕소 탄화질화물, 붕소 인화물, 붕소 황화물, 폴리포스파젠, 또는 알루미늄 산화물 중 적어도 하나를 포함한다.
제2 실시예들에 더하여, 집적 회로는 게이트 측벽 스페이서 아래에 언더컷 부분을 더 포함하고 그리고/또는 게이트 측벽 스페이서는 반도체 핀에 인접하는 가늘어지는 부분을 포함한다.
제2 실시예들에 더하여, 반도체 핀은 나노와이어를 포함하는 언더컷 핀을 포함하고, 게이트는 반도체 핀을 실질적으로 둘러싼다.
하나 이상의 제3 실시예들에서, 시스템은 메모리 및 메모리에 커플링되는 프로세서를 포함하고, 프로세서는, 반도체 핀의 적어도 제1 부분 위에 배치되는 게이트, 게이트에 인접하는 게이트 측벽 스페이서, 및 반도체 핀의 제2 부분과 상기 게이트 스페이서 사이의 차단 재료를 포함하는 트랜지스터를 포함하고, 게이트 측벽 스페이서는 차단 재료에 대한 에칭 선택성을 가진다.
제3 실시예들에 더하여, 트랜지스터는 차단 재료와 게이트 측벽 스페이서 사이의 차단 자가 조립형 단층 분자 헤드 그룹을 더 포함하고, 차단 자가 조립형 단층 분자 헤드 그룹은 실록산, 실릴 염화물, 알켄, 알킨, 아민, 포스핀, 티올, 포스폰산, 또는 카르복실산 중 적어도 하나를 포함한다.
제3 실시예들에 더하여, 트랜지스터는 반도체 핀 내에 그리고 적어도 차단 재료 아래에 주입 영역을 더 포함한다.
제3 실시예들에 더하여, 차단 재료는 실리콘 산화물을 포함하고, 게이트 측벽 스페이서는 실리콘 질화물을 포함하고, 게이트는 하이-k 게이트 유전체 및 하이-k 게이트 유전체 상의 금속 게이트를 포함하는 게이트 스택을 포함한다.
발명이 그렇게 기술되는 실시예들에 제한되는 것이 아니라, 첨부된 청구항들의 범위로부터 벗어나지 않는 수정 및 변형을 가지고 구현될 수 있다는 것이 인지될 것이다. 예를 들어, 위의 실시예들은 특징들의 특정 조합을 포함할 수 있다. 그러나, 위의 실시예들은 이러한 견지에서 제한되지 않으며, 다양한 구현예들에서, 위의 실시예들은 이러한 특징들의 서브세트만을 맡는 것, 상이한 순서의 이러한 특징들을 맡는 것, 이러한 특징들의 상이한 조합을 맡는 것, 및/또는 명시적으로 열거된 특징들 이외의 추가적인 특징들을 맡는 것을 포함할 수 있다. 따라서, 발명의 범위는, 첨부된 청구항들과 관련하여, 이러한 청구항들에 부여되는 등가물들의 전체 범위와 함께 결정되어야 한다.
Claims (20)
- 트랜지스터를 제조하기 위한 방법으로서,
차단 재료를 반도체 핀의 제2 부분 상에 배치하는 단계 - 상기 차단 재료는 실리콘, 탄소, 및 질소 중 적어도 하나를 포함함 -;
게이트를 형성하는 단계 - 상기 게이트는 상기 제2 부분에 인접한, 상기 반도체 핀의 제1 부분 위에 게이트 유전체와 상기 게이트 유전체 위에 게이트 전극을 포함함 -;
상기 반도체 핀 내에서 적어도 상기 차단 재료 아래에 주입(implant) 영역을 형성하는 단계;
상기 제2 부분에 인접한, 상기 반도체 핀의 제3 부분 상에 층간 유전체 재료를 형성하는 단계; 및
게이트 측벽 스페이서를 상기 차단 재료 상에 상기 게이트와 인접하여 형성하는 단계를 포함하고,
상기 차단 재료 및 상기 게이트 측벽 스페이서는 상기 층간 유전체 재료에 인접하고 상기 게이트 및 상기 층간 유전체 재료 사이에 위치하고,
상기 주입 영역은 탄소 주입을 포함하는, 방법. - 삭제
- 삭제
- 제1항에 있어서,
상기 게이트 측벽 스페이서는 실리콘 및 질소를 포함하고, 상기 게이트 유전체는 하이-k 게이트 유전체를 포함하며, 상기 게이트 전극은 금속 게이트를 포함하는 방법. - 제1항에 있어서,
상기 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 적어도 하나를 포함하는 방법. - 제1항에 있어서,
상기 게이트 측벽 스페이서는 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 실리콘 탄화물, 실리콘 산화탄화물, 붕소 질화물, 붕소 탄화물, 붕소 탄화질화물, 붕소 인화물, 붕소 황화물, 폴리포스파젠, 또는 알루미늄 산화물 중 적어도 하나를 포함하는 방법. - 제1항에 있어서,
상기 반도체 핀은 나노와이어를 포함하는 언더컷 핀을 포함하고, 상기 게이트는 상기 반도체 핀을 실질적으로 둘러싸는(wrap around) 방법. - 트랜지스터를 제조하기 위한 방법으로서,
반도체 핀 상에 차단 재료를 형성하는 단계 - 상기 차단 재료는 실리콘, 탄소, 및 질소 중 적어도 하나를 포함함 -;
상기 차단 재료의 적어도 제1 부분 상에 더미 게이트를 배치하는 단계 - 상기 더미 게이트와 상기 차단 재료는 상이한 표면 화학물질들을 포함함 -;
상기 더미 게이트의 전체 상에서 선택적으로 등각층(conformal layer)을 형성하는 단계 - 상기 등각층은 상기 차단 재료에 대한 에칭 선택성을 가지며, 상기 등각층은 상기 차단 재료의 적어도 제2 부분 상에는 형성되지 않음 -;
상기 더미 게이트 상에서 선택적으로 상기 등각층을 형성하는 단계 이전에, 상기 더미 게이트 내에 주입 영역을 형성하기 위해 상기 더미 게이트 내로 주입(implant)을 수행하는 단계;
상기 차단 재료의 노출된 부분들을 에칭하는 단계 - 상기 등각층은 상기 에칭 동안 상기 더미 게이트를 보호함 -;
상기 등각층의 측벽에 인접하여 층간 유전체 재료를 형성하고, 상기 더미 게이트를 노출시키는 단계;
상기 반도체 핀의 제3 부분을 노출하도록 상기 더미 게이트 및 상기 차단 재료의 부분을 제거하는 단계; 및
상기 반도체 핀의 상기 제3 부분 상에 게이트 유전체와, 상기 게이트 유전체 상에 게이트 전극을 배치하는 단계를 포함하고,
상기 더미 게이트는 폴리실리콘을 포함하고, 상기 주입은 탄소 주입을 포함하고, 상기 등각층을 선택적으로 형성하는 단계는 어닐(anneal)을 포함하는, 방법. - 제8항에 있어서,
상기 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 적어도 하나를 포함하는 방법. - 삭제
- 삭제
- 삭제
- 제8항에 있어서,
상기 등각층은 실리콘 및 질소를 포함하고, 상기 게이트 유전체는 하이-k 게이트 유전체를 포함하며, 상기 게이트 전극은 금속 게이트를 포함하는 방법. - 제8항에 있어서,
상기 반도체 핀은 나노와이어를 포함하는 언더컷 핀을 포함하고, 상기 게이트는 상기 반도체 핀을 실질적으로 둘러싸는 방법. - 트랜지스터를 제조하기 위한 방법으로서,
반도체 핀 상에 차단 재료를 형성하는 단계 - 상기 차단 재료는 실리콘, 탄소, 및 질소 중 적어도 하나를 포함함 -;
상기 차단 재료의 적어도 제1 부분 상에 더미 게이트를 배치하는 단계 - 상기 더미 게이트와 상기 차단 재료는 상이한 표면 화학물질들을 포함함 -;
상기 더미 게이트 상에서 선택적으로 등각층을 형성하는 단계 - 상기 등각층은 상기 차단 재료에 대한 에칭 선택성을 가짐 -;
상기 더미 게이트 상에서 선택적으로 상기 등각층을 형성하는 단계 이전에, 상기 더미 게이트 내에 주입 영역을 형성하기 위해 상기 더미 게이트 내로 주입(implant)을 수행하는 단계;
상기 차단 재료의 노출된 부분들을 에칭하는 단계;
상기 등각층의 측벽에 인접하여 층간 유전체 재료를 형성하고, 상기 더미 게이트를 노출시키는 단계; 및
상기 더미 게이트를 게이트 스택으로 교체하는 단계를 포함하고,
상기 더미 게이트는 폴리실리콘을 포함하고, 상기 주입은 탄소 주입을 포함하고, 상기 등각층을 선택적으로 형성하는 단계는 어닐(anneal)을 포함하는, 방법. - 제15항에 있어서,
상기 차단 재료는 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 산화탄화물, 또는 알루미늄 산화물 중 적어도 하나를 포함하는 방법. - 삭제
- 삭제
- 삭제
- 제15항에 있어서,
상기 반도체 핀은 나노와이어를 포함하는 언더컷 핀을 포함하고, 상기 게이트는 상기 반도체 핀을 실질적으로 둘러싸는(wrap around) 방법.
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