KR20220157488A - 붕소 및 탄소 막들의 촉매 형성 - Google Patents

붕소 및 탄소 막들의 촉매 형성 Download PDF

Info

Publication number
KR20220157488A
KR20220157488A KR1020227036980A KR20227036980A KR20220157488A KR 20220157488 A KR20220157488 A KR 20220157488A KR 1020227036980 A KR1020227036980 A KR 1020227036980A KR 20227036980 A KR20227036980 A KR 20227036980A KR 20220157488 A KR20220157488 A KR 20220157488A
Authority
KR
South Korea
Prior art keywords
carbon
boron
semiconductor processing
processing method
substrate
Prior art date
Application number
KR1020227036980A
Other languages
English (en)
Inventor
보 치
제칭 셴
아비짓 바수 말릭
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20220157488A publication Critical patent/KR20220157488A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02115—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material being carbon, e.g. alpha-C, diamond or hydrogen doped carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Vapour Deposition (AREA)
  • Catalysts (AREA)
  • Organic Low-Molecular-Weight Compounds And Preparation Thereof (AREA)

Abstract

반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 할 수 있다. 방법들은 붕소-함유 전구체와 탄소-함유 전구체를 약 650℃ 미만의 온도에서 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.

Description

붕소 및 탄소 막들의 촉매 형성
[0001] 본 출원은, 2020년 3월 26일자로 출원된 미국 가출원 번호 제62/994,949호의 권익을 주장하며, 이로써 이 미국 가출원의 내용들은 모든 목적들을 위해 그 전체가 인용에 의해 포함된다.
[0002] 본 기술은 반도체 프로세싱을 위한 방법들 및 컴포넌트들에 관한 것이다. 더 구체적으로, 본 기술은 반도체 구조들을 위한 마스크 또는 패터닝 막들을 생성하기 위한 시스템들 및 방법들에 관한 것이다.
[0003] 집적 회로들은, 기판 표면들 상에 복잡하게 패터닝된 재료 층들을 생성하는 프로세스들에 의해 가능하다. 기판 상에 패터닝된 재료를 생성하는 것은 재료를 형성 및 제거하기 위한 제어된 방법들을 필요로 한다. 디바이스 사이즈들이 계속해서 감소함에 따라, 구조들의 종횡비(aspect ratio)들이 증가할 수 있고, 제거 동작들 동안 이러한 구조들의 치수들을 유지하는 것은 난제가 될 수 있다. 기판 상의 재료들의 패터닝을 가능하게 하기 위해, 마스크 재료들이 이용될 수 있다. 패터닝되는 재료 층들의 수가 확장됨에 따라, 다수의 재료들에 대한 마스크 선택성(mask selectivity)은 마스크 재료 특성들을 유지하는 것과 함께 더 큰 난제가 되고 있다.
[0004] 따라서, 고품질의 디바이스들 및 구조들을 생성하는 데 사용될 수 있는 개선된 시스템들 및 방법들이 필요하다. 이러한 그리고 다른 필요성들이 본 기술에 의해 다루어진다.
[0005] 반도체 프로세싱의 예시적인 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 할 수 있다. 방법들은 붕소-함유 전구체와 탄소-함유 전구체를 약 650℃ 미만의 온도에서 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.
[0006] 일부 실시예들에서, 반도체 프로세싱 챔버의 프로세싱 구역은 기판 상에 붕소-및-탄소-함유 층을 형성하는 동안 플라즈마가 없는 상태(plasma-free)로 유지될 수 있다. 붕소-및-탄소-함유 층은 붕소, 탄소, 및 수소를 포함하거나 붕소, 탄소, 및 수소를 필수적 요소로 하여 구성될(consist essentially of) 수 있다. 기판은 하나 이상의 피처(feature)들을 특징으로 할 수 있고, 붕소-및-탄소-함유 층은 약 95% 이상의 등각성(conformality)으로 하나 이상의 피처들 주위에 형성될 수 있다. 붕소-함유 전구체와 탄소-함유 전구체를 열적으로 반응시키는 단계는 약 500℃ 이하의 온도에서 수행될 수 있다. 붕소-및-탄소-함유 층은 약 40% 이상의 붕소 농도를 특징으로 할 수 있고, 붕소-및-탄소-함유 층은 약 1.8 nm 이하의 제곱 평균 제곱근 조도(root-mean-square roughness)를 특징으로 할 수 있다. 붕소-및-탄소-함유 층은 약 80 Gpa 이상의 영률(Young's modulus)을 특징으로 할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역 내에 수소-함유 또는 산소-함유 전구체의 플라즈마를 형성하는 단계를 포함할 수 있다. 방법들은 기판으로부터 붕소-및-탄소-함유 층을 제거하는 단계를 포함할 수 있다. 플라즈마는 기판으로부터 붕소-및-탄소-함유 층을 제거하는 동안 할로겐 없는 상태(halogen-free)로 유지될 수 있다. 탄소-함유 전구체는 약 1:3 이상의 탄소-대-수소 비(ratio)를 특징으로 할 수 있다.
[0007] 본 기술의 일부 실시예들은 반도체 프로세싱 방법을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 탄화수소를 제공하는 단계를 포함할 수 있다. 탄화수소는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 할 수 있다. 방법들은 붕소-함유 전구체와 탄화수소를 약 75℃ 내지 약 500℃의 온도에서 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다.
[0008] 일부 실시예들에서, 반도체 프로세싱 챔버의 프로세싱 구역은 반도체 프로세싱 방법 동안 플라즈마가 없는 상태로 유지될 수 있다. 붕소-및-탄소-함유 층은 약 40% 이상의 탄소 농도를 특징으로 할 수 있다. 방법들은 붕소-및-탄소-함유 층을 수산화물을 포함하는 습식 에천트에 노출시키는 단계를 포함할 수 있다. 방법들은 기판으로부터 붕소-및-탄소-함유 층을 제거하는 단계를 포함할 수 있다. 붕소-및-탄소-함유 층은 633 nm에서 약 0.01 이상의 흡광 계수를 특징으로 할 수 있다. 붕소-및-탄소-함유 층은 약 50% 이하의 수소 혼입을 특징으로 할 수 있다. 기판은 하나 이상의 피처들을 특징으로 할 수 있고, 붕소-및-탄소-함유 층은 약 95% 이상의 등각성으로 하나 이상의 피처들 주위에 형성될 수 있다.
[0009] 본 기술의 일부 실시예들은 반도체 프로세싱 방법들을 포함할 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-및-수소-함유 전구체를 제공하는 단계를 포함할 수 있다. 기판은 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치될 수 있다. 방법들은 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 제공하는 단계를 포함할 수 있다. 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 할 수 있다. 방법들은 붕소-및-수소-함유 전구체와 탄소-함유 전구체를 약 600℃ 미만의 온도에서 열적으로 반응시키는 단계를 포함할 수 있다. 방법들은 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함할 수 있다. 붕소-및-탄소-함유 층은 붕소, 탄소, 및 수소를 포함하거나 붕소, 탄소, 및 수소를 필수적 요소로 하여 구성될 수 있다.
[0010] 일부 실시예들에서, 반도체 프로세싱 챔버의 프로세싱 구역은 기판 상에 붕소-및-탄소-함유 층을 형성하는 동안 플라즈마가 없는 상태로 유지될 수 있다. 붕소-및-탄소-함유 층은 약 95% 이상의 두께 등각성(thickness conformality)을 특징으로 할 수 있다.
[0011] 그러한 기술은 종래의 시스템들 및 기법들에 비해 다수의 이익들을 제공할 수 있다. 예컨대, 본 기술의 실시예들은 다수의 기판 피처들에 적용가능한 등각성 재료들을 생성할 수 있다. 추가적으로, 본 기술은 고도로 튜닝가능한 막 특성들을 갖는 붕소 및 탄소 막들을 생성할 수 있다. 이러한 그리고 다른 실시예들은, 이들의 장점들 및 특징들 중 다수와 함께, 아래의 설명 및 첨부된 도면들과 함께 더 상세히 설명된다.
[0012] 개시되는 기술의 성질 및 장점들의 추가의 이해는 본 명세서의 나머지 부분들 및 도면들을 참조함으로써 실현될 수 있다.
[0013] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 플라즈마 시스템의 개략적인 단면도를 도시한다.
[0014] 도 2는 본 기술의 일부 실시예들에 따른 반도체 프로세싱 방법에서의 동작들을 도시한다.
[0015] 도 3은 본 기술의 일부 실시예들에 따라 생성된 예시적인 라이너를 도시한다.
[0016] 도 4a - 도 4b는 본 기술의 일부 실시예들에 따라 생성된 예시적인 스페이서 구조를 도시한다.
[0017] 도면들 중 몇몇 도면들은 개략도들로서 포함된다. 도면들은 예시적인 목적들을 위한 것이며, 실척대로인 것으로 구체적으로 명시되지 않는 한, 실척대로인 것으로 간주되지 않아야 한다는 것이 이해되어야 한다. 추가적으로, 개략도들로서, 도면들은 이해를 돕기 위해 제공되며, 현실적인 표현들과 비교하여 모든 양상들 또는 정보를 포함하지 않을 수 있고, 예시적인 목적들을 위해 과장된 자료를 포함할 수 있다.
[0018] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은, 유사한 컴포넌트들 사이를 구별하는 문자를 참조 라벨에 뒤따르게 함으로써 구별될 수 있다. 본 명세서에서 제1 참조 라벨만이 사용되는 경우, 설명은, 문자와 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 컴포넌트에 적용가능하다.
[0019] 하드마스크, 라이너들, 및 스페이서 막들은 다수의 프로세싱 동작들을 위해 활용되며, 이는 상이한 재료들의 다수의 층들을 통해 패턴들을 형성하는 것을 포함할 수 있다. 구조 재료들에 비해 이들 재료들의 에칭 선택성(etch selectivity)을 증가시키는 것은, 특히 피처 사이즈들이 계속해서 축소됨에 따라, 임계 치수들의 더 엄격한 제어를 제공한다. 탄소 막들이 대개 하드마스크들로서 이용되지만, 이들 막들에 대한 선택성은, 기판 상에 다수의 상이한 막들을 가질 수 있고 고종횡비 피처들로의 패터닝을 필요로 할 수 있는 더 복잡한 메모리 및 로직 구조들에 대해 더 큰 난제가 되고 있다. 따라서, 더 새로운 막들은 에칭 선택성을 증가시키기 위해 막 내에 금속 및 비-금속 재료들의 혼입을 포함할 수 있다. 비-금속 재료의 하나의 비-제한적인 예로서, 다수의 산화물 및 질화물 재료들에 대한 선택성을 증가시키기 위해, 붕소가 탄소 막 내에 혼입될 수 있다. 그러나, 막 내의 붕소 혼입이 증가됨에 따라, 다수의 문제들이 발생(develop)될 수 있다.
[0020] 붕소, 및 다른 비-금속 또는 금속-함유 재료들은, 막 형성을 위해 탄소 전구체에 추가하여 사용되는 추가적인 전구체로서 포함될 수 있다. 전구체들은 프로세싱 구역에서 혼합되고, 플라즈마-강화 화학 기상 증착 프로세스로 증착될 수 있다. 플라즈마 증착 동안, 재료는 등각성 커버리지를 제공하지 않을 수 있는 블랭킷 형성(blanket formation)으로 증착될 수 있다. 따라서, 평면 층이 생성될 수 있지만, 기판의 수용 피처들이 어려울 수 있고, 핀치-오프(pinch-off) 및 다른 일반적인 문제들이 초래되어, 보호 층으로서의 막의 유효성을 제한할 수 있다. 많은 탄화수소들이 매우 높은 열분해 온도들을 요구할 수 있기 때문에, 탄소 막들을 열적으로 증착하는 것은 더 어렵다. 종래의 기법들은 탄소 전구체의 분해 온도를 낮추기 위해 할로겐-함유 전구체들과 같은 추가적인 전구체들을 혼입시킴으로써 열적-기반 프로세스를 수행하기 위해 이러한 문제를 극복하려고 시도할 수 있다. 그러나, 이는 막의 접착을 감소시킬 수 있고, 이는 후속 제거 동안 언더컷을 야기할 수 있고, 막 박리 및 디바이스 고장뿐만 아니라 형성되는 막의 다른 재료 특성들의 조정을 야기할 수 있다.
[0021] 본 기술은 열적-기반 붕소 및 탄소 증착을 수행함으로써 이러한 문제들을 극복하며, 이는 증착 프로세스 동안 추가적인 할로겐 가스를 활용하지 않을 수 있다. 특정 탄소-함유 전구체들과 붕소 전구체들 사이의 촉매 반응을 수행함으로써, 본 기술은 더 낮은-온도 화학-기상 증착이 수행될 수 있게 할 수 있으며, 이는 임의의 수의 반도체 구조들 상에 등각성 또는 비-등각성 성장을 제공할 수 있다. 수행되는 프로세스는 생성되는 막들의 증가된 튜닝을 가능하게 하여, 상이한 애플리케이션들에 대한 다양한 재료 특성들을 특징으로 하는 막들을 제공할 수 있다.
[0022] 나머지 개시내용은 개시된 기술을 활용하여 특정 증착 프로세스들을 통상적으로 식별할 것이고 하나의 타입의 반도체 프로세싱 챔버를 설명할 것이지만, 설명된 프로세스들이 임의의 수의 반도체 프로세싱 챔버들에서 수행될 수 있다는 것이 용이하게 이해될 것이다. 따라서, 본 기술은 단독으로 이러한 특정 증착 프로세스들 또는 챔버들에 사용하는 것에 대해 그렇게 제한되는 것으로 간주되지 않아야 한다. 본 개시내용은, 붕소 및 탄소 막들을 생성하는 방법들이 설명되기 전에, 본 기술의 실시예들에 따른 프로세스들을 수행하는 데 사용될 수 있는 하나의 가능한 챔버를 논의할 것이다.
[0023] 도 1은 본 기술의 일부 실시예들에 따른 예시적인 프로세싱 챔버(100)의 단면도를 도시한다. 도면은, 본 기술의 하나 이상의 양상들을 통합하고 그리고/또는 본 기술의 실시예들에 따른 하나 이상의 동작들을 수행하도록 특정하게 구성될 수 있는 시스템의 개요를 예시할 수 있다. 챔버(100) 또는 수행되는 방법들의 추가적인 세부사항들은 아래에서 추가로 설명될 수 있다. 챔버(100)가 본 기술의 일부 실시예들에 따라 막 층들을 형성하는 데 활용될 수 있지만, 방법들은 막 형성이 발생할 수 있는 임의의 챔버에서 유사하게 수행될 수 있다는 것이 이해되어야 한다. 프로세싱 챔버(100)는, 챔버 바디(102), 챔버 바디(102) 내부에 배치된 기판 지지부(104), 및 챔버 바디(102)와 커플링되고 프로세싱 볼륨(120)에 기판 지지부(104)를 인클로징(enclosing)하는 덮개 조립체(106)를 포함할 수 있다. 기판(103)은 개구(126)를 통해 프로세싱 볼륨(120)에 제공될 수 있으며, 개구(126)는 슬릿 밸브 또는 도어를 사용하여 프로세싱을 위해 통상적으로 밀봉될 수 있다. 기판(103)은 프로세싱 동안 기판 지지부의 표면(105) 상에 놓일 수 있다. 기판 지지부(104)는, 화살표(145)에 의해 표시된 바와 같이, 기판 지지부(104)의 샤프트(144)가 로케이팅될 수 있는 축(147)을 따라 회전가능할 수 있다. 대안적으로, 기판 지지부(104)는, 증착 프로세스 동안에, 필요에 따라, 회전하기 위해 리프트 업될 수 있다.
[0024] 기판 지지부(104) 상에 배치된 기판(103)에 걸친 플라즈마 분배(distribution)를 제어하기 위해, 플라즈마 프로파일 조절기(plasma profile modulator)(111)가 프로세싱 챔버(100)에 배치될 수 있다. 플라즈마 프로파일 조절기(111)는, 챔버 바디(102) 근처에 배치될 수 있고 덮개 조립체(106)의 다른 컴포넌트들로부터 챔버 바디(102)를 분리시킬 수 있는 제1 전극(108)을 포함할 수 있다. 제1 전극(108)은 덮개 조립체(106)의 일부일 수 있거나, 또는 별개의 측벽 전극일 수 있다. 제1 전극(108)은 환형 또는 링형 부재일 수 있고, 링 전극일 수 있다. 제1 전극(108)은, 프로세싱 볼륨(120)을 둘러싸는 프로세싱 챔버(100)의 둘레 주위의 연속적인 루프일 수 있거나, 또는 원하는 경우에, 선택된 위치들에서 불연속적일 수 있다. 제1 전극(108)은 또한, 천공된 전극, 이를테면, 천공된 링 또는 메시 전극일 수 있거나, 또는 플레이트 전극, 이를테면, 예컨대, 2차 가스 분배기일 수 있다.
[0025] 유전체 재료, 이를테면, 세라믹 또는 금속 산화물, 예컨대, 알루미늄 산화물 및/또는 알루미늄 질화물일 수 있는 하나 이상의 아이솔레이터(isolator)들(110a, 110b)이 제1 전극(108)과 접촉할 수 있고, 제1 전극(108)을 가스 분배기(112)로부터 그리고 챔버 바디(102)로부터 전기적으로 그리고 열적으로 분리시킬 수 있다. 가스 분배기(112)는 프로세싱 볼륨(120) 내로 프로세스 전구체들을 분배하기 위한 애퍼처들(118)을 정의할 수 있다. 가스 분배기(112)는 제1 전력 소스(142), 이를테면, RF 생성기, RF 전력 소스, DC 전력 소스, 펄스형 DC 전력 소스, 펄스형 RF 전력 소스, 또는 프로세싱 챔버와 커플링될 수 있는 임의의 다른 전력 소스와 커플링될 수 있다. 일부 실시예들에서, 제1 전력 소스(142)는 RF 전력 소스일 수 있다.
[0026] 가스 분배기(112)는 전도성 가스 분배기 또는 비-전도성 가스 분배기일 수 있다. 가스 분배기(112)는 또한, 전도성 및 비-전도성 컴포넌트들로 형성될 수 있다. 예컨대, 가스 분배기(112)의 바디는 전도성일 수 있는 한편, 가스 분배기(112)의 페이스 플레이트는 비-전도성일 수 있다. 가스 분배기(112)는, 이를테면, 도 1에서 도시된 바와 같은 제1 전력 소스(142)에 의해 전력을 공급받을 수 있거나, 또는 일부 실시예들에서 가스 분배기(112)는 접지와 커플링될 수 있다.
[0027] 제1 전극(108)은, 프로세싱 챔버(100)의 접지 경로를 제어할 수 있는 제1 튜닝 회로(128)와 커플링될 수 있다. 제1 튜닝 회로(128)는 제1 전자 센서(130) 및 제1 전자 제어기(134)를 포함할 수 있다. 제1 전자 제어기(134)는 가변 커패시터 또는 다른 회로 엘리먼트들일 수 있거나, 또는 가변 커패시터 또는 다른 회로 엘리먼트들을 포함할 수 있다. 제1 튜닝 회로(128)는 하나 이상의 인덕터들(132)일 수 있거나, 또는 하나 이상의 인덕터들(132)을 포함할 수 있다. 제1 튜닝 회로(128)는, 프로세싱 동안에, 프로세싱 볼륨(120)에 존재하는 플라즈마 컨디션들 하에서의 가변 또는 제어가능 임피던스를 가능하게 하는 임의의 회로일 수 있다. 예시된 바와 같은 일부 실시예들에서, 제1 튜닝 회로(128)는, 제1 전자 센서(130)와 접지 사이에서 병렬로 커플링된, 제1 회로 레그(leg)와 제2 회로 레그를 포함할 수 있다. 제1 회로 레그는 제1 인덕터(132A)를 포함할 수 있다. 제2 회로 레그는, 제1 전자 제어기(134)와 직렬로 커플링된 제2 인덕터(132B)를 포함할 수 있다. 제2 인덕터(132B)는, 제1 및 제2 회로 레그들 둘 모두를 제1 전자 센서(130)에 연결시키는 노드와 제1 전자 제어기(134) 사이에 배치될 수 있다. 제1 전자 센서(130)는 전압 또는 전류 센서일 수 있고, 제1 전자 제어기(134)와 커플링될 수 있으며, 이는 프로세싱 볼륨(120) 내부의 플라즈마 컨디션들에 대한 어느 정도의 폐루프 제어를 제공할 수 있다.
[0028] 제2 전극(122)은 기판 지지부(104)와 커플링될 수 있다. 제2 전극(122)은 기판 지지부(104) 내에 매립될 수 있거나, 또는 기판 지지부(104)의 표면과 커플링될 수 있다. 제2 전극(122)은 플레이트, 천공된 플레이트, 메시, 와이어 스크린(wire screen), 또는 전도성 엘리먼트들의 임의의 다른 분산형 어레인지먼트일 수 있다. 제2 전극(122)은 튜닝 전극일 수 있고, 예컨대, 기판 지지부(104)의 샤프트(144)에 배치된 도관(146), 예컨대, 선택된 저항, 이를테면, 50 옴을 갖는 케이블에 의해 제2 튜닝 회로(136)와 커플링될 수 있다. 제2 튜닝 회로(136)는, 제2 가변 커패시터일 수 있는 제2 전자 제어기(140) 및 제2 전자 센서(138)를 가질 수 있다. 제2 전자 센서(138)는 전압 또는 전류 센서일 수 있고, 프로세싱 볼륨(120)에서의 플라즈마 컨디션들에 대한 추가의 제어를 제공하기 위해 제2 전자 제어기(140)와 커플링될 수 있다.
[0029] 바이어스 전극 및/또는 정전 척킹(chucking) 전극일 수 있는 제3 전극(124)이 기판 지지부(104)와 커플링될 수 있다. 제3 전극은, 임피던스 매칭 회로일 수 있는 필터(148)를 통해 제2 전력 소스(150)와 커플링될 수 있다. 제2 전력 소스(150)는 DC 전력, 펄스형 DC 전력, RF 바이어스 전력, 펄스형 RF 소스 또는 바이어스 전력, 또는 이러한 또는 다른 전력 소스들의 조합일 수 있다. 일부 실시예들에서, 제2 전력 소스(150)는 RF 바이어스 전력일 수 있다. 기판 지지부(104)는 또한, 약 25℃ 내지 약 800℃ 이상일 수 있는 프로세싱 온도로 기판을 가열하도록 구성된 하나 이상의 가열 엘리먼트들을 포함할 수 있다.
[0030] 도 1의 덮개 조립체(106) 및 기판 지지부(104)는 플라즈마 또는 열적 프로세싱을 위한 임의의 프로세싱 챔버와 함께 사용될 수 있다. 동작 시에, 프로세싱 챔버(100)는 프로세싱 볼륨(120) 내의 플라즈마 컨디션들의 실시간 제어를 제공할 수 있다. 기판(103)은 기판 지지부(104) 상에 배치될 수 있고, 프로세스 가스들은, 임의의 원하는 유동 플랜(plan)에 따라, 유입구(114)를 사용하여, 덮개 조립체(106)를 통해 유동될 수 있다. 가스들은 배출구(152)를 통해 프로세싱 챔버(100)에서 빠져나갈 수 있다. 프로세싱 볼륨(120)에서 플라즈마를 설정(establish)하기 위해, 전력이 가스 분배기(112)와 커플링될 수 있다. 일부 실시예들에서, 기판은, 제3 전극(124)을 사용하여, 전기 바이어스를 받게 될 수 있다.
[0031] 프로세싱 볼륨(120)에서 플라즈마를 에너자이징(energizing)할 시에, 제1 전극(108)과 플라즈마 사이에 전위차가 설정될 수 있다. 또한, 제2 전극(122)과 플라즈마 사이에 전위차가 설정될 수 있다. 그런 다음, 전자 제어기들(134, 140)은, 2개의 튜닝 회로들(128 및 136)에 의해 표현된 접지 경로들의 유동 특성들을 조정하는 데 사용될 수 있다. 중심으로부터 에지까지의 플라즈마 밀도 균일성 및 증착 레이트의 독립적인 제어를 제공하기 위해, 제1 튜닝 회로(128) 및 제2 튜닝 회로(136)에 설정점(set point)이 전달될 수 있다. 전자 제어기들 둘 모두가 가변 커패시터들일 수 있는 실시예들에서, 전자 센서들은, 증착 레이트를 최대화하고 두께 비-균일성을 최소화하도록 가변 커패시터들을 독립적으로 조정할 수 있다.
[0032] 튜닝 회로들(128, 136) 각각은, 개개의 전자 제어기들(134, 140)을 사용하여 조정될 수 있는 가변 임피던스를 가질 수 있다. 전자 제어기들(134, 140)이 가변 커패시터들인 경우, 가변 커패시터들 각각의 커패시턴스 범위 및 제1 인덕터(132A) 및 제2 인덕터(132B)의 인덕턴스들은 일정 임피던스 범위를 제공하도록 선택될 수 있다. 이러한 범위는 플라즈마의 주파수 및 전압 특징들에 따라 좌우될 수 있으며, 이는 각각의 가변 커패시터의 커패시턴스 범위에서 최소치를 가질 수 있다. 따라서, 제1 전자 제어기(134)의 커패시턴스가 최소 또는 최대인 경우에, 제1 튜닝 회로(128)의 임피던스는 하이(high)일 수 있고, 그에 따라, 기판 지지부에 걸쳐 최소 에어리얼(aerial) 또는 측방향(lateral) 커버리지를 갖는 플라즈마 형상을 유발할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 제1 튜닝 회로(128)의 임피던스를 최소화하는 값에 접근하는 경우에, 플라즈마의 에어리얼 커버리지가 최대로 성장되어, 기판 지지부(104)의 전체 작업 영역을 효과적으로 커버할 수 있다. 제1 전자 제어기(134)의 커패시턴스가 최소 임피던스 설정(setting)에서 벗어남에 따라, 플라즈마 형상이 챔버 벽들로부터 축소될 수 있고, 기판 지지부의 에어리얼 커버리지가 감소될 수 있다. 제2 전자 제어기(140)의 커패시턴스가 변화될 수 있기 때문에, 제2 전자 제어기(140)는, 기판 지지부에 걸친 플라즈마의 에어리얼 커버리지를 증가시키고 감소시키는 유사한 효과를 가질 수 있다.
[0033] 전자 센서들(130, 138)은, 폐루프로 개개의 회로들(128, 136)을 튜닝하는 데 사용될 수 있다. 사용되는 센서의 타입에 따라, 전류 또는 전압에 대한 설정점이 각각의 센서에 인스톨될 수 있고, 설정점으로부터의 편차를 최소화하기 위해, 각각의 개개의 전자 제어기(134, 140)에 대한 조정을 결정하는 제어 소프트웨어가 센서에 제공될 수 있다. 결과적으로, 플라즈마 형상이 선택되고 프로세싱 동안 동적으로 제어될 수 있다. 전술된 논의가, 가변 커패시터들일 수 있는 전자 제어기들(134, 140)에 기반하지만, 조정가능한 특징을 갖는 임의의 전자 컴포넌트가, 조정가능한 임피던스를 갖는 튜닝 회로들(128 및 136)을 제공하기 위해 사용될 수 있다는 것이 이해되어야 한다.
[0034] 이전에 논의된 바와 같이, 플라즈마-프로세싱 챔버가 막 프로세싱의 하나 이상의 양상들에 사용될 수 있지만, 일부 실시예들에서, 붕소 및 탄소 막들을 형성하는 것은 플라즈마-강화 프로세스를 활용하지 않을 수 있으며, 이는 생성된 막의 등각성을 제한할 수 있다. 본 기술은 적어도, 일부 실시예들에서 플라즈마 생성 없이 막을 형성할 수 있다. 도 2는 본 기술의 일부 실시예들에 따른 프로세싱 방법(200)에서의 예시적인 동작들을 도시한다. 방법은 위에서 설명된 프로세싱 챔버(100)를 포함하는 다양한 프로세싱 챔버들뿐만 아니라, 동작들이 수행될 수 있는 비-플라즈마 챔버들을 포함하는 임의의 다른 챔버들에서 수행될 수 있다. 방법(200)은 본 기술에 따른 방법들의 일부 실시예들과 특정하게 연관되거나 연관되지 않을 수 있는 다수의 선택적인 동작들을 포함할 수 있다. 예컨대, 동작들 중 다수는 더 넓은 범위의 구조적 형성을 제공하기 위해 설명되지만, 본 기술에 결정적인 것은 아니거나, 또는 용이하게 인식될 대체 방법론에 의해 수행될 수 있다. 방법(200)은, 붕소-및-탄소-함유 막을 현상하기 위한 다수의 동작들을 포함할 수 있는 프로세싱 방법을 포함할 수 있으며, 붕소-및-탄소-함유 막은 막 내에 튜닝가능한 비의 붕소와 탄소를 포함할 수 있다. 아래에서 추가로 설명될 바와 같이, 붕소와 탄소의 비를 수정하는 것은 다수의 구조들에 대한 디바이스 프로세싱을 가능하게 하기 위한 다수의 특성들을 제공할 수 있다.
[0035] 동작(205)에서, 방법은 기판이 하우징될 수 있는 반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계를 포함할 수 있다. 동작(205)과 동시에 뿐만 아니라 동작(205) 전에 또는 동작(205)에 후속하여 발생할 수 있는 동작(210)에서, 탄소-함유 전구체가 반도체 프로세싱 챔버의 프로세싱 구역에 제공될 수 있다. 동작(215)에서, 붕소-함유 전구체 및 탄소-함유 전구체는 반도체 프로세싱 챔버의 프로세싱 구역 내에서 열적으로 반응될 수 있으며, 이는 동작(220)에서 기판 상에 붕소-및-탄소-함유 층을 형성할 수 있다. 일부 실시예들에서, 반응이 수행되기 때문에, 반도체 프로세싱 챔버, 페디스털, 또는 기판은 약 650℃ 이하의 온도로 유지될 수 있으며, 일부 실시예들에서, 약 600℃ 이하, 약 550℃ 이하, 약 500℃ 이하, 약 475℃ 이하, 약 450℃ 이하, 약 425℃ 이하, 약 400℃ 이하, 약 375℃ 이하, 약 350℃ 이하, 약 325℃ 이하, 약 300℃ 이하, 약 275℃ 이하, 약 250℃ 이하, 약 225℃ 이하, 약 200℃ 이하, 약 175℃ 이하, 약 150℃ 이하, 약 125℃ 이하, 약 100℃ 이하, 약 75℃ 이하, 그 미만의 온도로 유지될 수 있다.
[0036] 이전에 논의된 바와 같이, 형성 동작들 중 일부 또는 전부는 기판 프로세싱 구역이 플라즈마가 없는 상태로 유지되는 동안 수행될 수 있다. 열적 화학-기상 증착을 수행함으로써, 보다 등각성인 재료 형성이 생성될 수 있다. 많은 탄화수소 전구체들은, 탄소-함유 재료들의 열적 증착에 대해 난제들을 야기하는 높은 열분해 온도들을 특징으로 한다. 본 기술은 붕소 전구체와 탄소 전구체 사이의 촉매 반응을 가능하게 하는 전구체들을 활용하여, 더 낮은 온도들에서 수행되는 증착 동작들을 제공할 수 있다. 임의의 수의 붕소-함유 전구체들 및 탄소-함유 전구체들이 사용될 수 있지만, 일부 실시예들에서, 전구체들은 촉매 반응을 가능하게 하도록 선택될 수 있다. 예컨대, 일부 실시예들에서, 붕소-함유 전구체는, 붕소 및 수소를 포함하거나 또는 이들로 구성될 수 있는 붕소의 수소화물과 같은 붕소-및-수소-함유 전구체(이 전구체는 화학식 BxHy를 특징으로 할 수 있으며, 여기서 x 및 y는 임의의 수들일 수 있음)일 수 있다. 예시적인 붕소-함유 전구체들은 보란, 디보란, 테트라보란, 펜타보란, 헥사보란, 데카보란, 또는 임의의 다른 붕소-함유 전구체들을 포함할 수 있다.
[0037] 탄소-함유 전구체는 임의의 수의 탄소-함유 전구체들이거나 이들을 포함할 수 있다. 예컨대, 탄소-함유 전구체는 임의의 탄화수소, 또는 탄소 및 수소를 포함하거나 또는 이들로 구성된 임의의 재료이거나 이를 포함할 수 있다. 일부 실시예들에서, 탄소 전구체와 붕소 전구체 사이의 촉매 반응을 가능하게 하기 위해, 탄소-함유 전구체는 하나 이상의 탄소-탄소 이중 결합들 및/또는 하나 이상의 탄소-탄소 삼중 결합들을 특징으로 할 수 있다. 따라서, 일부 실시예들에서, 탄소-함유 전구체는 알켄 또는 알킨, 또는 임의의 다른 탄소-함유 재료이거나 이를 포함할 수 있다. 전구체는, 임의의 다른 원소 결합과 함께 임의의 양의 탄소 및 수소 결합을 포함할 수 있는 탄소-및-함유 전구체들을 포함할 수 있지만, 일부 실시예들에서 탄소-함유 전구체는 탄소-탄소 및 탄소-수소 결합으로 구성될 수 있다.
[0038] 다수의 인자(factor)들이 막들 내의 탄소 및 붕소 농도에 영향을 미칠 수 있다. 예컨대, 일부 실시예들에서, 생성된 막은, 예컨대 오염물들을 설명할 수 있는 임의의 미량 재료들과 함께, 붕소, 탄소, 및 수소로 제한되거나 또는 이들을 필수적 요소로 하여 구성될 수 있다. 일부 실시예들에서, 붕소 농도는 약 50% 이상일 수 있고, 약 55% 이상, 약 60% 이상, 약 65% 이상, 약 70% 이상, 약 75% 이상, 약 80% 이상, 약 85% 이상, 약 90% 이상, 약 95% 이상, 약 97% 이상, 약 99% 이상, 또는 그 초과일 수 있으며, 여기서 막은 본질적으로 붕소 막일 수 있다. 유사하게, 탄소 농도는 약 5% 이상일 수 있고, 약 10% 이상, 약 15% 이상, 약 20% 이상, 약 25% 이상, 약 30% 이상, 약 35% 이상, 약 40% 이상, 약 45% 이상, 약 50% 이상, 약 55% 이상, 약 60% 이상, 약 65% 이상, 약 70% 이상, 약 75% 이상, 또는 그 초과일 수 있다. 본 기술은, 예컨대 유량에 기반하여 붕소 및/또는 탄소 농도를 조정하는 것이 가능할 수 있는데, 여기서 유량들은 약 0.002:1 내지 최대 또는 약 60:1 이상의 붕소 전구체 대 탄소 전구체의 비로 조정될 수 있다.
[0039] 일부 실시예들에서, 탄소의 유량은 임계치까지, 이를테면, 50% 미만까지의 탄소 농도를 제공할 수 있다. 그러나, 본 기술은 더 높은 탄소 농도를 특징으로 하는 전구체들을 활용함으로써, 생성되는 막들에서 탄소 농도를 추가로 증가시킬 수 있다. 이전에 설명된 바와 같이, 프로세스는 전구체들 사이의 하이드로보레이션 반응(hydroboration reaction)을 포함할 수 있다. 탄소-함유 전구체들이 추가적인 탄소 원자들을 포함하는 경우, 생성되는 막들은 추가로 증가된 탄소 농도를 가질 수 있다. 예컨대, 일부 탄소-함유 전구체들은 전구체 상에 하나 이상의 벤젠 또는 다른 탄소-함유 모이어티들을 포함할 수 있다. 일부 실시예들에서, 촉매 반응은 링 구조 상에서 발생하지 않을 수 있으며, 이는 벤젠으로부터의 추가적인 탄소가, 형성된 막 내에 혼입되게 할 수 있다. 이는 종래의 기술들과 비교하여 탄소 농도가 더 높을 수 있게 할 수 있다.
[0040] 이전에 언급된 바와 같이, 막 내의 수소 혼입은 하나 이상의 재료 특성들뿐만 아니라 생성되는 막의 품질에 영향을 미칠 수 있다. 탄소-함유 전구체 및/또는 붕소-함유 전구체가 수소를 포함할 수 있지만, 일부 실시예들에서, 어떤 추가적인 수소 소스도 제공되지 않을 수 있다. 불활성 전구체들 또는 캐리어 가스들에 붕소-함유 전구체 및 탄소-함유 전구체가 제공될 수 있지만, 일부 실시예들에서, 다른 화학적 반응성 전구체들은 전구체들과 함께 전달되지 않을 수 있다. 제공되는 수소를 탄소-함유 전구체 및 붕소-함유 전구체에 포함된 수소로 제한함으로써, 생성된 막 내의 수소의 원자 비는, 수소 가스가 추가적으로 제공되는 경우보다 더 낮을 수 있다.
[0041] 예컨대, 전달된 전구체들 내의 수소 대 붕소의 원자 비는 실시예들에서 약 20:1 이하일 수 있고, 약 18:1 이하, 약 15:1 이하, 약 14:1 이하, 약 13:1 이하, 약 12:1 이하, 약 11:1 이하, 약 10:1 이하, 약 9:1 이하, 약 8:1 이하, 약 7:1 이하, 약 6:1 이하, 약 5:1 이하, 약 4:1 이하, 약 3:1 이하, 또는 그 미만일 수 있다. 유사하게, 탄소-함유 전구체는 약 1:3 이상의 탄소-대-수소 비를 특징으로 할 수 있고, 약 1:2 이상, 약 1:1 이상, 약 2:1 이상, 약 3:1 이상, 또는 그 초과의 탄소-대-수소 비를 특징으로 할 수 있다. 이는 약 50% 이하의 수소 농도를 특징으로 하는 막을 생성할 수 있고, 약 45% 이하, 약 40% 이하, 약 35% 이하, 약 30% 이하, 약 25% 이하, 약 20% 이하, 약 15% 이하, 약 10% 이하, 약 5% 이하, 또는 그 미만의 수소 혼입을 특징으로 하는 막을 생성할 수 있다. 수소 혼입을 증가시킴으로써, 생성된 막의 흡광 계수가 증가될 수 있는데, 이를테면, 633 nm에서 약 0.010 이상의 흡광 계수를 제공할 수 있고, 약 0.012 이상, 약 0.014 이상, 약 0.016 이상, 약 0.018 이상, 약 0.020 이상, 약 0.025 이상, 약 0.05 이상, 약 0.10 이상, 또는 그 초과의 흡광 계수를 제공할 수 있다. 결과적으로, 생성된 막들 내의 수소 혼입을 감소시킴으로써, 후속적인 리소그래피 또는 프로세싱 동작들이 개선될 수 있다.
[0042] 수소 혼입의 이러한 제한은 막의 다수의 특징들을 개선할 수 있으며, 이는 다양한 애플리케이션들에서 사용하기 위한 막을 개선할 수 있다. 본 기술에 의해 생성된 막들은, 막 내의 붕소 및/또는 탄소의 농도에 의해 영향을 받을 수 있는 다수의 재료 특성들을 특징으로 할 수 있다. 예컨대, 프로세싱 컨디션들을 조정하는 것은 생성되는 막들에 추가로 영향을 미칠 수 있다.
[0043] 형성된 붕소-및-탄소-함유 재료들은 약 50 GPa 이상의 영률(Young's modulus)을 특징으로 할 수 있고, 약 80 GPa 이상, 약 90 GPa 이상, 약 100 GPa 이상, 약 110 GPa 이상, 약 120 GPa 이상, 약 130 GPa 이상, 약 140 GPa 이상, 약 150 GPa 이상, 또는 그 초과의 모듈러스(modulus)를 특징으로 할 수 있다. 모듈러스는 막 내의 붕소 농도가 증가함에 따라 증가할 수 있다. 막 조도는 또한 막 내의 붕소 농도에 의해 영향을 받을 수 있으며, 여기서 증가된 붕소 농도는 또한 조도를 증가시킬 수 있다. 조도는 생성된 막 두께에 의해 영향을 받을 수 있고, 일부 실시예들에서 조도 특징들은 약 1,000 nm 이하의 증착된 두께를 포함하는 임의의 막 두께에 대한 것일 수 있고, 약 500 nm 이하, 약 250 nm 이하, 약 100 nm 이하, 약 50 nm 이하, 약 10 nm 이하, 약 5 nm 이하, 또는 그 미만의 두께들로 증착되는 막들의 특징일 수 있다. 예컨대, 증착된 막들의 제곱 평균 제곱근 조도는 약 3.0 nm 이하일 수 있고, 약 2.5 nm 이하, 약 2.0 nm 이하, 약 1.9 nm 이하, 약 1.8 nm 이하, 약 1.7 nm 이하, 약 1.6 nm 이하, 약 1.5 nm 이하, 약 1.4 nm 이하, 약 1.3 nm 이하, 약 1.2 nm 이하, 약 1.1 nm 이하, 약 1.0 nm 이하, 약 0.5 nm 이하, 약 0.1 nm 이하, 약 0.05 nm 이하, 약 0.01 nm 이하, 또는 그 미만일 수 있다.
[0044] 증가된 붕소 농도에 따라 모듈러스 및 조도 둘 모두가 증가할 수 있지만, 일부 실시예들에서, 증착 온도는 모듈러스 및 조도 둘 모두를 개선할 수 있으며, 여기서 모듈러스는 증가할 수 있고 조도는 감소할 수 있다. 예컨대, 증착 온도들이 약 450℃ 이상, 약 480℃ 이상, 또는 그 초과로 증가될 때, 막 조도는 400℃ 이하에서 증착된 대응하는 막의 조도보다 낮을 수 있다. 따라서, 일부 실시예들에서, 원하는 막 특징들에 따라, 증착은 약 450℃ 내지 약 500℃의 온도들에서 수행될 수 있다. 하나의 비-제한적인 예로서, 이 범위 내에서 증착될 때 80% 붕소 혼입을 특징으로 하는 막의 증착은 약 150 GPa 이상의 모듈러스를 특징으로 하는 막을 제공할 수 있는 한편, 조도는 약 1.5 nm 이하로 유지될 수 있다.
[0045] 본 기술에 의해 생성된 붕소-및-탄소 재료들은 다수의 구조들에서 사용될 수 있고, 예컨대, 후속 프로세싱이 수행된 후에 제거될 수 있는 마스크, 라이너, 또는 스페이서일 수 있다. 일부 실시예들에서, 생성된 재료들의 구성에 기반하여, 일부 실시예들에서, 하부 재료들에 대한 에칭 선택성에 영향을 미칠 수 있는 할로겐-함유 플라즈마들에 대한 필요성 없이 막이 제거될 수 있고, 일부 실시예들에서 플라즈마 제거가 전혀 필요하지 않을 수 있다. 예컨대, 일부 실시예들에서, 붕소-및-탄소 재료의 형성 및 후속 재료 프로세싱 후에, 붕소-및-탄소 재료는 선택적인 동작(225)에서 제거될 수 있다. 일부 실시예들에서, 인-시튜(in situ) 플라즈마는, 이를테면, 산소, 물, 또는 임의의 다른 산소-함유 재료를 활용하여, 챔버의 프로세싱 구역 내의 수소-함유 또는 산소-함유 전구체로 형성될 수 있으며, 이는 하부 재료들을 유지하거나 실질적으로 유지하면서 붕소-및-탄소 재료들의 애싱을 제공할 수 있다. 추가적으로, 일부 실시예들에서, 습식 에칭이 수행될 수 있다. 예컨대, 산화 재료가 붕소-및-탄소 재료에 적용될 수 있으며, 이는 일부 실시예들에서 재료들을 제거할 수 있다. 탄소 혼입이 약 30% 이상, 약 35% 이상, 약 40% 이상, 또는 그 초과와 같은 임계치를 초과할 때, 수산화물 용액은 이를테면, 황산과 같은 산과 혼합될 수 있고, 기판에 적용될 수 있으며, 이는 붕소-및-탄소 재료들을 제거할 수 있다.
[0046] 이전에 설명된 바와 같이, 일부 실시예들에서, 열적 기반 재료 형성은 보다 등각성인 막들을 제공할 수 있으며, 이들은 라이너, 스페이서, 하드 마스크, 또는 반도체 프로세싱 동안 사용되는 다른 재료로서 동작할 수 있다. 도 3은 본 기술의 일부 실시예들에 따라 생성된 예시적인 라이너를 도시한다. 본 기술에 따른 붕소-및-탄소 막들은 임의의 수의 애플리케이션들에서 사용될 수 있다. 3D NAND 구조들에 대한 하나의 비-제한적인 애플리케이션에서, 붕소-및-탄소 막들은 스택 에칭 동안 스택 구조들(300)을 보호하여 임계 치수 블로우아웃(critical dimension blowout)을 감소시키거나 제한하는 데 사용될 수 있다. 예컨대, 기판(305)에 스택(310)이 형성될 수 있으며, 스택(310)은 교번하는 산화물 및 스페이서 재료 층들이거나 또는 이를 포함할 수 있다. 메모리 홀 형성 동안, 다수의 고-종횡비 홀들이 구조를 통해 에칭될 수 있다. 본 기술의 일부 실시예들에서, 부분 스택 에칭이 수행된 후에, 붕소-및-탄소 막(315)이 예시된 바와 같이 구조 위에 적용될 수 있다. 본 기술이 워드라인 컷들, 메모리 콘택 형성, 또는 임의의 다른 에칭 프로세스들을 포함할 수 있는 임의의 수의 프로세싱 동작들에서 활용될 수 있기 때문에, 이들 예들은 제한적인 것으로 의도되지 않는다는 것이 이해되어야 한다. 막의 형성은 이전에 설명된 방법들에 기반하여 발생할 수 있다.
[0047] 피처들의 종횡비, 또는 에칭 동안 형성된 피처의 깊이 대 피처의 폭 또는 직경의 비는 약 10:1 이상일 수 있고, 약 15:1 이상, 약 20:1 이상, 약 25:1 이상, 약 30:1 이상, 약 35:1 이상, 약 40:1 이상, 약 45:1 이상, 약 50:1 이상, 또는 그 초과일 수 있다. 플라즈마-증착된 층은 트렌치 내의 더 깊은 곳에 접근할 수 없을 수 있고, 핀치 오프가 피처의 최상부에서 발생할 수 있다. 그러나, 본 기술에 의해 생성된 붕소-및-탄소 막들은 예시된 바와 같이 구조에 완전하게 걸쳐 있는 커버리지를 특징으로 할 수 있다. 예컨대, 구조의 최상부에 더 가까운 측벽들을 따르는 막의 두께와 구조의 최하부에 더 가까운 측벽들을 따르는 막의 두께는 실질적으로 동일할 수 있으며, 여기서, 생성된 막은 실질적으로 등각성이다. 따라서, 일부 실시예들에서, 증착되는 막은, 약 90% 이상으로 형성된 막을 따라 또는 피처의 측벽을 따라 임의의 2개의 구역들 사이에 형성된 두께의 등각성 또는 유사성을 특징으로 할 수 있다. 일부 실시예들에서, 등각성은 약 93% 이상, 약 95% 이상, 약 96% 이상, 약 97% 이상, 약 98% 이상, 약 99% 이상, 또는 그 초과일 수 있다. 본 기술이 고도로 등각성의 막들을 제공할 수 있지만, 프로세싱은 더 적은 등각성의 커버리지를 생성하도록 조정될 수 있으며, 이는 특정 프로세싱을 가능하게 할 수 있다. 예컨대, 일부 실시예들은 일부 노출된 표면들을 따라 제1 양(amount)의 커버리지를 형성하는 한편, 다른 표면들에 대한 커버리지를 제한하는 것을 포함할 수 있다. 하나의 비-제한적인 예로서, 프로세싱은 트렌치 또는 피처 측벽들을 따라 커버리지를 제공하는 한편, 트렌치 또는 피처의 최하부 근처의 표면들 또는 최하부를 따라 감소된 커버리지를 제공하거나 제한할 수 있다. 결과적으로, 본 기술은 일부 실시예들에서 비-등각성 커버리지를 제공할 수 있다.
[0048] 도 4a - 도 4b는 본 기술의 일부 실시예들에 따라 붕소-및-탄소 막들을 활용하여 생성된 예시적인 스페이서 구조(400)를 도시한다. 예컨대, 도 4a에 도시된 바와 같이, 기판(405) 위에 놓인 층(410)의 라인 폭을 감소시키기 위한 패턴 전사 동작 동안, 맨드릴(mandrel)들(415)이 형성될 수 있고, 그 위에 붕소-및-탄소 재료(420)가 증착될 수 있다. 붕소-및-탄소 재료는 이전에 논의된 방법들에 따라 형성될 수 있다. 이전에 설명된 등각성 퍼센티지들 중 임의의 퍼센티지를 특징으로 할 수 있는 등각성 막을 형성함으로써, 더 정밀한 패턴 전사가 제공될 수 있다. 도 4b가 비교적 얇은 층들을 예시하지만, 피처들은, 이전에 설명된 종횡비들 중 임의의 종횡비를 생성할 수 있는 임의의 두께를 특징으로 할 수 있다는 것이 이해되어야 한다. 나머지 라인 구조들이 제한된 두께, 이를테면, 약 20 nm 이하, 약 15 nm 이하, 또는 그 미만을 특징으로 할 수 있는 경우, 재료 경도는 생성되는 피처의 수직성에 영향을 미칠 수 있다.
[0049] 예컨대, 감소된 모듈러스 또는 경도를 특징으로 할 수 있는 종래의 막들은, 길이가 증가함에 따라 구부러지거나 기울어질 수 있으며, 일부 경우들에서는 붕괴될 수 있다. 본 기술의 실시예들에 따른 막들을 활용함으로써, 패턴 전사에 영향을 미칠 수 있는 막 조도를 제한하면서, 개선된 경도가 제공될 수 있다. 일부 플라즈마-강화 증착들이 이온 타격으로 인해 증가된 경도를 특징으로 하는 재료들을 제공할 수 있지만, 증착 프로세스는 등각성을 제공할 수 없을 수 있으며, 이는 피치 워킹 또는 불완전한 전사가 발생할 수 있는 재료의 사용을 방지할 수 있다. 본 기술의 실시예들에 따른 붕소-및-탄소 재료들을 활용함으로써, 등각성 막들이 비-플라즈마 형성으로 생성될 수 있고, 생성된 막들은 또한 개선된 재료 특성들을 특징으로 할 수 있다.
[0050] 이전의 설명에서, 설명의 목적들로, 본 기술의 다양한 실시예들의 이해를 제공하기 위해, 다수의 세부사항들이 제시되었다. 그러나, 이러한 세부사항들 중 일부 없이 또는 추가적인 세부사항들과 함께, 특정 실시예들이 실시될 수 있다는 것이 당업자에게 자명할 것이다.
[0051] 몇몇 실시예들이 개시되었지만, 실시예들의 사상을 벗어나지 않으면서, 다양한 수정들, 대안적인 구성들, 및 등가물들이 사용될 수 있다는 것이 당업자들에 의해 인식될 것이다. 추가적으로, 본 기술을 불필요하게 모호하게 하는 것을 피하기 위해, 다수의 잘-알려진 프로세스들 및 엘리먼트들은 설명되지 않았다. 따라서, 위의 설명은 본 기술의 범위를 제한하는 것으로 간주되지 않아야 한다.
[0052] 값들의 범위가 주어진 경우, 그러한 값들의 범위의 상위 한계값과 하위 한계값 사이에 존재하는 각각의 값은, 문맥상 달리 명백히 표시되어 있지 않은 한, 하위 한계값의 최소 자릿수의 단위 값의 10분의 1까지 또한 구체적으로 기재된 것으로 해석된다. 명시된 범위 내의 임의의 명시된 값들 또는 그 범위에 속하는 명시되지 않은 값들과 그러한 명시된 범위 내의 임의의 다른 명시된 값 또는 그 범위에 속하는 다른 값 사이에 존재하는 임의의 소범위가 포함된다. 이러한 소범위의 상위 한계값과 하위 한계값은 독립적으로 그러한 범위에 포함되거나 그러한 범위에서 제외될 수 있고, 각각의 범위는, 상위 한계값과 하위 한계값 중 하나 또는 둘 모두가 그러한 소범위에 포함되든지 둘 모두가 그러한 소범위에서 제외되든지 간에, 구체적으로 제외된 임의의 한계값이 명시된 범위에 있는 한, 또한 본 기술에 포함된다. 명시된 범위가 한계값들 중 하나 또는 둘 모두를 포함하는 경우, 그렇게 포함된 한계값들 중 하나 또는 둘 모두를 제외한 범위들이 또한 포함된다.
[0053] 본원 및 첨부된 청구항들에서 사용되는 바와 같이, 단수 형태들의 표현은 문맥상 명백히 달리 지시되지 않는 한, 복수의 지칭들을 포함한다. 따라서, 예컨대, "전구체"라는 지칭은 복수의 그러한 전구체를 포함하고, "층"이라는 지칭은 하나 이상의 층들, 및 당업자들에게 알려져 있는 그 층들의 등가물들에 대한 지칭을 포함하는 식이다.
[0054] 또한, "포함하다", "포함하는", "함유하다", "함유하는", "구비하다", 및 "구비하는"이라는 단어들은, 본 명세서 및 후속 청구항들에서 사용되는 경우, 명시된 특징들, 인티저(integer)들, 컴포넌트들, 또는 동작들의 존재를 특정하도록 의도되지만, 이들은 하나 이상의 다른 특징들, 인티저들, 컴포넌트들, 동작들, 행위(act)들, 또는 그룹들의 존재 또는 추가를 배제하지 않는다.

Claims (20)

  1. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치됨 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 제공하는 단계 ― 상기 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 함 ―;
    상기 붕소-함유 전구체와 상기 탄소-함유 전구체를 약 650℃ 미만의 온도에서 열적으로 반응시키는 단계; 및
    상기 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함하는,
    반도체 프로세싱 방법.
  2. 제1 항에 있어서,
    상기 반도체 프로세싱 챔버의 프로세싱 구역은 상기 기판 상에 상기 붕소-및-탄소-함유 층을 형성하는 동안 플라즈마가 없는 상태(plasma-free)로 유지되는,
    반도체 프로세싱 방법.
  3. 제1 항에 있어서,
    상기 붕소-및-탄소-함유 층은 붕소, 탄소, 및 수소를 필수적 요소로 하여 구성되는(consists essentially of),
    반도체 프로세싱 방법.
  4. 제1 항에 있어서,
    상기 기판은 하나 이상의 피처(feature)들을 특징으로 하고, 그리고 상기 붕소-및-탄소-함유 층은 약 95% 이상의 등각성(conformality)으로 상기 하나 이상의 피처들 주위에 형성되는,
    반도체 프로세싱 방법.
  5. 제1 항에 있어서,
    상기 붕소-함유 전구체와 상기 탄소-함유 전구체를 열적으로 반응시키는 단계는 약 500℃ 이하의 온도에서 수행되는,
    반도체 프로세싱 방법.
  6. 제1 항에 있어서,
    상기 붕소-및-탄소-함유 층은 약 40% 이상의 붕소 농도를 특징으로 하고, 그리고 상기 붕소-및-탄소-함유 층은 약 1.8 nm 이하의 제곱 평균 제곱근 조도(root-mean-square roughness)를 특징으로 하는,
    반도체 프로세싱 방법.
  7. 제6 항에 있어서,
    상기 붕소-및-탄소-함유 층은 약 80 Gpa 이상의 영률(Young's modulus)을 특징으로 하는,
    반도체 프로세싱 방법.
  8. 제1 항에 있어서,
    상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 수소-함유 또는 산소-함유 전구체의 플라즈마를 형성하는 단계; 및
    상기 기판으로부터 상기 붕소-및-탄소-함유 층을 제거하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  9. 제8 항에 있어서,
    상기 플라즈마는 상기 기판으로부터 상기 붕소-및-탄소-함유 층을 제거하는 동안 할로겐 없는 상태(halogen-free)로 유지되는,
    반도체 프로세싱 방법.
  10. 제1 항에 있어서,
    상기 탄소-함유 전구체는 약 1:3 이상의 탄소-대-수소 비(ratio)를 특징으로 하는,
    반도체 프로세싱 방법.
  11. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 붕소-함유 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치됨 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역에 탄화수소를 제공하는 단계 ― 상기 탄화수소는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 함 ―;
    상기 붕소-함유 전구체와 상기 탄화수소를 약 75℃ 내지 약 500℃의 온도에서 열적으로 반응시키는 단계; 및
    상기 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함하는,
    반도체 프로세싱 방법.
  12. 제11 항에 있어서,
    상기 반도체 프로세싱 챔버의 프로세싱 구역은 상기 반도체 프로세싱 방법 동안 플라즈마가 없는 상태로 유지되는,
    반도체 프로세싱 방법.
  13. 제11 항에 있어서,
    상기 붕소-및-탄소-함유 층은 약 40% 이상의 탄소 농도를 특징으로 하는,
    반도체 프로세싱 방법.
  14. 제13 항에 있어서,
    상기 붕소-및-탄소-함유 층을 수산화물을 포함하는 습식 에천트에 노출시키는 단계; 및
    상기 기판으로부터 상기 붕소-및-탄소-함유 층을 제거하는 단계를 더 포함하는,
    반도체 프로세싱 방법.
  15. 제11 항에 있어서,
    상기 붕소-및-탄소-함유 층은 633 nm에서 약 0.01 이상의 흡광 계수를 특징으로 하는,
    반도체 프로세싱 방법.
  16. 제11 항에 있어서,
    상기 붕소-및-탄소-함유 층은 약 50% 이하의 수소 혼입을 특징으로 하는,
    반도체 프로세싱 방법.
  17. 제11 항에 있어서,
    상기 기판은 하나 이상의 피처들을 특징으로 하고, 그리고 상기 붕소-및-탄소-함유 층은 약 95% 이상의 등각성으로 상기 하나 이상의 피처들 주위에 형성되는,
    반도체 프로세싱 방법.
  18. 반도체 프로세싱 방법으로서,
    반도체 프로세싱 챔버의 프로세싱 구역에 붕소-및-수소-함유 전구체를 제공하는 단계 ― 기판은 상기 반도체 프로세싱 챔버의 프로세싱 구역 내에 배치됨 ―;
    상기 반도체 프로세싱 챔버의 프로세싱 구역에 탄소-함유 전구체를 제공하는 단계 ― 상기 탄소-함유 전구체는 탄소-탄소 이중 결합 또는 탄소-탄소 삼중 결합을 특징으로 함 ―;
    상기 붕소-및-수소-함유 전구체와 상기 탄소-함유 전구체를 약 600℃ 미만의 온도에서 열적으로 반응시키는 단계; 및
    상기 기판 상에 붕소-및-탄소-함유 층을 형성하는 단계를 포함하며,
    상기 붕소-및-탄소-함유 층은 붕소, 탄소, 및 수소를 필수적 요소로 하여 구성되는,
    반도체 프로세싱 방법.
  19. 제18 항에 있어서,
    상기 반도체 프로세싱 챔버의 프로세싱 구역은 상기 기판 상에 상기 붕소-및-탄소-함유 층을 형성하는 동안 플라즈마가 없는 상태로 유지되는,
    반도체 프로세싱 방법.
  20. 제18 항에 있어서,
    상기 붕소-및-탄소-함유 층은 약 95% 이상의 두께 등각성(thickness conformality)을 특징으로 하는,
    반도체 프로세싱 방법.
KR1020227036980A 2020-03-26 2021-03-15 붕소 및 탄소 막들의 촉매 형성 KR20220157488A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202062994949P 2020-03-26 2020-03-26
US62/994,949 2020-03-26
PCT/US2021/022277 WO2021194776A1 (en) 2020-03-26 2021-03-15 Catalytic formation of boron and carbon films

Publications (1)

Publication Number Publication Date
KR20220157488A true KR20220157488A (ko) 2022-11-29

Family

ID=77856528

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020227036980A KR20220157488A (ko) 2020-03-26 2021-03-15 붕소 및 탄소 막들의 촉매 형성

Country Status (6)

Country Link
US (1) US11626278B2 (ko)
JP (1) JP2023518860A (ko)
KR (1) KR20220157488A (ko)
CN (1) CN115605978A (ko)
TW (1) TWI780638B (ko)
WO (1) WO2021194776A1 (ko)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4196933B2 (ja) * 2004-11-04 2008-12-17 住友電気工業株式会社 硼素ドープダイヤモンドと硼素ドープダイヤモンドの電気抵抗評価方法
US9299581B2 (en) 2011-05-12 2016-03-29 Applied Materials, Inc. Methods of dry stripping boron-carbon films
WO2016048336A1 (en) * 2014-09-26 2016-03-31 Intel Corporation Selective gate spacers for semiconductor devices
US9711360B2 (en) * 2015-08-27 2017-07-18 Applied Materials, Inc. Methods to improve in-film particle performance of amorphous boron-carbon hardmask process in PECVD system
US10418243B2 (en) 2015-10-09 2019-09-17 Applied Materials, Inc. Ultra-high modulus and etch selectivity boron-carbon hardmask films
KR101837370B1 (ko) * 2016-02-04 2018-03-12 주식회사 테스 플라즈마를 이용한 비정질 탄소막의 증착 방법
US10679830B2 (en) * 2016-06-20 2020-06-09 Applied Materials, Inc. Cleaning process for removing boron-carbon residuals in processing chamber at high temperature
US11094535B2 (en) * 2017-02-14 2021-08-17 Asm Ip Holding B.V. Selective passivation and selective deposition
KR20230169487A (ko) * 2017-12-01 2023-12-15 어플라이드 머티어리얼스, 인코포레이티드 고 에칭 선택성 비정질 탄소 막
US10840087B2 (en) * 2018-07-20 2020-11-17 Lam Research Corporation Remote plasma based deposition of boron nitride, boron carbide, and boron carbonitride films
JP2020056104A (ja) * 2018-10-02 2020-04-09 エーエスエム アイピー ホールディング ビー．ブイ． 選択的パッシベーションおよび選択的堆積

Also Published As

Publication number Publication date
US20210305041A1 (en) 2021-09-30
CN115605978A (zh) 2023-01-13
TW202144608A (zh) 2021-12-01
WO2021194776A1 (en) 2021-09-30
TWI780638B (zh) 2022-10-11
US11626278B2 (en) 2023-04-11
JP2023518860A (ja) 2023-05-08

Similar Documents

Publication Publication Date Title
CN102956473A (zh) 在升起特征上沉积高度共形无定形碳膜的方法
US11939674B2 (en) Methods to reduce material surface roughness
US11626278B2 (en) Catalytic formation of boron and carbon films
US11935751B2 (en) Boron nitride for mask patterning
US11682554B2 (en) Catalytic thermal deposition of carbon-containing materials
TWI809674B (zh) 經摻雜的氧化矽的熱沉積
US20220341034A1 (en) Metal-doped boron films
US11495454B2 (en) Deposition of low-stress boron-containing layers
TWI840814B (zh) 金屬摻雜的碳硬遮罩
US20220384188A1 (en) Metal-doped carbon hardmasks
US20210175078A1 (en) High boron-content hard mask materials
JP2023542174A (ja) ドーピング半導体膜