JPWO2013171892A1 - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 907
- 238000004519 manufacturing process Methods 0.000 title claims description 116
- 239000000758 substrate Substances 0.000 claims abstract description 185
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 114
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 114
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 104
- 229910052751 metal Inorganic materials 0.000 claims description 99
- 239000002184 metal Substances 0.000 claims description 99
- 238000000034 method Methods 0.000 claims description 93
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 77
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 76
- 229920005591 polysilicon Polymers 0.000 claims description 76
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 76
- 229910021332 silicide Inorganic materials 0.000 claims description 47
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 47
- 239000012535 impurity Substances 0.000 claims description 33
- 229910052710 silicon Inorganic materials 0.000 claims description 32
- 239000010703 silicon Substances 0.000 claims description 32
- 238000005468 ion implantation Methods 0.000 claims description 31
- 239000010410 layer Substances 0.000 description 669
- 238000005530 etching Methods 0.000 description 195
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 98
- 229910004438 SUB2 Inorganic materials 0.000 description 53
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 53
- 101150018444 sub2 gene Proteins 0.000 description 53
- 230000008569 process Effects 0.000 description 41
- 230000015572 biosynthetic process Effects 0.000 description 40
- 230000003071 parasitic effect Effects 0.000 description 33
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 28
- 239000000463 material Substances 0.000 description 22
- 230000004048 modification Effects 0.000 description 18
- 238000012986 modification Methods 0.000 description 18
- 239000004020 conductor Substances 0.000 description 17
- 239000011229 interlayer Substances 0.000 description 15
- 238000005229 chemical vapour deposition Methods 0.000 description 12
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 12
- 230000012447 hatching Effects 0.000 description 11
- 230000004888 barrier function Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- 229910010271 silicon carbide Inorganic materials 0.000 description 10
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 10
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 9
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 9
- 229910004444 SUB1 Inorganic materials 0.000 description 9
- 230000004913 activation Effects 0.000 description 7
- 238000000137 annealing Methods 0.000 description 7
- 230000008901 benefit Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 7
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 238000009413 insulation Methods 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 5
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 239000000203 mixture Substances 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 4
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 4
- PCLURTMBFDTLSK-UHFFFAOYSA-N nickel platinum Chemical compound [Ni].[Pt] PCLURTMBFDTLSK-UHFFFAOYSA-N 0.000 description 4
- 238000007747 plating Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 229910003468 tantalcarbide Inorganic materials 0.000 description 4
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 4
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 229910052757 nitrogen Inorganic materials 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- UONOETXJSWQNOL-UHFFFAOYSA-N tungsten carbide Chemical compound [W+]#[C-] UONOETXJSWQNOL-UHFFFAOYSA-N 0.000 description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 2
- 229910001260 Pt alloy Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011737 fluorine Substances 0.000 description 2
- 229910052731 fluorine Inorganic materials 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021339 platinum silicide Inorganic materials 0.000 description 2
- 238000009751 slip forming Methods 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910001928 zirconium oxide Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000003252 repetitive effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- -1 tantalum nitride nitride Chemical class 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
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- H01L29/66409—Unipolar field-effect transistors
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
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Abstract
半導体装置は、基板上にゲート絶縁膜ＧＩを介して形成されたゲート電極ＧＥと、基板上に形成されたソース・ドレイン用の半導体層ＥＰ１とを有している。半導体層ＥＰ１の上面は、ゲート電極ＧＥの直下における基板の上面よりも高い位置にある。そして、ゲート電極ＧＥにおけるゲート長方向の端部が半導体層ＥＰ１の上に位置している。
Description
本発明は、半導体装置およびその製造方法に関し、例えば、ＭＩＳＦＥＴを備えた半導体装置およびその製造方法に好適に利用できるものである。
基板上にゲート絶縁膜を介してゲート電極を形成し、基板にソース・ドレイン領域を形成することにより、ＭＩＳＦＥＴが形成される。
また、基板上にソース・ドレイン用のエピタキシャル層を成長させてＭＩＳＦＥＴを形成する技術がある。
特開２０００―２７７７４５号公報（特許文献１）には、ＳＯＩ基板を用いたダブルゲートＭＯＳＦＥＴに関する技術が開示されている。
特開２００７−１６５６６５号公報（特許文献２）には、Ｓｉ基板にｐチャネル型ＭＩＳＦＥＴが形成されている。そして、ｐチャネル型ＭＩＳＦＥＴのソース及びドレインとなる領域に溝を形成し、その溝内にＳｉＧｅ層をエピタキシャル成長法によって埋め込む技術が開示されている。
基板上にソース・ドレイン用の半導体層を形成する際に、例えばエピタキシャル成長法等を用いてＭＩＳＦＥＴを形成した半導体装置についても、できるだけ性能を向上させることが望まれる。または、半導体装置の信頼性を向上させることが望まれる。若しくはその両方を実現することが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、基板上にソース・ドレイン用の半導体層が形成され、ゲート電極におけるゲート長方向の端部が前記半導体層上に乗り上げているものである。
また、一実施の形態によれば、半導体装置の製造方法は、基板上にダミーゲートを形成してから、前記基板上にソース・ドレイン形成用の半導体層を、例えばエピタキシャル法によって形成し、その後、前記ダミーゲートの側壁上に側壁膜を形成する。それから、前記ダミーゲートを覆うように前記基板上に絶縁膜を形成してから、前記ダミーゲートの上面を露出させる。そして、前記ダミーゲートおよび前記側壁膜を除去して形成した溝内にゲート絶縁膜を介してゲート電極を形成するものである。
一実施の形態によれば、半導体装置の性能を向上させることができる。または、半導体装置の信頼性を向上させることができる。若しくはその両方を実現することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の構造について＞
図１および図２は、本実施の形態１の半導体装置の要部断面図である。また、図１と図２とは、同じ領域の断面図である。但し、図１では、半導体層ＳＭ１と半導体層ＥＰ１とがそれぞれどの領域であるかが分かりやすいように、半導体層ＥＰ１全体をドットのハッチングで示し、半導体層ＳＭ１全体を細線の斜線のハッチングで示しており、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域についての図示はしていない。また、図２では、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとがそれぞれどの領域であるかが分かりやすいように、ｎ−型半導体領域ＥＸ全体に同じハッチングを付し、ｎ＋型半導体領域ＳＤ全体に他の同じハッチングを付してある。従って、図１と図２とを合わせて見れば、半導体層ＳＭ１および半導体層ＥＰ１の構成と、半導体層ＳＭ１および半導体層ＥＰ１におけるｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域とを、理解しやすい。なお、図１および図２において、後述の絶縁膜ＩＬ３および配線Ｍ１とそれよりも上層の構造については、図示を省略している。
＜半導体装置の構造について＞
図１および図２は、本実施の形態１の半導体装置の要部断面図である。また、図１と図２とは、同じ領域の断面図である。但し、図１では、半導体層ＳＭ１と半導体層ＥＰ１とがそれぞれどの領域であるかが分かりやすいように、半導体層ＥＰ１全体をドットのハッチングで示し、半導体層ＳＭ１全体を細線の斜線のハッチングで示しており、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域についての図示はしていない。また、図２では、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとがそれぞれどの領域であるかが分かりやすいように、ｎ−型半導体領域ＥＸ全体に同じハッチングを付し、ｎ＋型半導体領域ＳＤ全体に他の同じハッチングを付してある。従って、図１と図２とを合わせて見れば、半導体層ＳＭ１および半導体層ＥＰ１の構成と、半導体層ＳＭ１および半導体層ＥＰ１におけるｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域とを、理解しやすい。なお、図１および図２において、後述の絶縁膜ＩＬ３および配線Ｍ１とそれよりも上層の構造については、図示を省略している。
本実施の形態１および以下の実施の形態２〜４の半導体装置は、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えた半導体装置である。
図１および図２に示される本実施の形態１の半導体装置は、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板ＳＵＢを用いた半導体装置である。
ＳＯＩ基板ＳＵＢは、単結晶シリコンなどからなる基板（半導体基板、支持基板）ＳＵＢ１と、基板ＳＵＢ１の主面上に形成された酸化シリコンなどからなる絶縁層（埋め込み絶縁膜、埋め込み酸化膜、ＢＯＸ（Buried Oxide）層）ＢＯＸ１と、絶縁層ＢＯＸ１の上面上に形成された単結晶シリコンからなる半導体層（ＳＯＩ層）ＳＭ１とを有している。基板ＳＵＢ１は、絶縁層ＢＯＸ１とそれよりも上の構造とを支持する支持基板である。これら基板ＳＵＢ１、絶縁層ＢＯＸ１および半導体層ＳＭ１により、ＳＯＩ基板ＳＵＢが形成されている。ＳＯＩ基板ＳＵＢの主面には、ＭＩＳＦＥＴが形成されている。ここでは、ＭＩＳＦＥＴがｎチャネル型のＭＩＳＦＥＴの場合について説明する。
半導体層ＳＭ１上に、ゲート絶縁膜ＧＩを介して、ゲート電極ＧＥが形成されている。
ゲート電極ＧＥは、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、窒化タングステン（ＷＮ）、炭化チタン（ＴｉＣ）、炭化タンタル（ＴａＣ）、炭化タングステン（ＷＣ）または窒化炭化タンタル（ＴａＣＮ）などの金属材料を用いたメタルゲート電極（金属ゲート電極）とされている。なお、ここで言う金属とは、金属伝導を示す導電体を言い、単体の金属（純金属）や合金だけでなく、金属伝導を示す金属化合物（窒化金属や炭化金属など）も含むものとする。ゲート電極ＧＥをメタルゲート電極とすることで、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
ゲート電極ＧＥとしては、メタルゲート電極が好ましいが、他の形態として、下層に上記金属材料（金属膜）を形成し、上層にポリシリコン膜（ドープトポリシリコン膜）を用いた積層型のゲート電極とすることもできる。
また、メタルゲート電極（ゲート電極ＧＥ）の他の形態として、異なる金属膜を複数積層させた構造としても良い。
また、ゲート絶縁膜ＧＩとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）またはケイ素（Ｓｉ）の一方または両方を含有することもできる。この場合、ゲート絶縁膜ＧＩは、窒化シリコン膜よりも高い誘電率（比誘電率）を有する高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）である。ゲート絶縁膜ＧＩに高誘電率膜を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜ＧＩの物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
なお、図示はしないが、上記の金属酸化物膜と半導体層ＳＭ１との間に、界面層として、１ｎｍ以下の酸化シリコン膜を形成することもできる。この界面層の物理的膜厚は、上記金属酸化物膜の物理的膜厚よりも薄く形成される。
ゲート電極ＧＥの下部の半導体層ＳＭ１が、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。
半導体層ＳＭ１上には、エピタキシャル層（エピタキシャル半導体層）である半導体層ＥＰ１が形成されている。半導体層ＥＰ１は、半導体層ＳＭ１上にエピタキシャル成長により形成されており、シリコン（単結晶シリコン）からなる。
半導体層ＥＰ１は、ゲート電極ＧＥの両側（ゲート長方向の両側）に形成されている。なお、図１および図２に示される断面は、ゲート電極ＧＥのゲート長方向に平行な平面（ゲート長方向に沿った平面）である。
本実施の形態では、ゲート電極ＧＥの一部が半導体層ＥＰ１上（より特定的には半導体層ＥＰ１の傾斜する側面ＳＦ１上）に存在している。具体的には、ゲート電極ＧＥにおけるゲート長方向の端部が半導体層ＥＰ１の上に位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が半導体層ＥＰ１の上に位置している。すなわち、ゲート電極ＧＥにおけるゲート長方向の中央部側は、半導体層ＥＰ１が形成されていない部分の半導体層ＳＭ１上にあるが、ゲート電極ＧＥにおけるゲート長方向の両端部側は、半導体層ＳＭ１上に形成された半導体層ＥＰ１上に乗り上げている。つまり、ゲート電極ＧＥの中央部側（ゲート長方向の中央部側）は、半導体層ＥＰ１に重なっていない（ＳＯＩ基板ＳＵＢの厚み方向に重なっていない）が、ゲート電極ＧＥの端部（ゲート長方向の端部）は、半導体層ＥＰ１に重なっている（ＳＯＩ基板ＳＵＢの厚み方向に重なっている）。このため、ゲート電極ＧＥの両端部近傍（ゲート長方向の両端部近傍）の直下には半導体層ＥＰ１が存在し、ゲート電極ＧＥの中央部側（ゲート長方向の中央部側）の直下には半導体層ＥＰ１は存在していない（半導体層ＳＭ１が存在している）状態となっている。
但し、ゲート電極ＧＥは半導体層ＳＭ１，ＥＰ１に接しておらず、ゲート電極ＧＥと半導体層ＳＭ１との間およびゲート電極ＧＥと半導体層ＥＰ１との間には、ゲート絶縁膜ＧＩが介在している。ゲート絶縁膜ＧＩは、ゲート電極ＧＥの底面から両側面（側壁）にかけて連続的に形成されている。
また、本実施の形態では、ゲート電極ＧＥにおけるゲート長方向の端部が半導体層ＥＰ１の上に位置しているが、半導体層ＥＰ１の側面（ゲート電極ＧＥ側の側面）ＳＦ１が傾斜しており、この半導体層ＥＰ１の傾斜する側面ＳＦ１上に、ゲート電極ＧＥにおけるゲート長方向の端部が位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、半導体層ＥＰ１の側面（ゲート電極ＧＥ側の側面）ＳＦ１は傾斜しており、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が半導体層ＥＰ１の傾斜する側面ＳＦ１上に位置している。すなわち、ゲート電極ＧＥの端部（ゲート長方向の端部）が、半導体層ＥＰ１の傾斜する側面ＳＦ１上に乗り上げている。
また、半導体層ＥＰ１は、半導体層ＳＭ１のほぼ平坦な上面上に形成されているため、半導体層ＥＰ１の上面は、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面よりも高い位置にある。ここで、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面は、ゲート電極ＧＥの下のゲート絶縁膜ＧＩに接する部分の半導体層ＳＭ１の表面（上面）に対応しており、図１において符号ＵＦ１を付して上面ＵＦ１として示してある。
ゲート電極ＧＥの両側（ゲート長方向の両側）の半導体層ＳＭ１，ＥＰ１には、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成されており、このソースまたはドレイン用の半導体領域は、ｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより形成されている。すなわち、半導体層ＳＭ１と半導体層ＥＰ１との積層において、チャネル形成領域を挟んで互いに離間する領域に、（一対の）ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、ｎ−型半導体領域ＥＸよりも不純物濃度が高い、ソース・ドレイン用の（一対の）ｎ＋型半導体領域ＳＤが形成されている。ソースまたはドレイン領域用の半導体領域は、ｎ−型半導体領域ＥＸとｎ−型半導体領域ＥＸよりも不純物濃度が高いｎ＋型半導体領域ＳＤとを有しているため、ＬＤＤ（Lightly Doped Drain）構造を備えている。
ｎ−型半導体領域ＥＸは、チャネル形成領域に隣接しており、ｎ＋型半導体領域ＳＤは、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間しかつｎ−型半導体領域ＥＸに接する位置に形成されている。
ＳＯＩ基板ＳＵＢの厚み方向に見ると、ｎ−型半導体領域ＥＸは、半導体層ＥＰ１から半導体層ＳＭ１にかけて形成されており、ｎ＋型半導体領域ＳＤも、半導体層ＥＰ１から半導体層ＳＭ１にかけて形成されている。また、ｎ−型半導体領域ＥＸの少なくとも一部は、ゲート電極ＧＥの直下に位置している。
半導体層ＥＰ１には、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤに対応）が形成されているため、半導体層ＥＰ１を、ソース・ドレイン用（ソース・ドレイン形成用）のエピタキシャル層とみなすことができる。
ｎ＋型半導体領域ＳＤの上部には、金属シリサイド層ＳＩＬが形成されている。金属シリサイド層ＳＩＬは、例えば、コバルトシリサイド層、ニッケルシリサイド層、またはニッケル白金シリサイド層などである。
ＳＯＩ基板ＳＵＢの主面上には、半導体層ＥＰ１（および金属シリサイド層ＳＩＬ）を覆うように、絶縁膜ＩＬ１が形成されている。絶縁膜ＩＬ１は、好ましくは、ライナ膜である窒化シリコン膜（ライナ膜）ＳＮ３と、窒化シリコン膜ＳＮ３上の絶縁膜ＳＯ３との積層膜からなる。窒化シリコン膜ＳＮ３の厚みは、絶縁膜ＳＯ３よりも薄い。
絶縁膜ＳＯ３としては、酸化シリコン系の絶縁膜を用いることができる。ここで、酸化シリコン系の絶縁膜とは、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。
絶縁膜ＩＬ１の上面は、ほぼ平坦化され、絶縁膜ＩＬ１には溝ＴＲが形成されている。この溝ＴＲ内に、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが埋め込まれている（形成されている）。すなわち、ゲート電極ＧＥは、絶縁膜ＩＬ１の溝ＴＲ内に形成されており、ゲート絶縁膜ＧＩは、ゲート電極ＧＥの側壁（側面）および底面（下面）に連続的に形成されている。
つまり、本実施の形態においては、ＳＯＩ基板ＳＵＢ上に、半導体層ＥＰ１を覆うように絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥは、絶縁膜ＩＬ１に形成された溝ＴＲ内に埋め込まれている。具体的には、ゲート絶縁膜ＧＩが溝ＴＲの側面上および底面上に形成されており、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して溝ＴＲ内に埋め込まれている。
また、好ましくは、ゲート電極ＧＥの側壁上に、ゲート絶縁膜ＧＩを介して側壁絶縁膜ＳＷ３が形成されている。すなわち、ゲート電極ＧＥの側壁と絶縁膜ＩＬ１との間に、ゲート絶縁膜ＧＩだけでなく、側壁絶縁膜ＳＷ３も介在している。ゲート絶縁膜ＧＩは、ゲート電極ＧＥに接しているが、側壁絶縁膜ＳＷ３は、ゲート電極ＧＥとは接しておらず、側壁絶縁膜ＳＷ３とゲート電極ＧＥとの間には、ゲート絶縁膜ＧＩが介在している。
ゲート電極ＧＥが埋め込まれた状態の絶縁膜ＩＬ１上には、ゲート電極ＧＥを覆うように、絶縁膜ＩＬ２が形成されている。
絶縁膜ＩＬ１，ＩＬ２には後述のコンタクトホールＣＮＴ（ここでは図示せず）が形成され、コンタクトホールＣＮＴ内には後述のプラグＰＧ（ここでは図示せず）が形成されているが、ここではその図示は省略する。また、絶縁膜ＩＬ２上には、後述の絶縁膜ＩＬ３（ここでは図示せず）および後述の配線Ｍ１（ここでは図示せず）が形成されているが、ここではその図示は省略する。
＜半導体装置の製造工程について＞
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３および図４は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図５〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
次に、本実施の形態の半導体装置の製造工程を、図面を参照して説明する。図３および図４は、本実施の形態の半導体装置の製造工程を示す工程フロー図である。図５〜図２９は、本実施の形態の半導体装置の製造工程中の要部断面図である。
まず、図５に示されるように、ＳＯＩ基板ＳＵＢを準備する（図３のステップＳ１）。
ＳＯＩ基板ＳＵＢは、単結晶シリコンなどからなる基板ＳＵＢ１と、基板ＳＵＢ１の主面上に形成された酸化シリコンなどからなる絶縁層ＢＯＸ１と、絶縁層ＢＯＸ１の上面上に形成された単結晶シリコンからなる半導体層ＳＭ１とを有している。
基板ＳＵＢ１の厚みに比べて半導体層ＳＭ１の厚みは薄い。半導体層ＳＭ１の厚みは、例えば、３〜２０ｎｍ程度とすることができる。
ＳＯＩ基板ＳＵＢは、種々の手法を用いて製造することができる。例えば、表面に酸化膜を形成した半導体基板（シリコン基板）と、もう１枚の半導体基板（シリコン基板）とを、高熱および圧力を加えることで接着して貼り合わせた後、片側のシリコン層（シリコン基板）を薄膜化することで、ＳＯＩ基板ＳＵＢを形成することができる。あるいは、Ｓｉ（シリコン）からなる半導体基板の主面に対して高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に埋込み酸化膜（ＢＯＸ膜）を形成するＳＩＭＯＸ（Silicon Implanted Oxide）法で、ＳＯＩ基板ＳＵＢを形成することができる。更に他の手法、例えばスマートカット（Ｓｍａｒｔ Ｃｕｔ）プロセスなどを用いて、ＳＯＩ基板ＳＵＢを製造することもできる。
次に、ＳＯＩ基板ＳＵＢに素子分離領域（図示せず）を形成する。素子分離領域は、例えば、ＳＯＩ基板ＳＵＢ（半導体層ＳＭ１）の主面に、半導体層ＳＭ１および絶縁層ＢＯＸ１を貫通して底部が基板ＳＵＢ１中に位置する素子分離溝を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成し、この素子分離溝に、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、形成することができる。素子分離領域によって平面的に囲まれた半導体層ＳＭ１に、以下に説明するようにＭＩＳＦＥＴが形成される。
次に、半導体層ＳＭ１のうち、ｎチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体層ＳＭ１に対して、ｐ型ウエル（ｐ型半導体領域）とするためのｐ型不純物（例えばホウ素）をイオン注入などにより導入する。
次に、図６に示されるように、ＳＯＩ基板ＳＵＢ上に、すなわち半導体層ＳＭ１上に、ダミーゲート（ダミーゲート電極、ダミーゲート構造体）ＧＥＤを形成する（図３のステップＳ２）。
ダミーゲートＧＥＤ（特にダミーゲートＧＥＤのポリシリコン膜ＰＬ１）は、ＭＩＳＦＥＴのゲート（ゲート電極）としては機能しないダミー（擬似的）のゲート（ゲート電極）である。ダミーゲートＧＥＤは、絶縁膜ＧＩＤとその上のポリシリコン膜（多結晶シリコン膜）ＰＬ１とその上の窒化シリコン膜ＳＮ１との積層膜からなる。窒化シリコン膜ＳＮ１の代わりに、他の絶縁膜、例えば酸化シリコン膜を用いることもできる。絶縁膜ＧＩＤとしては、酸化シリコン膜を用いることができる。
ポリシリコン膜ＰＬ１は、半導体層ＳＭ１上に直接的に形成することもできるが、半導体層ＳＭ１上に絶縁膜ＧＩＤを介してポリシリコン膜ＰＬ１を形成することが好ましい。絶縁膜ＧＩＤは、後で除去するため、ゲート絶縁膜としては機能しないダミーのゲート絶縁膜である。絶縁膜ＧＩＤとしては、酸化シリコン膜を好適に用いることができ、絶縁膜ＧＩＤの厚みは、ポリシリコン膜ＰＬ１よりも薄い。
絶縁膜ＧＩＤは、後でポリシリコン膜ＰＬ１を除去する際（後述のステップＳ１３の第２段階のエッチングに対応）にエッチングストッパ膜（半導体層ＳＭ１のエッチング防止膜）として用いることができ、そのときに半導体層ＳＭ１がエッチングされてしまうのを防止することができる。このため、ポリシリコン膜ＰＬ１と半導体層ＳＭ１との間に絶縁膜ＧＩＤを介在させておくことが好ましい。
ダミーゲートＧＥＤを形成するには、例えば、ＳＯＩ基板ＳＵＢの主面上（すなわち半導体層ＳＭ１の主面上）に酸化シリコン膜（この酸化シリコン膜が絶縁膜ＧＩＤとなる）を形成してから、その上にポリシリコン膜ＰＬ１および窒化シリコン膜ＳＮ１を順に形成（堆積）する。それから、このポリシリコン膜ＰＬ１と窒化シリコン膜ＳＮ１との積層膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ダミーゲートＧＥＤを形成することができる。ダミーゲートＧＥＤと半導体層ＳＭ１との間には、絶縁膜ＧＩＤ（この場合は酸化シリコン膜）が介在することになる。
また、ダミーゲートＧＥＤは、後で除去するため、導電性を有していなくともよく、ポリシリコン膜ＰＬ１を、他の材料膜に置き換えることもできる。但し、後で除去しやすいこと、酸化シリコン膜や窒化シリコン膜などに対する高いエッチング選択比を確保しやすいこと、ダミーゲートに加工しやすいこと、工程上の不具合を生じにくいことなどの観点から、ポリシリコン膜ＰＬ１が好適である。また、ポリシリコン膜ＰＬ１と同層のポリシリコン膜を用いて、他の素子（例えばポリシリコン抵抗など）を形成することもできる。
次に、ダミーゲートＧＥＤの側壁上に、側壁膜として側壁絶縁膜（オフセットスペーサ）ＳＷ１を形成する（図３のステップＳ３）。
ステップＳ３の側壁絶縁膜ＳＷ１形成工程は、次のようにして行うことができる。すなわち、まず、図７に示されるように、ＳＯＩ基板ＳＵＢの主面の全面に、ダミーゲートＧＥＤを覆うように、酸化シリコン膜ＳＯ１をＣＶＤ（Chemical Vapor Deposition：化学気相成長）法などにより形成（堆積）する。それから、この酸化シリコン膜ＳＯ１をエッチバック（異方性エッチング）することで、図８に示されるように、ダミーゲートＧＥＤの側壁上に酸化シリコン膜ＳＯ１を残して側壁絶縁膜ＳＷ１とし、他の領域の酸化シリコン膜ＳＯ１を除去する。これにより、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１が形成される。側壁絶縁膜ＳＷ１の厚み（ダミーゲートＧＥＤの側壁に略垂直な方向の厚み）は、例えば３〜１０ｎｍ程度とすることができる。
また、側壁絶縁膜ＳＷ１および後述の側壁絶縁膜ＳＷ２は、後で除去するため、必ずしも絶縁性を有していなくともよいが、側壁膜としての形成のしやすさや、除去時にエッチング残りが生じた場合の不具合を防止できるという観点などで、絶縁膜が好ましく、酸化シリコンや窒化シリコンは特に好適である。このため、側壁絶縁膜ＳＷ１および後述の側壁絶縁膜ＳＷ２の材料として、本実施の形態では酸化シリコンを用い、後述の実施の形態２では窒化シリコンを用いている。
次に、図９に示されるように、半導体層ＳＭ１上に、半導体層ＥＰ１をエピタキシャル成長させる（図３のステップＳ４）。
半導体層ＥＰ１は、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とからなる構造体）の両側の領域の半導体層ＳＭ１上に形成される。すなわち、半導体層ＳＭ１上において、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とからなる構造体）の両側に、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とからなる構造体）と隣り合うように、半導体層ＥＰ１が形成される。
半導体層ＥＰ１は、エピタキシャル成長により形成されたエピタキシャル層（エピタキシャル半導体層）であり、シリコン（単結晶シリコン）からなる。半導体層ＥＰ１は、半導体層ＳＭ１上に選択的にエピタキシャル成長し、側壁絶縁膜ＳＷ１上や窒化シリコン膜ＳＮ１上には形成されない。
半導体層ＥＰ１をエピタキシャル成長させる際には、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１は、上面が窒化シリコン膜ＳＮ１で覆われ、側面（側壁）が側壁絶縁膜ＳＷ１で覆われており、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１が露出していない状態で半導体層ＥＰ１をエピタキシャル成長させる。このため、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１上にエピタキシャル層が形成されるのを防止することができる。
つまり、仮に側壁絶縁膜ＳＷ１の形成を省略し、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１の側壁が露出した状態で半導体層ＥＰ１をエピタキシャル成長させた場合には、ポリシリコン膜ＰＬ１の露出部上でもエピタキシャル成長してしまい、半導体層ＥＰ１がポリシリコン膜ＰＬ１とくっついてしまう虞がある。これを側壁絶縁膜ＳＷ１によって防止することができる。
また、半導体層ＥＰ１の側面ＳＦ１がテーパを有するように、半導体層ＥＰ１をエピタキシャル成長させることが好ましい。すなわち、ＳＯＩ基板ＳＵＢの主面（すなわち半導体層ＳＭ１の主面）に対して、半導体層ＥＰ１の側面ＳＦ１が傾斜していることが好ましい。つまり、ＳＯＩ基板ＳＵＢの主面（すなわち半導体層ＳＭ１の主面）と、半導体層ＥＰ１の側面ＳＦ１とのなす角度αは、９０°よりも小さい（すなわちα＜９０°）ことが好ましい。換言すれば、ダミーゲートＧＥＤから遠ざかるにしたがって、半導体層ＥＰ１の厚みが厚くなるように、半導体層ＥＰ１の側面ＳＦ１が傾斜していることが好ましい。半導体層ＥＰ１の側面ＳＦ１のテーパは、半導体層ＥＰ１の成膜用ガスの組成や成膜温度などを調整することにより、制御することができる。
なお、半導体層ＥＰ１の側面ＳＦ１と半導体層ＳＭ１の主面（従ってＳＯＩ基板ＳＵＢの主面）とがなす角度が鋭角である場合を、半導体層ＥＰ１の側面ＳＦ１が傾斜していると称し、この側面ＳＦ１は、半導体層ＥＰ１の傾斜する側面である。このため、半導体層ＥＰ１の側面ＳＦ１が半導体層ＳＭ１の主面（従ってＳＯＩ基板ＳＵＢの主面）に対して垂直の場合は、半導体層ＥＰ１の側面ＳＦ１が傾斜しているとは言わない。
半導体層ＥＰ１は、半導体層ＳＭ１のほぼ平坦な上面上に形成されるため、半導体層ＥＰ１の上面は、半導体層ＳＭ１の上面よりも高い位置になる。このため、ステップＳ４で形成された半導体層ＥＰ１の上面は、ダミーゲートＧＥＤの直下における半導体層ＳＭ１の上面よりも高い位置になる。なお、高さをいうときは、基板ＳＵＢの主面に略垂直な方向の高さに対応している。
半導体層ＳＭ１と半導体層ＳＭ１上に形成された半導体層ＥＰ１とを合わせたものを、以下では、半導体層ＳＭ２と称することとする。
次に、図１０に示されるように、半導体層ＳＭ２（すなわち半導体層ＳＭ１，ＥＰ１）におけるダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域、ＬＤＤ領域）ＥＸを形成する（図３のステップＳ５）。ｎ−型半導体領域ＥＸを形成するためのイオン注入工程では、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１がマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ−型半導体領域ＥＸは、半導体層ＳＭ１および半導体層ＥＰ１（の積層体）において、ダミーゲートＧＥＤの側壁上の側壁絶縁膜ＳＷ１に対して自己整合して形成される。
次に、ダミーゲートＧＥＤの側壁上に、側壁膜として側壁絶縁膜（サイドウォールスペーサ）ＳＷ２を形成する（図３のステップＳ６）。
ステップＳ６の側壁絶縁膜ＳＷ２形成工程は、次のようにして行うことができる。すなわち、まず、図１１に示されるように、ＳＯＩ基板ＳＵＢの主面の全面に、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１を覆うように、酸化シリコン膜ＳＯ２をＣＶＤ法などにより形成（堆積）する。それから、この酸化シリコン膜ＳＯ２をエッチバック（異方性エッチング）することで、図１２に示されるように、ダミーゲートＧＥＤの側壁上に酸化シリコン膜ＳＯ２を残して側壁絶縁膜ＳＷ２とし、他の領域の酸化シリコン膜ＳＯ２を除去する。これにより、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１を介して、側壁絶縁膜ＳＷ２が形成される。側壁絶縁膜ＳＷの２厚み（ダミーゲートＧＥＤの側壁に略垂直な方向の厚み）は、例えば３〜１０ｎｍ程度とすることができる。
側壁絶縁膜ＳＷ２は、ダミーゲートＧＥＤの側壁に側壁絶縁膜ＳＷ１を介して隣接し、かつ、半導体層ＥＰ１上（具体的には半導体層ＥＰ１の傾斜した側面ＳＦ１上）に形成される。すなわち、側壁絶縁膜ＳＷ２の底面が半導体層ＥＰ２（具体的には半導体層ＥＰ１の傾斜した側面ＳＦ１）に接し、側壁絶縁膜ＳＷ２の内壁（ダミーゲートＧＥＤに対向する側の側面）がダミーゲートＧＥＤの側壁上の側壁絶縁膜ＳＷ１に接している。
次に、図１３に示されるように、半導体層ＳＭ２（すなわち半導体層ＳＭ１，ＥＰ１）におけるダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤを形成する（図３のステップＳ７）。ｎ＋型半導体領域ＳＤを形成するためのイオン注入工程では、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２がマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ＋型半導体領域ＳＤは、ダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ１を介して形成された側壁絶縁膜ＳＷ２に対して自己整合して形成される。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも、不純物濃度が高い。
ｎ−型半導体領域ＥＸを形成するためのイオン注入では、半導体層ＳＭ２（ＳＭ１，ＥＰ１）の比較的浅い領域にｎ型不純物を注入することができるが、それに比べて、ｎ＋型半導体領域ＳＤを形成するためのイオン注入では、半導体層ＳＭ２（ＳＭ１，ＥＰ１）の深い領域にまで（すなわち半導体層ＳＭ２の厚み全体に対して）ｎ型不純物を注入する。
ステップＳ６で側壁絶縁膜ＳＷ２を形成する前に、ｎ−型半導体領域ＥＸを形成するためのイオン注入（ステップＳ５）を行い、ステップＳ６で側壁絶縁膜ＳＷ２を形成した後で、ｎ＋型半導体領域ＳＤを形成するためのイオン注入（ステップＳ７）を行っている。このため、ステップＳ７までを行うと、ｎ−型半導体領域ＥＸは、側壁絶縁膜ＳＷ２の直下の部分の半導体層ＳＭ２（ＳＭ１，ＥＰ１）に形成されている状態となる。後述のステップＳ１３でダミーゲートＧＥＤとともに側壁絶縁膜ＳＷ２も除去してから後述のステップＳ１４〜Ｓ１６でゲート電極ＧＥを形成するため、側壁絶縁膜ＳＷ２が存在していた領域にもゲート電極ＧＥが形成されることになる。このため、後でゲート電極ＧＥを形成すると、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥの一部（ゲート長方向の両端部側）の直下にほぼ形成されている状態となる。
次に、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸなどに導入された不純物を活性化するための熱処理である活性化アニールを行う（図３のステップＳ８）。また、イオン注入領域がアモルファス化された場合は、このステップＳ８の活性化アニール時に、結晶化させることができる。
次に、ダミーゲートＧＥＤの側壁上に、側壁膜として側壁絶縁膜（サイドウォールスペーサ）ＳＷ３を形成する（図３のステップＳ９）。
ステップＳ９の側壁絶縁膜ＳＷ３形成工程は、次のようにして行うことができる。すなわち、まず、図１４に示されるように、ＳＯＩ基板ＳＵＢの主面の全面に、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を覆うように、窒化シリコン膜ＳＮ２をＣＶＤ法などにより形成（堆積）する。それから、この窒化シリコン膜ＳＮ２をエッチバック（異方性エッチング）することで、図１５に示されるように、ダミーゲートＧＥＤの側壁上に窒化シリコン膜ＳＮ２を残して側壁絶縁膜ＳＷ３とし、他の領域の窒化シリコン膜ＳＮ２を除去する。これにより、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１，ＳＷ２を介して、側壁絶縁膜（サイドウォールスペーサ）ＳＷ３が形成される。側壁絶縁膜ＳＷ３の厚み（ダミーゲートＧＥＤの側壁に略垂直な方向の厚み）は、例えば１０〜３０ｎｍ程度とすることができる。
この段階で、ダミーゲートＧＥＤの側壁上には、ダミーゲートＧＥＤに近い順に、側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ２と側壁絶縁膜ＳＷ３とが形成（積層）された状態となっている。
側壁絶縁膜ＳＷ３の形成を省略することもできるが、側壁絶縁膜ＳＷ３を形成することが、より好ましい。側壁絶縁膜ＳＷ３を形成した場合には、金属シリサイド層ＳＩＬの形成位置をダミーゲートＧＥＤの位置から、側壁絶縁膜ＳＷ１，ＳＷ２の厚みに加えて側壁絶縁膜ＳＷ３の厚みの分も、離れさせることができる。このため、半導体層ＥＰ１の厚みが比較的厚い領域（従って半導体層ＳＭ２の厚みが比較的厚い領域）に金属シリサイド層ＳＩＬを形成することができる。従って、半導体層ＳＭ２において、金属シリサイド層ＳＩＬを形成することに伴って厚み方向にシリコン領域が無くなる領域が発生してしまうのを防止することができる。また、後の工程で側壁絶縁膜ＳＷ３を残した状態でゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成すれば、金属シリサイド層ＳＩＬとゲート電極ＧＥとの間に、ゲート絶縁膜ＧＩだけでなく側壁絶縁膜ＳＷ３も介在することになるため、ゲート電極ＧＥと金属シリサイド層ＳＩＬとの間の耐圧を向上させることができる。
次に、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤの表面（上層部）に低抵抗の金属シリサイド層ＳＩＬを形成する（図４のステップＳ１０）。
ステップＳ１０の金属シリサイド層ＳＩＬ形成工程は、次のようにして行うことができる。すなわち、まず、ｎ＋型半導体領域ＳＤの表面（具体的にはダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３で覆われていない部分の半導体層ＥＰ１の表面）を露出させてから、図１６に示されるように、ダミーゲートＧＥＤ、側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３およびｎ＋型半導体領域ＳＤを覆うように、ＳＯＩ基板ＳＵＢの主面（全面）上に、金属膜ＭＥを形成（堆積）する。金属膜ＭＥは、例えばコバルト（Ｃｏ）膜、ニッケル（Ｎｉ）膜、またはニッケル白金合金膜などからなり、スパッタリング法などを用いて形成することができる。それから、熱処理によって、金属膜ＭＥとｎ＋型半導体領域ＳＤ（を構成するシリコン）とを反応させる。これにより、図１７に示されるように、ｎ＋型半導体領域ＳＤの表面に、金属シリサイド層ＳＩＬが形成される。その後、未反応の金属膜ＭＥは除去し、図１７は、この段階が示されている。
金属膜ＭＥがコバルト膜の場合は、金属シリサイド層ＳＩＬはコバルトシリサイド層であり、金属膜ＭＥがニッケル膜の場合は、金属シリサイド層ＳＩＬはニッケルシリサイド層であり、金属膜ＭＥがニッケル白金合金膜の場合は、金属シリサイド層ＳＩＬはニッケル白金シリサイド層となる。金属シリサイド層ＳＩＬを形成したことで、ｎ＋型半導体領域ＳＤの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
ｎ＋型半導体領域ＳＤの表面（上層部）に金属シリサイド層ＳＩＬが形成されるが、金属シリサイド層ＳＩＬは、主として半導体層ＥＰ１に形成される。
なお、ダミーゲートＧＥＤの側壁上には側壁絶縁膜ＳＷ１，ＳＷ２が形成され、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１上には窒化シリコン膜ＳＮ１が形成されているため、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１は金属膜ＭＥと接触せず、ポリシリコン膜ＰＬ１は金属膜ＭＥと反応しない。このため、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１の表面には、金属シリサイド層は形成されない。
次に、図１８に示されるように、ＳＯＩ基板ＳＵＢの主面（主面全面）上に絶縁膜（層間絶縁膜）ＩＬ１を形成する（図４のステップＳ１１）。すなわち、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３を覆うように、ＳＯＩ基板ＳＵＢの主面上に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１は、好ましくは、窒化シリコン膜（ライナ膜）ＳＮ３と窒化シリコン膜ＳＮ３上の絶縁膜（層間絶縁膜）ＳＯ３との積層膜からなる。絶縁膜ＳＯ３の膜厚は窒化シリコン膜ＳＮ３の膜厚よりも厚い。絶縁膜ＳＯ３としては、酸化シリコン系の絶縁膜を用いることができる。ここで、酸化シリコン系の絶縁膜とは、酸化シリコンを主体とする絶縁膜であるが、炭素（Ｃ）、フッ素（Ｆ）、窒素（Ｎ）、ホウ素（Ｂ）およびリン（Ｐ）のうちの一種以上を更に含有することもできる。
また、本実施の形態では、ライナ膜ＳＮ３として絶縁膜である窒化シリコン膜ＳＮ３を例示しているが、これに代えて酸窒化シリコン膜を用いてもよい。すなわち、後述の溝ＴＲやコンタクトホールＣＮＴを形成する際に、エッチングストッパとして機能する絶縁膜であればよい。
次に、図１９に示されるように、絶縁膜ＩＬ１の表面（上面）をＣＭＰ（Chemical Mechanical Polishing：化学機械研磨）法などにより研磨することにより、ダミーゲートＧＥＤの上面（すなわち窒化シリコン膜ＳＮ１の上面）を露出させる（図４のステップＳ１２）。すなわち、ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１の上面が露出するまで、絶縁膜ＩＬ１をＣＭＰ法で研磨する。ステップＳ１２は、絶縁膜ＩＬ１の一部（少なくとも、ダミーゲートＧＥＤを覆う部分の絶縁膜ＩＬ１）を除去してダミーゲートＧＥＤの上面を露出させる工程である。
次に、図２０に示されるように、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を、エッチングにより除去する（図４のステップＳ１３）。
このステップＳ１３でダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を除去することにより、図２０に示されるように、溝（凹部、開口部、窪み部）ＴＲが形成される。溝ＴＲは、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２の除去前までダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２が存在していた領域（空間）からなる。溝ＴＲからは、半導体層ＳＭ１の上面と、半導体層ＥＰ１の傾斜した側面ＳＦ１と、側壁絶縁膜ＳＷ３の内壁とが露出される。
溝ＴＲの底面は、半導体層ＳＭ１の上面と半導体層ＥＰ１の傾斜した側面ＳＦ１とにより形成されている。溝ＴＲの側面（側壁）は、側壁絶縁膜ＳＷ３の内壁により形成されている。つまり、溝ＴＲから露出する半導体層ＳＭ１の上面から半導体層ＥＰ１の傾斜した側面ＳＦ１までを、溝ＴＲの底面とみなすことができる。溝ＴＲの上部は開放されている。ここで、側壁絶縁膜ＳＷ３の内壁とは、側壁絶縁膜ＳＷ３において、側壁絶縁膜ＳＷ２を除去するまで側壁絶縁膜ＳＷ２に接していた側の側面（側壁）に対応している。
ステップＳ１３のエッチング工程について、以下、具体的に説明する。
ステップＳ１３のエッチングは、次の３段階（第１段階、第２段階および第３段階、図２１〜図２３参照）のエッチングにより行うことが好ましい。
すなわち、ステップＳ１２のＣＭＰ処理により図１９の構造を得た後、ステップＳ１３における第１段階のエッチングにより、図２１に示されるように、ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１を除去する。この第１段階のエッチングは、窒化シリコン膜ＳＮ１のエッチング速度が、ポリシリコン膜ＰＬ１のエッチング速度よりも速くなるようなエッチング条件で、窒化シリコン膜ＳＮ１を選択的にエッチングすることが好ましい。第１段階のエッチングにより、窒化シリコン膜ＳＮ１が除去されて、ポリシリコン膜ＰＬ１が露出される。
第１段階のエッチングで窒化シリコン膜ＳＮ１を除去した後、エッチング条件を変えて、ステップＳ１３における第２段階のエッチングにより、図２２に示されるように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１を除去する。この第２段階のエッチングは、ポリシリコン膜ＰＬ１のエッチング速度が、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤ（具体的には酸化シリコン）のエッチング速度よりも速くなるようなエッチング条件で、ポリシリコン膜ＰＬ１を選択的にエッチングすることが好ましい。第２段階のエッチングにより、ポリシリコン膜ＰＬ１が除去されて、側壁絶縁膜ＳＷ１および絶縁膜ＧＩＤが露出される。すなわち、第２段階のエッチングでは、ポリシリコン膜ＰＬ１をエッチングするとともに、側壁絶縁膜ＳＷ１および絶縁膜ＧＩＤをエッチングストッパとして機能させることができる。ここでは、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤを酸化シリコンにより形成しているため、ポリシリコン膜ＰＬ１と側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤとの高いエッチング選択比を確保することは容易である。また、半導体層ＳＭ１とポリシリコン膜ＰＬ１との間に絶縁膜ＧＩＤを設けていたことで、第２段階のエッチングでポリシリコン膜ＰＬ１を除去した際に、半導体層ＳＭ１がエッチングされてしまうのを防止することができる。
第２段階のエッチングでポリシリコン膜ＰＬ１を除去した後、エッチング条件を変えて、ステップＳ１３における第３段階のエッチングにより、図２３に示されるように、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤを除去する。この第３段階のエッチングは、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤのエッチング速度が、半導体層ＳＭ１，ＥＰ１のエッチング速度よりも速くなるようなエッチング条件で、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤを選択的にエッチングすることが好ましい。これにより、第３段階のエッチングで半導体層ＳＭ１，ＥＰ１がエッチングされてしまうのを抑制または防止することができる。側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ２とを同じ材料（ここでは酸化シリコン）により形成しておけば、側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ２とを同じエッチング工程で連続的にエッチングすることができる。また、絶縁膜ＧＩＤと側壁絶縁膜ＳＷ１，ＳＷ２とを同じ材料（ここでは酸化シリコン）により形成しておけば、絶縁膜ＧＩＤを、側壁絶縁膜ＳＷ１，ＳＷ２を除去するのと同じエッチング工程で除去することができる。
また、第３段階のエッチングでは、側壁絶縁膜ＳＷ１，ＳＷ２は除去されるが、側壁絶縁膜ＳＷ３は残存させることが好ましい。このため、本実施の形態では、側壁絶縁膜ＳＷ３を側壁絶縁膜ＳＷ１，ＳＷ２とは異なる材料により形成しておき、側壁絶縁膜ＳＷ１，ＳＷ２（具体的には酸化シリコン）のエッチング速度が、側壁絶縁膜ＳＷ３（具体的には窒化シリコン）および半導体層ＳＭ１，ＥＰ１のエッチング速度よりも速くなるようなエッチング条件で、第３段階のエッチングを行う。ここでは、側壁絶縁膜ＳＷ１，ＳＷ２は酸化シリコン膜ＳＯ１，ＳＯ２により形成され、側壁絶縁膜ＳＷ３は窒化シリコン膜ＳＮ２により形成されているため、側壁絶縁膜ＳＷ１，ＳＷ２と側壁絶縁膜ＳＷ３との高いエッチング選択比を確保することは容易である。すなわち、第３段階のエッチングでは、側壁絶縁膜ＳＷ１，ＳＷ２をエッチングするとともに、側壁絶縁膜ＳＷ３をエッチングストッパとして機能させることができる。また、側壁絶縁膜ＳＷ１，ＳＷ２は酸化シリコン膜ＳＯ１，ＳＯ２により形成されているため、側壁絶縁膜ＳＷ１，ＳＷ２と半導体層ＳＭ１，ＥＰ１との高いエッチング選択比を確保することも容易である。
また、側壁絶縁膜ＳＷ３の形成を省略した場合は、第３段階のエッチングで側壁絶縁膜ＳＷ１，ＳＷ２を除去すると、絶縁膜ＩＬ１（より特定的には絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３）が露出することになる。この場合、絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３をエッチングストッパとして機能させることができる。すなわち、側壁絶縁膜ＳＷ３は必ずしも形成されている必要は無い。なお、ライナ膜ＳＮ３の材料を窒化シリコン膜に代えて、酸窒化シリコン膜を用いてもよい。
また、絶縁膜ＧＩＤが側壁絶縁膜ＳＷ１，ＳＷ２と異なる材料により形成されていた場合は、側壁絶縁膜ＳＷ１，ＳＷ２をエッチングで除去した後に、エッチング条件を変えて絶縁膜ＧＩＤを選択的に除去することもできる。
また、側壁絶縁膜ＳＷ１，ＳＷ２を除去する際に、絶縁膜ＩＬ１の絶縁膜ＳＯ３の一部がエッチングされる場合もあるが、絶縁膜ＳＯ３の厚みは厚く、また、絶縁膜ＳＯ３の下には窒化シリコン膜ＳＮ３があるため、許容することができる。
上記３段階（第１段階、第２段階および第３段階）のエッチングによりダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を除去することで、図２０および図２３に示されるように、溝ＴＲが形成される。
続いて、ステップＳ１３よりも後の工程について説明する。
ステップＳ１３の後、図２４に示されるように、溝ＴＲの底面および側面（側壁）上を含むＳＯＩ基板ＳＵＢの主面（主面全面）上に、ゲート絶縁膜用の絶縁膜ＧＩａを形成する（図４のステップＳ１４）。
絶縁膜ＧＩａは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法またはＣＶＤ法により形成することができる。絶縁膜ＧＩａとしては、例えば、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）またはケイ素（Ｓｉ）の一方または両方を含有することもできる。この場合、絶縁膜ＧＩａは、窒化シリコン膜よりも高い誘電率（比誘電率）を有する高誘電率膜（いわゆるＨｉｇｈ−ｋ膜）である。また、絶縁膜ＧＩａとして、酸化シリコンまたは酸窒化シリコン膜を用いることも可能である。但し、絶縁膜ＧＩａに高誘電率膜を用いた場合は、同じ物理的膜厚を有する酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜（ＧＩ）の酸化シリコン換算膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。なお、絶縁膜ＧＩａの物理的膜厚は、２ｎｍ〜５ｎｍ程度である。
また、絶縁膜ＧＩａに高誘電率膜を用いる場合は、絶縁膜ＧＩａの形成に先立って、界面層として１ｎｍ以下の酸化シリコン膜を形成してもよい。この界面層の物理的膜厚は、上記金属酸化物膜（高誘電率膜）の物理的膜厚よりも薄く形成される。なお、界面層は熱酸化法によって、半導体層ＳＭ１上に形成することができる。
絶縁膜ＧＩａは、少なくとも、溝ＴＲから露出する部分の半導体層ＳＭ１，ＥＰ１上に形成する必要があるが、実際には、溝ＴＲから露出する部分の半導体層ＳＭ１，ＥＰ１上だけでなく、溝ＴＲから露出する側壁絶縁膜ＳＷ３の内壁上と、絶縁膜ＩＬ１上とにも、絶縁膜ＧＩａが形成される。すなわち、溝ＴＲの底部および側壁上を含む絶縁膜ＩＬ１上に絶縁膜ＧＩａが形成される。
次に、図２５に示されるように、ＳＯＩ基板ＳＵＢの主面上に、すなわち絶縁膜ＧＩａ上に、ゲート電極用の導電膜（導電体膜）ＣＤを形成する（図４のステップＳ１５）。この導電膜ＣＤは、絶縁膜ＧＩａ上に、溝ＴＲ内を埋めるように形成される。
導電膜ＣＤとしては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜または窒化炭化タンタル（ＴａＣＮ）膜などの、金属膜を用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）や合金膜だけでなく、金属伝導を示す金属化合物膜（窒化金属膜や炭化金属膜など）も含むものとする。導電膜ＣＤは、金属膜の場合、例えばスパッタリング法などを用いて形成することができる。導電膜ＣＤに金属膜を用いた場合は、後で形成されるゲート電極ＧＥをメタルゲート電極とすることができるため、ゲート電極ＧＥの空乏化現象を抑制し、寄生容量をなくすことができるという利点を得られる。また、ＭＩＳＦＥＴ素子の小型化（ゲート絶縁膜の薄膜化）も可能になるという利点も得られる。
また、メタルゲート電極の変形例として、上記金属膜とポリシリコン膜（ドープトポリシリコン膜）の積層型のゲート電極とすることもできる。この場合、まず、溝ＴＲ内に上記金属膜を形成し、その後、溝ＴＲ内を埋め込むようにポリシリコン膜を形成することで、積層型のゲート電極を得られる。この場合、導電膜ＣＤは、上記金属膜とその上のポリシリコン膜（ドープトポリシリコン膜）との積層膜により構成されることになる。
また、メタルゲート電極の他の変形例として、異なる金属膜を積層させても良い。この場合、例えば、溝ＴＲ内に第１金属膜を形成し、その後、溝ＴＲ内を埋め込むように第２金属膜を形成することで、積層型のゲート電極を得られる。この場合、導電膜ＣＤは、第１金属膜とその上の第２金属膜との積層膜により構成されることになる。この時、積層させる金属（金属膜）は２層に限らず、２層以上の複数層としても良い。
次に、図２６に示されるように、溝ＴＲ内に導電膜ＣＤを残し、溝ＴＲの外部の導電膜ＣＤをＣＭＰ法などにより除去して、ゲート電極ＧＥを形成する（図４のステップＳ１６）。ゲート電極ＧＥは、溝ＴＲ内に残存する導電膜ＣＤからなる。
ステップＳ１６においては、溝ＴＲの外部の導電膜ＣＤをＣＭＰ法で研磨して除去する際に、溝ＴＲの外部の絶縁膜ＧＩａも除去される。すなわち、絶縁膜ＩＬ１（の絶縁膜ＳＯ３）の上面が露出するまで導電膜ＣＤおよび絶縁膜ＧＩａを研磨し、それによって、溝ＴＲの外部の導電膜ＣＤおよび絶縁膜ＧＩａを除去し、溝ＴＲ内に導電膜ＣＤおよび絶縁膜ＧＩａを残す。これにより、溝ＴＲ内には導電膜ＣＤおよび絶縁膜ＧＩａが残存し、溝ＴＲ内に残存する導電膜ＣＤがゲート電極ＧＥとなり、溝ＴＲ内に残存する絶縁膜ＧＩａがゲート絶縁膜ＧＩとなる。すなわち、ステップＳ１４〜Ｓ１６は、溝ＴＲ内にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する工程である。
ゲート電極ＧＥと半導体層ＳＭ１（の上面）との間と、ゲート電極ＧＥと半導体層ＥＰ１（の傾斜した側面ＳＦ１）との間と、ゲート電極ＧＥと側壁絶縁膜ＳＷ３（の内壁）との間には、ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）が介在する。ゲート電極ＧＥおよびゲート絶縁膜ＧＩは、ＭＩＳＦＥＴのゲート電極およびゲート絶縁膜としてそれぞれ機能する。つまり、半導体層ＳＭ２上にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成するのである。
ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）を介してゲート電極ＧＥの下に位置する半導体層ＳＭ１に、ＭＩＳＦＥＴのチャネル領域が形成される。また、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域（不純物拡散層）は、半導体層ＳＭ２（ＳＭ１，ＥＰ１）に設けられたｎ−型半導体領域ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより形成され、ＬＤＤ（Lightly doped Drain）構造を有している。
なお、ゲート長方向において、ゲート電極ＧＥの上部の長さは４８ｎｍ程度であり、ゲート電極ＧＥの下部長さ（チャネル領域の長さ）は２８ｎｍ程度である。すなわち、ゲート長方向におけるゲート電極ＧＥの最小長を、実質的なチャネル領域として利用している。
このようにして、ｎチャネル型のＭＩＳＦＥＴが形成される。
本実施の形態では、ダミーゲートＧＥＤの側壁上に形成されかつ半導体層ＥＰ１の上に位置していた側壁絶縁膜ＳＷ２を、ステップＳ１３でダミーゲートＧＥＤとともに除去し、除去した領域（溝ＴＲ）にゲート電極ＧＥを形成している。このため、ダミーゲートＧＥＤが存在していた領域だけでなく、側壁絶縁膜ＳＷ２が存在していた領域にもゲート電極ＧＥを形成することができる。このため、ゲート電極ＧＥのゲート長方向の寸法を、ダミーゲートＧＥＤの寸法よりも大きくすることができ、ゲート電極ＧＥの一部（ゲート長方向の両端部側）が半導体層ＥＰ１上に位置する、すなわち半導体層ＥＰ１上に乗り上げることになる。従って、ゲート電極ＧＥにおけるゲート長方向の端部は、半導体層ＥＰ１の上に位置することになる。そして、ｎ−型半導体領域ＥＸの少なくとも一部は、ゲート電極ＧＥの直下に位置することになる。
次に、図２７に示されるように、ＳＯＩ基板ＳＵＢの主面全面上に、すなわちゲート電極ＧＥが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜（層間絶縁膜）ＩＬ２を形成する。絶縁膜ＳＯ３としては、酸化シリコン系の絶縁膜を用いることができる。絶縁膜ＩＬ２は、絶縁膜ＩＬ１上に、ゲート電極ＧＥの上面を覆うように、形成される。
絶縁膜ＩＬ２の形成後、絶縁膜ＩＬ２の表面（上面）をＣＭＰ法により研磨するなどして、絶縁膜ＩＬ２の上面の平坦性を高めることもできる。
次に、図２８に示されるように、絶縁膜ＩＬ２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして用いて、絶縁膜ＩＬ２および絶縁膜ＩＬ１をドライエッチングすることにより、絶縁膜ＩＬ１，ＩＬ２にコンタクトホール（貫通孔、孔）ＣＮＴを形成する。コンタクトホールＣＮＴは、絶縁膜ＩＬ１および絶縁膜ＩＬ２からなる積層膜（積層絶縁膜）を貫通するように形成される。
コンタクトホールＣＮＴを形成するには、まず、窒化シリコン膜ＳＮ３に比較して絶縁膜ＳＯ３および絶縁膜ＩＬ２がエッチングされやすい条件で絶縁膜ＩＬ２および絶縁膜ＳＯ３のドライエッチングを行い、窒化シリコン膜ＳＮ３をエッチングストッパ膜として機能させることで、絶縁膜ＩＬ２および絶縁膜ＳＯ３にコンタクトホールＣＮＴを形成する。それから、絶縁膜ＩＬ２および絶縁膜ＳＯ３に比較して窒化シリコン膜ＳＮ３がエッチングされやすい条件でコンタクトホールＣＮＴの底部の窒化シリコン膜ＳＮ３をドライエッチングして除去することで、貫通孔としてのコンタクトホールＣＮＴが形成される。
コンタクトホールＣＮＴは、例えば、ｎ＋型半導体領域ＳＤの上部、またはゲート電極ＧＥの上部などに形成される。ｎ＋型半導体領域ＳＤの上部に形成されたコンタクトホールＣＮＴの底部では、ｎ＋型半導体領域ＳＤ上の金属シリサイド層ＳＩＬが露出される。コンタクトホールＣＮＴ形成時に窒化シリコン膜ＳＮ３をエッチングストッパ膜として機能させたことで、コンタクトホールＣＮＴの掘り過ぎや半導体層ＳＭ２のダメージを抑制または防止することができる。
次に、コンタクトホールＣＮＴ内に、接続用の導電体部として、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する（埋め込む）。プラグＰＧは、次のようにして形成することができる。
すなわち、まず、コンタクトホールＣＮＴの内部（底部および側壁上）を含む絶縁膜ＩＬ２上に、スパッタリング法またはプラズマＣＶＤ法などによりバリア導体膜ＢＲ１（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、タングステン膜などからなる主導体膜ＭＣ１を、ＣＶＤ法などによってバリア導体膜ＢＲ１上にコンタクトホールＣＮＴを埋めるように形成する。その後、コンタクトホールＣＮＴの外部（絶縁膜ＩＬ２上）の不要な主導体膜ＭＣ１およびバリア導体膜ＢＲ１をＣＭＰ法またはエッチバック法などによって除去する。これにより、絶縁膜ＩＬ２の上面が露出し、絶縁膜ＩＬ１，ＩＬ２のコンタクトホールＣＮＴ内に埋め込まれて残存するバリア導体膜ＢＲ１および主導体膜ＭＣ１により、プラグＰＧが形成される。ｎ＋型半導体領域ＳＤの上部に形成されたプラグＰＧは、その底部でｎ＋型半導体領域ＳＤの表面上の金属シリサイド層ＳＩＬと接して電気的に接続される。また、図示はしないけれども、プラグＰＧがゲート電極ＧＥの上部に形成された場合は、そのプラグＰＧは、そのプラグＰＧの底部でゲート電極ＧＥと接して電気的に接続される。
次に、図２９に示されるように、プラグＰＧが埋め込まれた絶縁膜ＩＬ２上に、配線形成用の絶縁膜ＩＬ３を形成する。絶縁膜ＩＬ３は、単体膜（単体絶縁膜）または積層膜（積層絶縁膜）とすることができる。
次に、シングルダマシン法により第１層目の配線を形成する。まず、フォトレジストパターン（図示せず）をマスクとしたドライエッチングによって絶縁膜ＩＬ３の所定の領域に配線溝ＷＴを形成した後、ＳＯＩ基板ＳＵＢの主面上（すなわち配線溝ＷＴの底部および側壁上を含む絶縁膜ＩＬ３上）にバリア導体膜（バリアメタル膜）を形成する。バリア導体膜は、例えば窒化チタン膜、タンタル膜または窒化タンタル膜などを用いることができる。続いて、ＣＶＤ法またはスパッタリング法などによりバリア導体膜上に銅のシード層を形成し、さらに電解めっき法などを用いてシード層上に銅めっき膜（主導体膜）を形成する。銅めっき膜により配線溝ＷＴの内部を埋め込む。それから、配線溝ＷＴ以外の領域の銅めっき膜、シード層およびバリアメタル膜をＣＭＰ法により除去して、銅を主導電材料とする第１層目の配線Ｍ１を形成する。なお、図面の簡略化のために、図２９では、配線Ｍ１を構成する銅めっき膜、シード層およびバリアメタル膜を一体化して示してある。配線Ｍ１は、プラグＰＧに接続され、プラグＰＧを介して、ｎ＋型半導体領域ＳＤまたはゲート電極ＧＥなどと電気的に接続される。
その後、デュアルダマシン法により２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１および２層目以降の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
また、本実施の形態では、ＭＩＳＦＥとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一のＳＯＩ基板ＳＵＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。これは、以下の実施の形態２〜４についても同様である。
＜検討例について＞
ＳＯＩ基板を用いて半導体装置を製造する場合、ＳＯＩ基板の半導体層上に、ソース・ドレイン用のシリコン層をエピタキシャル成長させる。これにより、例えば、ソース・ドレイン拡散層の深さを浅くしながら抵抗低減を図ることができ、また、サリサイドプロセスで金属シリサイド層を形成するのに適したシリコン膜厚を確保することができる。このような半導体装置について、検討した。
ＳＯＩ基板を用いて半導体装置を製造する場合、ＳＯＩ基板の半導体層上に、ソース・ドレイン用のシリコン層をエピタキシャル成長させる。これにより、例えば、ソース・ドレイン拡散層の深さを浅くしながら抵抗低減を図ることができ、また、サリサイドプロセスで金属シリサイド層を形成するのに適したシリコン膜厚を確保することができる。このような半導体装置について、検討した。
図３０および図３１は、第１検討例の半導体装置の要部断面図である。図３０は、本実施の形態の上記図１に対応するものであり、図３１は、本実施の形態の上記図２に対応するものである。
図３０および図３１に示される第１検討例の半導体装置は、上記ステップＳ１０（金属シリサイド層ＳＩＬ形成工程）までは本実施の形態と同様の工程を行っているが、それ以降の工程が相違している。すなわち、第１検討例の半導体装置を製造する場合は、ステップＳ１０（金属シリサイド層ＳＩＬ形成工程）までの工程を行って上記図１７の構造を得た後に、ＳＯＩ基板ＳＵＢの主面（主面全面）上に、上記窒化シリコン膜ＳＮ３に相当する窒化シリコン膜ＳＮ１０３と上記絶縁膜ＳＯ３に相当する酸化シリコン膜ＳＯ１０３との積層膜からなる層間絶縁膜ＩＬ１０１を形成する。そして、層間絶縁膜ＩＬ１０１の上面をＣＭＰ法で平坦化するが、その際、本実施の形態とは異なり、上記ダミーゲートＧＥＤは露出させない。その後、上記ステップＳ１３〜Ｓ１６は行わずに、層間絶縁膜ＩＬ１０１に上記コンタクトホールＣＮＴに相当するコンタクトホール（図示せず）を形成し、そのコンタクトホール内に上記プラグＰＧに相当するプラグ（図示せず）を形成し、更に、上記絶縁膜ＩＬ３と上記配線Ｍ１とに相当するもの（図示せず）を形成する。
このため、図３０および図３１に示される第１検討例の半導体装置は、上記絶縁膜ＧＩＤと上記ポリシリコン膜ＰＬ１と上記窒化シリコン膜ＳＮ１とが除去されずに残存して、それぞれゲート絶縁膜ＧＩ１０１とゲート電極ＧＥ１０１と窒化シリコン膜ＳＮ１０１となっている。つまり、上記ステップＳ２でゲート絶縁膜ＧＩ１０１とゲート電極ＧＥ１０１と窒化シリコン膜ＳＮ１０１との積層構造体を形成し、これをそのまま製造後の半導体装置に残存させたものが、第１検討例の半導体装置に対応している。
図３２および図３３は、第２検討例の半導体装置の製造工程中の要部断面図である。図３４および図３５は、第２検討例の半導体装置の要部断面図であり、図３４は、本実施の形態の上記図１に対応するものであり、図３５は、本実施の形態の上記図２に対応するものである。
第２検討例の半導体装置を製造する場合は、上記ステップＳ１２（絶縁膜ＩＬ１のＣＭＰ工程）までは本実施の形態と同様の工程を行っているが、それ以降の工程が相違している。すなわち、第２検討例の半導体装置を製造する場合は、ステップＳ１２（絶縁膜ＩＬ１のＣＭＰ工程）までの工程を行って上記図１９の構造を得た後に、図３２に示されるように、上記ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１およびポリシリコン膜ＰＬ１をエッチングより除去するが、絶縁膜ＧＩＤおよび側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３は除去せずに残存させる。それから、窒化シリコン膜ＳＮ１およびポリシリコン膜ＰＬ１が除去されることで形成された溝ＴＲ１０１内を埋めるように絶縁膜ＩＬ１上に導電膜を形成してから、溝ＴＲ１０１の外部の導電膜をＣＭＰ法で除去することにより、溝ＴＲ１０１内にゲート電極ＧＥ１０２を形成する。ゲート電極ＧＥ１０２の下に残存する絶縁膜ＧＩＤがゲート絶縁膜ＧＩ１０２となる。その後は、本実施の形態と同様に、上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成するが、ここではその図示は省略する。
図３０および図３１に示される第１検討例の半導体装置においては、ゲート電極ＧＥ１０１の形成後にエピタキシャル層である半導体層ＥＰ１を形成しているため、ゲート電極ＧＥ１０１の端部（ゲート長方向の両端部）は、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１上に乗り上げていない。
また、図３４および図３５に示される第２検討例の半導体装置においては、ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１およびポリシリコン膜ＰＬ１をエッチングにより除去してそこにゲート電極ＧＥ１０２を形成する。しかしながら、第２検討例の半導体装置では、側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３（特に側壁絶縁膜ＳＷ２）を残存させるため、ゲート電極ＧＥ１０２の端部（ゲート長方向の両端部）は、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１上に乗り上げていない。
図３０および図３１に示される第１検討例の半導体装置や図３４および図３５に示される第２検討例の半導体装置のように、ゲート電極ＧＥ１０１，ＧＥ１０２の端部（ゲート長方向の両端部）が半導体層ＥＰ１上に乗り上げていない構造では、次のような課題がある。
第１の課題として、ＭＩＳＦＥＴを有する半導体装置においては、ソースまたはドレイン用の半導体領域が、チャネル領域との間に寄生抵抗を有していると、特性（電気的特性）の劣化を招く虞がある。例えば、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗が大きいと、オン抵抗が増大してオン電流が低下するため、ＭＩＳＦＥＴの電気的特性が低下する。また、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗の値がばらつくことで、ＭＩＳＦＥＴ毎の特性ばらつきが増大する懸念もある。以下、「寄生抵抗」とは、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗のことを指している。なお、ソースまたはドレイン用の半導体領域とは、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとを合わせたものに対応している。
ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制するためには、ゲート電極の端部（ゲート長方向の両端部）をソースまたはドレイン用の半導体領域にオーバーラップさせることが有効である。
しかしながら、図３０および図３１に示される第１検討例の半導体装置や図３４および図３５に示される第２検討例の半導体装置では、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１上にゲート電極ＧＥ１０１，ＧＥ１０２の端部（ゲート長方向の両端部）が乗り上げていないため、ソースまたはドレイン用の半導体領域にゲート電極ＧＥ１０１，ＧＥ１０２をオーバーラップさせにくく、寄生抵抗が大きくなりやすい。
また、単純にソース・ドレイン用の半導体領域をゲート電極ＧＥ１０１，ＧＥ１０２の下方にまで拡散させることを考えた場合でも、微細化によってゲート長が既にかなり短いので、ソースまたはドレイン用の半導体領域を拡散させすぎると、パンチスルーが起きやすくなってしまう。
更に、第２検討例では、溝ＴＲ１０１内のゲート絶縁膜として、本願の図２４に示されるような絶縁膜ＧＩａを形成した場合、ゲート絶縁膜ＧＩ（ＧＩａ）の厚みも加わるため、ソースまたはドレイン用の半導体領域にゲート電極ＧＥ１０２をオーバーラップさせることが、より困難となってしまう。
また、第２の課題として、ＳＯＩ基板を用いた場合では、ゲート電極の端部（ゲート長方向の両端部）がソースまたはドレイン用の半導体領域にオーバーラップしている場合でも、そのオーバーラップ部における半導体層の厚みが薄いと、寄生抵抗が大きくなる。
第１検討例の半導体装置や第２検討例の半導体装置において、ソースまたはドレイン用の半導体領域をゲート電極ＧＥ１０１，ＧＥ１０２の下方にまで拡散させて、ゲート電極ＧＥ１０１，ＧＥ１０２をソースまたはドレイン用の半導体領域にオーバーラップさせることができたと仮定する。しかしながら、この場合でも、ゲート電極ＧＥ１０１，ＧＥ１０２は半導体層ＥＰ１上には乗り上げていないため、オーバーラップ部における半導体層の厚みは、半導体層ＳＭ１の厚みと同じになるため、寄生抵抗を抑制するには限界がある。ＳＯＩ基板の半導体層（半導体層ＳＭ１に相当する半導体層）の厚みは薄い。このため、バルク状態の半導体基板を用いる場合に比べて、ＳＯＩ基板を用いる場合には、ソースまたはドレイン用の半導体領域とゲート電極とのオーバーラップ部における半導体層の厚みを厚くすることは難しく、寄生抵抗が大きくなりやすい。
このため、第１検討例の半導体装置と第２検討例の半導体装置では、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗が大きくなり、電気的特性の劣化を招く虞がある。
なお、ゲート電極がソースまたはドレイン用の半導体領域にオーバーラップするとは、ゲート電極がソースまたはドレイン用の半導体領域の一部と、厚み方向（基板の主面に略垂直な方向）に重なることに対応している。この場合、ソースまたはドレイン用の半導体領域の一部がゲート電極の直下に位置することになる。
また、第３の課題として、第２検討例において溝ＴＲ１０１内のゲート絶縁膜として、本願の図２４に示されるような絶縁膜ＧＩａを形成した場合、溝ＴＲ１０１の底面と側面がほぼ垂直となっている。そのため、絶縁膜ＧＩａをＣＶＤ法やＡＬＤ法で形成すると、溝ＴＲ１０１の角部において、絶縁膜ＧＩａの膜厚が薄く成り易い。そうすると、ゲート電極ＧＥ１０２の端部において、絶縁膜ＧＩａの膜厚が薄いため、電界集中が起き易くなり、ＭＩＳＦＥＴの耐圧が低下してしまう。
また、第４の課題として、微細化によってゲート電極ＧＥ１０２のゲート長が短くなった場合、第２検討例において溝ＴＲ１０１にゲート電極ＧＥ１０２を完全に埋め込むことが困難となる。すなわち、溝ＴＲ１０１の口径が小さくなってくると、自然とアスペクト比が厳しく（大きく）なってくるため、ゲート電極ＧＥ１０２となる導電膜が溝ＴＲ１０１に完全に埋まりきらず、空孔が発生してしまう恐れが出てくる。よって、ＭＩＳＦＥＴの信頼性が低下してしまう。特に、溝ＴＲ１０１内のゲート絶縁膜として絶縁膜ＧＩａをＣＶＤ法やＡＬＤ法で形成した場合には、溝ＴＲ１０１の側面にも絶縁膜ＧＩａが形成されるため、その膜厚の分によって溝ＴＲ１０１の口径が小さくなる。従って、ゲート電極ＧＥ１０２の埋め込みが、より厳しくなってしまう。
本実施の形態及び他実施の形態は、以上のような複数の課題に基づいて考案されたものである。すなわち、上述の第１及び第２の課題は、半導体装置の性能を向上させることである。また、上述の第３及び第４の課題は、半導体装置の信頼性を向上させることである。
＜本実施の形態の主要な特徴について＞
上記複数の課題に対して、本実施の形態では、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げている。すなわち、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。なお、ゲート電極ＧＥにおけるゲート長方向の端部（すなわちゲート長方向におけるゲート電極ＧＥの端部）は、図１において符号ＥＧを付して、端部ＥＧとして示してある。
上記複数の課題に対して、本実施の形態では、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げている。すなわち、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。なお、ゲート電極ＧＥにおけるゲート長方向の端部（すなわちゲート長方向におけるゲート電極ＧＥの端部）は、図１において符号ＥＧを付して、端部ＥＧとして示してある。
このため、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとを合わせたもの）にゲート電極ＧＥを確実にオーバーラップさせることができ、このオーバーラップにより、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができる。すなわち、ｎ−型半導体領域ＥＸの少なくとも一部は、ゲート電極ＧＥの直下に位置しているため、寄生抵抗を抑制することができる。従って、上記の第１の課題を解決することができる。
また、半導体層ＥＰ１は、半導体層ＳＭ１の上面上に形成されており、半導体層ＥＰ１の上面は、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面よりも高い位置にある。そして、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。上述のように、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面は、ゲート電極ＧＥの下のゲート絶縁膜ＧＩに接する部分の半導体層ＳＭ１の表面（上面）に対応している。
このため、本実施の形態では、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとを合わせたもの）とゲート電極ＧＥとのオーバーラップ部における半導体層（ＳＭ２）の厚みは、半導体層ＳＭ１の厚みよりも、更にそのオーバーラップ部における半導体層ＥＰ１の厚みの分だけ厚くすることができる。従って、本実施の形態では、ソースまたはドレイン用の半導体領域とゲート電極ＧＥとのオーバーラップ部における半導体層（ＳＭ２）の厚みを厚くすることができ、寄生抵抗を抑制することができる。従って、上記の第２の課題を解決することができる。
このため、本実施の形態では、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができるため、ＭＩＳＦＥＴを備える半導体装置の特性（電気的特性）を向上させることができる。例えば、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することで、オン抵抗を低減してオン電流を増大させることができる。従って、ＭＩＳＦＥＴの電気的特性を向上させることができる。また、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制できることで、寄生抵抗の値のばらつきによるＭＩＳＦＥＴ毎の特性ばらつきも抑制することができる。このため、半導体装置の性能を向上させることができる。
また、ＳＯＩ基板を用いた場合には、ＳＯＩ基板の薄い半導体層上にゲート電極を形成するため、バルク状態の半導体基板を用いる場合に比べて、ソースまたはドレイン用の半導体領域とゲート電極とのオーバーラップ部における半導体層の厚みを厚くすることは難しい。それに対して、本実施の形態では、ゲート電極ＧＥにおけるゲート長方向の端部が半導体層ＥＰ１の上に位置している（すなわち半導体層ＥＰ１上にゲート電極ＧＥの端部が乗り上げている）。このため、ＳＯＩ基板ＳＵＢの半導体層ＳＭ１の厚みを厚くしなくとも、ゲート電極ＧＥが乗り上げている部分における半導体層ＥＰ１の厚みの分だけ、ソースまたはドレイン用の半導体領域とゲート電極ＧＥとのオーバーラップ部における半導体層（ＳＭ２）の厚みを厚くすることができ、寄生抵抗を抑制することができる。このため、ＳＯＩ基板を用いて製造した半導体装置の性能を向上させることができる。
また、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤは、半導体層ＳＭ１，ＥＰ１に形成されている。すなわち、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤは、厚み方向（ＳＯＩ基板ＳＵＢの主面に略垂直な方向）に見ると、半導体層ＥＰ１から半導体層ＳＭ１にかけて形成されている。つまり、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとを合わせたもの）は、半導体層ＥＰ１とその下の半導体層ＳＭ１とに形成されている。このため、ゲート電極ＧＥにおけるゲート長方向の端部が半導体層ＥＰ１の上に位置していると、ゲート電極ＧＥにおけるゲート長方向の端部の下には、ｎ−型半導体領域ＥＸ（ｎ＋型半導体領域ＳＤでもよい）が存在することになる。従って、ソースまたはドレイン用の半導体領域とゲート電極ＧＥとを確実にオーバーラップさせることができる。
また、図２４などに示したように、ゲート絶縁膜用の絶縁膜ＧＩａ（従ってゲート絶縁膜ＧＩ）は、半導体層ＥＰ１の形状に沿って形成される。本実施の形態では、半導体層ＥＰ１は傾斜部（傾斜する側面ＳＦ１）を有しており、ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）とゲート電極ＧＥは、傾斜部（傾斜する側面ＳＦ１）に沿って形成される。このため、溝ＴＲ内において、ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）の膜厚を均一に形成しやすくなっている。従って、上記の第３の課題で示したような、ＭＩＳＦＥＴの耐圧が低下するという不具合を解消することができる。
また、図２２および図２３に示したように、溝ＴＲの口径を、ダミーゲートＧＥＤの長さよりも大きくすることができる。このため、図２５で示されるように、アスペクト比が確保される（溝ＴＲのアスペクト比を小さくできる）ので、溝ＴＲ内にゲート電極ＧＥとなる導電膜ＣＤを堆積する場合でも、空孔が発生しにくくなる。従って、上記の第４の課題で示したような不具合を解消することができる。これは、微細化が進み、ゲート長が３０ｎｍ以下のＭＩＳＦＥＴを設計する場合に特に有効となる。
更に、上記の第１及び第２検討例ではゲート電極の上部と下部の長さはほぼ同じであるが、本実施の形態のＭＩＳＦＥＴはゲート電極ＧＥの上部の長さが（ゲート電極ＧＥの下部の長さよりも）長いので、ゲート電極ＧＥ全体の体積を増加させることができるため、ゲート電極ＧＥの低抵抗化を図ることができる。
＜実施の形態１の変形例＞
図３６および図３７は、本実施の形態の変形例の半導体装置の要部断面図であり、図３６は上記図１に対応するものであり、図３７は上記図２に対応するものである。図３８は、図３６および図３７に示される変形例の半導体装置の製造工程中の要部断面図である。図３８は、上記図９に対応するものであり、ステップＳ４（半導体層ＥＰ１のピタキシャル成長工程）行った段階が示されている。
図３６および図３７は、本実施の形態の変形例の半導体装置の要部断面図であり、図３６は上記図１に対応するものであり、図３７は上記図２に対応するものである。図３８は、図３６および図３７に示される変形例の半導体装置の製造工程中の要部断面図である。図３８は、上記図９に対応するものであり、ステップＳ４（半導体層ＥＰ１のピタキシャル成長工程）行った段階が示されている。
図３６および図３７に示される変形例の半導体装置は、上記ステップＳ４で半導体層ＥＰ１をエピタキシャル成長させる際に、図３８に示されるように、半導体層ＥＰ１の側面ＳＦ１ａがテーパを有さないように、半導体層ＥＰ１をエピタキシャル成長させた場合に製造される半導体装置である。すなわち、変形例の場合は、図３８に示されるように、半導体層ＥＰ１の側面ＳＦ１ａが、ＳＯＩ基板ＳＵＢの主面（すなわち半導体層ＳＭ１の主面）に対してほぼ垂直となるように、半導体層ＥＰ１がエピタキシャル成長される。半導体層ＥＰ１の側面のテーパの有無は、半導体層ＥＰ１の成膜用ガスの組成や成膜温度などを調整することにより、制御することができる。
図３６および図３７に示される変形例の半導体装置においても、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げている。すなわち、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。そして、半導体層ＥＰ１は、半導体層ＳＭ１の上面上に形成されており、半導体層ＥＰ１の上面は、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面よりも高い位置にある。このため、上述したように、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができる。すなわち、上記の第１及び第２の課題を解決することができる。
しかしながら、図３６および図３７に示される変形例の半導体装置に比べて、上記図１および図２に本実施の形態の半導体装置は、次のような利点を有している。
すなわち、上記図１および図２に示される本実施の形態の半導体装置は、ゲート電極ＧＥにおけるゲート長方向の端部が半導体層ＥＰ１の上に位置しているが、半導体層ＥＰ１の側面ＳＦ１が傾斜し、この半導体層ＥＰ１の傾斜する側面ＳＦ１上に、ゲート電極ＧＥにおけるゲート長方向の端部が位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、半導体層ＥＰ１の側面（ゲート電極ＧＥ側の側面）ＳＦ１は傾斜しており、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が半導体層ＥＰ１の傾斜する側面ＳＦ１上に位置している。すなわち、ゲート電極ＧＥの端部（ゲート長方向の端部）が、半導体層ＥＰ１の傾斜する側面ＳＦ１上に乗り上げている。
図３６および図３７に示される変形例の半導体装置の場合は、図３６に示される、ゲート電極ＧＥにおける半導体層ＳＭ１，ＥＰ１に対向する角部ＥＧ１，ＥＧ２がほぼ直角になっているため、この角部ＥＧ１，ＥＧ２で電界が集中してゲートリークを招く懸念がある。それに対して、上記図１および図２に示される本実施の形態の半導体装置は、半導体層ＥＰ１の側面ＳＦ１が傾斜していることにより、図１に示される、ゲート電極ＧＥにおける半導体層ＳＭ１，ＥＰ１に対向する角部ＥＧ３，ＥＧ４は鈍角になるため、この角部ＥＧ３，ＥＧ４での電界集中を緩和することができる。このため、図３６および図３７に示される変形例の半導体装置に比べて、上記図１および図２に示される本実施の形態の半導体装置の方が、ゲートリーク電流（ゲート絶縁膜ＧＩをリークする電流）を抑制することができる。
また、ステップＳ１４，Ｓ１５で絶縁膜ＧＩａおよび導電膜ＣＤを形成する際に、溝ＴＲから露出する半導体層ＥＰ１の側面が、垂直な側面ＳＦ１ａである場合（図３６および図３７の変形例の場合に対応）よりも、傾斜する側面ＳＦ１である場合（図１および図２の本実施の形態の場合に対応）の方が、溝ＴＲ内に絶縁膜ＧＩａおよび導電膜ＣＤを形成しやすくなる。このため、図３６および図３７に示される変形例の半導体装置に比べて、上記図１および図２に示される本実施の形態の半導体装置の方が、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを、より容易かつ的確に形成することができる。
従って、半導体層ＥＰ１の側面ＳＦ１が傾斜し、この半導体層ＥＰ１の傾斜する側面ＳＦ１上に、ゲート電極ＧＥにおけるゲート長方向の端部が位置していることが、より好ましい。すなわち、ゲート電極ＧＥの端部（ゲート長方向の端部）が、半導体層ＥＰ１の傾斜する側面ＳＦ１上に乗り上げていることが、より好ましい。すなわち、上記の第４の課題に対しては同等の効果を有するものの、上記の第３の課題に対しては、図１および図２に示される本実施の形態の半導体装置の方が（図３６および図３７に示される変形例の半導体装置よりも）優れている。
また、本実施の形態では、ゲート電極ＧＥにおけるゲート長方向の端部が、半導体層ＥＰ１の上に位置している。すなわち、半導体層ＥＰ１上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げている。このような構造を得るために、製造工程として、次のような工程を採用している。
すなわち、本実施の形態では、ステップＳ２でダミーゲートＧＥＤを形成してから、ステップＳ４でソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１を形成し、その後、ステップＳ６でダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ２を形成する。それから、ステップＳ１１でダミーゲートＧＥＤを覆うように絶縁膜ＩＬ１を形成してから、ステップＳ１２で絶縁膜ＩＬ１の一部を除去してダミーゲートＧＥＤの上面を露出させる。その後、ステップＳ１３でダミーゲートおよび側壁絶縁膜ＳＷ２を除去して溝ＴＲを形成してから、ステップＳ１４〜Ｓ１６で溝ＴＲ内にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。
ここで、特に重要なのは、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１を形成した後にダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ２を形成することと、ステップＳ１３でダミーゲートＧＥＤを除去するだけでなく側壁絶縁膜ＳＷ２も除去してから、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ２の除去により形成された溝ＴＲ内にゲート電極ＧＥを形成することである。本実施の形態とは異なり、上記第２検討例（図３２〜図３５）のように、ステップＳ１３でダミーゲートＧＥＤを除去するが側壁絶縁膜ＳＷ２は除去せずに残した場合には、ゲート電極ＧＥ１０２の端部（ゲート長方向の両端部）は、半導体層ＥＰ１上に乗り上げない。
つまり、ダミーゲートＧＥＤの側壁上に形成していた側壁絶縁膜ＳＷ２を、ステップＳ１３でダミーゲートＧＥＤとともに除去することで、その後で形成されるゲート電極ＧＥのゲート長方向の寸法を、ダミーゲートＧＥＤの寸法よりも大きくすることができる。そして、半導体層ＥＰ１を形成した後に側壁絶縁膜ＳＷ２が形成されているため、側壁絶縁膜ＳＷ２は半導体層ＥＰ１上に形成され、ステップＳ１３でダミーゲートＧＥＤとともに側壁絶縁膜ＳＷ２も除去してから、ゲート電極ＧＥを形成すれば、除去前まで側壁絶縁膜ＳＷ２が存在していた領域もゲート電極ＧＥが占めることになる。このため、ゲート電極ＧＥの一部が半導体層ＥＰ１上に位置する、すなわち半導体層ＥＰ１上に乗り上げることになる。
ダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３を形成した場合に、ステップＳ１３において、半導体層ＥＰ１の形成前に形成した側壁絶縁膜ＳＷ１を除去するが、半導体層ＥＰ１の形成後に形成した側壁絶縁膜ＳＷ２，ＳＷ３を除去せずに残す場合は、ゲート電極ＧＥの端部（ゲート長方向の両端部）は、半導体層ＥＰ１上に乗り上げない。このため、ダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３を形成した場合には、ステップＳ１３において、半導体層ＥＰ１の形成前に形成した側壁絶縁膜ＳＷ１を除去するだけでなく、半導体層ＥＰ１の形成後に形成した側壁絶縁膜ＳＷ２も除去するかあるいはエッチングで側壁絶縁膜ＳＷ２の厚みを薄くする必要がある。つまり、半導体層ＥＰ１の形成後にダミーゲートＧＥＤの側壁上に形成した側壁絶縁膜ＳＷ２をステップＳ１３でダミーゲートＧＥＤとともに除去する（あるいは側壁絶縁膜ＳＷ２厚みを薄くする）ことで、ゲート電極ＧＥの端部（ゲート長方向の両端部）が、半導体層ＥＰ１上に乗り上げた構造を得ることができる。
また、本実施の形態では、ゲート電極ＧＥが半導体層ＥＰ１に乗り上げた構造を、フォトリソグラフィ工程の使用を抑制しながら、セルフアライン（自己整合）で形成することができる。このため、フォトマスクパターンの位置ずれによる不具合を防止できる。また、半導体素子の小型化を図ることができる。従って、半導体装置を小型化することができる。
また、本実施の形態では、ダミーゲートＧＥＤを除去してから、ゲート絶縁膜ＧＩおよびゲート電極ＧＥを形成する、いわゆるゲートラストプロセスを用いている。このため、ゲート電極ＧＥおよびゲート絶縁膜ＧＩとしてメタルゲート電極および高誘電率ゲート絶縁膜を適用することが容易である。また、ゲートラストプロセスを用いて、製造工程数の増加を抑制しながら、ゲート電極ＧＥが半導体層ＥＰ１に乗り上げた構造をセルフアラインで形成することができる。
（実施の形態２）
本実施の形態２は、上記実施の形態１の半導体装置の製造工程の変形例に対応している。図３９〜図４５は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
本実施の形態２は、上記実施の形態１の半導体装置の製造工程の変形例に対応している。図３９〜図４５は、本実施の形態２の半導体装置の製造工程中の要部断面図である。
上記実施の形態１では、側壁絶縁膜ＳＷ１，ＳＷ２が酸化シリコンにより形成されかつ側壁絶縁膜ＳＷ３が窒化シリコンにより形成されている場合について説明したが、本実施の形態２では、側壁絶縁膜ＳＷ１，ＳＷ２，ＳＷ３を窒化シリコンにより形成した場合について説明する。
本実施の形態２では、上記ステップＳ３においては、上記酸化シリコン膜ＳＯ１の代わりに窒化シリコン膜を用いることにより、酸化シリコンからなる上記側壁絶縁膜ＳＷ１の代わりに、窒化シリコンからなる側壁絶縁膜ＳＷ１ａを形成する。側壁絶縁膜ＳＷ１ａは、酸化シリコンではなく窒化シリコンからなること以外は、上記側壁絶縁膜ＳＷ１と基本的には同じである。すなわち、窒化シリコンにより形成された場合の側壁絶縁膜ＳＷ１を、側壁絶縁膜ＳＷ１ａと称している。
また、本実施の形態２では、上記ステップＳ６においては、上記酸化シリコン膜ＳＯ２の代わりに窒化シリコン膜を用いることにより、酸化シリコンからなる上記側壁絶縁膜ＳＷ２の代わりに、窒化シリコンからなる側壁絶縁膜ＳＷ２ａを形成する。側壁絶縁膜ＳＷ２ａは、酸化シリコンではなく窒化シリコンからなること以外は、上記側壁絶縁膜ＳＷ２と基本的には同じである。すなわち、窒化シリコンにより形成された場合の側壁絶縁膜ＳＷ２を、側壁絶縁膜ＳＷ２ａと称している。
また、本実施の形態２でも、上記ステップＳ９においては、上記実施の形態１と同様に、窒化シリコンからなる側壁絶縁膜ＳＷ３を形成する。
これ以外は、上記ステップＳ１２のＣＭＰ工程までを上記実施の形態１と同様に行うことにより、上記図１９に対応する図３９の構造を得る。
図３９の段階で、上記実施の形態１の上記図１９の段階と相違しているのは、酸化シリコンからなる側壁絶縁膜ＳＷ１，ＳＷ２が、窒化シリコンからなる側壁絶縁膜ＳＷ１ａ，ＳＷ２ａに代わっている点であり、それ以外は基本的には同じである。
上記ステップＳ１２のＣＭＰ工程までを上記実施の形態１と同様に行って図３９の構造を得た後、本実施の形態２においても、上記ステップＳ１３のエッチングにより、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を除去する。このステップＳ１３のエッチング条件が、酸化シリコンからなる側壁絶縁膜ＳＷ１，ＳＷ２が、窒化シリコンからなる側壁絶縁膜ＳＷ１ａ，ＳＷ２ａに代わったことにより、上記実施の形態１で説明したのと一部相違している。以下、本実施の形態２の場合のステップＳ１３について、具体的に説明する。
まず、ステップＳ１３のエッチングの第１段階として、図４０に示されるように、ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１を除去するが、この第１段階のエッチングは、本実施の形態２においても、上記実施の形態１と同様である。第１段階のエッチングにより、窒化シリコン膜ＳＮ１が除去されて、ポリシリコン膜ＰＬ１が露出される。
次に、ステップＳ１３のエッチングの第２段階として、図４１に示されるように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１を除去するが、この第２段階のエッチングは、本実施の形態２においても、上記実施の形態１と同様である。第２段階のエッチングにより、ポリシリコン膜ＰＬ１が除去されて、側壁絶縁膜ＳＷ１および絶縁膜ＧＩＤが露出される。
ステップＳ１３のエッチングの第３段階以降は、上記実施の形態１の場合と相違している。すなわち、第２段階のエッチングでポリシリコン膜ＰＬ１を除去した後、本実施の形態２では、図４２に示されるように、第３段階のエッチングにより、絶縁膜ＧＩＤを除去する。この第３段階のエッチングは、絶縁膜ＧＩＤ（酸化シリコン）のエッチング速度が、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａ（窒化シリコン）および半導体層ＳＭ１，ＥＰ１（シリコン）のエッチング速度よりも速くなるようなエッチング条件で、絶縁膜ＧＩＤを選択的にエッチングすることが好ましい。これにより、第３段階のエッチングで半導体層ＳＭ１，ＥＰ１がエッチングされてしまうのを抑制または防止することができる。
絶縁膜ＧＩＤを側壁絶縁膜ＳＷ１ａ，ＳＷ２ａとは異なる材料膜（具体的には酸化シリコン膜など）により形成していた場合は、この第３段階のエッチングにより絶縁膜ＧＩＤを除去することができる。一方、絶縁膜ＧＩＤを側壁絶縁膜ＳＷ１ａ，ＳＷ２ａと同じ材料（具体的には窒化シリコン膜）により形成していた場合は、この第３段階のエッチングは行わずに次の第４段階のエッチングを行えばよく、第４段階のエッチングで絶縁膜ＧＩＤも除去される。
また、本実施の形態２においては、この第３段階のエッチング（絶縁膜ＧＩＤを除去するエッチング）を、次に説明する第４段階のエッチング（側壁絶縁膜ＳＷ１ａ，ＳＷ２ａを除去するエッチング）の後に行うこともできる。
次に、ステップＳ１３のエッチングの第４段階として、図４３に示されるように、窒化シリコンからなる側壁絶縁膜ＳＷ１ａ，ＳＷ２ａを除去する。この第４段階のエッチングは、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａ（窒化シリコン）のエッチング速度が、半導体層ＳＭ１，ＥＰ１のエッチング速度よりも速くなるようなエッチング条件で行う。これにより、第４段階のエッチングで半導体層ＳＭ１，ＥＰ１がエッチングされてしまうのを抑制または防止することができる。また、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａ，ＳＷ３は窒化シリコンにより形成されているため、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａ，ＳＷ３と半導体層ＳＭ１，ＥＰ１との高いエッチング選択比を確保することは容易である。
第４段階のエッチングでは、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａだけでなく、側壁絶縁膜ＳＷ３も窒化シリコンにより形成されている。このため、第４段階のエッチングは、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａをエッチングによって除去し、側壁絶縁膜ＳＷ３は残すように、エッチング時間を制御する。すなわち、第４段階のエッチングは、側壁絶縁膜ＳＷ１ａと側壁絶縁膜ＳＷ２ａとの合計の厚みを丁度エッチングできるだけのエッチング時間に設定することで、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａをエッチングによって除去し、側壁絶縁膜ＳＷ３は残すようにすることができる。
なお、ステップＳ１３のエッチングの第４段階のエッチングでは、側壁絶縁膜ＳＷ１ａは全部（全厚み）を除去する必要がある。
また、ステップＳ１３のエッチングの第４段階のエッチングでは、側壁絶縁膜ＳＷ１ａは、全部（全厚み）を除去することが望ましい。但し、側壁絶縁膜ＳＷ３の内壁上に側壁絶縁膜ＳＷ２ａの一部が層状に残存する場合も許容することができ、この場合でも、側壁絶縁膜ＳＷ３の内壁上に残存する側壁絶縁膜ＳＷ２ａの厚みは、第４段階のエッチングの前の状態における側壁絶縁膜ＳＷ２ａの厚みよりも薄くなっている必要がある。
また、ステップＳ１３のエッチングの第４段階のエッチングでは、側壁絶縁膜ＳＷ３は、ほぼ全体（全厚み）を残存させることが望ましいが、側壁絶縁膜ＳＷ３が若干エッチングされて（側壁絶縁膜ＳＷ３の厚みの一部がエッチングされて）側壁絶縁膜ＳＷ３の一部が層状に残存する場合も許容することができる。このため、側壁絶縁膜ＳＷ３の厚みが、第４段階のエッチングの前の状態における側壁絶縁膜ＳＷ３の厚みよりも薄くなっていてもよいが、側壁絶縁膜ＳＷ３の少なくとも一部が層状に残存している段階で、ステップＳ１３のエッチングの第４段階のエッチングを終了するようにする。
すなわち、側壁絶縁膜ＳＷ１ａと側壁絶縁膜ＳＷ２ａと側壁絶縁膜ＳＷ３とが窒化シリコンにより形成されているが、ステップＳ１３のエッチングの第４段階のエッチングは、エッチング厚みが側壁絶縁膜ＳＷ１ａの厚みよりも厚くなり、かつ、エッチング厚みが側壁絶縁膜ＳＷ１ａと側壁絶縁膜ＳＷ２ａと側壁絶縁膜ＳＷ３との合計の厚みよりも薄くなるように、エッチング時間を設定する。つまり、ステップＳ１３のエッチングの第４段階のエッチングは、側壁絶縁膜ＳＷ１ａが除去されて側壁絶縁膜ＳＷ２ａが露出されてからもエッチングが継続されるようにするとともに、側壁絶縁膜ＳＷ３の全厚みがエッチングされる前の段階でエッチングを停止するように、エッチング時間を設定する。換言すれば、ステップＳ１３のエッチングの第４段階のエッチングの終点は、側壁絶縁膜ＳＷ２ａの厚みの途中までエッチングが進行した段階から、側壁絶縁膜ＳＷ３の厚みの途中までエッチングが進行した段階までの間に、設定する。
また、側壁絶縁膜ＳＷ３の形成を省略した場合は、ステップＳ１３の第４段階のエッチングでは、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａが除去されて絶縁膜ＩＬ１（より特定的には絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３）が露出した段階で、エッチングを終了するようにすればよい。
ステップＳ１３の上記４段階（第１段階、第２段階、第３段階および第４段階）のエッチングによりダミーゲートＧＥＤ、絶縁膜ＧＩＤおよび側壁絶縁膜ＳＷ１ａ，ＳＷ２ａを除去することにより、図４３に示されるように、上記溝ＴＲが形成される。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、上記ステップＳ１４でゲート絶縁膜用の上記絶縁膜ＧＩａを形成し、上記ステップＳ１５でゲート電極用の上記導電膜ＣＤを形成し、上記ステップＳ１６で溝ＴＲの外部の導電膜ＣＤおよび絶縁膜ＧＩａをＣＭＰ法などにより除去することで、図４４に示されるように、溝ＴＲ内にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する。それから、図４５に示されるように、上記実施の形態１と同様に、上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内に上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成する。
このようにして、本実施の形態２においても、上記実施の形態１とほぼ同様の半導体装置を製造することができる。すなわち、上述の第１〜４の課題を解決することができる。
上記実施の形態１では、側壁絶縁膜ＳＷ１，ＳＷ２を酸化シリコン膜としたことで、側壁絶縁膜ＳＷ３または窒化シリコン膜ＳＮ３をエッチングストッパとして用いることができ、ステップＳ１３のエッチングの制御を容易とすることができる。
一方、本実施の形態２では、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａを窒化シリコン膜としたことで、層間絶縁膜ＳＯ３との選択比が取りやすいという利点を得られる。すなわち、上記実施の形態１では、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａと層間絶縁膜ＳＯ３の材料が同じ酸化シリコン膜であった場合に、層間絶縁膜ＳＯ３の表面が後退しやすい。しかし、実施の形態２では、側壁絶縁膜ＳＷ１ａ，ＳＷ２ａと層間絶縁膜ＳＯ３の材料が異なるので、層間絶縁膜ＳＯ３の表面が後退しにくい。従って、層間絶縁膜ＳＯ３の高さを制御しやすいという効果を得られる。
なお、ライナ膜ＳＮ３の材料を窒化シリコン膜に代えて、酸窒化シリコン膜を用いてもよい。この場合、酸窒化シリコン膜（ライナ膜ＳＮ３）は、側壁絶縁膜ＳＷ１，ＳＷ２、ＳＷ３の材料、及び、絶縁膜ＳＯ３の材料とも異なるため、溝ＴＲ形成時に、層間絶縁膜ＳＯ３の表面が後退するという問題にも対処することができる。
（実施の形態３）
図４６および図４７は、本実施の形態３の半導体装置の製造工程を示す工程フロー図である。図４８〜図６３は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
図４６および図４７は、本実施の形態３の半導体装置の製造工程を示す工程フロー図である。図４８〜図６３は、本実施の形態３の半導体装置の製造工程中の要部断面図である。
上記実施の形態１では、ＳＯＩ基板ＳＵＢの半導体層ＳＭ１上に、ソース・ドレイン用のエピタキシャル層（上記半導体層ＥＰ１に対応）は、１層だけ形成していた。それに対して、本実施の形態３では、ＳＯＩ基板ＳＵＢの半導体層ＳＭ１上に、ソース・ドレイン用のエピタキシャル層（後述の半導体層ＥＰ２，ＥＰ３に対応）は、２層形成している。本実施の形態３では、上述の第１、第２及び第４の課題を解決することができる。
以下、図面を参照して具体的に説明する。
本実施の形態３においても、上記実施の形態１と同様に上記ステップＳ３の側壁絶縁膜ＳＷ１形成工程までを行って、上記図７に対応する図４８の構造を得る。
次に、図４９に示されるように、半導体層ＳＭ１上に、半導体層ＥＰ２をエピタキシャル成長させる（図４６のステップＳ４ａ）。
上記半導体層ＥＰ１と同様に、半導体層ＥＰ２も、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とからなる構造体）の両側の領域の半導体層ＳＭ１上に形成される。すなわち、半導体層ＳＭ１上において、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とからなる構造体）の両側に、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とからなる構造体）と隣り合うように、半導体層ＥＰ２が形成される。
上記半導体層ＥＰ１と同様に、半導体層ＥＰ２は、エピタキシャル成長により形成されたエピタキシャル層（エピタキシャル半導体層）であり、シリコン（単結晶シリコン）からなる。半導体層ＥＰ２は、半導体層ＳＭ１上に選択的にエピタキシャル成長し、側壁絶縁膜ＳＷ１上や窒化シリコン膜ＳＮ１上には形成されない。また、上記実施の形態１で説明したように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１は、窒化シリコン膜ＳＮ１および側壁絶縁膜ＳＷ１で覆われているため、ポリシリコン膜ＰＬ１上にエピタキシャル層は形成されない。
また、上記実施の形態１では、半導体層ＥＰ１の側面がテーパを有するように、半導体層ＥＰ１をエピタキシャル成長させたが、本実施の形態３では、半導体層ＥＰ２の側面がテーパを有さないように、半導体層ＥＰ２をエピタキシャル成長させることができる。すなわち、半導体層ＥＰ２の側面が、ＳＯＩ基板ＳＵＢの主面（すなわち半導体層ＳＭ１の主面）に対してほぼ垂直となるように、半導体層ＥＰ２がエピタキシャル成長される。半導体層ＥＰ２の側面のテーパの有無（従って半導体層ＳＭ１の主面と半導体層ＥＰ２の側面とのなす角度）は、半導体層ＥＰ２の成膜用ガスの組成や成膜温度などを調整することにより、制御することができる。
半導体層ＥＰ２は、半導体層ＳＭ１のほぼ平坦な上面上に形成されているため、半導体層ＥＰ２の上面は、半導体層ＳＭ２の上面よりも高い位置にある。このため、ステップＳ４ａで形成された半導体層ＥＰ１の上面は、ダミーゲートＧＥＤの直下における半導体層ＳＭ１の上面よりも高い位置にある。
次に、図５０に示されるように、半導体層ＳＭ１，ＥＰ２におけるダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域ＥＸを形成する（図４６のステップＳ５）。
ステップＳ５のイオン注入工程は、本実施の形態３も上記実施の形態１と基本的には同じであるが、上記実施の形態１では、半導体層ＳＭ１と半導体層ＥＰ１との積層体に対してｎ型不純物を注入してｎ−型半導体領域ＥＸを形成していたのに対して、本実施の形態３では、半導体層ＳＭ１と半導体層ＥＰ２との積層体に対してｎ型不純物を注入してｎ−型半導体領域ＥＸを形成している。
ｎ−型半導体領域ＥＸを形成するためのイオン注入工程では、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１がマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ−型半導体領域ＥＸは、半導体層ＳＭ１および半導体層ＥＰ２（の積層体）において、ダミーゲートＧＥＤの側壁上の側壁絶縁膜ＳＷ１に対して自己整合して形成される。
次に、図５１に示されるように、ダミーゲートＧＥＤの側壁上に、側壁膜として側壁絶縁膜（サイドウォールスペーサ）ＳＷ４を形成する（図４６のステップＳ６ａ）。側壁絶縁膜ＳＷ４は、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１を介して形成される。
側壁絶縁膜ＳＷ４は、側壁膜である側壁絶縁膜ＳＷ４ａと側壁膜である側壁絶縁膜ＳＷ４ｂとの積層により形成されている。側壁絶縁膜ＳＷ４ａと側壁絶縁膜ＳＷ４ｂとは異なる材料により形成されており、好ましくは、側壁絶縁膜ＳＷ４ａは酸化シリコン（酸化シリコン膜）により形成され、側壁絶縁膜ＳＷ４ｂは窒化シリコン（窒化シリコン膜）により形成されている。
側壁絶縁膜ＳＷ４ａは、後で除去するため、必ずしも絶縁性を有していなくともよいが、側壁膜としての形成のしやすさや、除去時にエッチング残りが生じた場合の不具合を防止できるという観点などで、絶縁膜が望ましい。また、側壁絶縁膜ＳＷ４ｂは、製造後の半導体装置でも残るため、絶縁性を有している。
側壁絶縁膜ＳＷ４を形成するには、まず、側壁絶縁膜ＳＷ４ａを形成する。側壁絶縁膜ＳＷ４ａを形成するには、まず、ＳＯＩ基板ＳＵＢの主面の全面に、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１を覆うように、酸化シリコン膜をＣＶＤ法などにより形成する。それから、この酸化シリコン膜をエッチバック（異方性エッチング）することで、ダミーゲートＧＥＤの側壁上に酸化シリコン膜を残して側壁絶縁膜ＳＷ４ａとし、他の領域の酸化シリコン膜を除去する。これにより、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１を介して、側壁絶縁膜ＳＷ４ａが形成される。側壁絶縁膜ＳＷ４ａの形成後に、側壁絶縁膜ＳＷ４ｂを形成する。側壁絶縁膜ＳＷ４ｂを形成するには、まず、ＳＯＩ基板ＳＵＢの主面の全面に、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａを覆うように、窒化シリコン膜をＣＶＤ法などにより形成する。それから、この窒化シリコン膜をエッチバック（異方性エッチング）することで、ダミーゲートＧＥＤの側壁上に窒化シリコン膜を残して側壁絶縁膜ＳＷ４ｂとし、他の領域の窒化シリコン膜を除去する。これにより、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１，ＳＷ４ａを介して、側壁絶縁膜ＳＷ４ｂが形成される。このようにして、側壁絶縁膜ＳＷ４ａと側壁絶縁膜ＳＷ４ｂとの積層からなる側壁絶縁膜ＳＷ４が、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１を介して形成される。
側壁絶縁膜ＳＷ４ａの厚み（ダミーゲートＧＥＤの側壁に略垂直な方向の厚み）は、例えば５〜１０ｎｍ程度とすることができ、側壁絶縁膜ＳＷ４ｂの厚み（ダミーゲートＧＥＤの側壁に略垂直な方向の厚み）は、例えば１０〜３０ｎｍ程度とすることができる。
側壁絶縁膜ＳＷ４は、ダミーゲートＧＥＤの側壁に側壁絶縁膜ＳＷ１を介して隣接し、かつ、半導体層ＥＰ２上に形成される。すなわち、側壁絶縁膜ＳＷ４の底面が半導体層ＥＰ２（具体的には半導体層ＥＰ２の上面）に接し、側壁絶縁膜ＳＷ４の内壁（ダミーゲートＧＥＤに対向する側の側面）がダミーゲートＧＥＤの側壁上の側壁絶縁膜ＳＷ１に接している。
次に、図５２に示されるように、半導体層ＥＰ２上に、半導体層ＥＰ３をエピタキシャル成長させる（図４６のステップＳ４ｂ）。
半導体層ＥＰ３は、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１，ＳＷ４とからなる構造体）の両側の領域の半導体層ＳＭ１上に形成される。すなわち、半導体層ＳＭ１上において、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１，ＳＷ４とからなる構造体）の両側に、ダミーゲートＧＥＤ（より特定的にはダミーゲートＧＥＤと側壁絶縁膜ＳＷ１，ＳＷ４とからなる構造体）と隣り合うように、半導体層ＥＰ３が形成される。
上記半導体層ＥＰ１，ＥＰ２と同様に、半導体層ＥＰ３は、エピタキシャル成長により形成されたエピタキシャル層（エピタキシャル半導体層）であり、シリコン（単結晶シリコン）からなる。半導体層ＥＰ３は、半導体層ＥＰ２上に選択的にエピタキシャル成長し、側壁絶縁膜ＳＷ１，ＳＷ４上や窒化シリコン膜ＳＮ１上には形成されない。上述したように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１は、窒化シリコン膜ＳＮ１および側壁絶縁膜ＳＷ１，ＳＷ４で覆われているため、ポリシリコン膜ＰＬ１上にエピタキシャル層は形成されない。また、半導体層ＥＰ３は半導体層ＥＰ２上に形成されるが、側壁絶縁膜ＳＷ４で覆われている部分の半導体層ＥＰ２上には半導体層ＥＰ３は形成されない。このため、半導体層ＥＰ２の側面は、側壁絶縁膜ＳＷ１に隣接しているが、半導体層ＥＰ３の側面は、側壁絶縁膜ＳＷ４ｂに隣接している。
また、半導体層ＥＰ２と同様に、半導体層ＥＰ３も、半導体層ＥＰ３の側面がテーパを有さないようにエピタキシャル成長させることができる。すなわち、半導体層ＥＰ３の側面が、ＳＯＩ基板ＳＵＢの主面（すなわち半導体層ＳＭ１の主面）に対してほぼ垂直となるように、半導体層ＥＰ３がエピタキシャル成長される。半導体層ＥＰ３の側面のテーパの有無（従って半導体層ＳＭ１の主面と半導体層ＥＰ３の側面とのなす角度）は、半導体層ＥＰ３の成膜用ガスの組成や成膜温度などを調整することにより、制御することができる。
また、ステップＳ４ｂにおける半導体層ＥＰ３の形成厚みは、ステップＳ４ａにおける半導体層ＥＰ２の形成厚みよりも厚いことが好ましい。これにより、後で金属シリサイド層ＳＩＬを形成することに伴って厚み方向にシリコン領域が無くなる領域が発生してしまうのを防止しやすくなる。
次に、図５３に示されるように、半導体層ＳＭ１，ＥＰ２，ＥＰ３におけるダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域ＳＤを形成する（図４６のステップＳ７）。
ステップＳ７のイオン注入工程は、本実施の形態３も上記実施の形態１と基本的には同じである。但し、上記実施の形態１では、半導体層ＳＭ１と半導体層ＥＰ１との積層体に対してｎ型不純物を注入してｎ＋型半導体領域ＳＤを形成していたのに対して、本実施の形態３では、半導体層ＳＭ１と半導体層ＥＰ２と半導体層ＥＰ３との積層体に対してｎ型不純物を注入してｎ＋型半導体領域ＳＤを形成している。
ｎ＋型半導体領域ＳＤを形成するためのイオン注入工程では、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４がマスク（イオン注入阻止マスク）として機能することができる。このため、ｎ＋型半導体領域ＳＤは、ダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ１を介して形成された側壁絶縁膜ＳＷ４に対して自己整合して形成される。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも、不純物濃度が高い。
ステップＳ６ａで側壁絶縁膜ＳＷ４を形成する前に、ｎ−型半導体領域ＥＸを形成するためのイオン注入（ステップＳ５）を行い、ステップＳ６ａで側壁絶縁膜ＳＷ４を形成した後で、ｎ＋型半導体領域ＳＤを形成するためのイオン注入（ステップＳ７）を行っている。このため、ステップＳ７までを行うと、ｎ−型半導体領域ＥＸは、側壁絶縁膜ＳＷ４（４ａ，４ｂ）の直下の部分の半導体層ＳＭ１，ＥＰ２に形成されている状態となる。後述のステップＳ１３ａでは、ダミーゲートＧＥＤとともに側壁絶縁膜ＳＷ４ａも除去してからゲート電極ＧＥを形成しているため、側壁絶縁膜ＳＷ４ａが存在していた領域にもゲート電極ＧＥが形成されることになる。このため、後でゲート電極ＧＥを形成すると、ｎ−型半導体領域ＥＸは、ゲート電極ＧＥの一部（ゲート長方向の両端部側）の直下と側壁絶縁膜ＳＷ４ｂの直下とにほぼ形成されている状態となる。
次に、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸなどに導入された不純物を活性化するための熱処理である活性化アニールを行う（図４６のステップＳ８）。また、イオン注入領域がアモルファス化された場合は、このステップＳ８の活性化アニール時に、結晶化させることができる。
次に、図５４に示されるように、上記実施の形態１と同様に、サリサイド技術により、ｎ＋型半導体領域ＳＤの表面（上層部）に低抵抗の金属シリサイド層ＳＩＬを形成する（図４７のステップＳ１０）。
ステップＳ１０の金属シリサイド層ＳＩＬ形成工程は、本実施の形態３も上記実施の形態１と基本的には同じであるが、上記実施の形態１では、主として半導体層ＥＰ１に金属シリサイド層ＳＩＬが形成されたが、本実施の形態３では、主として半導体層ＥＰ３（あるいは半導体層ＥＰ３，ＥＰ２）に金属シリサイド層ＳＩＬが形成される。また、上記実施の形態１と同様に、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１上には窒化シリコン膜ＳＮ１が形成されているため、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１の表面には、金属シリサイド層は形成されない。
次に、図５５に示されるように、上記実施の形態１と同様に、ＳＯＩ基板ＳＵＢの主面（主面全面）上に絶縁膜ＩＬ１を形成する（図４７のステップＳ１１）。すなわち、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４を覆うように、ＳＯＩ基板ＳＵＢの主面上に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
次に、上記図５６に示されるように、記実施の形態１と同様に、絶縁膜ＩＬ１の表面（上面）をＣＭＰ法により研磨することにより、ダミーゲートＧＥＤの上面（すなわち窒化シリコン膜ＳＮ１の上面）を露出させる（図４７のステップＳ１２）。
次に、図５７に示されるように、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａを、エッチングにより除去する（図４７のステップＳ１３ａ）。
このステップＳ１３ａでダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａを除去することにより、溝（凹部、開口部、窪み部）ＴＲ１が形成される。溝ＴＲ１は、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａの除去前までダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａが存在していた領域（空間）からなる。溝ＴＲ１からは、半導体層ＳＭ１の上面と、半導体層ＥＰ２の側面および上面と、側壁絶縁膜ＳＷ４ｂの内壁とが露出される。
溝ＴＲ１の底面は、半導体層ＳＭ１の上面と半導体層ＥＰ２の側面および上面とにより形成されている。溝ＴＲ１の側面（側壁）は、側壁絶縁膜ＳＷ４ａの内壁により形成されている。溝ＴＲ１の底面には、半導体層ＥＰ２の側面および上面により段差部が形成されている。ここで、側壁絶縁膜ＳＷ４ｂの内壁とは、側壁絶縁膜ＳＷ４ｂにおいて、側壁絶縁膜ＳＷ４ａを除去するまで側壁絶縁膜ＳＷ４ａに接していた側の側面（側壁）に対応している。
ステップＳ１３ａのエッチング工程について、以下、具体的に説明する。
ステップＳ１３ａのエッチングは、次の３段階（第１段階、第２段階および第３段階、図５８〜図６０参照）のエッチングにより行うことが好ましい。
まず、ステップＳ１３ａのエッチングの第１段階として、図５８に示されるように、ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１を除去するが、この第１段階のエッチングは、本実施の形態３においても、上記実施の形態１（上記ステップＳ１３の第１段階のエッチング）と同様である。第１段階のエッチングにより、窒化シリコン膜ＳＮ１が除去されて、ポリシリコン膜ＰＬ１が露出される。
次に、ステップＳ１３ａのエッチングの第２段階として、図５９に示されるように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１を除去するが、この第２段階のエッチングは、本実施の形態３においても、上記実施の形態１（上記ステップＳ１３の第２段階のエッチング）と同様である。第２段階のエッチングにより、ポリシリコン膜ＰＬ１が除去されて、側壁絶縁膜ＳＷ１および絶縁膜ＧＩＤが露出される。
ステップＳ１３ａのエッチングの第３段階は、上記実施の形態１のステップＳ１３の第３段階と若干相違している。ステップＳ１３ａのエッチング工程では、第２段階のエッチングでポリシリコン膜ＰＬ１を除去した後、エッチング条件を変えて、第３段階のエッチングにより、図６０に示されるように、側壁絶縁膜ＳＷ１，ＳＷ４ａおよび絶縁膜ＧＩＤを除去する。この第３段階のエッチングは、側壁絶縁膜ＳＷ１，ＳＷ４ａおよび絶縁膜ＧＩＤのエッチング速度が、半導体層ＳＭ１，ＥＰ２のエッチング速度よりも速くなるようなエッチング条件で、側壁絶縁膜ＳＷ１，ＳＷ４ａおよび絶縁膜ＧＩＤを選択的にエッチングすることが好ましい。これにより、第３段階のエッチングで半導体層ＳＭ１，ＥＰ２がエッチングされてしまうのを抑制または防止することができる。側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ４ａとを同じ材料（ここでは酸化シリコン）により形成しておけば、側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ４ａとを同じエッチング工程で連続的にエッチングすることができる。また、絶縁膜ＧＩＤを側壁絶縁膜ＳＷ１，ＳＷ４ａと同じ材料（ここでは酸化シリコン）により形成しておけば、絶縁膜ＧＩＤを、側壁絶縁膜ＳＷ１，ＳＷ４ａを除去するのと同じエッチング工程で除去することができる。
また、第３段階のエッチングでは、側壁絶縁膜ＳＷ１，ＳＷ４ａは除去されるが、側壁絶縁膜ＳＷ４ｂは残存させることが好ましい。このため、本実施の形態３では、側壁絶縁膜ＳＷ４ｂを側壁絶縁膜ＳＷ４ａとは異なる材料により形成しておき、側壁絶縁膜ＳＷ１，ＳＷ４ａ（具体的には酸化シリコン）のエッチング速度が、側壁絶縁膜ＳＷ４ｂ（具体的には窒化シリコン）および半導体層ＳＭ１，ＥＰ２のエッチング速度よりも速くなるようなエッチング条件で、第３段階のエッチングを行う。ここでは、側壁絶縁膜ＳＷ１，ＳＷ４ａは酸化シリコンにより形成され、側壁絶縁膜ＳＷ４ｂは窒化シリコンにより形成されているため、側壁絶縁膜ＳＷ１，ＳＷ４ａと側壁絶縁膜ＳＷ４ｂとの高いエッチング選択比を確保することは容易である。すなわち、第３段階のエッチングでは、側壁絶縁膜ＳＷ１，ＳＷ４ａをエッチングするとともに、側壁絶縁膜ＳＷ４ｂをエッチングストッパとして機能させることができる。また、側壁絶縁膜ＳＷ１，ＳＷ４ａは酸化シリコンにより形成されているため、側壁絶縁膜ＳＷ１，ＳＷ４ａと半導体層ＳＭ１，ＥＰ２との高いエッチング選択比を確保することも容易である。
ステップＳ１３ａの上記３段階（第１段階、第２段階および第３段階）のエッチングによりダミーゲートＧＥＤ、絶縁膜ＧＩＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａを除去することにより、図５７および図６０に示されるように、溝ＴＲ１が形成される。
次に、上記実施の形態１と同様に、図６１に示されるように、溝ＴＲ１の底面および側面（側壁）上を含むＳＯＩ基板ＳＵＢの主面（主面全面）上に、すなわち溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ１上に、ゲート絶縁膜用の絶縁膜ＧＩａを形成する（図４７のステップＳ１４）。絶縁膜ＧＩａについては、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
次に、上記実施の形態１と同様に、ＳＯＩ基板ＳＵＢの主面上に、すなわち絶縁膜ＧＩａ上に、溝ＴＲ１内を埋めるように，ゲート電極用の導電膜ＣＤを形成する（図４７のステップＳ１５）。導電膜ＣＤについては、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
次に、図６２に示されるように、溝ＴＲ１内に導電膜ＣＤおよび絶縁膜ＧＩａを残し、溝ＴＲ１の外部の導電膜ＣＤおよび絶縁膜ＧＩａをＣＭＰ法などにより除去して、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する（図４７のステップＳ１６）。ステップＳ１６については、本実施の形態３も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。ステップＳ１６は、溝ＴＲ１内にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する工程である。
溝ＴＲ１内に残存する導電膜ＣＤがゲート電極ＧＥとなり、溝ＴＲ１内に残存する絶縁膜ＧＩａがゲート絶縁膜ＧＩとなる。そして、ゲート電極ＧＥと半導体層ＳＭ１（の上面）との間と、ゲート電極ＧＥと半導体層ＥＰ２（の側面および上面）との間と、ゲート電極ＧＥと側壁絶縁膜ＳＷ４ｂ（の内壁）との間に、ゲート絶縁膜ＧＩが介在した状態となる。ゲート電極ＧＥおよびゲート絶縁膜ＧＩは、ＭＩＳＦＥＴのゲート電極およびゲート絶縁膜としてそれぞれ機能する。
ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）を介してゲート電極ＧＥの下に位置する半導体層ＳＭ１に、ＭＩＳＦＥＴのチャネル領域が形成される。また、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域（不純物拡散層）は、ｎ−型半導体領域ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより形成され、ＬＤＤ構造を有している。
このようにして、ｎチャネル型のＭＩＳＦＥＴが形成される。
本実施の形態では、ダミーゲートＧＥＤの側壁上に形成されかつ半導体層ＥＰ２の上に位置していた側壁絶縁膜ＳＷ４ａを、ステップＳ１３ａでダミーゲートＧＥＤとともに除去し、除去した領域（溝ＴＲ１）にゲート電極ＧＥを形成している。このため、ダミーゲートＧＥＤが存在していた領域だけでなく、側壁絶縁膜ＳＷ４ａが存在していた領域にもゲート電極ＧＥを形成することができる。このため、ゲート電極ＧＥのゲート長方向の寸法を、ダミーゲートＧＥＤの寸法よりも大きくすることができ、ゲート電極ＧＥの一部（ゲート長方向の両端部側）が半導体層ＥＰ２上に位置する、すなわち半導体層ＥＰ２上に乗り上げることになる。従って、ゲート電極ＧＥにおけるゲート長方向の端部は、半導体層ＥＰ１の上に位置することになる。そして、ｎ−型半導体領域ＥＸの少なくとも一部は、ゲート電極ＧＥの直下に位置することになる。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図６３に示されるように、上記実施の形態１と同様に、上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内に上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成する。
図６４および図６５は、本実施の形態３の半導体装置の要部断面図であり、図６４は上記図１に対応するものであり、図６５は上記図２に対応するものである。
但し、図６４では、半導体層ＳＭ１と半導体層ＥＰ２，ＥＰ３がどの領域であるかが分かりやすいように、半導体層ＥＰ２と半導体層ＥＰ３とを合わせたもの全体をドットのハッチングで示し、半導体層ＳＭ１全体を細線の斜線のハッチングで示している。従って、図１では、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域についての図示はしていない。また、図６５では、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤがどの領域であるかが分かりやすいように、ｎ−型半導体領域ＥＸ全体に同じハッチングを付し、ｎ＋型半導体領域ＳＤ全体に他の同じハッチングを付してある。従って、図６４と図６５とを合わせて見れば、半導体層ＳＭ１，ＥＰ２，ＥＰ３の構成と、半導体層ＳＭ１，ＥＰ２，ＥＰ３におけるｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域とを、理解しやすい。なお、上記図１および図２と同様に、図６４および図６４において、上記絶縁膜ＩＬ３および配線Ｍ１とそれよりも上層の構造については、図示を省略している。
図６４および図６５に示される本実施の形態３の半導体装置と、上記図１および図２に示される上記実施の形態１の半導体装置との主要な相違点は、以下のものである。なお、共通点については、説明を省略する。
上記実施の形態１の半導体装置では、上記図１および図２に示されるように、ＳＯＩ基板ＳＵＢの半導体層ＳＭ１上に、ソース・ドレイン用のエピタキシャル層として、半導体層ＥＰ１を形成している。そして、ゲート電極ＧＥの端部（ゲート長方向の両端部）が半導体層ＥＰ１上に乗り上げている。すなわち、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ１の上に位置している。
一方、本実施の形態３の半導体装置は、図６４および図６５に示されるように、ＳＯＩ基板ＳＵＢの半導体層ＳＭ１上に、ソース・ドレイン用のエピタキシャル層として、半導体層ＳＭ１上の半導体層ＥＰ２と半導体層ＥＰ２上の半導体層ＥＰ３との２層を形成している。そして、ゲート電極ＧＥの端部（ゲート長方向の両端部）が半導体層ＥＰ２上に乗り上げている。すなわち、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層である半導体層ＥＰ２の上に位置している。なお、ゲート電極ＧＥにおけるゲート長方向の端部は、図６４において符号ＥＧを付して、端部ＥＧとして示してある。
また、上記実施の形態１では、上記図１および図２に示されるように、ゲート電極ＧＥの一部と、側壁絶縁膜ＳＷ３と、ゲート電極ＧＥと側壁絶縁膜ＳＷ３との間に位置する部分のゲート絶縁膜ＧＩとが、半導体層ＥＰ１上に存在している。
一方、本実施の形態３では、図６４および図６５に示されるように、ゲート電極ＧＥの一部と、側壁絶縁膜ＳＷ４ｂと、ゲート電極ＧＥと側壁絶縁膜ＳＷ４ｂとの間に位置する部分のゲート絶縁膜ＧＩとが、半導体層ＥＰ２上に存在している。
また、上記実施の形態１では、半導体層ＥＰ１の傾斜した側面ＳＦ１上にゲート電極ＧＥの一部（両端部）が乗り上げていた。一方、本実施の形態３では、半導体層ＥＰ２の側面は傾斜しておらず、半導体層ＥＰ２の上面上にゲート電極の一部（両端部）が乗り上げている。
また、上記実施の形態１では、ＳＯＩ基板ＳＵＢ上に、半導体層ＥＰ１を覆うように絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥは、絶縁膜ＩＬ１に形成された溝ＴＲ内に埋め込まれていた。一方、本実施の形態３では、ＳＯＩ基板ＳＵＢ上に、半導体層ＥＰ２，ＥＰ３を覆うように絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥは、絶縁膜ＩＬ１に形成された溝ＴＲ１内に埋め込まれている。また、上記実施の形態１では、ゲート絶縁膜ＧＩが溝ＴＲの側面上および底面上に形成されており、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して溝ＴＲ内に埋め込まれていた。一方、本実施の形態３では、ゲート絶縁膜ＧＩが溝ＴＲ１の側面上および底面上に形成されており、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して溝ＴＲ１内に埋め込まれている。
このような本実施の形態３の半導体装置においても、上記実施の形態１で説明したのとほぼ同様の理由により、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができるため、半導体装置の特性（電気的特性）を向上させることができる。
すなわち、本実施の形態の半導体装置においても、ソース・ドレイン用のエピタキシャル層（ここでは半導体層ＥＰ２）上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げている。すなわち、ゲート電極ＧＥにおけるゲート長方向の端部が、ソース・ドレイン用のエピタキシャル層（ここでは半導体層ＥＰ２）の上に位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が、ソース・ドレイン用のエピタキシャル層（ここでは半導体層ＥＰ２）の上に位置している。そして、このエピタキシャル層（ここでは半導体層ＥＰ２）は、半導体層ＳＭ１の上面上に形成されており、このエピタキシャル層（ここでは半導体層ＥＰ２）の上面は、ゲート電極ＧＥの直下における半導体層ＳＭ１の上面よりも高い位置にある。
このため、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとを合わせたもの）にゲート電極ＧＥを確実にオーバーラップさせることができ、このオーバーラップにより、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができる。また、ソースまたはドレイン用の半導体領域（ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤとを合わせたもの）とゲート電極ＧＥとのオーバーラップ部における半導体層の厚みは、半導体層ＳＭ１の厚みよりも、オーバーラップ部における半導体層ＥＰ２の厚みの分だけ厚くすることができるため、寄生抵抗を更に抑制することができる。従って、ＭＩＳＦＥＴを備える半導体装置の特性（電気的特性）を向上させることができる。また、寄生抵抗の値のばらつきによるＭＩＳＦＥＴ毎の特性ばらつきも抑制することができる。従って、半導体装置の性能を向上させることができる。また、本実施の形態３においても、ゲート電極ＧＥが半導体層ＥＰ２に乗り上げた構造を、セルフアラインで形成することができる。
また、半導体層ＥＰ２の形成後にダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ４を形成してから、この側壁絶縁膜ＳＷ４をマスクにしてイオン注入を行うことでｎ＋型半導体領域ＳＤを形成しているが、本実施の形態３では、側壁絶縁膜ＳＷ４を、側壁絶縁膜ＳＷ４ａおよび側壁絶縁膜ＳＷ４ｂにより形成している。このため、側壁絶縁膜ＳＷ４ａ，ＳＷ４ｂの直下の部分の半導体層ＥＰ２，ＳＭ１が、ｎ−型半導体領域ＥＸとなる。そして、ステップＳ１３では、側壁絶縁膜ＳＷ４ａ，ＳＷ４ｂのうち、側壁絶縁膜ＳＷ４ａを除去し、側壁絶縁膜ＳＷ４ｂを残存させている。このため、側壁絶縁膜ＳＷ４ａが存在していた領域にはゲート電極ＧＥが形成されるが、側壁絶縁膜ＳＷ４ｂが存在する領域にはゲート電極ＧＥは形成されない。従って、側壁絶縁膜ＳＷ４ａと側壁絶縁膜ＳＷ４ｂとの厚みの比を調整することで、ｎ−型半導体領域ＥＸの寸法を変えることなく、ｎ−型半導体領域ＥＸとゲート電極ＧＥのオーバーラップ量を所望の値に制御することができる。また、金属シリサイド層ＳＩＬとゲート電極ＧＥとの間に、ゲート絶縁膜ＧＩだけでなく側壁絶縁膜ＳＷ４ａも介在することになるため、ゲート電極ＧＥと金属シリサイド層ＳＩＬとの間の耐圧を向上させることができる。
また、上記実施の形態１および後述の実施の形態４において、側壁絶縁膜ＳＷ２の代わりに本実施の形態３の側壁絶縁膜ＳＷ４を適用することもでき、この場合、上記ステップＳ１３および後述のステップＳ１３ｂにおいて、本実施の形態３のステップＳ１３ａと同様に、側壁絶縁膜ＳＷ４ａを除去して側壁絶縁膜ＳＷ４ｂを残存させることができる。
また、本実施の形態３では、ソース・ドレイン用のエピタキシャル層を、半導体層ＥＰ２と半導体層ＥＰ３の２層形成している。これにより、以下の利点を得られる。
すなわち、本実施の形態３では、半導体層ＥＰ２を形成してから、ｎ−型半導体領域ＥＸ形成用のイオン注入を行い、その後、半導体層ＥＰ３を形成してから、ｎ＋型半導体領域ＳＤ形成用のイオン注入を行っている。このため、半導体層ＥＰ３に対しては、ｎ＋型半導体領域ＳＤ形成用のイオン注入は行われるが、ｎ−型半導体領域ＥＸ形成用のイオン注入は行われていないため、両方のイオン注入が行われる場合に比べて、イオン注入によりアモルファス化が進んだとしても種結晶が残りやすい。このため、ステップＳ８の活性化アニール時に、種結晶の存在により結晶化（単結晶化）を促進しやすくなる。従って、ソース・ドレイン領域を、より低抵抗化することができ、半導体装置の性能の更なる向上を図ることができる。
（実施の形態４）
上記実施の形態１〜３では、ＳＯＩ基板ＳＵＢにＭＩＳＦＥＴを形成する場合について説明した。本実施の形態４では、半導体基板ＳＵＢ２にＭＩＳＦＥＴを形成する場合について説明する。なお、本実施の形態４では、上述の第１、第３及び第４の課題を解決することができる。
上記実施の形態１〜３では、ＳＯＩ基板ＳＵＢにＭＩＳＦＥＴを形成する場合について説明した。本実施の形態４では、半導体基板ＳＵＢ２にＭＩＳＦＥＴを形成する場合について説明する。なお、本実施の形態４では、上述の第１、第３及び第４の課題を解決することができる。
図６６および図６７は、本実施の形態４の半導体装置の製造工程を示す工程フロー図である。図６８〜図８３は、本実施の形態４の半導体装置の製造工程中の要部断面図である。
まず、図６８に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板（半導体ウエハ）ＳＵＢ２を準備する（図６６のステップＳ１ｂ）。
次に、半導体基板ＳＵＢ２に素子分離領域（図示せず）を形成する。素子分離領域は、例えば、半導体基板ＳＵＢ２の主面に素子分離溝を、フォトリソグラフィ技術およびドライエッチング技術などを用いて形成し、この素子分離溝に、成膜技術およびＣＭＰ技術などを用いて絶縁膜を埋め込むことで、形成することができる。半導体基板ＳＵＢ２において、素子分離領域によって規定された活性領域に、以下に説明するようにＭＩＳＦＥＴが形成される。
次に、図６９に示されるように、ｐチャネル型ＭＩＳＦＥＴを形成する予定の領域における半導体基板ＳＵＢ２にｎ型ウエルＮＷを形成する。ｎ型ウエルＮＷは、半導体基板ＳＵＢ２にｎ型不純物（例えば砒素）をイオン注入することにより、形成することができる。
次に、半導体基板ＳＵＢ２上に、ダミーゲートＧＥＤを形成する（図６６のステップＳ２）。ダミーゲートＧＥＤは、半導体基板ＳＵＢ２上（ｎ型ウエルＮＷ上）に形成するが、ダミーゲートＧＥＤの形成法と構成は、上記実施の形態１と同様である。
次に、図７０に示されるように、ダミーゲートＧＥＤの側壁上に、側壁膜として側壁絶縁膜ＳＷ１を形成する（図６６のステップＳ３）。側壁絶縁膜ＳＷ１の構成と形成法は、上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。
次に、図７１に示されるように、異方性と等方性のドライエッチングをどちらか単独で、若しくは組み合わせて行うことにより、半導体基板ＳＵＢ２（ｎ型ウエルＮＷ）を所定の深さまでエッチングして溝（基板リセス部、基板後退部、凹部、窪み部）ＴＲ２を形成する（図６６のステップＳ２１）。
ステップＳ２１では、ダミーゲートＧＥＤと側壁絶縁膜ＳＷ１とが、エッチングマスクとして機能する。このため、溝ＴＲ２は、ダミーゲートＧＥＤの側壁上の側壁絶縁膜ＳＷ１に対して自己整合して形成される。但し、等方性のドライエッチングを行う場合、溝ＴＲ２は、側壁絶縁膜ＳＷ１やダミーゲートＧＥＤと若干オーバーラップするように形成される。溝ＴＲ２の底部および側壁では、Ｓｉ基板領域（ｎ型ウエルＮＷを構成している部分の半導体基板ＳＵＢ２）が露出する。溝ＴＲ２の深さは、例えば２０〜４０ｎｍ程度とすることができる。
次に、図７２に示されるように、半導体基板ＳＵＢ２の溝ＴＲ２内に、半導体層としてシリコンゲルマニウム層（ＳｉＧｅ層、シリコンゲルマニウム領域、エピタキシャルシリコンゲルマニウム層）ＥＰ４をエピタキシャル成長させる（図６６のステップＳ４ｃ）。
シリコンゲルマニウム層ＥＰ４は、エピタキシャル成長により形成されたエピタキシャル層（エピタキシャル半導体層）であり、シリコンゲルマニウム（単結晶シリコンゲルマニウム）からなる。シリコンゲルマニウム層ＥＰ４は、半導体基板ＳＵＢ２の溝ＴＲ２から露出するＳｉ基板領域上に選択的にエピタキシャル成長し、側壁絶縁膜ＳＷ１上や窒化シリコン膜ＳＮ１上には形成されない。また、上記実施の形態１で説明したように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１は、窒化シリコン膜ＳＮ１および側壁絶縁膜ＳＷ１で覆われているため、ポリシリコン膜ＰＬ１上にエピタキシャル層は形成されない。
また、シリコンゲルマニウム層ＥＰ４は、溝ＴＲ２内を埋め、半導体基板ＳＵＢ２の主面（溝ＴＲ２が形成されていない部分の半導体基板ＳＵＢ２の上面）よりもシリコンゲルマニウム層ＥＰ４が盛り上がるように形成することが好ましい。この場合、ステップＳ４ｃで形成されたシリコンゲルマニウム層ＥＰ４の上面は、ダミーゲートＧＥＤの直下における半導体基板ＳＵＢ２の上面よりも高い位置になる。例えば、シリコンゲルマニウム層ＥＰ４の上面が半導体基板ＳＵＢ２の主面よりも、１０〜４０ｎｍ程度高くなるように、シリコンゲルマニウム層ＥＰ４を形成する。
また、シリコンゲルマニウム層ＥＰ４の上面が半導体基板ＳＵＢ２の主面よりも高くなるように、シリコンゲルマニウム層ＥＰ４を形成するが、半導体基板ＳＵＢ２の主面よりも高くなっている部分のシリコンゲルマニウム層ＥＰ４の側面ＳＦ２がテーパを有するように、シリコンゲルマニウム層ＥＰ４をエピタキシャル成長させることが好ましい。すなわち、半導体基板ＳＵＢ２の主面に対して、半導体基板ＳＵＢ２の主面よりも高くなっている部分のシリコンゲルマニウム層ＥＰ４の側面ＳＦ２が傾斜していることが好ましい。つまり、ダミーゲートＧＥＤから遠ざかるにしたがって、シリコンゲルマニウム層ＥＰ４の厚みが厚くなるように、シリコンゲルマニウム層ＥＰ４の側面ＳＦ２が傾斜していることが好ましい。半導体基板ＳＵＢ２の主面よりも高くなっている部分のシリコンゲルマニウム層ＥＰ４の側面ＳＦ２のテーパは、シリコンゲルマニウム層ＥＰ４の成膜用ガスの組成や成膜温度などを調整することにより、制御することができる。
また、シリコンゲルマニウム層ＥＰ４は、エピタキシャル成長時に、ドーピングガスを導入することにより、導電型の不純物を導入したシリコンゲルマニウム層ＥＰ４とすることが好ましい。ｐチャネル型ＭＩＳＦＥＴを形成する場合は、ｐ型の不純物を導入したｐ型のシリコンゲルマニウム層ＥＰ４とすることが好ましい。この場合、ソース・ドレイン領域形成用のイオン注入工程は、行わなくてよい。
また、半導体基板ＳＵＢ２の溝ＴＲ２にエピタキシャル成長させる半導体層として、シリコンゲルマニウム層は好適である。シリコンゲルマニウムを用いることで、例えば、チャネルに作用する応力を制御することができる。
すなわち、このような技術は、一般的に１軸性応力を利用した歪Ｓｉトランジスタと称されている。本実施の形態４のｐチャネル型ＭＩＳＦＥＴのチャネル領域には、ソース及びドレイン領域に形成されたシリコンゲルマニウム層ＥＰ４によって、圧縮応力が発生している。この圧縮応力によって、チャネル領域のＳｉ原子間の距離が狭められることにより、ソースおよびドレイン間を流れるキャリア（正孔）の移動度を向上させることができる。従って、ソースおよびドレイン間を流れる電流を増加させることができる。なお、本実施の形態４では、チャネル領域に発生している応力の値は−１．３ＧＰ以上となっており、チャネルが無歪であった場合と比較して、電流は１０％以上増加している。
なお、本実施の形態４では、主にｐチャネル型ＭＩＳＦＥＴを例示しているが、ｎチャネル型ＭＩＳＦＥＴで実施する場合には、ＳｉＧｅ（シリコンゲルマニウム）の代わりにＳｉＣ（炭化シリコン、シリコンカーバイド）を使用する。すなわち、ｎチャネル型ＭＩＳＦＥＴの場合は、シリコンゲルマニウム層ＥＰ４の代わりに、ＳｉＣ層を使用する。この場合、ｎチャネル型ＭＩＳＦＥＴのチャネル領域には、ソース及びドレイン領域に形成されたＳｉＣ層によって、引張応力が発生している。この引張応力によって、チャネル領域のＳｉ原子間の距離が広げられることにより、ソースおよびドレイン間を流れるキャリア（電子）の移動度を向上させることができる。従って、ソースおよびドレイン間を流れる電流を増加させることができる。なお、その際に、チャネル領域に発生している応力の値は＋１．３ＧＰ以上となっており、チャネルが無歪であった場合と比較して、電流は１０％以上増加している。
また、上記のＳｉＧｅ層やＳｉＣ層は、エピタキシャル成長で形成することによって、強い応力を発生させることができる。すなわち、単純にＳｉ層をエピタキシャル成長させて、その後、ＧｅやＣをイオン注入した場合では、強い応力を発生させることができない。
また、本実施の形態４において、ｐチャネル型ＭＩＳＦＥＴとｎチャネル型ＭＩＳＦＥＴのうちｐチャネル型ＭＩＳＦＥＴにだけ上記ＳｉＧｅ層を使用しても良いし、ｎチャネル型ＭＩＳＦＥＴにだけ上記ＳｉＣ層を使用しても良いし、ｐチャネル型ＭＩＳＦＥＴに上記ＳｉＧｅ層を使用し、且つ、ｎチャネル型ＭＩＳＦＥＴに上記ＳｉＣ層を使用しても良い。
次に、図７３に示されるように、ダミーゲートＧＥＤの側壁上に、側壁膜として側壁絶縁膜ＳＷ２を形成する（図６６のステップＳ６）。側壁絶縁膜ＳＷ２の構成および形成法は、上記実施の形態１と基本的には同じである。但し、上記実施の形態１では、側壁絶縁膜ＳＷ２の底面が半導体層ＥＰ１に接していたのに対して、本実施の形態４では、側壁絶縁膜ＳＷ２の底面はシリコンゲルマニウム層ＥＰ４に接している。
すなわち、本実施の形態４では、側壁絶縁膜ＳＷ２は、ダミーゲートＧＥＤの側壁に側壁絶縁膜ＳＷ１を介して隣接し、かつ、シリコンゲルマニウム層ＥＰ４上（具体的にはシリコンゲルマニウム層ＥＰ４の傾斜する側面ＳＦ２上）に形成される。つまり、側壁絶縁膜ＳＷ２の底面がシリコンゲルマニウム層ＥＰ４（具体的にはシリコンゲルマニウム層ＥＰ４の傾斜する側面ＳＦ２）に接し、側壁絶縁膜ＳＷ２の内壁（ダミーゲートＧＥＤに対向する側の側面）がダミーゲートＧＥＤの側壁上の側壁絶縁膜ＳＷ１に接している。
次に、シリコンゲルマニウム層ＥＰ４などに導入されている不純物を活性化するための熱処理である活性化アニールを行う（図６６のステップＳ８）。
なお、ステップＳ６で側壁絶縁膜ＳＷ２を形成した後でかつ後述のステップＳ１０で金属シリサイド層ＳＩＬを形成する前にイオン注入を行わない場合は、ステップＳ８の活性化アニールを、ステップＳ６で側壁絶縁膜ＳＷ２を形成する前でかつステップＳ４ｃでシリコンゲルマニウム層ＥＰ４を形成した後に行うこともできる。
次に、図７４に示されるように、サリサイド技術により、シリコンゲルマニウム層ＥＰ４の表面（上層部）に金属シリサイド層ＳＩＬを形成する（図６７のステップＳ１０）。
ステップＳ１０の金属シリサイド層ＳＩＬ形成工程は、本実施の形態４も上記実施の形態１と基本的には同じであるが、上記実施の形態１では、主として半導体層ＥＰ１に金属シリサイド層ＳＩＬが形成されたが、本実施の形態３では、シリコンゲルマニウム層ＥＰ４に金属シリサイド層ＳＩＬが形成される。また、上記実施の形態１と同様に、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１上には窒化シリコン膜ＳＮ１が形成されているため、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１の表面には、金属シリサイド層は形成されない。
次に、図７５に示されるように、上記実施の形態１と同様に、半導体基板ＳＵＢ２の主面（主面全面）上に絶縁膜ＩＬ１を形成する（図６７のステップＳ１１）。すなわち、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４を覆うように、半導体基板ＳＵＢ２の主面上に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
次に、図７６に示されるように、上記実施の形態１と同様に、絶縁膜ＩＬ１の表面（上面）をＣＭＰ法により研磨することにより、ダミーゲートＧＥＤの上面（すなわち窒化シリコン膜ＳＮ１の上面）を露出させる（図６７のステップＳ１２）。
次に、図７７に示されるように、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ４ａを、エッチングにより除去する（図６７のステップＳ１３ｂ）。
このステップＳ１３ｂでダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を除去することにより、溝（凹部、開口部、窪み部）ＴＲ３が形成される。溝ＴＲ３は、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２の除去前までダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２が存在していた領域（空間）からなる。溝ＴＲ３からは、半導体基板ＳＵＢ２（の上面）と、シリコンゲルマニウム層ＥＰ４（の傾斜した側面ＳＦ２）と、絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３の内面とが露出される。
溝ＴＲ３の底面は、半導体層ＳＭ１の上面と、シリコンゲルマニウム層ＥＰ４の傾斜した側面ＳＦ２とにより形成されている。溝ＴＲ３の側面（側壁）は、窒化シリコン膜ＳＮ３の内面により形成されている。溝ＴＲ３から露出する半導体基板ＳＵＢ２の上面からシリコンゲルマニウム層ＥＰ４の傾斜した側面ＳＦ２までを、溝ＴＲ３の底面とみなすことができる。溝ＴＲ３の上部は開放されている。ここで、窒化シリコン膜ＳＮ３の内面は、絶縁膜ＳＯ３に接する側とは反対側の面に対応している。
ステップＳ１３ｂのエッチングは、次の３段階（第１段階、第２段階および第３段階、図７８〜図８０参照）のエッチングにより行うことが好ましい。
まず、ステップＳ１３ｂのエッチングの第１段階として、図７８に示されるように、ダミーゲートＧＥＤの窒化シリコン膜ＳＮ１を除去するが、この第１段階のエッチングは、本実施の形態４においても、上記実施の形態１（上記ステップＳ１３の第１段階のエッチング）と同様である。第１段階のエッチングにより、窒化シリコン膜ＳＮ１が除去されて、ポリシリコン膜ＰＬ１が露出される。
次に、ステップＳ１３ｂのエッチングの第２段階として、図７９に示されるように、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１を除去するが、この第２段階のエッチングは、本実施の形態４においても、上記実施の形態１（上記ステップＳ１３の第２段階のエッチング）と同様である。第２段階のエッチングにより、ポリシリコン膜ＰＬ１が除去されて、側壁絶縁膜ＳＷ１および絶縁膜ＧＩＤが露出される。
ステップＳ１３ｂのエッチングの第３段階は、上記実施の形態１と基本的には同様であり、次のように行うことができる。
すなわち、本実施の形態４においては、ステップＳ１３ｂのエッチング工程では、第２段階のエッチングでポリシリコン膜ＰＬ１を除去した後、エッチング条件を変えて、第３段階のエッチングにより、図８０に示されるように、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤを除去する。この第３段階のエッチングは、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤのエッチング速度が、半導体基板ＳＵＢ２（ｎ型ウエルＮＷ）およびシリコンゲルマニウム層ＥＰ４のエッチング速度よりも速くなるようなエッチング条件で、側壁絶縁膜ＳＷ１，ＳＷ２および絶縁膜ＧＩＤを選択的にエッチングすることが好ましい。これにより、第３段階のエッチングで半導体基板ＳＵＢ２（ｎ型ウエルＮＷ）およびシリコンゲルマニウム層ＥＰ４がエッチングされてしまうのを抑制または防止することができる。側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ２とを同じ材料（ここでは酸化シリコン）により形成しておけば、側壁絶縁膜ＳＷ１と側壁絶縁膜ＳＷ２とを同じエッチング工程で連続的にエッチングすることができる。また、絶縁膜ＧＩＤと側壁絶縁膜ＳＷ１，ＳＷ２とを同じ材料（ここでは酸化シリコン）により形成しておけば、絶縁膜ＧＩＤを、側壁絶縁膜ＳＷ１，ＳＷ２を除去するのと同じエッチング工程で除去することができる。
また、第３段階のエッチングでは、側壁絶縁膜ＳＷ１，ＳＷ２は除去されるが、絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３は残存させることが好ましい。このため、本実施の形態４では、側壁絶縁膜ＳＷ２を絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３とは異なる材料により形成しておき、側壁絶縁膜ＳＷ１，ＳＷ２（具体的には酸化シリコン）のエッチング速度が、絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３と半導体基板ＳＵＢ２とシリコンゲルマニウム層ＥＰ４のエッチング速度よりも速くなるようなエッチング条件で、第３段階のエッチングを行う。ここでは、側壁絶縁膜ＳＷ１，ＳＷ２は酸化シリコンにより形成されているため、側壁絶縁膜ＳＷ１，ＳＷ２と絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３との高いエッチング選択比を確保することは容易である。すなわち、第３段階のエッチングでは、側壁絶縁膜ＳＷ１，ＳＷ２をエッチングするとともに、絶縁膜ＩＬ１の窒化シリコン膜ＳＮ３をエッチングストッパとして機能させることができる。また、側壁絶縁膜ＳＷ１，ＳＷ２は酸化シリコンにより形成されているため、側壁絶縁膜ＳＷ１，ＳＷ２と半導体基板ＳＵＢ２およびシリコンゲルマニウム層ＥＰ４との高いエッチング選択比を確保することも容易である。
ステップＳ１３ｂの上記３段階（第１段階、第２段階および第３段階）のエッチングによりダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を除去することにより、図７７および図８０に示されるように、溝ＴＲ３が形成される。
また、本実施の形態４においても、上記実施の形態１と同様に、上記ステップＳ９を行ってダミーゲートＧＥＤの側壁上に側壁絶縁膜ＳＷ１，ＳＷ２を介して上記側壁絶縁膜ＳＷ３を形成してから、ステップＳ１０で金属シリサイド層ＳＩＬを形成することもできる。この場合、上記実施の形態１と同様に、本実施の形態４においても、ステップＳ１３では側壁絶縁膜ＳＷ３を残存させることが好ましく、溝ＴＲ３の側面（側壁）は、側壁絶縁膜ＳＷ３の内壁により形成されることになる。
また、本実施の形態４においても、上記実施の形態２と同様に、側壁絶縁膜ＳＷ１，ＳＷ２を窒化シリコンにより形成することも可能であり、この場合、ステップＳ１３ｂのエッチングは、上記実施の形態２のステップＳ１３と同様にして行うことができる。
次に、上記実施の形態１と同様に、図８１に示されるように、溝ＴＲ３の底面および側面（側壁）上を含む半導体基板ＳＵＢ２の主面（主面全面）上に、すなわち溝ＴＲ１の底部および側壁上を含む絶縁膜ＩＬ１上に、ゲート絶縁膜用の絶縁膜ＧＩａを形成する（図６７のステップＳ１４）。絶縁膜ＧＩａについては、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。なお、上記実施の形態１と同様に、絶縁膜ＧＩａを形成する前に、界面層として１ｎｍ以下の酸化シリコン膜を形成しても良い。
次に、上記実施の形態１と同様に、図８２に示されるように、半導体基板ＳＵＢ２の主面上に、すなわち絶縁膜ＧＩａ上に、溝ＴＲ３内を埋めるように，ゲート電極用の導電膜（導電体膜）ＣＤを形成する（図６７のステップＳ１５）。導電膜ＣＤについては、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
次に、図８２に示されるように、溝ＴＲ３内に導電膜ＣＤおよび絶縁膜ＧＩａを残し、溝ＴＲ３の外部の導電膜ＣＤおよび絶縁膜ＧＩａをＣＭＰ法などにより除去して、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する（図６７のステップＳ１６）。ステップＳ１６については、本実施の形態３も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。ステップＳ１６は、溝ＴＲ１内にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する工程である。なお、上記実施の形態１と同様に、ゲート電極ＧＥを金属膜とポリシリコン膜の積層構造や、異なる金属膜を積層させた構造としても良い。
溝ＴＲ３内に残存する導電膜ＣＤがゲート電極ＧＥとなり、溝ＴＲ３内に残存する絶縁膜ＧＩａがゲート絶縁膜ＧＩとなる。そして、ゲート電極ＧＥと半導体基板ＳＵＢ２の上面との間と、ゲート電極ＧＥとシリコンゲルマニウム層ＥＰ４の傾斜した側面ＳＦ２との間と、ゲート電極ＧＥと窒化シリコン膜ＳＮ３（の内面）との間に、ゲート絶縁膜ＧＩが介在した状態となる。ゲート電極ＧＥおよびゲート絶縁膜ＧＩは、ＭＩＳＦＥＴのゲート電極およびゲート絶縁膜としてそれぞれ機能する。
ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）を介してゲート電極ＧＥの下に位置する半導体基板ＳＵＢ２に、ＭＩＳＦＥＴのチャネル領域が形成される。また、ＭＩＳＦＥＴのソースまたはドレインとして機能する半導体領域（不純物拡散層）は、シリコンゲルマニウム層ＥＰ４により形成される。
このようにして、ｐチャネル型のＭＩＳＦＥＴが形成される。
本実施の形態４では、ダミーゲートＧＥＤの側壁上に形成されかつシリコンゲルマニウム層ＥＰ４の上に位置していた側壁絶縁膜ＳＷ２を、ステップＳ１３ｂでダミーゲートＧＥＤとともに除去し、除去した領域（溝ＴＲ３）にゲート電極ＧＥを形成している。このため、ダミーゲートＧＥＤが存在していた領域だけでなく、側壁絶縁膜ＳＷ２が存在していた領域にもゲート電極ＧＥを形成することができる。このため、ゲート電極ＧＥのゲート長方向の寸法を、ダミーゲートＧＥＤの寸法よりも大きくすることができ、ゲート電極ＧＥの一部（ゲート長方向の両端部側）がシリコンゲルマニウム層ＥＰ４上に位置する、すなわちシリコンゲルマニウム層ＥＰ４上に乗り上げることになる。従って、ゲート電極ＧＥにおけるゲート長方向の端部は、シリコンゲルマニウム層ＥＰ４の上に位置することになる。そして、シリコンゲルマニウム層ＥＰ４の一部（従ってソースまたはドレイン用の半導体領域の一部）は、ゲート電極ＧＥの直下に位置することになる。
以降の工程は、上記実施の形態１とほぼ同様である。すなわち、図８３に示されるように、上記実施の形態１と同様に、上記絶縁膜ＩＬ２を形成し、上記コンタクトホールＣＮＴを形成し、コンタクトホールＣＮＴ内に上記プラグＰＧを形成し、上記絶縁膜ＩＬ３を形成し、上記配線Ｍ１を形成する。
図８４は、本実施の形態４の半導体装置の要部断面図である。
本実施の形態４では、ＳＯＩ基板ではなく、バルクの半導体基板ＳＵＢ２にＭＩＳＦＥＴを形成している。この半導体基板ＳＵＢ２上には、ゲート絶縁膜ＧＩを介してゲート電極ＧＥが形成されている。また、半導体基板ＳＵＢ２には、溝ＴＲ２が形成されており、この溝ＴＲ２内にソース・ドレイン用のエピタキシャル層としてシリコンゲルマニウム層ＥＰ４が形成されている。
すなわち、半導体基板ＳＵＢ２には溝ＴＲ２が形成されており、この溝ＴＲ２内にソース・ドレイン用のエピタキシャル層が埋め込まれている。この溝ＴＲ２内に埋め込まれたソース・ドレイン用のエピタキシャル層は、ｐチャネル型ＭＩＳＦＥＴの場合は、シリコンゲルマニウム層ＥＰ４である。上述のように、本実施の形態４をｎチャネル型ＭＩＳＦＥＴに適用する場合は、溝ＴＲ２内に埋め込まれたソース・ドレイン用のエピタキシャル層は、ＳｉＣ層である。図８４は、ｐチャネル型ＭＩＳＦＥＴの場合を例示しているが、本実施の形態４をｎチャネル型ＭＩＳＦＥＴに適用する場合は、図８４において、ｎ型ウエルＮＷがｐ型ウエルに代わり、シリコンゲルマニウム層ＥＰ４がＳｉＣ層に代わることになる。なお、ＭＩＳＦＥＴのチャネル領域は、半導体基板ＳＵＢ２のシリコン基板領域（ｐチャネル型ＭＩＳＦＥＴの場合はｎ型ウエルＮＷを構成する単結晶Ｓｉ領域（Ｓｉ基板領域）、ｎチャネル型ＭＩＳＦＥＴの場合はｐ型ウエルを構成する単結晶Ｓｉ領域（Ｓｉ基板領域））に形成される。
シリコンゲルマニウム層ＥＰ４は、ゲート電極ＧＥの両側（ゲート長方向の両側）に形成されているが、ゲート電極ＧＥにおけるゲート長方向の端部がシリコンゲルマニウム層ＥＰ４の上に位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が、シリコンゲルマニウム層ＥＰ４の上に位置している。つまり、シリコンゲルマニウム層ＥＰ４上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げている。
すなわち、ゲート電極ＧＥにおけるゲート長方向の中央部側は、シリコンゲルマニウム層ＥＰ４が形成されていない部分の半導体基板ＳＵＢ２上にあるが、ゲート電極ＧＥにおけるゲート長方向の両端部側は、シリコンゲルマニウム層ＥＰ４上に乗り上げている。つまり、ゲート電極ＧＥの中央部側（ゲート長方向の中央部側）は、シリコンゲルマニウム層ＥＰ４に重なっていない（半導体基板ＳＵＢ２の厚み方向に重なっていない）が、ゲート電極ＧＥの端部（ゲート長方向の端部）は、シリコンゲルマニウム層ＥＰ４に重なっている（半導体基板ＳＵＢ２の厚み方向に重なっている）。換言すれば、ゲート電極ＧＥの両端部近傍（ゲート長方向の両端部近傍）の直下にはシリコンゲルマニウム層ＥＰ４が存在し、ゲート電極ＧＥの中央部側（ゲート長方向の中央部側）の直下にはシリコンゲルマニウム層ＥＰ４は存在していない（Ｓｉ基板領域が存在している）。
そして、シリコンゲルマニウム層ＥＰ４は、半導体基板ＳＵＢ２の溝ＴＲ２内に形成されている（埋め込まれている）が、シリコンゲルマニウム層ＥＰ４の上面は、ゲート電極ＧＥの直下における半導体基板ＳＵＢ２の上面よりも高い位置にある。ここで、ゲート電極ＧＥの直下における半導体基板ＳＵＢ２の上面は、ゲート電極ＧＥの下のゲート絶縁膜ＧＩに接する部分の半導体基板ＳＵＢ２の表面（上面）に対応しており、図８４において符号ＵＦ２を付して上面ＵＦ２として示してある。
シリコンゲルマニウム層ＥＰ４には、ｐ型不純物が導入されているため、シリコンゲルマニウム層ＥＰ４がソースまたはドレインとして機能する半導体領域となっている。ゲート電極ＧＥの下部の半導体基板ＳＵＢ２が、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。このため、ソースまたはドレイン用の半導体領域（ここではシリコンゲルマニウム層ＥＰ４）の一部が、ゲート電極ＧＥの直下に位置することになる。
なお、上記実施の形態１では、ＳＯＩ基板ＳＵＢ上に、半導体層ＥＰ１を覆うように絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥは、絶縁膜ＩＬ１に形成された溝ＴＲ内に埋め込まれていた。一方、本実施の形態４では、半導体基板ＳＵＢ２上に、シリコンゲルマニウム層ＥＰ４を覆うように絶縁膜ＩＬ１が形成されており、ゲート電極ＧＥは、絶縁膜ＩＬ１に形成された溝ＴＲ３内に埋め込まれている。また、上記実施の形態１では、ゲート絶縁膜ＧＩが溝ＴＲの側面上および底面上に形成されており、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して溝ＴＲ内に埋め込まれていた。一方、本実施の形態４では、ゲート絶縁膜ＧＩが溝ＴＲ３の側面上および底面上に形成されており、ゲート電極ＧＥは、ゲート絶縁膜ＧＩを介して溝ＴＲ３内に埋め込まれている。
また、上記実施の形態１では、半導体層ＥＰ１の側面ＳＦ１が傾斜し、この半導体層ＥＰ１の傾斜する側面ＳＦ１上に、ゲート電極ＧＥにおけるゲート長方向の端部が位置している。一方、本実施の形態４では、シリコンゲルマニウム層ＥＰ４の側面ＳＦ２が傾斜し、このシリコンゲルマニウム層ＥＰ４の傾斜する側面ＳＦ２上に、ゲート電極ＧＥにおけるゲート長方向の端部が位置している。換言すれば、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、シリコンゲルマニウム層ＥＰ４の側面（ゲート電極ＧＥ側の側面）ＳＦ２は傾斜しており、ＭＩＳＦＥＴ（ゲート電極ＧＥをゲート電極とするＭＩＳＦＥＴ）のゲート長方向において、ゲート電極ＧＥの端部が半導体層ＥＰ１の傾斜する側面ＳＦ２上に位置している。すなわち、ゲート電極ＧＥの端部（ゲート長方向の端部）が、シリコンゲルマニウム層ＥＰ４の傾斜する側面ＳＦ２上に乗り上げている。
このような半導体装置においては、次のような効果を得ることができる。
すなわち、ステップＳ４ｃでシリコンゲルマニウム層ＥＰ４を、導電型不純物（ｐチャネル型ＭＩＳＦＥＴを形成する場合はｐ型不純物）をドープしたエピタキシャル層として形成した場合、ソースまたはドレイン用の半導体領域（シリコンゲルマニウム層ＥＰ４）とダミーゲートＧＥＤとのオーバーラップは、形成しにくい。このため、本実施の形態とは異なり、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１を除去せずに半導体装置のゲート電極として用いた場合には、ソースまたはドレイン用の半導体領域（シリコンゲルマニウム層ＥＰ４）とゲート電極とのオーバーラップが不足して、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗が大きくなる虞がある。
また、本実施の形態４の変形例として、ステップＳ４ｃでシリコンゲルマニウム層ＥＰ４をアンドープか低濃度ドープのシリコンゲルマニウム層として形成してから、上記ステップＳ５と同様のｐ−型半導体領域ＥＸ形成用のイオン注入を行い、その後、ステップＳ６で側壁絶縁膜ＳＷ２を形成してから、上記ステップＳ７と同様のｐ＋型半導体領域ＳＤ形成用のイオン注入を行う場合もある。この場合、ｐ−型半導体領域ＥＸおよびｐ＋型半導体領域ＳＤが、主としてシリコンゲルマニウム層ＥＰ４に形成されることになる。しかしながら、シリコンゲルマニウム層ＥＰ４の上面は、ゲート電極ＧＥの直下における半導体基板ＳＵＢ２の上面よりも高い位置にあるため、イオン注入で導入したｐ型不純物は、ダミーゲートＧＥＤの直下の領域までは拡散しにくいため、ソースまたはドレイン用の半導体領域とダミーゲートＧＥＤとのオーバーラップは形成しにくい。このため、本実施の形態とは異なり、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１を除去せずに半導体装置のゲート電極として用いた場合には、ソースまたはドレイン用の半導体領域（シリコンゲルマニウム層ＥＰ４）とゲート電極とのオーバーラップが不足して、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗が大きくなる虞がある。
それに対して、本実施の形態４では、シリコンゲルマニウム層ＥＰ４形成後にダミーゲートＧＥＤの側壁上に形成した側壁絶縁膜ＳＷ２を、ステップＳ１３ｂでダミーゲートＧＥＤとともに除去してから、ゲート電極ＧＥを形成している。これにより、ダミーゲートＧＥＤが形成されていた領域だけでなく、側壁絶縁膜ＳＷ２が形成されていた領域にもゲート電極ＧＥが形成されることになる。このため、シリコンゲルマニウム層ＥＰ４上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げ、ゲート電極ＧＥにおけるゲート長方向の端部がシリコンゲルマニウム層ＥＰ４の上に位置することになる。従って、ソースまたはドレイン用の半導体領域（シリコンゲルマニウム層ＥＰ４）とゲート電極ＧＥとのオーバーラップを確実に確保することができ、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができる。つまり、シリコンゲルマニウム層ＥＰ４を、ｐ型ドープのエピタキシャル層として成長させた場合と、本実施の形態４の上記変形例のように、イオン注入でシリコンゲルマニウム層ＥＰ４に上記ｐ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤを形成した場合との両方で、寄生抵抗を抑制することができる。このため、上記第１の課題を解決することができる。
従って、ＭＩＳＦＥＴを備える半導体装置の特性（電気的特性）を向上させることができる。また、寄生抵抗の値のばらつきによるＭＩＳＦＥＴ毎の特性ばらつきも抑制することができる。このため、半導体装置の性能を向上させることができる。また、本実施の形態４においても、ゲート電極ＧＥがシリコンゲルマニウム層ＥＰ４に乗り上げた構造を、セルフアラインで形成することができる。
また、本実施の形態４においても、シリコンゲルマニウム層ＥＰ４は傾斜部（傾斜する側面ＳＦ２）を有しており、ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）とゲート電極ＧＥは、傾斜部（傾斜する側面ＳＦ２）に沿って形成される。このため、溝ＴＲ３内において、ゲート絶縁膜ＧＩ（絶縁膜ＧＩａ）の膜厚を均一に形成しやすくなっている。従って、上記の第３の課題で示したような、ＭＩＳＦＥＴの耐圧が低下するという不具合を解消することができる。
また、本実施の形態４においても、溝ＴＲ３の口径を、ダミーゲートＧＥＤの長さよりも大きくすることができる。このため、図８１で示されるように、アスペクト比が確保される（溝ＴＲ３のアスペクト比を小さくできる）ので、溝ＴＲ３内にゲート電極ＧＥとなる導電膜ＣＤを堆積する場合でも、空孔が発生しにくくなる。従って、上記の第４の課題で示したような不具合を解消することができる。
更に、本実施の形態４のＭＩＳＦＥＴにおいても、ゲート電極ＧＥの上部の長さが（ゲート電極ＧＥの下部の長さよりも）長いので、ゲート電極ＧＥ全体の体積を増加させることができるため、ゲート電極ＧＥの低抵抗化を図ることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＯＸ１ 絶縁層
ＢＲ バリア導体膜
ＣＤ 導電膜
ＣＮＴ コンタクトホール
ＥＧ 端部
ＥＧ１，ＥＧ２，ＥＧ３，ＥＧ４ 角部
ＥＰ１，ＥＰ２，ＥＰ３ 半導体層
ＥＰ４ シリコンゲルマニウム層
ＥＸ ｎ−型半導体領域
ＧＥ，ＧＥ１０１，ＧＥ１０２ ゲート電極
ＧＥＤ ダミーゲート
ＧＩ，ＧＩ１０１，ＧＩ１０２ ゲート絶縁膜
ＧＩａ 絶縁膜
ＧＩＤ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３ 絶縁膜
ＩＬ１０１ 層間絶縁膜
Ｍ１ 配線
ＭＥ 金属膜
ＭＣ１ 主導体膜
ＰＧ プラグ
ＰＬ１ ポリシリコン膜
ＮＷ ｎ型ウエル
ＳＤ ｎ＋型半導体領域
ＳＦ１，ＳＦ１ａ，ＳＦ２ 側面
ＳＩＬ 金属シリサイド層
ＳＭ１，ＳＭ２ 半導体層
ＳＮ１，ＳＮ２，ＳＮ１０１，ＳＮ１０３ 窒化シリコン膜
ＳＮ３ ライナ膜
ＳＯ１，ＳＯ２，ＳＯ１０３ 酸化シリコン膜
ＳＯ３ 絶縁膜
ＳＵＢ ＳＯＩ基板
ＳＵＢ１ 基板
ＳＵＢ２ 半導体基板
ＳＷ１，ＳＷ１ａ，ＳＷ２，ＳＷ２ａ，ＳＷ３，ＳＷ４，ＳＷ４ａ，ＳＷ４ｂ 側壁絶縁膜
ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ１０１ 溝
ＵＦ１，ＵＦ２ 上面
ＷＴ 配線溝
ＢＲ バリア導体膜
ＣＤ 導電膜
ＣＮＴ コンタクトホール
ＥＧ 端部
ＥＧ１，ＥＧ２，ＥＧ３，ＥＧ４ 角部
ＥＰ１，ＥＰ２，ＥＰ３ 半導体層
ＥＰ４ シリコンゲルマニウム層
ＥＸ ｎ−型半導体領域
ＧＥ，ＧＥ１０１，ＧＥ１０２ ゲート電極
ＧＥＤ ダミーゲート
ＧＩ，ＧＩ１０１，ＧＩ１０２ ゲート絶縁膜
ＧＩａ 絶縁膜
ＧＩＤ 絶縁膜
ＩＬ１，ＩＬ２，ＩＬ３ 絶縁膜
ＩＬ１０１ 層間絶縁膜
Ｍ１ 配線
ＭＥ 金属膜
ＭＣ１ 主導体膜
ＰＧ プラグ
ＰＬ１ ポリシリコン膜
ＮＷ ｎ型ウエル
ＳＤ ｎ＋型半導体領域
ＳＦ１，ＳＦ１ａ，ＳＦ２ 側面
ＳＩＬ 金属シリサイド層
ＳＭ１，ＳＭ２ 半導体層
ＳＮ１，ＳＮ２，ＳＮ１０１，ＳＮ１０３ 窒化シリコン膜
ＳＮ３ ライナ膜
ＳＯ１，ＳＯ２，ＳＯ１０３ 酸化シリコン膜
ＳＯ３ 絶縁膜
ＳＵＢ ＳＯＩ基板
ＳＵＢ１ 基板
ＳＵＢ２ 半導体基板
ＳＷ１，ＳＷ１ａ，ＳＷ２，ＳＷ２ａ，ＳＷ３，ＳＷ４，ＳＷ４ａ，ＳＷ４ｂ 側壁絶縁膜
ＴＲ，ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ１０１ 溝
ＵＦ１，ＵＦ２ 上面
ＷＴ 配線溝
ステップＳ６の側壁絶縁膜ＳＷ２形成工程は、次のようにして行うことができる。すなわち、まず、図１１に示されるように、ＳＯＩ基板ＳＵＢの主面の全面に、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１を覆うように、酸化シリコン膜ＳＯ２をＣＶＤ法などにより形成（堆積）する。それから、この酸化シリコン膜ＳＯ２をエッチバック（異方性エッチング）することで、図１２に示されるように、ダミーゲートＧＥＤの側壁上に酸化シリコン膜ＳＯ２を残して側壁絶縁膜ＳＷ２とし、他の領域の酸化シリコン膜ＳＯ２を除去する。これにより、ダミーゲートＧＥＤの側壁上に、側壁絶縁膜ＳＷ１を介して、側壁絶縁膜ＳＷ２が形成される。側壁絶縁膜ＳＷ２の厚み（ダミーゲートＧＥＤの側壁に略垂直な方向の厚み）は、例えば３〜１０ｎｍ程度とすることができる。
次に、図２７に示されるように、ＳＯＩ基板ＳＵＢの主面全面上に、すなわちゲート電極ＧＥが埋め込まれた絶縁膜ＩＬ１上に、絶縁膜（層間絶縁膜）ＩＬ２を形成する。絶縁膜ＩＬ２としては、酸化シリコン系の絶縁膜を用いることができる。絶縁膜ＩＬ２は、絶縁膜ＩＬ１上に、ゲート電極ＧＥの上面を覆うように、形成される。
また、本実施の形態では、ＭＩＳＦＥＴとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。また、同一のＳＯＩ基板ＳＵＢにｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴとの両方を形成することもできる。これは、以下の実施の形態２〜４についても同様である。
次に、上記図５６に示されるように、上記実施の形態１と同様に、絶縁膜ＩＬ１の表面（上面）をＣＭＰ法により研磨することにより、ダミーゲートＧＥＤの上面（すなわち窒化シリコン膜ＳＮ１の上面）を露出させる（図４７のステップＳ１２）。
本実施の形態では、ダミーゲートＧＥＤの側壁上に形成されかつ半導体層ＥＰ２の上に位置していた側壁絶縁膜ＳＷ４ａを、ステップＳ１３ａでダミーゲートＧＥＤとともに除去し、除去した領域（溝ＴＲ１）にゲート電極ＧＥを形成している。このため、ダミーゲートＧＥＤが存在していた領域だけでなく、側壁絶縁膜ＳＷ４ａが存在していた領域にもゲート電極ＧＥを形成することができる。このため、ゲート電極ＧＥのゲート長方向の寸法を、ダミーゲートＧＥＤの寸法よりも大きくすることができ、ゲート電極ＧＥの一部（ゲート長方向の両端部側）が半導体層ＥＰ２上に位置する、すなわち半導体層ＥＰ２上に乗り上げることになる。従って、ゲート電極ＧＥにおけるゲート長方向の端部は、半導体層ＥＰ２の上に位置することになる。そして、ｎ−型半導体領域ＥＸの少なくとも一部は、ゲート電極ＧＥの直下に位置することになる。
但し、図６４では、半導体層ＳＭ１と半導体層ＥＰ２，ＥＰ３がどの領域であるかが分かりやすいように、半導体層ＥＰ２と半導体層ＥＰ３とを合わせたもの全体をドットのハッチングで示し、半導体層ＳＭ１全体を細線の斜線のハッチングで示している。従って、図６４では、ｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域についての図示はしていない。また、図６５では、ｎ−型半導体領域ＥＸとｎ＋型半導体領域ＳＤがどの領域であるかが分かりやすいように、ｎ−型半導体領域ＥＸ全体に同じハッチングを付し、ｎ＋型半導体領域ＳＤ全体に他の同じハッチングを付してある。従って、図６４と図６５とを合わせて見れば、半導体層ＳＭ１，ＥＰ２，ＥＰ３の構成と、半導体層ＳＭ１，ＥＰ２，ＥＰ３におけるｎ−型半導体領域ＥＸおよびｎ＋型半導体領域ＳＤの形成領域とを、理解しやすい。なお、上記図１および図２と同様に、図６４および図６５において、上記絶縁膜ＩＬ３および配線Ｍ１とそれよりも上層の構造については、図示を省略している。
ステップＳ１０の金属シリサイド層ＳＩＬ形成工程は、本実施の形態４も上記実施の形態１と基本的には同じであるが、上記実施の形態１では、主として半導体層ＥＰ１に金属シリサイド層ＳＩＬが形成されたが、本実施の形態４では、シリコンゲルマニウム層ＥＰ４に金属シリサイド層ＳＩＬが形成される。また、上記実施の形態１と同様に、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１上には窒化シリコン膜ＳＮ１が形成されているため、ダミーゲートＧＥＤのポリシリコン膜ＰＬ１の表面には、金属シリサイド層は形成されない。
次に、図７５に示されるように、上記実施の形態１と同様に、半導体基板ＳＵＢ２の主面（主面全面）上に絶縁膜ＩＬ１を形成する（図６７のステップＳ１１）。すなわち、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を覆うように、半導体基板ＳＵＢ２の主面上に絶縁膜ＩＬ１を形成する。絶縁膜ＩＬ１については、上記実施の形態１で説明したので、ここではその繰り返しの説明は省略する。
次に、図７７に示されるように、ダミーゲートＧＥＤおよび側壁絶縁膜ＳＷ１，ＳＷ２を、エッチングにより除去する（図６７のステップＳ１３ｂ）。
次に、図８２に示されるように、溝ＴＲ３内に導電膜ＣＤおよび絶縁膜ＧＩａを残し、溝ＴＲ３の外部の導電膜ＣＤおよび絶縁膜ＧＩａをＣＭＰ法などにより除去して、ゲート電極ＧＥおよびゲート絶縁膜ＧＩを形成する（図６７のステップＳ１６）。ステップＳ１６については、本実施の形態４も上記実施の形態１と同様であるので、ここではその繰り返しの説明は省略する。ステップＳ１６は、溝ＴＲ１内にゲート絶縁膜ＧＩを介してゲート電極ＧＥを形成する工程である。なお、上記実施の形態１と同様に、ゲート電極ＧＥを金属膜とポリシリコン膜の積層構造や、異なる金属膜を積層させた構造としても良い。
それに対して、本実施の形態４では、シリコンゲルマニウム層ＥＰ４形成後にダミーゲートＧＥＤの側壁上に形成した側壁絶縁膜ＳＷ２を、ステップＳ１３ｂでダミーゲートＧＥＤとともに除去してから、ゲート電極ＧＥを形成している。これにより、ダミーゲートＧＥＤが形成されていた領域だけでなく、側壁絶縁膜ＳＷ２が形成されていた領域にもゲート電極ＧＥが形成されることになる。このため、シリコンゲルマニウム層ＥＰ４上にゲート電極ＧＥの端部（ゲート長方向の両端部）が乗り上げ、ゲート電極ＧＥにおけるゲート長方向の端部がシリコンゲルマニウム層ＥＰ４の上に位置することになる。従って、ソースまたはドレイン用の半導体領域（シリコンゲルマニウム層ＥＰ４）とゲート電極ＧＥとのオーバーラップを確実に確保することができ、ソースまたはドレイン用の半導体領域とチャネル領域との間の寄生抵抗を抑制することができる。つまり、シリコンゲルマニウム層ＥＰ４を、ｐ型ドープのエピタキシャル層として成長させた場合と、本実施の形態４の上記変形例のように、イオン注入でシリコンゲルマニウム層ＥＰ４に上記ｐ−型半導体領域ＥＸおよびｐ ＋型半導体領域ＳＤを形成した場合との両方で、寄生抵抗を抑制することができる。このため、上記第１の課題を解決することができる。
Claims (20)
- 基板と、
前記基板上にゲート絶縁膜を介して形成されたゲート電極と、
前記基板上に形成された、ソース・ドレイン用の第１エピタキシャル層と、
を含むＭＩＳＦＥＴを有し、
前記基板上に、前記第１エピタキシャル層を覆うように第１絶縁膜が形成されており、
前記ゲート電極は、前記第１絶縁膜に形成された第１溝内に埋め込まれており、
前記第１エピタキシャル層の上面が、前記ゲート電極の直下における前記基板の上面よりも高い位置にあり、
前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の端部が前記第１エピタキシャル層の上に位置している半導体装置。 - 請求項１記載の半導体装置において、
前記ＭＩＳＦＥＴのゲート長方向において、前記第１エピタキシャル層の側面は傾斜しており、
前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の前記端部が前記第１エピタキシャル層の傾斜する前記側面上に位置している半導体装置。 - 請求項２記載の半導体装置において、
前記ゲート絶縁膜は、前記第１溝の側面上および底面上に形成されており、
前記ゲート電極は、前記ゲート絶縁膜を介して前記第１溝内に埋め込まれている半導体装置。 - 請求項１記載の半導体装置において、
前記基板は、支持基板と前記支持基板上の絶縁層と前記絶縁層上の半導体層とを有するＳＯＩ基板であり、
前記第１エピタキシャル層は前記半導体層上に形成されており、
前記第１エピタキシャル層および前記半導体層に、ソースまたはドレイン用の半導体領域が形成されており、
前記ゲート電極の前記端部は、前記ソースまたはドレイン用の半導体領域の上に位置している半導体装置。 - 請求項４記載の半導体装置において、
前記ソースまたはドレイン用の半導体領域は、第１領域と、前記第１領域に隣接しかつ前記第１領域よりも高不純物濃度の第２領域とを有し、
前記第１領域の少なくとも一部は前記ゲート電極の直下に位置している半導体装置。 - 請求項１記載の半導体装置において、
前記基板には第２溝が形成されており、
前記第１エピタキシャル層は前記第２溝内に埋め込まれている半導体装置。 - 請求項６記載の半導体装置において、
前記基板はシリコンであり、
前記ＭＩＳＦＥＴのチャネル領域は前記シリコンに形成され、
前記ＭＩＳＦＥＴはｐチャネル型ＭＩＳＦＥＴであり、
前記第１エピタキシャル層はＳｉＧｅを含む半導体装置。 - 請求項６記載の半導体装置において、
前記基板はシリコンであり、
前記ＭＩＳＦＥＴのチャネル領域は前記シリコンに形成され、
前記ＭＩＳＦＥＴはｎチャネル型ＭＩＳＦＥＴであり、
前記第１エピタキシャル層はＳｉＣを含む半導体装置。 - ＭＩＳＦＥＴを有する半導体装置の製造方法であって、
（ａ）基板を準備する工程、
（ｂ）前記基板上にダミーゲートを形成する工程、
（ｃ）前記（ｂ）工程後、前記基板上に、ソース・ドレイン形成用の第１エピタキシャル層を形成する工程、
（ｄ）前記（ｃ）工程後、前記ダミーゲートの側壁上に第１側壁膜を形成する工程、
（ｅ）前記（ｄ）工程後、前記ダミーゲートを覆うように、前記基板上に第１絶縁膜を形成する工程、
（ｆ）前記（ｅ）工程後、前記第１絶縁膜の一部を除去して前記ダミーゲートの上面を露出させる工程、
（ｇ）前記（ｆ）工程後、前記ダミーゲートおよび前記第１側壁膜を除去して第１溝を形成する工程、
（ｈ）前記（ｇ）工程後、前記第１溝内にゲート絶縁膜を介してゲート電極を形成する工程、
を有する半導体装置の製造方法。 - 請求項９記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第１側壁膜は前記第１エピタキシャル層の上に形成され、
前記（ｈ）工程後に、前記ＭＩＳＦＥＴのゲート長方向において、ゲート電極の端部は、前記第１エピタキシャル層の上に位置している半導体装置の製造方法。 - 請求項１０記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１エピタキシャル層の上面が前記ダミーゲートの直下における前記基板の上面よりも高くなるように、前記第１エピタキシャル層が形成される半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記（ｂ）工程で形成された前記ダミーゲートはポリシリコン膜を含み、
前記（ｂ）工程後で、前記（ｃ）工程前に、
（ｂ１）前記ダミーゲートの側壁上に第２側壁膜を形成する工程、
を有し、
前記（ｄ）工程では、前記ダミーゲートの側壁上に、前記第２側壁膜を介して前記第１側壁膜を形成し、
前記（ｇ）工程では、前記ダミーゲート、前記第１側壁膜および前記第２側壁膜を除去して前記第１溝を形成する半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記ダミーゲートは、第２絶縁膜と、前記第２絶縁膜上の前記ポリシリコン膜と、前記ポリシリコン膜上の第３絶縁膜とからなる半導体装置の製造方法。 - 請求項１３記載の半導体装置の製造方法において、
前記第１絶縁膜は、窒化シリコン膜と前記窒化シリコン膜上の第４絶縁膜とを有し、
前記第１側壁膜および前記第２側壁膜は酸化シリコンからなる半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記第１絶縁膜は、窒化シリコン膜と前記窒化シリコン膜上の第４絶縁膜とを有し、
前記第１側壁膜および前記第２側壁膜は窒化シリコンからなる半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記基板は、支持基板と前記支持基板上の絶縁層と前記絶縁層上の半導体層とを有するＳＯＩ基板であり、
前記（ｂ）工程では、前記半導体層上に前記ダミーゲートが形成され、
前記（ｃ）工程では、前記半導体層上に前記第１エピタキシャル層が形成され、
前記（ｃ）工程後で前記（ｄ）工程前に、
（ｃ１）前記ダミーゲートをマスクとして前記第１エピタキシャル層および前記半導体層にイオン注入する工程、
を有し、
前記（ｄ）工程後で前記（ｅ）工程前に、
（ｄ１）前記ダミーゲートおよび前記第１側壁膜をマスクとして前記第１エピタキシャル層および前記半導体層にイオン注入する工程、
を有し、
前記（ｃ１）工程および前記（ｄ１）工程により、前記第１エピタキシャル層および前記半導体層にソースまたはドレイン用の半導体領域が形成される半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記（ｃ）工程では、前記第１エピタキシャル層の側面が傾斜するように、前記第１エピタキシャル層が形成され、
前記（ｄ）工程では、前記第１側壁膜は、前記第１エピタキシャル層の傾斜する前記側面の上に形成され、
前記（ｈ）工程で形成された前記ゲート電極の前記端部は、前記第１エピタキシャル層の傾斜する前記側面上に位置する半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程後で、前記（ｅ）工程前に、
（ｄ２）前記ダミーゲートの側壁上に、前記第１側壁膜を介して前記第３側壁膜を形成する工程、
（ｄ３）前記（ｄ２）工程後に、前記第１エピタキシャル層上に金属シリサイド層を形成する工程、
を有し、
前記（ｇ）工程では、前記第１側壁膜は除去され、前記第３側壁膜は残存する半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記（ｄ）工程後で、前記（ｅ）工程前に、
（ｄ４）前記第１エピタキシャル層上にソース・ドレイン形成用の第２エピタキシャル層を形成する工程、
を有する半導体装置の製造方法。 - 請求項１１記載の半導体装置の製造方法において、
前記第１側壁膜は、第４側壁膜と第５側壁膜との積層からなり、
前記第４側壁膜は、前記第５側壁膜よりも前記ダミーゲートに近い側にあり、
前記（ｇ）工程では、前記第４側壁膜は除去され、前記第５側壁膜は残存する半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2012/062772 WO2013171892A1 (ja) | 2012-05-18 | 2012-05-18 | 半導体装置およびその製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015174479A Division JP6063534B2 (ja) | 2015-09-04 | 2015-09-04 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP5833748B2 JP5833748B2 (ja) | 2015-12-16 |
| JPWO2013171892A1 true JPWO2013171892A1 (ja) | 2016-01-07 |
Family
ID=49583334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014515439A Active JP5833748B2 (ja) | 2012-05-18 | 2012-05-18 | 半導体装置およびその製造方法 |
Country Status (7)
| Country | Link |
|---|---|
| US (2) | US9293347B2 (ja) |
| EP (2) | EP3125279A1 (ja) |
| JP (1) | JP5833748B2 (ja) |
| KR (2) | KR20180123740A (ja) |
| CN (2) | CN106847898A (ja) |
| TW (2) | TWI643264B (ja) |
| WO (1) | WO2013171892A1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9064901B1 (en) * | 2013-12-23 | 2015-06-23 | International Business Machines Corporation | Fin density control of multigate devices through sidewall image transfer processes |
| JP6229501B2 (ja) * | 2014-01-08 | 2017-11-15 | 富士通株式会社 | 半導体装置 |
| US9831341B2 (en) | 2014-06-16 | 2017-11-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure and method for integrated circuit |
| CN105633081A (zh) * | 2014-10-27 | 2016-06-01 | 中国科学院微电子研究所 | 半导体器件及其制造方法 |
| US9954112B2 (en) * | 2015-01-26 | 2018-04-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| TWI718125B (zh) * | 2015-03-03 | 2021-02-11 | 日商半導體能源研究所股份有限公司 | 半導體裝置及其製造方法 |
| US9768261B2 (en) * | 2015-04-17 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
| US10181531B2 (en) * | 2015-07-08 | 2019-01-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device including transistor having low parasitic capacitance |
| US9893060B2 (en) * | 2015-12-17 | 2018-02-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US9917103B1 (en) * | 2017-01-04 | 2018-03-13 | Globalfoundries Inc. | Diffusion break forming after source/drain forming and related IC structure |
| TWI689040B (zh) | 2017-02-02 | 2020-03-21 | 聯華電子股份有限公司 | 半導體元件及其製造方法 |
| JP6867188B2 (ja) * | 2017-02-27 | 2021-04-28 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR102444326B1 (ko) * | 2021-03-02 | 2022-09-16 | 아주대학교산학협력단 | 함몰 채널 전계 효과 트랜지스터 및 그 제조방법 |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0287672A (ja) * | 1988-09-26 | 1990-03-28 | Nec Corp | 絶縁ゲート電界効果トランジスタ |
| US5168072A (en) | 1990-10-12 | 1992-12-01 | Texas Instruments Incorporated | Method of fabricating an high-performance insulated-gate field-effect transistor |
| JP3544833B2 (ja) * | 1997-09-18 | 2004-07-21 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6187641B1 (en) * | 1997-12-05 | 2001-02-13 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region |
| US6127232A (en) | 1997-12-30 | 2000-10-03 | Texas Instruments Incorporated | Disposable gate/replacement gate MOSFETS for sub-0.1 micron gate length and ultra-shallow junctions |
| US6124627A (en) * | 1998-12-03 | 2000-09-26 | Texas Instruments Incorporated | Lateral MOSFET having a barrier between the source/drain region and the channel region using a heterostructure raised source/drain region |
| US6365465B1 (en) | 1999-03-19 | 2002-04-02 | International Business Machines Corporation | Self-aligned double-gate MOSFET by selective epitaxy and silicon wafer bonding techniques |
| JP2001284581A (ja) * | 2000-03-31 | 2001-10-12 | Toshiba Corp | 半導体装置とその製造方法 |
| JP2004128493A (ja) * | 2002-09-13 | 2004-04-22 | Handotai Rikougaku Kenkyu Center:Kk | ニッケル−シリコン系化合物の形成方法、半導体装置の製造方法、および半導体装置 |
| US20040050319A1 (en) | 2002-09-13 | 2004-03-18 | Semiconductor Technology Academic Research Center | Nickel-silicon compound forming method, semiconductor device manufacturing method, and semiconductor device |
| JPWO2004097943A1 (ja) * | 2003-04-28 | 2006-07-13 | 松下電器産業株式会社 | 半導体装置とその製造方法 |
| JP2006156807A (ja) * | 2004-11-30 | 2006-06-15 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4945900B2 (ja) * | 2005-01-06 | 2012-06-06 | ソニー株式会社 | 絶縁ゲート電界効果トランジスタおよびその製造方法 |
| JP4967313B2 (ja) | 2005-11-09 | 2012-07-04 | ソニー株式会社 | 半導体装置の製造方法 |
| JP5091403B2 (ja) | 2005-12-15 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP2007234993A (ja) * | 2006-03-02 | 2007-09-13 | Sony Corp | 半導体装置の製造方法 |
| JP2007281038A (ja) * | 2006-04-03 | 2007-10-25 | Toshiba Corp | 半導体装置 |
| JP4983101B2 (ja) * | 2006-06-02 | 2012-07-25 | ソニー株式会社 | 半導体装置の製造方法 |
| JP4745187B2 (ja) * | 2006-10-05 | 2011-08-10 | 株式会社東芝 | 半導体装置の製造方法 |
| US7732285B2 (en) * | 2007-03-28 | 2010-06-08 | Intel Corporation | Semiconductor device having self-aligned epitaxial source and drain extensions |
| US8450165B2 (en) | 2007-05-14 | 2013-05-28 | Intel Corporation | Semiconductor device having tipless epitaxial source/drain regions |
| KR101570178B1 (ko) * | 2008-11-07 | 2015-11-18 | 삼성전자주식회사 | 커패시터 없는 디램 소자 |
| US8598003B2 (en) * | 2009-12-21 | 2013-12-03 | Intel Corporation | Semiconductor device having doped epitaxial region and its methods of fabrication |
-
2012
- 2012-05-18 CN CN201710147384.3A patent/CN106847898A/zh active Pending
- 2012-05-18 JP JP2014515439A patent/JP5833748B2/ja active Active
- 2012-05-18 KR KR1020187032738A patent/KR20180123740A/ko not_active Application Discontinuation
- 2012-05-18 KR KR1020147022698A patent/KR101920108B1/ko active IP Right Grant
- 2012-05-18 EP EP16184106.9A patent/EP3125279A1/en not_active Withdrawn
- 2012-05-18 US US14/381,562 patent/US9293347B2/en active Active
- 2012-05-18 CN CN201280070697.9A patent/CN104137238B/zh active Active
- 2012-05-18 EP EP12876943.7A patent/EP2851938A4/en not_active Withdrawn
- 2012-05-18 WO PCT/JP2012/062772 patent/WO2013171892A1/ja active Application Filing
-
2013
- 2013-04-17 TW TW106134079A patent/TWI643264B/zh active
- 2013-04-17 TW TW102113598A patent/TWI610368B/zh active
-
2015
- 2015-09-16 US US14/856,382 patent/US9460936B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TW201409579A (zh) | 2014-03-01 |
| CN104137238B (zh) | 2017-08-18 |
| US9293347B2 (en) | 2016-03-22 |
| US9460936B2 (en) | 2016-10-04 |
| EP2851938A4 (en) | 2016-02-17 |
| EP2851938A1 (en) | 2015-03-25 |
| KR20180123740A (ko) | 2018-11-19 |
| US20150084064A1 (en) | 2015-03-26 |
| JP5833748B2 (ja) | 2015-12-16 |
| CN106847898A (zh) | 2017-06-13 |
| US20160005865A1 (en) | 2016-01-07 |
| TWI643264B (zh) | 2018-12-01 |
| EP3125279A1 (en) | 2017-02-01 |
| KR20150013117A (ko) | 2015-02-04 |
| KR101920108B1 (ko) | 2018-11-19 |
| WO2013171892A1 (ja) | 2013-11-21 |
| TWI610368B (zh) | 2018-01-01 |
| CN104137238A (zh) | 2014-11-05 |
| TW201804537A (zh) | 2018-02-01 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20151006 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20151029 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5833748 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |