TWI643264B - Semiconductor device and method of manufacturing same - Google Patents

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角村貴昭
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瑞薩電子股份有限公司
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Abstract

半導體裝置是具有：閘極電極(GE)，其係於基板上隔著閘極絕緣膜(GI)形成；及源極．汲極用的半導體層(EP1)，其係形成於基板上。
半導體層(EP1)的上面是處於比閘極電極(GE)的正下面的基板的上面更高的位置。
而且，閘極電極(GE)的閘極長方向的端部是位於半導體層(EP1)上。

Description

半導體裝置及其製造方法
本發明是有關半導體裝置及其製造方法，例如可適合利用在具備MISFET的半導體裝置及其製造方法者。
在基板上隔著閘極絕緣膜來形成閘極電極，且在基板形成源極‧汲極領域，藉此形成MISFET。
並且，有使源極‧汲極用的磊晶層成長於基板上來形成MISFET的技術。
在日本特開2000-277745號公報(專利文獻1)是揭示有使用關於使用SOI基板的雙閘極MOSFET之技術。
日本特開2007-165665號公報(專利文獻2)是在Si基板形成有p通道型MISFET。而且，揭示有在成為p通道型MISFET的源極及汲極的領域形成溝，且在該溝內藉由磊晶成長法來埋入SiGe層之技術。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開2000-277745號公報
〔專利文獻2〕日本特開2007-165665號公報
在基板上形成源極‧汲極用的半導體層時，有關例如使用磊晶成長法等來形成MISFET的半導體裝置也是最好儘可能使性能提升。或，最好使半導體裝置的可靠度提升。或者最好實現其雙方。
其他的課題及新穎的特徵是可由本說明書的記述及附圖明確得知。
若根據一實施形態，則半導體裝置是在基板上形成有源極‧汲極用的半導體層，閘極電極的閘極長方向的端部會乘坐於前述半導體層上。
又，若根據一實施形態，則半導體裝置的製造方法是在基板上形成虛擬閘極之後，在前述基板上例如藉由磊晶法來形成源極‧汲極形成用的半導體層，然後，在前述虛擬閘極的側壁上形成側壁膜。接著，以能夠覆蓋前述虛擬閘極的方式在前述基板上形成絕緣膜之後，使前述虛擬閘極的上面露出。而且，在除去前述虛擬閘極及前述側壁膜而形成的溝內隔著閘極絕緣膜來形成閘極電極。
若根據一實施形態，則可使半導體裝置的性能提升。 或，可使半導體裝置的可靠度提升。或可實現其雙方。
BOX1‧‧‧絕緣層
BR‧‧‧勢壘導體膜
CD‧‧‧導電膜
CNT‧‧‧接觸孔
EG‧‧‧端部
EG1，EG2，EG3，EG4‧‧‧角部
EP1，EP2，EP3‧‧‧半導體層
EP4‧‧‧矽鍺層
EX‧‧‧n-型半導體領域
GE，GE101，GE102‧‧‧閘極電極
GED‧‧‧虛擬閘極
GI，GI101，GI102‧‧‧閘極絕緣膜
GIa‧‧‧絕緣膜
GID‧‧‧絕緣膜
IL1，IL2，IL3‧‧‧絕緣膜
IL101‧‧‧層間絕緣膜
M1‧‧‧配線
ME‧‧‧金屬膜
MC1‧‧‧主導體膜
PG‧‧‧插塞
PL1‧‧‧多晶矽膜
NW‧‧‧n型阱
SD‧‧‧n+型半導體領域
SF1，SF1a，SF2‧‧‧側面
SIL‧‧‧金屬矽化物層
SM1，SM2‧‧‧半導體層
SN1，SN2，SN101，SN103‧‧‧氮化矽膜
SN3‧‧‧襯墊膜
SO1，SO2，SO103‧‧‧氧化矽膜
SO3‧‧‧絕緣膜
SUB‧‧‧SOI基板
SUB1‧‧‧基板
SUB2‧‧‧半導體基板
SW1，SW1a，SW2，SW2a，SW3，SW4，SW4a，SW4b‧‧‧側壁絕緣膜
TR，TR1，TR2，TR3，TR101‧‧‧溝
UF1，UF2‧‧‧上面
WT‧‧‧配線溝
圖1是實施形態1的半導體裝置的要部剖面圖。
圖2是實施形態1的半導體裝置的要部剖面圖。
圖3是表示實施形態1的半導體裝置的製造工程的工程流程圖。
圖4是表示實施形態1的半導體裝置的製造工程的工程流程圖。
圖5是實施形態1的半導體裝置的製造工程中的要部剖面圖。
圖6是接續於圖5的半導體裝置的製造工程中的要部剖面圖。
圖7是接續於圖6的半導體裝置的製造工程中的要部剖面圖。
圖8是接續於圖7的半導體裝置的製造工程中的要部剖面圖。
圖9是接續於圖8的半導體裝置的製造工程中的要部剖面圖。
圖10是接續於圖9的半導體裝置的製造工程中的要部剖面圖。
圖11是接續於圖10的半導體裝置的製造工程中的要部剖面圖。
圖12是接續於圖11的半導體裝置的製造工程中的要 部剖面圖。
圖13是接續於圖12的半導體裝置的製造工程中的要部剖面圖。
圖14是接續於圖13的半導體裝置的製造工程中的要部剖面圖。
圖15是接續於圖14的半導體裝置的製造工程中的要部剖面圖。
圖16是接續於圖15的半導體裝置的製造工程中的要部剖面圖。
圖17是接續於圖16的半導體裝置的製造工程中的要部剖面圖。
圖18是接續於圖17的半導體裝置的製造工程中的要部剖面圖。
圖19是接續於圖18的半導體裝置的製造工程中的要部剖面圖。
圖20是接續於圖19的半導體裝置的製造工程中的要部剖面圖。
圖21是接續於圖19的半導體裝置的製造工程中的要部剖面圖。
圖22是接續於圖21的半導體裝置的製造工程中的要部剖面圖。
圖23是接續於圖22的半導體裝置的製造工程中的要部剖面圖。
圖24是接續於圖20及圖23的半導體裝置的製造工 程中的要部剖面圖。
圖25是接續於圖24的半導體裝置的製造工程中的要部剖面圖。
圖26是接續於圖25的半導體裝置的製造工程中的要部剖面圖。
圖27是接續於圖26的半導體裝置的製造工程中的要部剖面圖。
圖28是接續於圖27的半導體裝置的製造工程中的要部剖面圖。
圖29是接續於圖28的半導體裝置的製造工程中的要部剖面圖。
圖30是第1檢討例的半導體裝置的要部剖面圖。
圖31是第1檢討例的半導體裝置的要部剖面圖。
圖32是第2檢討例的半導體裝置的製造工程中的要部剖面圖。
圖33是接續於圖32的第2檢討例的半導體裝置的製造工程中的要部剖面圖。
圖34是第2檢討例的半導體裝置的要部剖面圖。
圖35是第2檢討例的半導體裝置的要部剖面圖。
圖36是實施形態1的變形例的半導體裝置的要部剖面圖。
圖37是實施形態1的變形例的半導體裝置的要部剖面圖。
圖38是實施形態1的變形例的半導體裝置的製造工 程中的要部剖面圖。
圖39是實施形態2的半導體裝置的製造工程中的要部剖面圖。
圖40是接續於圖39的半導體裝置的製造工程中的要部剖面圖。
圖41是接續於圖40的半導體裝置的製造工程中的要部剖面圖。
圖42是接續於圖41的半導體裝置的製造工程中的要部剖面圖。
圖43是接續於圖42的半導體裝置的製造工程中的要部剖面圖。
圖44是接續於圖43的半導體裝置的製造工程中的要部剖面圖。
圖45是接續於圖44的半導體裝置的製造工程中的要部剖面圖。
圖46是表示實施形態3的半導體裝置的製造工程的工程流程圖。
圖47是表示實施形態3的半導體裝置的製造工程的工程流程圖。
圖48是實施形態3的半導體裝置的製造工程中的要部剖面圖。
圖49是接續於圖48的半導體裝置的製造工程中的要部剖面圖。
圖50是接續於圖49的半導體裝置的製造工程中的要 部剖面圖。
圖51是接續於圖50的半導體裝置的製造工程中的要部剖面圖。
圖52是接續於圖51的半導體裝置的製造工程中的要部剖面圖。
圖53是接續於圖52的半導體裝置的製造工程中的要部剖面圖。
圖54是接續於圖53的半導體裝置的製造工程中的要部剖面圖。
圖55是接續於圖54的半導體裝置的製造工程中的要部剖面圖。
圖56是接續於圖55的半導體裝置的製造工程中的要部剖面圖。
圖57是接續於圖56的半導體裝置的製造工程中的要部剖面圖。
圖58是接續於圖56的半導體裝置的製造工程中的要部剖面圖。
圖59是接續於圖58的半導體裝置的製造工程中的要部剖面圖。
圖60是接續於圖59的半導體裝置的製造工程中的要部剖面圖。
圖61是接續於圖57及圖60的半導體裝置的製造工程中的要部剖面圖。
圖62是接續於圖61的半導體裝置的製造工程中的要 部剖面圖。
圖63是接續於圖62的半導體裝置的製造工程中的要部剖面圖。
圖64是實施形態3的半導體裝置的要部剖面圖。
圖65是實施形態3的半導體裝置的要部剖面圖。
圖66是表示實施形態4的半導體裝置的製造工程的工程流程圖。
圖67是表示實施形態4的半導體裝置的製造工程的工程流程圖。
圖68是實施形態4的半導體裝置的製造工程中的要部剖面圖。
圖69是接續於圖68的半導體裝置的製造工程中的要部剖面圖。
圖70是接續於圖69的半導體裝置的製造工程中的要部剖面圖。
圖71是接續於圖70的半導體裝置的製造工程中的要部剖面圖。
圖72是接續於圖71的半導體裝置的製造工程中的要部剖面圖。
圖73是接續於圖72的半導體裝置的製造工程中的要部剖面圖。
圖74是接續於圖73的半導體裝置的製造工程中的要部剖面圖。
圖75是接續於圖74的半導體裝置的製造工程中的要 部剖面圖。
圖76是接續於圖75的半導體裝置的製造工程中的要部剖面圖。
圖77是接續於圖76的半導體裝置的製造工程中的要部剖面圖。
圖78是接續於圖76的半導體裝置的製造工程中的要部剖面圖。
圖79是接續於圖78的半導體裝置的製造工程中的要部剖面圖。
圖80是接續於圖79的半導體裝置的製造工程中的要部剖面圖。
圖81是接續於圖77及圖80的半導體裝置的製造工程中的要部剖面圖。
圖82是接續於圖81的半導體裝置的製造工程中的要部剖面圖。
圖83是接續於圖82的半導體裝置的製造工程中的要部剖面圖。
圖84是實施形態4的半導體裝置的要部剖面圖。
在以下的實施形態中基於方便起見有需要時，分割成複數的部分或實施形態來說明，但除了特別明示時，該等並非是彼此無關係者，一方是另一方的一部分或全部的變形例、詳細或補充說明等的關係。並且，在以下的實施形 態中，言及要素的數量等(包含個數、數值、量、範圍等)時，除了特別明示時及原理上明確限於特定的數量時等以外，並非限於該特定的數量，亦可為特定的數量以上或以下。而且，在以下的實施形態中，其構成要素(亦含要素步驟等)是除了特別明示時及原理上明顯為必須時等以外，當然並非一定為必須者。同樣，在以下的實施形態中，言及構成要素等的形狀、位置關係等時，除了特別明示時及原理上明顯非如此時等以外，還包含實質上近似或類似於該形狀等者。這針對上述數值及範圍也同樣。
以下，根據圖面詳細說明實施形態。另外，在用以說明實施形態的全圖中，對於具有同一機能的零件是附上同一符號，省略其重複的說明。並且，以下的實施形態是特別需要以外原則上是不重複說明同一或同樣的部分。
並且，在實施形態所使用的圖面中，即使是剖面圖，也會有為了容易看圖而省略剖面線時。而且，即使是平面圖，也會有為了看圖而附上剖面線時。
(實施形態1) <有關半導體裝置的構造>
圖1及圖2是本實施形態1的半導體裝置的要部剖面圖。並且，圖1及圖2是同領域的剖面圖。但，在圖1中，以點的剖面線來表示半導體層EP1全體，以細線的斜線的剖面線來表示半導體層SM1全體，而使能夠容易了解半導體層SM1及半導體層EP1分別為哪個領域，有關 n-型半導體領域EX及n+型半導體領域SD的形成領域是未圖示。並且，在圖2中，對n-型半導體領域EX全體附上同剖面線，對n+型半導體領域SD全體附上其他相同的剖面線，而使能夠容易了解n-型半導體領域EX及n+型半導體領域SD分別為哪個領域。因此，若合併圖1及圖2來看，則容易理解半導體層SM1及半導體層EP1的構成、以及半導體層SM1及半導體層EP1的n-型半導體領域EX及n+型半導體領域SD的形成領域。另外，在圖1及圖2中，有關後述的絕緣膜IL3及配線M1和更上層的構造是省略圖示。
本實施形態1及以下的實施形態2~4的半導體裝置是具備MISFET(Metal Insulator Semiconductor Field Effect Transistor)的半導體裝置。
如圖1及圖2所示的本實施形態1的半導體裝置是使用SOI(SOI：Silicon On Insulator)基板SUB的半導體裝置。
SOI基板SUB是具有：由單結晶矽等所構成的基板(半導體基板、支撐基板)SUB1、及被形成於基板SUB1的主面上之由氧化矽等所構成的絕緣層(埋入絕緣膜、埋入氧化膜、BOX(Buried Oxide)層)BOX1、及被形成於絕緣層BOX1的上面上之由單結晶矽所構成的半導體層(SOI層)SM1。基板SUB1是支撐絕緣層BOX1及更上面的構造之支撐基板。藉由該等基板SUB1、絕緣層BOX1及半導體層SM1來形成SOI基板SUB。在SOI基 板SUB的主面是形成有MISFET。在此是說明有關MISFET為n通道型的MISFET時。
在半導體層SM1上，隔著閘極絕緣膜GI來形成閘極電極GE。
閘極電極GE是設為使用氮化鈦(TiN)、氮化鉭(TaN)、氮化鎢(WN)、碳化鈦(TiC)、碳化鉭(TaC)、碳化鎢(WC)或氮化碳化鉭(TaCN)等的金屬材料之金屬閘極電極(金屬閘極電極)。另外，在此所謂的金屬是意指顯示金屬傳導的導電體，不僅單體的金屬(純金屬)或合金，還包含顯示金屬傳導的金屬化合物(氮化金屬或碳化金屬等)。藉由將閘極電極GE設為金屬閘極電極，可取得能夠抑制閘極電極GE的空乏化現象，消除寄生電容的優點。並且，亦可取得MISFET元件的小型化(閘極絕緣膜的薄膜化)也可能的優點。
閘極電極GE是金屬閘極電極為理想，但其他的形態亦可設為在下層形成上述金屬材料(金屬膜)，在上層使用多晶矽膜(摻雜多晶矽膜)的層疊型的閘極電極。
並且，金屬閘極電極(閘極電極GE)的其他形態亦可設為使不同的金屬膜層疊複數層的構造。
又，閘極絕緣膜GI可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜，又，該等的金屬氧化物膜是亦可含有氮(N)或矽(Si)的一方或雙方。此情況，閘極絕緣膜GI是具有比氮化矽膜高的介電常數(比介電常數)的高介電常數膜(所謂的High-k 膜)。閘極絕緣膜GI使用高介電常數膜時，相較於使用氧化矽膜時，可使閘極絕緣膜GI的物理的膜厚增加，因此可取得能降低洩漏電流的優點。
另外，雖未圖示，但實際上亦可在上述的金屬氧化物膜與半導體層SM1之間形成1nm以下的氧化矽膜，作為界面層。此界面層的物理的膜厚是形成比上述金屬氧化物膜的物理的膜厚更薄。
閘極電極GE的下部的半導體層SM1是成為形成有MISFET的通道的領域(通道形成領域)。
在半導體層SM1上形成有磊晶層(磊晶半導體層)的半導體層EP1。半導體層EP1是在半導體層SM1上藉由磊晶成長來形成，由矽(單結晶矽)所構成。
半導體層EP1是被形成於閘極電極GE的兩側(閘極長方向的兩側)。另外，在圖1及圖2所示的剖面是與閘極電極GE的閘極長方向平行的平面(沿著閘極長方向的平面)。
本實施形態是閘極電極GE的一部分會存在於半導體層EP1上(更特定的是半導體層EP1的傾斜的側面SF1上)。具體而言，是閘極電極GE的閘極長方向的端部會位於半導體層EP1上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於半導體層EP1上。亦即，閘極電極GE的閘極長方向的中央部側是處於未形成有半導體層EP1的部分的半導體層SM1上，但閘極電極GE的閘極長方向的 兩端部側是乘坐於半導體層SM1上所形成的半導體層EP1上。亦即，閘極電極GE的中央部側(閘極長方向的中央部側)是未與半導體層EP1重疊(未重疊於SOI基板SUB的厚度方向)，但閘極電極GE的端部(閘極長方向的端部)是與半導體層EP1重疊(重疊於SOI基板SUB的厚度方向)。因此，成為在閘極電極GE的兩端部近旁(閘極長方向的兩端部近旁)的正下面是存在半導體層EP1，在閘極電極GE的中央部側(閘極長方向的中央部側)的正下面是不存在半導體層EP1(存在半導體層SM1)的狀態。
但，閘極電極GE是不接觸於半導體層SM1，EP1，在閘極電極GE與半導體層SM1之間及閘極電極GE與半導體層EP1之間是存在閘極絕緣膜GI。閘極絕緣膜GI是從閘極電極GE的底面連續地形成到兩側面(側壁)。
並且，本實施形態是閘極電極GE的閘極長方向的端部會位於半導體層EP1上，但半導體層EP1的側面(閘極電極GE側的側面)SF1傾斜，閘極電極GE的閘極長方向的端部會位於此半導體層EP1的傾斜的側面SF1上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，半導體層EP1的側面(閘極電極GE側的側面)SF1是傾斜，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於半導體層EP1的傾斜的側面SF1上。亦即，閘極電極GE的端部(閘極長方向的端部)會乘坐 於半導體層EP1的傾斜的側面SF1上。
並且，半導體層EP1是被形成於半導體層SM1的大致平坦的上面上，因此半導體層EP1的上面是處於比閘極電極GE的正下面的半導體層SM1的上面更高的位置。在此，閘極電極GE的正下面的半導體層SM1的上面是對應於閘極電極GE之下的閘極絕緣膜GI所接觸的部分的半導體層SM1的表面(上面)，在圖1中附上符號UF1而顯示為上面UF1。
在閘極電極GE的兩側(閘極長方向的兩側)的半導體層SM1，EP1是形成有MISFET的源極或汲極用的半導體領域，此源極或汲極用的半導體領域是藉由n-型半導體領域EX、及比n-型半導體領域EX更高雜質濃度的n+型半導體領域SD所形成。亦即，在半導體層SM1與半導體層EP1的層疊中，在隔通道形成領域而彼此分離的領域形成有(一對的)n-型半導體領域(延長領域、LDD領域)EX，在n-型半導體領域EX的外側(離開通道形成領域的側)形成有比n-型半導體領域EX更高雜質濃度的源極‧汲極用的(一對的)n+型半導體領域SD。由於源極或汲極領域用的半導體領域是具有比n-型半導體領域EX及n-型半導體領域EX更高雜質濃度的n+型半導體領域SD，因此具備LDD(Lightly Doped Drain)構造。
n-型半導體領域EX是與通道形成領域鄰接，n+型半導體領域SD是離開通道形成領域僅n-型半導體領域EX的部分，且被形成在接觸於n-型半導體領域EX的位置。
由SOI基板SUB的厚度方向來看，n-型半導體領域EX是從半導體層EP1形成到半導體層SM1，n+型半導體領域SD也是從半導體層EP1形成到半導體層SM1。並且，n-型半導體領域EX的至少一部分是位於閘極電極GE的正下面。
由於在半導體層EP1是形成有源極或汲極用的半導體領域(對應於n-型半導體領域EX及n+型半導體領域SD)，因此可將半導體層EP1視為源極‧汲極用(源極‧汲極形成用)的磊晶層。
在n+型半導體領域SD的上部是形成有金屬矽化物層SIL。金屬矽化物層SIL是例如鈷矽化物層、鎳矽化物層、或鎳白金矽化物層等。
在SOI基板SUB的主面上是以能夠覆蓋半導體層EP1(及金屬矽化物層SIL)的方式形成有絕緣膜IL1。絕緣膜IL1較理想是由襯墊膜的氮化矽膜(襯墊膜)SN3與氮化矽膜SN3上的絕緣膜SO3之層疊膜所構成。氮化矽膜SN3的厚度是比絕緣膜SO3更薄。
絕緣膜SO3是可使用氧化矽系的絕緣膜。在此，所謂氧化矽系的絕緣膜是以氧化矽為主體的絕緣膜，但亦可更含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)的其中一種以上。
絕緣膜IL1的上面是大致被平坦化，在絕緣膜IL1是形成有溝TR。在此溝TR內隔著閘極絕緣膜GI來埋入(形成)閘極電極GE。亦即，閘極電極GE是被形成於 絕緣膜IL1的溝TR內，閘極絕緣膜GI是在閘極電極GE的側壁(側面)及底面(下面)連續地被形成。
亦即，本實施形態是在SOI基板SUB上，以能夠覆蓋半導體層EP1的方式形成有絕緣膜IL1，閘極電極GE是被埋入形成於絕緣膜IL1的溝TR內。具體而言，閘極絕緣膜GI會被形成於溝TR的側面上及底面上，閘極電極GE是隔著閘極絕緣膜GI來埋入溝TR內。
並且，較理想是在閘極電極GE的側壁上隔著閘極絕緣膜GI來形成側壁絕緣膜SW3。亦即，在閘極電極GE的側壁與絕緣膜IL1之間，不僅閘極絕緣膜GI，也存在側壁絕緣膜SW3。閘極絕緣膜GI是接觸於閘極電極GE，但側壁絕緣膜SW3是與閘極電極GE不接觸，在側壁絕緣膜SW3與閘極電極GE之間是存在閘極絕緣膜GI。
在埋入有閘極電極GE的狀態的絕緣膜IL1上是以能夠覆蓋閘極電極GE的方式形成有絕緣膜IL2。
在絕緣膜IL1，IL2是形成有後述的接觸孔CNT(在此是未圖示)，在接觸孔CNT內是形成有後述的插塞PG(在此是未圖示)，但在此是其圖示省略。並且，在絕緣膜IL2上是形成有後述的絕緣膜IL3(在此是未圖示)及後述的配線M1(在此是未圖示)，但在此是其圖示省略。
<有關半導體裝置的製造工程>
其次，參照圖面說明本實施形態的半導體裝置的製造 工程。圖3及圖4是表示本實施形態的半導體裝置的製造工程的工程流程圖。圖5~圖29是本實施形態的半導體裝置的製造工程中的要部剖面圖。
首先，如圖5所示般，準備SOI基板SUB(圖3的步驟S1)。
SOI基板SUB是具有：由單結晶矽等所構成的基板SUB1、及被形成於基板SUB1的主面上之由氧化矽等所構成的絕緣層BOX1、及被形成於絕緣層BOX1的上面上之由單結晶矽所構成的半導體層SM1。
相較於基板SUB1的厚度，半導體層SM1的厚度薄。半導體層SM1的厚度是可設為例如3~20nm程度。
SOI基板SUB是可利用各種的手法來製造。例如，藉由高熱及壓力來接著貼合在表面形成氧化膜的半導體基板(矽基板)與另一片的半導體基板(矽基板)之後，使一側的矽層(矽基板)薄膜化，藉此可形成SOI基板SUB。或，可使用SIMOX(Silicon Implanted Oxide)法來形成SOI基板SUB，該SIMOX法是對於由Si(矽)所構成的半導體基板的主面，以高能量來離子注入O2(氧)，且以之後的熱處理來使Si(矽)與氧結合，而於比半導體基板的表面更稍微深的位置形成埋入氧化膜(BOX膜)。更亦可以其他的手法，例如使用智切(Smart Cut)製程等來製造SOI基板SUB。
其次，在SOI基板SUB形成元件分離領域(未圖示)。元件分離領域是可藉由例如在SOI基板SUB(半導 體層SM1)的主面，利用光微影技術及乾蝕刻技術等來形成貫通半導體層SM1及絕緣層BOX1而底部位於基板SUB1中的元件分離溝，且在此元件分離溝利用成膜技術及CMP技術等來埋入絕緣膜而形成。在藉由元件分離領域來平面性地包圍的半導體層SM1如以下說明般形成有MISFET。
其次，對於半導體層SM1之中，形成n通道型MISFET之預定的領域的半導體層SM1，藉由離子注入等來導入用以設為p型阱(p型半導體領域)的p型雜質(例如硼)。
其次，如圖6所示般，在SOI基板SUB上，亦即在半導體層SM1上，形成虛擬閘極(虛擬閘極電極、虛擬閘極構造體)GED(圖3的步驟S2)。
虛擬閘極GED(特別是虛擬閘極GED的多晶矽膜PL1)是不具作為MISFET的閘極(閘極電極)之機能的虛擬(擬似的)的閘極(閘極電極)。虛擬閘極GED是由絕緣膜GID及其上的多晶矽膜(多結晶矽膜)PL1以及其上的氮化矽膜SN1之層疊膜所構成。亦可取代氮化矽膜SN1，而使用其他的絕緣膜，例如使用氧化矽膜。絕緣膜GID可使用氧化矽膜。
多晶矽膜PL1是亦可直接形成於半導體層SM1上，但在半導體層SM1上隔著絕緣膜GID來形成多晶矽膜PL1為理想。絕緣膜GID因為在之後除去，所以不具作為閘極絕緣膜之機能的虛擬的閘極絕緣膜。絕緣膜GID是 可適用氧化矽膜，絕緣膜GID的厚度是比多晶矽膜PL1更薄。
絕緣膜GID是在之後除去多晶矽膜PL1時(對應於後述的步驟S13的第2階段的蝕刻)可作為蝕刻阻擋膜(半導體層SM1的蝕刻防止膜)使用，此時，可防止半導體層SM1被蝕刻。因此，使絕緣膜GID介於多晶矽膜PL1與半導體層SM1之間為理想。
為了形成虛擬閘極GED，例如在SOI基板SUB的主面上(亦即半導體層SM1的主面上)形成氧化矽膜(此氧化矽膜成為絕緣膜GID)之後，在其上依序形成(堆積)多晶矽膜PL1及氮化矽膜SN1。接著，利用光微影技術及蝕刻技術來使此多晶矽膜PL1與氮化矽膜SN1的層疊膜圖案化，藉此可形成虛擬閘極GED。在虛擬閘極GED與半導體層SM1之間是存在絕緣膜GID(此情況是氧化矽膜)。
並且，虛擬閘極GED因為在之後除去，所以可不具有導電性，或亦可將多晶矽膜PL1置換成其他的材料膜。但，由之後容易除去，容易確保對氧化矽膜或氮化矽膜等之高的蝕刻選擇比，容易對虛擬閘極加工，不易產生工程上的狀態不佳等的觀點，多晶矽膜PL1為適合。並且，亦可使用與多晶矽膜PL1同層的多晶矽膜來形成其他的元件(例如多晶矽電阻等)。
其次，在虛擬閘極GED的側壁上形成側壁絕緣膜(偏置間隔層)SW1作為側壁膜(圖3的步驟S3)。
步驟S3的側壁絕緣膜SW1形成工程是可如其次般進行。亦即，首先，如圖7所示般，在SOI基板SUB的主面的全面，以能夠覆蓋虛擬閘極GED的方式，藉由CVD(Chemical Vapor Deposition：化學氣相成長)法等來形成(堆積)氧化矽膜SO1。接著，藉由蝕刻(異方性蝕刻)此氧化矽膜SO1，如圖8所示般，在虛擬閘極GED的側壁上留下氧化矽膜SO1作為側壁絕緣膜SW1，除去其他領域的氧化矽膜SO1。藉此，在虛擬閘極GED的側壁上形成側壁絕緣膜SW1。側壁絕緣膜SW1的厚度(與虛擬閘極GED的側壁大致垂直的方向的厚度)是可設為例如3~10nm程度。
又，由於側壁絕緣膜SW1及後述的側壁絕緣膜SW2會在之後除去，所以可不一定要具有絕緣性，但基於作為側壁膜的形成的容易度，或可防止除去時發生蝕刻殘留的不良狀況之觀點等，最好是絕緣膜，特別是氧化矽或氮化矽為合適。為此，側壁絕緣膜SW1及後述的側壁絕緣膜SW2的材料，在本實施形態是使用氧化矽，在後述的實施形態2是使用氮化矽。
其次，如圖9所示般，使半導體層EP1磊晶成長於半導體層SM1上(圖3的步驟S4)。
半導體層EP1是被形成於虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1所構成的構造體)的兩側的領域的半導體層SM1上。亦即，在半導體層SM1上，於虛擬閘極GED(更特定的是由虛擬閘極GED 及側壁絕緣膜SW1所構成的構造體)的兩側，以能夠和虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1所構成的構造體)相鄰的方式，形成有半導體層EP1。
半導體層EP1是藉由磊晶成長所形成的磊晶層(磊晶半導體層)，由矽(單結晶矽)所構成。半導體層EP1是在半導體層SM1上選擇性地磊晶成長，在側壁絕緣膜SW1上或氮化矽膜SN1上是未被形成。
在使半導體層EP1磊晶成長時，虛擬閘極GED的多晶矽膜PL1是上面被氮化矽膜SN1所覆蓋，側面(側壁)被側壁絕緣膜SW1所覆蓋，在虛擬閘極GED的多晶矽膜PL1未露出的狀態下，使半導體層EP1磊晶成長。因此，可防止在虛擬閘極GED的多晶矽膜PL1上形成有磊晶層。
亦即，假設省略側壁絕緣膜SW1的形成，在虛擬閘極GED的多晶矽膜PL1的側壁露出的狀態下，使半導體層EP1磊晶成長時，在多晶矽膜PL1的露出部上也會磊晶成長，恐有半導體層EP1與多晶矽膜PL1黏在一起之虞。可予以藉由側壁絕緣膜SW1來防止。
並且，以半導體層EP1的側面SF1能夠具有斜度(taper)的方式，使半導體層EP1磊晶成長為理想。亦即，對於SOI基板SUB的主面(亦即半導體層SM1的主面)，半導體層EP1的側面SF1傾斜為理想。亦即，SOI基板SUB的主面(亦即半導體層SM1的主面)與半導體 層EP1的側面SF1所成的角度α是比90°更小(亦即α<90°)為理想。換言之，隨著遠離虛擬閘極GED，半導體層EP1的厚度變厚的方式，半導體層EP1的側面SF1傾斜為理想。半導體層EP1的側面SF1的斜度是可藉由調整半導體層EP1的成膜用氣體的組成或成膜溫度等來控制。
另外，將半導體層EP1的側面SF1與半導體層SM1的主面(SOI基板SUB的主面)所成的角度為銳角時稱為半導體層EP1的側面SF1傾斜，此側面SF1是半導體層EP1的傾斜的側面。因此，半導體層EP1的側面SF1對於半導體層SM1的主面(SOI基板SUB的主面)垂直時，不稱半導體層EP1的側面SF1傾斜。
半導體層EP1是被形成於半導體層SM1的大致平坦的上面上，所以半導體層EP1的上面是形成比半導體層SM1的上面更高的位置。因此，在步驟S4所被形成的半導體層EP1的上面是形成比虛擬閘極GED的正下面的半導體層SM1的上面更高的位置。另外，稱高度時是對應於與基板SUB的主面大致垂直的方向的高度。
以下是將合併半導體層SM1及形成於半導體層SM1上的半導體層EP1者稱為半導體層SM2。
其次，如圖10所示般，在半導體層SM2(亦即半導體層SM1，EP1)的虛擬閘極GED及側壁絕緣膜SW1的兩側的領域，藉由離子注入磷(P)或砷(As)等的n型的雜質來形成n-型半導體領域(延長領域、LDD領域) EX(圖3的步驟S5)。在用以形成n-型半導體領域EX的離子注入工程中，虛擬閘極GED及側壁絕緣膜SW1可具有作為遮罩(離子注入阻止遮罩)的機能。因此，n-型半導體領域EX是在半導體層SM1及半導體層EP1(的層疊體)中，對於虛擬閘極GED的側壁上的側壁絕緣膜SW1來自我整合形成。
其次，在虛擬閘極GED的側壁上形成側壁絕緣膜(側壁間隔件)SW2作為側壁膜(圖3的步驟S6)。
步驟S6的側壁絕緣膜SW2形成工程是可如其次般進行。亦即，首先，如圖11所示般，在SOI基板SUB的主面的全面，以能夠覆蓋虛擬閘極GED及側壁絕緣膜SW1的方式，藉由CVD法等來形成(堆積)氧化矽膜SO2。接著，藉由蝕刻(異方性蝕刻)此氧化矽膜SO2，如圖12所示般，在虛擬閘極GED的側壁上留下氧化矽膜SO2作為側壁絕緣膜SW2，除去其他領域的氧化矽膜SO2。藉此，在虛擬閘極GED的側壁上隔著側壁絕緣膜SW1來形成側壁絕緣膜SW2。側壁絕緣膜SW2的厚度(與虛擬閘極GED的側壁大致垂直的方向的厚度)是可設為例如3~10nm程度。
側壁絕緣膜SW2是隔著側壁絕緣膜SW1來與虛擬閘極GED的側壁鄰接，且被形成於半導體層EP1上(具體而言是半導體層EP1的傾斜的側面SF1上)。亦即，側壁絕緣膜SW2的底面會接觸於半導體層EP2(具體而言是半導體層EP1的傾斜的側面SF1)，側壁絕緣膜SW2 的內壁(與虛擬閘極GED對向的側的側面)會接觸於虛擬閘極GED的側壁上的側壁絕緣膜SW1。
其次，如圖13所示般，在半導體層SM2(亦即半導體層SM1，EP1)的虛擬閘極GED及側壁絕緣膜SW1，SW2的兩側的領域，藉由離子注入磷(P)或砷(As)等的n型的雜質來形成n+型半導體領域SD(圖3的步驟S7)。在用以形成n+型半導體領域SD的離子注入工程中，虛擬閘極GED及側壁絕緣膜SW1，SW2可具有作為遮罩(離子注入阻止遮罩)的機能。因此，n+型半導體領域SD是對於隔著側壁絕緣膜SW1來形成於虛擬閘極GED的側壁上的側壁絕緣膜SW2自我整合形成。n+型半導體領域SD是比n-型半導體領域EX更高雜質濃度。
用以形成n-型半導體領域EX的離子注入是可在半導體層SM2(SM1，EP1)的較淺的領域注入n型雜質，但相較於此，用以形成n+型半導體領域SD的離子注入是至半導體層SM2(SM1，EP1)的深領域為止(亦即對於半導體層SM2的厚度全體)注入n型雜質。
在步驟S6形成側壁絕緣膜SW2之前，進行用以形成n-型半導體領域EX的離子注入(步驟S5)，在步驟S6形成側壁絕緣膜SW2之後，進行用以形成n+型半導體領域SD的離子注入(步驟S7)。因此，一旦進行至步驟S7，則n-型半導體領域EX是成為被形成於側壁絕緣膜SW2的正下面的部分的半導體層SM2(SM1，EP1)之狀態。在後述的步驟S13，與虛擬閘極GED一起側壁絕緣 膜SW2也除去之後，在後述的步驟S14~S16形成閘極電極GE，因此在側壁絕緣膜SW2存在的領域也形成有閘極電極GE。所以，之後一旦形成閘極電極GE，則n-型半導體領域EX是成為大致被形成於閘極電極GE的一部分(閘極長方向的兩端部側)的正下面。
其次，進行用以使被導入n+型半導體領域SD及n-型半導體領域EX等的雜質活化的熱處理之活化退火(圖3的步驟S8)。並且，當離子注入領域被非晶形化時，此步驟S8的活化退火時，可使結晶化。
其次，在虛擬閘極GED的側壁上形成側壁絕緣膜(側壁間隔件)SW3作為側壁膜(圖3的步驟S9)。
步驟S9的側壁絕緣膜SW3形成工程是可如其次般進行。亦即，首先，如圖14所示般，在SOI基板SUB的主面的全面，以能夠覆蓋虛擬閘極GED及側壁絕緣膜SW1，SW2的方式，藉由CVD法等來形成(堆積)氮化矽膜SN2。接著，蝕刻(異方性蝕刻)此氮化矽膜SN2，藉此如圖15所示般，在虛擬閘極GED的側壁上留下氮化矽膜SN2而作為側壁絕緣膜SW3，除去其他的領域的氮化矽膜SN2。藉此，在虛擬閘極GED的側壁上，隔著側壁絕緣膜SW1，SW2來形成側壁絕緣膜(側壁間隔件)SW3。側壁絕緣膜SW3的厚度(與虛擬閘極GED的側壁大致垂直的方向的厚度)是可設為例如10~30nm程度。
在此階段成為：在虛擬閘極GED的側壁上，依接近虛擬閘極GED的順序，形成(層疊)側壁絕緣膜SW1、 側壁絕緣膜SW2及側壁絕緣膜SW3的狀態。
雖亦可省略側壁絕緣膜SW3的形成，但形成側壁絕緣膜SW3更理想。在形成側壁絕緣膜SW3時，可使金屬矽化物層SIL的形成位置離開虛擬閘極GED的位置，側壁絕緣膜SW1，SW2的厚度再加上側壁絕緣膜SW3的厚度的部分。因此，可在半導體層EP1的厚度比較厚的領域(半導體層SM2的厚度比較厚的領域)形成金屬矽化物層SIL。因此，可防止在半導體層SM2中隨形成金屬矽化物層SIL而在厚度方向產生矽領域消失的領域。並且，只要在之後的工程留下側壁絕緣膜SW3的狀態下形成閘極電極GE及閘極絕緣膜GI，不僅閘極絕緣膜GI，連側壁絕緣膜SW3也會介於金屬矽化物層SIL與閘極電極GE之間，因此可使閘極電極GE與金屬矽化物層SIL之間的耐壓提升。
其次，藉由自對準多晶矽化物(Salicide：Self Aligned Silicide)技術，在n+型半導體領域SD的表面(上層部)形成低電阻的金屬矽化物層SIL(圖4的步驟S10)。
步驟S10的金屬矽化物層SIL形成工程是可如其次般進行。亦即，首先，使n+型半導體領域SD的表面(具體而言是未以虛擬閘極GED及側壁絕緣膜SW1，SW2，SW3所覆蓋的部分的半導體層EP1的表面)露出之後，如圖16所示般，以能夠覆蓋虛擬閘極GED、側壁絕緣膜SW1，SW2，SW3及n+型半導體領域SD之方式，在SOI 基板SUB的主面(全面)上形成(堆積)金屬膜ME。金屬膜ME是由例如鈷(Co)膜、鎳(Ni)膜、或鎳白金合金膜等所構成，可利用濺射法等來形成。接著，藉由熱處理來使金屬膜ME及n+型半導體領域SD(構成彼的矽)反應。藉此，如圖17所示般，在n+型半導體領域SD的表面形成金屬矽化物層SIL。然後，除去未反應的金屬膜ME，圖17是表示此階段。
金屬膜ME為鈷膜時，金屬矽化物層SIL是鈷矽化物層，金屬膜ME為鎳膜時，金屬矽化物層SIL是鎳矽化物層，金屬膜ME為鎳白金合金膜時，金屬矽化物層SIL是成為鎳白金矽化物層。藉由形成金屬矽化物層SIL，可使n+型半導體領域SD的擴散電阻或接觸電阻等低電阻化。
在n+型半導體領域SD的表面(上層部)形成有金屬矽化物層SIL，但金屬矽化物層SIL主要是被形成於半導體層EP1。
另外，在虛擬閘極GED的側壁上是形成有側壁絕緣膜SW1，SW2，在虛擬閘極GED的多晶矽膜PL1上是形成有氮化矽膜SN1，因此虛擬閘極GED的多晶矽膜PL1是不與金屬膜ME接觸，多晶矽膜PL1是不與金屬膜ME反應。所以，在虛擬閘極GED的多晶矽膜PL1的表面是金屬矽化物層未被形成。
其次，如圖18所示般，在SOI基板SUB的主面(主面全面)上形成絕緣膜(層間絕緣膜)IL1(圖4的步驟S11)。亦即，以能夠覆蓋虛擬閘極GED及側壁絕緣膜 SW1，SW2，SW3的方式，在SOI基板SUB的主面上形成絕緣膜IL1。絕緣膜IL1較理想是由氮化矽膜(襯墊膜)SN3及氮化矽膜SN3上的絕緣膜(層間絕緣膜)SO3的層疊膜所構成。絕緣膜SO3的膜厚是比氮化矽膜SN3的膜厚更厚。絕緣膜SO3可使用氧化矽系的絕緣膜。在此，所謂氧化矽系的絕緣膜是以氧化矽為主體的絕緣膜，但亦可更含有碳(C)、氟(F)、氮(N)、硼(B)及磷(P)之中的一種以上。
並且，在本實施形態是顯示絕緣膜的氮化矽膜SN3作為襯墊膜SN3，但亦可取而代之使用氧氮化矽膜。亦即，在形成後述的溝TR或接觸孔CNT時，只要具有作為蝕刻阻擋的機能之絕緣膜即可。
其次，如圖19所示般，藉由CMP(Chemical Mechanical Polishing：化學機械研磨)法等來研磨絕緣膜IL1的表面(上面)，藉此使虛擬閘極GED的上面(亦即氮化矽膜SN1的上面)露出(圖4的步驟S12)。亦即，至虛擬閘極GED的氮化矽膜SN1的上面露出為止，以CMP法來研磨絕緣膜IL1。步驟S12是除去絕緣膜IL1的一部分(至少覆蓋虛擬閘極GED的部分的絕緣膜IL1)來使虛擬閘極GED的上面露出之工程。
其次，如圖20所示般，藉由蝕刻來除去虛擬閘極GED及側壁絕緣膜SW1，SW2(圖4的步驟S13)。
在此步驟S13除去虛擬閘極GED及側壁絕緣膜SW1，SW2，藉此如圖20所示般，形成、溝(凹部、開 口部、低窪部)TR。溝TR是至虛擬閘極GED及側壁絕緣膜SW1，SW2的除去前成為由存在虛擬閘極GED及側壁絕緣膜SW1，SW2的領域(空間)所構成。從溝TR露出半導體層SM1的上面、及半導體層EP1的傾斜的側面SF1、以及側壁絕緣膜SW3的內壁。
溝TR的底面是藉由半導體層SM1的上面及半導體層EP1的傾斜的側面SF1所形成。溝TR的側面(側壁)是藉由側壁絕緣膜SW3的內壁所形成。亦即，可將從溝TR露出的半導體層SM1的上面至半導體層EP1的傾斜的側面SF1為止視為溝TR的底面。溝TR的上部是被開放。在此，所謂側壁絕緣膜SW3的內壁是在側壁絕緣膜SW3中，對應於至除去側壁絕緣膜SW2為止接觸於側壁絕緣膜SW2的側的側面(側壁)。
以下，具體說明有關步驟S13的蝕刻工程。
步驟S13的蝕刻是藉由其次的3階段(第1階段、第2階段及第3階段，參照圖21~圖23)的蝕刻來進行為理想。
亦即，藉由步驟S12的CMP處理來取得圖19的構造之後，藉由步驟S13的第1階段的蝕刻，如圖21所示般，除去虛擬閘極GED的氮化矽膜SN1。此第1階段的蝕刻是以氮化矽膜SN1的蝕刻速度形成比多晶矽膜PL1的蝕刻速度更快那樣的蝕刻條件，選擇性地蝕刻氮化矽膜SN1為理想。藉由第1階段的蝕刻來除去氮化矽膜SN1，露出多晶矽膜PL1。
以第1階段的蝕刻來除去氮化矽膜SN1之後，改變蝕刻條件，藉由步驟S13的第2階段的蝕刻，如圖22所示般，除去虛擬閘極GED的多晶矽膜PL1。此第2階段的蝕刻是以多晶矽膜PL1的蝕刻速度形成比側壁絕緣膜SW1，SW2及絕緣膜GID(具體而言是氧化矽)的蝕刻速度更快那樣的蝕刻條件，來選擇性地蝕刻多晶矽膜PL1為理想。藉由第2階段的蝕刻來除去多晶矽膜PL1，露出側壁絕緣膜SW1及絕緣膜GID。亦即，第2階段的蝕刻是蝕刻多晶矽膜PL1，且可使側壁絕緣膜SW1及絕緣膜GID具有作為蝕刻阻擋的機能。在此是藉由氧化矽來形成側壁絕緣膜SW1，SW2及絕緣膜GID，所以可容易確保多晶矽膜PL1與側壁絕緣膜SW1，SW2及絕緣膜GID的高蝕刻選擇比。並且，藉由在半導體層SM1與多晶矽膜PL1之間設置絕緣膜GID，以第2階段的蝕刻來除去多晶矽膜PL1時，可防止半導體層SM1被蝕刻。
以第2階段的蝕刻來除去多晶矽膜PL1之後，改變蝕刻條件，藉由步驟S13的第3階段的蝕刻，如圖23所示般，除去側壁絕緣膜SW1，SW2及絕緣膜GID。此第3階段的蝕刻是以側壁絕緣膜SW1，SW2及絕緣膜GID的蝕刻速度形成比半導體層SM1，EP1的蝕刻速度更快那樣的蝕刻條件，來選擇性地蝕刻側壁絕緣膜SW1，SW2及絕緣膜GID為理想。藉此，在第3階段的蝕刻，可抑制或防止半導體層SM1，EP1被蝕刻。
只要藉由同材料(在此是氧化矽)來形成側壁絕緣膜 SW1及側壁絕緣膜SW2，便可以同蝕刻工程連續地蝕刻側壁絕緣膜SW1及側壁絕緣膜SW2。又，只要藉由同材料(在此是氧化矽)來形成絕緣膜GID及側壁絕緣膜SW1，SW2，便可以和同除去側壁絕緣膜SW1，SW2的蝕刻工程來除去絕緣膜GID。
並且，在第3階段的蝕刻是側壁絕緣膜SW1，SW2被除去，但使側壁絕緣膜SW3殘留為理想。為此，本實施形態是藉由與側壁絕緣膜SW1，SW2相異的材料來形成側壁絕緣膜SW3，以側壁絕緣膜SW1，SW2(具體而言是氧化矽)的蝕刻速度形成比側壁絕緣膜SW3(具體而言是氮化矽)及半導體層SM1，EP1的蝕刻速度更快那樣的蝕刻條件來進行第3階段的蝕刻。在此，側壁絕緣膜SW1，SW2是藉由氧化矽膜SO1，SO2所形成，側壁絕緣膜SW3是藉由氮化矽膜SN2所形成，因此容易確保側壁絕緣膜SW1，SW2與側壁絕緣膜SW3的高蝕刻選擇比。亦即，在第3階段的蝕刻是蝕刻側壁絕緣膜SW1，SW2，且可使側壁絕緣膜SW3具有作為蝕刻阻擋的機能。又，由於側壁絕緣膜SW1，SW2是藉由氧化矽膜SO1，SO2所形成，因此亦容易確保側壁絕緣膜SW1，SW2與半導體層SM1，EP1的高蝕刻選擇比。
並且，省略側壁絕緣膜SW3的形成時，若以第3階段的蝕刻來除去側壁絕緣膜SW1，SW2，則絕緣膜IL1(更特定的是絕緣膜IL1的氮化矽膜SN3)會露出。此情況，可使絕緣膜IL1的氮化矽膜SN3具有作為蝕刻阻擋的 機能。亦即，側壁絕緣膜SW3是無須一定要被形成。另外，亦可將襯墊膜SN3的材料取代成氮化矽膜，使用氧氮化矽膜。
並且，絕緣膜GID為藉由與側壁絕緣膜SW1，SW2不同的材料所形成時，亦可在以蝕刻來除去側壁絕緣膜SW1，SW2之後，改變蝕刻條件來選擇性地除去絕緣膜GID。
並且，在除去側壁絕緣膜SW1，SW2時，亦有時絕緣膜IL1的絕緣膜SO3的一部分會被蝕刻，但因為絕緣膜SO3的厚度厚，且在絕緣膜SO3之下有氮化矽膜SN3，所以可容許。
藉由上述3階段(第1階段、第2階段及第3階段)的蝕刻來除去虛擬閘極GED及側壁絕緣膜SW1，SW2，藉此如圖20及圖23所示般，形成溝TR。
接著，說明有關比步驟S13更後面的工程。
步驟S13之後，如圖24所示般，在包含溝TR的底面及側面(側壁)上之SOI基板SUB的主面(主面全面)上形成閘極絕緣膜用的絕緣膜GIa(圖4的步驟S14)。
絕緣膜GIa是可藉由例如ALD(Atomic layer Deposition：原子層堆積)法或CVD法來形成。絕緣膜GIa是例如可使用氧化鉿膜、氧化鋯膜、氧化鋁膜、氧化鉭膜或氧化鑭膜等的金屬氧化物膜，且該等的金屬氧化物膜是亦可含有氮(N)或矽(Si)的一方或雙方。此情 況，絕緣膜GIa是具有比氮化矽膜更高介電常數(比介電常數)的高介電常數膜(所謂的High-k膜)。又，絕緣膜GIa亦可使用氧化矽或氧氮化矽膜。但，絕緣膜GIa使用高介電常數膜時，相較於具有同物理的膜厚的氧化矽膜時，因為可使閘極絕緣膜(GI)的氧化矽換算膜厚增加，所以可取得能夠降低洩漏電流的優點。另外，絕緣膜GIa的物理的膜厚是2nm~5nm程度。
並且，絕緣膜GIa使用高介電常數膜時，亦可在絕緣膜GIa的形成之前，形成1nm以下的氧化矽膜，作為界面層。此界面層的物理的膜厚是形成比上述金屬氧化物膜(高介電常數膜)的物理的膜厚更薄。另外，界面層是可藉由熱氧化法來形成於半導體層SM1上。
絕緣膜GIa是至少需要形成在從溝TR露出的部分的半導體層SM1，EP1上，但實際上不僅從溝TR露出的部分的半導體層SM1，EP1上，連從溝TR露出的側壁絕緣膜SW3的內壁上及絕緣膜IL1上皆形成有絕緣膜GIa。亦即，在包含溝TR的底部及側壁上之絕緣膜IL1上形成有絕緣膜GIa。
其次，如圖25所示般，在SOI基板SUB的主面上，亦即在絕緣膜GIa上形成閘極電極用的導電膜(導電體膜)CD(圖4的步驟S15)。此導電膜CD是在絕緣膜GIa上以能夠填埋溝TR內的方式形成。
導電膜CD是例如可使用氮化鈦(TiN)膜、氮化鉭(TaN)膜、氮化鎢(WN)膜、碳化鈦(TiC)膜、碳化 鉭(TaC)膜、碳化鎢(WC)膜或氮化碳化鉭(TaCN)膜等的金屬膜。另外，在此所謂的金屬膜是意指顯示金屬傳導的導電膜，不僅單體的金屬膜(純金屬膜)或合金膜，亦含顯示金屬傳導的金屬化合物膜(氮化金屬膜或碳化金屬膜等)。導電膜CD是金屬膜時，可例如使用濺射法等來形成。導電膜CD使用金屬膜時，由於可將之後形成的閘極電極GE設為金屬閘極電極，因此可取得能夠抑制閘極電極GE的空乏化現象，消除寄生電容的優點。並且，亦可取得MISFET元件的小型化(閘極絕緣膜的薄膜化)也可能的優點。
並且，金屬閘極電極的變形例，亦可設為上述金屬膜與多晶矽膜(摻雜多晶矽膜)的層疊型的閘極電極。此情況，首先，在溝TR內形成上述金屬膜，然後，以能夠埋入溝TR內的方式形成多晶矽膜，藉此可取得層疊型的閘極電極。此情況，導電膜CD是藉由上述金屬膜及其上的多晶矽膜(摻雜多晶矽膜)的層疊膜所構成。
並且，金屬閘極電極的其他的變形例，亦可使不同的金屬膜層疊。此情況，例如，在溝TR內形成第1金屬膜，然後，以能夠埋入溝TR內的方式形成第2金屬膜，藉此可取得層疊型的閘極電極。此情況，導電膜CD是藉由第1金屬膜及其上的第2金屬膜的層疊膜所構成。此時，使層疊的金屬(金屬膜)並非限於2層，亦可為2層以上的複數層。
其次，如圖26所示般，在溝TR內留下導電膜CD， 藉由CMP法等來除去溝TR的外部的導電膜CD，而形成閘極電極GE(圖4的步驟S16)。閘極電極GE是由殘留於溝TR內的導電膜CD所構成。
在步驟S16中，以CMP法來研磨溝TR的外部的導電膜CD而除去時，連溝TR的外部的絕緣膜GIa也被除去。亦即，將導電膜CD及絕緣膜GIa研磨至絕緣膜IL1(的絕緣膜SO3)的上面露出為止，藉此除去溝TR的外部的導電膜CD及絕緣膜GIa，在溝TR內留下導電膜CD及絕緣膜GIa。藉此，在溝TR內是導電膜CD及絕緣膜GIa會殘留，殘留於溝TR內的導電膜CD會成為閘極電極GE，殘留於溝TR內的絕緣膜GIa會成為閘極絕緣膜GI。亦即，步驟S14~S16是在溝TR內隔著閘極絕緣膜GI來形成閘極電極GE的工程。
在閘極電極GE與半導體層SM1(的上面)之間、及在閘極電極GE與半導體層EP1(的傾斜的側面SF1)之間、以及在閘極電極GE與側壁絕緣膜SW3(的內壁)之間是存在閘極絕緣膜GI(絕緣膜GIa)。閘極電極GE及閘極絕緣膜GI是分別具有作為MISFET的閘極電極及閘極絕緣膜的機能。亦即，在半導體層SM2上隔著閘極絕緣膜GI來形成閘極電極GE。
在隔著閘極絕緣膜GI(絕緣膜GIa)來位於閘極電極GE之下的半導體層SM1形成有MISFET的通道領域。並且，具有作為MISFET的源極或汲極之機能的半導體領域(雜質擴散層)是藉由設在半導體層SM2(SM1，EP1) 的n-型半導體領域EX及更高雜質濃度的n+型半導體領域SD所形成，具有LDD(Lightly doped Drain)構造。
另外，在閘極長方向，閘極電極GE的上部的長度是48nm程度，閘極電極GE的下部長度(通道領域的長度)是28nm程度。亦即，利用閘極長方向的閘極電極GE的最小長度作為實質的通道領域。
如此形成n通道型的MISFET。
本實施形態是在步驟S13與虛擬閘極GED一起除去形成於虛擬閘極GED的側壁上且位於半導體層EP1上的側壁絕緣膜SW2，在除去的領域(溝TR)形成閘極電極GE。因此，不僅虛擬閘極GED存在的領域，連側壁絕緣膜SW2存在的領域也可形成閘極電極GE。因此可使閘極電極GE的閘極長方向的尺寸形成比虛擬閘極GED的尺寸更大，閘極電極GE的一部分(閘極長方向的兩端部側)位於半導體層EP1上，亦即形成乘坐於半導體層EP1上。所以，閘極電極GE的閘極長方向的端部是形成位於半導體層EP1上。而且，n-型半導體領域EX的至少一部分是形成位於閘極電極GE的正下面。
其次，如圖27所示般，在SOI基板SUB的主面全面上，亦即在埋入閘極電極GE的絕緣膜IL1上形成絕緣膜(層間絕緣膜)IL2。絕緣膜IL2是可使用氧化矽系的絕緣膜。絕緣膜IL2是在絕緣膜IL1上，以能夠覆蓋閘極電極GE的上面之方式形成。
絕緣膜IL2的形成後，亦可藉由CMP法來研磨絕緣 膜IL2的表面(上面)，而提高絕緣膜IL2的上面的平坦性。
其次，如圖28所示般，使用形成於絕緣膜IL2上的光阻劑圖案(未圖示)作為蝕刻遮罩，乾蝕刻絕緣膜IL2及絕緣膜IL1，藉此在絕緣膜IL1，IL2形成接觸孔(貫通孔、孔)CNT。接觸孔CNT是形成貫通由絕緣膜IL1及絕緣膜IL2所構成的層疊膜(層疊絕緣膜)。
為了形成接觸孔CNT，首先，以相較於氮化矽膜SN3，絕緣膜SO3及絕緣膜IL2容易被蝕刻的條件來進行絕緣膜IL2及絕緣膜SO3的乾蝕刻，使氮化矽膜SN3具有作為蝕刻阻擋膜的機能，藉此在絕緣膜IL2及絕緣膜SO3形成接觸孔CNT。接著，以相較於絕緣膜IL2及絕緣膜SO3，氮化矽膜SN3容易被蝕刻的條件來乾蝕刻接觸孔CNT的底部的氮化矽膜SN3而除去，藉此形成作為貫通孔的接觸孔CNT。
接觸孔CNT是例如形成於n+型半導體領域SD的上部，或閘極電極GE的上部等。在n+型半導體領域SD的上部所形成的接觸孔CNT的底部是露出n+型半導體領域SD上的金屬矽化物層SIL。接觸孔CNT形成時使氮化矽膜SN3具有作為蝕刻阻擋膜的機能，藉此可抑制或防止接觸孔CNT的過挖掘或半導體層SM2的損傷。
其次，在接觸孔CNT內形成(埋入)由鎢(W)等所構成的導電性的插塞PG，作為連接用的導電體部。插塞PG是可如其次般形成。
亦即，首先，在包含接觸孔CNT的內部(底部及側壁上)之絕緣膜IL2上，藉由濺射法或電漿CVD法等來形成勢壘導體膜BR1(例如鈦膜、氮化鈦膜、或該等的層疊膜)。接著，藉由CVD法等在勢壘導體膜BR1上以能夠填埋接觸孔CNT的方式形成由鎢膜等所構成的主導體膜MC1。然後，藉由CMP法或蝕刻法等來除去接觸孔CNT的外部(絕緣膜IL2上)的不要的主導體膜MC1及勢壘導體膜BR1。藉此，絕緣膜IL2的上面會露出，藉由被埋入絕緣膜IL1，IL2的接觸孔CNT內而殘留的勢壘導體膜BR1及主導體膜MC1來形成插塞PG。在n+型半導體領域SD的上部所形成的插塞PG是在其底部與n+型半導體領域SD的表面上的金屬矽化物層SIL接觸而電性連接。並且，雖未圖示，但實際插塞PG被形成於閘極電極GE的上部時，該插塞PG是在該插塞PG的底部與閘極電極GE接觸而電性連接。
其次，如圖29所示般，在埋入插塞PG的絕緣膜IL2上形成配線形成用的絕緣膜IL3。
絕緣膜IL3是可設為單體膜(單體絕緣膜)或層疊膜(層疊絕緣膜)。
其次，藉由單鑲嵌法來形成第1層的配線。首先，藉由以光阻劑圖案(未圖示)作為遮罩的乾蝕刻在絕緣膜IL3的所定的領域形成配線溝WT之後，在SOI基板SUB的主面上(亦即包含配線溝WT的底部及側壁上的絕緣膜IL3上)形成勢壘導體膜(勢壘金屬膜)。勢壘導體膜是 可例如使用氮化鈦膜、鉭膜或氮化鉭膜等。接著，藉由CVD法或濺射法等在勢壘導體膜上形成銅的種層，更利用電解電鍍法等在種層上形成鍍銅膜(主導體膜)。藉由鍍銅膜來埋入配線溝WT的內部。接著，藉由CMP法來除去配線溝WT以外的領域的鍍銅膜、種層及勢壘金屬膜，形成以銅作為主導電材料的第1層的配線M1。另外，為了圖面的簡略化，在圖29是將構成配線M1的鍍銅膜、種層及勢壘金屬膜一體化顯示。配線M1是被連接至插塞PG，經由插塞PG來與n+型半導體領域SD或閘極電極GE等電性連接。
之後，藉由雙鑲嵌法來形成第2層以後的配線，但在此是圖示及其說明省略。並且，配線M1及第2層以後的配線並非限於鑲嵌配線，亦可使配線用的導電體膜圖案化而形成，亦可設為例如鎢配線或鋁配線等。
並且，在本實施形態是說明有關MISFET為形成n通道型的MISFET時，但亦可使導電型相反，形成p通道型的MISFET。又，亦可在同一SOI基板SUB形成n通道型的MISFET及p通道型的MISFET的雙方。這是針對以下的實施形態2~4也同樣。
<有關檢討例>
利用SOI基板來製造半導體裝置時，使源極‧汲極用的矽層磊晶成長於SOI基板的半導體層上。藉此，例如，可一邊使源極‧汲極擴散層的深度變淺，一邊謀求電阻低 減，且可在自對準多晶矽化物製程確保適於形成金屬矽化物層的矽膜厚。針對如此的半導體裝置進行檢討。
圖30及圖31是第1檢討例的半導體裝置的要部剖面圖。圖30是對應於本實施形態的上述圖1者，圖31是對應於本實施形態的上述圖2者。
圖30及圖31所示的第1檢討例的半導體裝置，至上述步驟S10(金屬矽化物層SIL形成工程)為止是進行與本實施形態同樣的工程，但以後的工程不同。亦即，在製造第1檢討例的半導體裝置時，是在進行至步驟S10(金屬矽化物層SIL形成工程)的工程來取得上述圖17的構造之後，在SOI基板SUB的主面(主面全面)上形成由相當於上述氮化矽膜SN3的氮化矽膜SN103與相當於上述絕緣膜SO3的氧化矽膜SO103的層疊膜所構成的層間絕緣膜IL101。然後，以CMP法來使層間絕緣膜IL101的上面平坦化，但此時與本實施形態不同，不使上述虛擬閘極GED露出。之後，不進行上述步驟S13~S16，在層間絕緣膜IL101形成相當於上述接觸孔CNT的接觸孔(未圖示)，在該接觸孔內形成相當於上述插塞PG的插塞(未圖示)，更形成相當於上述絕緣膜IL3及上述配線M1者(未圖示)。
因此，圖30及圖31所示的第1檢討例的半導體裝置是上述絕緣膜GID、上述多晶矽膜PL1及上述氮化矽膜SN1不會被除去地殘留，分別成為閘極絕緣膜GI101、閘極電極GE101及氮化矽膜SN101。亦即，在上述步驟S2 形成閘極絕緣膜GI101、閘極電極GE101及氮化矽膜SN101的層疊構造體，予以原封不動殘留於製造後的半導體裝置者為對應於第1檢討例的半導體裝置。
圖32及圖33是第2檢討例的半導體裝置的製造工程中的要部剖面圖。圖34及圖35是第2檢討例的半導體裝置的要部剖面圖，圖34是對應於本實施形態的上述圖1者，圖35是對應於本實施形態的上述圖2者。
製造第2檢討例的半導體裝置時，是至上述步驟S12(絕緣膜IL1的CMP工程)為止進行與本實施形態同樣的工程，但以後的工程不同。亦即，製造第2檢討例的半導體裝置時，進行至步驟S12(絕緣膜IL1的CMP工程)為止的工程而取得上述圖19的構造之後，如圖32所示般，藉由蝕刻來除去上述虛擬閘極GED的氮化矽膜SN1及多晶矽膜PL1，但絕緣膜GID及側壁絕緣膜SW1，SW2，SW3是不除去使殘留。接著，以能夠填埋藉由除去氮化矽膜SN1及多晶矽膜PL1而形成的溝TR101內之方式，在絕緣膜IL1上形成導電膜之後，以CMP法來除去溝TR101的外部的導電膜，藉此在溝TR101內形成閘極電極GE102。殘留於閘極電極GE102之下的絕緣膜GID會成為閘極絕緣膜GI102。然後與本實施形態同樣，形成上述絕緣膜IL2，形成上述接觸孔CNT，形成上述插塞PG，形成上述絕緣膜IL3，形成上述配線M1，但在此是其圖示省略。
在圖30及圖31所示的第1檢討例的半導體裝置中， 由於是在閘極電極GE101的形成後形成磊晶層的半導體層EP1，因此閘極電極GE101的端部(閘極長方向的兩端部)是未乘坐於源極‧汲極用的磊晶層的半導體層EP1上。
並且，在圖34及圖35所示的第2檢討例的半導體裝置中是藉由蝕刻來除去虛擬閘極GED的氮化矽膜SN1及多晶矽膜PL1，在此形成閘極電極GE102。然而，在第2檢討例的半導體裝置是使側壁絕緣膜SW1，SW2，SW3(特別是側壁絕緣膜SW2)殘留，因此閘極電極GE102的端部(閘極長方向的兩端部)是未乘坐於源極‧汲極用的磊晶層之半導體層EP1上。
如在圖30及圖31所示的第1檢討例的半導體裝置或在圖34及圖35所示的第2檢討例的半導體裝置那樣，閘極電極GE101，GE102的端部(閘極長方向的兩端部)未乘坐於半導體層EP1上的構造會有其次之類的課題。
第1課題，在具有MISFET的半導體裝置中，若源極或汲極用的半導體領域與通道領域之間具有寄生電阻，則恐有招致特性(電氣特性)的劣化之虞。例如，若源極或汲極用的半導體領域與通道領域之間的寄生電阻大，則開啟(ON)電阻會增大，開啟電流會降低，因此MISFET的電氣特性會降低。並且，因為源極或汲極用的半導體領域與通道領域之間的寄生電阻的值偏差，所以也會有每個MISFET的特性偏差增大的憂慮。以下，所謂「寄生電阻」是意指源極或汲極用的半導體領域與通道領域之間的 寄生電阻。另外，所謂源極或汲極用的半導體領域是對應於合併n-型半導體領域EX及n+型半導體領域SD者。
為了抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻，使閘極電極的端部(閘極長方向的兩端部)重疊於源極或汲極用的半導體領域為有效。
然而，圖30及圖31所示的第1檢討例的半導體裝置或圖34及圖35所示的第2檢討例的半導體裝置是閘極電極GE101，GE102的端部(閘極長方向的兩端部)未乘坐於源極‧汲極用的磊晶層之半導體層EP1上，因此難以使閘極電極GE101，GE102重疊於源極或汲極用的半導體領域，寄生電阻容易變大。
並且，即使思考單純地使源極‧汲極用的半導體領域擴散至閘極電極GE101，GE102的下方時，也會因為微細化而閘極長已相當短，所以若過度使源極或汲極用的半導體領域擴散，則容易發生穿通。
而且，在第2檢討例，形成本案的圖24所示那樣的絕緣膜GIa作為溝TR101內的閘極絕緣膜時，因為閘極絕緣膜GI(GIa)的厚度也加上，所以更難以使閘極電極GE102重疊於源極或汲極用的半導體領域。
又，第2課題，在使用SOI基板時，即使閘極電極的端部(閘極長方向的兩端部)重疊於源極或汲極用的半導體領域，若該重疊部的半導體層的厚度薄，則寄生電阻會變大。假設在第1檢討例的半導體裝置或第2檢討例的半導體裝置中，使源極或汲極用的半導體領域擴散至閘極電 極GE101，GE102的下方，而使閘極電極GE101，GE102重疊於源極或汲極用的半導體領域。然而，此情況也會因為閘極電極GE101，GE102未乘坐於半導體層EP1上，所以重疊部的半導體層的厚度是與半導體層SM1的厚度相同，因此抑制寄生電阻是有限。SOI基板的半導體層(相當於半導體層SM1的半導體層)的厚度薄。因此，相較於使用塊狀態(bulk state)的半導體基板時，在使用SOI基板時，難以增厚源極或汲極用的半導體領域與閘極電極的重疊部之半導體層的厚度，寄生電阻容易變大。
因此，在第1檢討例的半導體裝置及第2檢討例的半導體裝置中，源極或汲極用的半導體領域與通道領域之間的寄生電阻變大，恐有招致電氣特性的劣化之虞。
另外，所謂閘極電極重疊於源極或汲極用的半導體領域，是對應於閘極電極重疊於源極或汲極用的半導體領域的一部分及厚度方向(與基板的主面大致垂直的方向)的情形。此情況，源極或汲極用的半導體領域的一部分是位於閘極電極的正下面。
又，第3課題，在第2檢討例中，形成本案的圖24所示那樣的絕緣膜GIa作為溝TR101內的閘極絕緣膜時，溝TR101的底面與側面是幾乎成垂直。因此，若以CVD法或ALD法來形成絕緣膜GIa，則在溝TR101的角部，絕緣膜GIa的膜厚容易變薄。於是，在閘極電極GE102的端部，絕緣膜GIa的膜厚薄，所以容易引起電場集中，MISFET的耐壓會降低。
又，第4課題，因為微細化而閘極電極GE102的閘極長變短時，在第2檢討例中難以在溝TR101中完全埋入閘極電極GE102。亦即，若溝TR101的口徑變小，則自然長寬比變嚴峻(大)，因此成為閘極電極GE102的導電膜無法完全填埋溝TR101，恐有發生空孔之虞。因而，MISFET的可靠度會降低。特別是在利用CVD法或ALD法來形成絕緣膜GIa作為溝TR101內的閘極絕緣膜時，在溝TR101的側面也會形成有絕緣膜GIa，因該膜厚的部分而溝TR101的口徑變小。所以，閘極電極GE102的埋入變更嚴峻。
本實施形態及其他實施形態是根據以上那樣的複數的課題而設計者。亦即，上述第1及第2課題是使半導體裝置的性能提升。又，上述第3及第4課題是使半導體裝置的可靠度提升。
<有關本實施形態的主要特徵>
對於上述複數的課題，本實施形態是閘極電極GE的端部(閘極長方向的兩端部)會乘坐於源極‧汲極用的磊晶層之半導體層EP1上。亦即，閘極電極GE的閘極長方向的端部會位於源極‧汲極用的磊晶層之半導體層EP1上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於源極‧汲極用的磊晶層之半導體層EP1上。另外，閘極電極GE的閘極長方向的端部(亦即閘極長方向的閘極電極 GE的端部)是在圖1中附上符號EG，顯示為端部EG。
因此，可使閘極電極GE確實地重疊於源極或汲極用的半導體領域(合併n-型半導體領域EX及n+型半導體領域SD者)，藉由此重疊，可抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻。亦即，n-型半導體領域EX的至少一部分是位於閘極電極GE的正下面，因此可抑制寄生電阻。所以，可解決上述的第1課題。
並且，半導體層EP1是被形成於半導體層SM1的上面上，半導體層EP1的上面是處於比閘極電極GE的正下面的半導體層SM1的上面更高的位置。而且，閘極電極GE的閘極長方向的端部會位於源極‧汲極用的磊晶層之半導體層EP1上。如上述般，閘極電極GE的正下面的半導體層SM1的上面是對應於閘極電極GE之下的閘極絕緣膜GI所接觸的部分的半導體層SM1的表面(上面)。
因此，本實施形態是源極或汲極用的半導體領域(合併n-型半導體領域EX及n+型半導體領域SD者)與閘極電極GE的重疊部之半導體層(SM2)的厚度是可比半導體層SM1的厚度更厚該重疊部的半導體層EP1的厚度部分。所以，本實施形態是可增厚源極或汲極用的半導體領域與閘極電極GE的重疊部之半導體層(SM2)的厚度，可抑制寄生電阻。因此，可解決上述的第2課題。
所以，本實施形態是可抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻，因此可使具備MISFET的半導體裝置的特性(電氣特性)提升。例如，藉由抑制源 極或汲極用的半導體領域與通道領域之間的寄生電阻，可降低開啟電阻來使開啟電流增大。因此，可使MISFET的電氣特性提升。並且，藉由抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻，亦可抑制寄生電阻的值的偏差所造成每個MISFET的特性偏差。因此，可使半導體裝置的性能提升。
並且，在使用SOI基板時，由於在SOI基板的薄半導體層上形成閘極電極，因此相較於使用塊狀態的半導體基板時，難以增厚源極或汲極用的半導體領域與閘極電極的重疊部的半導體層的厚度。相對的，本實施形態是閘極電極GE的閘極長方向的端部位於半導體層EP1上(亦即閘極電極GE的端部是乘坐於半導體層EP1上)。因此，即使不增厚SOI基板SUB的半導體層SM1的厚度，還是可使源極或汲極用的半導體領域與閘極電極GE的重疊部的半導體層(SM2)的厚度增加閘極電極GE所乘坐的部分之半導體層EP1的厚度部分，可抑制寄生電阻。因此，可使利用SOI基板來製造的半導體裝置的性能提升。
並且，n-型半導體領域EX及n+型半導體領域SD是被形成於半導體層SM1，EP1。亦即，n-型半導體領域EX及n+型半導體領域SD是若由厚度方向(與SOI基板SUB的主面大致垂直的方向)來看，則從半導體層EP1形成至半導體層SM1。亦即，源極或汲極用的半導體領域(合併n-型半導體領域EX及n+型半導體領域SD者)是被形成於半導體層EP1及其下的半導體層SM1。因此，若閘極 電極GE的閘極長方向的端部位於半導體層EP1上，則在閘極電極GE的閘極長方向的端部之下存在n-型半導體領域EX(亦可為n+型半導體領域SD)。因此，可使源極或汲極用的半導體領域與閘極電極GE確實地重疊。
又，如圖24等所示般，閘極絕緣膜用的絕緣膜GIa(閘極絕緣膜GI)是沿著半導體層EP1的形狀來形成。就本實施形態而言，半導體層EP1是具有傾斜部(傾斜的側面SF1)，閘極絕緣膜GI(絕緣膜GIa)及閘極電極GE是沿著傾斜部(傾斜的側面SF1)來形成。因此，在溝TR內，容易均一地形成閘極絕緣膜GI(絕緣膜GIa)的膜厚。所以，可解除在上述的第3課題所示那樣MISFET的耐壓降低的不良狀況。
又，如圖22及圖23所示般，可將溝TR的口徑形成比虛擬閘極GED的長度更大。因此，如在圖25所示般確保長寬比(可縮小溝TR的長寬比)，因此即使在溝TR內堆積成為閘極電極GE的導電膜CD時，也不易產生空孔。所以，可解除在上述的第4課題所示那樣的不良狀況。這在微細化進展，設計閘極長為30nm以下的MISFET時特別有效。
而且，在上述的第1及第2檢討例是閘極電極的上部與下部的長度大致相同，但本實施形態的MISFET是閘極電極GE的上部的長度長(比閘極電極GE的下部的長度更長)，因此可使閘極電極GE全體的體積增加，所以可謀求閘極電極GE的低電阻化。
<實施形態1的變形例>
圖36及圖37是本實施形態的變形例的半導體裝置的要部剖面圖，圖36是對應於上述圖1者，圖37是對應於上述圖2者。圖38是圖36及圖37所示的變形例的半導體裝置的製造工程中的要部剖面圖。圖38是對應於上述圖9者，顯示進行步驟S4(半導體層EP1的磊晶成長工程)的階段。
圖36及圖37所示的變形例的半導體裝置是在上述步驟S4使半導體層EP1磊晶成長時，如圖38所示般，以半導體層EP1的側面SF1a不具有斜度的方式，使半導體層EP1磊晶成長時製造的半導體裝置。亦即，變形例的情況是如圖38所示般，以半導體層EP1的側面SF1a對於SOI基板SUB的主面(亦即半導體層SM1的主面)大致成為垂直的方式，半導體層EP1磊晶成長。半導體層EP1的側面的斜度的有無是可藉由調整半導體層EP1的成膜用氣體的組成或成膜溫度等來控制。
在圖36及圖37所示的變形例的半導體裝置中也是閘極電極GE的端部(閘極長方向的兩端部)會乘坐於源極‧汲極用的磊晶層之半導體層EP1上。亦即，閘極電極GE的閘極長方向的端部會位於源極‧汲極用的磊晶層之半導體層EP1上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於源極‧汲極用的磊晶層之半導體層EP1上。 而且，半導體層EP1是被形成於半導體層SM1的上面上，半導體層EP1的上面是處於比閘極電極GE的正下面的半導體層SM1的上面更高的位置。因此，如上述般，可抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻。亦即，可解決上述第1及第2課題。
然而，相較於圖36及圖37所示的變形例的半導體裝置，上述圖1及圖2所示的本實施形態的半導體裝置是具有其次那樣的優點。
亦即，上述圖1及圖2所示的本實施形態的半導體裝置是閘極電極GE的閘極長方向的端部位於半導體層EP1上，但半導體層EP1的側面SF1傾斜，閘極電極GE的閘極長方向的端部會位於此半導體層EP1的傾斜的側面SF1上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，半導體層EP1的側面(閘極電極GE側的側面)SF1是傾斜，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於半導體層EP1的傾斜的側面SF1上。亦即，閘極電極GE的端部(閘極長方向的端部)會乘坐於半導體層EP1的傾斜的側面SF1上。
圖36及圖37所示的變形例的半導體裝置的情況，因為圖36所示閘極電極GE之對向於半導體層SM1，EP1的角部EG1，EG2幾乎成直角，所以電場會集中於此角部EG1，EG2而有招致閘極洩漏的憂慮。相對的，上述圖1及圖2所示的本實施形態的半導體裝置是半導體層EP1的 側面SF1為傾斜，藉此圖1所示閘極電極GE之對向於半導體層SM1，EP1的角部EG3，EG4是形成鈍角，所以可緩和此角部EG3，EG4的電場集中。因此，相較於圖36及圖37所示的變形例的半導體裝置，上述圖1及圖2所示的本實施形態的半導體裝置較可抑制閘極洩漏電流(洩漏閘極絕緣膜GI的電流)。
並且，在步驟S14，S15形成絕緣膜GIa及導電膜CD時，比起從溝TR露出的半導體層EP1的側面為垂直的側面SF1a時(對應於圖36及圖37的變形例時)，傾斜的側面SF1時(對應於圖1及圖2的本實施形態時)更容易在溝TR內形成絕緣膜GIa及導電膜CD。因此，相較於圖36及圖37所示的變形例的半導體裝置，上述圖1及圖2所示的本實施形態的半導體裝置更容易且的確地形成閘極電極GE及閘極絕緣膜GI。
因此，半導體層EP1的側面SF1傾斜，閘極電極GE的閘極長方向的端部位於此半導體層EP1的傾斜的側面SF1上較為理想。亦即，閘極電極GE的端部(閘極長方向的端部)乘坐於半導體層EP1的傾斜的側面SF1上較為理想。亦即，對於上述的第4課題雖具有同等的效果，但對於上述的第3課題是圖1及圖2所示的本實施形態的半導體裝置較優(比起圖36及圖37所示的變形例的半導體裝置更優)。
並且，在本實施形態中，閘極電極GE的閘極長方向的端部是位於半導體層EP1之上。亦即，閘極電極GE的 端部(閘極長方向的兩端部)會乘坐於半導體層EP1上。為了取得如此的構造，採用其次那樣的工程作為製造工程。
亦即，本實施形態是在步驟S2形成虛擬閘極GED之後，在步驟S4形成源極‧汲極用的磊晶層之半導體層EP1，然後，在步驟S6於虛擬閘極GED的側壁上形成側壁絕緣膜SW2。接著，在步驟S11以能夠覆蓋虛擬閘極GED的方式形成絕緣膜IL1之後，在步驟S12除去絕緣膜IL1的一部分，而使虛擬閘極GED的上面露出。然後，在步驟S13除去虛擬閘極及側壁絕緣膜SW2來形成溝TR之後，在步驟S14~S16於溝TR內隔著閘極絕緣膜GI來形成閘極電極GE。
在此，特別重要的是在形成源極‧汲極用的磊晶層之半導體層EP1後，在虛擬閘極GED的側壁上形成側壁絕緣膜SW2，及在步驟S13不僅除去虛擬閘極GED，連側壁絕緣膜SW2也除去之後，在藉由虛擬閘極GED及側壁絕緣膜SW2的除去而形成的溝TR內形成閘極電極GE。與本實施形態不同，如上述第2檢討例(圖32~圖35)般，在步驟S13除去虛擬閘極GED，但側壁絕緣膜SW2不除去留下時，閘極電極GE102的端部(閘極長方向的兩端部)是不乘坐於半導體層EP1上。
亦即，在步驟S13與虛擬閘極GED一起除去形成於虛擬閘極GED的側壁上的側壁絕緣膜SW2，藉此可使之後形成的閘極電極GE的閘極長方向的尺寸形成比虛擬閘 極GED的尺寸更大。而且，在形成半導體層EP1之後形成側壁絕緣膜SW2，因此側壁絕緣膜SW2是被形成於半導體層EP1上，只要在步驟S13側壁絕緣膜SW2也與虛擬閘極GED一起除去之後形成閘極電極GE，至除去前存在側壁絕緣膜SW2的領域也形成閘極電極GE所佔據。因此，閘極電極GE的一部分會位於半導體層EP1上，亦即形成乘坐於半導體層EP1上。
在虛擬閘極GED的側壁上形成側壁絕緣膜SW1，SW2，SW3時，於步驟S13中，除去在半導體層EP1的形成前形成的側壁絕緣膜SW1，但未除去而留下半導體層EP1的形成後形成的側壁絕緣膜SW2，SW3時，閘極電極GE的端部(閘極長方向的兩端部)是不乘坐於半導體層EP1上。因此，在虛擬閘極GED的側壁上形成側壁絕緣膜SW1，SW2，SW3時，於步驟S13中，不僅除去半導體層EP1的形成前形成的側壁絕緣膜SW1，還必須連半導體層EP1的形成後形成的側壁絕緣膜SW2也除去或以蝕刻來使側壁絕緣膜SW2的厚度形成薄。亦即，在步驟S13與虛擬閘極GED一起除去半導體層EP1的形成後在虛擬閘極GED的側壁上所形成的側壁絕緣膜SW2(或使側壁絕緣膜SW2厚度形成薄)，藉此可取得閘極電極GE的端部(閘極長方向的兩端部)會乘坐於半導體層EP1上的構造。
並且，在本實施形態是可一面抑制光微影工程的使用，一面以自我對準(Self Align)(自我整合)來形成 閘極電極GE乘坐於半導體層EP1的構造。因此，可防止光罩圖案的位移所造成的不良狀況。而且，可謀求半導體元件的小型化。因此，可使半導體裝置小型化。
並且，在本實施形態是使用除去虛擬閘極GED之後形成閘極絕緣膜GI及閘極電極GE之所謂的後閘極製程(gate-last process)。因此，可容易適用金屬閘極電極及高介電常數閘極絕緣膜作為閘極電極GE及閘極絕緣膜GI。而且，使用後閘極製程，可一面抑制製造工程數的增加，一面以自我對準來形成閘極電極GE乘坐於半導體層EP1的構造。
(實施形態2)
本實施形態2是對應於上述實施形態1的半導體裝置的製造工程的變形例。圖39~圖45是本實施形態2的半導體裝置的製造工程中的要部剖面圖。
在上述實施形態1是說明有關側壁絕緣膜SW1，SW2藉由氧化矽所形成，且側壁絕緣膜SW3藉由氮化矽所形成時，但在本實施形態2是說明有關藉由氮化矽來形成側壁絕緣膜SW1，SW2，SW3時。
本實施形態2是在上述步驟S3中，取代上述氧化矽膜SO1，而使用氮化矽膜，藉此取代由氧化矽所構成的上述側壁絕緣膜SW1，而形成由氮化矽所構成的側壁絕緣膜SW1a。側壁絕緣膜SW1a不是氧化矽，而是由氮化矽所構成以外，基本上與上述側壁絕緣膜SW1相同。亦即，將 藉由氮化矽所形成時的側壁絕緣膜SW1稱為側壁絕緣膜SW1a。
又，本實施形態2是在上述步驟S6中，取代上述氧化矽膜SO2，而使用氮化矽膜，藉此取代由氧化矽所構成的上述側壁絕緣膜SW2，而形成由氮化矽所構成的側壁絕緣膜SW2a。側壁絕緣膜SW2a不是氧化矽，而是由氮化矽所構成以外，基本上與上述側壁絕緣膜SW2相同。亦即，將藉由氮化矽所形成時的側壁絕緣膜SW2稱為側壁絕緣膜SW2a。
又，本實施形態2在上述步驟S9中也是與上述實施形態1同樣，形成由氮化矽所構成的側壁絕緣膜SW3。
除此以外是與上述實施形態1同樣進行至上述步驟S12的CMP工程為止，藉此取得對應於上述圖19之圖39的構造。
在圖39的階段，與上述實施形態1的上述圖19的階段不同的是由氧化矽所構成的側壁絕緣膜SW1，SW2取代成由氮化矽所構成的側壁絕緣膜SW1a，SW2a的點，除此以外基本上相同。
與上述實施形態1同樣進行至上述步驟S12的CMP工程而取得圖39的構造之後，在本實施形態2中也藉由上述步驟S13的蝕刻來除去虛擬閘極GED及側壁絕緣膜SW1，SW2。此步驟S13的蝕刻條件是由氧化矽所構成的側壁絕緣膜SW1，SW2取代成由氮化矽所構成的側壁絕緣膜SW1a，SW2a，因此與在上述實施形態1說明者一部 分不同。以下，具體說明有關本實施形態2的情況的步驟S13。
首先，步驟S13的蝕刻的第1階段，如圖40所示般，除去虛擬閘極GED的氮化矽膜SN1，此第1階段的蝕刻在本實施形態2也與上述實施形態1同樣。藉由第1階段的蝕刻來除去氮化矽膜SN1，露出多晶矽膜PL1。
其次，步驟S13的蝕刻的第2階段，如圖41所示般，除去虛擬閘極GED的多晶矽膜PL1，此第2階段的蝕刻在本實施形態2中也與上述實施形態1同樣。藉由第2階段的蝕刻來除去多晶矽膜PL1，露出側壁絕緣膜SW1及絕緣膜GID。
步驟S13的蝕刻的第3階段以後是與上述實施形態1的情況不同。亦即，在第2階段的蝕刻除去多晶矽膜PL1之後，本實施形態2是如圖42所示般，藉由第3階段的蝕刻來除去絕緣膜GID。此第3階段的蝕刻是以絕緣膜GID(氧化矽)的蝕刻速度形成比側壁絕緣膜SW1a，SW2a(氮化矽)及半導體層SM1，EP1(矽)的蝕刻速度更快那樣的蝕刻條件來選擇性蝕刻絕緣膜GID為理想。藉此，在第3階段的蝕刻，可抑制或防止半導體層SM1，EP1被蝕刻。
藉由與側壁絕緣膜SW1a，SW2a不同的材料膜(具體而言是氧化矽膜等)來形成絕緣膜GID時，是可利用此第3階段的蝕刻來除去絕緣膜GID。另一方面，藉由與側壁絕緣膜SW1a，SW2a相同的材料(具體而言是氮化矽 膜)來形成絕緣膜GID時，是此第3階段的蝕刻不進行，只要進行其次的第4階段的蝕刻即可，在第4階段的蝕刻，絕緣膜GID也被除去。
並且，在本實施形態2中，亦可在其次說明的第4階段的蝕刻(除去側壁絕緣膜SW1a，SW2a的蝕刻)之後進行此第3階段的蝕刻。
其次，步驟S13的蝕刻的第4階段，如圖43所示般，除去由氮化矽所構成的側壁絕緣膜SW1a，SW2a。此第4階段的蝕刻是以側壁絕緣膜SW1a，SW2a(氮化矽)的蝕刻速度形成比半導體層SM1，EP1的蝕刻速度更快那樣的蝕刻條件進行。藉此，在第4階段的蝕刻，可抑制或防止半導體層SM1，EP1被蝕刻。又，由於側壁絕緣膜SW1a，SW2a，SW3是藉由氮化矽來形成，所以容易確保側壁絕緣膜SW1a，SW2a，SW3與半導體層SM1，EP1的高蝕刻選擇比。
在第4階段的蝕刻，不僅側壁絕緣膜SW1a，SW2a，連側壁絕緣膜SW3也藉由氮化矽來形成。因此，第4階段的蝕刻是以能夠藉由蝕刻來除去側壁絕緣膜SW1a，SW2a，留下側壁絕緣膜SW3的方式控制蝕刻時間。亦即，第4階段的蝕刻是設定成剛好可蝕刻側壁絕緣膜SW1a與側壁絕緣膜SW2a的合計的厚度之蝕刻時間，而使能夠藉由蝕刻來除去側壁絕緣膜SW1a，SW2a，留下側壁絕緣膜SW3。
另外，在步驟S13的蝕刻的第4階段的蝕刻，側壁絕 緣膜SW1a是必須除去全部(全厚度)。
並且，在步驟S13的蝕刻的第4階段的蝕刻，側壁絕緣膜SW1a最好是除去全部(全厚度)。但，亦可容許側壁絕緣膜SW2a的一部分層狀地殘留於側壁絕緣膜SW3的內壁上，此情況也是殘留於側壁絕緣膜SW3的內壁上的側壁絕緣膜SW2a的厚度必須比第4階段的蝕刻之前的狀態的側壁絕緣膜SW2a的厚度更薄。
並且，在步驟S13的蝕刻的第4階段的蝕刻中，側壁絕緣膜SW3是最好使幾乎全體(全厚度)殘留，但側壁絕緣膜SW3被若干蝕刻(側壁絕緣膜SW3的厚度的一部分被蝕刻)而側壁絕緣膜SW3的一部分層狀地殘留時也可容許。因此，側壁絕緣膜SW3的厚度形成比第4階段的蝕刻之前的狀態的側壁絕緣膜SW3的厚度更薄亦可，但在側壁絕緣膜SW3的至少一部分層狀地殘留的階段，結束步驟S13的蝕刻的第4階段的蝕刻。
亦即，側壁絕緣膜SW1a、側壁絕緣膜SW2a及側壁絕緣膜SW3是藉由氮化矽所形成，步驟S13的蝕刻的第4階段的蝕刻是以蝕刻厚度會形成比側壁絕緣膜SW1a的厚度更厚，且蝕刻厚度會形成比側壁絕緣膜SW1a、側壁絕緣膜SW2a及側壁絕緣膜SW3的合計的厚度更薄的方式設定蝕刻時間。亦即，步驟S13的蝕刻的第4階段的蝕刻是以側壁絕緣膜SW1a被除去而側壁絕緣膜SW2a露出之後蝕刻還會繼續，且在側壁絕緣膜SW3的全厚度被蝕刻之前的階段停止蝕刻的方式設定蝕刻時間。換言之，步驟 S13的蝕刻的第4階段的蝕刻的終點是設定在蝕刻進行至側壁絕緣膜SW2a的厚度的途中的階段到蝕刻進行至側壁絕緣膜SW3的厚度的途中的階段之間。
並且，在省略側壁絕緣膜SW3的形成時，步驟S13的第4階段的蝕刻是只要在側壁絕緣膜SW1a，SW2a被除去而絕緣膜IL1(更特定的是絕緣膜IL1的氮化矽膜SN3)露出的階段完成蝕刻即可。
藉由步驟S13的上述4階段(第1階段、第2階段、第3階段及第4階段)的蝕刻來除去虛擬閘極GED、絕緣膜GID及側壁絕緣膜SW1a，SW2a，藉此如圖43所示般，形成上述溝TR。
以後的工程是與上述實施形態1大致同樣。亦即，在上述步驟S14形成閘極絕緣膜用的上述絕緣膜GIa，在上述步驟S15形成閘極電極用的上述導電膜CD，在上述步驟S16藉由CMP法等來除去溝TR的外部的導電膜CD及絕緣膜GIa，如圖44所示般，在溝TR內隔著閘極絕緣膜GI來形成閘極電極GE。接著，如圖45所示般，與上述實施形態1同樣，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內形成上述插塞PG，形成上述絕緣膜IL3，形成上述配線M1。
如此，在本實施形態2中也可製造與上述實施形態1大致同樣的半導體裝置。亦即，可解決上述的第1~4的課題。
上述實施形態1是將側壁絕緣膜SW1，SW2設為氧 化矽膜，藉此可使用側壁絕緣膜SW3或氮化矽膜SN3作為蝕刻阻擋，可使步驟S13的蝕刻的控制容易。
相對的，本實施形態2是將側壁絕緣膜SW1a，SW2a設為氮化矽膜，藉此可取得與層間絕緣膜SO3的選擇比易取的優點。亦即，上述實施形態1是在側壁絕緣膜SW1a，SW2a與層間絕緣膜SO3的材料為同氧化矽膜時，層間絕緣膜SO3的表面容易後退。但，就實施形態2而言，因為側壁絕緣膜SW1a，SW2a與層間絕緣膜SO3的材料不同，所以層間絕緣膜SO3的表面不易後退。因此，可取得容易控制層間絕緣膜SO3的高度之效果。
另外，亦可將襯墊膜SN3的材料取代成氮化矽膜，而使用氧氮化矽膜。此情況，氧氮化矽膜(襯墊膜SN3)是與側壁絕緣膜SW1，SW2、SW3的材料、及絕緣膜SO3的材料皆不同，因此在溝TR形成時，對於層間絕緣膜SO3的表面後退的問題也可應付。
(實施形態3)
圖46及圖47是表示本實施形態3的半導體裝置的製造工程的工程流程圖。圖48~圖63是本實施形態3的半導體裝置的製造工程中的要部剖面圖。
上述實施形態1是在SOI基板SUB的半導體層SM1上，源極‧汲極用的磊晶層(對應於上述半導體層EP1)是僅形成1層。相對的，本實施形態3是在SOI基板SUB的半導體層SM1上，源極‧汲極用的磊晶層(對應於後 述的半導體層EP2，EP3)是形成2層。本實施形態3是可解決上述第1、第2及第4課題。
以下，參照圖面來具體說明。
在本實施形態3中也與上述實施形態1同樣進行至上述步驟S3的側壁絕緣膜SW1形成工程，取得對應於上述圖7之圖48的構造。
其次，如圖49所示般，使半導體層EP2磊晶成長於半導體層SM1上(圖46的步驟S4a)。
與上述半導體層EP1同樣，半導體層EP2也是被形成於虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1所形成的構造體)的兩側的領域的半導體層SM1上。亦即，在半導體層SM1上，於虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1所形成的構造體)的兩側，以能夠和虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1所形成的構造體)相鄰的方式，形成有半導體層EP2。
與上述半導體層EP1同樣，半導體層EP2是藉由磊晶成長來形成的磊晶層(磊晶半導體層)，由矽(單結晶矽)所構成。半導體層EP2是在半導體層SM1上選擇性地磊晶成長，在側壁絕緣膜SW1上或氮化矽膜SN1上是未被形成。並且，如在上述實施形態1所說明過那樣，虛擬閘極GED的多晶矽膜PL1是以氮化矽膜SN1及側壁絕緣膜SW1所覆蓋，因此磊晶層是未被形成於多晶矽膜PL1上。
又，上述實施形態1是以半導體層EP1的側面能夠具有斜度的方式，使半導體層EP1磊晶成長，但本實施形態3是可以半導體層EP2的側面不具有斜度的方式使半導體層EP2磊晶成長。亦即，以半導體層EP2的側面對於SOI基板SUB的主面(亦即半導體層SM1的主面)大致成為垂直的方式，半導體層EP2磊晶成長。半導體層EP2的側面的斜度的有無(半導體層SM1的主面與半導體層EP2的側面所成的角度)是可藉由調整半導體層EP2的成膜用氣體的組成或成膜溫度等來控制。
半導體層EP2是被形成於半導體層SM1的大致平坦的上面上，所以半導體層EP2的上面是處於比半導體層SM2的上面更高的位置。因此，在步驟S4a所被形成的半導體層EP1的上面是處於比虛擬閘極GED的正下面的半導體層SM1的上面更高的位置。
其次，如圖50所示般，在半導體層SM1，EP2的虛擬閘極GED及側壁絕緣膜SW1的兩側的領域離子注入磷(P)或砷(As)等的n型的雜質，藉此形成n-型半導體領域EX(圖46的步驟S5)。
步驟S5的離子注入工程，基本上本實施形態3也與上述實施形態1相同，但在上述實施形態1是對於半導體層SM1與半導體層EP1的層疊體注入n型雜質而形成n-型半導體領域EX，相對的，本實施形態3是對於半導體層SM1與半導體層EP2的層疊體注入n型雜質而形成n-型半導體領域EX。
在用以形成n-型半導體領域EX的離子注入工程，虛擬閘極GED及側壁絕緣膜SW1可具有作為遮罩(離子注入阻止遮罩)的機能。因此，n-型半導體領域EX是在半導體層SM1及半導體層EP2(的層疊體)中，對於虛擬閘極GED的側壁上的側壁絕緣膜SW1自我整合形成。
其次，如圖51所示般，在虛擬閘極GED的側壁上形成側壁絕緣膜(側壁間隔件)SW4作為側壁膜(圖46的步驟S6a)。側壁絕緣膜SW4是在虛擬閘極GED的側壁上隔著側壁絕緣膜SW1來形成。
側壁絕緣膜SW4是藉由側壁膜的側壁絕緣膜SW4a與側壁膜的側壁絕緣膜SW4b的層疊所形成。側壁絕緣膜SW4a及側壁絕緣膜SW4b是藉由相異的材料所形成，較理想是側壁絕緣膜SW4a藉由氧化矽(氧化矽膜)所形成，側壁絕緣膜SW4b藉由氮化矽(氮化矽膜)所形成。
由於側壁絕緣膜SW4a會在之後除去，所以可不一定要具有絕緣性，但基於作為側壁膜形成的容易度，或可防止除去時發生蝕刻殘留的不良狀況之觀點等，最好是絕緣膜。並且，側壁絕緣膜SW4b是在製造後的半導體裝置也殘留，所以具有絕緣性。
為了形成側壁絕緣膜SW4，首先，形成側壁絕緣膜SW4a。為了形成側壁絕緣膜SW4a，首先，在SOI基板SUB的主面的全面，以能夠覆蓋虛擬閘極GED及側壁絕緣膜SW1的方式，藉由CVD法等來形成氧化矽膜。接著，藉由蝕刻(異方性蝕刻)此氧化矽膜，在虛擬閘極 GED的側壁上留下氧化矽膜而設為側壁絕緣膜SW4a，除去其他領域的氧化矽膜。藉此，在虛擬閘極GED的側壁上隔著側壁絕緣膜SW1而形成有側壁絕緣膜SW4a。側壁絕緣膜SW4a的形成後，形成側壁絕緣膜SW4b。為了形成側壁絕緣膜SW4b，首先，在SOI基板SUB的主面的全面，以能夠覆蓋虛擬閘極GED及側壁絕緣膜SW1，SW4a的方式，藉由CVD法等來形成氮化矽膜。接著，藉由蝕刻(異方性蝕刻)此氮化矽膜，在虛擬閘極GED的側壁上留下氮化矽膜而設為側壁絕緣膜SW4b，除去其他領域的氮化矽膜。藉此，在虛擬閘極GED的側壁上經由側壁絕緣膜SW1，SW4a來形成側壁絕緣膜SW4b。如此一來，由側壁絕緣膜SW4a與側壁絕緣膜SW4b的層疊所構成的側壁絕緣膜SW4會在虛擬閘極GED的側壁上隔著側壁絕緣膜SW1來形成。
側壁絕緣膜SW4a的厚度(與虛擬閘極GED的側壁大致垂直的方向的厚度)是例如可設為5~10nm程度，側壁絕緣膜SW4b的厚度(與虛擬閘極GED的側壁大致垂直的方向的厚度)是例如可設為10~30nm程度。
側壁絕緣膜SW4是隔著側壁絕緣膜SW1來與虛擬閘極GED的側壁鄰接，且被形成於半導體層EP2上。亦即，側壁絕緣膜SW4的底面會接觸於半導體層EP2(具體而言是半導體層EP2的上面)，側壁絕緣膜SW4的內壁(與虛擬閘極GED對向的側的側面)會接觸於虛擬閘極GED的側壁上的側壁絕緣膜SW1。
其次，如圖52所示般，使半導體層EP3磊晶成長於半導體層EP2上(圖46的步驟S4b)。
半導體層EP3是被形成於虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1，SW4所形成的構造體)的兩側的領域的半導體層SM1上。亦即，在半導體層SM1上，在虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1，SW4所形成的構造體)的兩側，以能夠和虛擬閘極GED(更特定的是由虛擬閘極GED及側壁絕緣膜SW1，SW4所形成的構造體)相鄰的方式，形成有半導體層EP3。
與上述半導體層EP1，EP2同樣，半導體層EP3是藉由磊晶成長來形成的磊晶層(磊晶半導體層)，由矽(單結晶矽)所構成。半導體層EP3是在半導體層EP2上選擇性地磊晶成長，在側壁絕緣膜SW1，SW4上或氮化矽膜SN1上是未被形成。如上述般，虛擬閘極GED的多晶矽膜PL1是以氮化矽膜SN1及側壁絕緣膜SW1，SW4所覆蓋，因此磊晶層是未被形成於多晶矽膜PL1上。並且，半導體層EP3是被形成於半導體層EP2上，但在以側壁絕緣膜SW4所覆蓋的部分的半導體層EP2上是未形成半導體層EP3。因此，半導體層EP2的側面是與側壁絕緣膜SW1鄰接，但半導體層EP3的側面是與側壁絕緣膜SW4b鄰接。
並且，與半導體層EP2同樣，半導體層EP3亦可以半導體層EP3的側面不具有斜度的方式使磊晶成長。亦 即，以半導體層EP3的側面對於SOI基板SUB的主面(亦即半導體層SM1的主面)大致成為垂直的方式，半導體層EP3磊晶成長。半導體層EP3的側面的斜度的有無(半導體層SM1的主面與半導體層EP3的側面所成的角度)是可藉由調整半導體層EP3的成膜用氣體的組成或成膜溫度等來控制。
並且，步驟S4b的半導體層EP3的形成厚度是比步驟S4a的半導體層EP2的形成厚度更厚為理想。藉此，容易防止隨之後形成金屬矽化物層SIL而在厚度方向產生矽領域消失的領域。
其次，如圖53所示般，在半導體層SM1，EP2，EP3的虛擬閘極GED及側壁絕緣膜SW1，SW4的兩側的領域，離子注入磷(P)或砷(As)等的n型的雜質，藉此形成n+型半導體領域SD(圖46的步驟S7)。
步驟S7的離子注入工程，基本上本實施形態3也與上述實施形態1相同。但，上述實施形態1是對於半導體層SM1與半導體層EP1的層疊體注入n型雜質而形成n+型半導體領域SD，相對的，本實施形態3是對於半導體層SM1、半導體層EP2及半導體層EP3的層疊體注入n型雜質而形成n+型半導體領域SD。
在用以形成n+型半導體領域SD的離子注入工程中，虛擬閘極GED及側壁絕緣膜SW1，SW4可具有作為遮罩(離子注入阻止遮罩)的機能。因此，n+型半導體領域SD是對於隔著側壁絕緣膜SW1來形成於虛擬閘極GED 的側壁上的側壁絕緣膜SW4自我整合形成。n+型半導體領域SD是比n-型半導體領域EX更雜質濃度高。
在步驟S6a形成側壁絕緣膜SW4之前，進行用以形成n-型半導體領域EX的離子注入(步驟S5)，在步驟S6a形成側壁絕緣膜SW4之後，進行用以形成n+型半導體領域SD的離子注入(步驟S7)。因此，一旦進行至步驟S7，則n-型半導體領域EX是成為被形成於側壁絕緣膜SW4(4a，4b)的正下面的部分的半導體層SM1，EP2之狀態。在後述的步驟S13a，與虛擬閘極GED一起側壁絕緣膜SW4a也除去之後形成閘極電極GE，因此在側壁絕緣膜SW4a存在的領域也形成有閘極電極GE。因此，之後一旦形成閘極電極GE，則n-型半導體領域EX是成為大致形成於閘極電極GE的一部分(閘極長方向的兩端部側)的正下面與側壁絕緣膜SW4b的正下面之狀態。
其次，進行用以使導入至n+型半導體領域SD及n-型半導體領域EX等的雜質活化之熱處理的活化退火(圖46的步驟S8)。並且，當離子注入領域被非晶形化時，此步驟S8的活化退火時，可使結晶化。
其次，如圖54所示般，與上述實施形態1同樣，藉由自對準多晶矽化物技術，在n+型半導體領域SD的表面(上層部)形成低電阻的金屬矽化物層SIL(圖47的步驟S10)。
步驟S10的金屬矽化物層SIL形成工程，基本上本實施形態3也與上述實施形態1相同，但上述實施形態1主 要是在半導體層EP1形成有金屬矽化物層SIL，在本實施形態3主要是在半導體層EP3(或半導體層EP3，EP2)形成有金屬矽化物層SIL。並且，與上述實施形態1同樣，在虛擬閘極GED的多晶矽膜PL1上是形成有氮化矽膜SN1，因此在虛擬閘極GED的多晶矽膜PL1的表面是未被形成金屬矽化物層。
其次，如圖55所示般，與上述實施形態1同樣，在SOI基板SUB的主面(主面全面)上形成絕緣膜IL1(圖47的步驟S11)。亦即，以能夠覆蓋虛擬閘極GED及側壁絕緣膜SW1，SW4的方式，在SOI基板SUB的主面上形成絕緣膜IL1。有關絕緣膜IL1是在上述實施形態1說明過，因此其重複的說明省略。
其次，如上述圖56所示般，與上述實施形態1同樣，藉由CMP法來研磨絕緣膜IL1的表面(上面)，藉此使虛擬閘極GED的上面(亦即氮化矽膜SN1的上面)露出(圖47的步驟S12)。
其次，如圖57所示般，藉由蝕刻來除去虛擬閘極GED及側壁絕緣膜SW1，SW4a(圖47的步驟S13a)。
在此步驟S13a除去虛擬閘極GED及側壁絕緣膜SW1，SW4a，藉此形成溝(凹部、開口部、低窪部)TR1。溝TR1是至虛擬閘極GED及側壁絕緣膜SW1，SW4a的除去前，由存在虛擬閘極GED及側壁絕緣膜SW1，SW4a的領域(空間)所構成。從溝TR1露出半導體層SM1的上面、半導體層EP2的側面及上面、以及側 壁絕緣膜SW4b的內壁。
溝TR1的底面是藉由半導體層SM1的上面及半導體層EP2的側面及上面所形成。溝TR1的側面(側壁)是藉由側壁絕緣膜SW4a的內壁所形成。在溝TR1的底面是藉由半導體層EP2的側面及上面來形成階差部。在此，所謂側壁絕緣膜SW4b的內壁是在側壁絕緣膜SW4b中，對應於至除去側壁絕緣膜SW4a為止接觸於側壁絕緣膜SW4a的側的側面(側壁)。
以下，具體說明有關步驟S13a的蝕刻工程。
步驟S13a的蝕刻是藉由其次的3階段(第1階段、第2階段及第3階段，參照圖58~圖60)的蝕刻來進行為理想。
首先，步驟S13a的蝕刻的第1階段，如圖58所示般，除去虛擬閘極GED的氮化矽膜SN1，此第1階段的蝕刻在本實施形態3也與上述實施形態1(上述步驟S13的第1階段的蝕刻)同樣。藉由第1階段的蝕刻來除去氮化矽膜SN1，露出多晶矽膜PL1。
其次，步驟S13a的蝕刻的第2階段，如圖59所示般，除去虛擬閘極GED的多晶矽膜PL1，此第2階段的蝕刻在本實施形態3中也與上述實施形態1(上述步驟S13的第2階段的蝕刻)同樣。藉由第2階段的蝕刻來除去多晶矽膜PL1，露出側壁絕緣膜SW1及絕緣膜GID。
步驟S13a的蝕刻的第3階段是與上述實施形態1的步驟S13的第3階段若干不同。步驟S13a的蝕刻工程是 在第2階段的蝕刻除去多晶矽膜PL1之後，改變蝕刻條件，藉由第3階段的蝕刻，如圖60所示般，除去側壁絕緣膜SW1，SW4a及絕緣膜GID。此第3階段的蝕刻是以側壁絕緣膜SW1，SW4a及絕緣膜GID的蝕刻速度形成比半導體層SM1，EP2的蝕刻速度更快那樣的蝕刻條件，選擇性地蝕刻側壁絕緣膜SW1，SW4a及絕緣膜GID為理想。藉此，在第3階段的蝕刻，可抑制或防止半導體層SM1，EP2被蝕刻。
只要藉由同材料(在此是氧化矽)來形成側壁絕緣膜SW1及側壁絕緣膜SW4a，便可以同蝕刻工程連續地蝕刻側壁絕緣膜SW1及側壁絕緣膜SW4a。又，只要藉由和側壁絕緣膜SW1，SW4a同材料(在此是氧化矽)來形成絕緣膜GID，便可以同除去側壁絕緣膜SW1，SW4a的蝕刻工程除去絕緣膜GID。
並且，在第3階段的蝕刻是側壁絕緣膜SW1，SW4a被除去，但使側壁絕緣膜SW4b殘留為理想。為此，本實施形態3是藉由與側壁絕緣膜SW4a相異的材料來形成側壁絕緣膜SW4b，以側壁絕緣膜SW1，SW4a(具體而言是氧化矽)的蝕刻速度形成比側壁絕緣膜SW4b(具體而言是氮化矽)及半導體層SM1，EP2的蝕刻速度更快那樣的蝕刻條件來進行第3階段的蝕刻。在此，側壁絕緣膜SW1，SW4a是藉由氧化矽所形成，側壁絕緣膜SW4b是藉由氮化矽所形成，因此容易確保側壁絕緣膜SW1，SW4a與側壁絕緣膜SW4b的高蝕刻選擇比。亦即，在第 3階段的蝕刻是蝕刻側壁絕緣膜SW1，SW4a，且可使側壁絕緣膜SW4b具有作為蝕刻阻擋的機能。又，由於側壁絕緣膜SW1，SW4a是藉由氧化矽所形成，因此亦容易確保側壁絕緣膜SW1，SW4a與半導體層SM1，EP2的高蝕刻選擇比。
藉由步驟S13a的上述3階段(第1階段、第2階段及第3階段)的蝕刻來除去虛擬閘極GED、絕緣膜GID及側壁絕緣膜SW1，SW4a，藉此如圖57及圖60所示般，形成有溝TR1。
其次，與上述實施形態1同樣，如圖61所示般，在包含溝TR1的底面及側面(側壁)上之SOI基板SUB的主面(主面全面)上，亦即包含溝TR1的底部及側壁上之絕緣膜IL1上形成閘極絕緣膜用的絕緣膜GIa(圖47的步驟S14)。有關絕緣膜GIa是在上述實施形態1說明過，所以在此其重複的說明省略。
其次，與上述實施形態1同樣，在SOI基板SUB的主面上，亦即在絕緣膜GIa上，以能夠填埋溝TR1內的方式，形成閘極電極用的導電膜CD(圖47的步驟S15)。有關導電膜CD是在上述實施形態1說明過，所以在此其重複的說明省略。
其次，如圖62所示般，在溝TR1內留下導電膜CD及絕緣膜GIa，藉由CMP法等來除去溝TR1的外部的導電膜CD及絕緣膜GIa，而形成閘極電極GE及閘極絕緣膜GI(圖47的步驟S16)。有關步驟S16在本實施形態 3也與上述實施形態1同樣，所以在此其重複的說明省略。步驟S16是在溝TR1內隔著閘極絕緣膜GI來形成閘極電極GE的工程。
殘留於溝TR1內的導電膜CD會成為閘極電極GE，殘留於溝TR1內的絕緣膜GIa會成為閘極絕緣膜GI。而且，成為在閘極電極GE與半導體層SM1(的上面)之間、及閘極電極GE與半導體層EP2(的側面及上面)之間、及閘極電極GE與側壁絕緣膜SW4b(的內壁)之間存在閘極絕緣膜GI的狀態。閘極電極GE及閘極絕緣膜GI是分別具有作為MISFET的閘極電極及閘極絕緣膜的機能。
在隔著閘極絕緣膜GI(絕緣膜GIa)來位於閘極電極GE之下的半導體層SM1形成有MISFET的通道領域。並且，具有作為MISFET的源極或汲極的機能之半導體領域(雜質擴散層)是藉由n-型半導體領域EX及更高雜質濃度的n+型半導體領域SD所形成，具有LDD構造。
如此，形成n通道型的MISFET。
本實施形態是在步驟S13a與虛擬閘極GED一起除去形成於虛擬閘極GED的側壁上且位於半導體層EP2上的側壁絕緣膜SW4a，在除去的領域(溝TR1)形成閘極電極GE。因此，不僅虛擬閘極GED存在的領域，連側壁絕緣膜SW4a存在的領域也形成閘極電極GE。因此，可將閘極電極GE的閘極長方向的尺寸形成比虛擬閘極GED的尺寸更大，閘極電極GE的一部分(閘極長方向的兩端部 側)位於半導體層EP2上，亦即形成乘坐於半導體層EP2上。所以，閘極電極GE的閘極長方向的端部是形成位於半導體層EP2上。而且，n-型半導體領域EX的至少一部分是形成位於閘極電極GE的正下面。
以後的工程是與上述實施形態1大致同樣。亦即，如圖63所示般，與上述實施形態1同樣，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內形成上述插塞PG，形成上述絕緣膜IL3，形成上述配線M1。
圖64及圖65是本實施形態3的半導體裝置的要部剖面圖，圖64是對應於上述圖1者，圖65是對應於上述圖2者。
但，在圖64中，以點的剖面線來表示合併半導體層EP2及半導體層EP3者全體，且以細線的斜線的剖面線來表示半導體層SM1全體，而使能夠容易了解半導體層SM1及半導體層EP2，EP3為哪個領域。因此，在圖64中，有關n-型半導體領域EX及n+型半導體領域SD的形成領域未圖示。並且，在圖65中，對n-型半導體領域EX全體附上同剖面線，對n+型半導體領域SD全體附上其他同剖面線，而使能夠容易了解n-型半導體領域EX及n+型半導體領域SD為哪個的領域。因此，若合併圖64及圖65來看，則容易了解半導體層SM1，EP2，EP3的構成、及半導體層SM1，EP2，EP3的n-型半導體領域EX及n+型半導體領域SD的形成領域。另外，與上述圖1及圖2同樣，在圖64及圖65中，有關上述絕緣膜IL3及配線 M1以及更上層的構造是省略圖示。
圖64及圖65所示的本實施形態3的半導體裝置與上述圖1及圖2所示的上述實施形態1的半導體裝置的主要不同點為以下所述者。另外，有關共通點是省略說明。
上述實施形態1的半導體裝置是如上述圖1及圖2所示般，在SOI基板SUB的半導體層SM1上形成半導體層EP1作為源極‧汲極用的磊晶層。而且，閘極電極GE的端部(閘極長方向的兩端部)會乘坐於半導體層EP1上。亦即，閘極電極GE的閘極長方向的端部會位於源極‧汲極用的磊晶層之半導體層EP1上。
相對的，本實施形態3的半導體裝置是如圖64及圖65所示般，在SOI基板SUB的半導體層SM1上，形成半導體層SM1上的半導體層EP2及半導體層EP2上的半導體層EP3的2層，作為源極‧汲極用的磊晶層。而且，閘極電極GE的端部(閘極長方向的兩端部)會乘坐於半導體層EP2上。亦即，閘極電極GE的閘極長方向的端部會位於源極‧汲極用的磊晶層之半導體層EP2上。另外，閘極電極GE的閘極長方向的端部是在圖64中附上符號EG，而顯示為端部EG。
並且，在上述實施形態1，如上述圖1及圖2所示般，閘極電極GE的一部分、側壁絕緣膜SW3、及位於閘極電極GE與側壁絕緣膜SW3之間的部分的閘極絕緣膜GI會存在於半導體層EP1上。
相對的，在本實施形態3，如圖64及圖65所示般， 閘極電極GE的一部分、側壁絕緣膜SW4b、及位於閘極電極GE與側壁絕緣膜SW4b之間的部分的閘極絕緣膜GI會存在於半導體層EP2上。
並且，上述實施形態1是閘極電極GE的一部分(兩端部)會乘坐於半導體層EP1的傾斜的側面SF1上。相對的，本實施形態3是半導體層EP2的側面不傾斜，閘極電極的一部分(兩端部)會乘坐於半導體層EP2的上面上。
並且，上述實施形態1是在SOI基板SUB上，以能夠覆蓋半導體層EP1的方式形成有絕緣膜IL1，閘極電極GE是被埋入絕緣膜IL1所形成的溝TR內。相對的，本實施形態3是在SOI基板SUB上，以能夠覆蓋半導體層EP2，EP3的方式形成有絕緣膜IL1，閘極電極GE是被埋入絕緣膜IL1所形成的溝TR1內。並且，上述實施形態1是閘極絕緣膜GI會被形成於溝TR的側面上及底面上，閘極電極GE是隔著閘極絕緣膜GI來埋入溝TR內。相對的，本實施形態3是閘極絕緣膜GI會被形成於溝TR1的側面上及底面上，閘極電極GE是隔著閘極絕緣膜GI來埋入溝TR1內。
在如此的本實施形態3的半導體裝置中也基於與在上述實施形態1所說明者大致同樣的理由，因為可抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻，所以可使半導體裝置的特性(電氣特性)提升。
亦即，在本實施形態的半導體裝置中也是閘極電極 GE的端部(閘極長方向的兩端部)會乘坐於源極‧汲極用的磊晶層(在此是半導體層EP2)上。亦即，閘極電極GE的閘極長方向的端部會位於源極‧汲極用的磊晶層(在此是半導體層EP2)上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於源極‧汲極用的磊晶層(在此是半導體層EP2)上。而且，此磊晶層(在此是半導體層EP2)是被形成半導體層SM1的上面上，此磊晶層(在此是半導體層EP2)的上面是處於比閘極電極GE的正下面的半導體層SM1的上面更高的位置。
因此，可使閘極電極GE確實地重疊於源極或汲極用的半導體領域(合併n-型半導體領域EX及n+型半導體領域SD者)，可藉由此重疊來抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻。並且，源極或汲極用的半導體領域(合併n-型半導體領域EX及n+型半導體領域SD者)與閘極電極GE的重疊部之半導體層的厚度是比半導體層SM1的厚度更增厚重疊部的半導體層EP2的厚度的部分，因此可更抑制寄生電阻。因此，可使具備MISFET的半導體裝置的特性(電氣特性)提升。並且，寄生電阻的值的偏差所造成每個MISFET的特性偏差也可抑制。因此，可使半導體裝置的性能提升。而且，在本實施形態3中也可使閘極電極GE乘坐於半導體層EP2的構造自我對準形成。
並且，在半導體層EP2的形成後，在虛擬閘極GED 的側壁上形成側壁絕緣膜SW4之後，以此側壁絕緣膜SW4作為遮罩來進行離子注入，藉此形成n+型半導體領域SD，但本實施形態3是藉由側壁絕緣膜SW4a及側壁絕緣膜SW4b來形成側壁絕緣膜SW4。因此，側壁絕緣膜SW4a，SW4b的正下面的部分的半導體層EP2，SM1會成為n-型半導體領域EX。而且，在步驟S13，除去側壁絕緣膜SW4a，SW4b之中，側壁絕緣膜SW4a，使側壁絕緣膜SW4b殘留。因此，存在側壁絕緣膜SW4a的領域是形成有閘極電極GE，但存在側壁絕緣膜SW4b的領域是未形成有閘極電極GE。因此，藉由調整側壁絕緣膜SW4a與側壁絕緣膜SW4b的厚度的比，可不改變n-型半導體領域EX的尺寸來將n-型半導體領域EX與閘極電極GE的重疊量控制成所望的值。並且，在金屬矽化物層SIL與閘極電極GE之間，不僅閘極絕緣膜GI，亦存在側壁絕緣膜SW4a，因此可使閘極電極GE與金屬矽化物層SIL之間的耐壓提升。
並且，在上述實施形態1及後述的實施形態4中，亦可取代側壁絕緣膜SW2，而適用本實施形態3的側壁絕緣膜SW4，此情況，在上述步驟S13及後述的步驟S13b中，與本實施形態3的步驟S13a同樣，可除去側壁絕緣膜SW4a來使側壁絕緣膜SW4b殘留。
並且，在本實施形態3是將源極‧汲極用的磊晶層形成半導體層EP2及半導體層EP3的2層。藉此，可取得以下的優點。
亦即，在本實施形態3是形成半導體層EP2之後，進行n-型半導體領域EX形成用的離子注入，然後形成半導體層EP3之後，進行n+型半導體領域SD形成用的離子注入。因此，對於半導體層EP3是進行n+型半導體領域SD形成用的離子注入，但不進行n-型半導體領域EX形成用的離子注入，所以相較於進行雙方的離子注入時，即使藉由離子注入而非晶形化進展，還是容易留下種結晶。因此，在步驟S8的活化退火時，藉由種結晶的存在，容易促進結晶化(單結晶化)。所以，可使源極‧汲極領域更低電阻化，可謀求半導體裝置的性能更進一步提升。
(實施形態4)
上述實施形態1~3是說明有關在SOI基板SUB形成MISFET的情況。本實施形態4是說明有關在半導體基板SUB2形成MISFET的情況。另外，本實施形態4是可解決上述第1、第3及第4課題。
圖66及圖67是表示本實施形態4的半導體裝置的製造工程的工程流程圖。圖68~圖83是本實施形態4的半導體裝置的製造工程中的要部剖面圖。
首先，如圖68所示般，準備具有例如1~10Ωcm程度的比電阻之p型的單結晶矽所構成的半導體基板(半導體晶圓)SUB2(圖66的步驟S1b)。
其次，在半導體基板SUB2形成元件分離領域(未圖示)。元件分離領域是可例如在半導體基板SUB2的主面 藉由光微影技術及乾蝕刻技術等來形成元件分離溝，在此元件分離溝中利用成膜技術及CMP技術等來埋入絕緣膜而形成。在半導體基板SUB2中，藉由元件分離領域所規定的活性領域，如以下說明般形成有MISFET。
其次，如圖69所示般，在形成p通道型MISFET的預定的領域之半導體基板SUB2形成n型阱NW。n型阱NW是可藉由在半導體基板SUB2離子注入n型雜質(例如砷)來形成。
其次，在半導體基板SUB2上形成虛擬閘極GED(圖66的步驟S2)。虛擬閘極GED是在半導體基板SUB2上(n型阱NW上)形成，虛擬閘極GED的形成法及構成是與上述實施形態1同樣。
其次，如圖70所示般，在虛擬閘極GED的側壁上形成側壁絕緣膜SW1作為側壁膜(圖66的步驟S3)。側壁絕緣膜SW1的構成及形成法是與上述實施形態1同樣，所以在此是其重複的說明省略。
其次，如圖71所示般，藉由單獨或組合進行異方性及等方性的乾蝕刻，可將半導體基板SUB2(n型阱NW)蝕刻至所定的深度來形成溝(基板凹進部、基板後退部、凹部、低窪部)TR2(圖66的步驟S21)。
在步驟S21，虛擬閘極GED及側壁絕緣膜SW1是具有作為蝕刻遮罩的機能。因此，溝TR2是對於虛擬閘極GED的側壁上的側壁絕緣膜SW1自我整合形成。但，在進行等方性的乾蝕刻時，溝TR2是被形成與側壁絕緣膜 SW1或虛擬閘極GED若干重疊。在溝TR2的底部及側壁是Si基板領域(構成n型阱NW的部分的半導體基板SUB2)會露出。溝TR2的深度是例如可設為20~40nm程度。
其次，如圖72所示般，在半導體基板SUB2的溝TR2內使矽鍺層(SiGe層、矽鍺領域、磊晶矽鍺層)EP4磊晶成長，作為半導體層(圖66的步驟S4c)。
矽鍺層EP4是藉由磊晶成長所形成的磊晶層(磊晶半導體層)，由矽鍺(單結晶矽鍺)所構成。矽鍺層EP4是在從半導體基板SUB2的溝TR2露出的Si基板領域上選擇性地磊晶成長，在側壁絕緣膜SW1上或氮化矽膜SN1上是未被形成。並且，如在上述實施形態1所說明過般，虛擬閘極GED的多晶矽膜PL1是以氮化矽膜SN1及側壁絕緣膜SW1所覆蓋，因此磊晶層是未被形成於多晶矽膜PL1上。
並且，矽鍺層EP4是填埋溝TR2內，以矽鍺層EP4比半導體基板SUB2的主面(未形成有溝TR2的部分的半導體基板SUB2的上面)更隆起的方式形成為理想。此情況，在步驟S4c所形成的矽鍺層EP4的上面是形成比虛擬閘極GED的正下面的半導體基板SUB2的上面更高的位置。例如，以矽鍺層EP4的上面比半導體基板SUB2的主面更高10~40nm程度的方式形成矽鍺層EP4。
並且，以矽鍺層EP4的上面能夠比半導體基板SUB2的主面更高的方式形成矽鍺層EP4，但以比半導體基板 SUB2的主面更高的部分的矽鍺層EP4的側面SF2能夠具有斜度的方式使矽鍺層EP4磊晶成長為理想。亦即，對於半導體基板SUB2的主面，比半導體基板SUB2的主面更高的部分的矽鍺層EP4的側面SF2傾斜為理想。亦即，以隨遠離虛擬閘極GED，矽鍺層EP4的厚度變厚的方式，矽鍺層EP4的側面SF2傾斜為理想。比半導體基板SUB2的主面更高的部分的矽鍺層EP4的側面SF2的斜度是可藉由調整矽鍺層EP4的成膜用氣體的組成或成膜溫度等來控制。
並且，矽鍺層EP4是在磊晶成長時，導入摻雜氣體，藉此設為導入導電型的雜質之矽鍺層EP4為理想。在形成p通道型MISFET時，是設為導入p型的雜質之p型的矽鍺層EP4為理想。此情況，源極‧汲極領域形成用的離子注入工程是亦可不進行。
並且，作為使磊晶成長於半導體基板SUB2的溝TR2之半導體層，矽鍺層為適合。藉由使用矽鍺，例如可控制作用於通道的應力。
亦即，如此的技術，一般是稱為利用1軸性應力的應變Si電晶體。在本實施形態4的p通道型MISFET的通道領域是藉由形成於源極及汲極領域的矽鍺層EP4來產生壓縮應力。通道領域的Si原子間的距離會藉由此壓縮應力而縮短，藉此可使流動於源極及汲極間的載流子(電洞)的移動度提升。因此，可使流動於源極及汲極間的電流增加。另外，在本實施形態4中，產生於通道領域的應 力的值是成為-1.3GP以上，與通道無應變時作比較，電流是增加10%以上。
另外，在本實施形態4中，主要是顯示p通道型MISFET，但在n通道型MISFET實施時是取代SiGe(矽鍺)而使用SiC(碳化矽、矽碳化物)。亦即，n通道型MISFET時是取代矽鍺層EP4，而使用SiC層。此情況，在n通道型MISFET的通道領域是藉由形成於源極及汲極領域的SiC層來產生拉伸應力。通道領域的Si原子間的距離會藉由此拉伸應力而擴大，藉此可使流動於源極及汲極間的載流子(電子)的移動度提升。因此，可使流動於源極及汲極間的電流增加。另外，此時，在通道領域產生的應力的值是成為+1.3GP以上，與通道無應變時作比較，電流是增加10%以上。
並且，上述的SiGe層或SiC層是以磊晶成長所形成，藉此可使產生強的應力。亦即，單純地使Si層磊晶成長，然後離子注入Ge或C的情況是無法使產生強的應力。
並且，在本實施形態4中，p通道型MISFET及n通道型MISFET之中，亦可只在p通道型MISFET使用上述SiGe層，或亦可只在n通道型MISFET使用上述SiC層，或亦可在p通道型MISFET使用上述SiGe層，且在n通道型MISFET使用上述SiC層。
其次，如圖73所示般，在虛擬閘極GED的側壁上形成側壁絕緣膜SW2作為側壁膜(圖66的步驟S6)。側壁 絕緣膜SW2的構成及形成法是基本上與上述實施形態1相同。但，在上述實施形態1中，側壁絕緣膜SW2的底面是接觸於半導體層EP1，相對的，在本實施形態4中，側壁絕緣膜SW2的底面是接觸於矽鍺層EP4。
亦即，就本實施形態4而言，側壁絕緣膜SW2是隔著側壁絕緣膜SW1來與虛擬閘極GED的側壁鄰接，且被形成於矽鍺層EP4上(具體而言是矽鍺層EP4的傾斜的側面SF2上)。亦即，側壁絕緣膜SW2的底面會接觸於矽鍺層EP4(具體而言是矽鍺層EP4的傾斜的側面SF2)，側壁絕緣膜SW2的內壁(與虛擬閘極GED對向的側的側面)會接觸於虛擬閘極GED的側壁上的側壁絕緣膜SW1。
其次，進行用以使導入至矽鍺層EP4等的雜質活化的熱處理之活化退火(圖66的步驟S8)。
另外，在步驟S6形成側壁絕緣膜SW2之後且在後述的步驟S10形成金屬矽化物層SIL之前不進行離子注入時，亦可在步驟S6形成側壁絕緣膜SW2之前且在步驟S4c形成矽鍺層EP4之後進行步驟S8的活化退火。
其次，如圖74所示般，藉由自對準多晶矽化物技術，在矽鍺層EP4的表面(上層部)形成金屬矽化物層SIL(圖67的步驟S10)。
步驟S10的金屬矽化物層SIL形成工程，基本上本實施形態4也與上述實施形態1相同，但上述實施形態1主要是在半導體層EP1形成有金屬矽化物層SIL，本實施形 態4是在矽鍺層EP4形成有金屬矽化物層SIL。並且，與上述實施形態1同樣，在虛擬閘極GED的多晶矽膜PL1上是形成有氮化矽膜SN1，因此在虛擬閘極GED的多晶矽膜PL1的表面是未被形成金屬矽化物層。
其次，如圖75所示般，與上述實施形態1同樣，在半導體基板SUB2的主面(主面全面)上形成絕緣膜IL1(圖67的步驟S11)。亦即，以能夠覆蓋虛擬閘極GED及側壁絕緣膜SW1，SW2的方式，在半導體基板SUB2的主面上形成絕緣膜IL1。有關絕緣膜IL1是在上述實施形態1說明過，所以在此其重複的說明省略。
其次，如圖76所示般，與上述實施形態1同樣，藉由CMP法來研磨絕緣膜IL1的表面(上面)，藉此使虛擬閘極GED的上面(亦即氮化矽膜SN1的上面)露出(圖67的步驟S12)。
其次，如圖77所示般，藉由蝕刻來除去虛擬閘極GED及側壁絕緣膜SW1，SW2(圖67的步驟S13b)。
在此步驟S13b除去虛擬閘極GED及側壁絕緣膜SW1，SW2，藉此形成溝(凹部、開口部、低窪部)TR3。溝TR3是至虛擬閘極GED及側壁絕緣膜SW1，SW2的除去前，由存在虛擬閘極GED及側壁絕緣膜SW1，SW2的領域(空間)所構成。從溝TR3露出半導體基板SUB2(的上面)、及矽鍺層EP4(的傾斜的側面SF2)、以及絕緣膜IL1的氮化矽膜SN3的內面。
溝TR3的底面是藉由半導體層SM1的上面、及矽鍺 層EP4的傾斜的側面SF2所形成。溝TR3的側面(側壁)是藉由氮化矽膜SN3的內面所形成。可將從溝TR3露出的半導體基板SUB2的上面到矽鍺層EP4的傾斜的側面SF2為止視為溝TR3的底面。溝TR3的上部是被開放。在此，氮化矽膜SN3的內面是對應於與接觸於絕緣膜SO3的側相反側的面。
步驟S13b的蝕刻是藉由其次的3階段(第1階段、第2階段及第3階段，參照圖78~圖80)的蝕刻來進行為理想。
首先，步驟S13b的蝕刻的第1階段，如圖78所示般，除去虛擬閘極GED的氮化矽膜SN1，此第1階段的蝕刻是在本實施形態4中也與上述實施形態1(上述步驟S13的第1階段的蝕刻)同樣。藉由第1階段的蝕刻來除去氮化矽膜SN1，而露出多晶矽膜PL1。
其次，步驟S13b的蝕刻的第2階段，如圖79所示般，除去虛擬閘極GED的多晶矽膜PL1，此第2階段的蝕刻是在本實施形態4中也與上述實施形態1(上述步驟S13的第2階段的蝕刻)同樣。藉由第2階段的蝕刻來除去多晶矽膜PL1，而露出側壁絕緣膜SW1及絕緣膜GID。
步驟S13b的蝕刻的第3階段是基本上與上述實施形態1同樣，可如其次般進行。
亦即，在本實施形態4中，步驟S13b的蝕刻工程是在第2階段的蝕刻除去多晶矽膜PL1之後，改變蝕刻條 件，藉由第3階段的蝕刻，如圖80所示般，除去側壁絕緣膜SW1，SW2及絕緣膜GID。此第3階段的蝕刻是以側壁絕緣膜SW1，SW2及絕緣膜GID的蝕刻速度形成比半導體基板SUB2(n型阱NW)及矽鍺層EP4的蝕刻速度更快那樣的蝕刻條件，選擇性地蝕刻側壁絕緣膜SW1，SW2及絕緣膜GID為理想。藉此，在第3階段的蝕刻，可抑制或防止半導體基板SUB2(n型阱NW)及矽鍺層EP4被蝕刻。
只要藉由同材料(在此是氧化矽)來形成側壁絕緣膜SW1及側壁絕緣膜SW2，便可以同蝕刻工程連續地蝕刻側壁絕緣膜SW1及側壁絕緣膜SW2。又，只要藉由同材料(在此是氧化矽)來形成絕緣膜GID及側壁絕緣膜SW1，SW2，便可以和除去側壁絕緣膜SW1，SW2同蝕刻工程來除去絕緣膜GID。
並且，在第3階段的蝕刻是側壁絕緣膜SW1，SW2被除去，但使絕緣膜IL1的氮化矽膜SN3殘留為理想。為此，本實施形態4是藉由與絕緣膜IL1的氮化矽膜SN3相異的材料來形成側壁絕緣膜SW2，以側壁絕緣膜SW1，SW2(具體而言是氧化矽)的蝕刻速度形成比絕緣膜IL1的氮化矽膜SN3、半導體基板SUB2及矽鍺層EP4的蝕刻速度更快那樣的蝕刻條件來進行第3階段的蝕刻。在此，側壁絕緣膜SW1，SW2是藉由氧化矽所形成，因此容易確保側壁絕緣膜SW1，SW2與絕緣膜IL1的氮化矽膜SN3的高蝕刻選擇比。亦即，在第3階段的蝕刻是蝕刻側 壁絕緣膜SW1，SW2，且可使絕緣膜IL1的氮化矽膜SN3具有作為蝕刻阻擋的機能。又，由於側壁絕緣膜SW1，SW2是藉由氧化矽所形成，因此亦容易確保側壁絕緣膜SW1，SW2與半導體基板SUB2及矽鍺層EP4的高蝕刻選擇比。
藉由步驟S13b的上述3階段(第1階段、第2階段及第3階段)的蝕刻來除去虛擬閘極GED及側壁絕緣膜SW1，SW2，藉此如圖77及圖80所示般，形成有溝TR3。
並且，在本實施形態4中也是與上述實施形態1同樣，進行上述步驟S9，在虛擬閘極GED的側壁上隔著側壁絕緣膜SW1，SW2來形成上述側壁絕緣膜SW3之後，亦可在步驟S10形成金屬矽化物層SIL。此情況，與上述實施形態1同樣，在本實施形態4中也是在步驟S13使側壁絕緣膜SW3殘留為理想，溝TR3的側面(側壁)是藉由側壁絕緣膜SW3的內壁所形成。
並且，在本實施形態4中也與上述實施形態2同樣，亦可藉由氮化矽來形成側壁絕緣膜SW1，SW2，此情況，步驟S13b的蝕刻是可與上述實施形態2的步驟S13同樣進行。
其次，與上述實施形態1同樣，如圖81所示般，在包含溝TR3的底面及側面(側壁)上之半導體基板SUB2的主面(主面全面)上，亦即在包含溝TR1的底部及側壁上之絕緣膜IL1上形成閘極絕緣膜用的絕緣膜GIa(圖 67的步驟S14)。有關絕緣膜GIa是在上述實施形態1說明過，所以其重複的說明省略。另外，與上述實施形態1同樣，在形成絕緣膜GIa之前，亦可形成1nm以下的氧化矽膜，作為界面層。
其次，與上述實施形態1同樣，如圖82所示般，在半導體基板SUB2的主面上，亦即在絕緣膜GIa上，以能夠填埋溝TR3內的方式，形成閘極電極用的導電膜(導電體膜)CD(圖67的步驟S15)。有關導電膜CD是在上述實施形態1說明過，所以其重複的說明省略。
其次，如圖82所示般，在溝TR3內留下導電膜CD及絕緣膜GIa，藉由CMP法等來除去溝TR3的外部的導電膜CD及絕緣膜GIa，而形成閘極電極GE及閘極絕緣膜GI(圖67的步驟S16)。有關步驟S16在本實施形態4也與上述實施形態1同樣，所以其重複的說明省略。步驟S16是在溝TR1內隔著閘極絕緣膜GI來形成閘極電極GE的工程。另外，與上述實施形態1同樣，亦可將閘極電極GE設為金屬膜與多晶矽膜的層疊構造，或使不同的金屬膜層疊的構造。
殘留於溝TR3內的導電膜CD會成為閘極電極GE，殘留於溝TR3內的絕緣膜GIa會成為閘極絕緣膜GI。而且，成為在閘極電極GE與半導體基板SUB2的上面之間、在閘極電極GE與矽鍺層EP4的傾斜的側面SF2之間、及在閘極電極GE與氮化矽膜SN3(的內面)之間存在閘極絕緣膜GI的狀態。閘極電極GE及閘極絕緣膜GI 是分別具有作為MISFET的閘極電極及閘極絕緣膜的機能。
在隔著閘極絕緣膜GI(絕緣膜GIa)來位於閘極電極GE之下的半導體基板SUB2形成有MISFET的通道領域。並且，具有作為MISFET的源極或汲極之機能的半導體領域(雜質擴散層)是藉由矽鍺層EP4所形成。
如此形成p通道型的MISFET。
本實施形態4是在步驟S13b與虛擬閘極GED一起除去形成於虛擬閘極GED的側壁上且位於矽鍺層EP4上的側壁絕緣膜SW2，在除去的領域(溝TR3)形成閘極電極GE。因此，不僅虛擬閘極GED存在的領域，連側壁絕緣膜SW2存在的領域也可形成閘極電極GE。因此，可將閘極電極GE的閘極長方向的尺寸形成比虛擬閘極GED的尺寸更大，閘極電極GE的一部分(閘極長方向的兩端部側)位於矽鍺層EP4上，亦即形成乘坐於矽鍺層EP4上。所以，閘極電極GE的閘極長方向的端部是形成位於矽鍺層EP4上。而且，矽鍺層EP4的一部分(源極或汲極用的半導體領域的一部分)是形成位於閘極電極GE的正下面。
以後的工程是與上述實施形態1大致同樣。亦即，如圖83所示般，與上述實施形態1同樣，形成上述絕緣膜IL2，形成上述接觸孔CNT，在接觸孔CNT內形成上述插塞PG，形成上述絕緣膜IL3，形成上述配線M1。
圖84是本實施形態4的半導體裝置的要部剖面圖。
本實施形態4不是在SOI基板，而是在塊狀的半導體基板SUB2形成MISFET。在此半導體基板SUB2上隔著閘極絕緣膜GI來形成閘極電極GE。並且，在半導體基板SUB2形成有溝TR2，在此溝TR2內形成有矽鍺層EP4作為源極‧汲極用的磊晶層。
亦即，在半導體基板SUB2是形成有溝TR2，在此溝TR2內埋入有源極‧汲極用的磊晶層。被埋入此溝TR2內的源極‧汲極用的磊晶層是在p通道型MISFET時為矽鍺層EP4。如上述般，將本實施形態4適用於n通道型MISFET時，被埋入溝TR2內的源極‧汲極用的磊晶層是SiC層。圖84是表示p通道型MISFET的情況，將本實施形態4適用於n通道型MISFET時，在圖84中，n型阱NW取代成p型阱，矽鍺層EP4取代成SiC層。另外，MISFET的通道領域是形成半導體基板SUB2的矽基板領域(p通道型MISFET時是構成n型阱NW的單結晶Si領域(Si基板領域)，n通道型MISFET時是構成p型阱的單結晶Si領域(Si基板領域))。
矽鍺層EP4是被形成於閘極電極GE的兩側(閘極長方向的兩側)，但閘極電極GE的閘極長方向的端部會位於矽鍺層EP4上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於矽鍺層EP4上。亦即，閘極電極GE的端部(閘極長方向的兩端部)會乘坐於矽鍺層EP4上。
亦即，閘極電極GE的閘極長方向的中央部側是處於 未形成有矽鍺層EP4的部分的半導體基板SUB2上，但閘極電極GE的閘極長方向的兩端部側是乘坐於矽鍺層EP4上。亦即，閘極電極GE的中央部側(閘極長方向的中央部側)是未與矽鍺層EP4重疊(未重疊於半導體基板SUB2的厚度方向)，但閘極電極GE的端部(閘極長方向的端部)是與矽鍺層EP4重疊(重疊於半導體基板SUB2的厚度方向)。換言之，在閘極電極GE的兩端部近旁(閘極長方向的兩端部近旁)的正下面是存在矽鍺層EP4，在閘極電極GE的中央部側(閘極長方向的中央部側)的正下面是矽鍺層EP4不存在(Si基板領域存在)。
而且，矽鍺層EP4是被形成(被埋入)於半導體基板SUB2的溝TR2內，矽鍺層EP4的上面是處於比閘極電極GE的正下面的半導體基板SUB2的上面更高的位置。在此，閘極電極GE的正下面的半導體基板SUB2的上面是對應於閘極電極GE之下的閘極絕緣膜GI所接觸的部分的半導體基板SUB2的表面(上面)，在圖84中附上符號UF2來顯示為上面UF2。
由於在矽鍺層EP4被導入p型雜質，因此矽鍺層EP4會成為具有作為源極或汲極的機能之半導體領域。閘極電極GE的下部的半導體基板SUB2會成為形成有MISFET的通道之領域(通道形成領域)。因此，源極或汲極用的半導體領域(在此是矽鍺層EP4)的一部分會形成位於閘極電極GE的正下面。
另外，上述實施形態1是在SOI基板SUB上，以能夠覆蓋半導體層EP1的方式形成絕緣膜IL1，閘極電極GE是被埋入絕緣膜IL1所形成的溝TR內。相對的，本實施形態4是在半導體基板SUB2上，以能夠覆蓋矽鍺層EP4的方式形成絕緣膜IL1，閘極電極GE是被埋入絕緣膜IL1所形成的溝TR3內。並且，上述實施形態1是閘極絕緣膜GI會被形成於溝TR的側面上及底面上，閘極電極GE是隔著閘極絕緣膜GI來埋入溝TR內。相對的，本實施形態4是閘極絕緣膜GI會被形成於溝TR3的側面上及底面上，閘極電極GE是隔著閘極絕緣膜GI來埋入溝TR3內。
並且，在上述實施形態1是半導體層EP1的側面SF1會傾斜，閘極電極GE的閘極長方向的端部會位於此半導體層EP1的傾斜的側面SF1上。相對的，在本實施形態4是矽鍺層EP4的側面SF2會傾斜，閘極電極GE的閘極長方向的端部會位於此矽鍺層EP4的傾斜的側面SF2上。換言之，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，矽鍺層EP4的側面(閘極電極GE側的側面)SF2是傾斜，在MISFET(以閘極電極GE作為閘極電極的MISFET)的閘極長方向，閘極電極GE的端部會位於半導體層EP1的傾斜的側面SF2上。亦即，閘極電極GE的端部(閘極長方向的端部)會乘坐於矽鍺層EP4的傾斜的側面SF2上。
在如此的半導體裝置中，可取得其次那樣的效果。
亦即，在步驟S4c將矽鍺層EP4形成為摻雜導電型雜質(形成p通道型MISFET時是p型雜質)的磊晶層時，源極或汲極用的半導體領域(矽鍺層EP4)與虛擬閘極GED的重疊是不易形成。因此，與本實施形態相異，不除去虛擬閘極GED的多晶矽膜PL1來作為半導體裝置的閘極電極使用時，源極或汲極用的半導體領域(矽鍺層EP4)與閘極電極的重疊會不足，而有源極或汲極用的半導體領域與通道領域之間的寄生電阻變大之虞。
並且，本實施形態4的變形例也會有：在步驟S4c使矽鍺層EP4形成為不摻雜或低濃度摻雜的矽鍺層之後，進行與上述步驟S5同樣的p-型半導體領域EX形成用的離子注入，然後，在步驟S6形成側壁絕緣膜SW2之後，進行與上述步驟S7同樣的p+型半導體領域SD形成用的離子注入的情況。此情況，p-型半導體領域EX及p+型半導體領域SD是主要形成於矽鍺層EP4。然而，矽鍺層EP4的上面是處於比閘極電極GE的正下面的半導體基板SUB2的上面更高的位置，因此以離子注入來導入的p型雜質是難以擴散至虛擬閘極GED的正下面的領域，所以源極或汲極用的半導體領域與虛擬閘極GED的重疊是難形成。因此，與本實施形態相異，不除去虛擬閘極GED的多晶矽膜PL1來作為半導體裝置的閘極電極使用時，源極或汲極用的半導體領域(矽鍺層EP4)與閘極電極的重疊會不足，而有源極或汲極用的半導體領域與通道領域之間的寄生電阻變大之虞。
相對的，本實施形態4是步驟S13b與虛擬閘極GED一起除去在矽鍺層EP4形成後形成於虛擬閘極GED的側壁上的側壁絕緣膜SW2之後，形成閘極電極GE。藉此不僅形成有虛擬閘極GED的領域，連在未形成有側壁絕緣膜SW2的領域也形成有閘極電極GE。
因此，閘極電極GE的端部(閘極長方向的兩端部)會乘坐於矽鍺層EP4上，閘極電極GE的閘極長方向的端部會位於矽鍺層EP4上。因此，可確實地確保源極或汲極用的半導體領域(矽鍺層EP4)與閘極電極GE的重疊，可抑制源極或汲極用的半導體領域與通道領域之間的寄生電阻。亦即，在使矽鍺層EP4作為p型摻雜的磊晶層成長時、及像本實施形態4的上述變形例那樣，以離子注入來對矽鍺層EP4形成上述p-型半導體領域EX及p+型半導體領域SD時的雙方，可抑制寄生電阻。因此，可解決上述第1課題。
所以，可使具備MISFET的半導體裝置的特性(電氣特性)提升。並且，寄生電阻的值的偏差所造成每個MISFET的特性偏差也可抑制。因此，可使半導體裝置的性能提升。而且，在本實施形態4中也可使閘極電極GE乘坐於矽鍺層EP4的構造自我對準形成。
並且，在本實施形態4中也是矽鍺層EP4具有傾斜部(傾斜的側面SF2)，閘極絕緣膜GI(絕緣膜GIa)及閘極電極GE是沿著傾斜部(傾斜的側面SF2)來形成。因此，在溝TR3內，容易均一地形成閘極絕緣膜GI(絕緣 膜GIa)的膜厚。所以，可解除在上述第3課題所示那樣MISFET的耐壓降低的不良狀況。
並且，在本實施形態4中也是可使溝TR3的口徑形成比虛擬閘極GED的長度更大。因此，如圖81所示般確保長寬比(可縮小溝TR3的長寬比)，所以在溝TR3內堆積成為閘極電極GE的導電膜CD時，也不易發生空孔。因此，可解除在上述第4課題所示那樣的不良狀況。
而且，在本實施形態4的MISFET中也因為閘極電極GE的上部的長度(比閘極電極GE的下部的長度更)長，所以可使閘極電極GE全體的體積增加，因此可謀求閘極電極GE的低電阻化。
以上，根據其實施形態來具體說明本發明者的發明，但本發明並非限於前述實施形態，當然可在不脫離其主旨的範圍實施各種的變更。

Claims (9)

  1. 一種半導體裝置，係具有包含閘極絕緣膜、閘極電極、源極用的第1磊晶層及汲極用的第2磊晶層之MISFET，其特徵為：複數的第1溝被形成於半導體基板，前述第1及第2磊晶層，係分別被埋入至前述第1溝內而形成，且具有比前述第1溝外的前述半導體基板的表面更高的突出部，前述突出部，係具有：在前述MISFET的閘極長方向，從前述閘極電極的中心朝向遠離的方向，其厚度逐漸地變厚的傾斜部，第1絕緣膜被形成於前述半導體基板上、前述第1磊晶層上及前述第2磊晶層上，第2溝，係以將前述第1及第2磊晶層間的前述半導體基板上、前述第1磊晶層的傾斜部上、及前述第2磊晶層的傾斜部上開口之方式，形成於前述第1絕緣膜中，前述閘極絕緣膜，係以沿著前述第1及第2磊晶層的傾斜部的形狀之方式，形成於前述第2溝的側面及底面，前述閘極電極，係以沿著前述第1及第2磊晶層的傾斜部的形狀之方式，隔著前述閘極絕緣膜來埋入前述第2溝內之方式形成，前述MISFET的閘極長方向的前述閘極電極的兩端部，係分別位於前述第1及第2磊晶層上，前述第1及第2磊晶層，係分別具有：第1領域，及 與前述第1領域鄰接，且比前述第1領域更高雜質濃度的第2領域，前述第1領域的至少一部分，係位於前述閘極電極的正下面，在前述第1及第2磊晶層上形成有矽化物膜，前述矽化物膜與前述閘極電極，係藉由前述閘極絕緣膜來絕緣。
  2. 如申請專利範圍第1項之半導體裝置，其中，前述閘極絕緣膜係含金屬氧化物。
  3. 如申請專利範圍第2項之半導體裝置，其中，前述閘極絕緣膜，係於前述第1及第2磊晶層間的前述半導體基板與前述金屬氧化物之間含氧化矽膜。
  4. 如申請專利範圍第1項之半導體裝置，其中，前述閘極電極係含金屬膜。
  5. 如申請專利範圍第1項之半導體裝置，其中，前述半導體基板為矽，前述MISFET的通道領域係被形成於前述矽，前述MISFET為p通道型MISFET，前述第1及第2磊晶層係分別含SiGe。
  6. 如申請專利範圍第5項之半導體裝置，其中，藉由前述第1及第2磊晶層，在前述MISFET的通道領域中產生-1.3GPa以上的壓縮應力。
  7. 如申請專利範圍第1項之半導體裝置，其中，前述半導體基板為矽， 前述MISFET的通道領域係被形成於前述矽，前述MISFET為n通道型MISFET，前述第1及第2磊晶層係分別含SiC。
  8. 如申請專利範圍第7項之半導體裝置，其中，藉由前述第1及第2磊晶層，在前述MISFET的通道領域中產生1.3GPa以上的拉伸應力。
  9. 如申請專利範圍第1項之半導體裝置，其中，前述矽化物膜係與前述閘極絕緣膜直接接觸。
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