TW201442234A - 場效型半導體裝置及其製造方法 - Google Patents
場效型半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TW201442234A TW201442234A TW102148256A TW102148256A TW201442234A TW 201442234 A TW201442234 A TW 201442234A TW 102148256 A TW102148256 A TW 102148256A TW 102148256 A TW102148256 A TW 102148256A TW 201442234 A TW201442234 A TW 201442234A
- Authority
- TW
- Taiwan
- Prior art keywords
- electrode
- source
- semiconductor substrate
- insulating film
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 109
- 230000005669 field effect Effects 0.000 title claims abstract description 20
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 238000000034 method Methods 0.000 title description 11
- 239000000758 substrate Substances 0.000 claims abstract description 89
- 229910052751 metal Inorganic materials 0.000 claims abstract description 76
- 239000002184 metal Substances 0.000 claims abstract description 76
- 229910045601 alloy Inorganic materials 0.000 claims abstract description 39
- 239000000956 alloy Substances 0.000 claims abstract description 39
- 229910052732 germanium Inorganic materials 0.000 claims description 55
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 54
- 239000010410 layer Substances 0.000 claims description 27
- 239000011229 interlayer Substances 0.000 claims description 26
- 230000015572 biosynthetic process Effects 0.000 claims description 10
- 229910052697 platinum Inorganic materials 0.000 claims description 6
- 229910052759 nickel Inorganic materials 0.000 claims description 4
- 238000005530 etching Methods 0.000 description 24
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 15
- 238000001020 plasma etching Methods 0.000 description 12
- 238000005275 alloying Methods 0.000 description 11
- 239000000463 material Substances 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- 230000008021 deposition Effects 0.000 description 6
- 230000008569 process Effects 0.000 description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000926 separation method Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 150000001875 compounds Chemical class 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 229910001092 metal group alloy Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 229910001936 tantalum oxide Inorganic materials 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910021193 La 2 O 3 Inorganic materials 0.000 description 1
- 229910005889 NiSix Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28264—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being a III-V compound
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Composite Materials (AREA)
- Materials Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本實施形態之場效型半導體裝置是具有金屬S/D構造之場效型半導體裝置，包含有：半導體基板；閘電極，隔著閘絕緣膜而形成在基板上；源/汲電極，夾閘電極下之通道領域而形成於半導體基板之表面部，由金屬與構成半導體基板之半導體之合金所成；接觸插塞，與前述源/汲電極接觸。源/汲電極是接觸插塞正下之領域之源/汲電極與半導體基板之界面比其他領域之源‧汲電極與半導體基板之界面更在基板側之深位置。
Description
本發明之實施形態是有關於具有金屬S/D構造之場效型半導體裝置及其製造方法。
在逐漸面臨Si-MOSFET之微細化極限之現況，不依靠微細化之LSI低消耗功率化成為大的課題。舉例來說，於MOSFET之通道領域使用遷移率比習知之Si高之III-V族半導體與Ge之研究正積極地進行。
另一方面，作為可期待如寄生電阻之減少及元件之製作程序之簡便化之優點之構造，有人提案源/汲(S/D)金屬電極鄰接於通道(channel)領域之所謂金屬S/D構造。舉例來說，開發Ni與InGaAs之合金Ni-InGaAs自我對齊地形成於源/汲(S/D)電極之程序，且利用其之金屬S/D之InGaAs-nMOSFET之試驗品已被報告(非專利文獻1)。
另外，從抑制短通道效應之觀點，金屬S/D之MOSFET之微細化宜將S/D電極層之厚度薄膜化至閘長之1/3左右。關於此點，藉由控制Ni氣體沉積量與熱處理溫度而可形成膜厚10nm以下之極薄膜之Ni-InGaAs合金層一事
已被報告(專利文獻1、非專利文獻2)。
所以，藉由將該等技術予以組合，可製作具有極薄Ni-InGaAs之S/D電極之金屬S/D之InGaAs-nMOSFET。
專利文獻1 日本特開2013-008832號公報
非專利文獻1 S. H. Kim et al., IEDM Tech. Dig., pp.596 (2010).
非專利文獻2 T. Irisawa et al., Ext. Abst. SSDM, pp.947 (2011).
在通常之Si-CMOS-LSI之接觸形成步驟是進行如下之程序：使用活性離子蝕刻(RIE)而於層間絕緣膜內形成接觸孔，於接觸孔內埋入接觸金屬插塞(plug)。然而，對具有極薄S/D電極之金屬S/D之InGaAs-nMOSFET實施同等之程序時，有可能發生InGaAs合金層受到過蝕刻、插塞下之InGaAs合金層消失之問題。
就原理而言，若在接觸孔到達InGaAs合金層之同時令用於形成接觸孔之RIE結束則不會發生InGaAs合金層之過蝕刻，但為了在晶圓整面確保程序餘裕(process margin)，該過蝕刻是不可避免。插塞下之InGaAs合金層之
消失可能會引起接面洩漏之增大、接觸面積之縮小造成之電阻增大之問題，故希望使插塞下之合金層是在充分確保程序餘裕之情況下亦能殘存。
本發明欲解決之課題是提供可確保用於形成接
觸孔之RIE之程序餘裕並可實現接觸插塞與金屬源/汲電極之確實之連接、可抑制接面洩漏或電阻之增大之場效型半導體裝置及其製造方法。
本發明之場效型半導體裝置具有半導體基板；閘電極，隔著閘絕緣膜而設在前述半導體基板上；源/汲電極，夾前述閘電極下之通道領域而形成於前述半導體基板之表面部，由金屬與構成前述半導體基板之半導體之合金所成；接觸插塞，與前述源/汲電極接觸；前述接觸插塞正下之領域之前述源/汲電極與前述半導體基板之界面是比其他領域之前述源/汲電極與前述半導體基板之界面更在前述半導體基板側之深位置。
另外，本發明之場效型半導體裝置之製造方法包含以下步驟：在半導體基板上隔著閘絕緣膜而形成閘電極；夾前述閘電極下之通道領域而於前述半導體基板之表面部內形成由金屬與構成前述半導體基板之半導體之合金所成之第1源/汲電極；以覆蓋前述閘電極及前述第1源/汲電極的方式形成層間絕緣膜；於前述層間絕緣膜內形成與前述第1源/汲電極連接之接觸孔；於前述接觸孔之底部之前述半導體基板之表面部內，形成比前述第1源/汲電極更形成到前
述半導體基板內之深位置之第2源/汲電極，該第2源/汲電極是由金屬與構成前述半導體基板之半導體之合金所成；於前述接觸孔內形成與前述第2源/汲電極接觸之接觸插塞。
根據本發明，以接觸插塞正下之金屬S/D電極與半導體基板之界面比其他領域之S/D電極與半導體基板之界面更在半導體基板側之深位置的方式形成S/D電極。因此，即便發生為了形成接觸孔之過蝕刻，接觸插塞與金屬S/D電極仍確實地連接。藉此，可不發生接面洩漏或電阻之增大之問題而在用於形成接觸孔之RIE中確保充分之程序餘裕。
10‧‧‧InxGa1-xAs基板(半導體基板)
11‧‧‧元件分離埋入絕緣膜
12‧‧‧閘絕緣膜
13‧‧‧閘電極
14、19、42、43‧‧‧金屬膜
16‧‧‧阻擋絕緣膜
17‧‧‧層間絕緣膜
18‧‧‧接觸孔
20、50、60‧‧‧金屬S/D電極
21、51、61‧‧‧第1S/D電極
22、52、62‧‧‧第2S/D電極
30‧‧‧接觸插塞
31‧‧‧障礙金屬
32‧‧‧插塞電極
41‧‧‧閘側壁絕緣膜
圖1是顯示與第1實施形態相關之InGaAs-MOSFET之概略構造的截面圖。
圖2(a)~(d)是顯示第1實施形態之InGaAs-MOSFET之製造步驟的截面圖。
圖3(e)~(g)是顯示第1實施形態之InGaAs-MOSFET之製造步驟的截面圖。
圖4(h)~(j)是顯示第1實施形態之InGaAs-MOSFET之製造步驟的截面圖。
圖5是顯示與第2實施形態相關之InGaAs-MOSFET之概略構造的截面圖。
圖6(a)~(d)是顯示第2實施形態之InGaAs-MOSFET之製造步驟的截面圖。
圖7(e)~(g)是顯示第2實施形態之InGaAs-MOSFET之製造步驟的截面圖。
圖8是顯示與第3實施形態相關之InGaAs-MOSFET之概略構造的截面圖。
圖9(a)~(d)是顯示第3實施形態之InGaAs-MOSFET之製造步驟的截面圖。
圖10(e)~(g)是顯示第3實施形態之InGaAs-MOSFET之製造步驟的截面圖。
以下，參考圖面來說明實施形態之場效型半導體裝置說明。
(第1實施形態)
圖1是顯示與第1實施形態相關之InGaAs-MOSFET之概略構造的截面圖。
如圖1所示，於InxGa1-xAs基板(半導體基板)10上隔著閘絕緣膜12而形成有閘電極13，夾閘電極13而於基板10之表面部形成有由金屬電極所成之源電極及汲電極(以下是表記成源/汲電極或S/D電極)20。亦即，本實施形態之MOSFET是所謂之金屬S/D構造，Ni-InGaAs等之金屬電極作為S/D電極20而鄰接於通道。
可使用Al2O3、HfO2、La2O3等或該等之混合物來作為閘絕緣膜12。關於閘電極13之材料，可使用Ta、TaN、Ti、TiN、Ni、Au、Pt等各種金屬、NiSix、NiGex等合金、
或施有高濃度摻雜之多晶Si1-xGex等。再者，於閘堆疊構造及材料並無限制。另外，關於S/D電極20之材料，除了Ni之外，亦可使用包含Co、Pt等之合金。
在形成有閘絕緣膜12及閘電極13之基板10上設
有層間絕緣膜17。於層間絕緣膜17內形成接觸孔，於該接觸孔內埋入接觸插塞30，藉此，接觸插塞30連接至S/D電極20。與S/D電極20之插塞正下之周邊部分(第1S/D電極)21相比，S/D電極20之插塞正下之部分(第2S/D電極)22是形成到基板10之深位置。亦即，插塞正下之第2S/D電極22與半導體基板10之界面是比其周邊部分之第1S/D電極21與半導體基板10之界面更在半導體基板側之深位置。插塞30包含Ti、TiN等之障礙金屬31、及由W、Pd、Al、Cu、Au或該等之合金所成之導電膜32。於插塞之構造及材料並無限制，另外，亦非一定要使用障礙金屬31。
接著，參考圖2至圖4來說明本實施形態之製造方
法。
首先，如圖2(a)所示，在以包圍元件形成領域的
方式於InxGa1-xAs基板10內形成有元件分離埋入絕緣膜11之後，隔著閘絕緣膜12而形成閘電極13。InxGa1-xAs基板10之形成法並無限制，可於InP、GaAs等之化合物半導體基板上或是於Si、Ge之基板上，藉由磊晶成長而形成InxGa1-xAs層，或將InxGa1-xAs層貼合於各種母體基板而形成。
接著，如圖2(b)所示，為了形成S/D電極而堆積包含Ni之金屬膜14。亦可在堆積金屬前以SiO2或SiN等於閘
電極13之側面上形成閘側壁絕緣膜。但是，當於閘電極13使用例如TaN的情況下，因為TaN氧化物會自然地形成於閘電極13之側面上，故閘側壁絕緣膜之形成並非必要。堆積之金屬膜14之膜厚宜在30nm以下，更宜在10nm以下。這是因為，在之後的熱處理會實行與InGaAs之合金化，但從對短通道效應之耐性之觀點，合金之膜厚希望能在10nm左右以下，因此，金屬之堆積量宜限制在10nm以下。
接著，如圖2(c)所示，實施熱處理而進行合金化
處理，藉此，形成由上述之金屬與InGaAs之合金所成之具有10nm以下之厚度之第1S/D電極21。用於合金化之熱處理之溫度希望在200~350℃。這是因為，比該溫度範圍還低溫則不易發生合金化反應，高溫則合金層會變厚。
在用於合金化之熱處理後，實行將閘電極13與
S/D電極21連繫之金屬膜14之蝕刻。堆積有Ni的情況下，可藉由HCl而一面持有與閘電極13之材料、Ni-InGaAs之S/D電極21之選擇比一面進行蝕刻。藉此，進行閘電極13與S/D電極21之電性分離。
然後，進行基於Si-LSI程序之後步驟。首先，如
圖2(d)所示，將SiN等成為接觸孔蝕刻之際之蝕刻阻擋部之絕緣膜16堆積。
接著，如圖3(e)所示，堆積SiO2等之層間絕緣膜
17。該等膜17之膜厚是任意、因應用途而設定即可。在層間絕緣膜17之堆積後，進行化學機械研磨(CMP)，實行層間絕緣膜17之表面平坦化。
接著，如圖3(f)所示，使用RIE而對層間絕緣膜
17及阻擋絕緣膜16實行接觸孔18之形成。為了確保程序餘裕，必須在各自之膜之RIE進行比由蝕刻率反算出之蝕刻時間更長時間之蝕刻。
此時，可以假定的是下方之S/D電極21受到過蝕
刻，視情況場合可能如圖3(g)所示，合金層21變得極薄，或是合金層21全部受到蝕刻。若在合金層21消失之狀況下形成接觸插塞，則可能引起洩漏電流之增大或接觸面積之縮小造成之電阻之增大之問題。於是，本實施形態是在接觸孔之形成後實行合金層之再形成。
在合金層之再形成中，如圖4(h)所示，堆積Ni等
之金屬膜19。雖然希望堆積與先前為了形成S/D電極所使用之金屬相同之金屬，但亦可變更堆積之金屬之金屬種類。
堆積之金屬膜19之膜厚宜在30nm以下。
接著，如圖4(i)所示，與S/D電極21之形成時同樣，
以200~350℃進行熱處理，藉此形成合金層22、亦即第2S/D電極22。此時，於接觸孔部，S/D電極22形成到比其周圍之領域21更深之位置。亦即，在接觸插塞(接觸孔)正下之領域22與除此之外之領域21中，作為金屬S/D電極20而形成膜厚分別不同之S/D電極21、22。
接著，如圖4(j)所示，未反應之金屬膜19是以HCl等選擇性地蝕刻。之後，進行障礙金屬31及插塞金屬32之堆積，形成接觸插塞30，藉此，獲得上述之圖1所示之構造。在這之後，可進行基於Si-LSI程序之配線步驟。
如上，根據本實施形態，對具有極薄Ni-InGaAs
層21之金屬S/D-InGaAs-MOSFET，於層間絕緣膜17內形成接觸孔18後，再次進行Ni之堆積與熱處理，而於接觸孔18正下形成新的Ni-InGaAs合金層22。藉此，接觸插塞30與Ni-InGaAs層(S/D電極)20是確實地連接，可不發生接面洩漏或電阻之增大之問題而在用於形成接觸孔之RIE中確保充分之程序餘裕。
亦即，本實施形態可一面確保用於形成接觸孔之
RIE之程序餘裕，一面取得接觸插塞與金屬源/汲電極之確實之連接。所以，本實施形態之MOSFET可抑制接面洩漏或電阻之增大。這在實現高性能‧低消耗功率之CMOS-LSI上很有效。
(第2實施形態)
圖5是顯示與第2實施形態相關之InGaAs-MOSFET之概略構造的截面圖。附帶一提，與圖1相同之部分是賦予相同符號而省略其詳細說明。
本實施形態之與先前說明之第1實施形態不同之處在於：不是在接觸孔形成後形成金屬S/D電極，而是在閘附近之外之領域預先厚厚地形成金屬S/D電極。
在本實施形態，除了與上述之圖1相同之構成外，還於閘電極13之兩側部形成有閘側壁絕緣膜41。而且，S/D電極50之厚度是在閘側壁絕緣膜41下之部分(第1S/D電極)51為薄，在其外側之部分(第2S/D電極)52則變厚。亦即，在S/D電極50與接觸插塞31之接觸部分，S/D電極50之厚度
為厚，在閘附近則S/D電極50之厚度變薄。因為接觸部分之S/D電極50之領域52比閘附近部之S/D電極50之領域51更厚，故不會因為接觸孔之形成而造成接觸孔(接觸插塞)突破S/D電極20。再者，可在閘附近令S/D電極50充分地薄。
接著，參考圖6及圖7來說明本實施形態之製造方
法。
首先，如圖6(a)所示，在以包圍元件形成領域的
方式於InxGa1-xAs基板10內形成有元件分離埋入絕緣膜11之後，於基板10上形成閘絕緣膜12及閘電極13。然後，在基板10之閘部(通道領域)之外之領域內形成厚度薄之第1S/D電極51。該S/D電極51之形成可與先前之第1實施形態相同地藉由Ni膜之堆積、熱處理、未反應之Ni膜之去除程序來進行。
接著，如圖6(b)所示，形成閘側壁絕緣膜41。該
閘側壁絕緣膜41之形成舉例來說是以如下方式來實行即可：在整面堆積有矽氧化膜之後，對矽氧化膜進行深蝕刻(etch back)，藉此於閘電極13之側壁上殘留氧化膜41。
接著，如圖6(c)所示，為了形成S/D電極而堆積
包含Ni之金屬膜42。堆積之金屬膜42之膜厚希望在30nm以下，例如20nm。金屬膜之膜厚比第1實施形態更厚之理由在於，因為進行合金化之領域是閘附近之外之領域，故沒有必要將合金層之膜厚限制在10nm左右以下。
接著，如圖6(d)所示，實施熱處理而進行合金化處理，藉此，形成由上述之金屬與InGaAs之合金所成之第
2S/D電極52。藉此，形成有在閘側壁絕緣膜41之正下之領域與其以外之領域是膜厚不同之S/D電極51、52來作為金屬S/D電極50。附帶一提，用於合金化之熱處理之溫度希望在200~350℃。藉由該溫度範圍來實行熱處理是因為低溫不易發生合金化反應，高溫則合金層會變厚。
在用於合金化之熱處理後，實行將閘電極13與
S/D電極50連繫之金屬膜42之蝕刻。以金屬膜42之形式而堆積有Ni的情況下，可藉由HCl而一面確保金屬膜42、Ni-InGaAs之S/D電極50之選擇比一面對金屬膜42進行蝕刻。
藉此，進行閘電極13與S/D電極50之電性分離。
然後，實行基於Si-LSI程序之後步驟。首先，如
圖7(e)所示，將SiN等成為接觸孔蝕刻之際之蝕刻阻擋部之絕緣膜16堆積。
接著，如圖7(f)所示，於基板10上堆積由SiO2等
所成之層間絕緣膜17。該等膜之膜厚是任意、因應用途而設定即可。在層間絕緣膜17之堆積後，進行化學機械研磨(CMP)，進行層間絕緣膜17之表面平坦化。
接著，如圖7(g)所示，使用RIE而對層間絕緣膜
17及阻擋絕緣膜16進行接觸孔18之形成。為了確保程序餘裕，必須在針對各自之膜16、17之RIE進行比由蝕刻率反算出之蝕刻時間更長時間之蝕刻。此時，即便發生過蝕刻，因為接觸孔形成領域之S/D電極50之膜厚為厚，故接觸孔18不會突破S/D電極50。
在之後之步驟中，進行障礙金屬31及插塞金屬32
之堆積而形成接觸插塞30，藉此，獲得上述之圖5所示之構造。
如上，根據本實施形態，S/D電極50在閘附近之
閘側壁絕緣膜41之下方之領域51是薄薄地形成，S/D電極50在接觸插塞正下之領域52是厚厚地形成。因此，在本實施形態中，即便為了形成接觸孔而於S/D電極50發生若干之過蝕刻，S/D電極50亦不會消失。所以，第2實施形態可獲得與先前之第1實施形態相同之效果。
(第3實施形態)
圖8是顯示與第3實施形態相關之InGaAs-MOSFET之概略構造的截面圖。附帶一提，與圖1及圖5相同之部分是賦予相同符號而省略其詳細說明。
本實施形態之與先前說明之第2實施形態不同之處在於：利用閘側壁絕緣膜41而改變S/D電極20之厚度，且最終是將側壁絕緣膜41去除。
如同上述之圖5，於本實施形態，S/D電極60之厚度在閘部(通道領域)之附近部分(第2S/D電極)62變薄，且比該部分62更外側之部分(第1S/D電極)61之S/D電極60之厚度是變得比閘部之附近部分62更厚。本實施形態與圖5之不同是沒有閘側壁絕緣膜41。
接著，參考圖9及圖10來說明本實施形態之製造方法。
首先，如圖9(a)所示，在以包圍元件形成領域的方式於InxGa1-xAs基板10內形成有元件分離埋入絕緣膜11
之後，於基板10上形成閘絕緣膜12及閘電極13。然後，於閘部13之兩側面上形成矽氧化膜等之閘側壁絕緣膜41。
接著，如圖9(b)所示，為了形成S/D電極，在堆
積包含Ni之金屬膜42後，實行熱處理，藉此，形成由上述之金屬與InGaAs之合金所成之第1S/D電極61。此時，堆積之金屬膜42之膜厚希望在30nm以下，例如20nm。
接著，如圖9(c)所示，在用於合金化之熱處理後，
蝕刻未合金化之金屬膜42，再者，蝕刻側壁絕緣膜41。
接著，如圖9(d)所示，為了形成S/D電極，在堆
積包含Ni之金屬膜43後，實行熱處理，藉此，形成由上述之金屬(Ni)與InGaAs之合金所成之第2S/D電極62。此時，堆積之金屬膜43之膜厚在10nm以下。這是為了令閘附近之S/D電極內所含之合金層之膜厚在10nm以下。
接著，如圖10(e)所示，蝕刻未反應之金屬膜43。
然後，進行基於Si-LSI程序之後步驟。首先，如
圖10(f)所示，將SiN等之絕緣膜16堆積。絕緣膜16是成為在用於形成接觸孔之蝕刻時之蝕刻阻擋部。然後，堆積SiO2等之層間絕緣膜17。該等膜16、17之膜厚是任意之值、因應用途而設定即可。在層間絕緣膜17之堆積後，藉由化學機械研磨(CMP)而進行層間絕緣膜17之表面平坦化。
接著，如圖10(g)所示，使用RIE而於層間絕緣膜
17及阻擋絕緣膜16內形成接觸孔18。為了確保程序餘裕，必須在針對各自之膜16、17之RIE進行比由蝕刻率反算出之蝕刻時間更長時間之蝕刻。此時，即便發生過蝕刻，因為
形成接觸孔18之領域之下方之S/D電極60之膜厚為厚，故不會發生接觸孔18之突破。
接著，進行障礙金屬31及插塞金屬32之堆積而形成接觸插塞，藉此，獲得上述之圖8所示之構造。
如上，根據本實施形態，在閘附近形成薄的S/D電極60(62)，在接觸插塞正下形成厚的S/D電極60(61)。因此，即便為了形成接觸孔而發生若干之過蝕刻，S/D電極60亦不會消失。所以，第3實施形態可獲得與第2實施形態相同之效果。
(變形例)
附帶一提，本發明並非是限定於上述之各實施形態。
半導體基板並非一定要是塊狀(bulk)基板，亦可是於基板上形成有半導體層之半導體基板。
在實施形態中雖然以通道領域之材料是InxGa1-xAs(0<x<1)為前提，但通道領域之材料並非限於InxGa1-xAs。舉例來說，通道領域之材料亦可適用InP、InxGa1-xSb、Si1-xGex、Ge1-xSnx。另外，理所當然地，亦可將該等之積層構造適用於通道領域之材料。再者，通道領域之材料並非一定要限於化合物半導體，亦可是Ge或Si之單層，實施形態可適用於金屬S/D構造有效之半導體。
另外，用於與半導體基板合金化之金屬並非限於Ni，亦可使用Co或Pt等金屬。
雖然已說明了本發明之幾個實施形態，但該等實施形
態是提示來作為例子，並未意圖限制發明範圍。該等實施形態可藉由其他各式各樣之形態來實施，可在不超脫發明要旨之範圍進行各種省略、置換、變更。該等實施形態與其變形是與含於發明之範圍、要旨相同，含於申請專利範圍所記載之發明與其均等之範圍。
10‧‧‧InxGa1-xAs基板(半導體基板)
11‧‧‧元件分離埋入絕緣膜
12‧‧‧閘絕緣膜
13‧‧‧閘電極
16‧‧‧阻擋絕緣膜
17‧‧‧層間絕緣膜
20‧‧‧金屬S/D電極
21‧‧‧第1S/D電極
22‧‧‧第2S/D電極
30‧‧‧接觸插塞
31‧‧‧障礙金屬
32‧‧‧插塞電極
Claims (12)
- 一種場效型半導體裝置，其特徵在於具有：半導體基板；閘電極，隔著閘絕緣膜而設在前述半導體基板上；源/汲電極，夾前述閘電極下之通道領域而形成於前述半導體基板之表面部，由金屬與構成前述半導體基板之半導體之合金所成；接觸插塞，與前述源/汲電極接觸；前述接觸插塞正下之領域之前述源/汲電極與前述半導體基板之界面是比其他領域之前述源/汲電極與前述半導體基板之界面更在前述半導體基板側之深位置。
- 如請求項1之場效型半導體裝置，前述通道領域是由從InxGa1-xAs(0<x<1)、InP、InxGa1-xSb(0<x<1)、SixGe1-x(0<x<1)之群中選擇之其中一者所形成。
- 如請求項2之場效型半導體裝置，前述源/汲電極是從Ni、Co、Pt之群選擇之至少其中一者與構成前述半導體基板之半導體之合金。
- 一種場效型半導體裝置，其特徵在於具有：半導體基板；閘電極，隔著閘絕緣膜而設在前述半導體基板上；閘側壁絕緣膜，夾前述閘電極而設在前述半導體基板上； 源/汲電極，夾前述閘電極下之通道領域而形成於前述半導體基板之表面部內，由金屬與構成前述半導體基板之半導體之合金所成；接觸插塞，與前述源/汲電極接觸；與前述閘側壁絕緣膜之下方之第1領域相鄰且與前述通道領域側為相反側之第2領域之前述源/汲電極之膜厚是比前述閘側壁絕緣膜之下方之前述第1領域之前述源/汲電極之膜厚更厚。
- 如請求項4之場效型半導體裝置，前述通道領域是由從InxGa1-xAs(0<x<1)、InP、InxGa1-xSb(0<x<1)、SixGe1-x(0<x<1)之群中選擇之其中一者所形成。
- 如請求項5之場效型半導體裝置，前述源/汲電極是從Ni、Co、Pt之群選擇之至少其中一者與構成前述半導體基板之半導體之合金。
- 一種場效型半導體裝置，其特徵在於具有：半導體基板；閘電極，隔著閘絕緣膜而形成在前述半導體基板上；源/汲電極，夾前述閘電極下之通道領域而形成於前述半導體基板之表面部內，由金屬與構成前述半導體基板之半導體之合金所成；接觸插塞，與前述源/汲電極接觸；比前述閘電極之附近領域更外側之領域之前述源/汲領域之膜厚是比前述閘電極之前述附近領域之前述 源/汲電極之膜厚更厚。
- 如請求項7之場效型半導體裝置，前述通道領域是由從InxGa1-xAs(0<x<1)、InP、InxGa1-xSb(0<x<1)、SixGe1-x(0<x<1)之群中選擇之其中一者所形成。
- 如請求項8之場效型半導體裝置，前述源/汲電極是從Ni、Co、Pt之群選擇之至少其中一者與構成前述半導體基板之半導體之合金。
- 一種場效型半導體裝置之製造方法，其特徵在於包含以下步驟：在半導體基板上隔著閘絕緣膜而形成閘電極；夾前述閘電極下之通道領域而於前述半導體基板之表面部內形成由金屬與構成前述半導體基板之半導體之合金所成之第1源/汲電極；以覆蓋前述閘電極及前述第1源/汲電極的方式形成層間絕緣膜；於前述層間絕緣膜內形成與前述第1源/汲電極連接之接觸孔；於前述接觸孔之底部之前述半導體基板之表面部內，形成比前述第1源/汲電極更形成到前述半導體基板內之深位置之第2源/汲電極，該第2源/汲電極是由金屬與構成前述半導體基板之半導體之合金所成；於前述接觸孔內形成與前述第2源/汲電極接觸之接觸插塞。
- 一種場效型半導體裝置之製造方法，其特徵在於包含以 下步驟：在半導體基板上隔著閘絕緣膜而形成閘電極；夾前述閘電極下之通道領域而於前述半導體基板之表面部內形成由金屬與構成前述半導體基板之半導體之合金所成之第1源/汲電極；於前述閘電極之側部上形成將前述第1源/汲電極部分地覆蓋之閘側壁絕緣膜；在相對於前述通道領域側為相反側之未被閘側壁絕緣膜覆蓋之前述半導體基板之領域內，形成比前述第1源/汲電極更形成到前述半導體基板內之深位置之第2源/汲電極，該第2源/汲電極是由金屬與構成前述半導體基板之半導體之合金所成；以覆蓋前述閘電極及前述第1及第2源/汲電極的方式形成層間絕緣膜；於前述層間絕緣膜內形成與前述第2源/汲電極連接之接觸孔；於前述接觸孔內形成與前述第2源/汲電極接觸之接觸插塞。
- 一種場效型半導體裝置之製造方法，其特徵在於包含以下步驟：在半導體基板上隔著閘絕緣膜而形成閘電極；於前述閘電極之側部上形成閘側壁絕緣膜；夾前述閘電極及前述閘側壁絕緣膜而於前述半導體基板之表面部上形成由金屬與構成前述半導體基板 之半導體之合金所成之第1源/汲電極；於前述第1源/汲電極之形成之後，除去前述閘側壁絕緣膜；在因為前述閘側壁絕緣膜之去除而露出之前述半導體基板之表面部內，形成比前述第1源/汲電極形成在前述半導體基板內之淺位置之第2源/汲電極，該第2源/汲電極是由金屬與構成前述半導體基板之半導體之合金所成；以覆蓋前述閘電極、前述第1及第2源/汲電極的方式形成層間絕緣膜；於前述層間絕緣膜形成與前述第1源/汲電極連接之接觸孔；於前述接觸孔內形成與前述第1源/汲電極接觸之接觸插塞。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013093579A JP2014216521A (ja) | 2013-04-26 | 2013-04-26 | 電界効果型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW201442234A true TW201442234A (zh) | 2014-11-01 |
Family
ID=51791307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW102148256A TW201442234A (zh) | 2013-04-26 | 2013-12-25 | 場效型半導體裝置及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2014216521A (zh) |
| TW (1) | TW201442234A (zh) |
| WO (1) | WO2014174716A1 (zh) |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100327347B1 (en) * | 2000-07-22 | 2002-03-06 | Samsung Electronics Co Ltd | Metal oxide semiconductor field effect transistor having reduced resistance between source and drain and fabricating method thereof |
| JP2003100659A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2005109347A (ja) * | 2003-10-01 | 2005-04-21 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
| JP2006140290A (ja) * | 2004-11-11 | 2006-06-01 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2009188267A (ja) * | 2008-02-07 | 2009-08-20 | Fujitsu Microelectronics Ltd | 半導体装置およびその製造方法 |
| JP2013008832A (ja) * | 2011-06-24 | 2013-01-10 | National Institute Of Advanced Industrial & Technology | 化合物半導体装置の製造方法 |
-
2013
- 2013-04-26 JP JP2013093579A patent/JP2014216521A/ja active Pending
- 2013-11-27 WO PCT/JP2013/081938 patent/WO2014174716A1/ja active Application Filing
- 2013-12-25 TW TW102148256A patent/TW201442234A/zh unknown
Also Published As
| Publication number | Publication date |
|---|---|
| WO2014174716A1 (ja) | 2014-10-30 |
| JP2014216521A (ja) | 2014-11-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10714586B2 (en) | Semiconductor device and a method for fabricating the same | |
| US10163903B2 (en) | FETS and methods of forming FETS | |
| US9978868B2 (en) | Negative capacitance field effect transistor with charged dielectric material | |
| TWI469195B (zh) | 製造具有低電阻金屬閘極結構之積體電路的方法 | |
| CN103311185B (zh) | 制造混合高k/金属栅堆叠件的方法 | |
| US8896068B2 (en) | Semiconductor device including source/drain regions and a gate electrode, and having contact portions | |
| JP5503517B2 (ja) | 電界効果トランジスタの製造方法 | |
| KR20190024625A (ko) | 반도체 디바이스 및 방법 | |
| KR20140108960A (ko) | 듀얼 금속 실리사이드층을 갖는 반도체 장치의 제조 방법 | |
| US9373542B2 (en) | Integrated circuits and methods for fabricating integrated circuits with improved contact structures | |
| JP5833748B2 (ja) | 半導体装置およびその製造方法 | |
| US20140035051A1 (en) | Semiconductor device and associated methods | |
| US10109629B2 (en) | Semiconductor devices including gate structures with oxygen capturing films | |
| TW201330268A (zh) | 具有不對稱閘極的垂直電晶體 | |
| TW200845206A (en) | Method for manufacturing insulated gate field effect transistor | |
| JP5557632B2 (ja) | 半導体装置およびその製造方法 | |
| US8754527B2 (en) | Self aligned borderless contact | |
| US9059253B2 (en) | Self-aligned contacts for replacement metal gate transistors | |
| TW201731109A (zh) | 鰭片型場效應電晶體元件及其製造方法 | |
| KR20170013722A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2013165191A (ja) | 半導体装置およびその製造方法 | |
| JP2007214436A (ja) | 半導体装置の製造方法および半導体装置 | |
| TW202232582A (zh) | 半導體裝置及其製造方法 | |
| US9478468B1 (en) | Dual metal contact scheme for CMOS devices | |
| US9349728B1 (en) | Semiconductor device and method for fabricating the same |