KR102444326B1 - 함몰 채널 전계 효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따르면, 함몰 채널 전계 효과 트랜지스터는 기판; 상기 기판의 상면에 삽입되어 배치되되, 상면이 노출되는 제1 전극; 상기 제1 전극과 수평방향으로 이격되고, 상기 기판의 상면에 삽입되어 배치되되, 상면이 노출되는 제2 전극; 노출된 상기 제1 전극의 상면에 적층되는 제1 하드 마스크; 노출된 상기 제2 전극의 상면에 적층되는 제2 하드 마스크; 상기 기판에 일부가 삽입되어 배치되고, 상기 제1 전극과 상기 제2 전극, 상기 제1 하드 마스크와 상기 제2 하드 마스크 사이에 위치하는 게이트 전극; 및 상기 게이트 전극과 상기 제1 전극 사이, 상기 게이트 전극과 상기 제1 하드 마스크 사이, 상기 게이트 전극과 상기 제2 전극 사이, 상기 게이트 전극 및 상기 제2 하드 마스크 사이에 배치되는 게이트 절연층;을 포함한다.

Description

함몰 채널 전계 효과 트랜지스터 및 그 제조방법{Recessed-Channel Field-Effect Transistor and Fabrication Method Thereof}
본 발명은 함몰 채널 전계 효과 트랜지스터 및 그 제조방법에 관한 것이다.
현재 반도체 산업은 무어의 법칙에 따라 소자의 크기를 소형화해서 성능과 집적도를 높이는 방향으로 발전되고 있다. 하지만 소자의 크기가 작아짐에 따라 드레인 유도 장벽 저하(drain induced barrier lowering: DIBL) 현상 같은 단 채널 효과(short channel effect: SCE)로 인해 누설 전류가 증가하는 등의 기술적 문제가 발생하였다.
이러한 문제를 해결하기 위해 산업계는 크게 두 가지 전략을 가지고 접근을 하고 있다.
하나는, 게이트의 채널 장악력을 늘리기 위한 다중 게이트(multi-gate)를 가지는 FinFET, GAA-MOSFET과 같은 소자이다. 해당 소자는 뒤에 언급될 함몰 채널 전계 효과 트랜지스터(recessed channel FET)보다 공정 과정이 복잡하지만, 고성능 동작이 가능하다는 장점을 가지고 있다.
나머지는 유효 채널 길이를 물리적인 채널 길이보다 길게 가져가는 방법이다. 도 1은 종래의 함몰 채널을 가지는 전계 효과 트랜지스터의 대표적인 단면도를 보여주고 있다.
종래의 함몰 채널을 가지는 전계 효과 트랜지스터(10)는 기판(11), 소스 전극(12), 드레인 전극(13), 게이트 전극(14) 및 게이트 절연층(15)을 구비할 수 있다.
즉, 종래의 함몰 채널을 가지는 전계 효과 트랜지스터(10)는 실리콘 영역을 깊게 식각해서 소자의 채널을 형성함으로써, 소자의 물리적인 채널 길이는 짧게 유지하면서 유효 채널의 길이를 길게 가져갈 수 있어 높은 집적도를 유지하면서도 단 채널 효과를 크게 완화시킬 수 있는 장점이 있다.
상술한 바와 같이, 종래의 함몰 채널을 가지는 전계 효과 트랜지스터(10)는 다중 게이트 트랜지스터와 비교해 공정이 상대적으로 간단하다는 장점도 있지만, 긴 유효 채널 길이로 인해 구동 전류가 낮은 단점으로 DRAM의 cell 트랜지스터에 제한적으로 활용되는 문제점이 있다.
공개특허공보: 10-2006-0005171(명칭: 리세스 채널을 갖는 반도체 소자의 제조 방법)
본 발명은 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
또 다른 목적은 종래의 함몰 채널 구조에서 추가적인 채널 영역을 형성함으로써 구동전류를 향상할 수 있는 함몰 채널 전계 효과 트랜지스터 및 그 제조방법을 제공하는데 그 목적이 있다.
본 발명의 일 실시예에 따르면, 함몰 채널 전계 효과 트랜지스터는 기판; 상기 기판의 상면에 삽입되어 배치되되, 상면이 노출되는 제1 전극; 상기 제1 전극과 수평방향으로 이격되고, 상기 기판의 상면에 삽입되어 배치되되, 상면이 노출되는 제2 전극; 노출된 상기 제1 전극의 상면에 적층되는 제1 하드 마스크; 노출된 상기 제2 전극의 상면에 적층되는 제2 하드 마스크; 상기 기판에 일부가 삽입되어 배치되고, 상기 제1 전극과 상기 제2 전극, 상기 제1 하드 마스크와 상기 제2 하드 마스크 사이에 위치하는 게이트 전극; 및 상기 게이트 전극과 상기 제1 전극 사이, 상기 게이트 전극과 상기 제1 하드 마스크 사이, 상기 게이트 전극과 상기 제2 전극 사이, 상기 게이트 전극 및 상기 제2 하드 마스크 사이에 배치되는 게이트 절연층;을 포함한다.
또한, 상기 게이트 전극과 접하는 상기 게이트 절연층은, 상기 제1 하드 마스크 및 상기 제2 하드 마스크와 접하도록 형성되는 것을 포함할 수 있다.
또한, 상기 게이트 전극과 상기 제1 전극 사이 또는 상기 게이트 전극과 상기 제2 전극 사이에는, 상기 게이트 절연층과 상기 기판이 배치되는 것을 포함할 수 있다.
또한, 상기 제1 하드 마스크 및 상기 제2 하드 마스크 사이에 배치되는 상기 게이트 전극의 너비는, 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 상기 게이트 전극의 너비보다 긴 것을 포함할 수 있다.
또한, 상기 제1 하드 마스크 및 상기 제2 하드 마스크 사이에 배치되는 상기 게이트 전극의 깊이는, 상기 제1 전극 및 상기 제2 전극 사이에 배치되는 상기 게이트 전극의 깊이보다 짧은 것을 포함할 수 있다.
또한, 상기 기판에 삽입되는 상기 게이트 전극의 깊이는, 상기 제1 전극의 깊이 또는 상기 제2 전극의 깊이보다 긴 것을 포함할 수 있다.
또한, 상기 게이트 전극은, 알파벳 "T" 형상으로 형성되는 것을 포함할 수 있다.
또한, 본 발명의 일실시 예에 따르면, 함몰 채널 전계 효과 트랜지스터의 제조방법은 기판에 더미 게이트(dummy gate)를 증착하는 단계; 증착된 상기 더미 게이트를 패터닝하는 단계; 상기 더미 게이트와 감광막(photo resist: PR)을 활용하여 제1 전극과 제2 전극을 도핑하는 단계; 도핑된 상기 제1 전극과 상기 제2 전극에 하드 마스크(hard mask)를 증착하는 단계; 증착된 상기 하드 마스크(hard mask)를 평탄화하는 단계; 평탄화된 상기 하드 마스크에서 외부로 노출된 상기 더미 게이트를 선택적으로 제거하는 단계; 제거된 상기 더미 게이트의 영역에 증착과 식각을 이용하여 측벽 영역(sidewall spacer)을 형성하는 단계; 상기 측벽 영역 사이에 배치되는 상기 기판을 식각하는 단계; 상기 측벽 영역을 제거하는 단계; 식각된 상기 기판과 제거된 상기 측벽 영역에 게이트 절연층을 증착하는 단계; 증착된 상기 게이트 절연층에 게이트 전극을 증착하는 단계; 및 증착된 상기 게이트 전극을 패터닝하는 단계;를 포함한다.
본 발명의 실시 예들 중 적어도 하나에 의하면, 게이트 전극의 형상을 다르게 증착함으로써, 소스/드레인 과 게이트 사이에 생긴 실리콘 영역을 추가적인 채널 영역으로 사용할 수 있어, 큰 구동 전류를 형성할 수 있는 효과가 있다.
또한, 본 발명은 게이트 전극의 형상을 다르게 증착함으로써, 드레인과 게이트 사이의 오버랩 되는 구간이 줄어듦에 따라 GIDL 현상이 완화되어 낮은 누설 전류를 형성할 수 있는 효과가 있다.
또한, 본 발명은 게이트 전극의 형상을 다르게 증착함으로써, 고집적, 고성능, 저전력 동작할 수 있다.
본 발명의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 본 발명의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 본 발명의 바람직한 실시 예와 같은 특정 실시 예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 종래의 함몰 채널을 가지는 전계 효과 트랜지스터의 대표적인 단면도를 보여주고 있다.
도 2는 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터를 설명하기 위한 도이다.
도 3은 본 발명의 일실시 예에 따라 T 형상으로 형성되는 함몰 채널 전계 효과 트랜지스터를 설명하기 위한 도이다.
도 4 내지 16은 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 제조방법을 설명하기 위한 도이다.
도 17은 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 선형적인 전류-전압 특성을 설명하기 위한 도이다.
도 18은 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 로그 스케일을 설명하기 위한 도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 2는 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터를 설명하기 위한 도이다.
도 2를 참조하면, 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터(100)는 기판(110), 제1 전극(120), 제2 전극(130), 하드 마스크(160), 게이트 전극(140) 및 게이트 절연층(150)을 포함할 수 있다.
기판(110)은 일정한 두께를 가질 수 있다. 기판(110)은 실리콘(Si)으로 이루어질 수 있다. 예를 들어, 기판(110)은 실리콘(Si)으로 이루어진 실리콘(Si) 기판(110), 절연막이 내부에 형성된 소이(SOI) 기판(110), 또는 실리콘 사이에 실리콘 게르마늄막이 형성되어 실리콘(Si) - 실리콘 게르마늄(SiGe) - 실리콘(Si) 구조를 가질 수 있다.
제1 전극(120)은 기판(110)에 배치될 수 있다. 제1 전극(120)은 기판(110)의 상면 중 일부에 삽입되어 배치될 수 있다. 제1 전극(120)은 기판(110)에 삽입되어 배치되되, 제1 전극(120)의 상면은 노출되도록 형성될 수 있다. 제1 전극(120)의 측면과 하면은 기판(110)에 접하도록 형성될 수 있다.
제2 전극(130)은 기판(110)에 배치되되, 제1 전극(120)과 이격될 수 있다. 제2 전극(130)은 제1 전극(120)과 수평방향으로 이격되어 기판(110)의 상면 중 일부에 삽입되어 배치될 수 있다. 제2 전극(130)은 기판(110)에 삽입되어 배치되되, 제2 전극(130)의 상면은 노출되도록 형성될 수 있다. 제2 전극(130)의 측면과 하면은 기판(110)에 접하도록 형성될 수 있다.
제1 전극(120)과 제2 전극(130)은 실질적으로 동일한 형상과 크기를 가질 수 있다.
제1 전극(120) 및 제2 전극(130)은 소스 전극 또는 드레인 전극일 수 있다. 예를 들어, 제1 전극(120)이 소스 전극이면, 제2 전극(130)은 드레인 전극일 수 있고, 제1 전극(120)이 드레인 전극이면, 제2 전극(130)은 소스 전극일 수 있다.
하드 마스크(160)는 제1 하드 마스크(161)와 제2 하드 마스크(162)를 포함할 수 있다.
제1 하드 마스크(161)는 노출된 제1 전극(120)의 상면에 적층될 수 있다. 제1 하드 마스크(161)는 제1 전극(120)의 상면의 면적과 실질적으로 동일할 수 있다.
제2 하드 마스크(162)는 노출된 제2 전극(130)의 상면에 적층될 수 있다. 제2 하드 마스크(162)는 제2 전극(130)의 상면의 면적과 실질적으로 동일할 수 있다.
게이트 전극(140)은 기판(110)에 일부가 삽입되어 배치될 수 있다. 게이트 전극(140)은 제1 전극(120)과 제2 전극(130) 사이 그리고 제1 하드 마스크(161)와 제2 하드 마스크(162) 사이에 위치할 수 있다. 즉, 게이트 전극(140)은 일부가 기판(110)에 삽입되고, 나머지는 기판(110)에 삽입되지 않도록 배치될 수 있다.
게이트 전극(140)은 알파벳 "T" 형상으로 형성될 수 있다. 즉, 게이트 전극(140)은 상면의 폭 또는 너비가 하면의 폭 또는 너비보다 클 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
게이트 전극(140)은 제1 전극(120), 제2 전극(130), 제1 하드 마스크(161) 및 제2 하드 마스크(162)와 이격되어 형성되되, 이들 사이에는 게이트 절연층(150)이 배치될 수 있다.
게이트 절연층(150)은 게이트 전극(140)과 제1 전극(120) 사이, 게이트 전극(140)과 제1 하드 마스크(161) 사이, 게이트 전극(140)과 제2 전극(130) 사이, 게이트 전극(140) 및 제2 하드 마스크(162) 사이에 배치될 수 있다. 게이트 절연층(150)은 이들 사이에 일정한 두께로 형성되는 것을 도시하였으나, 이에 한정되는 것은 아니다.
예를 들어, 게이트 전극(140)과 제1,2 전극 사이에 형성되는 게이트 절연층(150)의 두께는 게이트 전극(140)과 제1,2 하드 마스크(160) 사이에 형성되는 게이트 절연층(150)의 두께와 달리할 수 있다.
또한, 게이트 전극(140)과 접하는 게이트 절연층(150)은 제1 하드 마스크(161) 및 제2 하드 마스크(162)와 접하도록 형성될 수 있다.
게이트 절연층(150)은 게이트 전극(140)과 접하되, 제1 전극(120) 및 제2 전극(130)과 이격되도록 형성될 수 있다. 즉, 게이트 절연층(150)과 제1 전극(120) 사이 또는 게이트 절연층(150)과 제2 전극(130) 사이에는 기판(110)이 형성될 수 있다. 다시 말해, 게이트 전극(140)과 제1 전극(120) 사이 또는 게이트 전극(140)과 제2 전극(130) 사이에는 게이트 절연층(150)과 기판(110)이 배치될 수 있다.
도 3은 본 발명의 일실시 예에 따라 T 형상으로 형성되는 함몰 채널 전계 효과 트랜지스터(100)를 설명하기 위한 도이다.
도 3을 살펴보면, 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터(100)는 알파벳 "T"형상 또는 한글 "ㅜ"형상으로 형성될 수 있다.
제1 하드 마스크(161) 및 제2 하드 마스크(162) 사이에 배치되는 게이트 전극(140)의 너비(a1)는 제1 전극(120) 및 제2 전극(130) 사이에 배치되는 게이트 전극(140)의 너비(a2)보다 길게 형성될 수 있다.
또한, 제1 하드 마스크(161) 및 제2 하드 마스크(162) 사이에 배치되는 게이트 전극(140)의 깊이(b1)는 제1 전극(120) 및 제2 전극(130) 사이에 배치되는 게이트 전극(140)의 깊이(b2)보다 짧게 형성될 수 있다.
또한, 기판(110)에 삽입되는 게이트 전극(140)의 깊이(b2)는 제1 전극(120)의 깊이(b3) 또는 제2 전극(130)의 깊이(b3)보다 길게 형성될 수 있다.
상술한 바와 같이, 본 발명의 게이트 전극(140)은 알파벳 "T" 모양 또는 한글 "ㅜ"모양을 형성함으로써, 게이트 전극(140)과 제1 전극(120), 게이트 전극(140)과 제2 전극(130) 사이의 게이트 절연층(150) 부분에 낮게 도핑된 반도체 영역(예시: Si, SiGe, Ge 등)이 형성될 수 있다. 해당 저농도 반도체 영역은 소스에서 채널로 전하가 주입되는 면적을 증가시켜 종래의 함몰 채널 전계 효과 트랜지스터(10, 도 1 참조) 대비 구동 전류를 증가할 수 있다. 즉, 본 발명은 게이트 전극(140)을 알파벳 "T" 모양 또는 한글 "ㅜ"모양을 형성함으로써, 높은 구동 전류와 낮은 누설 전류를 유지할 수 있다.
여기서 제1 전극(120)은 소스 전극이라 칭할 수 있고, 제2 전극(130)은 드레인 전극이라 칭할 수 있다. 게이트 절연층(150)은 게이트 산화막이라 칭할 수 있다. 반도체 영역은 기판(110)이라 칭할 수 있다.
도 4는 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 제조방법을 설명하기 위한 도이다. 도 5 내지 도 16은 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 제조방법을 순차적으로 도시한 도이다.
도 4 내지 도 16을 참조하면, 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터(100)를 제조하는 방법은 다음과 같다.
도 4 및 도 5를 참조하면, 본 발명은 기판(110)에 더미 게이트(dummy gate)를 증착할 수 있다. 즉, 본 발명은 제1 전극(120)과 제2 전극(130)을 형성하기 위해 더미 게이트(111, Dummy gate)를 기판(110)에 증착할 수 있다(S110).
이후, 도 4 및 도 6을 참조하면, 본 발명은 기판(110)에 증착된 더미 게이트(111, Dummy gate)를 패터닝할 수 있다(S120). 이때 더미 게이트(111, Dummy gate)는 하나 이상의 물질을 활용할 수 있다.
이후, 도 4 및 도 7을 참조하면, 본 발명은 더미 게이트(111, Dummy gate)와 감광막(photo resist: PR)을 활용하여 제1 전극(120)과 제2 전극(130)을 고농도로 도핑할 수 있다(S130). 제1 전극(120)은 소스 또는 소스 전극이라 칭할 수 있다. 제2 전극(130)은 드레인 또는 드레인 전극이라 칭할 수 있다.
이후, 도 4 및 도 8을 참조하면, 본 발명은 도핑된 제1 전극(120), 제2 전극(130) 그리고 더미 게이트(111, Dummy gate) 상에 하드 마스크(160, hard mask)를 증착할 수 있다(S140). 본 발명은 측벽 영역(Sidewall spacer)의 지지대를 형성하기 위해 하드 마스크(160, hard mask)를 증착할 수 있다.
이후, 도 4 및 도 9를 참조하면, 본 발명은 증착된 하드 마스크(160, hard mask)를 평탄화할 수 있다(S150). 본 발명은 CMP(Chemical Mechanical Polishing) 기술을 활용하여 하드 마스크(160, hard mask)를 평탄화시킬 수 있다.
평탄화하는 과정에서 하드 마스크(160)는 물리적으로 분리될 수 있다. 예를 들어, 하드 마스크(160)는 제1 하드 마스크(161)와 제2 하드 마스크(162)를 포함할 수 있다. 제1 하드 마스크(161)는 제1 전극(120)에 증착될 수 있다. 제2 하드 마스크(162)는 제2 전극(130)에 증착될 수 있다.
이후, 도 4 및 도 10을 참조하면, 본 발명은 평탄화된 하드 마스크(160, hard mask)에서 외부로 노출된 더미 게이트(111, Dummy gate)를 선택적으로 제거할 수 있다(S160).
이후, 도 4 및 도 11을 참조하면, 본 발명은 더미 게이트(111, Dummy gate)를 선택적으로 제거한 후, 증착과 식각 공정을 통해 측벽 영역(112, sidewall spacer)을 형성할 수 있다(S170). 이때 측벽 영역(112, sidewall spacer)을 형성하기 위해 사용되는 물질은 더미 게이트(111, dummy gate)와 다른 물질일 수 있다.
이후, 도 4 및 도 12를 참조하면, 본 발명은 함몰 채널을 형성하기 위해 기판(110)을 식각할 수 있다(S180). 본 발명은 제1 전극(120) 및 제2 전극(130)의 깊이보다 더 깊게 기판(110)을 식각할 수 있다.
본 발명은 채널을 식각하기 전에 측벽 영역(112, sidewall spacer)을 형성하고, 이를 채널 식각을 위한 마스크로 활용함으로써, 게이트 전극(140)의 너비를 달리할 수 있다. 이때 저농도로 도핑된 반도체 영역의 길이는 측벽 영역(sidewall spacer)의 길이를 조정함으로써 변경할 수 있다. 저농도로 도핑된 반도체 영역의 길이는 게이트 전극(140)과 제1,2 전극(120, 130) 사이에 이격된 폭 또는 너비일 수 있다.
이후, 도 4 및 도 13을 참조하면, 본 발명은 측벽 영역(112, sidewall spacer)를 제거할 수 있다(S190). 본 발명은 기판(110)에 증착된 측벽 영역(112, sidewall spacer)만을 제거할 수 있다.
이후, 도 4 및 도 14을 참조하면, 본 발명은 소정의 깊이로 식각된 기판(110)과 제거된 측벽 영역(112, sidewall spacer) 그리고 하드 마스크(160)에 게이트 절연층(150)을 증착할 수 있다(S200). 게이트 절연층(150)은 게이트 옥사이드(gate oxide) 또는 게이트 산화막이라 칭할 수 있다.
이에 한정되는 것은 아니다. 예를 들어, 본 발명은 측벽 영역(112, sidewall spacer)을 제거하면서 하드 마스크(160)까지 제거한 후 게이트 절연층(150)을 증착할 수도 있다.
이후, 도 4 및 도 15를 참조하면, 본 발명은 증착된 게이트 절연층(150) 상에 게이트 전극(140)을 증착할 수 있다(S210). 게이트 전극(140)은 게이트 메탈(Gate metal)이라 칭할 수 있다.
이후, 도 4 및 도 16을 참조하면, 본 발명은 증착된 게이트 전극(140)을 패터닝할 수 있다. 예를 들어, 게이트 전극(140)의 패터닝은 식각 혹은 CMP(Chemical Mechanical Polishing) 등을 통해 할 수 있다.
상술한 바와 같이, 본 발명은 게이트 전극(140)을 알파벳 "T" 모양 또는 한글 "ㅜ"모양을 형성함으로써, 소스/드레인 과 게이트 사이에 생긴 실리콘 영역을 추가적인 채널 영역으로 사용할 수 있다. 이에 본 발명은 종래의 함몰 채널 트랜지스터(10, 도 1 참조)의 같은 채널 길이 대비 더 큰 구동 전류가 흐를 수 있다.
또한, 본 발명은 드레인 전극과 게이트 전극사이의 오버랩 되는 구간이 줄어듦에 따라 GIDL(Gate Induced Drain Leakage) 현상이 완화되어 누설 전류가 낮아질 수 있다.
도 17은 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 선형적인 전류-전압 특성을 설명하기 위한 도이고, 도 18은 본 발명의 일실시 예에 따른 함몰 채널 전계 효과 트랜지스터의 로그 스케일을 설명하기 위한 도이다.
도 17 및 도 18을 참조하면, 수평방향은 게이트 전극(140)의 전압을 나타낸 것이고, 수직방향은 드레인 전극의 전류를 나타낸 것이다.
도 17을 참조하면, 기존 함몰 채널(점선으로 도시됨)과 본 발명의 일실시 예에 따른 알파벳 T 모양을 가지는 함몰 채널 트랜지스터(실선으로 도시됨)의 선형적인 전류-전압 특성을 통해 함몰 채널 트랜지스터의 같은 채널 길이 대비 더 큰 구동 전류가 흐르는 것을 확인할 수 있다.
또한, 도 18을 참조하면, 기존 함몰 채널(점선으로 도시됨)과 본 발명의 일실시 예에 따른 알파벳 T 모양을 가지는 함몰 채널 트랜지스터(실선으로 도시됨)에서 드레인 전극과 게이트 전극 사이의 오버랩 되는 구간이 줄어듦에 따라 GIDL(Gate Induced Drain Leakage) 현상이 완화되어 누설 전류가 낮아지는 것을 확인할 수 있다.
앞에서 설명된 본 발명의 어떤 실시 예들 또는 다른 실시 예들은 서로 배타적이거나 구별되는 것은 아니다. 앞서 설명된 본 발명의 어떤 실시 예들은 각각의 구성 및/또는 기능이 다른 실시 예들 각각의 구성 및/또는 기능과 병용되거나 조합될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 본 발명의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 본 발명의 등가적 범위 내에서의 모든 변경은 본 발명의 범위에 포함된다.
110 : 기판
111 : 더미 게이트
112 : 측벽 영역
120 : 제1 전극
130 : 제2 전극
140 : 게이트 전극
150 : 게이트 절연층
160 : 하드 마스크
161 : 제1 하드 마스크
162 : 제2 하드 마스크

Claims (8)

  1. 함몰 채널 전계 효과 트랜지스터에 있어서,
    기판;
    상기 기판의 상면에 삽입되어 배치되되, 상면이 노출되는 제1 전극;
    상기 제1 전극과 수평방향으로 이격되고, 상기 기판의 상면에 삽입되어 배치되되, 상면이 노출되는 제2 전극;
    노출된 상기 제1 전극의 상면에 적층되는 제1 하드 마스크;
    노출된 상기 제2 전극의 상면에 적층되는 제2 하드 마스크;
    상기 기판에 일부가 삽입되어 배치되고, 상기 제1 전극과 상기 제2 전극, 상기 제1 하드 마스크와 상기 제2 하드 마스크 사이에 제공되는 게이트 전극; 및
    상기 게이트 전극의 외부에 접하여 제공되는 게이트 절연층;
    을 포함하고,
    상기 게이트 전극이 상기 기판에 삽입되는 깊이는 상기 기판에 상기 제1 및 제2 전극이 배치된 깊이보다 더 깊고,
    상기 게이트 전극은 상기 제1 및 제2 하드 마스크 사이의 공간 전부에 상기 게이트 절연층과 함께 제공되고, 상기 제1 및 제2 전극 사이의 공간에는 상기 게이트 절연층이 상기 제1 및 제2 전극과 각각 이격되어 제1 및 제2 공간영역을 형성하도록 상기 게이트 전극이 소정 너비로 제공되며, 상기 제1 및 제2 전극이 배치된 깊이보다 더 깊은 공간에는 상기 소정 너비로 상기 게이트 전극이 제공되고,
    상기 제1 및 제2 전극 사이에 제공되는 상기 게이트 전극의 너비는 상기 제1 및 제2 하드 마스크 사이에 배치되는 상기 게이트 전극의 너비보다 작고,
    상기 제1 및 제2 공간영역에는 상기 기판이 제공되는 것을 특징으로 하는 함몰 채널 전계 효과 트랜지스터.
  2. 제1 항에 있어서,
    상기 게이트 절연층은,
    상기 제1 하드 마스크 및 상기 제2 하드 마스크와 접하도록 형성되는 것을 특징으로 하는 함몰 채널 전계 효과 트랜지스터.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 하드 마스크 및 상기 제2 하드 마스크 사이에 배치되는 상기 게이트 전극의 깊이는,
    상기 제1 전극 및 상기 제2 전극 사이에 배치되는 상기 게이트 전극의 깊이보다 짧은 것을 특징으로 하는 함몰 채널 전계 효과 트랜지스터.
  6. 삭제
  7. 제1 항에 있어서,
    상기 게이트 전극은,
    알파벳 "T" 형상으로 형성되는 것을 특징으로 하는 함몰 채널 전계 효과 트랜지스터.
  8. 삭제
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