KR20230018344A - 트랜지스터 구조 - Google Patents

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KR20230018344A
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차오-춘 루
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인벤션 앤드 콜라보레이션 라보라토리 피티이. 엘티디.
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Abstract

트랜지스터 구조는 기판, 게이트 전도성 영역, 게이트 유전체 층 및 시트 채널 층을 포함한다. 상기 기판은 본체 영역을 갖는다. 상기 게이트 전도성 영역은 상기 본체 영역 위에 있다. 상기 게이트 유전체 층은 상기 게이트 전도성 영역과 상기 본체 영역 사이에 있다. 상기 시트 채널 층은 상기 본체 영역과 상기 게이트 유전체 층 사이에 배치되고, 상기 시트 채널 층은 상기 기판으로부터 독립되어 있다. 상기 본체 영역의 도핑 농도는 상기 시트 채널 층의 도핑 농도보다 높다.

Description

트랜지스터 구조 {TRANSISTOR STRUCTURE}
본 발명은 트랜지스터 구조에 관한 것으로, 특히 트랜지스터 구조의 단 채널(short channel) 효과 및 래치업(latch-up) 문제를 감소시킬 수 있고, 트랜지스터의 드레인과 채널 사이 그리고 트랜지스터의 소스와 채널 사이에 각각, 잘 생성된 심리스 콘택 영역(seamless contact region)을 가지며, 트랜지스터의 드레인과 소스를 형성함에 있어 심한 충격(heavy bombardments)으로 인한 손상을 제거하기 위해 고온 열 어닐링(thermal annealing)을 필요로 하지 않는 트랜지스터 구조에 관한 것이다.
종래 기술에는 널리 사용되고 대량 제조 공정으로 만들지는 4가지 금속 산화물 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor, MOSFET) 구조가 있다: (1) 유형 A. 평면 표면 채널(planar surface-channel) MOSFET, (2) 유형 B. 3차원(3D) 핀 구조(fin structure)의 2개의 수직 측벽을 트랜지스터 본체(transistor body)로 사용하는 핀 전계 효과 트랜지스터(fin field-effect transistor, FinFET), (3) 유형 C. 3D 핀 구조의 상단 표면(top surface)과 2개의 수직 측벽을 사용하는 삼중 게이트(Tri-gate) MOSFET, 및 (4) 유형 D. 원래의 벌크 실리콘 웨이퍼 기판과 완전히 분리된 트랜지스터 본체를 갖는 SOI(Silicon On Insulator) MOSFET.
그러나 종래의 MOSFET 구조는 다음과 같은 몇 가지 단점이 있다; N형 금속 산화물 반도체(N-type metal-oxide-semiconductor, NMOS)와 P형 금속 산화물 반도체(P-type metal-oxide-semiconductor, PMOS) 사이에 단채널 효과 및 래치업 문제가 발생하고; 이온 주입(ion-implantation)에 의해 드레인과 소스를 형성함에 있어 심한 충격으로 인한 손상을 제거하기 위해 MOSFET 제조 시에 고온 열 어닐링이 각각 필요하며; 래치업 문제를 방지하기 위해 더 높은 도핑 농도의 트랜지스터 기판이 사용되는 경우, 게이트 유전 재료로 덮인 벌크 체(bulk body)는 공핍(depletion)에서 반전(inversion)으로 완전히 변화되기 어렵다.
따라서, 위에 언급한 4가지 MOSFET 구조의 단점을 어떻게 해결할 것인가가 중요한 문제가 되었다.
본 발명의 일 실시예는 기판(substrate), 전도성 영역(gate conductive region), 게이트 유전체 층(gate dielectric layer) 및 시트 채널 층(sheet channel layer)을 포함한다. 상기 기판은 본체 영역(body region)을 갖는다. 상기 게이트 전도성 영역은 상기 본체 영역 위에 있다. 상기 게이트 유전체 층은 상기 게이트 전도성 영역과 상기 본체 영역 사이에 있다. 상기 시트 채널 층은 상기 본체 영역과 상기 게이트 유전체 층 사이에 배치되고, 상기 시트 채널 층은 상기 기판으로부터 독립되어 있다. 상기 본체 영역의 도핑 농도는 상기 시트 채널 층의 도핑 농도보다 높다.
본 발명의 하나의 측면에 따르면, 상기 기판은 상기 본체 영역 아래에 우물 영역(well region)을 더 포함하고, 상기 시트 채널 층의 도핑 농도는 상기 우물 영역의 도핑 농도보다 높다.
본 발명의 하나의 측면에 따르면, 상기 본체 영역은 핀 구조체(fin structure)를 포함하고, 상기 시트 채널 층은 제1 시트 채널 층 및 제2 시트 채널 층을 포함하고, 상기 제1 시트 채널 층은 상기 핀 구조체의 제1 측벽에 접촉하고, 상기 제2 시트 채널 층은 상기 핀 구조체의 제2 측벽에 접촉한다.
본 발명의 하나의 측면에 따르면, 상기 시트 채널 층은 상기 핀 구조체의 상단 벽(top wall)의 바로 위에 제3 시트 채널 층을 더 포함한다.
본 발명의 하나의 측면에 따르면, 상기 트랜지스터는 스페이서 층(spacer layer)을 더 포함하고, 상기 스페이서 층은 상기 제1 시트 채널 층 및 상기 제2 시트 채널 층에 부착된다.
본 발명의 하나의 측면에 따르면, 상기 스페이서 층은 질화물 층(nitride layer)을 포함한다.
본 발명의 하나의 측면에 따르면, 상기 스페이서 층은 상기 제1 시트 채널 층의 상부 부분(upper portion) 및 상기 제2 시트 채널 층의 상부 부분에만 부착된다.
본 발명의 하나의 측면에 따르면, 상기 제1 시트 채널 층은 상기 핀 구조체의 제1 측벽의 상부 부분에만 접촉하고, 상기 제2 시트 채널 층은 상기 핀 구조체의 제2 측벽의 상부 부분에만 접촉한다.
본 발명의 하나의 측면에 따르면, 상기 트랜지스터는 제1 전도성 영역을 더 포함하고, 상기 전도성 영역은 상기 시트 채널 층 및 상기 본체 영역에 접하고, 상기 제1 전도성 영역은 상기 기판으로부터 독립되어 있다.
본 발명의 하나의 측면에 따르면, 상기 제1 전도성 영역은 저농도 도핑된 영역(lightly doped region) 및 상기 저농도 도핑된 영역 상에 수직으로 적층된 고농도 도핑된 영역(highly doped region)을 포함한다.
본 발명의 하나의 측면에 따르면, 상기 저농도 도핑된 영역 및 상기 고농도 도핑된 영역은 선택적 성장(selective growth)에 의해 형성된다.
본 발명의 하나의 측면에 따르면, 상기 시트 채널 층은 선택적 성장에 의해 형성된다.
본 발명의 이러한 목적 및 기타 목적은 다양한 도면에 예시되어 있는 바람직한 실시예에 대한 다음의 상세한 설명을 읽은 후 당업자에게 의심할 여지 없이 명백해질 것이다.
도 1a는 본 발명의 하나의 실시예에 따른 SCBFET의 제조 방법을 나타낸 흐름도이다.
도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h, 도 1i, 도 1j, 도 1k, 도 1l, 도 1m은 도 2의 (a)를 나타낸 도면이다.
도 2는 패드 질화물 층(pad-nitride layer)이 증착되고 트렌치(trench)가 형성되는 것을 나타낸 도면이다.
도 3은 선택적 에피택셜 성장(selective epitaxial growth, SEG) 기술에 의해 형성되는 반도체 층을 나타낸 도면이다.
도 4는 얕은 트렌치 분리(shallow trench isolation, STI)가 형성되고 활성 영역(active region)과 분리 영역(isolation region)에 걸쳐 게이트 부분(gate area)이 정의되는 것을 나타낸 도면이다.
도 5는 게이트 재료가 형성되고 복합 층(composite layer)이 증착되는 것을 나타낸 도면이다.
도 6은 STI가 에칭으로 제거되고(etched away), 패드 질화물 층이 에칭으로 뒤로 물러나도록 처리(etched back, 이하 에칭 백)되는 것을 나타낸 도면이다.
도 7은 패드 산화물 층(pad-oxide layer)이 에칭으로 제거되고, STI의 일부부분이 에칭되며, 산화물-2 스페이서 및 질화물-2 스페이서가 형성되는 것을 나타낸 도면이다.
도 8은 소스 및 드레인을 위한 얕은 트렌치를 생성하기 위해 에칭으로 제거되는 일부 노출된 실리콘 부분(exposed silicon area)을 나타낸 도면이다.
도 9는 열 성장되는 산화물-3 층을 나타낸 도면이다.
도 10은 산화물-3 층이 에칭으로 제거되는 것을 나타낸 도면이다.
도 11은 SEG 기술에 의해 형성되는 소스 및 드레인을 나타낸 도면이다.
도 12는 SCBFET의 단면과, SCBFET의 단면에 대응하는 Y 방향 도핑 농도 및 X 방향 도핑 농도를 나타낸 도면이다.
도 13은 반도체 층 상의 산화물 스페이서 및 산화물 스페이서 상의 질화물 스페이서가 형성되는 것을 나타낸 도면이다.
도 14는 얕은 트랜치 분리(STI)가 형성되고 활성 영역과 분리 영역에 걸쳐 게이트 부분이 정의되는 것을 나타낸 도면이다.
도 15는 게이트 재료가 형성되고 복합 층이 증착되는 것을 나타낸 도면이다.
도 16은 STI가 에칭되고 패드 질화물 층이 제거되는 것을 나타낸 도면이다.
도 17은 패드 질화물 층이 에칭으로 제거되고, STI의 일부가 에칭 백되며, 게이트 재료와 복합 층의 에지 상에 산화물-2 스페이서 및 질화물-2 스페이서가 형성되는 것을 나타낸 도면이다.
도 18은 소스 및 드레인을 위한 얕은 트렌치를 생성하기 위해 에칭으로 제거되는 일부 노출된 실리콘 부분을 나타낸 도면이다.
도 19는 열 성장되는 산화물-3 층을 나타낸 도면이다.
도 20은 SEG 기술에 의해 형성되는 소스 및 드레인을 나타낸 도면이다.
도 21은 SCBFET의 단면, SCBFET의 단면에 대응하는 Y 방향 도핑 농도 및 X 방향 도핑 농도를 나타낸 도면이다.
도 22는 반도체 층 및 STI가 형성되고, STI가 에칭 백되며, 산화물 스페이서 및 질화물 스페이서가 형성되는 것을 나타낸 도면이다.
도 23은 STI 산화물-2가 형성되고 활성 영역과 분리 영역에 걸쳐 게이트 부분이 정의되는 것을 나타낸 도면이다.
도 24는 게이트 재료가 형성되고 복합 층이 증착되는 것을 나타낸 도면이다.
도 25는 STI 산화물-2가 에칭되고 패드 질화물 층이 제거되는 것을 나타낸 도면이다.
도 26은 패드 산화물 층이 에칭으로 제거되고, STI 산화물-2의 일부가 에칭 백되며, 산화물-2 스페이서 및 질화물-2 스페이서가 형성되는 것을 나타낸 도면이다.
도 27은 소스 및 드레인을 위한 얕은 트렌치를 생성하기 위해 에칭되는 일부 노출된 실리콘 부분을 나타낸 도면이다.
도 28은 열 성장되는 산화물-3 층을 나타낸 도면이다.
도 29는 에칭으로 제거되는 산화물-3 층을 나타낸 도면이다.
도 30은 SEG 기술에 의해 형성되는 소스 및 드레인을 나타낸 도면이다.
도 31은 SCBFET의 단면과, SCBFET의 단면에 대응하는 Y 방향 도핑 농도 및 X 방향 도핑 농도를 나타낸 도면이다.
도 32는 STI가 형성되는 것을 나타낸 도면이다.
도 33은 형성되는 반도체 층을 설명하기 위한 도면이다.
도 34는 STI 산화물-2가 형성되고 활성 영역과 분리 영역에 걸쳐 게이트 부분이 정의되는 것을 나타낸 도면이다.
도 35는 게이트 재료가 형성되고 복합 층이 증착되는 것을 도시하는 도면이다.
도 36은 STI 산화물-2가 에칭되고 패드 질화물 층이 제거되는 것을 나타낸 도면이다.
도 37은 패드 산화물 층이 에칭으로 제거되고, STI 산화물-2의 일부가 에칭 백되며, 산화물-2 스페이서 및 질화물-2 스페이서가 형성되는 것을 나타낸 도면이다.
도 38은 소스 및 드레인을 위한 얕은 트렌치를 생성하기 위해 일부 노출된 실리콘 부분이 에칭으로 제거되는 것을 나타낸 도면이다.
도 39는 산화물-3 층이 열 성장되는 것을 나타낸 도면이다.
도 40은 산화물-3 층이 에칭으로 제거되는 것을 나타낸 도면이다.
도 41은 SEG 기술에 의해 소스 및 드레인이 형성되는 것을 나타낸 도면이다.
도 42는 SCBFET의 단면과, SCBFET의 단면에 대응하는 Y 방향 도핑 농도 및 X 방향 도핑 농도를 나타낸 도면이다.
여기에 개시된 새로 발명된 트랜지스터 구조는 시트 채널 벌크형 MOSFET(sheet-channel bulk-type MOSFET, SCBFET, 새로운 유형 B FINFET)이라고 하며, 이는 종래 기술에서 제공되는 위에서 언급한 4가지 유형의 트랜지스터 구조의 일부 단점을 각각 개선할 수 있으며, 특히 계속해서 무어의 법칙을 따름으로써 경제적 수요를 충족하기 위해 트랜지스터의 생산성을 최대화하기 위한 기술을 3nm 이하로까지 축소해야 하는 경우(저비용 및 고수율을 위한 단위 면적당 스케일러블 전력 지연 곱) 독자적인 장점을 제시한다.
SCBFET를 쉽게 설명하기 위해, 이를 달성하기 위한 몇 가지 처리 방법을 먼저 시작한다. 상보형 MOS(complementary MOS, CMOS) 회로를 구현하려면, N형 금속 산화물 반도체(NMOS) 트랜지스터와 P형 금속 산화물 반도체(PMOS) 트랜지스터가 모두 필요하지만 여기서는 SCBFET의 고유한 특징을 설명하는 데 사용되는 NMOS 트랜지스터를 먼저 소개하며, 실리콘 CMOS 기술에서 널리 알려진 지식을 기반으로 도펀트 극성만 변경하면 유사한 프로세스 및 구조가 PMOS 트랜지스터에 대해 도출될 수 있다. 또한, 최첨단 FinFET 또는 삼중 게이트 트랜지스터 구조가 예시 목적으로 사용되었으며, 이는 FinFET 또는 삼중 게이트 구조에만 한정되지 않아야 한다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e, 도 1f, 도 1g, 도 1h, 도 1i, 도 1j, 도 1k, 도 1l, 도 1m을 참조하기 바라며, 여기서 도 1a는 본 발명의 하나의 실시예에 따른 SCBFET의 제조 방법을 나타낸 흐름도이며, SCBFET의 제조 방법은 SCBFET의 핀(fin) 상에 상이한 도핑 농도를 갖도록 할 수 있다. 세부 단계는 다음과 같다:
단계 10: 시작한다.
단계 20: p형 우물(202)에 기반하여, 활성 영역 및 시트 채널 층(sheet-channel layer, SCL)을 형성한다.
단계 30: p형 우물(202)의 원래의 수평면(original horizontal surface, OHS) 위에 SCBFET의 게이트를 형성한다.
단계 40: SCBFET의 소스 및 드레인을 형성한다.
단계 50: 종료한다.
제1 실시예:
도 1b 및 도 2, 도 3을 참조하기 바란다. 단계 20은 다음을 포함할 수 있다:
단계 102: 패드 산화물 층(204)을 성장시키고 패드 질화물 층(206)을 증착한다(deposit).
단계 104: SCBFET의 활성 영역을 정의하고, 활성 영역 외부의 OHS에 대응하는 실리콘 재료의 부분을 제거하여 트렌치(210)를 생성한다.
단계 106: 활성 영역을 둘러싸는 반도체 층(302)을 성장시킨다.
도 1c 및 도 4, 도 5를 참조하기 바란다. 단계 30은 다음을 포함할 수 있다:
단계 108: 산화물 층을 증착하고 화학 기계적 연마(chemical mechanical polishing, CMP) 기술을 사용하여 과잉 산화물 층(excess oxide layer)을 제거하여 얕은 트렌치 분리(STI)(402)를 형성한다.
단계 110: 활성 영역과 분리 영역에 걸쳐 게이트 부분을 정의하고, 게이트 부분에 대응하는 패드 산화물 층(204) 및 패드 질화물 층(206)을 에칭으로 제거하고, 게이트 부분에 대응하는 STI(402)를 에칭 백한다.
단계 112: 오목부(concave)(404)에 게이트 유전체 재료(502)를 형성하고 게이트 재료(504)를 증착한 다음, 게이트 재료(504)를 에칭 백한다.
단계 114: 복합 캡 층(composite cap layer)(506)을 형성하고 CMP 기술로 복합 캡 층(506)을 연마한다.
도 1d, 도 6, 도 7, 도 8, 도 9, 도 10, 도 11, 도 12를 참조하기 바란다. 단계 40은 다음을 포함할 수 있다:
단계 116: STI(402)를 에칭 백하고 패드 질화물 층(206)을 제거한다.
단계 118: 패드 산화물 층(204)을 에칭으로 제거하고 STI(402)를 에칭 백한다.
단계 120: 게이트 재료(504) 및 복합 캡 층(506)의 에지 상에 산화물-2 스페이서(702) 및 질화물-2 스페이서(704)를 형성한다.
단계 122: 노출된 실리콘을 에칭으로 제거한다.
단계 124: 산화물-3 층(902)을 열적으로 성장시킨다.
단계 126: 산화물-3 층(902)을 에칭으로 제거한다.
단계 128: n형 저농도 도핑된 드레인(lightly doped drain, LDD)(1102, 1104)을 형성한 다음, n+ 도핑된 소스(1106) 및 n+ 도핑된 드레인(1108)을 형성한다.
전술한 제조 방법을 상세하게 설명하면 다음과 같다. 잘 설계된 도핑된 p형 우물(202)을 사용하여 시작하며, 여기서 p형 우물(202)은 p형 기판(200)에 설치되고(여기서 본 발명의 다른 실시예에서는 p형 우물(202)을 사용하여 시작하는 것이 아니라, p형 기판(200)을 사용하여 시작할 수 있음), p형 우물(202)은 OHS로부터 약 500nm 두께로 카운트다운된(counted down) 상단 표면을 갖고, 더 가볍게 도핑된 기판(펀치 스루 주입(punch-through implantation) 도펀트 프로파일을 포함하는 경우에도)을 가진 최첨단 FinFET에 사용되고 있는 것보다 5x10^18 도펀트/cm^3에 가까운 더 높은 농도를 갖는다. 또한, 예를 들어, p형 기판(200)은 1x10^16 도펀트/cm^3에 가까운 더 낮은 농도를 갖는다. 실제 도펀트 농도는 최종 양산 최적화에 의해 결정되다. 여기서 강조된 핵심은 SCBFET의 본체(body)가 SCBFET의 매우 얇은 본체에 걸친 게이트 전압에 의해 야기되는 완전 공핍 영역으로 바뀌지 않고 거의 중립적인 벌크 영역으로 최상의 상태로 유지될 수 있도록 하는 것이다. 결과적으로, p형 기판 전압(일반적으로 접지됨, 즉 0V)은 대부분 공핍된 핀 기판 공핍(이는 거의 제어 또는 안정화되지 않고, 전압 안정한 본체를 구비한 반도체 트랜지스터와 대조적으로 덜 바람직한 전압 플로팅된 본체(voltage-floated body) 처럼 동작함)을 유발하는게 아니라 SCBFET 본체의 대부분에 걸쳐 공급될 수 있다.
단계 102에서, 도 2의 (a)에 도시된 바와 같이, OHS 위에 잘 설계된 두께로 패드 산화물 층(204)을 성장시키고 패드 산화물 층(204)의 상단 표면 상에 잘 설계된 두께로 패드 질화물 층(206)을 증착한다.
단계 104에서, 도 2의 (a)에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 사용하여 이방성 에칭 기술로 SCBFET의 활성 영역을 정의하며, 여기서 이방성 에칭 기술은 활성 영역 외부의 OHS에 대응하는 실리콘 재료의 부분을 제거하여 SCBFET의 핀 구조체가 생성되는 것과 같은 미래의 STI(얕은 트렌치 분리) 요구를 위해 트렌치(210)(예: 약 300nm 깊이)를 생성한다. 또한, 도 2의 (b)는 도 2의 (a에 대응하는 평면도이며, 여기서 도 2의 (a)는 도 2의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 106에서, 도 3의 (a)에 도시된 바와 같이, 선택적 에피택시 성장(SEG) 기술과 같은 선택적 성장 방법을 사용하여, 노출된 실리콘 표면(핀 구조체의 2개의 측벽 및 트렌치(210)의 바닥 부분(bottom area)의 상단 표면) 위에 반도체 층(302)(이하, 시트 채널 층(SCL)으로 명명하며, SCL은 상세한 소자 설계를 위해 잘 조정되어야 하는 약 1 내지 2 nm 두께의 모노리식 p형 도핑된 실리콘일 수 있음)을 성장시킨다. 또한, 도 3의 (b)는 도 3의 (a)에 대응하는 평면도이다. 여기서 도 3의 (a)는 도 3의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다. 여기서 요점은 반도체 층(302)이 SCBFET의 채널 영역(이는 게이트 전압이 인가되는 방식에 의존하는 채널 전도 영역으로 완전히 반전될 때까지 공핍 영역으로 바뀔 것임)에 사용될 것이라는 점이다. 따라서 반도체 층(302)의 도핑 농도는 SCBFET의 임계 전압에 영향을 미칠 것이고 SCBFET의 n형 소스 및 n형 드레인 모두를 연결하기 위한 반전 하에 전자 캐리어를 갖는 주요 도전층을 형성할 것이다. 반도체 층(302)이 벌크 핀 영역과 별개로 형성되기 때문에, 가장 바람직한 설계는 핀 본체의 도핑 농도보다 적절하게 낮은 도핑 농도(예: 1x10^16 ∼ 3x10^18)를 가져 공핍에서 반전으로 변화되는 OFF에서 ON으로의 채널 전도성 조건은 핀(Fin)의 벌크 체의 더 안정적인 전압 조건으로 인해 영향을 덜 받는 반도체 층(302) 내부에서 대부분 발생한다. 또한, 반도체 층(302)은 선폭(feature size)(즉, 선의 치수)가 수평으로 계속 축소됨에 따라 핀이 비례적으로 더 얇고 더 크게(taller) 만들어졌기 때문에 핀의 기계적 안정성을 강화해야 한다. 더 큰 핀은 소자 너비를 증가시킬 수 있지만(핀이 더 좁아짐에 따라 원치 않는 채널 충돌로 인한 캐리어 이동성의 감소를 보상하기 위해) 일부 좁은 핀의 물리적 붕괴를 유발할 수 있다.
단계 108에서, 도 4의 (a)에 도시된 바와 같이, 트렌치(210)를 완전히 채우도록 두꺼운 산화물 층을 증착하고 CMP 기술을 사용하여 과잉 산화물 층을 제거하여 STI(402)를 형성하며, 여기서 STI(402)의 상단 표면은 패드 질화물 층(206)의 상단 표면과 같은 레벨에 있다.
단계 110에서, 도 4의 (a)에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 사용하여 활성 영역과 분리 영역에 걸쳐 미래의 게이트 부분을 정의하여 미래의 게이트 부분에 대응하는 패드 산화물 층(204)과 패드 질화물 층(206)을 모두 제거하여 오목부(404)을 생성하고 미래의 게이트 부분에 대응하는 STI(402)도 일정량(예: 50nm 깊이)만큼 제거되도록 한다. 따라서, 반도체 층(302)의 상부 부분이 노출된다. 또한, 도 4의 (b)는 도 4의 (a)에 대응하는 평면도이며, 여기서 도 4의 (a)는 도 4의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 112에서, 도 5의 (a)에 도시된 바와 같이, 게이트 유전체 재료(502)(복합 재료 또는 산화물)가 오목부(404)에 형성되고 게이트 재료(504)(예: TiN(5042) 위에 텅스텐(5044)과 같은 금속)가 게이트 유전체 재료(502) 위에 증착된다. 게이트 재료(504)를 CMP 기술로 연마하여 게이트 재료(504)의 상단 표면이 남아 있는 패드 질화물 층(206)의 상단 표면과 같은 레벨이 되게 하고, 게이트 재료(504)를 에칭 백하여 게이트 재료(504)의 상단 표면이 남아 있는 패드 질화물 층(206)의 상단 표면 아래에 있도록 한다.
단계 114에서, 도 5의 (a)에 도시된 바와 같이, 질화물-1 층(5062)과 하드마스크 산화물 층(Hardmask-oxide layer)(5064)으로 구성된 복합 캡 층(506)을 게이트 재료(504)의 상단 표면 상의 오목부(404)에 증착하며, 여기서 복합 캡 층(506)은 게이트 재료(504)를 보호하기 위해 사용된다. 그 다음, 복합 캡 층(506)을 CMP 기술로 연마하여 복합 캡 층(506)의 상단 표면을 패드 질화물(206)의 상단 표면과 같은 레벨이 되게 한다. 또한, 도 5의 (b)는 도 5의 (a)에 대응하는 평면도이며, 여기서 도 5의 (a)는 도 5의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 116에서, 도 6의 (a)에 도시된 바와 같이, STI(402)를 에칭하고 패드 질화물 층(206)을 제거하여 STI(402)의 상단 표면을 패드 산화물 층(204)의 상단 표면과 같은 레벨이 되게 한다. 또한, 도 6의 (b)는 도 6의 (a)에 대응하는 평면도이며, 여기서 도 6의 (a)는 도 6의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 116까지, 핀의 2개의 측벽(여기서 2개의 반도체 층(302)은 각각 Qleft 및 Qright로 명명됨)에 2개의 반도체 층(302)(시트 채널 층, SCL)이 형성되지만, 핀의 상단 표면에는 SCL이 없으므로, 이것은 새로운 유형 B FinFET이다(더 높은 도핑 농도를 갖는 상부 MOSFET(Qtop)의 임계 전압은 따라서 두 개의 측벽 FinFET의 임계 전압보다 높을 수 있음). 여기서 다른 실시예는 Qtop을 형성하는 것이다(즉, 핀의 상단 부분에 SCL을 형성함). 한 가지 가능한 처리 방법은 게이트 재료(504)가 패터닝되기 전에(도 4 참조) 게이트 재료(504)에 대응하는 영역에서 패드 질화물 층(206)과 패드 산화물(204)을 모두 제거하는 것이다. 그런 다음 다른 SEG를 사용하여 핀(즉, Qtop)의 상단 표면에 SCL의 얇은 층을 형성한다. 그 후, 전술한 바와 유사하게, 얇은 게이트 유전체가 2개의 측벽 SCB 층 위에 유전체 형성과 동시에 형성될 수 있고, 그 구조는 도 6에 설명된 것과 같이 구성된다.
단계 118에서, 도 7의 (a)에 도시된 바와 같이, 패드 산화물 층(204)을 에칭으로 제거하고 STI(402)의 일부를 에칭 백한다.
단계 120에서, 도 7의 (a)에 도시된 바와 같이, 산화물-2를 증착하여 산화물-2 스페이서(702)를 형성하고 질화물-2를 증착하여 게이트 재료(504) 및 복합 캡 층(506)의 에지 상에 질화물-2 스페이서(704)를 형성한다. 또한, 도 7의 (b)는 도 7의 (a)에 대응하는 평면도이며, 여기서 도 7의 (a)는 도 7의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 122에서, 도 8의 (a)에 도시된 바와 같이, SCBFET의 소스 및 드레인(예: 약 50nm 깊이)을 위한 얕은 트렌치(802)를 생성하기 위해 일부 노출된 실리콘 부분을 에칭으로 제거한다. 또한, 도 8의 (b)는 도 8의 (a)에 대응하는 평면도이며, 여기서 도 8의 (a)는 도 8의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 124에서, 도 9의 (a)에 도시된 바와 같이, 산화-3 공정이라고 하는 열 산화 공정(thermal oxidation process)을 사용하여 산화물-3 층(902)(SCBFET 본체의 수직 측벽을 관통하는 산화물-3V 층(9022)(예리한 결정 방향 (110)으로 가정) 및 얕은 트렌치(802)의 바닥의 상단 표면 상의 산화물-3B 층(9024) 모두를 포함함)을 성장시킨다. 얕은 트렌치(802)의 2개의 측벽이 산화물-2 스페이서(702) 및 질화물-2 스페이서(704)의 수직 복합 재료를 갖기 때문에, 얕은 트렌치(802)의 다른 측벽은 STI(402)에 반대되며, 산화-3 공정은 SCBFET의 소스/드레인의 폭이 실제로 영향을 받지 않도록 이러한 벽 상에 거의 산화물을 성장시키지 않아야 한다. 또한, 산화물-3V 층(9022)의 두께 및 산화물-3B 층(9024)은 도 9에 그려져 있고 도 9 다음의 도면들은 설명을 목적으로만 도시되고, 그 기하학적 구조는 이들 도면에 도시된 STI(402)의 치수에 비례하지 않는다. 예를 들어, 산화물-3V 층(9022) 및 산화물- 3B 층(9024)은 약 20∼30nm이지만, STI(402)의 수직 높이는 약 200∼250nm일 수 있다. 또한, 도 9의 (b)는 도 9의 (a)에 대응하는 평면도이며, 여기서 도 9의 (a)는 도 9의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
그러나 산화물-3V 층(9022)의 두께가 정밀하게 제어된 열 산화 온도, 타이밍 및 성장률 모두에서 매우 정확하게 제어될 수 있도록 산화-3 공정을 설계하는 것이 매우 중요하다. 잘 정의된 실리콘 표면에 대한 열 산화는 산화물-3V 층(9022)의 두께의 40%가 제거되는 결과를 초래하기 때문에, SCBFET 본체의 수직 벽에서 노출된 (110) 실리콘 표면의 두께와 산화물-3V 층(9022)의 두께의 나머지 60%는 SCBFET 본체의 수직 벽 외부에 추가된 것으로 계산된다(산화물-2 스페이서(702)/질화물-2 스페이서(704)에 대해 산화물-3V 층(9022) 상의 40%와 60% 분포는 그 중요성이 다음 텍스트에서 추가로 설명될 것이기 때문에 특히 도 9에서 파선으로 명확하게 그려져 있다.
단계 126에서, 도 10의 (a)에 도시된 바와 같이, 도 10의 (a)는 산화물-3 층(902)을 에칭으로 제거한 후의 결과를 도시한다. 또한, 도 10의 (b)는 도 10의 (a)에 대응하는 평면도이며, 여기서 도 10의 (a)는 도 10의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 128에서, 도 11의 (a)에 도시된 바와 같이, SEG 기술과 같은 선택적 성장 방법을 사용하여 n형 LDD(1102, 1104)를 형성한 다음 n+ 도핑된 소스(1106) 및 n+ 도핑된 드레인(1108)을 형성한다. 따라서, SCBFET의 주요 부분이 완성되었다. 또한, 도 11의 (b)는 도 11의 (a)에 대응하는 평면도이며, 여기서 도 11의 (a)는 도 11의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
도 12를 참조한다. 도 12의 (a)는 도 11의 (b)에 도시된 Y 방향의 절단선을 따른 단면도이다. 도 12의 (a)에 도시된 바와 같이, 단면도에서 SEG로 성장된 p형 도핑된 실리콘 채널 영역인 Qleft와 Qright를 모두 볼 수 있음을 알 수 있다. 도 12의 (b)에 도시된 바와 같이, Y 방향 농도 프로파일 LYN과 종래 기술의 Y 방향 농도 프로파일 LYP가 있으며, 여기서 Y 방향 농도 프로파일 LYN은 도 12의 (a)에 표시된 파선 L1에 대응한다. 유사하게, 도 12의 (c)에 도시된 바와 같이, X 방향 농도 프로파일 LXN과 종래 기술의 X 방향 농도 프로파일 LXP가 있으며, 여기서 X 방향 농도 프로파일 LXN은 도 12의 (a)에 표시된 파선 L2에 대응한다. Qleft와 Qright의 도핑 농도(예: 1x10^16 ∼ 3x10^18)가 핀 본체의 도핑 농도(예: 5x10^18)보다 낮은 것이 분명하다. 주요 발명 요점을 이하에 설명한다. SCBFET의 드레인과 소스는 모두 Qleft 및 Qright의 농도보다 높은 농도의 n형 도펀트로 도핑된 것을 제외하고는 SEG 기술에 의해 형성되기 때문에, 드레인과 채널 사이에 그리고 소스와 채널 사이에 각각, 잘 생성된 심리스 콘택 영역 모두는 잘 형성된다. 모든 채널, 드레인 및 소스를 형성하기 위한 이온 주입이 완료되지 않았으며 드레인 및 소스를 형성하는 심한 충격으로 인한 손상을 없애기 위해 고온 열 어널링이 필요하지 않다. 또한, Qleft와 Qright의 도핑 수축이 SCBFET의 벌크 체의 수축보다 작기 때문에, 특히 벌크 체의 농도가 더 높고 반전되기 어렵고 잘 정의된 본체 전압(예: 접지)이 SCBFET 기능을 안정화할 수 있는 경우에 임계 전압은 잘 설계된 금속-산화물-SCL 구조의 잘 설계된 일함수에 의해 엄격하게 정의될 것으로 예상된다. 그러면 SCBFET의 단채널 효과가 크게 개선될 것으로 생각된다. 더욱이, 보다 높은 도핑 농도가 SCBFET에 사용되기 때문에, NMOS와 PMOS 사이에서 발생하는 래치업 문제도 크게 개선될 수 있다.
제2 실시예:
이하에서는 SCBFET를 생성하기 위한 제2 실시예를 예시하며, 여기서 제2 실시예는 단계 10, 단계 20-1, 단계 30-1, 단계 40-1, 단계 50을 포함한다.
도 1e 및 도 2, 도 3, 도 13을 참조하기 바라며, 단계 20-1은 다음을 포함할 수 있다:
단계 102: 패드 산화물 층(204)을 성장시키고 패드 질화물 층(206)을 증착한다.
단계 104: SCBFET의 활성 영역을 정의하고, 활성 영역 외부의 OHS에 대응하는 실리콘 재료의 부분을 제거하여 트렌치(210)를 생성한다.
단계 130: 반도체 층(302)을 성장시키고, 산화물 스페이서(1302) 및 질화물 스페이서(1304)를 형성하고, 산화물 스페이서(1302) 및 질화물 스페이서(1304)를 에칭 백한다.
그 다음, 도 1f 및 도 14, 도 15를 참조하기 바란다. 단계 30-1은 다음을 포함할 수 있다.
단계 132: 산화물 층을 증착하고 CMP 기술을 사용하여 과잉 산화물 층을 제거하여 STI(402)를 형성한다.
단계 134: 활성 영역 및 분리 영역에 걸쳐 게이트 부분을 정의하고, 게이트 부분에 대응하는 패드 산화물 층(204) 및 패드 질화물 층(206)을 에칭으로 제거하고, 게이트 부분에 대응하는 STI(402)를 에칭 백한다.
단계 136: 오목부(404)에 게이트 유전체 재료(502)를 형성하고 게이트 재료(504)를 증착한 다음, 게이트 재료(504)를 증착하고 게이트 재료(504)를 에칭 백한다.
단계 138: 복합 캡 층(506)을 형성하고 CMP 기술에 의해 복합 캡 층(506)을 연마한다.
도 1g, 도 16, 도 17, 도 18, 도 19, 도 20, 도 21을 참조하기 바란다. 단계 40-1은 다음을 포함할 수 있다:
단계 140: STI(402)를 에칭 백하고 패드 질화물 층(206)을 제거한다.
단계 142: 패드 산화물 층(204)을 에칭으로 제거한 다음 STI(402)를 에칭 백한다.
단계 144: 게이트 재료(504) 및 복합 캡 층(506)의 에지 상에 산화물-2 스페이서(702) 및 질화물-2 스페이서(704)를 형성한다.
단계 146: 노출된 실리콘을 에칭으로 제거한다.
단계 148: 산화물-3 층(902)을 열적으로 성장시킨다.
단계 150: 산화물-3 층(902)을 에칭으로 제거한 다음, n형 저농도 도핑된 드레인(LDD)(1102, 1104)을 형성하고, 그런 다음 n+ 도핑된 소스(1106) 및 n+ 도핑된 드레인(1108)을 형성한다.
단계 130에서, 도 13의 (a)에 도시된 바와 같이, 단계 106과 단계 130의 차이점은 반도체 층(302) 상에 산화물 스페이서(1302)를 형성하고, 산화물 스페이서(1302) 상에 질화물 스페이서(1304)를 형성하고, 이방성 에칭 기술을 사용하여 산화물 스페이서(1302) 및 질화물 스페이서(1304)를 에칭 백하여 산화물 스페이서(1302) 및 질화물 스페이서(1304)의 상단 표면이 OHS과 같은 레벨이 되게 하는 점이며, 여기서 산화물 스페이서(1302) 및 질화물 스페이서(1304)는 SCBFET의 활성 영역 외부에 있다. 여기서 요점은 반도체 층(302)이 SCBFET의 채널 영역(게이트 전압이 인가되는 방식에 의존하는 채널 전도 영역으로 완전히 반전될 때까지 공핍 영역으로 바뀔 것임)에 사용될 것이라는 점이다. 그래서 반도체 층(302)의 도핑 농도는 SCBFET의 임계 전압에 영향을 미치고 n형 소스 및 드레인 영역 모두를 연결하기 위한 반전 하에 전자 캐리어를 갖는 주요 전도층을 형성할 것이다. 반도체 층(302)이 벌크 핀 영역과 별도로 형성되기 때문에, 가장 바람직한 설계는, 공핍에서 반전으로 변화되는 OFF에서 ON으로의 채널 전도성 조건이 핀의 벌크 체의 보다 안정적인 전압 조건으로 인해 영향을 덜 받는 반도체 층(302) 내부에서 대부분 발생하도록, 핀 본체의 도핑 농도보다 적절하게 낮은 도핑 농도(예: 1x10^16 ∼ 3x10^18)를 갖는 것이다. 또한, 선폭(즉, 선의 치수)가 수평으로 계속 축소됨에 따라 핀이 비례적으로 더 얇고 더 크게 만들어지기 때문에, 반도체 층(302)과 질화물 스페이서(1304) 및 산화물 스페이서(1302)는 핀의 기계적 안정성을 강화해야 한다. 더 큰 핀은 (핀이 더 좁아짐에 따라 바람직하지 못한 채널 충돌로 인한 캐리어 이동성의 감소를 보상하기 위해) 소자의 너비를 증가시킬 수 있지만 일부 좁은 핀의 물리적 붕괴를 유발할 수 있다. 또한, 도 13의 (b)는 도 13의 (a)에 대응하는 평면도이며, 여기서 도 13의 (a)는 도 13의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 132(도 14에 대응함)는 단계 108과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다.
단계 134에서, 도 14의 (a)에 도시된 바와 같이, 일 실시예에서 단계 134와 단계 110의 차이점은 포토리소그래피 마스킹 기술을 사용하여 활성 영역과 분리 영역에 걸쳐 미래의 게이트 부분을 정의하여 게이트 부분에 대응하는 패드 산화물 층(204)과 패드 잘화물 층(206)이 제거되어 오목부(404)를 생성한다는 점이다. 더욱이, 미래의 게이트 부분에 대응하는 STI(402)도 일정량(예: 50nm 깊이) 제거되며, 하나의 실시예에서, 게이트 부분에 대응하는 산화물 스페이서(1302) 및 질화물 스페이서(1304)는 추가로 에칭 백된다. 따라서, 반도체 층(302), 산화물 스페이서(1302) 및 질화물 스페이서(1304)의 상부 부분이 노출된다. 또한, 도 14의 (b)는 도 14의 (a)에 대응하는 평면도이며, 여기서 도 14의 (a)는 도 14의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 136 및 단계 138(도 15에 대응함)은 각각 단계 112 및 단계 114와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 15의 (b)는 도 15의 (a)에 대응하는 평면도이며, 여기서 도 15의 (a)는 도 15의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 140(도 16에 대응함)은 단계 116과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 16의 (b)는 도 16의 (a)에 대응하는 평면도이며, 여기서 도 16의 (a)는 도 16의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
유사하게, 단계 140까지, 2개의 반도체 층(302)(시트-채널 층, SCL)이 핀의 두 측벽 상에 형성되지만(여기서 2개의 반도체 층(302)은 각각 Qleft 및 Qright로 명명됨) 핀의 상단 표면에는 SCL이 없으므로, 이것이 새로운 유형 B FinFET이다(더 높은 도핑 농도를 갖는 상부 MOSFET(Qtop)의 임계 전압은 따라서 두 측벽 FinFET의 임계 전압보다 높을 수 있음). 여기서 다른 실시예는 Qtop을 형성하는 것이다(즉, 핀의 상단 부분 상에 SCL을 형성함). 한 가지 가능한 공정 방법은 (도 14에 도시된 바와 같이) 게이트 재료(504)를 패터닝하기 전에, 게이트 재료(504)에 대응하는 영역에서 패드 질화물 층(206)과 패드 산화물(204)을 모두 제거하는 것이다. 그런 다음 다른 SEG를 사용하여 핀(즉, Qtop)의 상단 표면 상에 SCL의 얇은 층을 형성한다. 그 후, 전술한 바와 유사하게, 얇은 게이트 유전체가 2개의 측벽 SCB 층 위에 유전체 형성과 동시에 형성될 수 있고 그 구조는 도 16에 설명된 것과 같이 구축된다.
단계 142 및 단계 144(도 17에 대응함)는 각각 단계 118 및 단계 120과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 17의 (b)는 도 17의 (a)에 대응하는 평면도이며, 여기서 도 17의 (a)는 도 17의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 146(도 18에 대응함)은 단계 122와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 18의 (b)는 도 18의 (a)에 대응하는 평면도이며, 여기서 도 18의 (a)는 도 18의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 148에서, 도 19의 (a)에 도시된 바와 같이, 산화-3 공정이라고 하는 열 산화 공정을 사용하여, 산화-3 층(902)(SCBFET의 본체의 수직 측벽을 관통하는 산화물-3V 층(9022)(분명한(sharp) 결정 배향 (110)을 갖는 것으로 가정함)과 얕은 트렌치(802)의 하단(바닥)의 상부 표면 상의 산화물-3B 층(9024) 모두를 포함함)을 성장시킨다. 얕은 트렌치(802)의 두 측벽이 산화물-2 스페이서(702) 및 질화물-2 스페이서(704)의 수직 복합 재료를 갖고, 얕은 트렌치(802)의 다른 측벽들이 산화물 스페이서(1302) 및 질화물 스페이서(1304)에 접하는(against) 경우, 산화-3 공정은 SCBFET의 소스/드레인의 너비가 실제로 영향을 받지 않도록, 이들 벽에 산화물을 거의 성장시키지 않아야 한다. 또한, 도 19 및 그 다음 도면들에 도시된 산화물-3V 층(9022) 및 산화물-3B 층(9024)의 두께는 예시 목적으로만 도시되며, 그 기하학적 구조는 이들 도면에 도시된 STI(402)의 치수에 비례하지 않는다. 예를 들어, 산화물-3V 층(9022) 및 산화물-3B 층(9024)의 두께는 약 20∼30nm이지만, STI(402)의 수직 높이는 약 200∼250nm일 수 있다. 또한, 단계 148에 대한 후속 설명은 도 9의 대응하는 설명을 참조할 수 있으므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 19의 (b)는 도 19의 (a)에 대응하는 평면도이며, 여기서 도 19의 (a)는 도 19의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 150(도 20에 대응함)은 단계 126 및 단계 128을 참조할 수 있으므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한 SCBFET의 대부분이 완성되었습니다. 또한, 도 20의 (b)는 도 20의 (a)에 대응하는 평면도이며, 여기서 도 20의 (a)는 도 20의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
도 21을 참조하기 바란다. 도 21의 (a)는 도 20의 (b)에 도시된 Y 방향의 절단선을 따른 단면도이다. 도 21의 (a)에 도시된 바와 같이, 단면도에서, SEG로 성장된 p형 도핑된 실리콘 채널 영역인 Qleft와 Qright를 모두 볼 수 있음이 분명하다. 도 21의 (b)에 도시된 바와 같이, Y 방향 농도 프로파일 LYN과 종래 기술의 Y 방향 농도 프로파일 LYP가 있으며, 여기서 Y 방향 농도 프로파일 LYN은 도 21의 (a)에 표시된 파선 L1에 대응한다. 유사하게, 도 21의 (c)에 도시된 바와 같이, X 방향 농도 프로파일 LXN과 종래 기술의 X 방향 농도 프로파일 LXP가 있으며, 여기서 X 방향 농도 프로파일 LXN은 도 21의 (c)에 표시된 파선(L2)에 대응한다. 또한, 도 21에 대한 후속 설명은 도 12의 대응하는 설명을 참조할 수 있으므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다.
제3 실시예:
이하에서는 SCBFET를 생성하기 위한 제3 실시예를 예시하며, 여기서 제3 실시예는 단계 10, 단계 20-2, 단계 30-2, 단계 40-2, 단계 50을 포함한다.
도 1h 및 도 2, 도 3, 도 22를 참조하기 바라며, 단계 20-2는 다음을 포함할 수 있다:
단계 102: 패드 산화물 층(204)을 성장시키고 패드 질화물 층(206)을 증착한다.
단계 104: SCBFET의 활성 영역을 정의하고, 활성 영역 외부의 OHS에 대응하는 실리콘 재료의 부분을 제거하여 트렌치(210)를 생성한다.
단계 152: 반도체 층(302)을 성장시키고, 산화물 층을 증착하고 CMP 기술을 사용하여 과잉 산화물 층을 제거하여 얕은 트렌치 분리(STI)(402)를 형성한다.
단계 154: 얕은 트렌치 분리(STI)(402)를 에칭 백하고, 산화물 스페이서(2202) 및 질화물 스페이서(2204)를 형성한다.
반도체 층(302)과 산화물 스페이서(2202) 및 질화물 스페이서(2204)는 핀이 선폭(즉, 선의 치수)가 계속 수평으로 축소됨에 따라 비례적으로 더 얇고 더 크게 만들어지기 때문에 핀의 기계적 안정성을 강화해야 한다.
그 다음, 도 1i 및 도 1b, 도 23, 도 24를 참조하기 바란다. 단계 30-2는 다음이 포함할 수 있다.
단계 156: 산화물-2 층을 증착하고 CMP 기술을 사용하여 과잉 산화물-2 층을 제거하여 STI 산화물-2(2302)를 형성한다.
단계 158: 활성 영역 및 분리 영역에 걸쳐 게이트 부분을 정의하고, 패드 산화층(204), 패드 질화물 층(206), 산화물 스페이서(2202), 질화물 스페이서(2204)를 에칭으로 제거하고, 게이트 부분에 대응하는 STI 산화물-2(2302)를 에칭 백한다.
단계 160: 오목부(404)에 게이트 유전체 재료(502)를 형성하고 게이트 재료(504)를 증착한 다음, 게이트 재료(504)를 CMP 기술에 의해 연마하고 게이트 재료(504)를 에칭 백한다.
단계 162: 복합 캡 층(506)을 형성하고 CMP 기술로 복합 캡 층(506)을 연마한다.
도 1j, 도 25, 도 26, 도 27, 도 28, 도 29, 도 30, 도 31을 참조하기 바란다. 단계 40-2는 다음울 포함할 수 있다:
단계 164: STI 산화물-2(2302)를 에칭 백하고 패드 질화물 층(206)을 제거한다.
단계 166: 패드 산화물 층(204)을 에칭으로 제거한 다음 STI 산화물-2(2302)를 에칭 백한다.
단계 168: 게이트 재료(504) 및 복합 캡 층(506)의 에지 상에 산화물-2 스페이서(702) 및 질화물-2 스페이서(704)를 형성한다.
단계 170: 노출된 실리콘을 에칭으로 제거한다.
단계 172: 산화물-3 층(902)을 열적으로 성장시킨다.
단계 174: 산화물-3 층(902)을 에칭으로 제거한다.
단계 176: n형 저농도 도핑된 드레인(LDD)(1102, 1104)을 형성한 다음 n+ 도핑된 소스(1106) 및 n+ 도핑된 드레인(1108)을 형성한다.
단계 152(도 22에 대응함)는 단계 106 및 단계 108을 참조할 수 있으므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 22의 (b)는 도 22의 (a)에 대응하는 평면도이며, 여기서 도 22의 (a)는 도 22의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다. 단계 154에서, 도 22의 (a)에 도시된 바와 같이, STI(402)의 일부를 제거하기 위해 STI(402)를 에칭 백한다(예컨대, OHS로부터 50nm 깊이). 이것은 미래의 핀 높이 형성을 위해 예약되어 있다. 그 다음, SCBFET의 활성 영역 외부에 산화물 스페이서(2202) 및 질화물 스페이서(2204)를 형성한다.
단계 156에서, 도 23의 (a)에 도시된 바와 같이, 트렌치(210)를 완전히 채우도록 두꺼운 산화물-2 층을 증착하고 CMP 기술을 사용하여 과잉 산화물-2 층을 제거하여 STI(402) 위에 STI 산화물-2(2302)를 형성하며, 여기서 STI 산화물-2(2302)의 상단 표면은 패드 질화물 층(206)의 상단 표면과 같은 레벨이다.
단계 158에서, 도 23의 (a)에 도시된 바와 같이, 단계 158과 단계 110의 차이점은 포토리소그래피 마스킹 기술을 사용하여 활성 영역과 분리 영역에 걸쳐 미래의 게이트 부분을 정의하여 게이트 부분에 때응하는 패드 산화물 층(204), 패드 질화물 층(206), 산화물 스페이서(2202) 및 질화물 스페이서(2204)이 제거되고, 미래의 게이트 부분에 대응하는 STI 산화물-2(2302)도 일정량(예: 50nm 깊이)만큼 제거된다는 것이다. 따라서, 반도체 층(302)의 상부 부분이 노출된다.
단계 160 및 단계 162(도 24에 대응함)는 각각 단계 112 및 단계 114와 동일하므로, 간략화를 위해 이에 대한 설명은 생략된다. 또한, 도 24의 (b)는 도 24의 (a)에 대응하는 평면도이며, 여기서 도 24의 (a)는 도 24의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 164에서, 도 25의 (a)에 도시된 바와 같이, 단계 164와 단계 116의 차이점은 STI 산화물-2(2302)를 에칭 백하고 패드 질화물 층(206)을 제거하여 STI 산화물-2(2302)의 상단 표면을 패드 산화물 층(204)의 상단 표면과 같은 레벨이 되게 한다는 것이다. 또한, 도 25의 (b)는 도 25의 (a)에 대응하는 평면도이며, 여기서 도 25의 (a)는 도 25의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
유사하게, 단계 164까지, 2개의 반도체 층(302)(시트 채널 층, SCL)이 핀의 두 측벽 상에 형성되지만(여기서 2개의 반도체 층(302)은 각 Qleft 및 Qright로 명명됨) in의 상단 표면에는 SCL이 없으므로, 이것은 새로운 유형 B FinFET이다(더 높은 도핑 농도를 갖는 상위 MOSFET(Qtop)의 임계 전압은 따라서 두 측벽 FinFET의 임계 전압보다 더 높을 수 있음). 여기서 다른 실시예는 Qtop을 형성하는 것이다(즉, 핀의 상단 부분에 SCL을 형성). 한 가지 공정 방법은 (도 23에 도시된 바와 같이) 게이트 재료(504)가 패터닝되기 전에 게이트 재료(504)에 대응하는 영역에서 패드 질화물 층(206)과 패드 산화물(204)을 모두 제거하는 것이다. 그 다음에 다른 SEG를 사용하여 핀의 상단 표면(즉, Qtop) 상에 SCL의 얇은 층을 형성한다. 그 후, 전술한 바와 유사하게, 얇은 게이트 유전체를 두 측벽 SCB 층 위에 유전체 형성과 동시에 형성할 수 있고, 그 구조는 도 25에 설명된 것과 같이 구성된다.
단계 166에서, 도 26(a)에 도시된 바와 같이, 패드 산화물 층(204)을 에칭으로 제거한 다음, STI 산화물-2(2302)의 일부를 에칭 백한다.
단계 168(도 26에 대응함)은 단계 120과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 26의 (b)는 도 26의 (a)에 대응하는 평면도이며, 여기서 도 26의 (a)는 도 26의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 170(도 27에 대응함)은 단계 122와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 27의 (b)는 도 27의 (a)에 대응하는 평면도이며, 여기서 도 27의 (a)는 도 27의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 172(도 28에 대응함)는 단계 124와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 28 (b)는 도 28 (a)에 대응하는 평면도이며, 여기서 도 28 (a)는 도 28 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 174(도 29에 대응함)는 단계 126과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 29의 (b)는 도 29의 (a)에 대응하는 평면도이며, 여기서 도 29의 (a)는 도 29의(b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 176(도 30에 대응)은 단계 128과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 30의 (b)는 도 30의 (a)에 대응하는 평면도이며, 여기서 도 30의 (a)는 도 30의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
도 31을 참조하기 바란다. 도 31의 (a)는 도 30의 (b)에 도시된 Y 방향의 절단선을 따른 단면도이다. 도 31의 (a)에 도시된 바와 같이, 단면도에서, SEG 성장된 p형 도핑된 실리콘 채널 영역인 Qleft 및 Qright SCL 층을 모두 볼 수 있음이 분명하다. 도 31의 (b)에 도시된 바와 같이, Y 방향 농도 프로파일 LYN과 종래 기술의 Y 방향 농도 프로파일 LYP이 있으며, 여기서 Y 방향 농도 프로파일 LYN은 도 31의 (a)에 표시된 파선 L1에 대응한다. Qleft와 Qright의 도핑 농도(예: 1x10^16 ∼ 3x10^18)가 핀 본체의 도핑 농도(예: 5x10^18)보다 낮은 것은 분명하다. 주요 발명 요점을 이하에 설명한다. SCBFET의 드레인과 소스는 모두 Qleft 및 Qright보다 높은 농도의 n형 도펀트로 도핑되는 것을 제외하고는 SEG 기술에 의해 형성되기 때문에, 드레인과 채널 사이에 그리고 소스와 채널 사이에 각각 잘 생성된 심리스 콘택 영역이 잘 형성된다. 채널, 드레인 및 소스를 형성하기 위한 이온 주입이 완료되지 않았으며, 드레인 및 소스를 형성하는 심한 충격으로 인한 손상을 제거하기 위해 고온 열 어닐링이 필요하지 않다. 또한, Qleft와 Qright의 도핑 수축이 SCBFET의 벌크 체의 수축보다 작기 때문에, 특히 벌크 체의 농도가 더 높고 반전되기 어렵고 잘 정의된 본체 전압(예: 접지)이 SCBFET 기능을 안정화할 수 있는 경우에 임계 전압이 잘 설계된 금속-산화물-SCL 구조의 잘 설게된 일함수에 의해 엄격하게 정의될 것으로 예상된다. 그러면 이 SCBFET의 단채널 효과가 크게 개설될 것으로 생각된다. 더욱이, 보다 높은 도핑 농도가 SCBFET에 사용되기 때문에, NMOS와 PMOS 사이에서 발생하는 래치업 문제도 크게 개선될 수 있다.
제4 실시예:
이하에서는 SCBFET를 생성하기 위한 제4 실시예가 예시되며, 여기서 제4 실시예는 단계 10, 단계 20-3, 단계 30-3, 단계 40-3, 단계 50을 포함한다.
도 1k 및 도 2, 도 3, 도 32, 도 33을 참조하기 바란다, 단계 20-3은 다음을 포함할 수 있다:
단계 102: 패드 산화물 층(204)을 성장시키고 패드 질화물 층(206)을 증착한다.
단계 104: SCBFET의 활성 영역을 정의하고, 활성 영역 외부의 OHS에 대응하는 실리콘 재료의 부분을 제거하여 트렌치(210)를 생성한다.
단계 178: 산화물 층을 증착하고 CMP 기술을 사용하여 과잉 산화물 층을 제거하여 얕은 트렌치 분리(STI)(402)를 형성하고, STI(402)를 에칭 백한다.
단계 180: 선택적 에피택시 성장(SEG) 기술을 사용하여 반도체 층(3302)을 성장시킨다.
그 다음, 도 1l 및 도 34, 도 35를 참조하기 바란다. 단계 30-3은 다음을 포함할 수 있다:
단계 182: 산화물-2 층을 증착하고 CMP 기술을 사용하여 과잉 산화물-2 층을 제거하여 STI 산화물-2(2302)를 형성한다.
단계 184: 활성 영역 및 분리 영역에 걸쳐 게이트 부분을 정의하고, 패드 산화물 층(204), 패드 질화물 층(206)을 에칭으로 제거하고, 게이트 부분에 대응하는 STI 산화물-2(2302)를 에칭 백한다.
단계 186: 오목부(404)에 게이트 유전체 재료(502)를 형성하고 게이트 재료(504)를 증착한 다음, 게이트 재료(504)를 CMP 기술로 연마하고 게이트 재료(504)를 에칭 백한다.
단계 188: 복합 캡 층(506)을 형성하고 CMP 기술로 복합 캡 층(506)을 연마한다.
도 1m, 도 36, 도 37, 도 38, 도 39, 도 40, 도 41, 도 42를 참조하기 바란다. 단계 40-3은 다음을 포함할 수 있다.
단계 190: STI 산화물-2(2302)를 에칭 백하고 패드 질화물 층(206)을 제거한다.
단계 192: 패드 산화물 층(204)을 에칭으로 제거한 다음, STI 산화물-2(2302)를 에칭 백한다.
단계 194: 게이트 재료(504) 및 복합 캡 층(506)의 에지 상에 산화물-2 스페이서(702) 및 질화물-2 스페이서(704)를 형성한다.
단계 195: 노출된 실리콘을 에칭으로 제거한다.
단계 196: 산화물-3 층(902)을 열적으로 성장시킨다.
단계 197: 산화물-3 층(902)을 에칭으로 제거한다.
단계 198: n형 저농도 도핑된 드레인(LDD)(1102, 1104)을 형성한 다음 n+ 도핑된 소스(1106) 및 n+ 도핑된 드레인(1108)을 형성한다.
단계 178에서, 도 32의 (a)에 도시된 바와 같이, 두꺼운 산화물 층을 트렌치(210)에 증착하고 CMP 기술을 사용하여 과잉 산화물 층을 제거하여 STI(402)를 형성하며, 한편, STI(402)의 상단 표면은 패드 질화물 층(206)의 상단 표면과 같은 레벨에 있다. 또한, 시트 채널 층(SCL)이 트렌치(210)에서 성장되지 않는다는 점에 유의하기 바란다. 그런 다음, STI(402)의 일부를 제거하기 위해 STI(402)를 에칭 백한다(예: OHS로부터 50nm 깊이). 이것은 미래의 핀 높이 형성을 위해 예약되어 있다. 또한, 도 32의 (b)는 도 32의 (a)에 대응하는 평면도이며, 여기서 도 32의 (a)는 도 32의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 180에서, 도 33의 (a)에 도시된 바와 같이, 선택적 에피택시 성장(SEG) 기술을 사용하여 노출된 실리콘 표면(핀 구조의 두 측벽) 위에 모놀리식 p형 도핑된 실리콘의 반도체 층(3302)(즉, 시트 채널 층, SCL)을 성장시킨다(상세한 소자 설계를 위해 잘 조정되어야 하는 약 1∼2nm 두께). 또한, 반도체 층(3302)의 작동 원리는 반도체 층(302)과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 33의 (b)는 도 33의 (a)에 대응하는 평면도이며, 여기서 도 33의 (a)는 도 33의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 182에서, 도 34의 (a)에 도시된 바와 같이, 트렌치(210)를 완전히 채우도록 두꺼운 산화물-2 층을 증착하고 CMP 기술을 사용하여 과잉 산화물-2 층을 제거하여 STI(402) 위에 STI 산화물-2(2302)를 형성하며, STI 산화물-2(2302)는 패드 질화물 층(206)의 상단 표면과 같은 레벨에 있다.
단계 184에서, 도 34의 (a)에 도시된 바와 같이, 포토리소그래피 마스킹 기술을 사용하여 활성 영역과 분리 영역에 걸쳐 미래의 게이트 부분을 정의하여 게이트 부분에 대응하는 패드 산화물 층(204) 및 패드 질화물 층(206)을 제거하고, 미래의 게이트 부분에 대응하는 STI 산화물-2(2302)도 일정량(예: 50nm 깊이)만큼 제거된다. 따라서, 반도체 층(3302)의 상부 부분이 노출된다. 또한, 도 34의 (b)는 도 34의 (a)에 대응하는 평면도이며, 여기서 도 34의 (a)는 도 34의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 186 및 단계 188(도 35에 대응함)은 각각 단계 112 및 단계 114와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 35의 (b)는 도 35의 (a)에 대응하는 평면도이며, 여기서 도 35의 (a)는 도 35의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 190에서, 도 36의 (a)에 도시된 바와 같이, 단계 190과 단계 116의 차이점은 STI 산화물-2(2302)를 에칭 백하고 패드 질화물 층(206)을 제거하여 STI 산화물-2(2302)의 상단 표면이 패드 산화물 층(204)의 상단 표면과 같은 레벨에 되게 한다. 또한, 도 36의 (b)는 도 36의 (a)에 대응하는 평면도이며, 여기서 도 36의 (a)는 도 36의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
유사하게, 단계 190까지, 2개의 반도체 층(3302)(시트 채널 층, SCL)이 핀의 두 측벽 상에 형성되지만(여기서 2개의 반도체 층(3302)은 각각 Qleft 및 Qright로 명명됨) 핀의 상단 표면에는 SCL이 없으므로, 이것이 새로운 유형 B FinFET이다(더 높은 도핑 농도를 갖는 상위 MOSFET(Qtop)의 임계 전압은 따라서 두 측벽 FinFET의 임계 전압보다 높을 수 있음). 여기서 다른 실시예는 Qtop을 형성하는 것이다(즉, 핀의 상단 부분에 SCL을 형성함). 한 가지 가능한 공정 방법은 게이트 재료(504)를 패터닝하기 전에(도 34에 도시된 바와 같이), 게이트 재료(504)에 대응하는 영역에서 패드 질화물 층(206)과 패드 산화물(204)을 모두 제거하는 것이다. 그 다음 다른 SEG를 사용하여 핀(즉, Qtop)의 상단 표면 상에 SCL의 얇은 층을 형성한다. 그 후, 전술한 바와 유사하게, 얇은 게이트 유전체가 두 측벽 SCB 층 위에 유전체 형성과 동시에 형성될 수 있고, 그 구조는 도 35에 설명된 것과 같이 구성된다.
단계 192에서, 도 37의 (a)에 도시된 바와 같이, 패드 산화물 층(204)을 에칭으로 제거한 다음, STI 산화물-2(2302)의 일부를 에칭 백한다.
단계 194(도 37에 대응함)는 단계 120과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략한다. 또한, 도 37의 (b)는 도 37의 (a)에 대응하는 평면도이며, 여기서 도 37의 (a)는 도 37의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 195(도 38에 대응함)는 단계 122와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 38의 (b)는 도 38의 (a)에 대응하는 평면도이며, 여기서 도 38의 (a)는 도 38의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 196(도 39에 대응함)은 단계 124와 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 39의 (b)는 도 9의 (a)에 대응하는 평면도이며, 여기서 도 39의 (a)는 도 39의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 197(도 40에 대응함)은 단계 126과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 40의 (b)는 도 40의 (a)에 대응하는 평면도이며, 여기서 도 40의 (a)는 도 40의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
단계 198(도 41에 대응함)은 단계 128과 동일하므로, 간략화를 위해 이에 대한 더 이상의 설명은 생략된다. 또한, 도 41의 (b)는 도 41의 (a)에 대응하는 평면도이며, 여기서 도 41의 (a)는 도 41의 (b)에 도시된 X 방향의 절단선을 따른 단면도이다.
도 42를 참조하기 바란다. 도 42의 (a)는 도 42의 (b)에 도시한 Y 방향의 절단선을 따른 단면도이다. 도 42의 (a)에 도시된 바와 같이, 단면도에서, SEG로 성장된 p형 도핑된 실리콘 채널 영역인 Qleft와 Qright를 모두 볼 수 있음이 분명하다. 도 42의 (b)에 도시된 바와 같이, Y 방향 농도 프로파일 LYN과 종래 기술의 Y 방향 농도 프로파일 LYP이 있으며, 여기서 Y 방향 농도 프로파일 LYN은 도 42의 (a)에 표시된 파선 L1에 대응한다. 유사하게, 도 42의 (c)에 도시된 바와 같이, X 방향 농도 프로파일 LXN과 종래 기술의 X 방향 농도 프로파일 LXP가 있으며, 여기서 X 방향 농도 프로파일 LXN은 도 42의 (a)에 표시된 파선 L2에 대응한다. Qleft와 Qright의 도핑 농도(예: 1x10^16 ∼ 3x10^18)가 핀 본체의 도핑 농도(예: 5x10^18)보다 낮은 것이 분명하다. 주요 발명 요점을 이하에 설명한다. SCBFET의 드레인과 소스는 모두 Qleft 및 Qright보다 높은 농도의 n형 도펀트로 도핑되는 것을 제외하고는 SEG 기술에 의해 형성되기 때문에, 드레인과 채널 사이에 그리고 소스와 채널 사이에 각각 잘 생성된 심리스 콘택 영역이 잘 형성된다. 모든 채널, 드레인 및 소스를 형성하기 위한 이온 주입이 완료되지 않았으며, 드레인 및 소스를 형성하는 심한 충격으로 인한 손상을 제거하기 위해 고온 열 어닐링이 필요하지 않다. 또한, Qleft와 Qright의 도핑 수축이 SCBFET의 벌크 체의 수축보다 작기 때문에, 특히 벌크 체의 농도가 더 높고 반전되기 어렵고 잘 정의된 본체 전압(예: 접지)이 SCBFET 기능을 안정화할 수 있는 경우에 임계 전압이 잘 설계된 금속-산화물-SCL 구조의 잘 설게된 일함수에 의해 엄격하게 정의될 것으로 예상된다. 그러면 이 SCBFET의 단채널 효과가 크게 개설될 것으로 생각된다. 더욱이, 보다 높은 도핑 농도가 SCBFET에 사용되기 때문에, NMOS와 PMOS 사이에서 발생하는 래치업 문제도 크게 개선될 수 있다.
본 발명이 실시예를 참조하여 예시되고 설명되었지만, 본 발명은 개시된 실시예에 한정되지 않고, 오히려 첨부된 청구범위 사상의 및 범위 내에 포함되는 다양한 수정 및 등가적인 배치를 포함하도록 의도된 것으로 이해되어야 한다.

Claims (12)

  1. 트랜지스터 구조로서,
    본체 영역(body region)을 갖는 기판(substrate);
    상기 본체 영역 위의 게이트 전도성 영역(gate conductive region);
    상기 게이트 전도성 영역과 상기 본체 영역 사이의 게이트 유전체 층(gate dielectric layer); 및
    상기 본체 영역과 상기 게이트 유전체 층 사이에 배치된 시트 채널 층(sheet channel layer) - 상기 시트 채널 층은 상기 기판으로부터 독립되어 있음 -을 포함하고,
    상기 본체 영역의 도핑 농도는 상기 시트 채널 층의 도핑 농도보다 높은,
    트랜지스터 구조.
  2. 제1항에 있어서,
    상기 기판은 상기 본체 영역 아래에 우물 영역(well region)을 더 포함하고, 상기 시트 채널 층의 도핑 농도는 상기 우물 영역의 도핑 농도보다 높은, 트랜지스터 구조.
  3. 제1항에 있어서,
    상기 본체 영역은 핀 구조체(fin structure)를 포함하고, 상기 시트 채널 층은 제1 시트 채널 층 및 제2 시트 채널 층을 포함하고, 상기 제1 시트 채널 층은 상기 핀 구조체의 제1 측벽에 접촉하고, 상기 제2 시트 채널 층은 상기 핀 구조체의 제2 측벽에 접촉하는, 트랜지스터 구조.
  4. 제3항에 있어서,
    상기 시트 채널 층은 상기 핀 구조체의 상단 벽(top wall)의 바로 위에 제3 시트 채널 층을 더 포함하는, 트랜지스터 구조.
  5. 제3항에 있어서,
    상기 제1 시트 채널 층 및 상기 제2 시트 채널 층에 부착되는 스페이서 층(spacer layer)을 더 포함하는, 트랜지스터 구조.
  6. 제5항에 있어서,
    상기 스페이서 층은 질화물 층(nitride layer)을 포함하는, 트랜지스터 구조.
  7. 제5항에 있어서,
    추가로 상기 스페이서 층은 상기 제1 시트 채널 층의 상부 부분(upper portion) 및 상기 제2 시트 채널 층의 상부 부분에만 부착되는, 트랜지스터 구조.
  8. 제3항에 있어서,
    상기 제1 시트 채널 층은 상기 핀 구조체의 제1 측벽의 상부 부분에만 접촉하고, 상기 제2 시트 채널 층은 상기 핀 구조체의 제2 측벽의 상부 부분에만 접촉하는, 트랜지스터 구조.
  9. 제1항에 있어서,
    상기 시트 채널 층 및 상기 본체 영역에 접하는 제1 전도성 영역을 더 포함하고, 상기 제1 전도성 영역은 상기 기판으로부터 독립되어 있는, 트랜지스터 구조.
  10. 제9항에 있어서,
    상기 제1 전도성 영역은 저농도 도핑된 영역(lightly doped region) 및 상기 저농도 도핑된 영역 상에 수직으로 적층된 고농도 도핑된 영역(highly doped region)을 포함하는, 트랜지스터 구조.
  11. 제10항에 있어서,
    상기 저농도 도핑된 영역 및 상기 고농도 도핑된 영역은 선택적 성장(selective growth)에 의해 형성되는, 트랜지스터 구조.
  12. 제1항에 있어서,
    상기 시트 채널 층은 선택적 성장에 의해 형성되는, 트랜지스터 구조.
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