JP2018142575A - 半導体装置の製造方法および半導体装置 - Google Patents

半導体装置の製造方法および半導体装置 Download PDF

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Abstract

【課題】半導体装置の寿命を向上させる。
【解決手段】ＳＯＩ基板１Ｓに形成される半導体装置の製造工程において、ゲート幅方向の幅が第１の長さ以上の幅が広い活性領域の半導体層ＳＬの外周端部上に部分的にエピタキシャル層ＥＰＩ１を形成する。その後、ゲート幅方向の幅が第１の長さより短い幅が狭い活性領域および幅が広い活性領域の半導体層ＳＬ上にエピタキシャル層ＥＰＩ２を形成する。これにより、幅が広い活性領域に半導体層ＳＬとエピタキシャル層ＥＰＩ１，ＥＰＩ２との積層体で形成される半導体層ＳＥ１を形成し、幅が狭い活性領域に半導体層ＳＬとエピタキシャル層ＥＰＩ２との積層体で形成される半導体層ＳＥ１を形成する。
【選択図】図３０

Description

本発明は、半導体装置の製造方法および半導体装置技術に関し、例えば、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板上に電界効果トランジスタを設けた半導体装置の製造方法および半導体装置技術に適用して有効な技術に関する。
例えば、特開２０１４−２３６０９７号公報（特許文献１）には、ＳＯＩ基板の半導体層上に形成されるエピタキシャル層の外周部を、半導体層に隣接する素子分離部の上面上に張り出させる技術が記載されている。
また、例えば、特開２０１５−１０３５５５号公報（特許文献２）には、ＳＯＩ基板の半導体層に形成された活性領域の幅に応じて半導体層上に形成されるエピタキシャル層の厚さを変える技術が記載されている。
さらに、例えば、特開２０１４−０７８７１５号公報（特許文献３）には、ＳＯＩ基板に分離トレンチを形成した後、分離トレンチの側面から露出する半導体層から分離トレンチに向かって突出する半導体層の突起部をエピタキシャル成長により形成し、さらにその突起部を含む半導体層上に隆起型のソースおよびドレインをエピタキシャル成長により形成する技術が記載されている。
特開２０１４−２３６０９７号公報 特開２０１５−１０３５５５号公報 特開２０１４−０７８７１５号公報
ところで、ＳＯＩ基板に形成される電界効果トランジスタにおいては、ソースおよびドレインが形成される半導体層が薄いために、そのソースおよびドレインに接続されるプラグを形成するための接続孔の形成時に接続孔が半導体層を貫通して支持基板に達する場合がある。また、ソースおよびドレインが形成される半導体層が薄いために、ソースおよびドレインの抵抗が高くなる場合がある。そこで、これらの対策としてソースおよびドレインが形成される活性領域の半導体層上にエピタキシャル層を選択的に成長させてソースおよびドレインにおける半導体層の厚さを確保する、せり上げソースおよびドレイン構造が採用されている場合がある。
しかし、せり上げソースおよびドレイン構造を形成するための選択エピタキシャル成長プロセスにおいて、相対的に幅が広い活性領域の外周端部では、エピタキシャル層の成長が、その活性領域の中央に比べて小さいため、エピタキシャル層が薄くなり、外方に向かって細く尖った形状に形成される。このため、例えば、ＳＯＩ基板に形成された半導体装置のスタンバイ時に、幅が広い活性領域の外周部のエピタキシャル層の先端部分で電界集中が生じ、ＳＯＩ基板の埋め込み絶縁膜のＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄａｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）寿命が低下する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態における半導体装置の製造方法では、ＳＯＩ基板の分離部で囲まれた活性領域の半導体層の端部だけ選択的に第１のエピタキシャル層を形成した後、ＳＯＩ基板の全体の活性領域の半導体層上に第２のエピタキシャル層を形成する。
また、一実施の形態における半導体装置では、ＳＯＩ基板に分離部で囲まれた、第１方向の幅が第１の長さ以上の第１の活性領域と、第１方向の幅が第１の長さより短い第２の活性領域とを備える。第１の活性領域および第２の活性領域内の各々の半導体層上に形成されたエピタキシャル層の外周端部において、ＳＯＩ基板の埋め込み絶縁膜と半導体層との境界面と、エピタキシャル層の外周端部の傾斜面との成す角度が３０°以上である。
一実施の形態によれば、ＳＯＩ基板上に形成された半導体装置の寿命を向上させることができる。
ＳＯＩ基板の要部断面図である。 図１のＳＯＩ基板にプラグを形成した場合の問題点を説明するためのＳＯＩ基板の要部断面図である。 せり上げソースおよびドレイン構造を説明するためのＳＯＩ基板の要部断面図である。 せり上げソースおよびドレイン構造におけるプラグの目外れに起因する問題点を説明するためのＳＯＩ基板の要部断面図である。 せり上げソースおよびドレイン構造の問題点に対する改善策の一例を説明するためのＳＯＩ基板の要部断面図である。 本発明者が新たに見出した知見を説明するためのＳＯＩ基板の要部断面図である。 図６の場合においてプラグの目外れに起因する問題点を説明するためのＳＯＩ基板の要部断面図である。 （ａ）は活性領域の幅（ゲート幅方向）を変化させた場合の半導体層ＳＥ（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の形状の変化を模式的に示す図であり、（ｂ）は活性領域の幅（Ｗ）と半導体層ＳＥ（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の厚さの関係を示すグラフである。 エピタキシャル成長法を使用してＳＯＩ基板の半導体層上にエピタキシャル層を成長させる際の成長面を示すＳＯＩ基板の要部断面図である。 「ステップ」の形状を模式的に示す図である。 「キンク」の形状を模式的に示す図である。 「裾引き構造」が形成されるメカニズムを説明するためのＳＯＩ基板の要部断面図である。 「ファセット構造」が形成されるメカニズムを説明するためのＳＯＩ基板の要部断面図である。 ＳＯＩ基板に形成された電界効果トランジスタの平面図である。 図１４のＩ−Ｉ線の断面図である。 図１４の半導体装置のスタンバイ時において幅が広い活性領域における素子分離部と半導体層との境界部およびその近傍での電界状態のシミュレーション結果を示す図である。 本実施の形態の半導体装置の製造工程の流れを示す工程図である。 本実施の形態の半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図である。 図１８のＩＩ−ＩＩ線の断面図である。 左右はそれぞれ図１８のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の断面図である。 図１８に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図である。 図２１のＩＩ−ＩＩ線の断面図である。 図２１に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図である。 図２３のＩＩ−ＩＩ線の断面図である。 図２３に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図である。 図２５のＩＩ−ＩＩ線の断面図を示している。 図２５に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図である。 図２７のＩＩ−ＩＩ線の断面図である。 図２７に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図である。 図２９のＩＩ−ＩＩ線の断面図である。 半導体装置の製造工程のシリサイド形成工程後におけるＳＯＩ基板の主面の要部平面図である。 図３１のＩＩ−ＩＩ線の断面図である。 左右は図３１に続く半導体装置の製造工程中のＳＯＩ基板において図１８のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線に相当する箇所の断面図である。 本実施の形態の半導体装置を構成するＳＯＩ基板の主面の要部平面図である。 図３４のＶ−Ｖ線の断面図である。 図３４のＶＩ−ＶＩ線の断面図である。 図３４のＶＩＩ−ＶＩＩ線の断面図である。 左右はそれぞれ図３６および図３７の破線で囲んだ領域の拡大断面図である。 本実施の形態の半導体装置のスタンバイ時において幅が広い活性領域および幅が狭い活性領域における素子分離部と半導体層との境界部およびその近傍での電界状態のシミュレーション結果を示す図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
＜ＳＯＩ基板の半導体層の問題点について＞
半導体装置の高集積化を実現するために、電界効果トランジスタは、スケーリング則に基づいて微細化されてきている。ところが、微細化された電界効果トランジスタでは、短チャネル効果やしきい値電圧のばらつきが顕在化するため半導体装置の性能低下を招くことになる。この点に関し、ＳＯＩ基板に形成された電界効果トランジスタは、半導体基板（バルク基板）に形成された電界効果トランジスタに比べて、短チャネル効果やしきい値電圧のばらつきが顕在化し難いため、半導体装置の性能が優れている。このため、例えば、回路線幅が９０ｎｍ程度の世代以降の半導体装置においては、電界効果トランジスタをＳＯＩ基板上に形成している場合がある。
特に、ＳＯＩ基板上に形成される電界効果トランジスタの一例である完全空乏型トランジスタは、短チャネル効果を抑制する上で非常に優れているとともに、チャネル領域に不純物を導入しないので不純物のばらつきに起因するしきい値電圧のばらつきも充分に抑制できる上で優れている。このため、完全空乏型トランジスタを採用することにより、優れた性能の半導体装置を提供することができる。
ところで、半導体装置の高集積化に伴いＳＯＩ基板に形成される半導体層の厚さが薄くなってきている。特に、完全空乏型トランジスタでは、半導体層（シリコン層）を完全に空乏化させる必要があるため、ＳＯＩ基板の半導体層の厚さを非常に薄くする必要がある。しかし、このようにＳＯＩ基板の半導体層の厚さが薄いことに起因して、半導体層に接続されるプラグが、半導体層および埋め込み絶縁膜を突き抜けて、支持基板にまで達してしまうことがある。以下に、この点について説明する。
まず、図１はＳＯＩ基板の要部断面図である。ＳＯＩ基板１Ｓは、支持基板ＳＵＢと、その上に形成された埋め込み絶縁膜ＢＯＸと、その上に形成された半導体層ＳＬとを備えている。半導体層ＳＬの表面には、溝型の素子分離部ＳＴＩが形成されている。支持基板ＳＵＢには、ウェルＷＬが形成されている。さらに、ＳＯＩ基板１Ｓ上には、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬが形成されている。
次に、図２は図１のＳＯＩ基板にプラグを形成した場合の問題点を説明するためのＳＯＩ基板の要部断面図である。プラグＰＬＧを形成するには、その前段階としてリソグラフィ技術およびエッチング技術を使用することにより、層間絶縁膜ＩＬに、ＳＯＩ基板１Ｓの半導体層ＳＬに達するコンタクトホールＣＮＴを形成する必要がある。
このとき、層間絶縁膜ＩＬは酸化シリコン膜で形成され、かつ、ＳＯＩ基板１Ｓの半導体層ＳＬはシリコン層で形成されているので、コンタクトホールＣＮＴを形成するためのエッチングの進行は、半導体層ＳＬがエッチングストッパとなり半導体層ＳＬが露出した時点で停止すると考えられる。
ところが、本発明者の検討によると、例えば、ＳＯＩ基板１Ｓに完全空乏型トランジスタを形成する場合のように、半導体層ＳＬの厚さが薄い場合、半導体層ＳＬがエッチングストッパとして充分に機能せず、図２に示すように、コンタクトホールＣＮＴが半導体層ＳＬを突き抜けてしまう場合がある。すると、半導体層ＳＬの下層の埋め込み絶縁膜ＢＯＸは、層間絶縁膜ＩＬと同じ酸化シリコンで形成されているので、コンタクトホールＣＮＴは、埋め込み絶縁膜ＢＯＸをも貫通してしまう。特に、ＳＯＩ基板１Ｓに形成された電界効果トランジスタのしきい値電圧を、ゲート電極に印加するゲート電位だけでなく、ウェルＷＬに加えるバックゲート電位によっても調整する構成を採用する場合には、埋め込み絶縁膜ＢＯＸを薄くする必要があるので、コンタクトホールＣＮＴが埋め込み絶縁膜ＢＯＸを貫通し易くなる。
このようにコンタクトホールＣＮＴが半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸを貫通して支持基板ＳＵＢまで達していると、そのコンタクトホールＣＮＴ内に埋め込まれたプラグＰＬＧを通じて半導体層ＳＬと支持基板ＳＵＢ（ウェルＷＬ）とが導通してしまう。すなわち、電界効果トランジスタと支持基板ＳＵＢとが導通することになり、電界効果トランジスタが正常に動作しなくなる。
＜せり上げソースおよびドレイン構造について＞
上記のようなＳＯＩ基板の問題を防止する構成例として、せり上げソースおよびドレイン構成がある。図３は、せり上げソースおよびドレイン構造を説明するためのＳＯＩ基板の要部断面図である。この構造においては、ＳＯＩ基板１Ｓの半導体層ＳＬにおいてソースおよびドレインの形成領域に、シリコンからなるエピタキシャル層ＥＰＩが積み上げられている。この場合、プラグＰＬＧが接続される部分の半導体層の厚さが、半導体層ＳＬとエピタキシャル層ＥＰＩとを合わせた厚さになるので、プラグＰＬＧ下の半導体層（エピタキシャル層ＥＰＩ+半導体層ＳＬ）を、コンタクトホールＣＮＴの形成時のエッチングストッパとして充分に機能させることができる。したがって、上記した半導体層ＳＬと支持基板ＳＵＢとの導通不良を防止でき、電界効果トランジスタの動作不良を防止することができる。
＜目外れの問題点について＞
ところで、上記図３に示したように、半導体層ＳＬ上だけにエピタキシャル層ＥＰＩを形成した構造では、以下に示す改善の余地が存在する。図４は、せり上げソースおよびドレイン構造におけるプラグの目外れに起因する問題点を説明するためのＳＯＩ基板の要部断面図である。ここでは、層間絶縁膜ＩＬに形成されるプラグＰＬＧの位置が、素子分離部ＳＴＩ側にずれる場合を考える。
ＳＯＩ基板１Ｓの半導体層ＳＬ上に形成されたエピタキシャル層ＥＰＩの端部には、エピタキシャル成長法に起因してテーパ形状の「ファセット構造」が形成される。すなわち、エピタキシャル層の端部は、その厚さが素子分離部ＳＴＩに近づくにつれて薄くなる。このため、層間絶縁膜ＩＬに形成されるコンタクトホールＣＮＴが素子分離武部ＳＴＩ側にずれると、エピタキシャル層ＥＰＩにおいて厚さが薄い「ファセット構造」の部位にコンタクトホールＣＮＴが形成される。このとき、「ファセット構造」の部位では、エピタキシャル層ＥＰＩが薄くなるので、コンタクトホールＣＮＴを形成する際のエッチングストッパとして充分に機能しなくなる。すなわち、コンタクトホールＣＮＴは、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸを貫通して支持基板ＳＵＢまで達してしまう。その結果、せり上げソースおよびドレイン構造を採用していたとしても、半導体層ＳＬと支持基板ＳＵＢとがプラグＰＬＧを通じて導通してしまう。
ここで、図５は、せり上げソースおよびドレイン構造の問題点に対する改善策の一例を説明するためのＳＯＩ基板の要部断面図である。この場合、エピタキシャル層ＥＰＩが、半導体層ＳＬ上だけでなく、半導体層ＳＬと素子分離部ＳＴＩとの境界を超えて、素子分離部ＳＴＩの一部上も覆うように形成されている。すなわち、エピタキシャル層ＥＰＩの端部の「ファセット構造」が、半導体層ＳＬ上にではなく、素子分離部ＳＴＩ上に形成されている。このため、素子分離部ＳＴＩに近い半導体層ＳＬの端部においても、半導体層ＳＬとエピタキシャル層ＥＰＩとを合わせた膜厚を充分に確保することができる。すなわち、たとえ、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれても、半導体層ＳＬの端部における半導体層（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）は、コンタクトホールＣＮＴを形成する際のエッチングストッパとして充分に機能を発揮することができる。したがって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれても、半導体層ＳＬと支持基板ＳＵＢとがプラグＰＬＧを通じて導通する不良を防止することができるので、電界効果トランジスタの動作不良を防止することができる。
＜本発明者が見出した新たな知見＞
上述したように、エピタキシャル層ＥＰＩを半導体層ＳＬ上だけでなく、素子分離部ＳＴＩの一部上も覆うように形成するという構造（図５参照）を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれる場合も含めて、プラグＰＬＧの支持基板ＳＵＢへの突き抜けを防止できると考えられる。すなわち、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通不良に起因する電界効果トランジスタの動作不良を防止することができると考えられる。
ところが、本発明者は、図５に示した構造を採用したとしても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合に、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通不良を必ずしも防止することができない場合があるという知見を新たに見出した。以下では、本発明者が見出した新たな知見について説明する。
まず、本発明者が見出した新たな知見を説明する前提として、ＳＯＩ基板には素子分離領域ＳＴＩによって区画された様々なサイズの活性領域が存在する。すなわち、半導体チップにＳＲＡＭやロジック回路やＩ／Ｏ回路などが形成されるが、これらの回路を形成する活性領域のサイズは、回路の種類によって異なる。したがって、半導体チップを構成するＳＯＩ基板には、様々な回路に対応した様々なサイズの活性領域が存在する。以下では、このことを前提として、本発明者が新たに見出した知見について説明する。
図６は本発明者が新たに見出した知見を説明するためのＳＯＩ基板の要部断面図である。支持基板ＳＵＢと埋め込み絶縁膜ＢＯＸと半導体層ＳＬとを有するＳＯＩ基板１Ｓに素子分離部ＳＴＩとウェルＷＬとが形成されている。そして、半導体層ＳＬ上から素子分離部ＳＴＩの一部上にわたってエピタキシャル層ＥＰＩが形成されている。ここまでの構成は、上述した図５の構成と同様であるが、図６に示す構成では、エピタキシャル層ＥＰＩの端部の構造が「裾引き構造」となっている。すなわち、図５に示す構造では、エピタキシャル層ＥＰＩの端部の構造が「ファセット構造」になるのに対し、図６に示す構造では、エピタキシャル層ＥＰＩの端部の構造が「裾引き構造」となる点で相違する。
ここで、図５に示す「ファセット構造」とは、テーパ形状を意味し、特に、急な傾きの傾斜線から構成される端部形状を意味する。一方、図６に示す「裾引き構造」とは、急な傾きの傾斜線と緩やかな傾きの傾斜線との組み合わせを有する端部形状を意味する。すなわち、図６に示す「裾引き構造」とは、傾きの異なる傾斜線の組み合わせから構成される端部形状である点で、一定の傾きの傾斜線から構成される端部形状である図５に示す「ファセット構造」とは相違する。特に、「裾引き構造」の特徴としては、「裾引き構造」の幅（ゲート幅方向）が「ファセット構造」の幅（ゲート幅方向）に比べて長くなる点を挙げることができる。
「ファセット構造」では、図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれても、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通を防止することができる。一方、「裾引き構造」では、上述した「裾引き構造」の特徴に起因して、図５に示す構造を採用しても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、半導体層ＳＬと支持基板ＳＵＢとがプラグＰＬＧを介して導通してしまう。
以下に、この点について説明する。上述したように、半導体チップには、様々な回路に対応した様々なサイズの活性領域が存在することを前提として、本発明者は、素子分離部ＳＴＩで囲まれた活性領域の幅に依存して、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状が異なることを見出した。
具体的には、以下のとおりである。すなわち、活性領域の幅（ゲート幅方向の幅）が小さい場合、図５に示すように、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状は、「ファセット構造」となる。一方、活性領域の幅（ゲート幅方向の幅）が大きい場合、図６に示すように、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状は、「裾引き構造」となる、というものである。
そして、この知見を考慮すると、図５に示すように、活性領域の幅が小さい場合には、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれても、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸへのコンタクトホールＣＮＴの突き抜けを防止することができるので、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通不良を回避することができる。
一方、図７は、図６の場合においてプラグの目外れに起因する問題点を説明するためのＳＯＩ基板の要部断面図である。図６および図７に示すように、活性領域の幅（ゲート幅方向の幅）が大きい場合には、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、「裾引き構造」をしたエピタキシャル層ＥＰＩの端部にコンタクトホールＣＮＴが形成される。この「裾引き構造」の場所では、エピタキシャル層ＥＰＩが薄くなるため、コンタクトホールＣＮＴを形成する際のエッチングストッパとして充分に機能しなくなる。その結果、図７に示すように、たとえ、エピタキシャル層ＥＰＩを半導体層ＳＬ上から素子分離部ＳＴＩの一部上に張り出させたとしても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれると、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸへのコンタクトホールＣＮＴの突き抜けが発生し、半導体層ＳＬと支持基板ＳＵＢとがプラグＰＬＧを介して導通してしまう。
＜知見の詳細＞
本発明者が見出した新たな知見は、素子分離部ＳＴＩで囲まれた活性領域の幅（ゲート幅方向の幅）に依存して、活性領域の半導体層ＳＬ上に形成されるエピタキシャル層ＥＰＩの端部形状が異なるというものである。定性的に、本発明者が見出した新たな知見は、活性領域の幅が小さい場合、エピタキシャル層ＥＰＩの端部形状は、「ファセット構造」となる一方、活性領域の幅が大きい場合、エピタキシャル層ＥＰＩの端部形状は、「裾引き構造」となるというものである。
以下に、具体的に、本発明者が見出した新たな知見の詳細について図８を参照して説明する。図８（ａ）は、活性領域の幅（ゲート幅方向の幅Ｗ）を変化させた場合の半導体層ＳＥ（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の形状の変化を模式的に示す図であり、図８（ｂ）は活性領域の幅（ゲート幅方向の幅Ｗ）と半導体層ＳＥ（半導体層ＳＬ＋エピタキシャル層ＥＰＩ）の厚さの関係を示すグラフである。なお、符号ＺはＳＯＩ基板１Ｓの主面に垂直な方向の高さ（ここでは、半導体層ＳＬとエピタキシャル層ＥＰＩとを合せた半導体層ＳＥの厚さ）を示し、符号ｙは素子分離部ＳＴＩと活性領域との境界からの位置を示し、符号Ｃは半導体層ＳＥのゲート幅方向の幅Ｗの中心位置を示している。
まず、図８（ａ）において、活性領域の幅Ｗが０．２μｍ以下の場合、半導体層ＳＥの端部形状は、「ファセット構造」をしていることがわかる。この活性領域の幅が０．２５μｍとなると、半導体層ＳＥの端部形状は、活性領域の幅Ｗが０．２μｍのときの「ファセット構造」よりも緩やかな「ファセット構造」となっていることがわかる。さらに、活性領域の幅Ｗが０．５μｍになると、半導体層ＳＥの端部形状は、「裾引き構造」となり、活性領域の幅Ｗが１．０μｍになると、半導体層ＳＥの端部形状は、さらなる「裾引き構造」となることがわかる。したがって、図８（ａ）の結果を考慮すると、活性領域の幅Ｗが０．２５μｍ以下の場合には、半導体層ＳＥの端部形状は、概ね「ファセット構造」となり、活性領域の幅Ｗが０．２５μｍを超える場合には、半導体層ＳＥの端部形状は、「裾引き構造」となることがわかる。つまり、図８（ａ）の結果、本発明者が見出した新たな知見を定量的に評価すると、概ね活性領域の幅Ｗが０．２５μｍである場合を境界として、「ファセット構造」から「裾引き構造」に変化するということができる。したがって、活性領域の幅Ｗが０．２５μｍ以下の場合には、図５に示す構造を採用することによって、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれたとしても、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸへのコンタクトホールＣＮＴの突き抜けを抑制することができ、これによって、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通不良を防止することができる。
一方、活性領域の幅Ｗが０．２５μｍよりも大きくなると、たとえ、図５に示す構造を採用しても、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸへのコンタクトホールＣＮＴの突き抜けを効果的に防止することが困難となる。したがって、プラグＰＬＧを介した半導体層ＳＬと支持基板ＳＵＢとの導通不良が生じるおそれがある。このため、活性領域の幅Ｗが０．２５μｍよりも大きくなると、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸへのコンタクトホールＣＮＴの突き抜けを防止するために、図５に示す構造に替わる工夫が必要とされることがわかる。
次に、図８（ｂ）において、横軸は、活性領域の幅（ゲート幅方向：Ｗμｍ）を示しており、縦軸は、半導体層ＳＥの厚さの比率を示している。なお、ここで説明する半導体層ＳＥの厚さとは、ＳＯＩ基板１Ｓの半導体層ＳＬの厚さとエピタキシャル層ＥＰＩの厚さとを足した値である。また、図８（ｂ）において、「丸印」は、エピタキシャル層ＥＰＩの中心での半導体層ＳＥの厚さを示している。また、「四角印」は、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から９０ｎｍだけ離れた位置における半導体層ＳＥの厚さを示している。また、「菱形印」は、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から６０ｎｍだけ離れた位置における半導体層ＳＥの厚さを示している。また、「三角印」は、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から３０ｎｍだけ離れた位置における半導体層ＳＥの厚さを示している。
図８（ｂ）からわかるように、活性領域の幅Ｗが、０．２５μｍよりも小さい場合、「丸印」と「四角印」と「菱形印」と「三角印」とがほぼ重なっており、これは、半導体層ＳＥの中心の厚さと、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から３０ｎｍ〜９０ｎｍだけ離れた位置における半導体層ＳＥの厚さとが概ね等しいことを意味している。
一方、活性領域の幅Ｗが０．２５μｍから大きくなるにつれて、「丸印」と「四角印」と「菱形印」と「三角印」とがばらつくようになる。これは、半導体層ＳＥの中心位置から、支持基板ＳＵＢと素子分離部ＳＴＩとの境界位置に近づくにつれて、半導体層ＳＥの厚さが小さくなることを意味し、言い換えれば、活性領域の幅Ｗが０．２５μｍを超えると、「裾引き構造」が顕在化してくることを意味している。特に、活性領域の幅Ｗが、１．０μｍに達すると、支持基板ＳＵＢと素子分離部ＳＴＩとの境界から３０ｎｍだけ離れた位置における半導体層ＳＥの厚さは、半導体層ＳＥの中心位置の厚さの半分の厚さよりも小さくなってしまうことがわかる。このことから、活性領域の幅Ｗが大きくなればなるほど、「裾引き構造」が顕在化することがわかる。すなわち、図８（ｂ）に示すグラフは、活性領域の幅Ｗが大きくなるほど、コンタクトホールＣＮＴの形成位置が素子分離部ＳＴＩ側にずれた場合、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸへのコンタクトホールＣＮＴの突き抜けが生じ易くなることを示している。
次に、活性領域の幅Ｗが大きくなると、エピタキシャル層ＥＰＩの端部形状が「ファセット構造」から「裾引き構造」に変化するメカニズムについて、本発明者が検討した結果を説明する。
＜「裾引き構造」が形成されるメカニズム＞
図９は、エピタキシャル成長法を使用してＳＯＩ基板の半導体層上にエピタキシャル層を成長させる際の成長面を示す図である。半導体層ＳＬの中央の上方では、図９の矢印Ａ１で示すように、（１００）面に沿ってエピタキシャル層が成長する。これは、エピタキシャル層の下地である半導体層ＳＬの表面が（１００）面であり、この半導体層ＳＬの（１００）面上にエピタキシャル層が成長するからである。
一方、半導体層ＳＬの端部近傍の上方では、図９の矢印Ａ２で示すように、例えば（１１１）面に代表される高指数面に沿ってエピタキシャル層が成長する。これは、例えば、図９に模式的に示すように、半導体層ＳＬの端部は、その膜厚が薄くなるように丸みを帯びている、または、傾斜しており、（１００）面とは異なる高指数面が傾斜面として露出している。このため、半導体層ＳＬの端部近傍においては、この高指数面上にエピタキシャル層が成長するからである。
なお、半導体層ＳＬの端部が丸い形状や傾斜した形状となるのは、エピタキシャル層を形成する以前に、半導体層ＳＬを酸化する工程や、その酸化膜を除去する工程において、半導体層ＳＬの端部の形状が変わり易いからである。例えば、素子分離部ＳＴＩが半導体層ＳＬの表面よりも落ち込んだ場合には、半導体層ＳＬの側面が露出するため、半導体層ＳＬの端部の形状は、このような工程の影響をより受け易い。すなわち、半導体層ＳＬの端部の形状は、中心部と比較して、このような工程（酸化工程や酸化膜除去工程）の影響を受け易いことに起因して、丸い形状や傾斜した形状となるのである。
このように、半導体層ＳＬの中央部近傍と端部近傍では、エピタキシャル成長の下地である半導体層ＳＬの露出面の面方位が異なる。そして、本発明者は、半導体層ＳＬの中央部近傍におけるエピタキシャル層の成長面の面方位と、半導体層ＳＬの端部近傍におけるエピタキシャル層の成長面の面方位とが相違することに起因して、「裾引き構造」が形成されることを新たに見出したのである。
具体的に、（１００）面を成長面とするエピタキシャル層には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が多数存在する。これらは主に、シリコンの未結合手からなる。これに対し、高指数面を成長面とするエピタキシャル層には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が少ない。そして、（１００）面には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が多い一方、高指数面には、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位が少ないことに起因して、「裾引き構造」が生じるのである。
以下では、「ステップ」と呼ばれる部位や「キンク」と呼ばれる部位の数の相違によって、「裾引き構造」が形成されるメカニズムについて説明する。
図１０は、「ステップ」の形状を模式的に示す図であり、図１０では、この「ステップ」にシリコン元素が捕獲されている状態が示されている。また、図１１は、「キンク」の形状を模式的に示す図であり、図１１では、この「キンク」にシリコン元素が捕獲されている状態が示されている。すなわち、図１０および図１１からわかるように、「ステップ」や「キンク」には、エピタキシャル成長の核となるシリコン元素が捕獲され易いのである。このことは、「ステップ」や「キンク」の多い（１００）面では、シリコン元素が捕獲され易く、エピタキシャル成長の核が多く存在することを意味する。これにより、（１００）面でのエピタキシャル成長の速度は早くなると考えられる。一方、「ステップ」や「キンク」の少ない高指数面では、シリコン元素が捕獲され難く、高指数面では、エピタキシャル成長の核が少ないことを意味する。これにより、高指数面でのエピタキシャル成長の速度は遅くなると考えられる。
さらに、図１２に示すように、半導体層ＳＬの端部近傍の高指数面では、「ステップ」や「キンク」が少ないため、高指数面に付着したシリコン元素がマイグレーションし易い。一方、半導体層ＳＬの中央の（１００）面では、高指数面からマイグレーションしてきたシリコン元素が、（１００）面に多数存在する「ステップ」や「キンク」に捕獲され易い。この結果、（１００）面に沿ってエピタキシャル層が成長する中央の領域では、エピタキシャル成長の速度が速くなるため、エピタキシャル層の厚さが厚くなる。これに対し、高指数面に沿ってエピタキシャル層が成長する端部近傍の領域では、シリコン元素の捕獲部位である「ステップ」や「キンク」が少ないので、端部近傍から中央へのシリコン元素のマイグレーションが生じ易い。このため、半導体層ＳＬの端部近傍の領域では、エピタキシャル成長の速度が遅くなり、エピタキシャル層の厚さが薄くなる。
以上のようなメカニズムによって、エピタキシャル層の端部近傍には、「裾引き構造」が形成されることになる。特に、活性領域の幅が大きくなると、高指数面に対する（１００）面の割合が大きくなることから、必然的に、（１００）面に存在する「ステップ」や「キンク」の数が多くなる。このため、高指数面からマイグレーションしてきたシリコン元素は、（１００）面に存在する「ステップ」や「キンク」で確実に捕獲されてしまうため、再び、（１００）面から高指数面にシリコン元素がマイグレーションして戻ることは少ないと考えられる。したがって、活性領域の幅が大きくなると、エピタキシャル層の端部近傍には、「裾引き構造」が形成され易くなると考えられる。一方、活性領域の幅が小さくなると、高指数面に対する（１００）面の割合が小さくなることから、必然的に、（１００）面に存在する「ステップ」や「キンク」の数が少なくなる。このため、図１３に示すように、高指数面から（１００）面にマイグレーションしてきたシリコン元素は、（１００）面に存在する「ステップ」や「キンク」で捕獲しきれずに溢れ出ることになると考えられる。そして、捕獲されずに溢れ出たシリコン元素は、再び、（１００）面から高指数面にマイグレーションして戻ることになると考えられる。したがって、活性領域の幅が小さくなると、高指数面においても、成長の核となるシリコン元素が多数存在することになり、エピタキシャル層の端部近傍には、「裾引き構造」が形成され難くなる。このようなメカニズムによって、例えば、活性領域の幅が小さい場合には、「裾引き構造」が形成され難い一方、活性領域の幅が大きくなればなるほど、「裾引き構造」が顕在化するという傾向（図８（ａ）参照）を説明することができる。
＜「裾引き構造」の問題点＞
次に、本発明者は、上記した「裾引き構造」の新たな問題点を見出した。その問題点について図１４〜図１６を参照して説明する。
まず、図１４はＳＯＩ基板に形成された電界効果トランジスタの平面図、図１５は図１４のＩ−Ｉ線の断面図を示している。なお、図１４においてゲート幅方向に沿う断面図は図６とほぼ同じなので省略する。
図１４に示すように、電界効果トランジスタＱは、ゲート幅方向の幅Ｗ１が、０．２５μｍ以上の幅が広い活性領域ＡＣＴｗに配置されている。この電界効果トランジスタＱのゲート電極Ｇは、活性領域ＡＣＴｗにおいてゲート幅方向に直交するチャネル長方向の中央に、活性領域ＡＣＴｗを跨ぐようにゲート幅方向に延在した状態で配置されている。このゲート電極Ｇは、図１５に示すように、半導体層ＳＬ上にゲート絶縁膜ＧＯＸを介して形成されている。
また、図１４に示すように、活性領域ＡＣＴｗにおいてゲート電極Ｇを挟む両側には、半導体層ＳＥが配置されている。この半導体層ＳＥは、図１５に示すように、半導体層ＳＬ上にエピタキシャル層ＥＰＩが積層されることで形成されている。この半導体層ＳＥには、電界効果トランジスタＱのソース領域ＳＲおよびドレイン領域ＤＲが形成されている。この半導体層ＳＥの外周端部は、素子分離部ＳＴＩの外周端部に形成された窪みＤＢ内に張り出している。この場合、半導体層ＳＥの外周端部の形状は、上記した「裾上げ構造」になっている。
ゲート電極Ｇおよび半導体層ＳＥ（ソース領域ＳＲおよびドレイン領域ＤＲ）の上面には、シリサイド層ＳＦが形成されている。このドレイン領域ＤＥ上およびソース領域ＳＲ上の各々のシリサイド層ＳＦは、プラグＰＬＧｄ，ＰＬＧｓと電気的に接続されている。プラグＰＬＧｄ，ＰＬＧｓは、層間絶縁膜ＩＬに穿孔されたコンタクトホールＣＮＴ内に形成されている。
また、活性領域ＡＣＴｗから離れた位置には、ウェルＷＬへの給電用の活性領域ＡＣＴｐが配置されている。この活性領域ＡＣＴｐの支持基板ＳＵＢの上面にはシリサイド層ＳＦが形成されている。このシリサイド層ＳＦはウェルＷＬおよびプラグＰＬＧｐと電気的に接続されている。プラグＰＬＧｐは、層間絶縁膜ＩＬに穿孔されたコンタクトホールＣＮＴ内に形成されている。
ところで、上記したように電界効果トランジスタＱは、ゲート幅方向の幅Ｗ１が０．２５μｍ以上の活性領域ＡＣＴｗに配置されている。このため、エピタキシャル層ＥＰＩを形成する際の選択エピタキシャル成長プロセスにおいて、活性領域ＡＣＴｗの外周端部では、エピタキシャル層ＥＰＩの成長が、その活性領域ＡＣＴｗの中央に比べて小さいため、エピタキシャル層ＥＰＩが薄くなり、外方に向かって細く尖った形状に形成される（裾上げ構造）。このため、例えば、ＳＯＩ基板１ＳのウェルＷＬにバックゲート電圧Ｖｂを印加することで電界効果トランジスタＱのしきい値電圧を調整する構成を持つ半導体装置等においては、半導体装置のスタンバイ時に、幅が広い活性領域ＡＣＴｗの外周部のエピタキシャル層ＥＰＩ（半導体層ＳＥ）の先端部分で電界集中が生じる。なお、図中の符号Ｖｂ，Ｖｄ，Ｖｇ，Ｖｓは、半導体装置のスタンバイ時の印加電圧を示しており、符号Ｖｂは、バックゲート電圧で、例えば、−１．５Ｖ、符号Ｖｄは、ドレイン電圧で、例えば、０．７５Ｖ、符号Ｖｇは、ゲート電圧で、例えば、０Ｖ、符号Ｖｓは、ソース電圧で、例えば、０Ｖである。
ここで、図１６は図１４の半導体装置のスタンバイ時において幅が広い活性領域における素子分離部と半導体層との境界部およびその近傍での電界状態のシミュレーション結果を示している。ハッチングが細かいほど電界が強いことを示しており、符号Ｅｍは、電界最大点を示している。この図からエピタキシャル層ＥＰＩ（半導体層ＳＥ）の外周端部に電界集中が生じることがわかる。このため、ＳＯＩ基板１Ｓの埋め込み絶縁膜ＢＯＸのＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄａｎｔ Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋｄｏｗｎ）寿命が低下する。これは、例えば、ＳＯＩ基板１Ｓに形成された半導体装置においては、埋め込み絶縁膜ＢＯＸがゲート絶縁膜ＧＯＸに比べて厚いので、半導体装置のスタンバイ時に電界効果トランジスタＱのしきい値を上げるために、より高い基板バイアス（バックゲート電圧）を印加する等の理由からである。
以上の観点から本実施の形態においては、上記の「裾上げ構造」に起因する問題を解決するための技術について説明する。
＜半導体装置の製造方法例＞
本実施の形態半導体装置の製造方法の一例について図１７の工程図に沿って図１８〜図３３を参照しながら説明する。なお、以下の図においては図面を見易くするため平面図においても部分的にハッチングを付した。
図１８は本実施の形態の半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図、図１９は図１８のＩＩ−ＩＩ線の断面図、図２０の左右はそれぞれ図１８のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の断面図を示している。
ＳＯＩ基板１Ｓは、支持基板ＳＵＢと、その上に形成された埋め込み絶縁膜ＢＯＸと、その上に形成された半導体層ＳＬとを備えている。支持基板ＳＵＢは、例えば、単結晶シリコン（Ｓｉ）により形成されている。半導体層ＳＬは、例えば、シリコン（Ｓｉ）により形成されており、その厚さは、例えば、５〜２０ｎｍ程度である。埋め込み絶縁膜ＢＯＸは、例えば、酸化シリコンにより形成されており、その厚さは、例えば、５〜２０ｎｍ程度である。
まず、ＳＯＩ基板１Ｓに溝型の素子分離部ＳＴＩを形成する（図１７のＳ１００）。これにより、素子分離部ＳＴＩで区分けされた複数の活性領域ＡＣＴ（ＡＣＴｗ，ＡＣＴｎ）を形成する。このとき、図１４に示した給電用の活性領域ＡＣＴｐも同時に形成する。
ここで、活性領域（第１の活性領域）ＡＣＴｗは、ゲート幅方向（第１方向、ゲート電極の延在方向）の幅Ｗ１が、０.２５μｍ（２５０ｎｍ：第１の長さ）以上のものを代表して示し、活性領域（第２の活性領域）ＡＣＴｎは、ゲート幅方向の幅Ｗ２が、０.２５μｍより小さいものを代表して示している。なお、活性領域ＡＣＴ（ＡＣＴｗ，ＡＣＴｎ）内の半導体層ＳＬの表面の中央部を含む大部分においては、（１００）面が露出している。一方、活性領域ＡＣＴ（ＡＣＴｗ，ＡＣＴｎ）内の半導体層ＳＬの表面の端部は、傾斜しており、（１００）面とは異なる高指数面が傾斜面として露出している。
続いて、ＳＯＩ基板１Ｓの支持基板ＳＵＢに導電型不純物をイオン注入法等により注入することにより、ウェルＷＬ１，ＷＬ２を形成する。また、ＳＯＩ基板１Ｓの半導体層ＳＬに導電型不純物をイオン注入法等により導入することで電界効果トランジスタのしきい値を調整する（図１７のＳ１０１）。
続いて、半導体層ＳＬ上にゲート絶縁膜ＧＯＸを形成する（図１７のＳ１０２）。その後、ＳＯＩ基板１Ｓの主面上にポリシリコン膜をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等により堆積し、これをリソグラフィ技術およびエッチング技術によりパターニングすることでゲート電極Ｇ１，Ｇ２を形成する（図１７のＳ１０３）。
その後、ゲート電極Ｇ１，Ｇ２の側面に、オフセットスペーサＧＯＳおよびサイドウォールスペーサＳＷを形成する（図１７のＳ１０４，１０５）。オフセットスペーサＧＯＳは、例えば、酸化シリコン膜により形成されている。サイドウォールスペーサＳＷは、例えば、窒化シリコン膜により形成されている。
なお、以上の工程を経ることで、素子分離部ＳＴＩにおいて活性領域ＡＣＴの外周に隣接する端部に窪みＤＢが形成される。この窪みＤＢから活性領域ＡＣＴ内の半導体層ＳＬの上部角近傍の側面の一部が露出される。また、このため、半導体層ＳＬの外周端部は中央部に比べて丸い形状や傾斜した形状になり易くなっている。
次いで、図２１は図１８に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図、図２２は図２１のＩＩ−ＩＩ線の断面図を示している。
ここでは、ＳＯＩ基板１Ｓの主面上に、ハードマスク膜（マスキング層）ＨＭをＣＶＤ法等により堆積する（図１７のＳ１０６）。ハードマスク膜ＨＭは、これをエッチングする際に下層のサイドウォールＳＷとの選択性を持たせるため、サイドウォールＳＷとは異なる材料により形成されている。すなわち、サイドウォールＳＷが窒化シリコン膜（窒化膜）で形成されている場合は、ハードマスク膜ＨＭは酸化シリコン膜（酸化膜）で形成する。一方、サイドウォールＳＷが酸化シリコン膜で形成されている場合は、ハードマスク膜ＨＭは窒化シリコン膜で形成する。ハードマスク膜ＨＭの厚さは、例えば、２〜５ｎｍ程度あれば充分であるが、２〜１０ｎｍ程度にすることもできる。
続いて、ハードマスク膜ＨＭ上に、リソグラフィ技術によりレジストパターンＲＰ（ＲＰ１，ＲＰ２）を形成する。これにより、幅が狭い活性領域ＡＣＴｎ側においては、活性領域ＡＣＴｎとその周辺の全域がレジストパターンＰＲ２により覆われる。一方、幅が広い活性領域ＡＣＴｗ側においては、その活性領域ＡＣＴｗ内の中央部分だけがレジストパターンＲＰ１により覆われる。すなわち、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部はレジストパターンＲＰ１によって覆われていない。この幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬにおいてレジストパターンＲＰ１に覆われていない領域の長さ（すなわち、レジストパターンＲＰの外周から素子分離部ＳＴＩまでの長さ）は、上記の「裾引き構造」が形成される領域の長さであり、例えば、９０ｎｍ程度または６０ｎｍ程度である。
なお、上記の例では、幅が広い活性領域ＡＣＴｗ側において半導体層ＳＬの外周端部の全域がレジストパターンＲＰ１で覆われないようにしている。しかし、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬにおいてチャネル長方向の両端部で「裾引き構造」が生じない場合は、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部のうち、ゲート幅方向の両端部のみがレジストパターンＲＰ１で覆われないようにしても良い。この場合もレジストパターンＲＰ１の外周から素子分離部ＳＴＩまでの長さは、例えば、９０ｎｍ程度または６０ｎｍ程度である。
次いで、図２３は図２１に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図、図２４は図２３のＩＩ−ＩＩ線の断面図を示している。
ここでは、上記したレジストパターンＲＰ（図２１および図２２参照）をエッチングマスクとして下層のハードマスク膜ＨＭをエッチングすることによりハードマスクパターンＨＭ１，ＨＭ２を形成する。このとき、ハードマスク膜ＨＭが酸化シリコン膜で形成されている場合で、ウエットエッチングを用いる場合は、フッ酸（ＨＦ）やバッファードフッ酸（ＢＨＦ）等を用い、ドライエッチングを用いる場合は、フロン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）またはジフルオロメタン（ＣＨ２Ｆ２）等のガスを用いる。一方、ハードマスク膜ＨＭが窒化シリコン膜（窒化膜）で形成されている場合は、レジスト膜が熱に弱いため約１５０℃の熱リン酸（Ｈ３ＰＯ４）を用いることができない。このため、ハードマスク膜ＨＭが窒化シリコン膜で形成されている場合は、ドライエッチングを用いることが好ましく、その場合は、上記と同様に、フロン（ＣＦ４）、トリフルオロメタン（ＣＨＦ３）またはジフルオロメタン（ＣＨ２Ｆ２）等のガスを用いる。このようなハードマスク膜ＨＭのパターニングの後、レジストパターンＲＰ（ＲＰ１，ＲＰ２）を、例えば、アッシングやＳＰＭ（硫酸過酸化水素水：Ｈ２Ｏ／Ｈ２ＳＯ４混合液）洗浄により除去する（図１７のＳ１０７）。
これにより、幅が狭い活性領域ＡＣＴｎにおいては、活性領域ＡＣＴｎとその周辺の全域がハードマスクパターンＨＭ２により覆われる。一方、幅が広い活性領域ＡＣＴｗにおいては、その活性領域ＡＣＴｗ内の半導体層ＳＬの中央部分だけがハードマスクパターンＨＭ１により覆われる。すなわち、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部（ゲート電極Ｇ１，Ｇ２の配置領域を除く全周）はハードマスクパターンＨＭ１によって覆われておらず部分的に露出される。この幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬにおいてハードマスクパターンＨＭ１に覆われていない領域の長さ（すなわち、ハードマスクパターンＨＭ１の外周から素子分離部ＳＴＩまでの長さ）は、上記の「裾引き構造」が形成される領域の長さであり、例えば、９０ｎｍ程度または６０ｎｍ程度である。
なお、上記したように、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部のうち、ゲート幅方向の両端部のみがレジストパターンＲＰ１で覆われないようにした場合は、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部のうち、ゲート幅方向の両端部のみがハードマスクパターンＨＭ１で覆われておらず部分的に露出される。この場合もハードマスクパターンＨＭ１の外周から素子分離部ＳＴＩまでの長さは、例えば、９０ｎｍ程度または６０ｎｍ程度である。
次いで、図２５は図２３に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図、図２６は図２５のＩＩ−ＩＩ線の断面図を示している。なお、図２６において丸で囲んだ領域は、破線で囲んだ領域の拡大断面図を示している（以下の他の図において同じ）。
ここでは、ハードマスクパターンＨＭ１，ＨＭ２を残したままＳＯＩ基板１Ｓに対して第１の選択エピタキシャル成長処理を施す。これにより、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部（ゲート電極Ｇ１，Ｇ２の配置領域を除く全周）に、シリコン（Ｓｉ）等で形成されたエピタキシャル層（第１のエピタキシャル層）ＥＰＩ１を選択的に形成する(図１７のＳ１０８)。なお、幅が広い活性領域ＡＣＴｗの中央はハードマスクパターンＨＭ１で覆われ、幅が狭い活性領域ＡＣＴｎはハードマスクパターンＨＭ２で覆われている。このため、ハードマスクパターンで覆われた、活性領域ＡＣＴｗ内の半導体層ＳＬの中央上および活性領域ＡＣＴｎ内の半導体層ＳＬ上にはエピタキシャル層ＥＰＩ１が形成されない。
この第１の選択エピタキシャル成長法では、例えば、ジクロルシラン（ＳｉＨ２Ｃｌ２）と塩化水素（ＨＣｌ）と水素（Ｈ２）とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が７００℃以上８００℃以下の成膜条件が使用される。ただし、これに限らず、例えば、シラン（ＳｉＨ４）と塩素（Ｃｌ）と水素（Ｈ２）とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が５００℃以上７００℃以下の成膜条件を使用することもできる。
このとき、ジクロルシランとシランは、シリコンの原料ガスとして用いられる。一方、塩化水素や塩素は、エピタキシャル成長法における選択性を確保するために用いられ、水素は、ガス雰囲気中にできるだけ水分や酸素を含まないようにするために用いられている。エピタシャル成長の安定化のため、エピタキシャル層ＥＰＩ１を形成するエピタキシャル成長の直前に、真空状態を維持した状態で、例えば、７００℃〜９００℃程度の水素アニールを実施することもできる。さらに、ここでのエピタキシャル成長法では、例えば、複数のＳＯＩ基板１Ｓを同時に処理可能で、かつ、内壁には、シリコンがコーティングされた成膜装置（縦型炉）が使用される。
このように本実施の形態においては、幅が広い活性領域ＡＣＴｗの半導体層ＳＬにおいてエピタキシャル成長の小さい外周端部（すなわち、「裾引き構造」となってしまう領域）に部分的にエピタキシャル層ＥＰＩ１を形成しておく。これにより、幅が広い活性領域ＡＣＴｗの半導体層ＳＬの外周端部で生じるエピタキシャル層の厚さ不足を補うことができる。
また、エピタキシャル層ＥＰＩ１は、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの上面外周において上方に突出した状態で形成されている。また、エピタキシャル層ＥＰＩ１の外周端部は、素子分離部ＳＴＩの窪みＤＢ内まで延びており、素子分離部ＳＴＩ上に張り出している。さらに、エピタキシャル層ＥＰＩ１の外周端部は、半導体層ＳＬの上部角近傍の側面部分をも覆った状態で形成されている。
次いで、図２７は図２５に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図、図２８は図２７のＩＩ−ＩＩ線の断面図を示している。
ここでは、ハードマスクパターンＨＭ１，ＨＭ２（図２５および図２６参照）を除去することにより、ＳＯＩ基板１Ｓの幅が狭い活性領域ＡＣＴｎおよび幅が広い活性領域ＡＣＴｗの全域の半導体層ＳＬを露出させる（図１７のＳ１０９）。このとき、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの上面には、その外周端部に形成されたエピタキシャル層ＥＰＩ１によって段差が形成されている。また、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの上面は、エピタキシャル層ＥＰＩ１の分だけ半導体層ＳＬ自体の露出面積が小さくなっている。
次いで、図２９は図２７に続く半導体装置の製造工程中におけるＳＯＩ基板の主面の要部平面図、図３０は図２９のＩＩ−ＩＩ線の断面図を示している。
ここでは、ＳＯＩ基板１Ｓに対して第２の選択エピタキシャル成長処理を施す。これにより、幅が狭い活性領域ＡＣＴｎの半導体層ＳＬ、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬおよびエピタキシャル層ＥＰＩ１上に、シリコン（Ｓｉ）等で形成されたエピタキシャル層（第２のエピタキシャル層）ＥＰＩ２を選択的に形成する(図１７のＳ１１０)。この第２のエピタキシャル成長処理の仕方や条件等は、第１のエピタキシャル成長処理で説明したものと同じである。
この第２の選択エピタキシャル成長処理により、幅が狭い活性領域ＡＣＴｎには、半導体層ＳＬとエピタキシャル層ＥＰＩ２とを有する半導体層ＳＥ２が形成される。幅が狭い活性領域ＡＲＴｎの半導体層ＳＥ２のエピタキシャル層ＥＰＩ２の外周端部は、素子分離部ＳＴＩの窪みＤＢ内まで延びており、素子分離部ＳＴＩ上に張り出している。また、半導体層ＳＥ２のエピタキシャル層ＥＰＩ２の外周端部は、半導体層ＳＬの上部角近傍の側面部分をも覆った状態で形成される。そして、半導体層ＳＥ２の外周端部の形状は「ファセット構造」となる。
一方、第２の選択エピタキシャル成長処理により、幅が広い活性領域ＡＣＴｗには、半導体層ＳＬとエピタキシャル層ＥＰＩ１，ＥＰＩ２とを有する半導体層ＳＥ１が形成される。本実施の形態においては、前段階で幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬの外周端部にエピタキシャル層ＥＰＩ１を形成しておいたので、幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１の外周端部の形状を、幅が狭い活性領域ＡＣＴｎの半導体層ＳＥ２の外周端部と同じ「ファセット構造」にすることができる。すなわち、幅が広い活性領域ＡＣＴｗと幅が狭い活性領域ＡＣＴｎとの半導体層ＳＥ１，ＳＥ２の外周端部の形状差を解消することができる。このため、幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１の外周端部の厚さを充分に確保することができる。
なお、第２の選択エピタキシャル成長時に、幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１の高さと、幅が狭い活性領域ＡＣＴｎの半導体層ＳＥ２の高さとが等しくなるように条件等を設定しても良い。これにより、後述のソースおよびドレインのための不純物のプロファイルを均一にすることができるので、半導体装置の性能および信頼性を向上させることができる。
次いで、サイドウォールスペーサＳＷ（図２０参照）を除去した後（図１７のＳ１１１）、リソグラフィ技術およびイオン注入法等により、エクステンション領域を形成する（図１７のＳ１１２）。続いて、ゲート電極Ｇの両側の側壁に再びサイドウォールスペーサを形成する（図１７のＳ１１３）。その後、リソグラフィ技術およびイオン注入法等により、活性領域ＡＣＴｗの半導体層ＳＥ１（半導体層ＳＬおよびエピタキシャル層ＥＰＩ１，ＥＰＩ２）に導電型不純物を導入するとともに、活性領域ＡＣＴｎの半導体層ＳＥ２（半導体層ＳＬおよびエピタキシャル層ＥＰＩ２）に導電型不純物を導入する。これにより、ソース領域およびドレイン領域を形成する（図１７のＳ１１４）。
次いで、図３１は半導体装置の製造工程のシリサイド形成工程後におけるＳＯＩ基板の主面の要部平面図、図３２は図３１のＩＩ−ＩＩ線の断面図を示している。
ここでは、ゲート電極Ｇ１，Ｇ２の上面、半導体層ＳＥ１，ＳＥ２の表面および給電用の活性領域の表面にシリサイド膜ＳＦを形成する（図１７のＳ１１５）。
次いで、図３３の左右は図３１に続く半導体装置の製造工程中のＳＯＩ基板において図１８のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線に相当する箇所の断面図を示している。なお、符号ＥＸ１，ＥＸ２は図１７のＳ１１２で形成したエクステンション領域、符号ＳＷ２は図１７のＳ１１３で再形成したサイドウォールスペーサ、符号ＳＲは図１７のＳ１１４で形成したソース領域、符号ＤＲは図１７のＳ１１４で形成したドレイン領域を示している。
ここでは、ＳＯＩ基板１Ｓの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜ＩＬをＣＶＤ法等により堆積した後（図１７のＳ１１６）、リソグラフィ技術およびエッチング技術により層間絶縁膜ＩＬに複数のコンタクトホールＣＮＴを形成する（図１７のＳ１１７）。各コンタクトホールＣＮＴは、その底面がシリサイド膜ＳＦに達するように形成されている。その後、コンタクトホールＣＮＴ内に、タングステン等のような導電性材料を埋め込んでプラグＰＬＧを形成した後（図１７のＳ１１８）、配線形成工程（図１７のＳ１１９）を経て半導体装置を製造する。
ここで、ＳＯＩ基板１Ｓを用いた電界効果トランジスタにおいては、半導体層ＳＬや埋め込み絶縁膜ＢＯＸの薄膜化が進められている。特に、電界効果トランジスタのしきい値電圧をバックゲート電圧によって調整する完全空乏型トランジスタを含む半導体装置では、上記のように半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸの厚さを薄くする必要がある。このため、コンタクトホールＣＮＴの形成時に、幅が広い活性領域ＡＣＴｗの半導体層の外周端部が「裾上げ構造」になっているとコンタクトホールＣＮＴが半導体層を貫通して支持基板ＳＵＢまで突き抜けてしまう問題が顕在化し易い。これに対して、本実施の形態においては、コンタクトホールＣＮＴの形成時に、幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１の外周端部が、幅が狭い活性領域ＡＣＴｎの半導体層ＳＥ２の外周端部と同様に「ファセット構造」に形成されている。すなわち、幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１の外周端部の厚さが、幅が狭い活性領域ＡＣＴｎの半導体層ＳＥ２の外周端部と同様に充分に確保されている。このため、コンタクトホールＣＮＴの形成時に、幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１がエッチングストッパとして充分に機能するので、コンタクトホールＣＮＴが半導体層ＳＥ１を貫通しない。したがって、幅が広い活性領域ＡＣＴｗ内における半導体層ＳＥ１と支持基板ＳＵＢとの導通不良を防止することができる。
＜半導体装置の構成例＞
次に、上記のようにして製造された半導体装置の一例について図３４〜図３９を参照して説明する。
図３４は本実施の形態の半導体装置を構成するＳＯＩ基板の主面の要部平面図、図３５は図３４のＶ−Ｖ線の断面図、図３６は図３４のＶＩ−ＶＩ線の断面図、図３７は図３４のＶＩＩ−ＶＩＩ線の断面図、図３８の左右はそれぞれ図３６および図３７の破線で囲んだ領域の拡大断面図である。
本実施の形態の半導体装置を構成するＳＯＩ基板１Ｓ上には、電界効果トランジスタＱ１，Ｑ２が設けられている。電界効果トランジスタＱ１，Ｑ２は、例えば、完全空乏型トランジスタとされている。この完全空乏型トランジスタは、短チャネル効果を抑制する上で非常に優れているとともに、チャネル領域（ゲート電極Ｇ１，Ｇ２直下の半導体層ＳＬ）に不純物を導入しないので不純物のばらつきに起因するしきい値電圧のばらつきが小さいという点で優れている。このため、完全空乏型トランジスタを採用することにより、優れた性能の半導体装置を提供することができる。上記したように完全空乏型トランジスタにおいては、半導体層ＳＬおよび埋め込み絶縁膜ＢＯＸを薄く形成する必要がある。そこで、本実施の形態においては、半導体層ＳＬの厚さが５ｎｍ以上、２０ｎｍ以下とされているとともに、埋め込み絶縁膜ＢＯＸの厚さも５ｎｍ以上、２０ｎｍ以下とされている。これにより、完全空乏型トランジスタからなる電界効果トランジスタＱ１，Ｑ２を実現することができ、かつ、ウェルＷＬ１，ＷＬ２に加えるバックゲート電位によっても、電界効果トランジスタＱ１，Ｑ２のしきい値電圧を調整することが容易となる。
図３４に示すように、電界効果トランジスタＱ１は、ゲート幅方向の幅Ｗ１が０．２５μｍ（２５０ｎｍ：第１の長さ）以上の幅が広い活性領域ＡＣＴｗに配置されている。
電界効果トランジスタＱ１のゲート電極Ｇ１は、活性領域ＡＣＴｗにおいてゲート幅方向に直交するチャネル長方向の中央に、活性領域ＡＣＴｗを跨ぐようにゲート幅方向に延在した状態で配置されている。このゲート電極Ｇ１は、図３５に示すように、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＬ上にゲート絶縁膜ＧＯＸを介して形成されている。また、電界効果トランジスタＱ１のゲート電極Ｇの側面には、オフセットスペーサＧＯＳを介してサイドウォールスペーサＳＷ２が形成されている（図３３参照）。また、ゲート電極Ｇの上面には、シリサイド層ＳＦが形成されている（図３３参照）。
また、図３４に示すように、活性領域ＡＣＴｗにおいてゲート電極Ｇ１を挟む両側には、半導体層（積層体）ＳＥ１が配置されている。この半導体層ＳＥ１は、上記したように、図３５および図３６や図３８左側に示すように、半導体層ＳＬと、エピタキシャル層ＥＰＩ１，ＥＰ２とを有している。この半導体層ＳＥ１のエピタキシャル層ＥＰＩ１の外周端部は、図２６で説明したように、素子分離部ＳＴＩの窪みＤＢ内まで延びており、素子分離部ＳＴＩ上に張り出している。さらに、半導体層ＳＥ１のエピタキシャル層ＥＰＩ１の外周端部は、半導体層ＳＬの上部角近傍の側面部分をも覆った状態で形成されている。
この半導体層ＳＥ１には、電界効果トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１が形成されている。ここで、完全空乏型トランジスタの場合、半導体層ＳＬを薄くしているが、半導体層ＳＬを薄くすると、電界効果トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１のそれぞれの抵抗が高くなる。そこで、本実施の形態においては、電界効果トランジスタＱ１のソース領域ＳＲ１およびドレイン領域ＤＲ１を半導体層ＳＥ１（半導体層ＳＬとエピタキシャル層ＥＰＩ１，ＥＰＩ２との積層体）に形成している。これにより、ゲート電極Ｇ１直下では半導体層ＳＬを薄くしたままにすることで完全空乏型トランジスタを実現する一方、ソース領域ＳＲ１およびドレイン領域ＤＲ１では厚くすることでソース領域ＳＲ１およびドレイン領域ＤＲ１のそれぞれの抵抗値を低くすることができる。これにより、本実施の形態によれば、電界効果トランジスタＱ１の性能を向上させることができる。
また、図３５に示すように、ゲート電極Ｇ１の下方の半導体層ＳＬにおいてソース領域ＳＲ１およびドレイン領域ＤＲ１のチャネル側に隣接する位置には、ゲート電極Ｇ１に整合するようにエクステンション領域ＥＸが形成されている。また、ソース領域ＳＲ１およびドレイン領域ＤＲ１が形成された半導体層ＳＥ１の表面には、シリサイド層ＳＦが形成されている。
また、図３４に示すように、幅が広い活性領域ＡＣＴｗから離れた位置には、電界効果トランジスタＱ１のウェルＷＬに対する給電用の活性領域ＡＣＴｐ１が形成されている。図３５に示すように、この活性領域ＡＣＴｐ１において、支持基板ＳＵＢの上面にはシリサイド層ＳＦが形成されている。
一方、図３４に示すように、電界効果トランジスタＱ２は、ゲート幅方向の幅Ｗ２が０．２５μｍ（２５０ｎｍ）よりも小さい、幅が狭い活性領域ＡＣＴｎに配置されている。
電界効果トランジスタＱ２のゲート電極Ｇ２は、活性領域ＡＣＴｎにおいてゲート幅方向に直交するチャネル長方向の中央に、活性領域ＡＣＴｎを跨ぐようにゲート幅方向に延在した状態で配置されている。このゲート電極Ｇ２は、図３５に示すように、幅が狭い活性領域ＡＣＴｎ内の半導体層ＳＬ上にゲート絶縁膜ＧＯＸを介して形成されている。このゲート電極Ｇ２の側面にも、オフセットスペーサＧＯＳを介してサイドウォールスペーサＳＷ２が形成されている（図３３参照）。また、ゲート電極Ｇ２の上面には、シリサイド層ＳＦが形成されている（図３３参照）。
また、図３４に示すように、活性領域ＡＣＴｎにおいてゲート電極Ｇを挟む両側には、半導体層（積層体）ＳＥ２が配置されている。この半導体層ＳＥ２は、上記したように、図３７や図３８右側に示すように、半導体層ＳＬと、エピタキシャル層ＥＰ２とを有している。この半導体層ＳＥ２のエピタキシャル層ＥＰＩ２の外周端部は、図３０に示したように、素子分離部ＳＴＩの窪みＤＢ内まで延びており、素子分離部ＳＴＩ上に張り出している。さらに、半導体層ＳＥ２のエピタキシャル層ＥＰＩ２の外周端部は、半導体層ＳＬの上部角近傍の側面部分をも覆った状態で形成されている。
この半導体層ＳＥ２には、電界効果トランジスタＱ２のソース領域ＳＲ２およびドレイン領域ＤＲ２が形成されている。これにより、ゲート電極Ｇ２直下では半導体層ＳＬを薄くしたままにすることで完全空乏型トランジスタを実現する一方、ソース領域ＳＲ２およびドレイン領域ＤＲ２では厚くすることでソース領域ＳＲ２およびドレイン領域ＤＲ２のそれぞれの抵抗値を低くすることができる。これにより、本実施の形態によれば、電界効果トランジスタＱ２の性能を向上させることができる。
また、図３５に示すように、ゲート電極Ｇ２の下方の半導体層ＳＬにおいてソース領域ＳＲ２およびドレイン領域ＤＲ２のチャネル側に隣接する位置には、ゲート電極Ｇ２に整合するようにエクステンション領域ＥＸが形成されている。また、ソース領域ＳＲ２およびドレイン領域ＤＲ２が形成された半導体層ＳＥ２の表面には、シリサイド層ＳＦが形成されている。
また、図３４に示すように、幅が広い活性領域ＡＣＴｗから離れた位置には、電界効果トランジスタＱ２のウェルＷＬ２に対する給電用の活性領域ＡＣＴｐ２が形成されている。図３５に示すように、この活性領域ＡＣＴｐ２において、支持基板ＳＵＢの上面にはシリサイド層ＳＦが形成されている。
このようなＳＯＩ基板１Ｓの主面上には、電界効果トランジスタＱ１，Ｑ２を覆うように層間絶縁膜ＩＬが堆積されている。この層間絶縁膜ＩＬには、複数のコンタクトホールＣＮＴが形成されている。このコンタクトホールＣＮＴの底面は、シリサイド層ＳＦに達している。このコンタクトホールＣＮＴには、タングステン等のような導電性材料からなるプラグＰＬＧｓ，ＰＬＧｄ，ＰＬＧｐがシリサイド層ＳＦに接続された状態で埋め込まれている。また、層間絶縁膜ＩＬにはゲート電極Ｇ１，Ｇ２上面のシリサイド層ＳＦに達するコンタクトホールも形成されており、そのコンタクトホール内にゲート電極引出用のプラグがゲート電極Ｇ１，Ｇ２上のシリサイド層ＳＦに接続された状態で形成されている。
また、図３５に示すように、半導体装置のスタンバイ時において、ドレイン領域ＤＲ１，ＤＲ２に電気的に接続されたプラグＰＬＧｄには、例えば、０．７５Ｖ程度のドレイン電圧Ｖｄが印加される。また、ソース領域ＳＲ１，ＳＲ２に電気的に接続されたプラグＰＬＧｓには、例えば、０Ｖのソース電圧Ｖｓが印加される。また、ゲート電極Ｇ１，Ｇ２には、例えば，０Ｖのゲート電圧が印加される。さらに、ウェルＷＬ１，ＷＬ２に電気的に接続されたプラグＰＬＧｐには、例えば、−１．５Ｖ程度のバックゲート電圧が印加される。
なお、本実施の形態においては、幅が広い活性領域ＡＣＴｗに１つのプラグＰＬＧを配置した場合を例示したが、これに限定されるものではない。例えば、活性領域ＡＣＴｗの幅が前述の図８（ｂ）のように０．５０μｍ以上である場合、複数のプラグＰＬＧｓ，ＰＬＧｄを配置することもできる。
ここで、本実施の形態の半導体装置においては、図３８の左側に示すように、幅が広い活性領域ＡＣＴｗに形成される半導体層ＳＥ１の外周端部の形状が、幅が狭い活性領域ＡＣＴｎに形成される半導体層ＳＥ２の外周端部の形状とほぼ同じファセット構造に形成されている。ここで、幅が広い活性領域ＡＣＴｗに形成される半導体層ＳＥ１の外周端部は、ゲート幅方向の両端部およびチャネル長方向においてゲート電極Ｇ１から離れた片側端部である。また、幅が狭い活性領域ＡＣＴｎに形成される半導体層ＳＥ２の外周端部は、ゲート幅方向の両端部およびチャネル長方向においてゲート電極Ｇ２から離れた片側端部である。
また、本実施の形態の半導体装置においては、幅が広い活性領域ＡＣＴｗに形成される半導体層ＳＥ１の外周端部および幅が狭い活性領域ＡＣＴｎに形成される半導体層ＳＥ２の外周端部の各々のファセット角度θ１，θ２が、３０°以上、９０°未満になっている。この場合、半導体層ＳＥ１のファセット角度θ１は、半導体層ＳＬと埋め込み絶縁膜ＢＯＸとの境界面と、半導体層ＳＥ１（エピタキシャル層ＥＰ１，ＥＰ２）の外周端部の傾斜面との成す角度である。また、半導体層ＳＥ２のファセット角度θ２は、半導体層ＳＬと埋め込み絶縁膜ＢＯＸとの境界面と、半導体層ＳＥ２（エピタキシャル層ＥＰ２）の外周端部の傾斜面との成す角度である。
さらに、本実施の形態の半導体装置においては、幅が広い活性領域ＡＣＴｗに形成される半導体層ＳＥ１において、ＳＯＩ基板１Ｓの主面における素子分離部ＳＴＩと半導体層ＳＬとの境界から６０ｎｍの範囲の厚さが、半導体層ＳＥ１の中央の厚さの５０％以上になっている。同様に、幅が狭い活性領域ＡＣＴｎに形成される半導体層ＳＥ２において、素子分離部ＳＴＩと半導体層ＳＬとの境界から６０ｎｍの範囲の厚さが、半導体層ＳＥ２の中央の厚さの５０％以上になっている。ただし、半導体層ＳＥ１，ＳＥ２の外周端部の厚さは、それぞれ半導体層ＳＥ１，ＳＥ２の中央の厚さと等しい程度までにすることが好ましく、その中央の厚さを超えないように形成されている。
このような本実施の形態においては、幅が広い活性領域ＡＣＴｗ内の半導体層ＳＥ１の外周端部の厚さが、幅が狭い活性領域ＡＣＴｎ内の半導体層ＳＥ２の外周端部の厚さと同様に充分に確保されている。
ここで、図３９は本実施の形態の半導体装置のスタンバイ時において幅が広い活性領域および幅が狭い活性領域における半導体層ＳＥ１，ＳＥ２の外周端部近傍（素子分離部と半導体層との境界部およびその近傍）での電界状態のシミュレーション結果を示している。幅が広い活性領域ＡＣＴｗの半導体層ＳＥ１の外周端部近傍での電界状態のシミュレーション結果は、幅が狭い活性領域ＡＣＴｎの半導体層ＳＥ２の外周端部近傍の電界状態のシミュレーション結果とほぼ同じである。図３９中の符号Ｅｍは電界最大点を示している。
この図３９から幅が広い活性領域ＡＣＴｗにおいても、幅が広い活性領域ＡＣＴｎと同様に、半導体装置のスタンバイ時に半導体層ＳＥ１の外周端部に電界が集中するのを防止することができることが分かる。したがって、ＳＯＩ基板１Ｓの埋め込み絶縁膜ＢＯＸのＴＤＤＢ寿命を向上させることができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１Ｓ ＳＯＩ基板
ＡＣＴｗ 活性領域
ＡＣＴｎ 活性領域
ＢＯＸ 埋め込み絶縁膜
ＤＲ，ＤＲ１，ＤＲ２ ドレイン領域
ＧＯＸ ゲート絶縁膜
ＥＰＩ，ＥＰＩ１，ＥＰＩ２ エピタキシャル層
Ｇ，Ｇ１，Ｇ２ ゲート電極
ＨＭ ハードマスク膜
ＨＭ１，ＨＭ２ ハードマスクパターン
ＩＬ 層間絶縁膜
ＷＬ，ＷＬ１，ＷＬ２ ウェル
ＰＬＧ，ＰＬＧｓ，ＰＬＧｄ，ＰＬＧｐ プラグ
Ｑ１ 電界効果トランジスタ
Ｑ２ 電界効果トランジスタ
ＳＬ 半導体層
ＳＥ１ 半導体層
ＳＥ２ 半導体層
ＳＦ シリサイド層
ＳＲ，ＳＲ１，ＳＲ２ ソース領域
ＳＴＩ 素子分離部
ＳＵＢ 支持基板
θ1，θ２ ファセット角度

Claims (18)

  1. （ａ）支持基板と、その上に形成された埋め込み絶縁膜と、その上に形成された半導体層とを備えるＳＯＩ基板において前記半導体層側に分離部を形成することにより、前記ＳＯＩ基板に前記分離部で区分けされる活性領域を形成する工程、
    （ｂ）前記ＳＯＩ基板に対して第１の選択エピタキシャル成長処理を施すことにより、前記活性領域内の前記半導体層の外周端部上に第１のエピタキシャル層を選択的に形成する工程、
    （ｃ）前記（ｂ）工程後、前記ＳＯＩ基板に対して第２の選択エピタキシャル成長処理を施すことにより、前記活性領域内の前記半導体層および前記第１のエピタキシャル層上に第２のエピタキシャル層を選択的に形成する工程、
    を有する、半導体装置の製造方法。
  2. 請求項１記載の半導体装置の製造方法において、
    前記活性領域は、
    第１方向の幅が第１の長さ以上の長さを持つ第１の活性領域と、
    前記第１方向の幅が前記第１の長さより短い第２の活性領域と、
    を有しており、
    前記第１の選択エピタキシャル成長処理は、前記第１の活性領域に施し、
    前記第２の選択エピタキシャル成長処理は、前記第１の活性領域および前記第２の活性領域に施す、半導体装置の製造方法。
  3. 請求項２記載の半導体装置の製造方法において、
    前記第１の選択エピタキシャル成長処理は、前記第１の活性領域の前記半導体層において前記第１方向の両端部に施す、半導体装置の製造方法。
  4. 請求項２記載の半導体装置の製造方法において、
    前記（ａ）工程は、さらに、
    （ａ１）前記分離部の形成後、前記第１の活性領域および前記第２の活性領域にゲート電極を形成する工程、
    （ａ２）前記（ａ１）工程後、前記ゲート電極の側面にサイドウォールスペーサを形成する工程、
    を有し、
    前記第１方向が前記ゲート電極のゲート幅方向である、半導体装置の製造方法。
  5. 請求項４記載の半導体装置の製造方法において、
    前記（ｂ）工程において、
    （ｂ１）前記ＳＯＩ基板上に、前記第１の活性領域内の前記半導体層の外周端部が部分的に露出されるマスキング層を形成する工程、
    （ｂ２）前記（ｂ１）工程後、前記第１の選択エピタキシャル成長処理を施す工程、
    （ｂ３）前記（ｂ２）工程後、前記マスキング層を除去する工程、
    （ｂ４）前記（ｂ３）工程後、前記第２の選択エピタキシャル成長処理を施す工程、
    を有する、半導体装置の製造方法。
  6. 請求項５記載の半導体装置の製造方法において、
    前記サイドウォールスペーサを窒化シリコン膜で形成し、前記マスキング層を酸化シリコン膜で形成する、半導体装置の製造方法。
  7. 請求項５記載の半導体装置の製造方法において、
    前記サイドウォールスペーサを酸化シリコン膜で形成し、前記マスキング層を窒化シリコン膜で形成する、半導体装置の製造方法。
  8. 請求項２記載の半導体装置の製造方法において、
    前記第１の長さが、２５０ｎｍである、半導体装置の製造方法。
  9. 請求項２記載の半導体装置の製造方法において、
    前記分離部の端部から９０ｎｍ以内の箇所に前記第１のエピタキシャル層を形成する、半導体装置の製造方法。
  10. 請求項２記載の半導体装置の製造方法において、
    前記第１の選択エピタキシャル成長処理および前記第２の選択エピタキシャル成長処理においては、ジクロルシランと塩化水素と水素とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が７００℃以上、８００℃以下の成膜条件が使用される、半導体装置の製造方法。
  11. 請求項２記載の半導体装置の製造方法において、
    前記第１の選択エピタキシャル成長処理および前記第２の選択エピタキシャル成長処理においては、シランと塩素と水素とを含むガスを使用し、かつ、圧力が１０Ｐａ以上１０００Ｐａ以下であり、かつ、温度が５００℃以上、７００℃以下の成膜条件が使用される、半導体装置の製造方法。
  12. 請求項１記載の半導体装置の製造方法において、
    （ｄ）前記（ｃ）工程後、前記ＳＯＩ基板上に絶縁膜を堆積する工程、
    （ｅ）前記絶縁膜に前記第２のエピタキシャル層に接続されるプラグを形成する工程、
    を有する、半導体装置の製造方法。
  13. 支持基板と、
    前記支持基板上に設けられた埋め込み絶縁膜と、
    前記埋め込み絶縁膜上に設けられた半導体層と、
    を備えるＳＯＩ基板に、
    前記半導体層側に形成された分離部と、
    前記分離部で区分けされた複数の活性領域と、
    を備え、
    前記複数の活性領域は、
    第１方向の幅が第１の長さ以上の長さを持つ第１の活性領域と、
    前記第１方向の幅が前記第１の長さよりも短い第２の活性領域と、
    を有しており、
    前記第１の活性領域および前記第２の活性領域内の前記半導体層上に形成されたエピタキシャル層の外周端部において、前記埋め込み絶縁膜と前記半導体層との境界面と、前記エピタキシャル層の外周端部の傾斜面との成す角度が３０°以上である、半導体装置。
  14. 請求項１３記載の半導体装置において、
    前記半導体層とその上に積層された前記エピタキシャル層との積層体において、前記分離部の端部と前記半導体層との境界から６０ｎｍまでの範囲内における厚さが、前記積層体の中央の厚さの５０％以上である、半導体装置。
  15. 請求項１３記載の半導体装置において、
    前記分離部において、前記第１の活性領域および前記第２の活性領域の外周に隣接する部分に、前記第１の活性領域および前記第２の活性領域の各々の前記半導体層の側面の一部が露出する窪みが形成されており、
    前記第１の活性領域および前記第２の活性領域の前記エピタキシャル層の外周端部が前記窪みに張り出し、かつ、前記窪みから露出する前記半導体層の側面を覆うように形成されている、半導体装置。
  16. 請求項１３記載の半導体装置において、
    前記ＳＯＩ基板上に設けられた絶縁膜と、
    前記絶縁膜に設けられ、前記エピタキシャル層に接続されるプラグと、
    を備える、半導体装置。
  17. 請求項１３記載の半導体装置において、
    前記第１の活性領域および前記第２の活性領域に電界効果トランジスタが形成されており、前記第１方向が前記電界効果トランジスタのゲート電極のゲート幅方向である、半導体装置。
  18. 請求項１３記載の半導体装置において、
    前記第１の長さが、２５０ｎｍである、半導体装置。
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