JP7136374B1 - マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 - Google Patents
マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 Download PDFInfo
- Publication number
- JP7136374B1 JP7136374B1 JP2022003258A JP2022003258A JP7136374B1 JP 7136374 B1 JP7136374 B1 JP 7136374B1 JP 2022003258 A JP2022003258 A JP 2022003258A JP 2022003258 A JP2022003258 A JP 2022003258A JP 7136374 B1 JP7136374 B1 JP 7136374B1
- Authority
- JP
- Japan
- Prior art keywords
- micro led
- wafer
- layer
- structures
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims description 66
- 238000004519 manufacturing process Methods 0.000 title claims description 65
- 239000004065 semiconductor Substances 0.000 title claims description 53
- 239000000758 substrate Substances 0.000 claims abstract description 130
- 239000000463 material Substances 0.000 claims description 19
- 239000010409 thin film Substances 0.000 claims description 10
- 239000010410 layer Substances 0.000 description 242
- 235000012431 wafers Nutrition 0.000 description 138
- 238000012545 processing Methods 0.000 description 47
- 230000015572 biosynthetic process Effects 0.000 description 30
- 238000005253 cladding Methods 0.000 description 23
- 238000002955 isolation Methods 0.000 description 22
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 18
- 230000000052 comparative effect Effects 0.000 description 14
- 239000010408 film Substances 0.000 description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 12
- 238000013461 design Methods 0.000 description 10
- 230000007423 decrease Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 7
- 238000005530 etching Methods 0.000 description 7
- 239000002346 layers by function Substances 0.000 description 7
- 238000002161 passivation Methods 0.000 description 7
- 230000001747 exhibiting effect Effects 0.000 description 6
- 238000012546 transfer Methods 0.000 description 6
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 229910052731 fluorine Inorganic materials 0.000 description 4
- 239000011737 fluorine Substances 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 239000013464 silicone adhesive Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 235000012239 silicon dioxide Nutrition 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000004026 adhesive bonding Methods 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 239000010453 quartz Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229920001187 thermosetting polymer Polymers 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/16—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular crystal structure or orientation, e.g. polycrystalline, amorphous or porous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
- H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
- H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
- H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Led Devices (AREA)
Abstract
【課題】輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有するウェーハを提供すること。【解決手段】出発基板と、該出発基板上に形成され、開口部を含むマスクパターンを有するマスクと、前記出発基板の前記マスクパターンの前記開口部に対応した部分上に選択成長された複数のエピタキシャル層構造体とを有し、前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハ。【選択図】図１
Description
本発明は、マイクロＬＥＤ構造体を有するウェーハ、マイクロＬＥＤ構造体を有するウェーハの製造方法およびマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法に関する。
出発基板上にエピタキシャル成長した積層体（以下、エピタキシャル層構造体と呼ぶ）のうち、発光素子として機能するのに必要な部分（以下、機能層とも呼ぶ）を、出発基板から分離し、別の基板へ移載する技術は、出発基板の物性に起因する制約を緩和し、デバイスシステムの設計自由度を上げるために重要な技術である。
マイクロＬＥＤデバイスにおいては、出発基板のままでは駆動回路に移載するのが難しく、機能層を適切な基板に移載する移載技術が必須である。マイクロＬＥＤデバイスに適した駆動回路への移載を可能とするドナー基板を作製するためには、機能層を永久基板に接合して接合基板を得、この接合基板から出発基板を除去するか、仮支持基板にて機能層を保持した状態で出発基板を除去し、その後機能層を永久基板に接合するなど、移載を実現する技術が必要である。
また、ウェーハ全体に対し機能層をエピタキシャル成長し、得られたエピタキシャル層を所望のマイクロＬＥＤのサイズになるようエッチング加工により素子分離した場合、加工界面に輝度低下の原因となるエッチングダメージが発生する。素子サイズの小さいマイクロＬＥＤでは、このエッチングダメージを原因とする輝度低下が顕著になる問題がある。
特許文献１では、半導体エピタキシャル基板と仮支持基板とを誘電体層を介して熱圧着接合する技術と、ウェットエッチングで仮支持基板とエピタキシャル機能層を分離する技術とが開示されている。また、特許文献２では、出発基板の単結晶層上に犠牲層および半導体結晶層をこの順で形成し、半導体結晶層に分離溝を形成して犠牲層露出後、転写基板への接合を行い、分離溝を介して犠牲層エッチングを実施して出発基板を分離する技術が開示されている。
これらの技術を用いて発光素子部を小サイズ化したマイクロＬＥＤの製造は実現可能だが、輝度低下に対する改善策は示されていない。
本発明は、上記課題を解決するためになされたもので、輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有するウェーハ、輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有するウェーハの製造方法、および輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法を提供することを目的とする。
上記課題を解決するために、本発明では、出発基板と、
該出発基板上に形成され、開口部を含むマスクパターンを有するマスクと、
前記出発基板の前記マスクパターンの前記開口部に対応した部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハを提供する。
該出発基板上に形成され、開口部を含むマスクパターンを有するマスクと、
前記出発基板の前記マスクパターンの前記開口部に対応した部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハを提供する。
本発明のマイクロＬＥＤ構造体を有するウェーハでは、ウェーハ上に構成されているマイクロＬＥＤ構造体は、あらかじめマスクにより分離された状態で選択成長されたエピタキシャル層構造体の第１の構造体および第２の構造体により構成されているため素子分離加工の必要がなく、さらに第１の構造体および第２の構造体がそれぞれ異なる極性の電極を有していることにより、一方からＮ型電極とのコンタクトをとることができ、他方からＰ型電極のコンタクトをとることができるため、電極形成のためのエピタキシャル層構造体に対するドライエッチングなどの加工も不要である。よって、本発明のマイクロＬＥＤ構造体を有するウェーハは、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を提供することができる。このような本発明のマイクロＬＥＤ構造体を有するウェーハからマイクロＬＥＤ構造体をマイクロＬＥＤデバイスに適した基板に移載することで、優れた輝度を示すマイクロＬＥＤ構造体を備えたマイクロＬＥＤデバイスを製造することができる。
前記複数のエピタキシャル層構造体は、｛１１１｝面方向は全空乏層となる薄膜であることが好ましい。
このような複数のエピタキシャル層構造体を含むことにより、電極間の絶縁性を担保することができる。
前記第１の構造体が、ＡｌＧａＩｎＰ系発光層を有する発光素子部であって、底部の最短部の幅をＬｗｓ、前記出発基板表面に垂直な方向の前記第１の構造体の総厚さをＬｈとした場合、Ｌｈ≦０．７０７×Ｌｗｓであることが好ましい。
このような構成を有する第１の構造体では、発光素子部として機能するのに必要な全てのエピタキシャル層を、出発基板表面に垂直な［００１］方向に設計厚さどおりに成長したものとすることができる。
前記第１の構造体の底部の前記最短部の幅Ｌｗｓが１０μｍ以上１００μｍ以下であってもよい。
本発明のマイクロＬＥＤ構造体を有するウェーハであれば、第１の構造体の底部の最短部の幅Ｌｗｓが１０μｍ以上１００μｍ以下であるようなマイクロＬＥＤ構造体であっても、輝度低下の発生を十分に抑制することができる。
前記エピタキシャル層構造体は活性層を含み、前記第２の構造体は非発光素子部であって、少なくとも一部に角錐状のブリッジ部を含み、前記ブリッジ部の最短部の幅をＷ［μｍ］とし、前記出発基板表面に垂直な方向における前記活性層までの前記エピタキシャル層構造体の厚さの和をＴ［μｍ］とした場合、１．５μｍ＜Ｗ＜Ｔ／０．７０７であることが好ましい。
活性層より下層を第一導電型、上層を第二導電型としたとき、Ｗ＜Ｔ／０．７０７を満たすことにより、第２の構造体のブリッジ部は、第二導電型の層に達する前に平坦部がない錐状になったものとすることができる。また、Ｗ＞１．５μｍであれば、第一導電型の電極とコンタクトをとるのに必要な第一導電型のクラッド層厚さが確保できる。
また、本発明では、出発基板と、
前記出発基板の一部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハを提供する。
前記出発基板の一部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハを提供する。
本発明の別の態様のマイクロＬＥＤ構造体を有するウェーハは、マスクを有していなくても良い。この態様のマイクロＬＥＤ構造体を有するウェーハでは、ウェーハ上に構成されているマイクロＬＥＤ構造体は、それぞれ選択成長されたエピタキシャル層構造体の第１の構造体および第２の構造体により構成されているため素子分離加工の必要がなく、さらに第１の構造体および第２の構造体がそれぞれ異なる極性の電極を有していることにより、一方からＮ型電極とのコンタクトをとることができ、他方からＰ型電極のコンタクトをとることができるため、電極形成のためのエピタキシャル層構造体に対するドライエッチングなどの加工も不要である。よって、この態様のマイクロＬＥＤ構造体を有するウェーハは、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を提供することができる。このような態様のマイクロＬＥＤ構造体を有するウェーハからマイクロＬＥＤ構造体をマイクロＬＥＤデバイスに適した基板に移載することで、優れた輝度を示すマイクロＬＥＤ構造体を備えたマイクロＬＥＤデバイスを製造することができる。
また、本発明では、マイクロＬＥＤ構造体を有するウェーハの製造方法であって、
出発基板を準備し、
該出発基板上に、開口部を含むマスクパターンを有するマスクを形成し、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、発光素子部である第１の構造体と該第１の構造体に接続された第２の構造体とを含む複数のエピタキシャル層構造体を、該複数のエピタキシャル層構造体の各々が｛１１１｝面に囲まれた角錐状または角錐台状の形状になるように選択成長させ、
前記第１の構造体および前記第２の構造体にそれぞれ異なる極性の電極を形成して、前記第１の構造体および前記第２の構造体によって構成される、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を有するウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有するウェーハの製造方法を提供する。
出発基板を準備し、
該出発基板上に、開口部を含むマスクパターンを有するマスクを形成し、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、発光素子部である第１の構造体と該第１の構造体に接続された第２の構造体とを含む複数のエピタキシャル層構造体を、該複数のエピタキシャル層構造体の各々が｛１１１｝面に囲まれた角錐状または角錐台状の形状になるように選択成長させ、
前記第１の構造体および前記第２の構造体にそれぞれ異なる極性の電極を形成して、前記第１の構造体および前記第２の構造体によって構成される、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を有するウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有するウェーハの製造方法を提供する。
このような製造方法で製造したマイクロＬＥＤ構造体を有するウェーハは、あらかじめマスクにより分離された状態で選択成長されたエピタキシャル層構造体の第１の構造体および第２の構造体により構成されているマイクロＬＥＤ構造体を有する。このようなマイクロＬＥＤ構造体は、素子分離加工の必要がなく、さらに第１の構造体および第２の構造体がそれぞれ異なる極性の電極を有していることにより、一方からＮ型電極とのコンタクトをとることができ、他方からＰ型電極のコンタクトをとることができるため、電極形成のための加工も不要である。よって、本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法によれば、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を有するウェーハを製造することができる。
また、本発明では、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法であって、
本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法により、前記マイクロＬＥＤ構造体を有する前記ウェーハを製造し、
前記ウェーハの前記マイクロＬＥＤ構造体が形成された面を、接合材を介して支持基板の一方の主面に接合して接合基板を得て、
前記接合基板から前記出発基板を除去することで、前記マイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法を提供する。
本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法により、前記マイクロＬＥＤ構造体を有する前記ウェーハを製造し、
前記ウェーハの前記マイクロＬＥＤ構造体が形成された面を、接合材を介して支持基板の一方の主面に接合して接合基板を得て、
前記接合基板から前記出発基板を除去することで、前記マイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法を提供する。
本発明のマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法であれば、本発明の本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法によってマイクロＬＥＤ構造体を有するウェーハを製造してこれを使用するので、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することができる。
以上のように、本発明のマイクロＬＥＤ構造体を有するウェーハであれば、素子分離加工および電極形成加工などの加工によるダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を有することができる。そして、このような本発明のマイクロＬＥＤ構造体を有するウェーハからマイクロＬＥＤ構造体をマイクロＬＥＤデバイスに適した基板に移載することで、優れた輝度を示すマイクロＬＥＤ構造体を備えたマイクロＬＥＤデバイスを製造することができる。
また、本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法によれば、素子分離加工および電極形成加工などの加工によるダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を有するウェーハを製造することができる。
そして、本発明のマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法であれば、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することができる。
上述のように、輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有するウェーハ、輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有するウェーハの製造方法、および輝度低下の発生が抑制されたマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法の開発が求められていた。
本発明者は、出発基板上に施したマスクパターンの開口部にマイクロＬＥＤ構造体となるエピタキシャル層構造体をエピタキシャル成長させる際に、原材料のＶ／ＩＩＩ比を１以上５０以下にすることで、出発基板表面に平行な（００１）面の成長につれて成長速度の遅い｛１１１｝面が出現するため、前記エピタキシャル層構造体を角錐または角錐台形状にできることに着目した。また、このような形状において、斜面の層の厚さは、基板表面に垂直な方向（以下［００１］方向）の厚さに比べて非常に薄くなるため、開口部のサイズと原材料のＶ／ＩＩＩ比とを調整することで不要な層を全空乏させることが可能であることに着目した。本発明者はかかる工程を鋭意研究して、それぞれ選択成長された一対の角錐または角錐台形状のエピタキシャル層構造体を、素子分離や電極形成のための加工なしでマイクロＬＥＤ構造体として使用できることを見出し、本発明を完成するに至った。
即ち、本発明は、出発基板と、
該出発基板上に形成され、開口部を含むマスクパターンを有するマスクと、
前記出発基板の前記マスクパターンの前記開口部に対応した部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハである。
該出発基板上に形成され、開口部を含むマスクパターンを有するマスクと、
前記出発基板の前記マスクパターンの前記開口部に対応した部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハである。
また、本発明は、出発基板と、
前記出発基板の一部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハである。
前記出発基板の一部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであることを特徴とするマイクロＬＥＤ構造体を有するウェーハである。
また、本発明は、マイクロＬＥＤ構造体を有するウェーハの製造方法であって、
出発基板を準備し、
該出発基板上に、開口部を含むマスクパターンを有するマスクを形成し、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、発光素子部である第１の構造体と該第１の構造体に接続された第２の構造体とを含む複数のエピタキシャル層構造体を、該複数のエピタキシャル層構造体の各々が｛１１１｝面に囲まれた角錐状または角錐台状の形状になるように選択成長させ、
前記第１の構造体および前記第２の構造体にそれぞれ異なる極性の電極を形成して、前記第１の構造体および前記第２の構造体によって構成される、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を有するウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有するウェーハの製造方法である。
出発基板を準備し、
該出発基板上に、開口部を含むマスクパターンを有するマスクを形成し、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、発光素子部である第１の構造体と該第１の構造体に接続された第２の構造体とを含む複数のエピタキシャル層構造体を、該複数のエピタキシャル層構造体の各々が｛１１１｝面に囲まれた角錐状または角錐台状の形状になるように選択成長させ、
前記第１の構造体および前記第２の構造体にそれぞれ異なる極性の電極を形成して、前記第１の構造体および前記第２の構造体によって構成される、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を有するウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有するウェーハの製造方法である。
また、本発明は、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法であって
本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法により、前記マイクロＬＥＤ構造体を有する前記ウェーハを製造し、
前記ウェーハの前記マイクロＬＥＤ構造体が形成された面を、接合材を介して支持基板の一方の主面に接合して接合基板を得て、
前記接合基板から前記出発基板を除去することで、前記マイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法である。
本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法により、前記マイクロＬＥＤ構造体を有する前記ウェーハを製造し、
前記ウェーハの前記マイクロＬＥＤ構造体が形成された面を、接合材を介して支持基板の一方の主面に接合して接合基板を得て、
前記接合基板から前記出発基板を除去することで、前記マイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法である。
以下、本発明について図面を参照しながら詳細に説明するが、本発明はこれらに限定されるものではない。
［マイクロＬＥＤ構造体を有するウェーハ］
（第一の実施形態）
図１および図２に、本発明のマイクロＬＥＤ構造体を有するウェーハの第一の実施形態を概略的に示す。図１は平面図であり、図２は図１のＩＩ方向から見た投影図（側面図）である。
（第一の実施形態）
図１および図２に、本発明のマイクロＬＥＤ構造体を有するウェーハの第一の実施形態を概略的に示す。図１は平面図であり、図２は図１のＩＩ方向から見た投影図（側面図）である。
図１および図２に示すマイクロＬＥＤ構造体を有するウェーハ１は、出発基板２と、この出発基板２上に形成され、開口部（図１および図２には図示していない）を含むマスクパターンを有するマスク３と、出発基板２のマスクパターンの開口部に対応した部分（図１および図２には図示していない）上に選択成長された複数のエピタキシャル層構造体４とを有する。
複数のエピタキシャル層構造体４の各々は、｛１１１｝面４Ａに囲まれた角錐状または角錐台状の形状である。
複数のエピタキシャル層構造体４は、発光素子部である第１の構造体４１と、この第１の構造体４１に接続された第２の構造体４２とを含む。
第１の構造体４１は、電極５を有している。第２の構造体４２は、電極６を有している。電極５および６は、互いに異なる極性である。第１の構造体４１および第２の構造体４２は、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体７を構成している。
このようなマイクロＬＥＤ構造体７を有するウェーハ１では、ウェーハ１上に構成されているマイクロＬＥＤ構造体７は、あらかじめマスク３により分離された状態で選択成長されたエピタキシャル層構造体４の第１の構造体４１および第２の構造体４２により構成されているため素子分離加工の必要がなく、さらに第１の構造体４１および第２の構造体４２がそれぞれ異なる極性の電極５および６を有していることにより、一方からＮ型電極とのコンタクトをとることができ、他方からＰ型電極のコンタクトをとることができるため、電極形成のためのエピタキシャル層構造体に対するドライエッチングなどの加工も不要である。よって、図１および図２に示すマイクロＬＥＤ構造体７を有するウェーハ１は、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体７を提供することができる。そして、このようなマイクロＬＥＤ構造体７を有するウェーハ１からマイクロＬＥＤ構造体７をマイクロＬＥＤデバイスに適した基板に移載することで、優れた輝度を示すマイクロＬＥＤ構造体７を備えたマイクロＬＥＤデバイスを製造することができる。
以下に、図１および図２に示す第一の実施形態のマイクロＬＥＤ構造体７を有するウェーハ１をより詳細に説明する。
出発基板２としては、特に限定されないが、例えば第一導電型のＧａＡｓ基板を用いることができる。出発基板２は、表面にバッファ層（図示しない）、例えば第一導電型のＧａＡｓバッファ層を有していても良い。図１および図２に示す第一の実施形態では、ＧａＡｓバッファ層は典型的に０．５μｍである。
マスク３は、例えば、ＳｉＯ２またはシリコン窒化物などの無極性誘電体膜を形成し、開口部を有する無極性誘電体膜のマスクパターンを形成したものである。マスクパターンの開口部のうち、第１の構造体４１を形成する領域は、例えば矩形の平面形状を有する。また、マスクパターンの開口部のうち、第２の構造体４２を形成する領域は、例えば、全ての角が直角（９０°）の領域である。マスクパターンの開口部、第１の構造体４１を形成する領域および第２の構造体４２を形成する領域については、後段の、本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法の説明において、図示しながら説明する。
図１および図２に示す第一の実施形態では、マスク３は、出発基板２の中心を含む部分上に形成された部分と、出発基板２の外周部上に形成された部分とを含む。
第１の構造体４１は、犠牲層４１Ａ、第一クラッド層４１Ｂ、活性層４１Ｃ、第二クラッド層４１Ｄ、中間層（図示しない）および窓層４１Ｅをこの順で含む角錐台状の形状（ピラミダル形状ともいう）を有する発光素子部である。第１の構造体４１はエピタキシャル層構造体４の一部であるため、これらの層はエピタキシャル層である。
犠牲層４１Ａは、例えば、ＡｌＡｓ犠牲層、ＧａＩｎＰ犠牲層および／またはＧａＡｓ犠牲層を含むことができる。犠牲層４１Ａは、複数の層で構成されていてもよい。図１および図２に示す第一の実施形態では、犠牲層４１Ａは、厚さが０．５μｍの第一導電型のＡｌＡｓ犠牲層である。
第一クラッド層４１Ｂは、例えば第一導電型のＡｌＧａＩｎＰ（例えば（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６、０＜ｙ≦１））第一クラッド層である。図１および図２に示す第一の実施形態では、第一クラッド層４１Ｂは、上記一般式におけるｘおよびｙがそれぞれ０．５および０．８５であり、厚さが１．０μｍの層である。
活性層４１Ｃは、例えばノンドープのＡｌＧａＩｎＰ（例えば（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６、０≦ｙ≦０．６））系発光層である。図１および図２に示す第一の実施形態では、活性層４１Ｃは、上記一般式におけるｘおよびｙがそれぞれ０．５および０．１であり、厚さが０．２５μｍの層である。
第二クラッド層４１Ｄは、例えば第二導電型のＡｌＧａＩｎＰ（例えば（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（０．４≦ｘ≦０．６、０＜ｙ≦１））第二クラッド層である。図１および図２に示す第一の実施形態では、第二クラッド層４１Ｄは、上記一般式におけるｘおよびｙがそれぞれ０．５および０．８５であり、厚さが０．７５μｍの層である。
図示しない中間層は、例えば第二導電型のＧａＩｎＰ中間層であり、図１および図２に示す第一の実施形態では、厚さが０．１μｍの層である。
窓層４１Ｅは、例えば第二導電型のＧａＰ窓層である。図１および図２に示す第一の実施形態では、窓層４１Ｅは、厚さが１．９μｍの層である。
図１に示すように、第１の構造体４１の底部の最短部の幅は、Ｌｗｓである。発光素子部である第１の構造体４１の底部の最短部の幅Ｌｗｓが１０μｍ以上１００μｍ以下、すなわち典型的なマイクロＬＥＤの大きさであっても、本発明のマイクロＬＥＤ構造体７を有するウェーハ１は、素子分離加工および電極形成加工などの加工が不要であるため、加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体７を提供することができる。
また、図２に示すように、出発基板２表面に垂直な方向（［００１］方向）の第１の構造体４１の総厚さはＬｈである。第１の構造体４１の総厚さＬｈと底部の最短部の幅Ｌｗｓとが、Ｌｈ≦０．７０７×Ｌｗｓを満たすことが好ましい。このような構成を有する第１の構造体４１では、設計厚さに達する前に頂部に平坦部がない錘状となることを防いで、発光素子部として機能するのに必要な全てのエピタキシャル層を、［００１］方向に設計厚さどおりに成長したものとすることができる。
第２の構造体４２は、図１および２に示すように第１の構造体４１に接続されている。より具体的には、第２の構造体４２は、少なくとも一部に角錐状のブリッジ部４３を含み、これが第１の構造体４１に接している。
ブリッジ部４３は、第１の構造体４１の犠牲層４１Ａと一体となっている犠牲層４３Ａと、その上の積層体部４３Ｆとを有する。
後段で説明する図１８に示すように、積層体部４３Ｆは、第１の構造体４１のエピタキシャル層のそれぞれの材料を含んでいるが、第一クラッド層の層上部で頂点となるように角錐状となっている。そのため、活性層より上層は、｛１１１｝面４Ａしか成長しておらず薄膜となっている。すなわち、ブリッジ部４３は、第二導電型の層が全空乏しているため、事実上第一導電型として振る舞う。
図１および図２に示す第２の構造体４２は、第１の構造体４１と同様の、犠牲層４２Ａ、第一クラッド層４２Ｂ、活性層４２Ｃ、第二クラッド層４２Ｄ、中間層（図示しない）および窓層４２Ｅをこの順で更に含み、これらの層は積層体部４２Ｆを構成している。犠牲層４２Ａは、犠牲層４１Ａおよび４３Ａと一体になっている。
図１および図２に示す第２の構造体４２は、非発光素子部である。また、図１に示すように、ブリッジ部４３の最短部の幅がＷ［μｍ］である。そして、出発基板２表面に垂直な方向（［００１］方向）における活性層４１Ｃおよび４２Ｃまでのエピタキシャル層構造体４の厚さの和がＴ［μｍ］である。図１および図２に示す第一の実施形態では、１．５μｍ＜Ｗ＜Ｔ／０．７０７である。活性層より下層を第一導電型、上層を第二導電型としたとき、Ｗ＜Ｔ／０．７０７を満たすことにより、第２の構造体４２のブリッジ部４３は、第二導電型の層に達する前に平坦部がない錐状になったものとすることができる。また、Ｗ＞１．５μｍであれば、第一導電型の電極とコンタクトをとるのに必要な第一導電型のクラッド層厚さが確保できる。
複数のエピタキシャル層構造体４（図１および図２に示す第一の実施形態では第１の構造体４１、並びに積層体部４２Ｆおよびブリッジ部４３を含む第２の構造体４２）は、｛１１１｝面４Ａ方向は全空乏層となる薄膜であることが好ましい。
第１の構造体４１の窓層４１Ｅ部分に、第二導電型半導体に対しオーミックを形成する材料の電極５が形成されている。
他方、第２の構造体４２の積層体部４２Ｆ上には、第一導電型半導体に対しオーミックを形成する材料の電極６が形成されている。
図１および図２に示す第一の実施形態では、第２の構造体４２に形成された電極６は、積層体部４２Ｆの構造体頭頂部である窓層４２Ｅからブリッジ部４３までにかかる形であり、第一導電型のブリッジ部４３とオーミックコンタクトを取っている。この時、電極６の一部は、非発光素子部である第２の構造体４２の第二クラッド層４２Ｄおよび窓層４２Ｅにも直接または空乏層を介して接しているが、電極６の他の一部は第一導電型のブリッジ部４３に接しているため、短絡した状態となりＰ／Ｎ接合を介して通電することはないため、電気的には問題にならない。
このように、複数のエピタキシャル層構造体４の一部であるブリッジ部４３の｛１１１｝面４Ａ方向が全空乏層となる薄膜であることにより、電極５および６間の絶縁性を担保することができる。
また、ブリッジ部４３の最外周は全空乏した極薄層に覆われているため、電極間の絶縁性が担保されているが、ブリッジ部４３の形成工程における成長温度の低温化などにより表面における実効Ｖ／ＩＩＩ比が高くなると、斜面の層厚さが厚くなりリークする場合がある。このような場合、図３および図４に示す変形例（図３：平面図；図４：図３のＩＶ方向から見た投影図（側面図））のように、ブリッジ部４３の積層体部４３Ｆの一部をドライエッチング等の方法で除去して積層体部４３Ｇとし、リークを防止してもよい。
また、以上に説明した第一の実施形態においては、発光素子部である第１の構造体４１と非発光素子部である第２の構造体４２の積層体部４２Ｆの高さが揃った場合を示したが、非発光素子部である第２の構造体４２の積層体部４２Ｆが発光素子部である第１の構造体４１よりも低くても良い。また、図５および図６に示す変形例のように、非発光素子部である第２の構造体４２がブリッジ部４３のみでも良い（図５：平面図；図６：図５のＶＩ方向から見た投影図（側面図））。このような設計変更は、マスク３のマスクパターンのサイズ・デザインを変更するだけで行うことができる。一方、非発光素子部である第２の構造体４２の積層体部４２Ｆを、発光素子部である第１の構造体４１より高くすることも可能ではあるが、通常発光素子部のＧａＰ窓層４１Ｅが設計厚さまで積まれた所で成長を停止するので、非発光素子部が発光素子部よりも高くなることはなく、また高くしても機能的なメリットはない。このような理由により、非発光素子部である第２の構造体４２の積層体部４２Ｆの高さは発光素子部の第１の構造体４１の高さ以下となるのが好適である。
（第二の実施形態）
図７および図８に、本発明のマイクロＬＥＤ構造体を有するウェーハの第二の実施形態を概略的に示す。図７は平面図であり、図８は図７のＶＩＩＩ方向から見た投影図（側面図）である。
図７および図８に、本発明のマイクロＬＥＤ構造体を有するウェーハの第二の実施形態を概略的に示す。図７は平面図であり、図８は図７のＶＩＩＩ方向から見た投影図（側面図）である。
図７および図８に示す第二の実施形態は、発光素子部である第１の構造体４１の形状を変更した以外、第一の実施形態と同様である。非発光素子部である第２の構造体４２の大きさはそのままで、発光素子部である第１の構造体４１の大きさを横長とすることで長方形型の素子を実現することができる。
（第三の実施形態）
図９および図１０に、本発明のマイクロＬＥＤ構造体を有するウェーハの第二の実施形態を概略的に示す。図９は平面図であり、図１０は図９のＸ方向から見た投影図（側面図）である。
図９および図１０に、本発明のマイクロＬＥＤ構造体を有するウェーハの第二の実施形態を概略的に示す。図９は平面図であり、図１０は図９のＸ方向から見た投影図（側面図）である。
図９および図１０に示す第三の実施形態は、発光素子部である第１の構造体４１の形状を変更し、それに伴い非発光素子部である第２の構造体４２のブリッジ部４３の形状を変更した以外は、第一実施形態と同様である。非発光素子部である第２の構造体４２の積層体部４２Ｆの大きさはそのままで、その外周の二辺に沿ってブリッジ部４３および発光素子部である第１の構造体４１を配置することで、図９および図１０に示すような形状の素子を実現することができる。
（第四の実施形態）
本発明の別の態様のマイクロＬＥＤ構造体を有するウェーハは、マスクを含んでいなくても良い。
本発明の別の態様のマイクロＬＥＤ構造体を有するウェーハは、マスクを含んでいなくても良い。
図１１に、本発明のマイクロＬＥＤ構造体を有するウェーハの第四の実施形態を概略的に示す。図１１は平面図である。
図１１に示す第四の実施形態は、マスクを有していない以外は、第一実施形態と同様である。
より詳細には、図１１に示すマイクロＬＥＤ構造体を有するウェーハ１は、出発基板２と、出発基板１の一部分２１、２２及び２３上に選択成長された複数のエピタキシャル層構造体４とを有している。複数のエピタキシャル層構造体４の各々は、｛１１１｝面４Ａに囲まれた角錐状または角錐台状の形状である。複数のエピタキシャル層構造体４は、発光素子部である第１の構造体４１と、第１の構造体４１に接続された第２の構造体４２とを含む。第１の構造体４１は電極５を有し、第２の構造体４２は、電極５と異なる極性の電極６を有している。第１の構造体４１および第２の構造体４２は、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体７を構成している。
その他の事項については、第一実施形態の説明を参照されたい。
このようなマイクロＬＥＤ構造体７を有するウェーハ１は、マスクを有していないが、ウェーハ１上に構成されているマイクロＬＥＤ構造体７は、それぞれ選択成長されたエピタキシャル層構造体４の第１の構造体４１および第２の構造体４２により構成されているため素子分離加工の必要がなく、さらに第１の構造体４１および第２の構造体４２がそれぞれ異なる極性の電極５および６を有していることにより、一方からＮ型電極とのコンタクトをとることができ、他方からＰ型電極のコンタクトをとることができるため、電極形成のためのエピタキシャル層構造体に対するドライエッチングなどの加工も不要である。よって、図１１に示すマイクロＬＥＤ構造体７を有するウェーハ１は、素子分離加工および電極形成加工などの加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体７を提供することができる。そして、このようなマイクロＬＥＤ構造体７を有するウェーハ１からマイクロＬＥＤ構造体７をマイクロＬＥＤデバイスに適した基板に移載することで、優れた輝度を示すマイクロＬＥＤ構造体７を備えたマイクロＬＥＤデバイスを製造することができる。
［マイクロＬＥＤ構造体を有するウェーハの製造方法］
以下、図１２～図１９を参照しながら、本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法の一例として、図１および図２に示すマイクロＬＥＤ構造体を有するウェーハを製造する方法を説明する。
以下、図１２～図１９を参照しながら、本発明のマイクロＬＥＤ構造体を有するウェーハの製造方法の一例として、図１および図２に示すマイクロＬＥＤ構造体を有するウェーハを製造する方法を説明する。
まず、図１２（平面図）および図１３（図１２のＸＩＩＩ－ＸＩＩＩ’部の断面図）に示す出発基板２、例えば第一導電型のＧａＡｓ出発基板を準備する。次に、図１２および図１３に示すように、出発基板２上に、開口部３１を含むマスクパターンを有するマスク３を形成する。マスク３は、例えばＳｉＯ２またはシリコン窒化物などの無極性誘電体膜であり得る。図１２および図１３に示す例では、マスク３は、出発基板２のマイクロＬＥＤ構造体を形成する領域の中心を含む部分上に形成された部分と、その外周部上に形成された部分とを含むように形成している。これにより、開口部３１を通して露出した部分２０を有するパターン基板２を作製する。
本実施形態では、図１および図２に示すように、非発光素子部である第２の構造体４２にも、発光素子部である第１の構造体４１と同サイズの積層体部４２Ｆを積層し、第１の構造体４１と積層体部４２Ｆとをブリッジ部４３で接続する例を示す。また、開口部３１を通して露出した部分２０のうち、第１の構造体４１の形成領域２１は矩形の平面形状とし、第２の構造体４２の形成領域２２は全ての角が直角（９０°）の領域とし、開口部３１の各辺は［１００］方向に略平行または略垂直に配置する。辺の方位が数度ずれた場合、斜面部において段差が生じる場合があるが、マイクロＬＥＤレベルのサイズの場合、問題となる大きさにはならない。
開口部３１を通して露出した部分２０のうち、発光素子部である第１の構造体４１の形成領域２１は、最短部の幅をＬｗｓ、［００１］方向（出発基板２の表面に垂直な方向）において成長させるエピタキシャル層の総厚さをＬｈ（図２）とした場合、Ｌｈ≦０．７０７×Ｌｗｓで配置する。Ｌｈ≦０．７０７×Ｌｗｓとすることで、後述する全てのエピタキシャル層を［００１］方向に設計厚さどおりに成長できる。こうすることで、設計厚さに達する前に頂部に平坦部がない錘状となることを防いで、｛１１１｝面に阻害されずに、発光素子部として機能するのに必要な全てのエピタキシャル層を、［００１］方向に設計厚さどおりに成長させることができるからである。
一方、開口部３１を通して露出した部分２０のうちブリッジ部４３の形成領域２３の幅をＷ［μｍ］とし、［００１］方向において成長させる活性層４１Ｃおよび４２Ｃまでのエピタキシャル層構造体４の厚さの和をＴ［μｍ］とした場合、１．５μｍ＜Ｗ＜Ｔ／０．７０７で配置する。活性層より下層を第一導電型、上層を第二導電型としたとき、Ｗ＜Ｔ／０．７０７を満たすことにより、第２の構造体４２のブリッジ部４３は、第二導電型の層に達する前に平坦部がない錐状になったものとすることができる。また、Ｗ＞１．５μｍであれば、第一導電型の電極とコンタクトをとるのに必要な第一導電型のクラッド層厚さが確保できる。
次に、以上のようにして作製したパターン基板２の開口部３１を通して露出した部分２０に、図１４～図１９に示すように、発光素子部である第１の構造体４１とこの第１の構造体４１に接続された第２の構造体４２とを含む複数のエピタキシャル層構造体４を選択成長させる。
図１４は平面図である。図１５は、図１４に示す構造体のＸＶ－ＸＶ’部での概略断面図である。図１６は、図１４に示す構造体のＸＶＩ－ＸＶＩ’部での概略断面図である。図１７は、図１４に示す構造体のＸＶＩＩ方向から見た投影図である。図１８は、図１５に示す構造体のＸＶＩＩＩ部の拡大図である。図１９は、図１６に示す構造体のＸＩＸ部の拡大図である。
パターン基板２の露出した部分２０のうち第１の構造体４１の形成領域２１上には、第一導電型のＧａＡｓバッファ層（図示しない）積層後、ＡｌＡｓ犠牲層４１Ａ、第一導電型のＡｌＧａＩｎＰ第一クラッド層４１Ｂ、ノンドープのＡｌＧａＩｎＰ活性層４１Ｃ、第二導電型のＡｌＧａＩｎＰ第二クラッド層４１Ｄ、第二導電型のＧａＩｎＰ中間層（図示しない）、第二導電型のＧａＰ窓層４１Ｅを順次エピタキシャル成長させる。各層の組成および厚さは、前述のとおりである。これにより、図１４、図１５、図１７および図１８に示す第１の構造体４１が得られる。
このとき、第２の構造体４２の形成領域２２のうち、ブリッジ部４３の形成領域２３以外の部分上にも同時に、各エピタキシャル層（犠牲層４２Ａ、第一クラッド層４２Ｂ、活性層４２Ｃ、第二クラッド層４２Ｄ、中間層（図示しない）および窓層４２Ｅ）が順次エピタキシャル成長される。これにより、図１４、図１５および図１７に示す積層体部４２Ｆが得られる。
また、第２の構造体４２の形成領域２２のうちブリッジ部４３の形成領域２３上にも同時に犠牲層４３Ａおよび積層体部４３Ｆが順次エピタキシャル成長される。これにより、図１４、図１６、図１７および図１９に示すブリッジ部４３が得られる。
エピタキシャル層成長の際、Ｖ／ＩＩＩ比を５０以下とすることで、（００１）面の成長につれて成長速度の遅い｛１１１｝面４Ａも出現するため、角錐または角錐台形状のエピタキシャル層構造体４を形成することができる。また、Ｖ／ＩＩＩ比を１以上とすることで、ストイキオメトリーの不均衡により結晶性が低下するのを防ぐことができる。Ｖ／ＩＩＩ比は１０以上とすることがより好ましい。
具体的には、図１４、図１５および図１７に示すように、第１の構造体４１および積層体部４２Ｆは、角錐台形状のエピタキシャル層構造体として得られる。図１５に示すように、出発基板２表面に垂直な方向の第１の構造体４１の総厚さがＬｈである。また、図１７に示すように、出発基板２表面に垂直な方向における活性層４１Ｃおよび４２Ｃまでのエピタキシャル層構造体４の第１の構造体４１および積層体部４２Ｆのそれぞれの厚さの和がＴである。そして、図１４、図１６および図１７に示すように、ブリッジ部４３は、角錐形状のエピタキシャル層構造体として得られる。
図１８に、発光素子部である第１の構造体４１の｛１１１｝面（斜面）４Ａ部近傍の拡大図を示す。本実施形態では非発光素子部である第２の構造体４２の積層体部４２Ｆも同サイズであるから同様である。第１の構造体４１の形成領域２１、および第２の構造体４２の形成領域２２のうち積層体部４２Ｆを形成する領域を露出するための開口部３１の幅は、あらかじめ、窓層４１Ｅおよび４２Ｅまでのすべてのエピタキシャル層が［００１］方向には設計厚さ通りに積層できるよう設定されているので、そのように成長する。一方斜面である｛１１１｝面４Ａにも、図１８に示すように、［００１］方向と同種および同順序の積層構造を有するが、Ｖ／ＩＩＩ比が５０以下では、｛１１１｝面の成長速度は、（００１）面の成長速度に比べて１／５０以下であり、例えばＶ／ＩＩＩ比を３０に設定すれば、斜面方向は極薄層となり全空乏する。図１８では、活性層から窓層まで、それなりの厚さを有する様に図示しているが、便宜的な表現上の記載である。
図１９にブリッジ部４３の頂上を含む斜面の拡大図を示す。図１８の場合と同様に、積層体部４３Ｆの斜面である｛１１１｝面４Ａには、第１の構造体４１に含まれるエピタキシャル層（犠牲層４１Ａ、第一クラッド層４１Ｂ、活性層４１Ｃ、第二クラッド層４１Ｄ、中間層（図示しない）および窓層４１Ｅ）の全ての材料をそれぞれ含む層（犠牲層４３Ａ、第一クラッド層４３Ｂ、活性層４３Ｃ、第二クラッド層４３Ｄ、中間層（図示しない）および窓層４３Ｅ）が含まれているが、第一クラッド層４３Ｂ上部で積層体部４３Ｆの頂点が角錐状に到達するよう、あらかじめ開口部幅Ｗを設計したことにより、活性層４３Ｃより上層は｛１１１｝面しか成長しないため薄膜になっている点が異なる。すなわち、第二導電型の層の｛１１１｝面は全空乏層となる薄膜であるため、ブリッジ部４３は事実上、第一導電型の構造体として振る舞う。
次に、発光素子部である第１の構造体４１のＧａＰ窓層４１Ｅ部分に、第二導電型半導体に対しオーミックを形成する材料の電極を形成し、非発光素子部である第２の構造体４２上には、第一導電型半導体に対しオーミックを形成する材料を選択して電極を形成する。このようにして形成した電極が、図１および２に示す電極５および６である。電極５および６の詳細については、先の説明を参照されたい。
このように第１の構造体４１および第２の構造体４２にそれぞれ異なる極性の電極を形成して、図１および図２に示す、第１の構造体４１および第２の構造体４２によって構成される、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体７を有するウェーハ１を製造する。すなわち、以上に説明した製造方法によれば、本発明のマイクロＬＥＤ構造体７を有するウェーハ１を製造することができる。
なお、先に説明したように、本発明のマイクロＬＥＤ構造体７を有するウェーハ１は、様々な変形が可能であり、設計変更は、例えば、マスク３のマスクパターンのサイズおよびデザインを変更するだけで行うことができる。
また、図１１に示すようなマスクを有さないウェーハ１は、例えば、以上に説明した方法でマイクロＬＥＤ構造体７を有するウェーハ１を製造したのち、フォトリソグラフィーによりマスク３以外の部分にレジストマスクまたはハードマスクを形成し、適切な手段を用いてマスク３を除去することによって得ることができる。
［マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法］
以下、図２０～図２７を参照しながら、本発明のマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法の一例を説明する。
以下、図２０～図２７を参照しながら、本発明のマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法の一例を説明する。
まず、図１２～図１９を参照しながら先に説明した方法で、図１および図２に示すマイクロＬＥＤ構造体７を有するウェーハ１を製造する。
次に、ウェーハ１のマイクロＬＥＤ構造体７が形成された面に、図２０に示すように、接合材１１として、例えば０．６μｍ程度のベンゾシクロブテン（ＢＣＢ）を塗布する。ＢＣＢの厚さはこの条件に限定されず、厚くても薄くても同様の効果が得られる。また、接合材１１は、ＢＣＢに限られず、他の接合材を用いてもよい。
ＢＣＢ塗布後、接合材１１の層に、図２１に示すように平坦化処理基板１２を押し付け、平坦化処理を行う。本実施形態においては、加熱処理を行わないケースを例示したが、ＢＣＢが硬化しない温度（１５０℃）の範囲まで加熱をして圧迫処理を行っても良い。
平坦化処理後、図２２に示すように平坦化処理基板１２を除去し、例えば２５０℃１時間保持などによってＢＣＢ硬化処理を行う。
ＢＣＢ硬化処理後、フッ素系プラズマによるＩＣＰドライエッチング処理を行う。本実施形態においては、ＢＣＢ厚０．６μｍ条件で実施し、その後の平坦化処理を行っているため、平坦板におけるエッチング条件０．１μｍ相当の条件にてドライエッチングを実施することで、ピラミダル形状部の第１の構造体４１および積層体部４２Ｆの頂部を覆っていたＢＣＢがエッチングされ、図２３に示すように、電極５および６が露出する。
電極部露出後、フォトリソグラフィーにてレジストマスクまたはハードマスクを形成し、フッ素系プラズマにて素子分離予定域のＢＣＢ（接合材）１１を除去し、図２４に示す素子分離加工基板１３を形成する。この際、マスク３の出発基板２の外周部に形成していた部分も除去する。
次に、支持基板１５、例えば石英基板の一方の主面上に粘着層１４、例えばシリコーン粘着層を形成し、シリコーン粘着層１４を素子分離加工基板１３の電極５および６が露出した面に粘着接合し、図２５に示す接合基板１６を得る。
粘着接合後、接合基板１６の少なくとも犠牲層４１Ａ、４２Ａおよび４３ＡをＨＦ中に浸し、図２６に示すように犠牲層エッチングを行って出発基板２を分離する。
分離した出発基板２を除去することにより、図２７に示す、マイクロＬＥＤ構造体７を有する接合型半導体ウェーハ１００を製造する。
以上に説明した本発明の接合型半導体ウェーハ１００の製造方法では、マイクロＬＥＤ構造体７に対しては、素子分離のための加工や電極形成加工などの加工は不要である。よって、本発明のマイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法によれば、加工を原因としたダメージによる輝度低下が抑制されたマイクロＬＥＤ構造体７を提供することができる。
以下、実施例及び比較例を用いて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
実施例１では、まず、以下の手順でマイクロＬＥＤ構造体を有するウェーハを製造した。
実施例１では、まず、以下の手順でマイクロＬＥＤ構造体を有するウェーハを製造した。
図１２および図１３を参照しながら先に説明したように、Ｎ型ＧａＡｓ出発基板２上に、開口部３１を含むマスクパターンを有するＳｉＯ２のマスク３を形成し、パターン基板２を得た。
開口部３１のうち、第１の構造体４１の形成領域２１に対応する部分は矩形の平面形状とし、第２の構造体４２の形成領域２２に対応する部分は全ての角が直角（９０°）の領域とし、開口部３１の各辺は［１００］方向に略平行または略垂直に配置した。
発光素子部である第１の構造体４１用の開口部幅Ｌｗｓを１０μｍとし、ブリッジ部４３用の開口部幅Ｗを２．５μｍとし、非発光素子部の積層体部４２Ｆ用の開口幅を１０μｍとした。
このようなパターン基板２の開口部３１を通して露出した部分２０のうち、第１の構造体４１の形成領域２１上に、図１４、図１５、図１７および図１８に示すように、０．５μｍの厚さのｎ型のＧａＡｓバッファ層（非図示）を積層後、０．５μｍの厚さの第一導電型のＡｌＡｓ犠牲層４１Ａ、１．０μｍの厚さの第一導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（ｘ：０．５；ｙ：０．８５）第一クラッド層４１Ｂ、０．２５μｍの厚さのノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（ｘ：０．５；ｙ：０．１）活性層４１Ｃ、０．７５μｍの厚さの第二導電型の（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（ｘ：０．５；ｙ：０．８５）第二クラッド層４１Ｄ、０．１μｍの厚さの第二導電型のＧａＩｎＰ中間層（非図示）、および１．９μｍの厚さの第二導電型のＧａＰ窓層４１Ｅを順次エピタキシャル成長した。成長時の原料Ｖ／ＩＩＩ比は３０とした。
このとき、第２の構造体４２の形成領域２２のうち、ブリッジ部４３の形成領域２３以外の部分上にも同時に各エピタキシャル層（犠牲層４２Ａ、第一クラッド層４２Ｂ、活性層４２Ｃ、第二クラッド層４２Ｄ、中間層（図示しない）および窓層４２Ｅ）が順次エピタキシャル成長された。これにより、図１４、図１５、図１７および図１８に示す積層体部４２Ｆが得られた。
また、第２の構造体４２の形成領域２２のうちブリッジ部４３の形成領域２３上にも、同時に、犠牲層４３Ａおよび積層体部４３Ｆが順次エピタキシャル成長された。これにより、図１４、図１６、図１７および図１９に示すブリッジ部４３が得られた。
次に、図１および図２に示すように、Ｎ型電極である電極６を、非発光素子部である第２の構造体４２の積層体部４２Ｆの頭頂部からブリッジ部４３にかかる形で形成した。Ｎ型電極６はＡｕを主材料としてＧｅを含む金属を使用した。一方、図１および図２に示すように、Ｐ型電極５を、第１の構造体４１のＰ型ＧａＰ窓層４１Ｅのみにかかる形で形成した。Ｐ型電極はＡｕを主材料としてＢｅを含む金属を使用した。
以上のようにして、図１および図２に示す、マイクロＬＥＤ構造体７を有するウェーハ１を得た。このウェーハ１を用いて、以下の手順で、マイクロＬＥＤ構造体を有する接合型半導体基板を製造した。
まず、図２０に示すように、接合材１１としてのＢＣＢを、ウェーハ１の平坦表面において膜厚が０．６μｍとなる条件で塗布した。ＢＣＢの塗布後、室温にて、図２１に示すように平坦化処理基板１２を１０Ｎ／ｃｍ２の圧力で押し付け、平坦化処理を行った。その後、２５０℃で１時間保持し、ＢＣＢ硬化処理を行って、図２２の状態とした。
ＢＣＢ硬化処理後、平坦板におけるエッチング条件０．１μｍ相当の条件にてフッ素系プラズマによるＩＣＰドライエッチング処理を行った。ドライエッチングを実施することで、ピラミダル形状部の第１の構造体４１および積層体部４２Ｆの頂部のＢＣＢがエッチングされ、図２３に示すように電極５および６が露出した。
電極部露出後、フォトリソグラフィーにてレジストマスクまたはハードマスクを形成し、フッ素系プラズマにて素子分離予定域のＢＣＢを除去し、図２４に示す素子分離加工基板１３を形成した。
次に、支持基板１５である石英基板の一方の主面上にシリコーン粘着層１４を形成し、シリコーン粘着層１４を素子分離加工基板１３の電極５および６が露出した面に粘着接合し、図２５に示す接合基板１６を得た。
粘着接合後、ＨＦ中に浸し、犠牲層エッチングを行って、図２６に示すように出発基板２を分離した。
分離した出発基板２を除去することにより、図２７に示す、マイクロＬＥＤ構造体７を有する接合型半導体ウェーハ１００を製造した。
（比較例）
比較例では、図２８～図３５を参照しながら説明する以下の手順で、接合型半導体ウェーハを製造した。
まず、図２８に示すように、マスクパターン無しのＮ型ＧａＡｓ基板２上に、０．５μｍの厚さのＮ型ＧａＡｓバッファ層（図示しない）積層後、０．３μｍの厚さのＮ型ＧａｘＩｎ１－ｘＰ（ｘ：０．５）第一犠牲層および０．３μｍの厚さのＮ型ＧａＡｓ第二犠牲層をエピタキシャル成長して犠牲層４４Ａとし、この犠牲層４４Ａ上に、１．０μｍの厚さのＮ型（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（ｘ：０．５；ｙ：０．８５）第一クラッド層４４Ｂ、０．２５μｍの厚さのノンドープの（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（ｘ：０．５；ｙ：０．１）活性層４４Ｃ、１．０μｍの厚さのＰ型（ＡｌｙＧａ１－ｙ）ｘＩｎ１－ｘＰ（ｘ：０．５；ｙ：０．８５）第二クラッド層４４Ｄ、０．１μｍの厚さのＰ型ＧａＩｎＰ中間層（図示しない）、および４．０μｍの厚さのＰ型ＧａＰ窓層４４Ｅを順次エピタキシャル成長させ、図２８に示す発光素子構造４４を有するエピタキシャルウェーハ（ＥＰＷ）８を準備した。
次に、エピタキシャルウェーハ８上に、図２９に示すように、熱硬化型の接合材１１としてベンゾシクロブテン（ＢＣＢ）を設計膜厚を０．６μｍとしてスピンコートし、次いで支持基板１５としてのサファイア基板と対向させて重ね合わせ、熱圧着することで、図３０に示すエピタキシャルウェーハ（ＥＰＷ）接合基板１０を作製した。
次に、ＧａＡｓ出発基板２をウェットエッチングで除去して図３１に示すように第一犠牲層を露出させ、続いてエッチャントを切り替えて第一犠牲層および第二犠牲層からなる犠牲層４４Ａをそれぞれ除去して第一クラッド層４４Ｂを露出させ、図３２に示すエピタキシャル（ＥＰ）接合基板１６’を作製した。
次に、フォトリソ法にて、ＥＰ接合基板１６’上（図中下側）にマスクを形成し、第一クラッド層４４ＢからＧａＰ窓層４４Ｅまでのそれぞれ一部をエッチングし、島状素子を形成する素子分離工程と、第二クラッド層４４Ｄの一部が露出するエッチング工程を実施した。これらの工程により、図３３に示す複数の島状素子４５を得た。
次に、島状素子４５の表面にＳｉＯ２のパッシベーション（ＰＳＶ）膜９を形成した。ＰＳＶ膜９はＴＥＯＳ＋Ｏ２系のＰ－ＣＶＤ装置で形成し、膜厚は０．４μｍとした。ＰＳＶ膜９を、図３４に示すように、第一クラッド層４４Ｂおよび第二クラッド層４４Ｄのそれぞれ一部が露出するように加工した。
次に、ＰＳＶ膜９の開口部を通して露出した第一クラッド層４４Ｂおよび第二クラッド層４４Ｄのそれぞれ一部に、図３５に示すように電極５および６をそれぞれ形成し、熱処理を施してオーミック接触を実現した。電極５および６に関しては、実施例と同様である。
以上の手順により、図３５に示す、複数のマイクロＬＥＤ構造体７を有する接合型半導体ウェーハ２００が得られた。
（評価）
以上に説明した実施例１において、発光素子部である第１の構造体４１の一辺のサイズを１０～２５０μｍまで変化させて、複数の接合型半導体ウェーハ１００を製造した。この際、第１の構造体４１の一辺のサイズの変更は、第１の構造体４１用の正方形の開口部の一辺の幅Ｌｗｓを１０～２５０μｍまで変化させることによって行い、積層方向の各層の厚さとブリッジ部４３用の開口部幅Ｗ（＝２．５μｍ）は固定とした。
以上に説明した実施例１において、発光素子部である第１の構造体４１の一辺のサイズを１０～２５０μｍまで変化させて、複数の接合型半導体ウェーハ１００を製造した。この際、第１の構造体４１の一辺のサイズの変更は、第１の構造体４１用の正方形の開口部の一辺の幅Ｌｗｓを１０～２５０μｍまで変化させることによって行い、積層方向の各層の厚さとブリッジ部４３用の開口部幅Ｗ（＝２．５μｍ）は固定とした。
同様に、以上に説明した比較例において、島状素子４５の一辺のサイズを１０～２５０μｍまで変化させて、複数の接合型半導体ウェーハ２００を製造した。
図３６に、実施例１および比較例について、電流密度８［Ａ／ｃｍ２］における発光素子部である第１の構造体４１または島状素子４５の一辺のサイズ（ダイス設計サイズ）と、外部量子効率（発光効率）との関係を示す。実施例１の場合、ダイス設計サイズとは、マスク３のマスクパターンの発光素子部用の開口部（正方形）の一辺の長さに相当する。また、面積を変化させた場合、電流密度は常に８Ａ／ｃｍ２になるように、電流を変更した。発光効率は、光出力［Ｗ］／入力電力［Ｗ］により計算した。
図３６から明らかなように、比較例においては、発光素子である島状素子４５のサイズが縮小するにつれて発光効率が大幅に低下している。これは、素子分離加工およびその後の素子加工により、発光素子部にダメージが加わったからであると考えられる。
一方、実施例１においては、第１の構造体４１のサイズが典型的なマイクロＬＥＤレベルのサイズである１００μｍ以下であっても、大きな発光効率の低下は起こっていない。
本発明のマイクロＬＥＤ構造体７を有するウェーハ１においては、エピタキシャル成長後の素子加工を原理的に必要としないため、加工断面が存在せず、エピタキシャル層構造体４の外周面がエピタキシャル面のみで構成されるのが特徴である。従って、加工に起因するダメージが発光素子部である第１の構造体４１に存在しない。
また、本発明のマイクロＬＥＤ構造体７を有するウェーハ１では加工ダメージが無い故にダメージ除去工程も不要である。また、エピタキシャル成長の過程で、例えば図１８に示すように窓層４１Ｅの薄膜の部分が表面を被覆し、パッシベーション層に類似した作用をも有するため、パッシベーション膜を成膜しなくても、パッシベーション層を形成した場合と類似した表面準位低減効果を発揮するため、表面準位によって吸収される光子が減少し、結果として発光効率の低下が従来技術より抑制されている。
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
１…マイクロＬＥＤ構造体を有するウェーハ（ウェーハ）、 ２…出発基板（パターン基板）、 ３…マスク、 ４…エピタキシャル層構造体、 ４Ａ…｛１１１｝面、 ５および６…電極、 ７…マイクロＬＥＤ構造体、 ８…エピタキシャルウェーハ、 ９…パッシベーション膜（ＰＳＶ膜）、 １０…エピタキシャルウェーハ接合基板（ＥＰＷ接合基板）、 １１…接合材、 １２…平坦化処理基板、 １３…素子分離加工基板、 １４…粘着層、 １５…支持基板、 １６…接合基板、 １６’…エピタキシャル接合基板（ＥＰ接合基板）、 ２０…露出した部分、 ２１…出発基板の一部分（第１の構造体の形成領域）、 ２２…出発基板の一部分（第２の構造体の形成領域）、 ２３…出発基板の一部分（ブリッジ部の形成領域）、 ３１…開口部、 ４１…第１の構造体、 ４１Ａ、４２Ａ、４３Ａおよび４４Ａ…犠牲層、 ４１Ｂ、４２Ｂおよび４４Ｂ…第一クラッド層、 ４１Ｃ、４２Ｃおよび４４Ｃ…活性層、 ４１Ｄ、４２Ｄおよび４４Ｄ…第二クラッド層、 ４１Ｅ、４２Ｅおよび４４Ｅ…窓層、 ４２…第２の構造体、 ４２Ｆ、４３Ｆおよび４３Ｇ…積層体部、 ４３…ブリッジ部、 ４４…発光素子構造、 ４５…島状素子、 １００および２００…接合型半導体ウェーハ。
Claims (7)
- 出発基板と、
該出発基板上に形成され、開口部を含むマスクパターンを有するマスクと、
前記出発基板の前記マスクパターンの前記開口部に対応した部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであり、前記複数のエピタキシャル層構造体は、｛１１１｝面方向は全空乏層となる薄膜であることを特徴とするマイクロＬＥＤ構造体を有するウェーハ。 - 前記第１の構造体が、ＡｌＧａＩｎＰ系発光層を有する発光素子部であって、底部の最短部の幅をＬｗｓ、前記出発基板表面に垂直な方向の前記第１の構造体の総厚さをＬｈとした場合、Ｌｈ≦０．７０７×Ｌｗｓであることを特徴とする請求項１に記載のマイクロＬＥＤ構造体を有するウェーハ。
- 前記第１の構造体の底部の前記最短部の幅Ｌｗｓが１０μｍ以上１００μｍ以下であることを特徴とする請求項２に記載のマイクロＬＥＤ構造体を有するウェーハ。
- 前記エピタキシャル層構造体は活性層を含み、前記第２の構造体は非発光素子部であって、少なくとも一部に角錐状のブリッジ部を含み、前記ブリッジ部の最短部の幅をＷ［μｍ］とし、前記出発基板表面に垂直な方向における前記活性層までの前記エピタキシャル層構造体の厚さの和をＴ［μｍ］とした場合、１．５μｍ＜Ｗ＜Ｔ／０．７０７であることを特徴とする請求項１～３のいずれか１項に記載のマイクロＬＥＤ構造体を有するウェーハ。
- 出発基板と、
前記出発基板の一部分上に選択成長された複数のエピタキシャル層構造体と
を有し、
前記複数のエピタキシャル層構造体の各々は、｛１１１｝面に囲まれた角錐状または角錐台状の形状であり、
前記複数のエピタキシャル層構造体は、発光素子部である第１の構造体と、該第１の構造体に接続された第２の構造体とを含み、
前記第１の構造体および前記第２の構造体が、それぞれ異なる極性の電極を有し、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を構成しているものであり、前記複数のエピタキシャル層構造体は、｛１１１｝面方向は全空乏層となる薄膜であることを特徴とするマイクロＬＥＤ構造体を有するウェーハ。 - マイクロＬＥＤ構造体を有するウェーハの製造方法であって、
出発基板を準備し、
該出発基板上に、開口部を含むマスクパターンを有するマスクを形成し、
前記出発基板の前記マスクパターンの前記開口部を通して露出した部分に、発光素子部である第１の構造体と該第１の構造体に接続された第２の構造体とを含む複数のエピタキシャル層構造体を、該複数のエピタキシャル層構造体の各々が｛１１１｝面に囲まれた角錐状または角錐台状の形状になるように且つ｛１１１｝面方向は全空乏層となる薄膜として選択成長させ、
前記第１の構造体および前記第２の構造体にそれぞれ異なる極性の電極を形成して、前記第１の構造体および前記第２の構造体によって構成される、１つのマイクロＬＥＤとして動作可能なマイクロＬＥＤ構造体を有するウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有するウェーハの製造方法。 - マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法であって、
請求項６に記載のマイクロＬＥＤ構造体を有するウェーハの製造方法により、前記マイクロＬＥＤ構造体を有する前記ウェーハを製造し、
前記ウェーハの前記マイクロＬＥＤ構造体が形成された面を、接合材を介して支持基板の一方の主面に接合して接合基板を得て、
前記接合基板から前記出発基板を除去することで、前記マイクロＬＥＤ構造体を有する接合型半導体ウェーハを製造することを特徴とする、マイクロＬＥＤ構造体を有する接合型半導体ウェーハの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022003258A JP7136374B1 (ja) | 2022-01-12 | 2022-01-12 | マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 |
| PCT/JP2022/045509 WO2023136003A1 (ja) | 2022-01-12 | 2022-12-09 | マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 |
| TW111148196A TW202345417A (zh) | 2022-01-12 | 2022-12-15 | 具有微型led結構體之晶圓、具有微型led結構體之晶圓的製造方法及具有微型led結構體之接合型半導體晶圓的製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022003258A JP7136374B1 (ja) | 2022-01-12 | 2022-01-12 | マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP7136374B1 true JP7136374B1 (ja) | 2022-09-13 |
| JP2023102639A JP2023102639A (ja) | 2023-07-25 |
Family
ID=83271698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022003258A Active JP7136374B1 (ja) | 2022-01-12 | 2022-01-12 | マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP7136374B1 (ja) |
| TW (1) | TW202345417A (ja) |
| WO (1) | WO2023136003A1 (ja) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100805A (ja) | 2000-07-18 | 2002-04-05 | Sony Corp | 半導体発光素子および半導体発光素子の製造方法 |
| WO2003106743A1 (ja) | 2002-06-01 | 2003-12-24 | 住友電気工業株式会社 | ｎ型半導体ダイヤモンド製造方法及び半導体ダイヤモンド |
| JP2004071869A (ja) | 2002-08-07 | 2004-03-04 | Sharp Corp | 発光ダイオード |
| JP2006253725A (ja) | 2000-07-18 | 2006-09-21 | Sony Corp | 半導体発光素子およびその製造方法、並びに画像表示装置 |
| JP2007034315A (ja) | 2000-07-18 | 2007-02-08 | Sony Corp | 画像表示装置の製造方法 |
| JP2008118024A (ja) | 2006-11-07 | 2008-05-22 | Sony Corp | 発光素子及びその製造方法 |
| JP2008153512A (ja) | 2006-12-19 | 2008-07-03 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2010251776A (ja) | 2002-05-28 | 2010-11-04 | Saint-Gobain Cristaux & Detecteurs | 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法 |
| JP2016502754A (ja) | 2012-10-26 | 2016-01-28 | グロ アーベーＧｌｏ Ａｂ | ナノワイヤサイズの光電構造及びその選択された部分を改質する方法 |
| JP2018142575A (ja) | 2017-02-27 | 2018-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US20200075809A1 (en) | 2017-05-01 | 2020-03-05 | Ohio State Innovation Foundation | Tunnel junction ultraviolet light emitting diodes with enhanced light extraction efficiency |
| US20200343420A1 (en) | 2017-12-14 | 2020-10-29 | Osram Oled Gmbh | Light-emitting semiconductor component and method for producing a light-emitting semiconductor component |
-
2022
- 2022-01-12 JP JP2022003258A patent/JP7136374B1/ja active Active
- 2022-12-09 WO PCT/JP2022/045509 patent/WO2023136003A1/ja unknown
- 2022-12-15 TW TW111148196A patent/TW202345417A/zh unknown
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100805A (ja) | 2000-07-18 | 2002-04-05 | Sony Corp | 半導体発光素子および半導体発光素子の製造方法 |
| JP2006253725A (ja) | 2000-07-18 | 2006-09-21 | Sony Corp | 半導体発光素子およびその製造方法、並びに画像表示装置 |
| JP2007034315A (ja) | 2000-07-18 | 2007-02-08 | Sony Corp | 画像表示装置の製造方法 |
| JP2010251776A (ja) | 2002-05-28 | 2010-11-04 | Saint-Gobain Cristaux & Detecteurs | 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法 |
| WO2003106743A1 (ja) | 2002-06-01 | 2003-12-24 | 住友電気工業株式会社 | ｎ型半導体ダイヤモンド製造方法及び半導体ダイヤモンド |
| JP2004071869A (ja) | 2002-08-07 | 2004-03-04 | Sharp Corp | 発光ダイオード |
| JP2008118024A (ja) | 2006-11-07 | 2008-05-22 | Sony Corp | 発光素子及びその製造方法 |
| JP2008153512A (ja) | 2006-12-19 | 2008-07-03 | Oki Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP2016502754A (ja) | 2012-10-26 | 2016-01-28 | グロ アーベーＧｌｏ Ａｂ | ナノワイヤサイズの光電構造及びその選択された部分を改質する方法 |
| JP2018142575A (ja) | 2017-02-27 | 2018-09-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| US20200075809A1 (en) | 2017-05-01 | 2020-03-05 | Ohio State Innovation Foundation | Tunnel junction ultraviolet light emitting diodes with enhanced light extraction efficiency |
| US20200343420A1 (en) | 2017-12-14 | 2020-10-29 | Osram Oled Gmbh | Light-emitting semiconductor component and method for producing a light-emitting semiconductor component |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2023136003A1 (ja) | 2023-07-20 |
| JP2023102639A (ja) | 2023-07-25 |
| TW202345417A (zh) | 2023-11-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7943942B2 (en) | Semiconductor light-emitting device with double-sided passivation | |
| US8502258B2 (en) | Light emitting structure and method of manufacture thereof | |
| US8338202B2 (en) | Method for manufacturing semiconductor device using separable support body | |
| EP1783841A2 (en) | Light emitting devices and method for fabricating the same | |
| JP2009290242A (ja) | 半導体装置、光プリントヘッド、及び画像形成装置 | |
| US9362449B2 (en) | High efficiency light emitting diode and method of fabricating the same | |
| US20110140081A1 (en) | Method for fabricating semiconductor light-emitting device with double-sided passivation | |
| TW201730921A (zh) | 經設計之基材上之寬帶隙元件積體電路結構 | |
| US11670514B2 (en) | Method for manufacturing semiconductor device and semiconductor substrate | |
| US8809085B2 (en) | Method for manufacturing nitride semiconductor device | |
| CN108417486B (zh) | 一种GaN基SBD变频电路及其制作方法 | |
| JP7136374B1 (ja) | マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法 | |
| US20220416123A1 (en) | Led device, method of manufacturing the led device, and display apparatus including the led device | |
| KR20120079670A (ko) | 질화물 반도체 발광소자 제조방법 | |
| KR100648813B1 (ko) | 수직형 발광소자 제조방법 | |
| JP7272412B1 (ja) | 接合型半導体ウェーハの製造方法 | |
| JP7087693B2 (ja) | 発光素子及びその製造方法 | |
| JP2010532563A (ja) | 半導体デバイスの分離 | |
| WO2023068160A1 (ja) | 接合型半導体ウェーハの製造方法 | |
| WO2013125823A1 (en) | High efficiency light emitting diode and method of fabricating the same | |
| CN111192820A (zh) | 自对准竖直固态装置制造和集成方法 | |
| US20240128244A1 (en) | Micro light emitting diode chip and display device | |
| JP2014103305A (ja) | 太陽電池素子およびその製造方法 | |
| WO2024116553A1 (ja) | マイクロｌｅｄ素子 | |
| CN115986025A (zh) | 微型发光二极管芯片及显示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220425 |
|
| A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20220425 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220614 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220728 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220802 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20220815 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7136374 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |