JP2008153512A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2008153512A
JP2008153512A JP2006341287A JP2006341287A JP2008153512A JP 2008153512 A JP2008153512 A JP 2008153512A JP 2006341287 A JP2006341287 A JP 2006341287A JP 2006341287 A JP2006341287 A JP 2006341287A JP 2008153512 A JP2008153512 A JP 2008153512A
Authority
JP
Japan
Prior art keywords
film
growth
sio
mask
growth mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2006341287A
Other languages
English (en)
Other versions
JP4794425B2 (ja
Inventor
Isamu Matsuyama
勇 松山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Oki Electric Industry Co Ltd
Original Assignee
Oki Electric Industry Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Oki Electric Industry Co Ltd filed Critical Oki Electric Industry Co Ltd
Priority to JP2006341287A priority Critical patent/JP4794425B2/ja
Publication of JP2008153512A publication Critical patent/JP2008153512A/ja
Application granted granted Critical
Publication of JP4794425B2 publication Critical patent/JP4794425B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Landscapes

  • Element Separation (AREA)
  • Weting (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

【課題】サファイア基板上に成膜されるSiエピタキシャル層中の結晶欠陥、特に双晶欠陥を低減する。
【解決手段】サファイア基板10のR面12上にエピ成長によりSi膜14を成膜する工程、Si膜上にSiO2膜を形成する工程、SiO2膜を格子状にパターニングして、被エッチング領域24を形成する工程、SiO2膜パターン22をマスクとして、KOHを含む溶液で被エッチング領域のエッチングを行い、SiO2膜パターン直下に、Si膜由来のファセット面を有する成長用マスク前駆体26を形成する工程、成長用マスク前駆体の表面に絶縁膜28を形成して成長用マスク30を作成する工程、及び露出したR面に選択エピ成長法で、成長用マスクで囲まれた領域を充填して、成長用マスクの高さよりも厚い単結晶Si層41を平坦に成長させる工程を備える。
【選択図】図2

Description

この発明は、サファイア基板上にエピタキシャル成長させた単結晶シリコン層の双晶欠陥を低減させる半導体装置及びその製造方法に関する。
シリコン・オン・サファイア(SOS:Silicon on Sapphire)デバイスは、高速で低消費電力動作が可能なデバイスとして注目されている。
しかし、基板となるサファイアとシリコン単結晶とは、格子定数及び熱膨張係数が大きく異なるために、結晶欠陥(特に双晶欠陥)の少ない単結晶シリコン層を成膜することが非常に難しかった。
図6に、この双晶欠陥の様子を[1−10]方向から見た透過型電子顕微鏡写真を示す。なお、この写真の観察倍率を示すために、図中にスケールを表示している。図6において、下側の黒色領域がサファイア基板である。そして、この黒色領域に接する灰色領域が、サファイア基板のR面上にエピタキシャル成長された単結晶シリコン層である。
単結晶シリコン層中には、基板界面から伸びる傾斜した無数の直線が観察される。これらの直線の1本1本が双晶欠陥のすべり面に対応する。双晶欠陥は、{111}面と平行に、つまり、R面に対して54.7°の角度をなして延在している。
この双晶欠陥を低減するために、固相エピタキシャル成長を利用する技術が開示されている(例えば、非特許文献1参照)。非特許文献1に開示された技術は、まずサファイア基板上に単結晶シリコン層をエピタキシャル成長させる。そして、この単結晶シリコン層にSi+のイオン注入を行い、表面領域以外の単結晶シリコン層をアモルファス化する。その後、この表面領域を成長基点として、サファイア基板に向かって固相エピタキシャル成長を行い、双晶欠陥が低減されたシリコンエピタキシャル層を形成する。
また、SOSに限らず、ヘテロエピタキシャル成長の分野では、種々の結晶欠陥低減法が提案されている。
例えば、成長領域を制限するマスクを基板表面に設け、III−V族化合物半導体層をファセット成長させることで結晶欠陥を低減する技術が知られている(例えば、特許文献1参照)。特許文献1に開示された技術は、マスク(SiO2膜等)で制限された成長領域にGaN膜等をエピタキシャル成長させてファセット構造を形成する。そして、結晶欠陥の進行方向がファセットの成長とともに曲げられる性質を利用して、GaN膜表面での結晶欠陥を低減する。
また、例えば、成長領域を制限するマスクを基板表面に設け、エピタキシャル層をマスク上で横方向成長させることで結晶欠陥を低減する技術が知られている(例えば、特許文献2参照)。特許文献2に開示された技術は、シリコン基板上にSiO2膜等からなるマスクを設け、まず、このマスクの開口を埋めるようにシリコンエピタキシャル層を成長させる。続いて、シリコンエピタキシャル層をマスク上で横方向成長させることでシリコンエピタキシャル層の結晶欠陥を低減する。
また、例えば、基板面から伸びる結晶欠陥をエピタキシャル層中で会合消滅させる技術が知られている(例えば、特許文献2参照)。特許文献2に開示された技術では、複数の起伏を設けた基板の表面にSiC膜をエピタキシャル成長させることで、SiC膜中で発生した結晶欠陥を会合消滅させている。
Jun Amano and Kent Carey,"A novel three−step process for low−defect−density silicon on sapphire",Applied Physics Letters,39(2),15 July 1981,pp163−165 特開平10−312971号公報 特開昭61−295624号公報 特開2000−178740号公報
この発明は、以上のような技術的背景の下でなされたものである。したがって、この発明の目的は、サファイア基板上に成膜される単結晶シリコン層中の結晶欠陥、特に双晶欠陥を、従来とは異なる方法で低減することができる半導体装置及びその製造方法を提供することにある。
上述した目的の達成を図るために、この発明の半導体装置の製造方法は下記の工程を備えている。
(1)サファイア基板のR面上にエピタキシャル成長により第1シリコン膜を成膜する第1工程。
(2)第1シリコン膜上に全面にわたりSiO2膜を形成する第2工程。
(3)SiO2膜を格子状にパターニングして、第1シリコン膜が露出した平面形状が矩形の複数の被エッチング領域を形成する第3工程。
(4)パターニングされたSiO2膜をマスクとして、KOHを含む溶液で被エッチング領域のウエットエッチングを行うことにより、被エッチング領域直下でR面を露出させ、かつ、パターニングされたSiO2膜直下に第1シリコン膜由来のファセット面を有する成長用マスク前駆体を形成する第4工程。
(5)成長用マスク前駆体の表面に絶縁膜を形成して成長用マスクを作成する第5工程。
(6)成長用マスクをマスクとして、露出したR面に選択エピタキシャル成長法で、成長用マスクで囲まれた領域を充填して、成長用マスクの高さよりも厚い単結晶シリコン層を平坦に成長させる第6工程。
この発明の半導体装置の製造方法では、第3工程において、SiO2膜を格子状にパターニングする。このときSiO2膜からなる格子をシリコン(001)面に対して[110]方向に延在するように形成する。
第4工程においては、第1シリコン膜を、KOHを含む溶液でエッチングする。これにより、第1シリコン膜は{111}面が露出するように異方性エッチングされる。つまり、隣り合った2個の被エッチング領域を区画している第1シリコン膜は、両斜辺が{111}面である台形状の断面形状を保ったままエッチングされていく。
この工程では、サファイア基板のR面露出後もウエットエッチングを続行する。ウエットエッチングは、上述した第1シリコン膜に形成される台形の上底の長さが短縮し、0(零)となるまで行う。つまり、第1シリコン膜パターンの斜面({111}面)同士が一つの稜線を共有するまでエッチングを実施する。これにより、断面形状が二等辺三角形状であり、両斜面が{111}面であるような成長用マスク前駆体が形成される。
なお、{111}面とは、(111)面に等価な面、すなわち以下の8種の面(111)面、(−111)面、(1−11)面、(11−1)面、(−1−11)面、(1−1−1)面、(−11−1)面及び(−1−1−1)面の総称とする。例えば、「{111}面が露出する」との表現は、「(111)面に等価な8種の面のいずれかの面が露出する」との意味を表す。
第5工程においては、成長用マスク前駆体の表面に絶縁膜を形成して成長用マスクを作成する。第5工程を経ることにより、サファイア基板のR面は、R面が露出した領域(以下、「露出領域」と称する。)と、成長用マスクで覆われた領域(以下、「被覆領域」と称する。)とに区画される。なお、絶縁膜をSiO2膜とすることにより、サファイア基板面は、基板構成元素であるO(酸素)で再配列表面を形成すると考えられ、第6工程のエピタキシャル成長時に、通常のサーマルクリーニング処理を行うだけで成長を進めることができる。
その結果、第6工程で十分に制御された選択エピタキシャル成長を行うことによって、エピタキシャル層としての単結晶シリコン層が、露出領域だけから成長を開始する。そして、R面に平行な成長面((001)面)を保ったまま、成長用マスクで囲まれた空間(以下、「成長空間」と称する。)を埋めるように成長していく。なお、ここで「成長面」とは、成長途上の単結晶シリコン層の露出した表面、すなわちシリコン原子が選択的に堆積されていく最表面のことを示す。
さらに成長を続けると、単結晶シリコン層の厚みが成長用マスクの高さを超えた時点で、隣り合った成長空間の単結晶シリコン層同士が結合する。単結晶シリコン層同士の結合後も成長を継続することにより、R面に平行な表面((001)面)を有し、R面の全面を一様に被覆する(001)単結晶シリコン層が得られる。
以上の工程を経て得られる単結晶シリコン層は、該層中のサファイア基板R面由来の双晶欠陥の数が成長用マスクを設けない場合に比べて、(露出領域の総面積/R面の面積)にまで低減する。
上述した半導体装置の製造方法において、第4工程中、又は第4工程と第5工程との間に、SiO2膜を除去する工程を備えていることが好ましい。
また、絶縁膜として、成長用マスク前駆体の表面を熱酸化することにより得られるSiO2膜を用いることが好ましい。
また、絶縁膜として、成長用マスク前駆体の表面に成膜したSiN膜を用いてもよい。
上述した目的の達成を図るために、この発明の半導体装置は、サファイア基板と、サファイア基板のR面に格子状に設けられた成長用マスクと、サファイア基板のR面に、成長用マスクを埋めてR面に平行、かつ成長用マスクの高さよりも厚く選択エピタキシャル成長された単結晶シリコン層とを備えている。ここで、成長用マスクは、{111}ファセット面を両斜面とし、かつ、両斜面がSiO2膜で覆われている。
このように構成することにより、露出領域の総面積と、サファイア基板のR面の面積との比率に応じて双晶欠陥の個数が減少した単結晶シリコン層を得ることができる。より詳細には、双晶欠陥は、成長用マスクを設けない場合に比べて、(露出領域の総面積/サファイア基板R面の総面積)にまで低減する。
この場合において、斜面とR面とがなす鋭角が54.7°であることが好ましい。
この発明は、成長用マスクにより、単結晶シリコン層の成長開始領域を制限している。成長開始領域が制限された結果、形成される単結晶シリコン層中に導入されるサファイア基板由来の双晶欠陥を低減することができる。
また、この発明の半導体装置の製造方法では、単結晶シリコン層を成膜する選択エピタキシャル成長の成膜条件を成膜の途中で変更する必要がない。よって、従来技術に比較してより簡単に単結晶シリコン層を成膜することができる。
以下、図を参照して、この発明の半導体装置及びその製造方法について説明する。なお、各図は、各構成要素の形状、大きさ及び配置関係について、この発明が理解できる程度に概略的に示したものにすぎない。また、以下、この発明の好適な構成例について説明するが、各構成要素の材質及び数値的条件などは、単なる好適例にすぎない。従って、この発明は、以下の実施の形態に何ら限定されない。また、各図において、共通する構成要素には同符号を付し、その説明を省略することもある。
まず、図1(A)〜(E)、図2(A)〜(E)及び図3〜図5を参照して、半導体装置の製造方法を主に説明し、適宜半導体装置について説明する。
図1(A)〜(E)及び図2(A)〜(E)は、この発明の半導体装置の製造方法の説明に供する工程断面図である。
(サファイア基板の準備)
まず、単結晶シリコン層が成膜されるサファイア基板の清浄化を行う。ここで用いるサファイア基板は、R面(1−102)が被成膜面となるように切り出されたものである。
より具体的には、大気圧下において、5SLMのO2を流通させながら、サファイア基板を約1000℃の温度に約30分間保つ。これにより、サファイア基板のR面をクリーニングするととともに、R面を酸素で一様に終端化する効果がある。
なお、流量の単位「SLM」は、標準状態(25℃、かつ1気圧)における1分間当りのガス流量をL(リットル)で表したものである。「SLM」の意味は、以降の記載でも同様である。
(第1工程:図1(A))
次に、サファイア基板のR面上にエピタキシャル成長により第1シリコン膜を成膜する。
すなわち、CVD(Chemical Vapor Deposition)法により、クリーニング後のサファイア基板10のR面12に第1シリコン膜としてのシリコンエピタキシャル膜14を、約100nmの厚みで成膜する。その結果、表面14bが(001)面であるようなシリコンエピタキシャル膜14が形成される。
より詳細には、CVDエピタキシャル成膜は、大気圧下で、基板温度が約1000℃、SiH4(モノシラン)流量が約100SCCM、及び、SiH4に対して5×10-4〜1×10-1の流量比率の範囲のH2を用いて実施した。このときのシリコンエピタキシャル膜14の成長速度は約0.2μm/分である。
(第2工程:図1(B))
次に、第1シリコン膜上に全面にわたりSiO2膜を形成する。
すなわち、図1(B)に示すように、大気圧下で、基板温度が約1000℃、及びO2流量が約5SLMでシリコンエピタキシャル膜14の熱酸化を行う。これにより、シリコンエピタキシャル膜14の表面14bから約50nmまでの厚みが酸化され、約75nmの膜厚のSiO2膜16が形成される。その結果、シリコンエピタキシャル膜14の厚みが約50nmにまで減少する。以下、シリコンエピタキシャル膜14において、酸化されなかった領域(厚みが50nmに減少した領域)を、「シリコンエピタキシャル膜14a」と称する。
つまり、SiO2膜16は、シリコンエピタキシャル膜14aの表面((001面))上に延在している。
なお、ここで、シリコンエピタキシャル膜14aの厚み(約50nm)と、SiO2膜16の厚み(約75nm)との和の厚みは約125nmとなり、酸化前のシリコンエピタキシャル膜14の厚み(約100nm)よりも大きくなっている。これは、シリコンエピタキシャル膜14がSiO2膜16へと酸化される際に、体積が膨張するためである。
(第3工程:図1(C)〜(E)及び図3)
次に、SiO2膜を格子状にパターニングして、第1シリコン膜が露出した平面形状が矩形の複数の被エッチング領域を形成する。
すなわち、図1(C)に示すように、まず、SiO2膜16の表面16a全体に、例えばスピンコート等で、厚みが約0.5μmのフォトレジスト18を塗布する。
その後、図1(D)に示すように、公知のフォトリソグラフィによりフォトレジスト18を格子状にパターニングして、フォトレジストパターン20を形成する。なお、フォトレジストパターン20により形成される「格子」の平面形状については後述する。
そして、図1(E)に示すように、フォトレジストパターン20をエッチングマスクとして、例えばRIE(Reactive Ion Etching)によりシリコンエピタキシャル膜14aの表面まで、SiO2膜16をエッチングする。その後、公知の方法で、フォトレジストパターン20を除去する。その結果、格子状にパターニングされたSiO2膜パターン22が形成される。これと同時に、SiO2膜パターン22で被覆されていないシリコンエピタキシャル膜14aの領域、すなわちSiO2膜パターン22の開口から露出した領域として被エッチング領域24が形成される。このようにして得られた被エッチング領域24は、平面形状が正方形である。
ここで、図3を参照して、格子の平面形状、すなわちSiO2膜パターン22及び被エッチング領域24の平面形状について詳細に説明する。図3は、第3工程後に得られる構造体の形状を模式的に示す平面図である。
図3に示すように、SiO2膜パターン22は、シリコンエピタキシャル膜14aの表面に格子状に形成される。より詳細には、SiO2膜パターン22は、シリコン(001)面に対して[1−10]方向に延在する縦ライン22aと、[110]方向に延在する横ライン22bとを備えている。
各縦ライン22aは、それぞれ[1−10]方向に延在しており、互いに平行かつ等間隔に配置されている。ここで、1本の縦ライン22aの幅を、好ましくは、例えば約70nmとする。また、隣り合った2本の縦ライン22a及び22a間の間隔を、好ましくは、例えば約50nmとする。
各横ライン22bは、各縦ライン22aに対して互いに直角に交わっていて、[110]方向に延在しており、互いに平行かつ等間隔に配置されている。ここで、1本の横ライン22bの幅を、好ましくは、例えば約70nmとする。また、隣り合った2本の横ライン22b及び22b間の間隔を、好ましくは、例えば約50nmとする。
これらの結果、隣り合った2本の縦ライン22a及び22aと、隣り合った2本の横ライン22b及び22bとで囲まれた被エッチング領域24の平面形状は、一辺が約50nmの正方形となる。そして、被エッチング領域24は、約120nm(=50nm+70nm)の配列周期で縦横にマトリクス状に並んでいる。
(第4工程:図2(A)及び(B))
次に、パターニングされたSiO2膜をマスクとして、KOHを含む溶液で被エッチング領域のウエットエッチングを行うことにより、被エッチング領域直下でR面を露出させ、かつ、パターニングされたSiO2膜直下に第1シリコン膜由来のファセット面を有する成長用マスク前駆体を形成する。なお、このファセット面は、KOHなどのアルカリ系のエッチング溶液を用いた場合に特異的に形成されるものである。
すなわち、SiO2膜パターン22をマスクとして、第3工程で得られた構造体を、エッチング溶液に浸漬してウエットエッチングを行う。ここでエッチング溶液としては、例えば、KOHとイソプロピルアルコールとを含有する水溶液を用いる。ここで、KOHの添加量は、好ましくは、例えば約25wt%とする。また、イソプロピルアルコールの添加量は、好ましくは、例えば約5wt%とする。なお、イソプロピルアルコールは、後述する{111}面の形成性を増すために添加するものである。
これにより、図2(A)に示すように、被エッチング領域24において、シリコンエピタキシャル膜14aは、{111}面を形成しながら異方性エッチングされる。詳細には、ウエットエッチングは、被エッチング領域24のSiO2膜パターン22で囲まれた外縁から始まる。そして、1個の被エッチング領域24を囲む各縦ライン及び各横ライン22a及び22b(図3)から構成される4斜面が全て{111}面である逆四角錐台形のエッチング痕25が自己整合的に形成されて、徐々に深さを増すように進行していく。
図2(B)に示すように、エッチングは、隣り合った被エッチング領域24及び24を区画しているシリコンエピタキシャル膜14aの断面形状が、エッチング異方性により形成される{111}面からなる三角形状となるまで続行する。つまり、SiO2膜パターン22の直下に存在するシリコンエピタキシャル膜14aを、言わばオーバーエッチする。そして、このオーバーエッチは、隣り合った被エッチング領域24及び24のそれぞれに面した斜面26a及び26a(どちらも{111}面)同士が一つの稜線26cを共有するまで行われる。
その結果、SiO2膜パターン22の直下に残留したシリコンエピタキシャル膜14aにより両斜面が{111}ファセット面からなる成長用マスク前駆体26が形成される。この成長用マスク前駆体26のR面12から測った高さは、シリコンエピタキシャル膜14aの厚さと等しい。また、この成長用マスク前駆体26は、{111}面に代表される面を各斜面26aとし、かつ底面26bがサファイア基板10のR面12に接触している。そして、これらの各斜面26aが共有する稜線26cは、SiO2膜パターン22の延在方向([110]方向、及び[1−10]方向)に沿って延在している。
なお、この工程ではSiO2膜パターン22直下のシリコンエピタキシャル膜14aをオーバーエッチしている。そのため、エッチング終了時点で、SiO2膜パターン22は、言わばファセット構造の頂点に位置することとなる。これにより、SiO2膜パターン22と成長用マスク前駆体26との結合面積が減少し、両者の密着力が低下する。その結果、エッチング終了時点で、SiO2膜パターン22は成長用マスク前駆体26から自然に剥離する。
(第5工程:図2(C)、図4及び図5)
次に、成長用マスク前駆体の表面に絶縁膜を形成して成長用マスクを作成する。
すなわち、図2(C)に示すように、酸化時間が短い以外は第2工程と同様の条件で成長用マスク前駆体26の各斜面26aを熱酸化して、絶縁膜としてのSiO2膜28を形成する。SiO2膜28の厚みは、好ましくは、例えば約20nmとする。これにより、成長用マスク前駆体26の表面にSiO2膜28が形成された成長用マスク30が完成する。
なお、上述したように、SiO2膜28の形成時には、体積膨張が生じる。しかし、SiO2膜28の膜厚が薄い(約20nm)ので、この体積膨張に由来する成長用マスク30の寸法変化は実質的に無視できる。
成長用マスク30の完成により、サファイア基板10のR面12は、R面12が露出している露出領域32と、成長用マスク30で被覆されている被覆領域34とに区画される。
図4に、第5工程終了時におけるR面12及び成長用マスク30の斜視図を示す。1個の露出領域32は、平面形状が正方形状であり、周囲が成長用マスク30の、結晶学的に等価な{111}面からなる4斜面30aで囲まれている。その結果、成長用マスク30の4つの斜面30aと露出領域32とで囲まれた空間は、逆四角錐台形の立体形状を有することとなる。以下、この逆四角錐台形の空間を成長空間36と称する。
ここで、図5を参照して、第5工程により得られた構造体の寸法について具体的に説明する。
図5は、<1−10>方向から見た成長用マスク30の断面形状を模式的に示す図である。なお、図に描かれた2個の成長用マスクを区別する必要がある場合には、それぞれ301及び302と称する。
ここで、被エッチング領域24の配列周期、したがって成長用マスク301及び302の頂点間の距離をSとする。また、シリコンエピタキシャル膜14aの膜厚、すなわち成長用マスク30の高さをdとする。そして、成長用マスク30の底辺の長さの半値をXとする。さらに、露出領域32の長さ、すなわち成長用マスク301及び302の間に露出しているサファイア基板10のR面12の長さをYとする。
上述のように、成長用マスク30の斜面30aの面方位は{111}である。したがって、この斜面30aは、サファイア基板10のR面12と54.7°の角度をなして延在している。
以上のことより、Xは、下記(1)式で与えられる。
X=d/(tan54.7°)・・・(1)
さらに、図4より、X、Y及びSの間には、下記(2)式の関係が成り立つことが明らかである。
Y+2X=S・・・(2)
したがって、Yは、(2)式に(1)式を代入した下記(3)式で与えられる。
Y=S−2{d/(tan54.7°)}・・・(3)
ところで、この実施の形態においては、S≒120(nm)、及びd≒50(nm)である。また、tan54.7°≒1.412である。したがって、(1)式よりXは、約35nmと求まる。また、(2)式よりYは、約50nmと求まる。
(第6工程:図2(D)及び(E))
次に、成長用マスクをマスクとして、露出したR面に選択エピタキシャル成長法で、成長用マスクで囲まれた領域を充填して、成長用マスクの高さよりも厚い単結晶シリコン層を平坦に成長させる。
すなわち、図2(D)に示すように、減圧CVD(Reduced Pressure Chemical Vapor Deposition)により、露出領域32を成長開始領域として、成長空間36を充填するように単結晶シリコン層38をエピタキシャル成長させる。
この選択エピタキシャル成長は、ファセット構造(特許文献1)が形成されないような成長条件で実施する。つまり、単結晶シリコン層38の成長面が、一様な(001)面のみからなるような成長条件で選択エピタキシャル成長を行う。このような成長条件を選択することにより、単結晶シリコン層38の表面がR面12に平行を保ったまま、選択エピタキシャル成長が進行する。
この成長条件の好適例を以下に例示する。
原料ガスとしては、SiH4、H2及びHClを用いる。ここで、SiH4ガスの流量は約200SCCMとする。また、H2ガスの流量は約30SLMとする。また、HClガスの流量は約500SCCMとする。そして、成膜温度は約850℃、及び成膜室の圧力は約30Torrとする。この条件での成膜速度は約8nm/分である。
なお、ここで、原料ガスのHClは、SiO2膜28上での核成長を防ぐとともに、単結晶シリコン層38のファセット構造の形成を抑制する効果を有する公知技術の応用例である。
この成長条件で成長を行うと、単結晶シリコン層38は、成長面が(001)面を保ったまま、成長空間36を埋めながら露出領域32に堆積していく。この際、格子不整合に由来する結晶欠陥、主として双晶欠陥39がR面12から単結晶シリコン層38に導入される。背景技術の欄で説明したように、双晶欠陥39に由来する不整合面は、{111}面に平行に延在する。なお、双晶欠陥39が低減されることについては後述する。
そして、図2(E)に示すように、単結晶シリコン層38の厚みが成長用マスク30の高さ(約50nm)を超えると、それまでは個々の成長空間36ごとに成長していた単結晶シリコン層38が互いに結合する。その結果、R面の面積と等面積の成長面を有する単結晶シリコン層41が現出する。この成長面は、それまでの面方位((001)面)を保ちながら堆積していく。この実施の形態では、単結晶シリコン層41の膜厚が、R面12から測って約100nmとなるまで選択エピタキシャル成長を実施する。
これにより、表面が(001)面である単結晶シリコン層41がサファイア基板10上に形成される。
このようにして、この発明の半導体装置40が完成する。この半導体装置40は、サファイア基板10と、成長用マスク30と、単結晶シリコン層41とを備えている。そして、成長用マスク30は、サファイア基板10のR面12に格子状に設けられていて、断面形状が二等辺三角形であるとともに、その両斜面30a及び30aがSiO2膜28で覆われている。また、単結晶シリコン層41は、成長用マスク30を埋めてR面12に平行、かつ成長用マスク30の高さよりも厚く選択エピタキシャル成長されている。
次に、この発明の奏する効果について説明する。
<効果1>
この発明の半導体装置及びその製造方法によれば、サファイア基板10上に成長された単結晶シリコン層41中の双晶欠陥39の数を低減することができる。
以下、主に図5を参照して、この点について詳細に説明する。
1個の成長空間36に注目すると、露出領域32は正方形であるので、単結晶シリコン層38の成長開始領域(露出領域32)の面積はY2で与えられる。また、仮に成長用マスク30が存在しないと考えた場合に、単結晶シリコン層の成長開始領域の面積はS2で与えられる。
したがって、成長用マスク30を設けた場合には、成長用マスク30が無い場合に比較して、単結晶シリコン層38の成長開始領域の面積が小さくなる(Y2<S2)。ところで、双晶欠陥39のR面12上での数面密度は場所によらず一定と考えられる。よって、成長開始領域が狭くなれば、単結晶シリコン層41に導入される双晶欠陥の個数は減少すると考えられる。
つまり、成長用マスク30が無い場合を基準(=1)とすると、成長用マスク30を設けることにより、単結晶シリコン層41に導入される双晶欠陥は(Y2/S2)にまで低減すると考えられる。換言すれば、この発明の製造方法によれば、単結晶シリコン層41に導入される双晶欠陥39の個数を、露出領域32のR面に対する面積比(露出領域の総面積/R面の面積)にまで減少することができる。
この実施の形態では、Y≒50(nm)及びS≒120(nm)であることから、単結晶シリコン層41に導入される双晶欠陥の個数は、成長用マスク30を設けない場合の約17%(=(50/120)2)にまで低減すると推測される。
<効果2>
第6工程においては、厚みが約100nmの単結晶シリコン層41を形成するに当り、成膜条件を途中で変更することなく、単一の条件で選択エピタキシャル成長を行っている。
ところで、一般に、特許文献1及び2に示されたようなマスク上への横方向成長を伴うエピタキシャル成長においては、エピタキシャル膜の成膜の途中で成膜条件を変更する必要があった。すなわち、(1)マスクの開口部をエピタキシャル膜で埋め込み、基板面特有のファセット構造を形成するまでの成膜条件と、(2)マスク上で横方向成長させて、隣接するエピタキシャル膜同士を結合させるための成膜条件とを変化させる必要があった。
しかし、この発明の成膜方法では、{111}面に平行な斜面30aを有する成長用マスク30を用いることにより、成長用マスク30上への単結晶シリコン層38の成長を防止することで、横方向成長を回避している。したがって、単一の成膜条件で成長空間36の埋め込みと、隣接する単結晶シリコン層38及び38の結合とを行うことができる。つまり、横方向成長を行う従来の技術に比較して、単結晶シリコン層41をより簡単に成膜できる。
次に、この発明で許容される設計条件及び変形例について説明する。
<設計条件1>
図5に示すように、この実施の形態においては、Y≒50(nm)及びS≒120(nm)とした場合について説明した。しかし、Y及びSは、これらの値には限定されない。SiO2膜パターン22の間隔、及び、シリコンエピタキシャル膜14aの膜厚を変更することにより、Y及びSは、シリコン(001)面に対してアルカリエッチングによるファセット面が自己整合的に形成されることから、設計に応じた所望の値とすることができる。
単結晶シリコン層41に導入される双晶欠陥の個数を低減する観点から見れば、(Y/S)の値が小さくなるようにY及びSの値を設定すればよい。
<設計条件2>
図2(C)に示すように、この実施の形態では、成長用マスク30の表面に形成する絶縁膜がSiO2膜28である場合について説明した。しかし、成長用マスク30の表面に形成する絶縁膜は、SiN膜であってもよい。ただし、露出領域32に形成される窒化物については適切なエッチング等により除去する必要がある。
<設計条件3>
この実施の形態では、第4工程終了時に、SiO2膜パターン22が成長用マスク前駆体26から自然に剥離する場合について説明した。しかし、SiO2膜パターン22をより確実に剥離するために、第4工程と第5工程との間に、SiO2膜パターン22を剥離する専用の工程を設けてもよい。なお、この工程には、公知のSiO2除去方法を用いることができる。
<設計条件4>
図3に示すように、この実施の形態では、被エッチング領域24の平面形状が正方形である場合について説明した。しかし、被エッチング領域24の平面形状は正方形には限定されない。縦ライン22a及び横ライン22bの間隔を調整することにより、被エッチング領域24の形状を所望の縦横比の矩形とすることができる。
また、双晶欠陥の低減効果が若干低下することを許容できれば、縦ライン22a又は横ライン22bのどちらか一方のみからなるライン・アンド・スペース状のSiO2膜パターンを用いてもよい。
<設計条件5>
第6工程における選択エピタキシャル成長条件の好適範囲を以下に示す。
SiH4ガスとしては、ジクロロシランSiH2Cl2を用いることができる。ジクロロシランのHClガスに対する流量比(SiH2Cl2/HCl)は、0.1〜100の間の比率とすることが好ましい。
基板温度、雰囲気圧力を含む原料ガスなどの成膜条件を適正な範囲の値に設定することによって、成長面が常にサファイア基板面に平行に保たれた単結晶シリコン層41を成長させることができる。
<設計条件6>
シリコンエピタキシャル膜14aの表面に形成されるSiO2膜パターン22は、縦ライン22a及び横ライン22bがそれぞれ[110]方向及び[1−10]方向に沿って延在することが好ましい。縦ライン22a及び横ライン22bをこれらの方向に延在させることにより、第4工程において、成長用マスク前駆体26の斜面26aを{111}面とすることができる。
(A)〜(E)は、この発明の半導体装置の製造方法に係る工程を示した工程断面図である。 (A)〜(E)は、この発明の半導体装置の製造方法に係る図1以降の工程を示した工程断面図である。 第3工程後に得られる構造体の形状を模式的に示す平面図である。 第5工程終了時におけるサファイア基板R面の一部及び成長用マスクの斜視図を示す。 シリコン(001)面に対して[1−10]方向から見た成長用マスクの断面形状を模式的に示す図である。 従来技術の説明に供する、双晶欠陥の様子を[1−10]方向から見た透過型電子顕微鏡写真を示す図である。
符号の説明
10 サファイア基板
12 R面
14,14a シリコンエピタキシャル膜
16,28 SiO2
16a,14b 表面
18 フォトレジスト
20 フォトレジストパターン
22 SiO2膜パターン
22a 縦ライン
22b 横ライン
24 被エッチング領域
25 エッチング痕
26 成長用マスク前駆体
26a,30a 斜面
26b 底面
26c 稜線
30,301,302 成長用マスク
32 露出領域
34 被覆領域
36 成長空間
38,41 単結晶シリコン層
39 双晶欠陥
40 半導体装置

Claims (6)

  1. サファイア基板のR面上にエピタキシャル成長により第1シリコン膜を成膜する第1工程と、
    該第1シリコン膜上に全面にわたりSiO2膜を形成する第2工程と、
    該SiO2膜を格子状にパターニングして、前記第1シリコン膜が露出した平面形状が矩形の複数の被エッチング領域を形成する第3工程と、
    パターニングされた前記SiO2膜をマスクとして、KOHを含む溶液で前記被エッチング領域のウエットエッチングを行うことにより、被エッチング領域直下で前記R面を露出させ、かつ、パターニングされた前記SiO2膜直下に前記第1シリコン膜由来のファセット面を有する成長用マスク前駆体を形成する第4工程と、
    該成長用マスク前駆体の表面に絶縁膜を形成して成長用マスクを作成する第5工程と、
    該成長用マスクをマスクとして、露出した前記R面に選択エピタキシャル成長法で、該成長用マスクで囲まれた領域を充填して、該成長用マスクの高さよりも厚い単結晶シリコン層を平坦に成長させる第6工程と
    を備えた半導体装置の製造方法。
  2. 前記第4工程と前記第5工程との間に、前記SiO2膜を除去する工程を備えていることを特徴とする請求項1に記載の半導体装置の製造方法。
  3. 前記絶縁膜として、前記成長用マスク前駆体の表面を酸化することにより得られるSiO2膜を用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  4. 前記絶縁膜として、前記成長用マスク前駆体の表面に成膜したSiN膜を用いることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
  5. サファイア基板と、
    該サファイア基板のR面に格子状に設けられた成長用マスクと、
    前記サファイア基板のR面に、前記成長用マスクを埋めて前記R面に平行、かつ当該成長用マスクの高さよりも厚く選択エピタキシャル成長された単結晶シリコン層とを備え、
    前記成長用マスクは、{111}ファセット面を両斜面とし、かつ、該両斜面がSiO2膜で覆われていることを特徴とする半導体装置。
  6. 前記斜面と前記R面とがなす鋭角が54.7°であることを特徴とする請求項5に記載の半導体装置。
JP2006341287A 2006-12-19 2006-12-19 半導体装置及びその製造方法 Expired - Fee Related JP4794425B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006341287A JP4794425B2 (ja) 2006-12-19 2006-12-19 半導体装置及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006341287A JP4794425B2 (ja) 2006-12-19 2006-12-19 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2008153512A true JP2008153512A (ja) 2008-07-03
JP4794425B2 JP4794425B2 (ja) 2011-10-19

Family

ID=39655354

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006341287A Expired - Fee Related JP4794425B2 (ja) 2006-12-19 2006-12-19 半導体装置及びその製造方法

Country Status (1)

Country Link
JP (1) JP4794425B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184846A (zh) * 2011-04-22 2011-09-14 东莞市中镓半导体科技有限公司 一种图形化衬底的制备方法
CN102201512A (zh) * 2011-04-22 2011-09-28 东莞市中镓半导体科技有限公司 一种图形化衬底
CN111302297A (zh) * 2020-02-17 2020-06-19 福建晶安光电有限公司 图形化镥铝石榴石晶片结构及其制备方法、包括该结构的发光装置封装件和投影仪
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法
CN115172554A (zh) * 2022-09-02 2022-10-11 元旭半导体科技股份有限公司 一种高亮度的纳米图形衬底结构及其制备方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4953786A (ja) * 1972-09-28 1974-05-24
JPS6015967A (ja) * 1983-07-06 1985-01-26 Fujitsu Ltd 半導体装置の製造方法
JPS62268155A (ja) * 1985-05-10 1987-11-20 ゼネラル・エレクトリック・カンパニイ Cmos・fet構体の製造方法
JPH03215934A (ja) * 1990-01-19 1991-09-20 Mitsubishi Electric Corp 半導体装置
JPH0472615A (ja) * 1990-07-12 1992-03-06 Fujitsu Ltd 半導体装置の製造方法
JPH04188876A (ja) * 1990-11-22 1992-07-07 Fujitsu Ltd 半導体装置
JPH06232246A (ja) * 1992-12-23 1994-08-19 Internatl Business Mach Corp <Ibm> 優れたユニフォーミティを持つシリコン・オン・インシュレータ・フィルムを薄くする方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4953786A (ja) * 1972-09-28 1974-05-24
JPS6015967A (ja) * 1983-07-06 1985-01-26 Fujitsu Ltd 半導体装置の製造方法
JPS62268155A (ja) * 1985-05-10 1987-11-20 ゼネラル・エレクトリック・カンパニイ Cmos・fet構体の製造方法
JPH03215934A (ja) * 1990-01-19 1991-09-20 Mitsubishi Electric Corp 半導体装置
JPH0472615A (ja) * 1990-07-12 1992-03-06 Fujitsu Ltd 半導体装置の製造方法
JPH04188876A (ja) * 1990-11-22 1992-07-07 Fujitsu Ltd 半導体装置
JPH06232246A (ja) * 1992-12-23 1994-08-19 Internatl Business Mach Corp <Ibm> 優れたユニフォーミティを持つシリコン・オン・インシュレータ・フィルムを薄くする方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184846A (zh) * 2011-04-22 2011-09-14 东莞市中镓半导体科技有限公司 一种图形化衬底的制备方法
CN102201512A (zh) * 2011-04-22 2011-09-28 东莞市中镓半导体科技有限公司 一种图形化衬底
CN111302297A (zh) * 2020-02-17 2020-06-19 福建晶安光电有限公司 图形化镥铝石榴石晶片结构及其制备方法、包括该结构的发光装置封装件和投影仪
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法
WO2023136003A1 (ja) * 2022-01-12 2023-07-20 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法
JP2023102639A (ja) * 2022-01-12 2023-07-25 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法
CN115172554A (zh) * 2022-09-02 2022-10-11 元旭半导体科技股份有限公司 一种高亮度的纳米图形衬底结构及其制备方法

Also Published As

Publication number Publication date
JP4794425B2 (ja) 2011-10-19

Similar Documents

Publication Publication Date Title
US20020069816A1 (en) Methods of fabricating gallium nitride layers on textured silicon substrates, and gallium nitride semiconductor structures fabricated thereby
JP5954944B2 (ja) 半導体基板上での逆相境界の無いiii−v化合物半導体材料およびその製造方法
JP6207170B2 (ja) 欠陥の無いヘテロエピタキシャルのためのマスク構造および方法
WO2000031783A1 (en) Fabrication of gallium nitride layers on silicon
JP2007266472A (ja) 窒化物半導体ウエハないし窒化物半導体装置及びその製造方法
JP4794425B2 (ja) 半導体装置及びその製造方法
JP2008024554A (ja) 単結晶の製造方法
JP2009170558A (ja) 炭化珪素半導体装置の製造方法
JP2007329200A (ja) 半導体装置の製造方法
JP5008786B2 (ja) プレーナ・ヘテロ構造の製造方法
EP3470555B1 (en) Method for producing substrate
TW200425335A (en) A method of forming an element of a microelectronic circuit
KR100353174B1 (ko) 절연체 상 실리콘 기판 제조 방법
JP5174052B2 (ja) 低欠陥密度を有するエピタキシャル構造の製造方法
KR20010009810A (ko) 실리콘-게르마늄 에피택셜층을 이용한 트렌치 소자분리방법
JP2006120841A (ja) 半導体の製造方法
US6506663B1 (en) Method for producing an SOI wafer
KR20210073511A (ko) 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법
JP2012204602A (ja) 立方晶炭化珪素膜の製造方法
US9391235B2 (en) Patterned substrate for epitaxially growing semiconductor material, and method for patterning a substrate
KR100895810B1 (ko) 반도체 소자의 소자분리막 형성방법
JP2006216632A (ja) Soiウエハの製造方法
KR100645203B1 (ko) 에피 실리콘층 성장 방법
JPS6388821A (ja) 気相成長方法
JP2527016B2 (ja) 半導体膜の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080925

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20081218

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090612

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110705

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110726

R150 Certificate of patent or registration of utility model

Ref document number: 4794425

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140805

Year of fee payment: 3

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees