KR20210073511A - 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법 - Google Patents

선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법 Download PDF

Info

Publication number
KR20210073511A
KR20210073511A KR1020217003829A KR20217003829A KR20210073511A KR 20210073511 A KR20210073511 A KR 20210073511A KR 1020217003829 A KR1020217003829 A KR 1020217003829A KR 20217003829 A KR20217003829 A KR 20217003829A KR 20210073511 A KR20210073511 A KR 20210073511A
Authority
KR
South Korea
Prior art keywords
semiconductor
semiconductor structure
substrate
epitaxially grown
layers
Prior art date
Application number
KR1020217003829A
Other languages
English (en)
Other versions
KR102475621B1 (ko
Inventor
이제형
나율
김영식
Original Assignee
주식회사 스트라티오코리아
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 스트라티오코리아 filed Critical 주식회사 스트라티오코리아
Publication of KR20210073511A publication Critical patent/KR20210073511A/ko
Application granted granted Critical
Publication of KR102475621B1 publication Critical patent/KR102475621B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30625—With simultaneous mechanical treatment, e.g. mechanico-chemical polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53271—Conductive materials containing semiconductor material, e.g. polysilicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

반도체 아일랜드를 얻기 위한 방법은 마스크 층에 의해 덮이지 않은 영역을 규정하는 마스크 층을 갖는 기판 위에 반도체 구조물을 에피택셜 성장시키는 단계를 포함한다. 반도체 구조물은 마스크 층에 인접하게 위치된 제1 부분 및 마스크 층으로부터 떨어져 위치된 제2 부분을 포함한다. 제1 부분은 제1 부분에 인접하게 위치된 마스크 층의 일부의 제2 높이보다 작은 제1 높이를 갖는다. 제2 부분은 제2 높이 이상인 제3 높이를 갖는다. 본 방법은 또한 적어도 제1 부분 위에 충진 층을 형성하는 단계; 및 후속하여 제2 높이 위에 위치된 반도체 구조물의 적어도 일부를 제거하는 단계를 포함한다. 이 방법에 의해 제조된 디바이스가 또한 개시된다.

Description

선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법{METHODS FOR FORMING A GERMANIUM ISLAND USING SELECTIVE EPITAXIAL GROWTH AND A SACRIFICIAL FILLING LAYER}
정부 라이센스 권리
본 연구는 농림 축산 식품부(MAFRA: Ministry of Agriculture, Food and Rural Affairs)가 후원하는 고부가가치 식품 기술 개발 프로그램을 통해 한국 농림 수산 식품 기술 평가 기획 연구원(IPET: Institute of Planning and Evaluation for Technology in Food, Agriculture, Forestry)(수상 번호 117062-3), 한국 정부(MSIT)가 후원하는 정보 통신 기술 진흥 센터(IITP: Institute for Information & communications Technology Promotion)(수상 번호 2016-0-00080) 및 미국 국립 과학 재단(NSF: National Science Foundation) 소기업 혁신 연구(SBIR: Small Business Innovation Research)(수상 번호 1534793)에 의해 일부 지원되었다. 상기 정부는 본 발명에서 일정 권리를 가진다.
본 출원은 일반적으로 반도체 디바이스를 제조하기 위한 방법에 관한 것이다. 보다 구체적으로, 개시된 실시예는 평탄화된 반도체 아일랜드를 얻기 위한 방법에 관한 것이다.
에피택셜 성장은 반도체 기판 상에 결정질 영역을 생성하는 대중적인 방법이다. 그러나, 반도체 기판의 원하지 않는 영역에 반도체 구조물을 형성하는 것은 바람직하지 않다.
선택적 에피택셜 성장(SEG: Selective epitaxial growth)은 반도체 기판의 타겟화된 영역 상에 결정질 영역을 생성하기 위해 사용된다. 선택적 에피택셜 성장을 위해, 반도체 기판은 마스킹 재료로 덮여서, 그 아래에 있는 기판의 특정 영역을 노출시킨다. 이러한 반도체 기판의 경우, 에피택셜 성장은 주로 반도체 기판의 노출된 영역에서 발생하고 마스킹 물질에서는 덜 발생한다.
그러나, 에피택셜 성장될 때 특정 반도체 재료는 편평하지 않은 최상부 표면을 형성한다. 한편, 많은 반도체 디바이스는 그 위에 추가 반도체 구조를 구축하기 위해 편평한 표면을 필요로 하며, 결국 편평하지 않은 최상부 표면을 갖는 반도체 구조물을 평탄화하기 위한 추가 작업을 필요로 한다. 이러한 추가 작업은 시간 소모적일 수 있고 비용이 많이 들 수 있으며, 반도체 구조물에 손상을 초래할 수 있다.
따라서, 평탄한 최상부 표면을 갖는 에피택셜 성장된 반도체 구조물을 얻는 개선된 방법이 필요하다. 상술한 제한 및 단점을 극복하는 다수의 실시예가 아래에 보다 상세하게 제시된다. 이들 실시예는 이러한 반도체 구조물 및 이러한 반도체 구조물을 포함하는 디바이스를 제조하기 위한 개선된 방법을 제공한다. 이러한 개선된 방법은 또한 평탄한 최상부 표면을 갖는 에피택셜 성장된 반도체 구조물을 얻는 데 더 빠른 프로세스를 가능하게 하는 한편, 평탄화 작업에 의해 초래되는 손상을 감소시킴으로써, 이러한 반도체 구조물을 갖는 디바이스를 제조함에 있어서 수율을 증가시킨다.
더욱 상세히 후술하는 바와 같이, 일부 실시예는 반도체 아일랜드를 얻기 위한 방법을 포함한다. 본 방법은 기판 위의 하나 이상의 마스크 층에 의해 덮이지 않은 하나 이상의 영역을 규정하는 하나 이상의 마스크 층을 갖는 기판 위에 하나 이상의 반도체 구조물을 에피택셜 성장시키는 단계를 포함한다. 하나 이상의 반도체 구조물은 하나 이상의 마스크 층에 의해 덮이지 않은 하나 이상의 영역 위에 에피택셜 성장된다. 하나 이상의 에피택셜 성장된 반도체 구조물 중 각각의 에피택셜 성장된 반도체 구조물은 하나 이상의 마스크 층에 인접하게 위치된 제1 부분 및 하나 이상의 마스크 층으로부터 떨어져 위치된 제2 부분을 포함한다. 각각의 에피택셜 성장된 반도체 구조물의 제1 부분은 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이보다 작은 높이를 갖는다. 각각의 에피택셜 성장된 반도체 구조물의 제2 부분은 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 이상인 높이를 갖는다. 본 방법은 또한 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 단계; 및 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 단계 후에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하는 단계를 포함한다.
일부 실시예에 따르면, 반도체 디바이스는 기판 및 기판 위의 하나 이상의 반도체 층에 의해 덮이지 않은 하나 이상의 영역을 규정하는 하나 이상의 반도체 층을 포함한다. 하나 이상의 반도체 층은 실리콘을 포함한다. 반도체 디바이스는 또한 하나 이상의 반도체 층에 의해 덮이지 않은 하나 이상의 영역 위에 위치된 하나 이상의 반도체 구조물을 또한 포함한다. 하나 이상의 반도체 구조물은 게르마늄을 포함한다. 하나 이상의 반도체 구조물 중 각각의 반도체 구조물은 하나 이상의 반도체 층에 인접하게 위치된 제1 부분 및 하나 이상의 반도체 층으로부터 떨어져 위치된 제2 부분을 포함한다. 각각의 반도체 구조물의 제1 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이보다 작은 높이를 갖는다. 각각의 반도체 구조물의 제2 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이 이상인 높이를 갖는다. 반도체 디바이스는 각각의 반도체 구조물의 적어도 제1 부분 위에 위치된 하나 이상의 충진 층을 더 포함한다.
일부 실시예에 따르면, 반도체 디바이스는 기판 및 기판 위에 위치된 하나 이상의 제1 반도체 구조물을 포함한다. 하나 이상의 제1 반도체 구조물 중 각각의 제1 반도체 구조물은 실질적으로 편평한 최상부 표면, 실질적으로 수직인 측 표면 및 최상부 표면으로부터 측 표면으로 연장되는 대각선 표면을 갖는다. 대각선 표면은 최상부 표면에 평행하지 않고 직각을 이루지 않으며, 측 표면에 평행하지 않고 직각을 이루지 않는다. 반도체 디바이스는 또한 하나 이상의 제2 반도체 구조물을 포함한다. 하나 이상의 제2 반도체 구조물 중 각각의 제2 반도체 구조물은 하나 이상의 제1 반도체 구조물 중 대응하는 제1 반도체 구조물의 대각선 표면 상에 위치된다. 각각의 제2 반도체 구조물은 대응하는 제1 반도체 구조물의 측 표면과 정렬된 측 표면 및 대응하는 제1 반도체 구조물의 최상부 표면과 정렬된 최상부 표면을 갖는다.
일부 실시예에 따르면, 반도체 디바이스는 본원에 설명되는 임의의 방법에 의해 제조된다.
본 개시에 따르면, 평탄한 최상부 표면을 갖는 에피택셜 성장된 반도체 구조물을 얻는 개선된 방법이 제공된다. 본 개시에 따르면, 이러한 반도체 구조물 및 이러한 반도체 구조물을 포함하는 디바이스를 제조하기 위한 개선된 방법이 제공된다. 이러한 개선된 방법은 또한 평탄한 최상부 표면을 갖는 에피택셜 성장된 반도체 구조물을 얻는 데 더 빠른 프로세스를 가능하게 하는 한편, 평탄화 작업에 의해 초래되는 손상을 감소시킴으로써, 이러한 반도체 구조물을 갖는 디바이스를 제조함에 있어서 수율을 증가시킨다.
상술한 양태뿐만 아니라 그 부가적인 양태 및 실시예의 더 나은 이해를 위해, 다음의 도면들과 관련하여 이하의 실시예의 설명을 참조해야 한다.
도 1a 내지 도 1d는 일부 실시예에 따른 반도체 아일랜드를 얻는 방법을 나타내는 반도체 기판의 부분 단면도이다.
도 1e는 에피택셜 성장된 게르마늄 아일랜드를 갖는 반도체 기판의 단면의 예시적인 주사 전자 현미경 이미지이다.
도 2a 및 도 2b는 일부 실시예에 따라 평탄화된 게르마늄 아일랜드를 갖는 반도체 기판의 단면의 주사 전자 현미경 이미지이다.
도 3a 내지 도 3g는 일부 실시예에 따라 반도체 아일랜드를 얻는 방법을 나타내는 반도체 기판의 부분 단면도이다.
도 4a 및 도 4b는 일부 실시예에 따라 도 3a 내지 도 3g에 나타낸 동작 중 적어도 일부로 프로세싱된 반도체 기판의 단면의 주사 전자 현미경 이미지이다.
도 5a 내지 도 5d는 일부 실시예에 따라 반도체 아일랜드를 얻는 방법을 나타내는 반도체 기판의 부분 단면도이다.
도 6a 내지 도 6f는 일부 실시예에 따른 반도체 디바이스를 갖는 반도체 기판의 부분 단면도이다.
도 7a 내지 도 7c는 일부 실시예에 따라 반도체 아일랜드를 얻는 방법을 나타내는 흐름도이다.
동일한 참조 번호는 도면 전체에 걸쳐 대응하는 부분을 지칭한다.
달리 언급되지 않는 한, 도면은 스케일대로 도시되지 않았다.
상술한 바와 같이, 선택적 에피택셜 성장(SEG: selective epitaxial growth)은 반도체 기판의 타겟화된 영역 상에 결정질 영역을 생성하는 데 사용될 수 있다. 그러나, 에피택셜 성장될 때 게르마늄과 같은 특정 반도체 재료는 피라미드형 구조를 형성한다. 이는 게르마늄 성장 속도가 결정질의 방향에 매우 높은 의존도를 갖기 때문이다. 많은 경우에, 게르마늄은 제2 지배적 방향(311)보다 제1 지배적 방향(100)에서 더 빠르게 성장한다. 이러한 성장 속도의 불일치는 피라미드 형상을 갖는 게르마늄 아일랜드로 이어진다. 이러한 피라미드형 게르마늄 아일랜드는 추가 반도체 구조물을 그 위에 제조하기 위해 편평한 표면을 필요로 하는 많은 반도체 어플리케이션에서 부적합하다. 편평한 표면이 없으면, 피라미드형 게르마늄 아일랜드를 포함하는 반도체 디바이스의 성능 및 수율이 심각하게 손상된다.
또한, 화학-기계적 평탄화 프로세스와 같은 평탄화 작업이 피라미드형 게르마늄 아일랜드의 일부를 제거하여 편평한 최상부 표면을 갖는 게르마늄 아일랜드를 제공하기 위해 사용될 수 있지만, 피라미드형 게르마늄 아일랜드는 마이크로미터 초과의 높이를 가질 수 있으며, 이는 평탄화하는 데 시간-소모적이고 비용이 많이 든다. 또한, 이러한 광범위한 평탄화 작업은 게르마늄 아일랜드 및/또는 인접한 구조물에 손상(예를 들어, 균열 또는 파손)을 유발할 수 있다.
에피택셜 성장된 게르마늄 아일랜드에 있어서 선택적 에피택셜 성장을 위해 선택된 언더필링 영역(예를 들어, 마스크 층에 의해 덮이지 않은 영역)은 피라미드형 게르마늄 아일랜드의 높이를 낮출 수 있으며, 이는 평탄화 작업에 소비되는 시간을 덜 필요로 한다. 그러나, 에피택셜 성장된 게르마늄 아일랜드가 마스크 층의 최상부 표면 아래에 전부 위치된다면, 에피택셜 성장된 게르마늄 아일랜드와 전기 접점을 형성하는 것이 더 어려워질 수 있다. 또한, 경사진 측면으로 인해 에피택셜 성장된 게르마늄은 전체 최상부 표면보다 실질적으로 작은(예를 들어, 80% 미만) 편평한 영역을 가지며, 이는 결국 추가적인 문제로 이어진다. 에피택셜 성장된 게르마늄 아일랜드가 마스크 층의 최상부 표면 위에 적어도 부분적으로 위치되는 경우, 게르마늄 아일랜드의 최상부 표면을 마스크 층의 최상부 표면과 수평화하기 위해 평탄화가 종종 요구된다. 그러나, 언더필링된 반도체 아일랜드를 평탄화하는 것은 반도체 아일랜드에 손상을 야기할 수 있다. 또한, 언더필링된 반도체 아일랜드에 대한 평탄화 작업은 반도체 아일랜드와 마스크 층 사이의 갭을 증가시킬 수 있으며, 이는 반도체 아일랜드를 포함하는 반도체 디바이스의 성능을 변화시키거나 손상시킨다. 예를 들어, 증가된 갭 위에 형성된 전기 접점은 (예를 들어, 열 팽창 및/또는 수축, 외부 충격 등으로 인해) 기계적 힘에 더 민감할 수 있고, 더욱 쉽게 파손될 수 있다.
상술한 문제를 해결하는 방법이 본원에 설명된다. 선택적 에피택셜 성장을 위해 선택된 영역을 오버필링하지 않고 반도체 구조물이 에피택셜 성장되기 때문에, 에피택셜 성장된 반도체 구조물의 높이는 영역을 오버필링하기 위해 에피택셜 성장된 반도체 구조물의 높이보다 더 낮다. 이는 평탄화 작업 동안 제거될 필요가 있는 반도체 재료의 양을 감소시킨다. 또한, 희생 층이 에피택셜 성장된 반도체 구조에 기계적 지지를 제공하기 위해 사용되며, 이는 반도체 구조물의 무결성을 유지하고 평탄화 작업 동안의 손상을 감소시킨다. 따라서, 개시된 방법은 에피택셜 성장된 반도체 구조물(예를 들어, 게르마늄 구조물)을 높은 수율로 제공하기 위한 보다 빠르고 보다 비용 효과적인 방식을 가능하게 한다.
특정 실시예를 참조할 것이며, 그 예는 첨부 도면에 나타내어져 있다. 기본 원리가 실시예와 관련하여 설명될 것이지만, 청구항의 범위를 이들 특정 실시예만으로 한정하려는 의도는 아님을 이해할 것이다. 반대로, 청구항은 청구항의 범위 내에 있는 대안, 변형 및 등가물을 포함하도록 의도된다.
또한, 이하의 설명에서, 본 발명의 철저한 이해를 제공하기 위해 다수의 특정 상세 사항이 설명된다. 그러나, 본 발명은 이러한 특정 상세 사항 없이도 실시될 수 있다는 것이 본 기술 분야의 통상의 기술자에게 명백할 것이다. 다른 경우에, 본 기술 분야의 통상의 기술자에게 공지된 방법, 절차, 구성 요소 및 네트워크는 기본 원리의 양태를 모호하게 하는 것을 피하기 위해 상세하게 설명되지 않는다.
제1, 제2 등의 용어가 본원에서 다양한 요소를 설명하기 위해 사용될 수 있지만, 이들 요소는 이들 용어에 의해 한정되지 않아야 한다는 것이 또한 이해될 것이다. 이러한 용어는 하나의 요소를 다른 요소와 구분하기 위해서만 사용된다. 예를 들어, 제1 그룹이 제2 그룹으로 지칭될 수 있고, 유사하게, 제2 그룹이 청구항의 범위를 벗어나지 않으면서 제1 그룹으로 지칭될 수 있다. 제1 그룹 및 제2 그룹은 모두(예를 들어, 반도체 구조물의) 그룹이지만, 동일한 그룹은 아니다.
본원에서 실시예의 설명에서 사용되는 용어는 단지 특정 실시예를 설명하기 위한 것이며 청구항의 범위를 한정하려고 의도된 것이 아니다. 설명 및 첨부된 청구항에 사용되는 바와 같이, 단수 형태 "어느(a)", "어떤(an)" 및 "그(the)"는 문맥상 명백하게 다르게 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 본원에 사용되는 용어 "및/또는"은 하나 이상의 연관된 열거된 항목의 임의의 그리고 모든 가능한 조합을 지칭하고 이를 포함하는 것으로 또한 이해될 것이다. 본 명세서에서 사용될 때 "포함하다" 및/또는 "포함하는"이라는 용어는 언급된 특징, 정수, 단계, 동작, 요소 및/또는 구성 요소의 존재를 특정하지만 하나 이상의 다른 특징, 정수, 단계, 동작, 요소, 구성 요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지는 않는다는 것을 또한 이해할 것이다.
도 1a 내지 도 1d는 일부 실시예에 따라 반도체 아일랜드를 얻는 방법을 나타내는 반도체 기판의 부분 단면도이다.
도 1a는 기판(102) 및 기판(102) 상의 마스크 층(104)을 나타낸다. 기판(102)은 도 1a 내지 1d, 3a 내지 3g 및 5a 내지 5d에서 웨이퍼로 나타내어져 있지만, 기판(102)은 도 1a 내지 1d, 3a 내지 3g 및 5a 내지 5d에 나타내지 않은 추가 특징을 포함할 수 있다. 일부 실시예에서, 기판(102)은 실리콘 디바이스(예를 들어, 실리콘 상보형 금속-산화물-반도체 디바이스뿐만 아니라 라인의 선단(FEOL: front-end of the line) 프로세스 동안 통상적으로 형성된 임의의 다른 구조들)를 포함한다. 일부 실시예에서, 기판(102)은 실리콘 디바이스 상에 산화물 층을 포함한다(예를 들어,도 6a 내지 도 6f).
일부 실시예에서, 마스크 층(104)은 유전체 재료(예를 들어, 이산화 규소, 이산화 게르마늄 등)를 포함한다. 일부 실시예에서, 마스크 층(104)은 유전체 재료(예를 들어, 이산화 규소, 이산화 게르마늄 등)로 이루어진다(또는 이로 구성된다). 마스크 층(104)은 기판(102)의 하나 이상의 부분을 노출시킨다. 일부 실시예에서, 마스크 층(104)(예를 들어, 유전체 재료)은 기판(102) 상에 증착되고 후속적으로 에칭되어 (예를 들어, 노출된 부분 또는 영역에 대한 후속 에피택셜 성장을 위해) 기판(102)의 하나 이상의 부분(또는 영역)을 노출시킨다. 일부 실시예에서, 기판(102)은 추가로 에칭된다. 일부 경우에, 이러한 추가 에칭은 에피택셜 성장에 보다 적합한 표면을 제공한다.
도 1b는 반도체 구조물(106)(예를 들어, 게르마늄 아일랜드)이 에피택셜 성장되는 것을 나타낸다. 게르마늄의 에피택셜 성장을 위한 조건(예를 들어, 압력, 온도 및 화학 조성)은 공지되어 있으므로, 간결화를 위해 본원에서는 생략된다. 일부 실시예에서, 본원에 설명되는 방법은 에피택셜 성장 동안 마스크 층(104) 상의 반도체 구조물의 성장을 억제하기 위해 에천트(예를 들어, HCl 가스)의 사용을 요구하지 않지만, 에천트의 사용이 배제되지는 않는다. 일부 실시예에서, 본 방법은 에피택셜 성장 동안 에천트를 사용하는 단계를 포함한다. 에피택셜 성장에 대한 조건은 원하는 성장 프로파일을 얻도록 조정될 수 있다. 따라서, 에피택셜 성장된 반도체 구조물의 형상을 커스터마이징할 수 있다. 일부 실시예에서, 에피택셜 성장은 350 ℃ 내지 650 ℃의 온도에서 수행된다. 일부 실시예에서, 에피택셜 성장은 20 Torr 내지 150 Torr의 압력에서 수행된다.
도 1c는 반도체 구조물(106)이 계속 성장하는 것을 나타낸다. 도 1c는 또한 반도체 구조물(106)이 마스크 층(104)에 의해 규정된 영역(예를 들어, 마스크 층(104)의 개구)을 완전히 충진한 것을 나타낸다. 도 1c의 반도체 구조물(106)은 마스크 층(104) 위의 레벨에서 피라미드형 형상을 갖는다(예를 들어, 반도체 구조물(106)은 정점에서 만나는 경사진 최상부 표면을 갖는다). 도 1e는 에피택셜 성장에 의해 형성된 과성장된 게르마늄 아일랜드를 갖는 반도체 기판의 단면의 예시적인 주사 전자 현미경(SEM: scanning electron microscope) 이미지이다.
도 1d는 반도체 구조물(106)이 (예를 들어, 화학-기계적 평탄화 작업을 사용하여) 평탄화되어 반도체 구조물(106)의 최상부 표면이 마스크 층(104)의 최상부 표면과 수평화되는 것을 나타낸다. 그러나, 마스크 층(104)의 최상부 표면 위에 위치된 피라미드 형상의 반도체 구조물(106)의 전체 부분을 제거하기 위해서는 상당한 장비 시간이 필요하다.
도 2a는 일부 실시예에 따라 평탄화된 게르마늄 아일랜드를 갖는 반도체 기판의 단면의 주사 전자 현미경 이미지이다. 도 2b는 도 2a에 나타낸 이미지의 확대도이다.
도 2a에 나타낸 바와 같이, 평탄화 작업(예를 들어, 화학-기계적 평탄화) 후에도, 반도체 구조물의 최상부 표면은 편평하지 않다(예를 들어, 곡선).
또한, 도 2b에 나타낸 바와 같이, 평탄화 작업은 반도체 구조물과 마스크 층 사이의 갭을 증가시켰다. 평탄화 작업 후, 마스크 층의 최상부 상에 위치된 평면 상의 반도체 구조물과 마스크 층 사이의 거리 d0는 마스크 층의 최상부 상에 위치된 평면 상의 반도체 구조물과 마스크 층 사이의 거리(예를 들어, 도 3d에 나타낸 거리 d1)보다 크다. 청구항의 범위를 한정하지 않고, 평탄화 작업은 마스크 층 부근의 반도체 구조물의 일부의 라운딩을 야기하고, 이는 결국 반도체 구조물과 마스크 층 사이의 거리를 증가시키는 것으로 여겨진다.
도 3a 내지 도 3g는 일부 실시예에 따라 반도체 아일랜드를 얻는 방법을 나타내는 반도체 기판의 부분 단면도이다.
도 3a 및 도 3b에 나타낸 프로세스는 도 1a 및 1b에 나타낸 프로세스와 유사하다. 간결성을 위해, 이들 도면의 설명은 본원에서 반복하지 않는다.
이제 도 3a(또는 도 1a)에 나타내어져 있지만, 이종-에피택셜 성장(예를 들어, 실리콘 기판 위의 게르마늄의 에피택셜 성장)을 용이하게 하고 격자 불일치로 인한 결함을 억제하기 위해 반도체 구조물(306)의 에피택셜 성장 전에 하나 이상의 추가 층(예를 들어, 실리콘 산화물 층)이 기판(102) 상에 위치된다. 일부 경우에, 마스크 층(104)이 기판(102) 위에 배치되기 전에 하나 이상의 추가 층이 기판(102) 상에 증착된다. 일부 실시예에서, 하나 이상의 추가 층은 마스크 층(104)이 기판(102) 위에 배치된 후에 기판(102) 상에 형성된다.
또한, 도 3b(또는 도 1b)에 나타내지 않았지만, 반도체 구조물(306)의 에피택셜 성장 동안 마스크 층(104) 상에 추가적인 반도체 구조물(예를 들어, 핵이라고도 칭하는 입자)이 때때로 형성된다. 이러한 추가 반도체 구조물은 반도체 구조물(306)을 포함하는 반도체 디바이스의 성능을 종종 방해하거나 저하시킨다. 일부 실시예에서, 이러한 추가 반도체 구조물은 본원에서 참조로 그 전체가 통합되고 2016년 2월 23일자로 출원된 미국 특허 출원 제15/051,362호에 설명된 동작에 의해 제거된다. 간결성을 위해, 이러한 동작들의 설명은 본원에서 반복하지 않는다.
도 3c는 반도체 구조물(306)이 계속 성장하는 것을 나타낸다. 도 3c에서, 반도체 구조물(306)은 마스크 층(104)에 의해 규정된 개구를 충진하지 않는다. 특히, 반도체 구조물(306)은 마스크 층(104)에 인접하게 위치된 제1 부분(312)을 포함한다(예를 들어, 일부 경우에, 제1 부분(312)은 마스크 층(104)과 접촉한다). 반도체 구조물(306)의 제1 부분(312)은 반도체 구조물(306)의 제1 부분(312)에 인접하게 위치된 마스크 층(104)의 일부의 높이 h3보다 작은 높이 h1를 갖는다(예를 들어, 일부 경우에, 반도체 구조물(306)의 제1 부분(312)에 인접하게 위치된 마스크 층(104)의 일부는 반도체 구조물(306)의 제1 부분(312)과 접촉한다).
동시에, 반도체 구조물(306)은 마스크 층(104)으로부터 떨어져 위치된 제2 부분(314)(예를 들어, 반도체 구조물(306)의 수평-중심 수직 부분)을 갖는다. 반도체 구조물(306)의 제2 부분(314)은 반도체 구조물(306)의 제1 부분(312)에 인접하게 위치된 마스크 층(104)의 일부의 높이 h3 이상인 높이 h2를 갖는다. 이는 반도체 구조물(306)이 평탄화된 후에도, 반도체 구조물(306) 위에 추가적인 반도체 디바이스 및/또는 전기 접점을 형성하는 것을 용이하게 한다.
도 3d는 충진 층(308)이 반도체 구조물(306) 위에 형성되는 것을 나타낸다. 일부 실시예에서, 충진 층(308)은 연속 층이다. 일부 실시예에서, 충진 층(308)은 반도체 구조물(306) 및 마스크 층(104) 위에 형성된다. 일부 실시예에서, 충진 층(308)은 산화물 또는 질화물(예를 들어, 이산화 규소, 질화 규소, 산화 게르마늄 또는 질화 게르마늄)과 같은 유전체 재료, 또는 폴리실리콘 또는 폴리-게르마늄과 같은 다결정 또는 비정질 반도체 재료를 포함한다. 일부 실시예에서, 충진 층(308)은 형상적응 증착을 허용하는 재료(예를 들어, 폴리실리콘)로 이루어져, 충진 층(308)이 마스크 층(104)과 반도체 구조물(306) 사이의 날카로운 틈새를 충진할 수 있다.
도 3d는 또한 반도체 구조물(306)이 마스크 층(104)의 높이에 위치된 평면을 따라 마스크 층(104)까지의 거리 d1을 갖는다는 것을 나타낸다(예를 들어, 평면은 마스크 층(104)의 최상부 표면 상에 위치된다).
도 3e는 (예를 들어, 화학-기계적-평탄화와 같은 평탄화 작업을 사용하여) 충진 층(308)의 일부 및 반도체 구조물(306)의 일부가 제거되는 것을 나타낸다.
도 3f는 (예를 들어, 화학-기계적-평탄화와 같은 평탄화 작업을 사용하여) 충진 층(308)의 추가 부분 및 반도체 구조물(306)의 추가 부분이 제거되는 것을 나타낸다. 일부 실시예에서, 마스크 층(104)의 하나 이상의 부분은 또한 평탄화 작업 동안 제거된다.
도 3f는 반도체 구조물(306)의 최상부 표면이 평탄하고 마스크 층(104)의 최상부 표면과 수평인 것을 나타낸다. 또한, 충진 층(308)은 반도체 구조물(306)의 경사면의 라운딩을 방지하거나 감소시켰다. 따라서, 도 3f에 나타낸 반도체 구조물(306)은 마스크 층(104)의 높이에 위치된 평면을 따라 마스크 층(104)까지의 거리 d2를 가지며, 거리 d2는 실질적으로 거리 d1에 대응한다(예를 들어, 거리 d1은 거리 d2의 적어도 80%, 또는 일부 경우에 거리 d2의 적어도 90%, 95%, 96%, 97%, 98%, 99%, 99.5% 또는 99.9%이다).
도 3g는, 일부 경우에, 마스크 층(104)이 (예를 들어, 산화물과 같은 마스크 층(104)의 재료에 특정한 습식 에칭 또는 건식 에칭과 같은 에칭 작업을 사용하여) 제거되는 것을 나타낸다.
도 4a 및 도 4b는 일부 실시예에 따라 도 3a 내지 도 3g에 나타낸 작업 중 적어도 일부로 프로세싱된 반도체 기판의 단면의 주사 전자 현미경 이미지이다.
도 4a는 (도 3f에 나타낸 단면과 유사한) 실리콘 기판 상에 게르마늄 아일랜드를 갖는 반도체 기판의 단면을 나타내며, 여기서 게르마늄 아일랜드는 산화물 층에 의해 분리된다.
도 4b는 (도 3g에 나타낸 단면과 유사한) 산화물 층이 제거된 실리콘 기판 상에 게르마늄 아일랜드를 갖는 반도체 기판의 단면을 나타낸다.
도 5a 내지 도 5d는 도 3a 내지 도 3g에 나타낸 작업이 단일 반도체 기판 상에 복수의 반도체 구조물(예를 들어, 게르마늄 아일랜드)을 형성하는 데 수행될 수 있음을 명확하게 한다.
도 5a는 반도체 구조물(306)이 사전 선택된 높이로 에피택셜 성장되는 것을 나타낸다. 도 5b는 충진 층(308)이 반도체 구조물(306) 상에 도포되는 것을 나타낸다. 도 5c는 충진 층(308)의 일부 및 반도체 구조물(306)의 일부가 (예를 들어, 화학-기계적-평탄화에 의해) 제거되는 것을 나타낸다. 도 5d는 마스크 층(104)이 제거된(예를 들어, 에칭된) 것을 나타낸다.
도 3a 내지 도 3g와 관련하여 설명된 특정의 다른 특징은 도 5a 내지 도 5d에 나타낸 프로세스에 유사하게 적용될 수 있다. 간결성을 위해, 이러한 상세 사항은 본원에 반복하지 않는다.
도 6a 내지 도 6f는 일부 실시예에 따른 반도체 디바이스를 갖는 반도체 기판의 부분 단면도이다.
도 6a는 기판(102)이 소스/드레인(602) 및 게이트(604)를 갖는 상보형 금속-산화물-반도체(CMOS: complementary metal-oxide-semiconductor) 디바이스를 포함하는 것을 나타낸다. 도 6a에서, 마스크 층(606)(예를 들어, 이산화 규소)이 기판(102) 상에 형성된다. 일부 실시예에서, 마스크 층(606)은 그 위에 게르마늄 층을 성장시키기 위해 적어도 2 ㎛ 두께의 이산화 규소를 포함한다. 이산화 규소에 대한 이러한 특정 두께 범위는 에피택셜 성장 게르마늄의 결정성의 품질을 향상시키는 것으로 밝혀졌다.
도 6a에 나타낸 상보형 금속 산화물-반도체 디바이스는 PMOS 트랜지스터(예를 들어, n 영역에 몸체 및 p+ 영역에 소스 및 드레인을 갖는 금속-산화물-반도체-전계-효과 트랜지스터) 및 NMOS 트랜지스터(예를 들어, p 영역에 몸체 및 n+ 영역에 소스 및 드레인을 갖는 금속-산화물-반도체-전계-효과 트랜지스터)를 포함한다.
일부 경우에, 기판(102)은 p-도핑된 기판이고 기판(102)의 일부는 도핑되어 n-웰(603)을 형성한다. n-웰(603)의 일부는 (p-형 도펀트로) 도핑되어 PMOS 트랜지스터의 소스 및 드레인을 형성한다. 선택적으로, 기판(102)의 일부는 (p-형 도펀트로) 추가로 도핑되어 p-웰(605)을 형성한다. p-웰(605)의 일부는 (n-형 도펀트로) 도핑되어 NMOS 트랜지스터의 소스 및 드레인을 형성한다. 대안적으로, p-도핑된 기판을 추가로 p-형 도펀트로 도핑하지 않고 p-도핑된 기판의 일부는 (n-형 도펀트로) 도핑되어 NMOS 트랜지스터의 소스 및 드레인을 형성한다.
일부 경우에, 기판(102)은 n-도핑된 기판이고, 기판(102)의 일부는 도핑되어 p-웰(603)을 형성한다. p-웰(603)의 일부는 (n-형 도펀트로) 도핑되어 NMOS 트랜지스터의 소스 및 드레인을 형성한다. 선택적으로, 기판(102)의 일부는 (n-형 도펀트로) 추가로 도핑되어 n-웰(605)을 형성한다. n-웰(605)의 일부는 (p-형 도펀트로) 도핑되어 PMOS 트랜지스터의 소스 및 드레인을 형성한다. 대안적으로, n-도핑된 기판을 n-형 도펀트로 추가로 도핑하지 않고 n-도핑된 기판의 일부는 (p-형 도펀트로) 도핑되어 PMOS 트랜지스터의 소스 및 드레인을 형성한다.
도 6b는 반도체 구조물(608)(예를 들어, 게르마늄)이 도 3a 내지 도 3f 및 도 5a 내지 도 5c와 관련하여 상술한 프로세스를 사용하여 형성되는 것을 나타낸다.
도 6c는 추가 구조물(610)(예를 들어, 금속 또는 반도체 와이어)가 반도체 구조물(608) 위에 형성되는 것을 나타낸다.
도 6d는 반도체 구조물(608)과 트랜지스터의 소스 또는 드레인이 (도 6d에 나타낸 바와 같이 직접 또는 폴리실리콘 와이어와 같은 하나 이상의 전선을 통해 간접적으로) 전기적으로 커플링되는 것을 제외하고는 도 6c와 유사하다. 도 6d에 나타낸 바와 같이, 일부 경우에, 반도체 구조물(608)은 (예를 들어, 에피택셜 성장을 통해) 기판 상에 직접 형성된다. 일부 실시예에서, 반도체 구조물(608)은 도 6d에 나타낸 바와 같이, 기판의 도핑된 부분 상에 직접 (예를 들어, 에피택셜 성장을 통해) 형성된다.
도 6e는 딥 웰(deep well)(615)이 기판(102)에 형성되는 것을 나타낸다. 일부 경우에, 딥 웰(615)의 적어도 일부는 딥 웰(615) 위의 산화물(예를 들어, 이산화 규소)의 하나 이상의 층(617)의 형성에 의해 추가로 낮아진다. 일부 실시예에서, 반도체 구조물(608)은 딥 웰(615)까지 아래로 연장되도록 형성된다.
도 6f는 반도체 구조물(608)의 적어도 일부가 (예를 들어, n-형 또는 p-형 도펀트로) 도핑되어 플로팅 웰(floating well)(612) 및 플로팅 웰(612) 내의 소스 및 드레인 영역(614)을 형성하는 것을 나타낸다. 도 6f는 또한 게이트 영역이 플로팅 웰(612) 위에 형성되고, 하나 이상의 추가 보호 층(예를 들어, 산화물 층)이 소스 및 드레인 영역(612) 및 게이트 영역 및 마스크 층(606)을 갖는 플로팅 웰(612) 위에 증착되는 것을 나타낸다. 도 6f는 하나 이상의 추가 구조물(616)(예를 들어, 금속 또는 반도체 와이어)이 하나 이상의 추가 보호 층 위에 형성되는 것을 추가로 나타낸다.
도 7a 내지 도 7c는 일부 실시예에 따라 반도체 아일랜드를 얻는 방법(700)을 나타내는 흐름도이다.
본 방법은 기판 위의 하나 이상의 마스크 층에 의해 덮이지 않은 하나 이상의 영역을 규정하는 하나 이상의 마스크 층을 갖는 기판 위에 하나 이상의 반도체 구조물을 에피택셜 성장시키는 단계(702)를 포함한다(예를 들어, 도 3a 내지 도 3c). 하나 이상의 반도체 구조물은 하나 이상의 마스크 층에 의해 덮이지 않은 하나 이상의 영역에 위에 에피택셜 성장된다. 하나 이상의 에피택셜 성장된 반도체 구조물의 각각의 에피택셜 성장된 반도체 구조물은 하나 이상의 마스크 층에 인접하게 위치된 (예를 들어, 제1 부분은 하나 이상의 마스크 층과 접촉하거나 하나 이상의 마스크 층의 1 ㎛ 내에 있음) 제1 부분(예를 들어, 도 3c의 제1 부분(312)) 및 하나 이상의 마스크 층으로부터 떨어져 위치된 (예를 들어, 제2 부분은 하나 이상의 마스크 층으로부터 적어도 1 ㎛ 떨어져 위치됨) 제2 부분(예를 들어, 도 3c의 제2 부분(314))을 포함한다(예를 들어, 도 3c의 제1 부분(312) 및 제2 부분(314)). 각각의 에피택셜 성장된 반도체 구조물의 제1 부분은 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이(예를 들어, 도 3c의 높이 h3)보다 작은 높이(예를 들어, 도 3c의 높이 h1)를 갖는다. 각각의 에피택셜 성장된 반도체 구조물의 제2 부분은 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 이상인 높이(예를 들어, 도 3c의 높이 h2)를 갖는다.
일부 실시예에서, 하나 이상의 에피택셜 성장된 반도체 구조물은 게르마늄을 포함한다(704). 일부 실시예에서, 하나 이상의 에피택셜 성장된 반도체 구조물은 게르마늄으로 구성된다. 일부 실시예에서, 하나 이상의 에피택셜 성장된 반도체 구조물은 게르마늄을 포함하지만, 이는 게르마늄으로 구성되지 않는다(예를 들어, 하나 이상의 에피택셜 성장된 반도체 구조물은 또한 게르마늄이 아닌 재료를 포함한다).
일부 실시예에서, 하나 이상의 마스크 층은 유전체 재료(예를 들어, 이산화 규소, 이산화 게르마늄 등)를 포함한다(706).
일부 실시예에서, 하나 이상의 반도체 구조물은 단일 에피택셜 성장 프로세스에서 형성된다(708).
일부 실시예에서, 기판은 그 위에 복수의 반도체 디바이스(예를 들어, 도 6a에 나타낸 트랜지스터)를 포함한다(710).
일부 실시예에서, 복수의 반도체 디바이스는 하나 이상의 마스크 층 아래의 기판 상에 위치된다(712). 일부 실시예에서, 복수의 반도체 디바이스 중 적어도 일부는 기판에 적어도 부분적으로 매립된다.
일부 실시예에서, 기판은 그 위에 복수의 트랜지스터를 포함하고, 하나 이상의 반도체 구조물 중 반도체 구조물은 복수의 트랜지스터 중 트랜지스터의 소스 또는 드레인에 전기적으로 커플링된다(예를 들어, 도 6d)(714).
일부 실시예에서, 기판은 p-형 금속-산화물-반도체 트랜지스터 및 n-형 금속-산화물-반도체 트랜지스터를 포함하는 복수의 상보형 금속-산화물 반도체 디바이스를 그 위에 포함한다(예를 들어, 도 6a)(716).
일부 실시예에서, 본 방법은 p-형 금속-산화물-반도체 트랜지스터 또는 n-형 금속-산화물-반도체 트랜지스터 중 하나의 소스 또는 드레인에 하나 이상의 반도체 구조물 중 제1 반도체 구조물을 전기적으로 커플링하는 것을 추가로 포함한다(예를 들어, 도 6d)(718).
일부 실시예에서, 하나 이상의 반도체 구조물 중 반도체 구조물은 복수의 반도체 디바이스 중 반도체 디바이스의 바닥에 의해 규정된 수평면 아래로 연장된다(예를 들어, 반도체 구조물(608)은 MOS 트랜지스터의 바닥에 의해 규정된 수평면(618) 아래로 연장된다).
본 방법은 또한 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 것을 포함한다(예를 들어, 도 6d)(720).
일부 실시예에서, 본 방법에서 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하기 전에 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하지 않는다(722).
일부 실시예에서, 하나 이상의 충진 층은 폴리실리콘 층을 포함한다(724).
일부 실시예에서, 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 것은 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 및 제2 부분 그리고 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 부분 위에 적어도 하나의 연속 충진 층을 형성하는 것을 포함한다(예를 들어, 도 3d)(726).
일부 실시예에서, 하나 이상의 반도체 구조물은 결정질 구조를 갖고 하나 이상의 충진 층은 비정질 및/또는 다결정질 구조를 갖는다(예를 들어, 하나 이상의 반도체 구조물은 결정질 게르마늄이고 하나 이상의 충진 층은 폴리실리콘이다)(728).
본 방법은, 각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성한 후에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하는 것을 포함한다(예를 들어, 도 3f)(730).
일부 실시예에서, 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하는 것은 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 평탄화하는 것을 포함한다(732).
일부 실시예에서, 본 방법은 또한 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거한 후에, 하나 이상의 마스크 층의 적어도 일부를 제거하는 것을 포함한다(예를 들어, 도 3g)(736).
일부 실시예에서, 하나 이상의 마스크 층의 적어도 일부를 제거하는 것은 하나 이상의 마스크 층의 적어도 일부를 에칭하는 것을 포함한다(738).
일부 실시예에서, 하나 이상의 마스크 층의 적어도 일부를 제거하는 것은 하나 이상의 마스크 층 전체를 에칭하는 것을 포함한다(예를 들어, 도 3g)(740).
일부 실시예에서, 각각의 에피택셜 성장된 반도체 구조물은, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부가 제거되기 전에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이에 위치된 평면을 따라 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부에 대해 제1 거리(예를 들어, 도 3d의 거리 d1)를 갖는다. 일부 실시예에서, 각각의 에피택셜 성장된 반도체 구조물은, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부가 제거된 후에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이에 위치된 평면을 따라 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부에 대해 제2 거리(예를 들어, 도 3f의 거리 d2)를 갖는다. 제2 거리는 제1 거리와 실질적으로 동일하다(예를 들어, 제1 거리는 제2 거리와 동일하거나 제1 거리는 제2 거리의 적어도 90%, 95%, 99%, 99.5% 또는 99.9%이다).
일부 실시예에 따르면, 반도체 디바이스(예를 들어, 도 3f에 나타낸 반도체 디바이스)는 기판(예를 들어, 도 3f의 기판(102)) 및 기판 위의 하나 이상의 반도체 층에 의해 덮이지 않은 하나 이상의 영역을 규정하는 하나 이상의 반도체 층(예를 들어, 도 3f의 마스크 층(104))을 포함한다. 하나 이상의 반도체 층은 실리콘을 포함한다. 반도체 디바이스는 또한 하나 이상의 반도체 층에 의해 덮이지 않은 하나 이상의 영역 위에 위치된 하나 이상의 반도체 구조물(예를 들어, 도 3f의 반도체 구조물(306))을 포함한다. 하나 이상의 반도체 구조물은 게르마늄을 포함한다. 하나 이상의 반도체 구조물 중 각각의 반도체 구조물은 하나 이상의 반도체 층에 인접하게 위치된 제1 부분 및 하나 이상의 반도체 층으로부터 떨어져 위치된 제2 부분을 포함한다. 각각의 반도체 구조물의 제1 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이보다 작은 높이를 갖는다(예를 들어, 마스크 층(104)과 접촉하는 반도체 구조물(306)의 일부는 마스크 층(104)의 높이보다 작은 높이를 갖는다). 각각의 반도체 구조물의 제2 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이 이상인 높이를 갖는다(예를 들어, 반도체 구조물(306)의 중간의 반도체 구조물(306)의 일부는 도 3f에 나타낸 바와 같이 마스크 층(104)의 높이와 동등한 높이 또는 도 3e에 나타낸 바와 같이 마스크 층(104)의 높이보다 큰 높이를 갖는다). 반도체 디바이스는 각각의 반도체 구조물의 적어도 제1 부분 위에 위치된 하나 이상의 충진 층(예를 들어, 마스크 층(104)과 접촉하는 반도체 구조물(306)의 일부 위에 위치된 충진 층(308))을 추가로 포함한다.
일부 실시예에 따르면, 반도체 디바이스(예를 들어, 도 3g에 나타낸 반도체 디바이스)는 기판(예를 들어, 도 3g의 기판(102)) 및 기판 위에 위치된 하나 이상의 제1 반도체 구조물(예를 들어, 도 3g의 반도체 구조물(306))을 포함한다. 하나 이상의 제1 반도체 구조물 중 각각의 제1 반도체 구조물은 실질적으로 편평한 최상부 표면(예를 들어, 최상부 표면은 100 nm 미만의 편평도를 가짐), 실질적으로 수직인 측 표면(예를 들어, 측 표면 및 기판은 75° 내지 105°, 때로는 80° 내지 100° 또는 85° 내지 95° 의 각도를 규정함), 및 최상부 표면으로부터 측 표면으로 연장되는 대각선 표면을 갖는다. 대각선 표면은 최상부 표면에 평행하지 않고 직각을 이루지 않으며 측 표면에 평행하지 않고 직각을 이루지 않는다(예를 들어, 대각선 표면 및 기판은 측 표면 및 기판에 의해 형성된 각도보다 작은 각도를 형성한다). 반도체 디바이스는 또한 하나 이상의 제2 반도체 구조물을 포함한다(예를 들어, 도 3g의 충진 층(308)의 일부). 하나 이상의 제2 반도체 구조물 중 각각의 제2 반도체 구조물은 하나 이상의 제1 반도체 구조물 중 대응하는 제1 반도체 구조물의 대각선 표면 상에 위치된다. 각각의 제2 반도체 구조물은 대응하는 제1 반도체 구조물의 측 표면과 정렬된 측 표면 및 대응하는 제1 반도체 구조물의 최상부 표면과 정렬된 최상부 표면을 갖는다(예를 들어, 충진 층(308)의 측 표면 및 반도체 구조물(306)의 측 표면은 일렬을 이루고, 충진 층(308)의 최상부 표면은 반도체 구조물(306)의 최상부 표면과 수평이다).
상술한 설명은 설명의 목적으로 특정 실시예를 참조하여 설명되었다. 그러나, 위의 예시적인 논의는 본 발명을 개시된 정확한 형태로 철저하게 하거나 한정하려고 의도된 것은 아니다. 상술한 교시의 관점에서 많은 수정 및 변형이 가능하다. 실시예는 본 발명의 원리 및 그 실제 어플리케이션을 가장 잘 설명하기 위해 선택 및 설명되었고, 이에 의해 본 기술 분야의 통상의 기술자가 본 발명 및 다양한 실시예를 고려되는 특정 용도에 적합한 다양한 수정으로 가장 잘 이용할 수 있게 한다.
이하의 항들은 또한 실시예 중 일부를 설명한다.
항 1. 반도체 아일랜드를 얻기 위한 방법으로서,
기판 위의 하나 이상의 마스크 층에 의해 덮이지 않은 하나 이상의 영역을 규정하는 하나 이상의 마스크 층을 갖는 기판 위에 하나 이상의 반도체 구조물을 에피택셜 성장시키는 단계로서, 하나 이상의 반도체 구조물은 하나 이상의 마스크 층에 의해 덮이지 않은 하나 이상의 영역 위에 에피택셜 성장되고, 하나 이상의 에피택셜 성장된 반도체 구조물 중 각각의 에피택셜 성장된 반도체 구조물은 하나 이상의 마스크 층에 인접하게 위치된 제1 부분 및 하나 이상의 마스크 층으로부터 떨어져 위치된 제2 부분을 포함하고, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분은 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이보다 작은 높이를 갖고, 각각의 에피택셜 성장된 반도체 구조물의 제2 부분은 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 이상인 높이를 갖는, 에피택셜 성장시키는 단계;
각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 단계; 및
각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 단계 후에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하는 단계를 포함하는, 방법.
항 2. 항 1에 있어서,
각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 단계 전에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하지 않는, 방법.
항 3. 항 1 또는 항 2에 있어서,
하나 이상의 에피택셜 성장된 반도체 구조물은 게르마늄을 포함하는, 방법.
항 4. 항 1 내지 항 3 중 어느 한 항에 있어서,
하나 이상의 마스크 층은 유전체 재료를 포함하는, 방법.
항 5. 항 1 내지 항 4 중 어느 한 항에 있어서,
하나 이상의 충진 층은 폴리실리콘 층을 포함하는, 방법.
항 6. 항 1 내지 항 5 중 어느 한 항에 있어서,
각각의 에피택셜 성장된 반도체 구조물의 적어도 제1 부분 위에 하나 이상의 충진 층을 형성하는 단계는 각각의 에피택셜 성장된 반도체 구조물의 적어도 상기 제1 부분과 상기 제2 부분 그리고 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상이 마스크 층의 일부 위에 적어도 하나의 연속 충진 층을 형성하는 단계를 포함하는, 방법.
항 7. 항 1 내지 항 6 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물은 단일 에피택셜 성장 프로세스에서 형성되는, 방법.
항 8. 항 1 내지 항 7 중 어느 한 항에 있어서,
각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하는 단계는 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 평탄화하는 단계를 포함하는, 방법.
항 9. 항 1 내지 항 8 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물은 결정질 구조를 갖고, 하나 이상의 충진 층은 비정질 및/또는 다결정질 구조를 갖는, 방법.
항 10. 항 1 내지 항 9 중 어느 한 항에 있어서,
각각의 에피택셜 성장된 반도체 구조물의 적어도 일부를 제거하는 단계 후에, 하나 이상의 마스크 층의 적어도 일부를 제거하는 단계를 더 포함하는, 방법.
항 11. 항 10에 있어서,
하나 이상의 마스크 층의 적어도 일부를 제거하는 단계는 하나 이상의 마스크 층의 적어도 일부를 에칭하는 단계를 포함하는, 방법.
항 12. 항 11에 있어서,
하나 이상의 마스크 층의 적어도 일부를 제거하는 단계는 하나 이상의 마스크 층 전체를 에칭하는 단계를 포함하는, 방법.
항 13. 항 1 내지 항 12 중 어느 한 항에 있어서,
기판은 그 위의 복수의 반도체 디바이스를 포함하는, 방법.
항 14. 항 13에 있어서,
복수의 반도체 디바이스는 하나 이상의 마스크 층 아래의 기판 상에 위치되는, 방법.
항 15. 항 13 또는 항 14에 있어서,
기판은 그 위에 복수의 트랜지스터를 포함하고, 하나 이상의 반도체 구조물 중 반도체 구조물은 복수의 트랜지스터 중 트랜지스터의 소스 또는 드레인에 전기적으로 커플링되는, 방법.
항 16. 항 13 내지 항 15 중 어느 한 항에 있어서,
기판은 p-형 금속-산화물-반도체 트랜지스터 및 n-형 금속-산화물-반도체 트랜지스터를 포함하는 복수의 상보형 금속-산화물 반도체 디바이스를 그 위에 포함하는, 방법.
항 17. 항 13 내지 항 16 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물 중 반도체 구조물은 복수의 반도체 디바이스 중 반도체 디바이스의 바닥에 의해 규정된 수평면 아래로 연장되는, 방법.
항 18. 항 1 내지 항 17 중 어느 한 항에 있어서,
각각의 에피택셜 성장된 반도체 구조물은, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부가 제거되기 전에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이에 위치된 평면을 따라 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부에 대해 제1 거리를 갖고;
각각의 에피택셜 성장된 반도체 구조물은, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이 위에 위치된 각각의 에피택셜 성장된 반도체 구조물의 적어도 일부가 제거된 후에, 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부의 높이에 위치된 평면을 따라 각각의 에피택셜 성장된 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 마스크 층의 일부에 대해 제2 거리를 갖고, 제2 거리는 제1 거리와 실질적으로 동일한, 방법.
항 19. 반도체 디바이스로서,
기판;
기판 위의 하나 이상의 반도체 층에 의해 덮이지 않은 하나 이상의 영역을 규정하는 하나 이상의 반도체 층;
하나 이상의 반도체 층에 의해 덮이지 않은 하나 이상의 영역 위에 위치되고, 게르마늄을 포함하는 하나 이상의 반도체 구조물로서, 하나 이상의 반도체 구조물 중 각각의 반도체 구조물은 하나 이상의 반도체 층에 인접하게 위치된 제1 부분 및 하나 이상의 반도체 층으로부터 떨어져 위치된 제2 부분을 포함하고, 각각의 반도체 구조물의 제1 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이보다 작은 높이를 갖고, 각각의 반도체 구조물의 제2 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이 이상인 높이를 갖는, 하나 이상의 반도체 구조물; 및
각각의 반도체 구조물의 적어도 제1 부분 위에 위치된 하나 이상의 충진 층을 포함하는, 반도체 디바이스.
항 20. 항 19에 있어서,
각각의 반도체 구조물의 제2 부분은 각각의 반도체 구조물의 제1 부분에 인접하게 위치된 하나 이상의 반도체 층의 일부의 높이에 대응하는 높이를 갖는, 반도체 디바이스.
항 21. 항 19 또는 항 20에 있어서,
하나 이상의 반도체 층은 유전체 재료를 포함하는, 반도체 디바이스.
항 22. 항 19 내지 항 21 중 어느 한 항에 있어서,
하나 이상의 반도체 층은 실리콘을 포함하는, 반도체 디바이스.
항 23. 항 19 내지 항 22 중 어느 한 항에 있어서,
하나 이상의 충진 층은 폴리실리콘 층을 포함하는, 반도체 디바이스.
항 24. 항 19 내지 항 23 중 어느 한 항에 있어서,
하나 이상의 충진 층은 적어도(i) 각각의 반도체 구조물의 제1 부분 및 제2 부분 그리고(ii) 각각의 반도체 구조물의 제1 부분에 인접하여 위치된 하나 이상의 반도체 층의 일부 위에 위치된 적어도 하나의 연속 충진 층을 포함하는, 반도체 디바이스.
항 25. 항 19 내지 항 24 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물이 단일 에피택셜 성장 프로세스에서 형성되는, 반도체 디바이스.
항 26. 항 19 내지 항 25 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물은 결정 구조를 갖고 하나 이상의 충진 층은 비정질 및/또는 다결정 구조를 갖는, 반도체 디바이스.
항 27. 항 19 내지 항 26 중 어느 한 항에 있어서,
하나 이상의 충진 층은 적어도 하나의 평탄화된 표면을 포함하는, 반도체 디바이스.
항 28. 항 19 내지 항 27 중 어느 한 항에 있어서,
하나 이상의 반도체 층은 적어도 하나의 평탄화된 표면을 갖는, 반도체 디바이스.
항 29. 항 19 내지 항 28 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물은 적어도 하나의 평탄화된 표면을 갖는, 반도체 디바이스.
항 30. 항 19 내지 항 29 중 어느 한 항에 있어서,
기판은 그 위에 복수의 반도체 디바이스를 포함하는, 반도체 디바이스.
항 31. 항 30에 있어서,
복수의 반도체 디바이스는 하나 이상의 반도체 층 아래의 기판 상에 위치되는, 반도체 디바이스.
항 32. 항 30 또는 항 31에 있어서,
기판은 그 위에 복수의 트랜지스터를 포함하고, 하나 이상의 반도체 구조물 중 반도체 구조물은 복수의 트랜지스터 중 트랜지스터의 소스 또는 드레인에 전기적으로 커플링되는, 반도체 디바이스.
항 33. 항 30 내지 항 32 중 어느 한 항에 있어서,
기판은 p-형 금속-산화물-반도체 트랜지스터 및 n-형 금속-산화물-반도체 트랜지스터를 포함하는 복수의 상보형 금속-산화물 반도체 디바이스를 그 위에 포함하는, 반도체 디바이스.
항 34. 항 30 내지 항 33 중 어느 한 항에 있어서,
하나 이상의 반도체 구조물 중 반도체 구조물은 복수의 반도체 디바이스 중 반도체 디바이스의 바닥에 의해 규정된 수평면 아래로 연장되는, 반도체 디바이스.
항 35. 항 19 내지 항 34 중 어느 한 항에 있어서,
하나 이상의 반도체 층의 적어도 일부, 하나 이상의 반도체 구조물의 제1 부분 및 하나 이상의 충진 층의 일부는 단일의 연속 평탄화된 표면을 규정하는, 반도체 디바이스.
항 36. 반도체 디바이스로서,
기판;
기판 위에 위치된 하나 이상의 제1 반도체 구조물로서, 하나 이상의 제1 반도체 구조물 중 각각의 제1 반도체 구조물은 실질적으로 편평한 최상부 표면, 제1 실질적으로 수직인 측 표면, 및 최상부 표면으로부터 제1 측 표면으로 연장되는 제1 대각선 표면을 갖고, 제1 대각선 표면은 최상부 표면에 평행하지 않고 직각을 이루지 않으며 제1 측 표면에 평행하지 않고 직각을 이루지 않는, 하나 이상의 제1 반도체 구조물; 및
하나 이상의 제2 반도체 구조물로서, 하나 이상의 제2 반도체 구조물 중 각각의 제2 반도체 구조물은 하나 이상의 제1 반도체 구조물의 대응하는 제1 반도체 구조물의 제1 대각선 표면 상에 위치되고, 각각의 제2 반도체 구조물은 대응하는 제1 반도체 구조물의 제1 측 표면과 정렬된 제1 측 표면 및 대응하는 제1 반도체 구조물의 최상부 표면과 정렬된 최상부 표면을 갖는, 하나 이상의 제2 반도체 구조물을 포함하는, 반도체 디바이스.
항 37. 항 36에 있어서,
각각의 제1 반도체 구조물은 제1 측 표면과 구분되고 분리되는 제2 실질적으로 수직인 측 표면, 및 제1 대각선 표면과 구분되고 분리되는 제2 대각선 표면을 가지며, 제2 대각선 표면은 최상부 표면으로부터 제2 측 표면으로 연장되고;
하나 이상의 제2 반도체 구조물은 대응하는 제1 반도체 구조물의 제2 대각선 표면 상에 위치된 제2 반도체 구조물을 포함하고;
각각의 제2 반도체 구조물은 대응하는 제1 반도체 구조물의 제2 측 표면과 정렬된 제2 측 표면 및 대응하는 제1 반도체 구조물의 최상부 표면과 정렬된 최상부 표면을 갖는, 반도체 디바이스.
항 38. 항 37에 있어서,
각각의 제1 반도체 구조물, 제1 대각선 표면 상에 위치된 각각의 제2 반도체 구조물 및 제2 대각선 표면 상에 위치된 제2 반도체 구조물은 단일의 연속 평탄화된 표면을 규정하는, 반도체 디바이스.
항 39. 항 36 내지 항 38 중 어느 한 항에 있어서,
하나 이상의 반도체 층을 더 포함하는, 반도체 디바이스.
항 40. 항 39에 있어서,
하나 이상의 반도체 층은 유전체 재료를 포함하는, 반도체 디바이스.
항 41. 항 39 또는 항 40에 있어서,
하나 이상의 반도체 층은 실리콘을 포함하는, 반도체 디바이스.
항 42. 항 39 내지 항 41 중 어느 한 항에 있어서,
하나 이상의 반도체 층은 적어도 하나의 평탄화된 표면을 갖는, 반도체 디바이스.
항 43. 항 36 내지 항 42 중 어느 한 항에 있어서,
하나 이상의 제2 반도체 구조물은 폴리실리콘을 포함하는, 반도체 디바이스.
항 44. 항 36 내지 항 43 중 어느 한 항에 있어서,
하나 이상의 제1 반도체 구조물은 단일 에피택셜 성장 프로세스에서 형성되는, 반도체 디바이스.
항 45. 항 36 내지 항 44 중 어느 한 항에 있어서,
하나 이상의 제1 반도체 구조물은 결정질 구조를 갖고, 하나 이상의 충진 층은 비정질 및/또는 다결정질 구조를 갖는, 반도체 디바이스.
항 46. 항 36 내지 항 45 중 어느 한 항에 있어서,
하나 이상의 제2 반도체 구조물은 적어도 하나의 평탄화된 표면을 포함하는, 반도체 디바이스.
항 47. 항 36 내지 항 46 중 어느 한 항에 있어서,
하나 이상의 제1 반도체 구조물은 적어도 하나의 평탄화된 표면을 갖는, 반도체 디바이스.
항 48. 항 36 내지 항 47 중 어느 한 항에 있어서,
기판은 복수의 반도체 디바이스를 그 위에 포함하는, 반도체 디바이스.
항 49. 항 48에 있어서,
복수의 반도체 디바이스는 하나 이상의 제1 반도체 구조물 아래의 레벨에서 기판 상에 위치되는, 반도체 디바이스.
항 50. 항 48 또는 항 49에 있어서,
기판은 그 위에 복수의 트랜지스터를 포함하고, 하나 이상의 제1 반도체 구조물 중 제1 반도체 구조물은 복수의 트랜지스터 중 트랜지스터의 소스 또는 드레인에 전기적으로 커플링되는, 반도체 디바이스.
항 51. 항 48 내지 항 50 중 어느 한 항에 있어서,
기판은 p-형 금속-산화물-반도체 트랜지스터 및 n-형 금속-산화물-반도체 트랜지스터를 포함하는 복수의 상보형 금속-산화물 반도체 디바이스를 그 위에 포함하는, 반도체 디바이스.
항 52. 항 48 내지 항 51 중 어느 한 항에 있어서,
하나 이상의 제1 반도체 구조물 중 제1 반도체 구조물은 복수의 반도체 디바이스 중 반도체 디바이스의 바닥에 의해 규정된 수평면 아래로 연장되는, 반도체 디바이스.

Claims (1)

  1. 반도체 아일랜드를 얻기 위한 방법.
KR1020217003829A 2018-11-08 2018-11-09 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법 KR102475621B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US16/184,984 2018-11-08
US16/184,984 US10366884B1 (en) 2018-11-08 2018-11-08 Methods for forming a germanium island using selective epitaxial growth and a sacrificial filling layer
PCT/US2018/060134 WO2020096620A1 (en) 2018-11-08 2018-11-09 Methods for forming a germanium island using selective epitaxial growth and a sacrificial filling layer
KR1020207020998A KR102215866B1 (ko) 2018-11-08 2018-11-09 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR1020207020998A Division KR102215866B1 (ko) 2018-11-08 2018-11-09 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법

Publications (2)

Publication Number Publication Date
KR20210073511A true KR20210073511A (ko) 2021-06-18
KR102475621B1 KR102475621B1 (ko) 2022-12-09

Family

ID=67394161

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020217003829A KR102475621B1 (ko) 2018-11-08 2018-11-09 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법
KR1020207020998A KR102215866B1 (ko) 2018-11-08 2018-11-09 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020207020998A KR102215866B1 (ko) 2018-11-08 2018-11-09 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법

Country Status (3)

Country Link
US (2) US10366884B1 (ko)
KR (2) KR102475621B1 (ko)
WO (1) WO2020096620A1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9773889B2 (en) * 2014-07-18 2017-09-26 Taiwan Semiconductor Manufacturing Company Limited Method of semiconductor arrangement formation
WO2024039396A1 (en) * 2022-08-16 2024-02-22 Microsoft Technology Licensing, Llc Method of fabricating a semiconductor device using masked deposition

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060068557A1 (en) * 2003-08-05 2006-03-30 Fujitsu Limited Semiconductor device and method for fabricating the same
US20070122954A1 (en) * 2005-07-01 2007-05-31 Synopsys, Inc. Sequential Selective Epitaxial Growth
US20070218707A1 (en) * 2006-03-15 2007-09-20 Freescale Semiconductor, Inc. Electronic device including semiconductor islands of different thicknesses over an insulating layer and a process of forming the same
US7875958B2 (en) * 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US8173551B2 (en) * 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US20130146830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Manufacturing the Same
US9378950B1 (en) * 2015-05-22 2016-06-28 Stratio Methods for removing nuclei formed during epitaxial growth

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100722939B1 (ko) * 2006-05-10 2007-05-30 삼성전자주식회사 반도체 장치 및 그 형성 방법
US20080001215A1 (en) * 2006-06-30 2008-01-03 Hynix Semiconductor Inc. Semiconductor device having recess gate and method of fabricating the same
CN103367553B (zh) 2012-03-28 2016-01-20 清华大学 外延衬底的制备方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060068557A1 (en) * 2003-08-05 2006-03-30 Fujitsu Limited Semiconductor device and method for fabricating the same
US20070122954A1 (en) * 2005-07-01 2007-05-31 Synopsys, Inc. Sequential Selective Epitaxial Growth
US20070218707A1 (en) * 2006-03-15 2007-09-20 Freescale Semiconductor, Inc. Electronic device including semiconductor islands of different thicknesses over an insulating layer and a process of forming the same
US8173551B2 (en) * 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
US7875958B2 (en) * 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
US20130146830A1 (en) * 2011-12-07 2013-06-13 Samsung Electronics Co., Ltd. Semiconductor Devices and Methods of Manufacturing the Same
US9378950B1 (en) * 2015-05-22 2016-06-28 Stratio Methods for removing nuclei formed during epitaxial growth

Also Published As

Publication number Publication date
US20210343528A1 (en) 2021-11-04
WO2020096620A1 (en) 2020-05-14
KR102475621B1 (ko) 2022-12-09
KR102215866B1 (ko) 2021-02-17
KR20200092410A (ko) 2020-08-03
US10366884B1 (en) 2019-07-30

Similar Documents

Publication Publication Date Title
US11520768B2 (en) Vertical transistor and method of forming the vertical transistor
KR101622048B1 (ko) 누설이 감소된 cmos 디바이스 및 그 형성 방법
JP6207170B2 (ja) 欠陥の無いヘテロエピタキシャルのためのマスク構造および方法
US8796093B1 (en) Doping of FinFET structures
US9917179B2 (en) Stacked nanowire devices formed using lateral aspect ratio trapping
US11769845B2 (en) Photo sensing device and method of fabricating the photo sensing device
US9362178B1 (en) FinFET including varied fin height
KR20190002247A (ko) 반도체 소자
US7265031B2 (en) Methods of fabricating semiconductor-on-insulator (SOI) substrates and semiconductor devices using sacrificial layers and void spaces
JP7118069B2 (ja) 縦型パワーデバイスのための方法およびシステム
US20150318169A1 (en) Methods of forming epitaxial semiconductor cladding material on fins of a finfet semiconductor device
JP2015056665A (ja) トランジスタの製造方法および関連した基板
US20160111511A1 (en) Transistor with performance boost by epitaxial layer
TWI585858B (zh) 在非平坦矽表面上之應力鬆弛緩衝層
KR102475621B1 (ko) 선택적 에피택셜 성장 및 희생 충진 층을 사용하여 게르마늄 아일랜드를 형성하기 위한 방법
US6723618B2 (en) Methods of forming field isolation structures
KR101867999B1 (ko) Ｉｉｉ-ｖ족 물질층을 형성하는 방법, ｉｉｉ-ｖ족 물질층을 포함하는 반도체 소자 및 그 제조방법
US10734382B2 (en) Method for manufacturing a semiconductor structure including a very narrow aspect ratio trapping trench structure
KR102149312B1 (ko) 반도체 기판 및 그 제조 방법
US9099309B2 (en) Method providing an epitaxial growth having a reduction in defects and resulting structure
US11908922B2 (en) Heterogeneous semiconductor device substrates with high quality epitaxy
KR102629827B1 (ko) N-타입 finfet들 및 p-타입 finfet들을 위한 상이한 소스/드레인 프로파일들
JP4575002B2 (ja) 半導体装置の製造方法
US10658177B2 (en) Defect-free heterogeneous substrates
JP5089927B2 (ja) 半導体素子の製造方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
E701 Decision to grant or registration of patent right
GRNT Written decision to grant