JP2010251776A - 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法 - Google Patents

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Abstract

【課題】本発明は、欠陥密度レベルの減少した、エピタキシーによる窒化ガリウム膜の製造に関する。それは、GaNのエピタキシャル付着により窒化ガリウム(GaN)膜を製造するための方法に関する。
【解決手段】本発明は、それが少なくとも1ステップのエピタキシャル横方向成長を含んでなり、それがGaN基板への直接的イオン注入による脆化でその基板からGaN層の一部を分離させるステップを含んでなることで特徴付けられる。本発明は、上記方法で得られる膜、並びに該窒化ガリウム膜を備えた光電子および電子部品にも関する。
【選択図】図3

Description

発明の分野
本発明は、欠陥密度の減少した、エピタキシーによる窒化ガリウム(GaN)の膜の製造に関する。
それは、このような窒化ガリウム膜を備えた光電子および電子部品にも関する。
1995年の終わりに、日亜社はIII‐V窒化物を用いてレーザーダイオードを製造した。このような結果は、転位の密度が10〜1010cm−2に達したヘテロエピタキシャル構造でレーザー放射を得られることを示した。1997年の終わりに、該構造が良質のGaNの層を備えていれば、10,000時間にわたりレーザー放射を得られることを日亜は証明した。それは、ELO(エピタキシャル横方向成長)技術に従い製造されたGaNの層の場合であった。
GaNの転位が非発光再結合中心として作用しないと長い間言われてきたが、実際には、あるネジ部品転位は非発光中心を形成し、性能は良結晶品質の構造でかなり優れていることが確認されている。そのため、III‐V窒化物に基づくレーザーダイオードの寿命は、それらが有するGaNの層における転位の密度に大きく依存しているのである。
現在の努力のすべては、最良の結晶品質のヘテロエピタキシャルGaNを得ることに集中している。これは、横方向エピタキシャル技術(ELO)が多くの変更を加えながらGaN用に広く開発されてきたからである。
満足できる表面を有しながら十分な量で得られるGaNの膜は存在しないため、III‐V窒化物に基づく部品はサファイア、SiC、Siなどのような基板上でヘテロエピタキシーにより作製されている。基板として常用されるサファイアは切断面を有さず、そのことは、サファイア上のエピタキシャルGaNに基づくレーザーダイオード構造において、反射ファセットを作製することが難しいことを意味している。
更に、格子パラメーター不整合と熱膨張係数不整合との双方を有するサファイアのような基板の使用が、ヘテロエピタキシャルGaN/サファイア層における非常に高い転位密度に関与している。
様々なエピタキシャル横方向成長技術が、ELO、HVPE(ハロゲン化物および水素化物を用いたハイブリッド気相エピタキシーまたは気相エピタキシー)、EPVOM(有機金属の熱分解による気相エピタキシー)、更には昇華(CSVT、閉空間蒸気輸送を表わす)の使用向けに開発されてきた。すべてが、標準技術の10〜1010と比較して、10cm−2以下の転位密度でGaNの層を得られる。しかしながら、これは用いられる技術に固有のものであり、2ステップ技術に際し合体接合部および開口部の中央において、エピタキシーステップの技術で開口部および合体接合部の上に、転位の密度が高いままの部分が残り、その場合、第一ステップに際して、これらの開口部を形成するために、特にフォトリソグラフィーにより、誘電体層をマスクおよびエッチングした後で、GaNのエピタキシーによる付着が開口部で行われ、エピタキシャル横方向技術(ELO)の第二ステップに際して、最初に付着したGaNのパターンの横方向成長が進められ、それらの合体まで続く。
成長技術で既知の別法は、現在(サファイア上で)定着したプロセス:サファイアの表面の処理、GaNまたはAlNの層の低温核形成、この核形成層の最終成長温度までの焼きなまし、およびGaNの高温成長(1000〜1100℃)に従う、有機金属の熱分解による気相エピタキシー(EPVOM)に基づいている。いくつかの技術が、このヘテロエピタキシーを最適化し、特にGaNで転位の密度を約5×10cm−2に抑えるために開発された;P.Vennegues et al,J.Cryst.Growth,187,167(1998);S.Figge et al,J.Cryst.Growth,221,262(2000)。
SiCでは、低温核形成層がもはや不要である;最初にAlNの層がGaNの付着前に高温で作製される。しかしながら、転位の密度は実質的に約5×10cm−2程度のままである。
どのような技術でも、各種欠陥:転位、スタッキング欠陥、反転ドメインまたはナノチューブの密度は、5.10cm−2に達する。転位は成長の方向に広がり、表面に出現するため、それらは原子間力顕微鏡検査(AFM)またはカソードルミネセンス(CL)で確認しうる。これらの転位はいくつかの観点から有害である。第一に、高密度(5×10cm−2以上)のとき、欠陥は電子移動度および光電子性(光ルミネセンスの強度、キャリアの寿命)を劣化させる。加えて、表面で転位の出現は表面に窪みを生じる(Heying et al.,J.Appl.Phys.,85,6470,1999)。GaInN多重量子井戸(MQW)に基づくレーザーダイオード構造の場合、転位はMQWの配列を妨げ、不均質発光を引き起こす。最後に、オーミックコンタクトに用いられる金属もこれらの転位およびナノチューブで拡散することがある。
そのため、上記のように、エピタキシャル横方向成長(ELO)は、多くの相違点はあるものの、数次数程度で、いわゆる約10cm−2以下に転位の密度を減少させる上で最も適切な方法の1つである。
しかしながら、この方法は、特にELO品質GaN/サファイア層の場合で、他の欠点を有している。これは、基板がサファイアであって、ファセットのカッティングが非常に困難なままだからである。加えて、ELOにより得られるGaNの層には、合体接合部に応じて高欠陥密度の筋が残存し、そのため部品を製造するためには勧められず、光電子部品の製造に利用しうる表面を減らしている。
そのため、理想溶液があれば、大部分の半導体の場合のように、50.8mm(2インチ)の直径を有する高結晶品質のGaNを配置しうるであろう。
GaNの物理的および化学的性質のために、これらの欠点に対処し、この直径基準を満たす単結晶を融合により得ることは不可能である。これは、GaN単結晶が静水圧(1.5GPa)下高温(1800K)で溶液中の成長により得られるからである。しかしながら、非常に良い結晶品質(10cm−2以下の転位密度)にもかかわらず、これら結晶の表面が1cmを超えることはないため、その製造方法では世界的要求に対処することができない。
更に、HVPE技術がGaNの層を作製するために用いられた場合、転位の密度が10cm−2程度という欠点が残る。更に詳しくは、非常に厚い層(約500μm)がサファイア上に作製されるため、クラックの形成を避けられる。この程度の厚さの場合、転位の密度は10cm−3まで減少する。その後で、基板が機械的アブレーションまたはレーザー分離(LLO)により離される。
良品質の、即ち少なくとも50.8mm(2インチ)の直径で10cm−2以下の転位密度を有する、基板から分離されたGaNの膜を得るためには、最初にELO技術を用い、次いで形成されたGaNの層を原基板から分離させ、次いでGaNの層を再厚化するか、または新たな成長のためにこうして分離されたELO GaN層を再使用することが必要である。
特に基板がSi、NdGaOまたはGaAsの中から選択されるならば、EP1,041,610で開示された技術による化学的方法で基板が分離される。この技術によれば、良品質の、基板から分離されたGaNの膜を得られる。この技術は、化学的に不活性なサファイア基板に適用できない。レーザーアブレーション(LLO)のみが、現在では、GaNをそのサファイア基板から分離させられる。この技術は、WO98/14986で記載されているように、サファイアを透過するが、GaNで吸収されて、界面でGaNの局所熱分解を引き起こす、パルスUVレーザー放射の使用に基づいている。
しかしながら、現行技術(LLO、犠牲層、アブレーション)が良好な結果を示すとしても、基板から分離された、直径50.8mmで、ELO品質を有するGaNの膜を得るための、利用可能な代替技術を有する必要性が存在している。
下記プロセスにより半導体材料の薄膜を製造することが可能であることは、特許出願EP533551からも知られている:
第一ステップでは、イオンが衝撃により注入されて、これらイオンの平均浸透深さ程度の深さで、半導体にマイクロキャビティ(またはバブル)の層を形成する。第二ステップでは、こうして注入された半導体の熱処理により構造の再配列を生じさせ、マイクロバブルにより生じた圧力が半導体の残部からの薄膜の分離を行わせる。
しかしながら、“スマート・カット”として知られるこの技術は、GaNに用いられたことがなかった。
本発明の他の特徴、目的および利点は、図1〜5を参照しながら、本発明の具体的態様に関する以下の詳細な記載を読むことで明らかになるであろう:
2ステップによるエピタキシャル横方向成長のうち第一ステップの概略図である。 このエピタキシャル横方向成長のうち第二ステップの概略図である。 ELO層におけるHイオンの注入のステップの概略図である。 HVPEエピタキシャル再開のステップの概略図である。 ELO層の自然分離のステップの概略図である。 ステップ(i)での“自然ELO”成長に際してリアルタイムでその場で測定された反射率曲線を表わしている。写真(a)、(b)および(c)は、自然形成から合体へと進んだ、GaNアイランドの走査型電子顕微鏡像である。この具体的態様は下記例2で説明されている。
発明の具体的説明
本発明の目的は、単純、迅速かつ安価で、品質が向上したGaNの膜を提供する、基板から分離されたGaNの膜を製造する方法を提案することである。
本発明の関係において、GaNはドープしてもまたはそうでなくてもよい。ドーピング物質として、特にマグネシウム、亜鉛、ベリリウム、カルシウム、炭素、ホウ素およびケイ素を挙げられる。
以下の記載では、“基板から分離されたGaNの膜”または“GaNの自立膜”という語句が独立して用いられている。
このように、本発明の目的は、GaNの付着が少なくとも1ステップのエピタキシャル横方向成長(ELO)を含んでなり、直接的なGaNの層へのイオン注入により弱化させることで基板からGaNの層の一部を分離させるステップを含むことで特徴付けられる、エピタキシーによるGaNの付着により、基板から窒化ガリウム(GaN)の自立膜を製造する方法である。
更に詳しくは、本発明は次の連続ステップ:
(i)気相または液相エピタキシーによる、基板上におけるGaNの層の付着
(ii)前ステップに際して付着したGaNの層で弱い部分を作製するような弱化イオン注入ステップ
(iii)GaNの新層を形成するための、エピタキシャル横方向成長(ELO)による再開のステップ
(iv)弱い部分における自然分離ステップ
からなることで特徴付けられる、上記のような窒化ガリウム(GaN)の膜を製造する方法に関する。
GaNエピタキシャル横方向成長ステップは、例えばEPVOM、HVPE、SVTまたは液体(LPE)技術により、気相で行われる。
この方法は、特に、エピタキシー再生成に際して付着されたGaNがイオン注入を妨げないことから、まさに望ましい部分に弱い部分を置くことができる。構造の再配列を確実にする上で有用な熱処理であることから、この方法では高温のエピタキシャル再生成も用いうる。最後に、この方法では、様々なエピタキシー段階および熱処理の後、即ち成長の再開からエピタキシー再生成段階の最後の冷却までに、自然分離を得られる。
この方法は、多量のイオン注入を必要としない、均一で制御された厚さ、即ち特に極薄の0.1μm程度のGaNの膜も形成しうる、という利点を特に有する。
本発明は、この方法により得られるGaNの膜にも関する。こうして得られるGaNの膜は、100〜5000μmの様々な厚さを有する。本発明の具体的方法によると、得られるGaNの膜は少なくとも0.1mmの厚さを有する。
したがって、目標とする厚さ範囲は非常に広い。
多くの分野において、50μm以上の厚さを有する窒化ガリウムの膜を製造することが求められている;これらの膜は本発明の一部を形成している。
本発明の方法により得られるGaNの膜が備えられたことで特徴づけられる、光電子部品、特にレーザーダイオード、UV発光ダイオード、光検出器またはトランジスターも提供される。
原基板は数百マイクロメートル、通常約200μmの厚さを有し、サファイア、ZnO、SiC、LiAlO、LiAlO、LiGaO、MgAlO、Si、GaAs、AlNまたはGaNの中から選択される。基板は窒化によるGaNの付着前に処理しうる。
気相エピタキシー(i)によるGaNの層の基板上における付着のステップに際して、気相エピタキシャル横方向成長(ELO)は、本発明の方法の開始時そのものよりも欠陥密度を最少化するために、優先して行われる。特にEPVOM、HVPEまたはCSVT技術を用いうる。このステップに際しては、EPVOM技術を用いることが好ましい。
下記2つの代替法は双方ともELO技術に関し、第二の代替法はMRS Internet J.Nitride Semicond.Res.7,8(2002)で記載されたいわゆる“自然ELO”技術によるものである。
基板上にGaNの層を付着させるステップ(i)の第一代替法によると、第一に、基板上にGaNの薄層を付着させた後で、開口部を形成するために、例えばフォトリソグラフィーによりエッチングされる適切な誘電体の付着が基板上で行われ、第二にフェーシングさせるGaNの薄層の部分の暴露、最後にフェーシング部分でGaNのパターンの付着と該パターンの異方性および横方向成長を誘導するために、GaNのエピタキシーによる付着が行われ、横方向成長は様々なパターンが合体するまで維持される。ELO技術のこの第一代替法は公知であり、特に特許出願WO99/20816で記載されている。特に、マスク形成技術は当業者に知られている。
ステップ(i)で用いられる誘電体マスクは、窒化ケイ素(SiN)、SiOまたはWからなる。誘電体の付着は、当業者に周知の技術に従い行われる。
ステップ(i)のこの第一代替法に関連して、(マスクとして誘電体の付着前における)GaNの薄層の先行付着は、GaNの自然パターンまたはアイランドを得るために、窒化ケイ素の非常に薄い膜の形成による核形成層の付着の後でもよい。この可能性は、例1および特許出願WO99/20816で、非常に詳細に開示されている。
基板上にGaNの層を付着させるステップ(i)の第二代替法によると、誘電体マスクをエッチングするステップは、同様の役割を果たす、アイランドの形態でGaNのパターンの自然形成により省略される。更に詳しくは、この第二代替法は次のように記載できる:基板は、数原子程度の厚さ、即ち約10〜20nm厚の窒化ケイ素で覆われる。シランおよびアンモニアを用いるSiNの付着は30秒間ではなく360秒間続け、こうして形成されたSiNの層は、前記文献で発表された非常に高い解像度の電子顕微鏡分析で示されるように、不連続である;そのためSiNのマスクが自然にナノメーター程度で生成し、それがELOプロセスを誘導するのである。窒化ケイ素の層の形成終了後、連続緩衝層と称されるGaNの層が付着される。この層の厚さは10〜100nmである。この操作に際する温度は500〜700℃である。次いで、900〜1150℃の高温で焼きなましが行われる。緩衝層は連続層から、GaNのパターン、換言するとアイランド形態のGaNのパターンから形成される不連続層へと変換される。窒化ケイ素がむき出しの部分はマスクとして機能し、GaNパターンはマスク以外で形成された開口部に位置するGaNの部分として機能する。次いで、GaNのエピタキシーによる付着は、先の代替法の場合と同様に行われる。窒化ケイ素マスクが自然に生成し、ELOの場合と同様の転位の湾曲メカニズムを伴うこの方法は、“自然ELO”と称されている。
ステップ(ii)のイオン注入は単一ステップまたは連続ステップで行われる。注入エネルギーは80〜160keVである。イオン注入はH、希ガスイオン、例えばヘリウム、ネオン、クリプトンおよびキセノン、並びにホウ素の中から選択され、単独でまたは組合せで用いられる。Hイオンが本発明の関係では注入イオンとして好ましい。
本発明によると、注入時の温度は4〜1000Kである。例として、この温度はGaNの層でHイオン注入に際して環境温度で維持される。結晶再配列が生じて、エピタキシーの温度に相当する熱処理温度は、900〜1150℃である。
注入イオン量に関して、これがHイオンである場合、量は好ましくは1016〜1017イオンcm−2である。注入深さは自由表面から出発してGaN/原基板界面まで50nmである。
本方法のステップ(i)が上記の第二別法に従い行われるとき、注入は成長の様々な段階で、即ちアイランドで、またはアイランドが完全には合体していない中間段階で、または全合体後に行われる。
エピタキシーによる再生成のステップ(iii)は、EPVOM、HVPE、CSVTまたはLPE(液相エピタキシー)により行われる。このステップに際しては、HVPE技術を用いることが好ましい。
ステップ(iv)の自然分離は、注入後に、ステップ(iii)でELO GaNの層が受けた熱サイクル(高温におけるエピタキシーの再開および冷却)に起因して生じる。層および基板の厚さの比率は、自然分離のために、好ましくは0.5より大きくする。
自立GaNの獲得は、3ステップで、本発明のこの具体的態様に従い行われる:
第一ステップは、EPVOMによる、サファイア基板上でエピタキシャル横方向成長のによるGaNの成長からなる;
第二ステップは水素注入からなる;
第三ステップはHVPEエピタキシーの再開からなる。
第一ステップは図1および2に概略で示されている:サファイア基板1上にGaNの層2をエピタキシーした後、SiN(マスク3)の付着がその場で行われ、次いでこの誘電体層で、開口部3′が一定の結晶方向〔1‐100〕または〔11‐20〕GaNでフォトリソグラフィーによりエッチングされる。最後に、成長が再開され、まず最初に選択的エピタキシー4を生じる。
この第一段階の最後に、基板の主要面に直角な軸Cにおける成長の速度が横方向成長速度より大きな場合、ストリップがファセット〔11‐22〕との三角形断面で得られる。三角形断面のこれらストリップの内側では、全体転位が90°曲がっていた。この最初のELOエピタキシー段階では、最後にELOフラット層で終わるように横方向成長が行われる。本方法のこのステップの最後に、10cm−2以下の転位密度を有するGaNの層が得られる。
ELO GaN層5およびサファイア基板1により形成されるこのアセンブリーは、弱化部分6が50nm〜5μmの深さでELO層5に形成されるように、Hイオンで注入される(図3)。該イオンは1×1015〜1×1017cm−2の量で注入される。
次いでこのELO層で行われるエピタキシーの再開に際して、高温のとき、カッティング部分でELO層からなる注入部分が基板の弱化をもたらす。こうして、ELO層5が好ましいカッティング部分となる。
次いで、H注入で弱化されたこの層がHVPEエピタキシーにより再生成される。更に詳しくは、注入後、弱化しているが完全なELO構造がHVPEリアクターの基板キャリア上に置かれる。10〜500μmのGaNが、層7を形成するために付着される(図4)。
HVPE技術は非常に広く文献で記載されており、HVPEエピタキシー再生成は先行技術に従いここでは行われる。
このH注入ELO構造5でHVPEによるGaNのエピタキシーの再開に際して、主に3つの面白い効果が得られる。
第一の効果は、ELO層5が結晶品質を失わずに厚いことである(新たな転位もクラックも生じない)。
第二の効果は、HVPEエピタキシーの再開に際して、転位密度が更に少なくとも半分に減少することである。
第三の効果は、サファイア1とGaN層5、6との熱膨張係数の違いのせいで、応力を生じる熱サイクルに際して、こうして得られた全体層5、7がその原サファイア基板1から自然に分離し、こうしてELO品質の自立GaN膜8が得られることである。
この自立GaN膜は、HVPEでは当然のような、突出が六角錐の形で観察される表面を有し、破断部分からなる背面では、出発ELO構造に相当する幾何学パターンを実際に確認しうる。
こうして、ELO品質、即ち転位密度10cm−2の自立GaN膜が得られた。
本発明の方法に従い得られるGaNの膜は研磨され、GaNに基づく部品(電子または光電子部品、例えばレーザーダイオード、発光ダイオード、光検出器、トランジスターなど)の製造用の高品質膜として用いられる。
先行技術と比較した本技術の他の利点は、HVPE部分の分離および再研磨の後で数回にわたり出発基板を再使用でき、例えば自立GaNでHイオン注入により、厚さが5〜50nmのGaNの非常に薄い膜を分離させ、次いでそれらを安価な基板(例えば、セラミックAlN)に付着させうることである。
このように、本発明の他の目的は、GaNエピタキシーによる再生成に用いられる新たな基板として、本発明による方法のステップ(i)に際して基板上にGaNの一部を直接付着させた、イオン注入による窒化ガリウムの層からの分離後における基板である。
GaNエピタキシーによる再生成用の新たな基板として、本発明による方法のステップ(i)に際して基板上にGaNの一部を直接付着させた、イオン注入による窒化ガリウムの層の分離後における基板の使用も、本発明の一部を形成している。
GaNの利用可能な自立膜を有することは、レーザーダイオードの製造に関して著しい関心をもたせる。
これは、ELO GaN/サファイア(またはSiC)よりもむしろ自立GaNの使用が、フロントフェースおよびリアフェースコンタクトのレーザー部品の作製を可能にし、特にFabry-Perotキャビティを設けられるように、ファセットのカッティングを容易にするからである。
例1:第一代替法によるステップ(i)
水平または垂直リアクターをEVPOMエピタキシーに用いる。記載例では、2″基板を収納しうるように、直径55mmの円筒型成長室を備えた垂直リアクターが用いられる。
ステップ(i)
厚さが約0.1nm窒化ケイ素の膜で基板を覆うことからなる処理により自然にアイランドを得られる特別な操作を用いて、厚さ250〜430μmのサファイア基板上でEVPOMによりGaNの層を付着させる。具体的には、特にサファイア製の基板を、約10分間にわたりNH流へ曝して窒化させるために、約1050〜1120℃の温度に高める。
核形成層の付着
この窒化ステップの後で、窒化ケイ素の非常に薄い膜が表面上に形成され、該膜は膜の厚さを1原子程度のものに制限しうる十分な時間でNHとSiHとの反応により得られる。操作条件は次の通りである:
ガス媒体は同等割合の窒素および水素の混合物である(4sl/min)。アンモニアは2sl/minの流速で導入し、シランは、水素中50ppmの希釈形で、50scc/minの流速で導入する。これらの条件下において、NHとSiHとの典型的反応時間は約30秒間である。これらの連続ステップをレーザー反射率測定によりモニターする。
窒化ケイ素の層の終了後、厚さ20〜30nmの窒化ガリウムの層を誘電体膜上に付着させる。ガリウム前駆体はトリメチルガリウム(TMGa)である。付着層は約600℃の低温で作製する。
GaNの層の付着の終了後、約1080℃の高温で焼きなましを行う。温度の上昇、十分量の水素のガス媒体の存在、およびGaN層下における窒化ケイ素の非常に薄い膜の存在という複合効果のもとで、上記層の形態はマストランスポートによる固相の再結晶化に起因して大きな変化を受ける。温度が1060℃に近づくと、緩衝層の反射率は急激に減少することが注目される:緩衝層は、初めは連続しているが、その後で窒化ガリウムのアイランドにより形成される不連続層へ変換される。この自然現場再結晶化プロセスの最後に、非常に良好な結晶品質のGaNのパターンまたはアイランドと、基板とのエピタキシー関係の保存とが、窒化ケイ素の層の非常に薄い厚さのおかげで得られる。GaNのパターンまたはアイランドは、窒化ケイ素の層がむき出しとなった部分で互いに隔離されている。アイランドの特徴的高さは約240nmである。
サンプルの表面上における窒化ガリウムのエピタキシー再生成に際して、窒化ケイ素の層がむき出しとなった部分はELO用のマスクとして機能し、こうして自然に形成されたGaNのパターンまたはアイランドは隔離ELOパターンと相似している。
ELOステップ前における未ドープ窒化ガリウムの薄層の付着
核形成層の付着後、厚さ2μmのGaNの薄層を有機金属熱分解気相エピタキシーにより付着させる。ガリウム源はトリメチルガリウム(TMGa)であり、窒素源はアンモニアである。このような方法は多くの文献で記載されている。
ELO GaNの層の付着(誘電体マスクの使用)
上記窒化ガリウムの薄層の成長後、各々50sccmおよび2slmの速度でSiHおよびNHを用いて、誘電体マスクとして窒化ケイ素の薄層を付着させる。極薄であるが、このSiN層は完全に選択的なマスクであることがわかった。次いで、7μm間隔で3μmの直線的な開口部を形成するために、フォトリソグラフィーおよび反応性イオン攻撃によるエッチングを行う。直線的な開口部は有利にはGaNの方向〔10‐10〕に向けられるが、この例で記載された方法の別法では他の直線的方向、特に〔10‐20〕で行ってもよい。
開いた部分におけるエピタキシー再生成は、パターンの成長速度および方向〔0001〕が上記パターンの傾斜側面と垂直な方向の成長速度を十分に超えるような操作条件下で、意図的にドープされなかったGaNで行われる。このような条件下で、成長の異方性はファセット(0001)の消失をもたらす。パターンGaNのファセット(0001)の消失が確実になったとき、1回目のELO法の実施は終わる。1回目の最後に、GaNパターンは断面が三角形であるストリップの形を呈した。
2回目のELOは、成長の異方性を変えてGaNパターンの平坦化をとりやすくなるように成長条件を変更することによる、エピタキシー再生成からなる。WO99/20816で記載されているように、これはマグネシウムを気相に加えるか、または温度を上げることにより得られる。この2回目に際して、GaNパターンは(各パターンの最上部で再出現する)ファセット(0001)の膨張に伴い展開するが、横方向ファセットの表面は減少する。側面が消失したときに2回目が終わり、合体パターンにより形成された付着物の最上部表面は平面になっている。この構造にステップ(ii)でHイオンを注入し、次のようにHVPEで再生成する:
ステップ(iii):注入ELO層のHVPE再生成
1×1015〜1×1017cm−2の量で水素原子の注入を受けた後、ELO層を基板として再使用し、自然分離効果を生むために十分なGaNの厚さを得られるようにHVPEリアクターへ入れる。
温度の上昇を窒素(2.5slm)およびアンモニア(0.5slm)の混合雰囲気下で行う。1030℃の温度に達したらすぐに気相を変更し、0.5slm窒素および2slm水素の混合物を新キャリアガスとして維持し、アンモニア流速を0.4slmに下げる。
次いで、GaNの厚層の成長の第一段階を、基板と同一の温度(1030℃)に維持された液体ガリウムと15sccmのHClを反応させることで得られた塩化ガリウム15sccmのフローを気相中へ導入することにより開始させる。塩化ガリウムがアンモニアと接触するとすぐに、GaNの形成が瞬時に起こり、これらの流速のとき約40μm/hrの成長速度で基板上にGaNが付着する。
次の分離のためには、全体的に処理された表面を作製し、こうして小さな表面積の部分へのGaNの層の破断を避けるためには、十分に厚く、したがって機械的な観点から十分に強いGaNの膜を得ることが必要である。そのため、GaNの層で少なくとも200μmの厚さに達するように、これらの実験条件下で成長を数時間続ける。
次いで成長を中断し、アンモニア流下のままで、上記の操作条件下で非常に大きな表面の粗さを減らすために実験パラメーターを変える。成長温度を1050℃に上げ、アンモニア流を1slmに増し、1slm水素および1.5slm窒素の混合物を有するようにキャリアガスの組成を変える。
基板の温度が1050℃に達したらすぐに成長を再開させ、液体ガリウム上に5sccmの流速でHClを導入して、気相中で5sccmの流速の塩化ガリウムとする。これらの新条件下で成長を約2時間続ける。
次いで、HCl流を外部へ向けることにより成長を確実に終わらせ、2.5℃/minの温度勾配で窒素およびアンモニアのみからなる雰囲気中で冷却を行う。基板の温度が800℃以下になったら、アンモニア流は完全に止められる。
分離ステップ(iv)は冷却により自然に生じる。
例2:第二代替法によるステップ(i)
例2では、アンモニアおよびトリメチルガリウムのガス流を分けるシャワーシステムにより活性ガスを分配する、3×2″垂直リアクターを用いる。
具体的には、特にサファイア製の基板を、MRS Internet J.Nitride Semicond.Res.7,8(2002)で記載されているように、約10分間にわたりNH流へ曝して窒化させるために、約1050〜1120℃の温度に高める。
ステップ(i):自然ELOによるGaNの薄層
この窒化ステップの後で、窒化ケイ素の薄膜が表面上に形成され、該膜は膜の厚さを1原子程度のものに抑えられる十分な時間でNHとシランSiHとの反応により得られる。操作条件は次の通りである:
ガス媒体は同等割合の窒素および水素の混合物である(10sl/min)。アンモニアは8sl/minの流速で導入し、シランは、水素中1000ppmの希釈形で、50scc/minの流速で導入する。これらの条件下において、NHとSiHとの典型的反応時間は約300秒間である。成長技術は例1と同一である。
‐600℃でGaNの層の付着
‐1080℃で焼きなまし(アイランドの形成)
連続ステップをレーザー反射率測定によりモニターする(図6)。図6は、例1に相当する反射率曲線も示している。窒化ケイ素の付着時間が長くなると(例1のように核形成層の付着に際する30秒間と360秒間とを比較する)、すべてのアイランドでかなり長い全体的合体(即ちより長い多くの情報)をもたらすが、典型的には転位密度10cm−2以下で良品質の基板GaNを生じる。
次のステップ(ii)に際して注入されるのが、“自然ELO”と称されるこの技術に従い作製されたこの基板である(マスクの付着、このマスクの開口および成長の再開によっては、更なるELO構造は作製されない)。
ステップ(iii):注入“自然ELO”層のHVPE再生成
1×1015〜1×1017cm−2の量で水素イオン注入を受けた後、“自然ELO”層を基板として再使用し、自然分離効果を生むために十分なGaN厚さを得られるようにHVPEリアクターへ入れる。例1とは異なり、注入は成長の様々な段階で、即ちアイランドで、またはアイランドが完全には合体していない中間段階で、または全合体後に行われる。これら3つの可能性は、図6に矢印で示されている。
エピタキシーの再開を1×2″水平HVPEリアクターで行う。温度の上昇を窒素(2.5slm)およびアンモニア(0.5slm)の混合雰囲気下で行う。1030℃の温度に達したらすぐに気相を変更し、0.5slm窒素および2slm水素の混合物を新キャリアガスとして維持し、アンモニア流を0.4slmに下げる。
次いで、GaNの厚層の成長の第一段階を、基板と同一の温度(1030℃)に維持された液体ガリウムと15sccmのHClとの反応により得られた塩化ガリウム15sccmのフローを気相中へ導入することにより開始させる。塩化ガリウムがアンモニアと接触するとすぐに、GaNの形成が瞬時に起こり、これらの流速のとき約40μm/hrの成長速度で基板上にGaNが付着する。
次の分離のためには、全体的に処理された表面を作製し、こうして小さな表面積の部分へのGaNの層の破断を避けるには、十分に厚く、したがって機械的な観点から十分に強いGaNの膜を得ることが必要である。そのため、GaNの層で少なくとも200μmの厚さに達するように、これらの実験条件下で成長を数時間続ける。
次いで成長を中断し、アンモニア流下のままで、上記の操作条件下で非常に大きな表面の粗さを減らすために実験パラメーターを変える。成長温度を1050℃に上げ、アンモニア流を1slmに増し、1slm水素および1.5slm窒素の混合物を有するようにキャリアガスの組成を変える。
基板の温度が1050℃に達するとすぐに、液体ガリウム上に5sccmのHCl流を導入することにより成長を再開させ、気相中で5sccmの塩化ガリウム流をもたらす。これらの新条件下で成長を約2時間続ける。
次いで、HCl流を外部へ向けることにより成長を確実に終わらせ、2.5℃/minの温度勾配で窒素およびアンモニアのみからなる雰囲気中で冷却を行う。基板の温度が800℃以下になったら、アンモニア流を完全に止められる。
熱サイクル、HVPE成長の再開および冷却の後にステップ(iv)で自然に分離された自立基板は、10cm−2以下の転位密度を有する。

Claims (23)

  1. エピタキシーによるGaNの付着により、基板を用いて窒化ガリウム(GaN)の膜を製造する方法であって、GaNの付着が少なくとも1ステップのエピタキシャル横方向成長(ELO)を含んでなり、かつ、直接的にGaNの層でイオン注入により弱化させることにより基板からGaNの層の一部を分離させるステップを含んでなる方法。
  2. 以下の連続ステップ:
    (i)気相または液相エピタキシーによる、基板上におけるGaNの層の付着、
    (ii)前ステップに際して付着されたGaNの層で弱い部分を作製するような弱化イオン注入ステップ、
    (iii)GaNの新層を形成するための、エピタキシャル横方向成長(ELO)による再生成のステップ、および
    (iv)弱い部分における自然分離ステップ
    を含んでなる、請求項1に記載の窒化ガリウム(GaN)の膜を製造する方法。
  3. ステップ(i)に際するGaNの付着が、気相または液相エピタキシャル横方向成長ELOによるエピタキシーにより行われる、請求項2に記載の方法。
  4. ステップ(i)が、ハロゲン化物および水素化物を用いた気相エピタキシー技術(HVPE)、有機金属熱分解気相エピタキシー(EPVOM)技術または昇華(CSVT)により行われる、請求項3に記載の方法。
  5. ステップ(i)が下記ステップ:
    ‐GaNの層の付着、
    ‐開口部を得るためにエッチングされる誘電体層の付着、
    ‐開口部に位置するGaNの部分におけるGaNの付着、次いで
    ‐GaNのパターンが合体するまで横方向成長を続けさせるGaNの付着
    を含んでなる、請求項3または4に記載の方法。
  6. ステップ(i)が、下記ステップ:
    ‐厚さ約10〜20nmまで窒化ケイ素の付着、
    ‐GaNの連続緩衝層の付着、
    ‐緩衝層が、連続層から、アイランド形態のGaNのパターンから形成される不連続層へと変換されるような、1050〜1120℃の高温での焼きなまし、次いで
    ‐GaNのエピタキシーによる付着
    を含んでなる、自然ELOのステップである、請求項3または4に記載の方法。
  7. 注入が、アイランドで、またはアイランドが完全には合体していない中間段階で、またはこれらアイランドの全合体後に行われる、請求項6に記載の方法。
  8. 注入イオンが、H、ヘリウム、ネオンまたはクリプトンのような希ガスのイオン、およびホウ素の中から選択される、請求項1〜7のいずれか一項に記載の方法。
  9. 注入エネルギーが80〜160keVである、請求項1〜8のいずれか一項に記載の方法。
  10. GaNの層に注入されるイオンがHイオンである、請求項1〜9のいずれか一項に記載の方法。
  11. 注入イオンがHイオンであり、Hイオン注入量が1016〜1017cm−2である、請求項10に記載の方法。
  12. 請求項2に記載されたステップ(i)で形成された層の弱化部分における自然分離が、エピタキシーの再開後に環境温度へ戻すことにより行われる、請求項2〜11のいずれか一項に記載の方法。
  13. 注入の深さが、50nmからGaN/原基板界面までである、請求項1〜12のいずれか一項に記載の方法。
  14. 基板が、サファイア、ZnO、6H‐SiC、LiAlO、LiAlO、LiGaO、MgAlO、Si、GaAs、AlNまたはGaNの中から選択される、請求項1〜13のいずれか一項に記載の方法。
  15. 基板がサファイア基板である、請求項14に記載の方法。
  16. 請求項2に記載されたステップ(iii)によるエピタキシャル横方向成長が、EPVOM、HVPEまたはCSVTエピタキシーまたは液相エピタキシー(LPE)により行われる、請求項2〜15のいずれか一項に記載の方法。
  17. 窒化ガリウムが、マグネシウム、亜鉛、ベリリウム、カルシウム、炭素、ホウ素またはケイ素の中から選択されるドーピング物質により、エピタキシャル横方向成長ステップのうち少なくとも1つに際してドープされる、請求項1〜16のいずれか一項に記載の方法。
  18. 請求項1〜17のいずれか一項に記載された方法により得ることができる、窒化ガリウムの膜。
  19. 50μm以上の厚さを有している、請求項18に記載の窒化ガリウムの膜。
  20. GaNエピタキシーによる後の再生成に用いられる新基板として、請求項2に記載されたステップ(i)の際に基板上にGaNの一部を直接付着させてなる、請求項1〜17のいずれか一項に記載された方法に従うイオン注入による窒化ガリウムの層の分離後における基板。
  21. GaNエピタキシーによる再生成用の新基板として、請求項2に記載されたステップ(i)の際に基板上にGaNの一部を直接付着させてなる、請求項1〜17のいずれか一項に記載された方法に従うイオン注入による窒化ガリウムの層の分離後における基板の使用。
  22. 請求項18または19に記載されたGaNの膜を備えた、光電子部品。
  23. 請求項18または19に記載されたGaNの膜を備えた、レーザーダイオード、UV発光ダイオード、光検出器またはトランジスター。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2479892C2 (ru) * 2011-07-25 2013-04-20 Общество с ограниченной ответственностью "Галлий-Н" Способ изготовления полупроводниковых светоизлучающих элементов
KR102001791B1 (ko) * 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471096B1 (ko) * 2004-04-26 2005-03-14 (주)에피플러스 금속 아일랜드를 이용한 반도체 에피택시층 제조방법
JP4420128B2 (ja) * 2003-12-26 2010-02-24 日立電線株式会社 Iii−v族窒化物系半導体デバイス及びその製造方法
JP4359770B2 (ja) * 2003-12-26 2009-11-04 日立電線株式会社 Iii−v族窒化物系半導体基板及びその製造ロット
JP4622447B2 (ja) * 2004-01-23 2011-02-02 住友電気工業株式会社 Iii族窒化物結晶基板の製造方法
US7303632B2 (en) * 2004-05-26 2007-12-04 Cree, Inc. Vapor assisted growth of gallium nitride
JP5015417B2 (ja) * 2004-06-09 2012-08-29 住友電気工業株式会社 GaN結晶の製造方法
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
FR2878535B1 (fr) * 2004-11-29 2007-01-05 Commissariat Energie Atomique Procede de realisation d'un substrat demontable
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
KR100707166B1 (ko) * 2005-10-12 2007-04-13 삼성코닝 주식회사 GaN 기판의 제조방법
TWI408264B (zh) * 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵(GaN)之生長方法
KR100695118B1 (ko) * 2005-12-27 2007-03-14 삼성코닝 주식회사 다중-프리스탠딩 GaN 웨이퍼의 제조방법
EP1984545A4 (en) * 2006-02-17 2013-05-15 Univ California PROCESS FOR THE PRODUCTION OF N-TYPE SEMIPOLAR OPTOELECTRONIC DEVICES (AL, IN, GA, B)
JP4756418B2 (ja) * 2006-02-28 2011-08-24 公立大学法人大阪府立大学 単結晶窒化ガリウム基板の製造方法
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039534A2 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Quantum tunneling devices and circuits with lattice- mismatched semiconductor structures
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US8502263B2 (en) 2006-10-19 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Light-emitter-based devices with lattice-mismatched semiconductor structures
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US9508890B2 (en) 2007-04-09 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Photovoltaics on silicon
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
CN101884117B (zh) 2007-09-07 2013-10-02 台湾积体电路制造股份有限公司 多结太阳能电池
JP2009286652A (ja) * 2008-05-28 2009-12-10 Sumitomo Electric Ind Ltd Iii族窒化物結晶、iii族窒化物結晶基板および半導体デバイスの製造方法
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
CN102160145B (zh) 2008-09-19 2013-08-21 台湾积体电路制造股份有限公司 通过外延层过成长的元件形成
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
EP2376680A1 (en) 2008-12-24 2011-10-19 Saint-Gobain Cristaux & Détecteurs Manufacturing of low defect density free-standing gallium nitride substrates and devices fabricated thereof
JP5705207B2 (ja) 2009-04-02 2015-04-22 台湾積體電路製造股▲ふん▼有限公司Taiwan Semiconductor Manufacturing Company,Ltd. 結晶物質の非極性面から形成される装置とその製作方法
WO2011001830A1 (ja) * 2009-06-30 2011-01-06 日本碍子株式会社 Iii族金属窒化物単結晶の製造方法
US20110175126A1 (en) * 2010-01-15 2011-07-21 Hung-Chih Yang Light-emitting diode structure
DE102010048617A1 (de) 2010-10-15 2012-04-19 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge, strahlungsemittierender Halbleiterchip und optoelektronisches Bauteil
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
CN102593273B (zh) * 2011-01-17 2015-09-30 晶元光电股份有限公司 发光二极管装置及基板结构的形成方法
JP2012250907A (ja) * 2011-06-02 2012-12-20 Samsung Corning Precision Materials Co Ltd 自立基板の製造方法
US10032956B2 (en) 2011-09-06 2018-07-24 Sensor Electronic Technology, Inc. Patterned substrate design for layer growth
US9653313B2 (en) * 2013-05-01 2017-05-16 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
EP2992562A4 (en) * 2013-05-01 2017-02-15 Sensor Electronic Technology Inc. Stress relieving semiconductor layer
US10460952B2 (en) * 2013-05-01 2019-10-29 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
FR3029942B1 (fr) * 2014-12-11 2020-12-25 Saint Gobain Lumilog Procede de fabrication de plaquettes de nitrure d'element 13 a angle de troncature non nul
BR112018000603A2 (pt) * 2015-07-13 2018-09-11 Crayonano As fotodetetores e diodos emitindo luz com forma de nanofios/nanopirâmides
AU2016292850B2 (en) 2015-07-13 2019-05-16 Crayonano As Nanowires or nanopyramids grown on graphitic substrate
CA2993884A1 (en) 2015-07-31 2017-02-09 Crayonano As Process for growing nanowires or nanopyramids on graphitic substrates
CN106548972B (zh) * 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
RU2699606C1 (ru) * 2016-11-28 2019-09-06 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Нижегородский государственный университет им. Н.И. Лобачевского" Способ ионно-лучевого синтеза нитрида галлия в кремнии
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
CN111326409B (zh) * 2018-12-14 2023-01-31 云谷(固安)科技有限公司 激光剥离方法和蓝宝石衬底上发光二极管器件外延结构
FR3091020B1 (fr) 2018-12-21 2023-02-10 Saint Gobain Lumilog SUBSTRAT SEMI-CONDUCTEUR CO-DOPE n
FR3102776A1 (fr) 2019-11-05 2021-05-07 Saint-Gobain Lumilog Plaquette de nitrure d’élément 13 de variation d’angle de troncature réduite
US20230115980A1 (en) * 2021-10-11 2023-04-13 Applied Materials, Inc. Masking layers in led structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251253A (ja) * 1998-03-05 1999-09-17 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法および窒化物半導体基板
WO2001047002A2 (en) * 1999-12-21 2001-06-28 North Carolina State University Pendeoepitaxial gallium nitride layers grown on weak posts
JP2001520169A (ja) * 1997-10-20 2001-10-30 サントル、ナショナール、ド、ラ、ルシェルシュ、シアンティフィク、(セーエヌエルエス) 窒化ガリウムのエピタキシャル層の製造方法
JP2001326384A (ja) * 2000-05-16 2001-11-22 Shiro Sakai 窒化ガリウム系化合物半導体の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1999023693A1 (en) * 1997-10-30 1999-05-14 Sumitomo Electric Industries, Ltd. GaN SINGLE CRYSTALLINE SUBSTRATE AND METHOD OF PRODUCING THE SAME
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
JP2001089291A (ja) * 1999-09-20 2001-04-03 Canon Inc 液相成長法、半導体部材の製造方法、太陽電池の製造方法
US6355497B1 (en) * 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6723165B2 (en) * 2001-04-13 2004-04-20 Matsushita Electric Industrial Co., Ltd. Method for fabricating Group III nitride semiconductor substrate
US20030064535A1 (en) * 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001520169A (ja) * 1997-10-20 2001-10-30 サントル、ナショナール、ド、ラ、ルシェルシュ、シアンティフィク、(セーエヌエルエス) 窒化ガリウムのエピタキシャル層の製造方法
JPH11251253A (ja) * 1998-03-05 1999-09-17 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法および窒化物半導体基板
WO2001047002A2 (en) * 1999-12-21 2001-06-28 North Carolina State University Pendeoepitaxial gallium nitride layers grown on weak posts
JP2001326384A (ja) * 2000-05-16 2001-11-22 Shiro Sakai 窒化ガリウム系化合物半導体の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2479892C2 (ru) * 2011-07-25 2013-04-20 Общество с ограниченной ответственностью "Галлий-Н" Способ изготовления полупроводниковых светоизлучающих элементов
KR102001791B1 (ko) * 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
WO2020138659A1 (ko) * 2018-12-26 2020-07-02 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法
WO2023136003A1 (ja) * 2022-01-12 2023-07-20 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法
JP2023102639A (ja) * 2022-01-12 2023-07-25 信越半導体株式会社 マイクロled構造体を有するウェーハ、マイクロled構造体を有するウェーハの製造方法およびマイクロled構造体を有する接合型半導体ウェーハの製造方法

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