JP2010251776A - 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法 - Google Patents

基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法 Download PDF

Info

Publication number
JP2010251776A
JP2010251776A JP2010130134A JP2010130134A JP2010251776A JP 2010251776 A JP2010251776 A JP 2010251776A JP 2010130134 A JP2010130134 A JP 2010130134A JP 2010130134 A JP2010130134 A JP 2010130134A JP 2010251776 A JP2010251776 A JP 2010251776A
Authority
JP
Japan
Prior art keywords
gan
layer
substrate
epitaxy
deposition
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2010130134A
Other languages
English (en)
Inventor
Hacene Lahreche
アセヌ、ラレシェ
Gilles Nataf
ジル、ナタフ
Bernard Beaumont
ベルナール、ボーモン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Luxium Solutions SAS
Original Assignee
Saint Gobain Cristaux and Detecteurs SAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Saint Gobain Cristaux and Detecteurs SAS filed Critical Saint Gobain Cristaux and Detecteurs SAS
Publication of JP2010251776A publication Critical patent/JP2010251776A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02579—P-type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H01L21/02639—Preparation of substrate for selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76248—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using lateral overgrowth techniques, i.e. ELO techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0093—Wafer bonding; Removal of the growth substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S117/00—Single-crystal, oriented-crystal, and epitaxy growth processes; non-coating apparatus therefor
    • Y10S117/915—Separating from substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Semiconductor Lasers (AREA)
  • Recrystallisation Techniques (AREA)
  • Led Devices (AREA)

Abstract

【課題】本発明は、欠陥密度レベルの減少した、エピタキシーによる窒化ガリウム膜の製造に関する。それは、ＧａＮのエピタキシャル付着により窒化ガリウム（ＧａＮ）膜を製造するための方法に関する。
【解決手段】本発明は、それが少なくとも１ステップのエピタキシャル横方向成長を含んでなり、それがＧａＮ基板への直接的イオン注入による脆化でその基板からＧａＮ層の一部を分離させるステップを含んでなることで特徴付けられる。本発明は、上記方法で得られる膜、並びに該窒化ガリウム膜を備えた光電子および電子部品にも関する。
【選択図】図３

Description

発明の分野
本発明は、欠陥密度の減少した、エピタキシーによる窒化ガリウム(ＧａＮ)の膜の製造に関する。
それは、このような窒化ガリウム膜を備えた光電子および電子部品にも関する。
１９９５年の終わりに、日亜社はIII‐Ｖ窒化物を用いてレーザーダイオードを製造した。このような結果は、転位の密度が１０８〜１０１０ｃｍ−２に達したヘテロエピタキシャル構造でレーザー放射を得られることを示した。１９９７年の終わりに、該構造が良質のＧａＮの層を備えていれば、１０，０００時間にわたりレーザー放射を得られることを日亜は証明した。それは、ＥＬＯ（エピタキシャル横方向成長）技術に従い製造されたＧａＮの層の場合であった。
ＧａＮの転位が非発光再結合中心として作用しないと長い間言われてきたが、実際には、あるネジ部品転位は非発光中心を形成し、性能は良結晶品質の構造でかなり優れていることが確認されている。そのため、III‐Ｖ窒化物に基づくレーザーダイオードの寿命は、それらが有するＧａＮの層における転位の密度に大きく依存しているのである。
現在の努力のすべては、最良の結晶品質のヘテロエピタキシャルＧａＮを得ることに集中している。これは、横方向エピタキシャル技術（ＥＬＯ）が多くの変更を加えながらＧａＮ用に広く開発されてきたからである。
満足できる表面を有しながら十分な量で得られるＧａＮの膜は存在しないため、III‐Ｖ窒化物に基づく部品はサファイア、ＳｉＣ、Ｓｉなどのような基板上でヘテロエピタキシーにより作製されている。基板として常用されるサファイアは切断面を有さず、そのことは、サファイア上のエピタキシャルＧａＮに基づくレーザーダイオード構造において、反射ファセットを作製することが難しいことを意味している。
更に、格子パラメーター不整合と熱膨張係数不整合との双方を有するサファイアのような基板の使用が、ヘテロエピタキシャルＧａＮ／サファイア層における非常に高い転位密度に関与している。
様々なエピタキシャル横方向成長技術が、ＥＬＯ、ＨＶＰＥ（ハロゲン化物および水素化物を用いたハイブリッド気相エピタキシーまたは気相エピタキシー）、ＥＰＶＯＭ（有機金属の熱分解による気相エピタキシー）、更には昇華（ＣＳＶＴ、閉空間蒸気輸送を表わす）の使用向けに開発されてきた。すべてが、標準技術の１０８〜１０１０と比較して、１０７ｃｍ−２以下の転位密度でＧａＮの層を得られる。しかしながら、これは用いられる技術に固有のものであり、２ステップ技術に際し合体接合部および開口部の中央において、エピタキシーステップの技術で開口部および合体接合部の上に、転位の密度が高いままの部分が残り、その場合、第一ステップに際して、これらの開口部を形成するために、特にフォトリソグラフィーにより、誘電体層をマスクおよびエッチングした後で、ＧａＮのエピタキシーによる付着が開口部で行われ、エピタキシャル横方向技術（ＥＬＯ）の第二ステップに際して、最初に付着したＧａＮのパターンの横方向成長が進められ、それらの合体まで続く。
成長技術で既知の別法は、現在（サファイア上で）定着したプロセス：サファイアの表面の処理、ＧａＮまたはＡｌＮの層の低温核形成、この核形成層の最終成長温度までの焼きなまし、およびＧａＮの高温成長（１０００〜１１００℃）に従う、有機金属の熱分解による気相エピタキシー（ＥＰＶＯＭ）に基づいている。いくつかの技術が、このヘテロエピタキシーを最適化し、特にＧａＮで転位の密度を約５×１０８ｃｍ−２に抑えるために開発された；P.Vennegues et al,J.Cryst.Growth,187,167(1998)；S.Figge et al,J.Cryst.Growth,221,262(2000)。
ＳｉＣでは、低温核形成層がもはや不要である；最初にＡｌＮの層がＧａＮの付着前に高温で作製される。しかしながら、転位の密度は実質的に約５×１０８ｃｍ−２程度のままである。
どのような技術でも、各種欠陥：転位、スタッキング欠陥、反転ドメインまたはナノチューブの密度は、５．１０８ｃｍ−２に達する。転位は成長の方向に広がり、表面に出現するため、それらは原子間力顕微鏡検査（ＡＦＭ）またはカソードルミネセンス（ＣＬ）で確認しうる。これらの転位はいくつかの観点から有害である。第一に、高密度（５×１０８ｃｍ−２以上）のとき、欠陥は電子移動度および光電子性（光ルミネセンスの強度、キャリアの寿命）を劣化させる。加えて、表面で転位の出現は表面に窪みを生じる（Heying et al.,J.Appl.Phys.,85,6470,1999）。ＧａＩｎＮ多重量子井戸（ＭＱＷ）に基づくレーザーダイオード構造の場合、転位はＭＱＷの配列を妨げ、不均質発光を引き起こす。最後に、オーミックコンタクトに用いられる金属もこれらの転位およびナノチューブで拡散することがある。
そのため、上記のように、エピタキシャル横方向成長（ＥＬＯ）は、多くの相違点はあるものの、数次数程度で、いわゆる約１０７ｃｍ−２以下に転位の密度を減少させる上で最も適切な方法の１つである。
しかしながら、この方法は、特にＥＬＯ品質ＧａＮ／サファイア層の場合で、他の欠点を有している。これは、基板がサファイアであって、ファセットのカッティングが非常に困難なままだからである。加えて、ＥＬＯにより得られるＧａＮの層には、合体接合部に応じて高欠陥密度の筋が残存し、そのため部品を製造するためには勧められず、光電子部品の製造に利用しうる表面を減らしている。
そのため、理想溶液があれば、大部分の半導体の場合のように、５０．８ｍｍ（２インチ）の直径を有する高結晶品質のＧａＮを配置しうるであろう。
ＧａＮの物理的および化学的性質のために、これらの欠点に対処し、この直径基準を満たす単結晶を融合により得ることは不可能である。これは、ＧａＮ単結晶が静水圧（１．５ＧＰａ）下高温（１８００Ｋ）で溶液中の成長により得られるからである。しかしながら、非常に良い結晶品質（１０４ｃｍ−２以下の転位密度）にもかかわらず、これら結晶の表面が１ｃｍ２を超えることはないため、その製造方法では世界的要求に対処することができない。
更に、ＨＶＰＥ技術がＧａＮの層を作製するために用いられた場合、転位の密度が１０７ｃｍ−２程度という欠点が残る。更に詳しくは、非常に厚い層（約５００μｍ）がサファイア上に作製されるため、クラックの形成を避けられる。この程度の厚さの場合、転位の密度は１０７ｃｍ−３まで減少する。その後で、基板が機械的アブレーションまたはレーザー分離（ＬＬＯ）により離される。
良品質の、即ち少なくとも５０．８ｍｍ（２インチ）の直径で１０７ｃｍ−２以下の転位密度を有する、基板から分離されたＧａＮの膜を得るためには、最初にＥＬＯ技術を用い、次いで形成されたＧａＮの層を原基板から分離させ、次いでＧａＮの層を再厚化するか、または新たな成長のためにこうして分離されたＥＬＯ ＧａＮ層を再使用することが必要である。
特に基板がＳｉ、ＮｄＧａＯ３またはＧａＡｓの中から選択されるならば、ＥＰ１，０４１，６１０で開示された技術による化学的方法で基板が分離される。この技術によれば、良品質の、基板から分離されたＧａＮの膜を得られる。この技術は、化学的に不活性なサファイア基板に適用できない。レーザーアブレーション（ＬＬＯ）のみが、現在では、ＧａＮをそのサファイア基板から分離させられる。この技術は、ＷＯ９８／１４９８６で記載されているように、サファイアを透過するが、ＧａＮで吸収されて、界面でＧａＮの局所熱分解を引き起こす、パルスＵＶレーザー放射の使用に基づいている。
しかしながら、現行技術（ＬＬＯ、犠牲層、アブレーション）が良好な結果を示すとしても、基板から分離された、直径５０．８ｍｍで、ＥＬＯ品質を有するＧａＮの膜を得るための、利用可能な代替技術を有する必要性が存在している。
下記プロセスにより半導体材料の薄膜を製造することが可能であることは、特許出願ＥＰ５３３５５１からも知られている：
第一ステップでは、イオンが衝撃により注入されて、これらイオンの平均浸透深さ程度の深さで、半導体にマイクロキャビティ（またはバブル）の層を形成する。第二ステップでは、こうして注入された半導体の熱処理により構造の再配列を生じさせ、マイクロバブルにより生じた圧力が半導体の残部からの薄膜の分離を行わせる。
しかしながら、“スマート・カット”として知られるこの技術は、ＧａＮに用いられたことがなかった。
本発明の他の特徴、目的および利点は、図１〜５を参照しながら、本発明の具体的態様に関する以下の詳細な記載を読むことで明らかになるであろう：
２ステップによるエピタキシャル横方向成長のうち第一ステップの概略図である。 このエピタキシャル横方向成長のうち第二ステップの概略図である。 ＥＬＯ層におけるＨ＋イオンの注入のステップの概略図である。 ＨＶＰＥエピタキシャル再開のステップの概略図である。 ＥＬＯ層の自然分離のステップの概略図である。 ステップ（ｉ）での“自然ＥＬＯ”成長に際してリアルタイムでその場で測定された反射率曲線を表わしている。写真（ａ）、（ｂ）および（ｃ）は、自然形成から合体へと進んだ、ＧａＮアイランドの走査型電子顕微鏡像である。この具体的態様は下記例２で説明されている。
発明の具体的説明
本発明の目的は、単純、迅速かつ安価で、品質が向上したＧａＮの膜を提供する、基板から分離されたＧａＮの膜を製造する方法を提案することである。
本発明の関係において、ＧａＮはドープしてもまたはそうでなくてもよい。ドーピング物質として、特にマグネシウム、亜鉛、ベリリウム、カルシウム、炭素、ホウ素およびケイ素を挙げられる。
以下の記載では、“基板から分離されたＧａＮの膜”または“ＧａＮの自立膜”という語句が独立して用いられている。
このように、本発明の目的は、ＧａＮの付着が少なくとも１ステップのエピタキシャル横方向成長（ＥＬＯ）を含んでなり、直接的なＧａＮの層へのイオン注入により弱化させることで基板からＧａＮの層の一部を分離させるステップを含むことで特徴付けられる、エピタキシーによるＧａＮの付着により、基板から窒化ガリウム（ＧａＮ）の自立膜を製造する方法である。
更に詳しくは、本発明は次の連続ステップ：
（ｉ）気相または液相エピタキシーによる、基板上におけるＧａＮの層の付着
（ii）前ステップに際して付着したＧａＮの層で弱い部分を作製するような弱化イオン注入ステップ
(iii)ＧａＮの新層を形成するための、エピタキシャル横方向成長（ＥＬＯ）による再開のステップ
（iv）弱い部分における自然分離ステップ
からなることで特徴付けられる、上記のような窒化ガリウム(ＧａＮ)の膜を製造する方法に関する。
ＧａＮエピタキシャル横方向成長ステップは、例えばＥＰＶＯＭ、ＨＶＰＥ、ＳＶＴまたは液体（ＬＰＥ）技術により、気相で行われる。
この方法は、特に、エピタキシー再生成に際して付着されたＧａＮがイオン注入を妨げないことから、まさに望ましい部分に弱い部分を置くことができる。構造の再配列を確実にする上で有用な熱処理であることから、この方法では高温のエピタキシャル再生成も用いうる。最後に、この方法では、様々なエピタキシー段階および熱処理の後、即ち成長の再開からエピタキシー再生成段階の最後の冷却までに、自然分離を得られる。
この方法は、多量のイオン注入を必要としない、均一で制御された厚さ、即ち特に極薄の０．１μｍ程度のＧａＮの膜も形成しうる、という利点を特に有する。
本発明は、この方法により得られるＧａＮの膜にも関する。こうして得られるＧａＮの膜は、１００〜５０００μｍの様々な厚さを有する。本発明の具体的方法によると、得られるＧａＮの膜は少なくとも０．１ｍｍの厚さを有する。
したがって、目標とする厚さ範囲は非常に広い。
多くの分野において、５０μｍ以上の厚さを有する窒化ガリウムの膜を製造することが求められている；これらの膜は本発明の一部を形成している。
本発明の方法により得られるＧａＮの膜が備えられたことで特徴づけられる、光電子部品、特にレーザーダイオード、ＵＶ発光ダイオード、光検出器またはトランジスターも提供される。
原基板は数百マイクロメートル、通常約２００μｍの厚さを有し、サファイア、ＺｎＯ、ＳｉＣ、ＬｉＡｌＯ２、ＬｉＡｌＯ２、ＬｉＧａＯ２、ＭｇＡｌＯ４、Ｓｉ、ＧａＡｓ、ＡｌＮまたはＧａＮの中から選択される。基板は窒化によるＧａＮの付着前に処理しうる。
気相エピタキシー（ｉ）によるＧａＮの層の基板上における付着のステップに際して、気相エピタキシャル横方向成長（ＥＬＯ）は、本発明の方法の開始時そのものよりも欠陥密度を最少化するために、優先して行われる。特にＥＰＶＯＭ、ＨＶＰＥまたはＣＳＶＴ技術を用いうる。このステップに際しては、ＥＰＶＯＭ技術を用いることが好ましい。
下記２つの代替法は双方ともＥＬＯ技術に関し、第二の代替法はMRS Internet J.Nitride Semicond.Res.7,8(2002)で記載されたいわゆる“自然ＥＬＯ”技術によるものである。
基板上にＧａＮの層を付着させるステップ（ｉ）の第一代替法によると、第一に、基板上にＧａＮの薄層を付着させた後で、開口部を形成するために、例えばフォトリソグラフィーによりエッチングされる適切な誘電体の付着が基板上で行われ、第二にフェーシングさせるＧａＮの薄層の部分の暴露、最後にフェーシング部分でＧａＮのパターンの付着と該パターンの異方性および横方向成長を誘導するために、ＧａＮのエピタキシーによる付着が行われ、横方向成長は様々なパターンが合体するまで維持される。ＥＬＯ技術のこの第一代替法は公知であり、特に特許出願ＷＯ９９／２０８１６で記載されている。特に、マスク形成技術は当業者に知られている。
ステップ（ｉ）で用いられる誘電体マスクは、窒化ケイ素（ＳｉＮ）、ＳｉＯ２またはＷからなる。誘電体の付着は、当業者に周知の技術に従い行われる。
ステップ（ｉ）のこの第一代替法に関連して、（マスクとして誘電体の付着前における）ＧａＮの薄層の先行付着は、ＧａＮの自然パターンまたはアイランドを得るために、窒化ケイ素の非常に薄い膜の形成による核形成層の付着の後でもよい。この可能性は、例１および特許出願ＷＯ９９／２０８１６で、非常に詳細に開示されている。
基板上にＧａＮの層を付着させるステップ（ｉ）の第二代替法によると、誘電体マスクをエッチングするステップは、同様の役割を果たす、アイランドの形態でＧａＮのパターンの自然形成により省略される。更に詳しくは、この第二代替法は次のように記載できる：基板は、数原子程度の厚さ、即ち約１０〜２０ｎｍ厚の窒化ケイ素で覆われる。シランおよびアンモニアを用いるＳｉＮの付着は３０秒間ではなく３６０秒間続け、こうして形成されたＳｉＮの層は、前記文献で発表された非常に高い解像度の電子顕微鏡分析で示されるように、不連続である；そのためＳｉＮのマスクが自然にナノメーター程度で生成し、それがＥＬＯプロセスを誘導するのである。窒化ケイ素の層の形成終了後、連続緩衝層と称されるＧａＮの層が付着される。この層の厚さは１０〜１００ｎｍである。この操作に際する温度は５００〜７００℃である。次いで、９００〜１１５０℃の高温で焼きなましが行われる。緩衝層は連続層から、ＧａＮのパターン、換言するとアイランド形態のＧａＮのパターンから形成される不連続層へと変換される。窒化ケイ素がむき出しの部分はマスクとして機能し、ＧａＮパターンはマスク以外で形成された開口部に位置するＧａＮの部分として機能する。次いで、ＧａＮのエピタキシーによる付着は、先の代替法の場合と同様に行われる。窒化ケイ素マスクが自然に生成し、ＥＬＯの場合と同様の転位の湾曲メカニズムを伴うこの方法は、“自然ＥＬＯ”と称されている。
ステップ（ii）のイオン注入は単一ステップまたは連続ステップで行われる。注入エネルギーは８０〜１６０ｋｅＶである。イオン注入はＨ＋、希ガスイオン、例えばヘリウム、ネオン、クリプトンおよびキセノン、並びにホウ素の中から選択され、単独でまたは組合せで用いられる。Ｈ＋イオンが本発明の関係では注入イオンとして好ましい。
本発明によると、注入時の温度は４〜１０００Ｋである。例として、この温度はＧａＮの層でＨ＋イオン注入に際して環境温度で維持される。結晶再配列が生じて、エピタキシーの温度に相当する熱処理温度は、９００〜１１５０℃である。
注入イオン量に関して、これがＨ＋イオンである場合、量は好ましくは１０１６〜１０１７Ｈ＋イオンｃｍ−２である。注入深さは自由表面から出発してＧａＮ／原基板界面まで５０ｎｍである。
本方法のステップ（ｉ）が上記の第二別法に従い行われるとき、注入は成長の様々な段階で、即ちアイランドで、またはアイランドが完全には合体していない中間段階で、または全合体後に行われる。
エピタキシーによる再生成のステップ(iii)は、ＥＰＶＯＭ、ＨＶＰＥ、ＣＳＶＴまたはＬＰＥ（液相エピタキシー）により行われる。このステップに際しては、ＨＶＰＥ技術を用いることが好ましい。
ステップ（iv）の自然分離は、注入後に、ステップ(iii)でＥＬＯ ＧａＮの層が受けた熱サイクル（高温におけるエピタキシーの再開および冷却）に起因して生じる。層および基板の厚さの比率は、自然分離のために、好ましくは０．５より大きくする。
自立ＧａＮの獲得は、３ステップで、本発明のこの具体的態様に従い行われる：
第一ステップは、ＥＰＶＯＭによる、サファイア基板上でエピタキシャル横方向成長のによるＧａＮの成長からなる；
第二ステップは水素注入からなる；
第三ステップはＨＶＰＥエピタキシーの再開からなる。
第一ステップは図１および２に概略で示されている：サファイア基板１上にＧａＮの層２をエピタキシーした後、ＳｉＮ（マスク３）の付着がその場で行われ、次いでこの誘電体層で、開口部３′が一定の結晶方向〔１‐１００〕または〔１１‐２０〕ＧａＮでフォトリソグラフィーによりエッチングされる。最後に、成長が再開され、まず最初に選択的エピタキシー４を生じる。
この第一段階の最後に、基板の主要面に直角な軸Ｃにおける成長の速度が横方向成長速度より大きな場合、ストリップがファセット〔１１‐２２〕との三角形断面で得られる。三角形断面のこれらストリップの内側では、全体転位が９０°曲がっていた。この最初のＥＬＯエピタキシー段階では、最後にＥＬＯフラット層で終わるように横方向成長が行われる。本方法のこのステップの最後に、１０７ｃｍ−２以下の転位密度を有するＧａＮの層が得られる。
ＥＬＯ ＧａＮ層５およびサファイア基板１により形成されるこのアセンブリーは、弱化部分６が５０ｎｍ〜５μｍの深さでＥＬＯ層５に形成されるように、Ｈ＋イオンで注入される（図３）。該イオンは１×１０１５〜１×１０１７ｃｍ−２の量で注入される。
次いでこのＥＬＯ層で行われるエピタキシーの再開に際して、高温のとき、カッティング部分でＥＬＯ層からなる注入部分が基板の弱化をもたらす。こうして、ＥＬＯ層５が好ましいカッティング部分となる。
次いで、Ｈ＋注入で弱化されたこの層がＨＶＰＥエピタキシーにより再生成される。更に詳しくは、注入後、弱化しているが完全なＥＬＯ構造がＨＶＰＥリアクターの基板キャリア上に置かれる。１０〜５００μｍのＧａＮが、層７を形成するために付着される（図４）。
ＨＶＰＥ技術は非常に広く文献で記載されており、ＨＶＰＥエピタキシー再生成は先行技術に従いここでは行われる。
このＨ注入ＥＬＯ構造５でＨＶＰＥによるＧａＮのエピタキシーの再開に際して、主に３つの面白い効果が得られる。
第一の効果は、ＥＬＯ層５が結晶品質を失わずに厚いことである（新たな転位もクラックも生じない）。
第二の効果は、ＨＶＰＥエピタキシーの再開に際して、転位密度が更に少なくとも半分に減少することである。
第三の効果は、サファイア１とＧａＮ層５、６との熱膨張係数の違いのせいで、応力を生じる熱サイクルに際して、こうして得られた全体層５、７がその原サファイア基板１から自然に分離し、こうしてＥＬＯ品質の自立ＧａＮ膜８が得られることである。
この自立ＧａＮ膜は、ＨＶＰＥでは当然のような、突出が六角錐の形で観察される表面を有し、破断部分からなる背面では、出発ＥＬＯ構造に相当する幾何学パターンを実際に確認しうる。
こうして、ＥＬＯ品質、即ち転位密度１０７ｃｍ−２の自立ＧａＮ膜が得られた。
本発明の方法に従い得られるＧａＮの膜は研磨され、ＧａＮに基づく部品（電子または光電子部品、例えばレーザーダイオード、発光ダイオード、光検出器、トランジスターなど）の製造用の高品質膜として用いられる。
先行技術と比較した本技術の他の利点は、ＨＶＰＥ部分の分離および再研磨の後で数回にわたり出発基板を再使用でき、例えば自立ＧａＮでＨ＋イオン注入により、厚さが５〜５０ｎｍのＧａＮの非常に薄い膜を分離させ、次いでそれらを安価な基板（例えば、セラミックＡｌＮ）に付着させうることである。
このように、本発明の他の目的は、ＧａＮエピタキシーによる再生成に用いられる新たな基板として、本発明による方法のステップ（ｉ）に際して基板上にＧａＮの一部を直接付着させた、イオン注入による窒化ガリウムの層からの分離後における基板である。
ＧａＮエピタキシーによる再生成用の新たな基板として、本発明による方法のステップ（ｉ）に際して基板上にＧａＮの一部を直接付着させた、イオン注入による窒化ガリウムの層の分離後における基板の使用も、本発明の一部を形成している。
ＧａＮの利用可能な自立膜を有することは、レーザーダイオードの製造に関して著しい関心をもたせる。
これは、ＥＬＯ ＧａＮ／サファイア（またはＳｉＣ）よりもむしろ自立ＧａＮの使用が、フロントフェースおよびリアフェースコンタクトのレーザー部品の作製を可能にし、特にFabry-Perotキャビティを設けられるように、ファセットのカッティングを容易にするからである。
例１：第一代替法によるステップ（ｉ）
水平または垂直リアクターをＥＶＰＯＭエピタキシーに用いる。記載例では、２″基板を収納しうるように、直径５５ｍｍの円筒型成長室を備えた垂直リアクターが用いられる。
ステップ（ｉ）
厚さが約０．１ｎｍ窒化ケイ素の膜で基板を覆うことからなる処理により自然にアイランドを得られる特別な操作を用いて、厚さ２５０〜４３０μｍのサファイア基板上でＥＶＰＯＭによりＧａＮの層を付着させる。具体的には、特にサファイア製の基板を、約１０分間にわたりＮＨ３流へ曝して窒化させるために、約１０５０〜１１２０℃の温度に高める。
核形成層の付着
この窒化ステップの後で、窒化ケイ素の非常に薄い膜が表面上に形成され、該膜は膜の厚さを１原子程度のものに制限しうる十分な時間でＮＨ３とＳｉＨ４との反応により得られる。操作条件は次の通りである：
ガス媒体は同等割合の窒素および水素の混合物である（４ｓｌ／ｍｉｎ）。アンモニアは２ｓｌ／ｍｉｎの流速で導入し、シランは、水素中５０ｐｐｍの希釈形で、５０ｓｃｃ／ｍｉｎの流速で導入する。これらの条件下において、ＮＨ３とＳｉＨ４との典型的反応時間は約３０秒間である。これらの連続ステップをレーザー反射率測定によりモニターする。
窒化ケイ素の層の終了後、厚さ２０〜３０ｎｍの窒化ガリウムの層を誘電体膜上に付着させる。ガリウム前駆体はトリメチルガリウム（ＴＭＧａ）である。付着層は約６００℃の低温で作製する。
ＧａＮの層の付着の終了後、約１０８０℃の高温で焼きなましを行う。温度の上昇、十分量の水素のガス媒体の存在、およびＧａＮ層下における窒化ケイ素の非常に薄い膜の存在という複合効果のもとで、上記層の形態はマストランスポートによる固相の再結晶化に起因して大きな変化を受ける。温度が１０６０℃に近づくと、緩衝層の反射率は急激に減少することが注目される：緩衝層は、初めは連続しているが、その後で窒化ガリウムのアイランドにより形成される不連続層へ変換される。この自然現場再結晶化プロセスの最後に、非常に良好な結晶品質のＧａＮのパターンまたはアイランドと、基板とのエピタキシー関係の保存とが、窒化ケイ素の層の非常に薄い厚さのおかげで得られる。ＧａＮのパターンまたはアイランドは、窒化ケイ素の層がむき出しとなった部分で互いに隔離されている。アイランドの特徴的高さは約２４０ｎｍである。
サンプルの表面上における窒化ガリウムのエピタキシー再生成に際して、窒化ケイ素の層がむき出しとなった部分はＥＬＯ用のマスクとして機能し、こうして自然に形成されたＧａＮのパターンまたはアイランドは隔離ＥＬＯパターンと相似している。
ＥＬＯステップ前における未ドープ窒化ガリウムの薄層の付着
核形成層の付着後、厚さ２μｍのＧａＮの薄層を有機金属熱分解気相エピタキシーにより付着させる。ガリウム源はトリメチルガリウム（ＴＭＧａ）であり、窒素源はアンモニアである。このような方法は多くの文献で記載されている。
ＥＬＯ ＧａＮの層の付着（誘電体マスクの使用）
上記窒化ガリウムの薄層の成長後、各々５０ｓｃｃｍおよび２ｓｌｍの速度でＳｉＨ４およびＮＨ３を用いて、誘電体マスクとして窒化ケイ素の薄層を付着させる。極薄であるが、このＳｉＮ層は完全に選択的なマスクであることがわかった。次いで、７μｍ間隔で３μｍの直線的な開口部を形成するために、フォトリソグラフィーおよび反応性イオン攻撃によるエッチングを行う。直線的な開口部は有利にはＧａＮの方向〔１０‐１０〕に向けられるが、この例で記載された方法の別法では他の直線的方向、特に〔１０‐２０〕で行ってもよい。
開いた部分におけるエピタキシー再生成は、パターンの成長速度および方向〔０００１〕が上記パターンの傾斜側面と垂直な方向の成長速度を十分に超えるような操作条件下で、意図的にドープされなかったＧａＮで行われる。このような条件下で、成長の異方性はファセット（０００１）の消失をもたらす。パターンＧａＮのファセット（０００１）の消失が確実になったとき、１回目のＥＬＯ法の実施は終わる。１回目の最後に、ＧａＮパターンは断面が三角形であるストリップの形を呈した。
２回目のＥＬＯは、成長の異方性を変えてＧａＮパターンの平坦化をとりやすくなるように成長条件を変更することによる、エピタキシー再生成からなる。ＷＯ９９／２０８１６で記載されているように、これはマグネシウムを気相に加えるか、または温度を上げることにより得られる。この２回目に際して、ＧａＮパターンは（各パターンの最上部で再出現する）ファセット（０００１）の膨張に伴い展開するが、横方向ファセットの表面は減少する。側面が消失したときに２回目が終わり、合体パターンにより形成された付着物の最上部表面は平面になっている。この構造にステップ（ii）でＨ＋イオンを注入し、次のようにＨＶＰＥで再生成する：
ステップ(iii)：注入ＥＬＯ層のＨＶＰＥ再生成
１×１０１５〜１×１０１７ｃｍ−２の量で水素原子の注入を受けた後、ＥＬＯ層を基板として再使用し、自然分離効果を生むために十分なＧａＮの厚さを得られるようにＨＶＰＥリアクターへ入れる。
温度の上昇を窒素（２．５ｓｌｍ）およびアンモニア（０．５ｓｌｍ）の混合雰囲気下で行う。１０３０℃の温度に達したらすぐに気相を変更し、０．５ｓｌｍ窒素および２ｓｌｍ水素の混合物を新キャリアガスとして維持し、アンモニア流速を０．４ｓｌｍに下げる。
次いで、ＧａＮの厚層の成長の第一段階を、基板と同一の温度（１０３０℃）に維持された液体ガリウムと１５ｓｃｃｍのＨＣｌを反応させることで得られた塩化ガリウム１５ｓｃｃｍのフローを気相中へ導入することにより開始させる。塩化ガリウムがアンモニアと接触するとすぐに、ＧａＮの形成が瞬時に起こり、これらの流速のとき約４０μｍ／ｈｒの成長速度で基板上にＧａＮが付着する。
次の分離のためには、全体的に処理された表面を作製し、こうして小さな表面積の部分へのＧａＮの層の破断を避けるためには、十分に厚く、したがって機械的な観点から十分に強いＧａＮの膜を得ることが必要である。そのため、ＧａＮの層で少なくとも２００μｍの厚さに達するように、これらの実験条件下で成長を数時間続ける。
次いで成長を中断し、アンモニア流下のままで、上記の操作条件下で非常に大きな表面の粗さを減らすために実験パラメーターを変える。成長温度を１０５０℃に上げ、アンモニア流を１ｓｌｍに増し、１ｓｌｍ水素および１．５ｓｌｍ窒素の混合物を有するようにキャリアガスの組成を変える。
基板の温度が１０５０℃に達したらすぐに成長を再開させ、液体ガリウム上に５ｓｃｃｍの流速でＨＣｌを導入して、気相中で５ｓｃｃｍの流速の塩化ガリウムとする。これらの新条件下で成長を約２時間続ける。
次いで、ＨＣｌ流を外部へ向けることにより成長を確実に終わらせ、２．５℃／ｍｉｎの温度勾配で窒素およびアンモニアのみからなる雰囲気中で冷却を行う。基板の温度が８００℃以下になったら、アンモニア流は完全に止められる。
分離ステップ（iv）は冷却により自然に生じる。
例２：第二代替法によるステップ（ｉ）
例２では、アンモニアおよびトリメチルガリウムのガス流を分けるシャワーシステムにより活性ガスを分配する、３×２″垂直リアクターを用いる。
具体的には、特にサファイア製の基板を、MRS Internet J.Nitride Semicond.Res.7,8(2002)で記載されているように、約１０分間にわたりＮＨ３流へ曝して窒化させるために、約１０５０〜１１２０℃の温度に高める。
ステップ（ｉ）：自然ＥＬＯによるＧａＮの薄層
この窒化ステップの後で、窒化ケイ素の薄膜が表面上に形成され、該膜は膜の厚さを１原子程度のものに抑えられる十分な時間でＮＨ３とシランＳｉＨ４との反応により得られる。操作条件は次の通りである：
ガス媒体は同等割合の窒素および水素の混合物である（１０ｓｌ／ｍｉｎ）。アンモニアは８ｓｌ／ｍｉｎの流速で導入し、シランは、水素中１０００ｐｐｍの希釈形で、５０ｓｃｃ／ｍｉｎの流速で導入する。これらの条件下において、ＮＨ３とＳｉＨ４との典型的反応時間は約３００秒間である。成長技術は例１と同一である。
‐６００℃でＧａＮの層の付着
‐１０８０℃で焼きなまし（アイランドの形成）
連続ステップをレーザー反射率測定によりモニターする（図６）。図６は、例１に相当する反射率曲線も示している。窒化ケイ素の付着時間が長くなると（例１のように核形成層の付着に際する３０秒間と３６０秒間とを比較する）、すべてのアイランドでかなり長い全体的合体（即ちより長い多くの情報）をもたらすが、典型的には転位密度１０８ｃｍ−２以下で良品質の基板ＧａＮを生じる。
次のステップ（ii）に際して注入されるのが、“自然ＥＬＯ”と称されるこの技術に従い作製されたこの基板である（マスクの付着、このマスクの開口および成長の再開によっては、更なるＥＬＯ構造は作製されない）。
ステップ(iii)：注入“自然ＥＬＯ”層のＨＶＰＥ再生成
１×１０１５〜１×１０１７ｃｍ−２の量で水素イオン注入を受けた後、“自然ＥＬＯ”層を基板として再使用し、自然分離効果を生むために十分なＧａＮ厚さを得られるようにＨＶＰＥリアクターへ入れる。例１とは異なり、注入は成長の様々な段階で、即ちアイランドで、またはアイランドが完全には合体していない中間段階で、または全合体後に行われる。これら３つの可能性は、図６に矢印で示されている。
エピタキシーの再開を１×２″水平ＨＶＰＥリアクターで行う。温度の上昇を窒素（２．５ｓｌｍ）およびアンモニア（０．５ｓｌｍ）の混合雰囲気下で行う。１０３０℃の温度に達したらすぐに気相を変更し、０．５ｓｌｍ窒素および２ｓｌｍ水素の混合物を新キャリアガスとして維持し、アンモニア流を０．４ｓｌｍに下げる。
次いで、ＧａＮの厚層の成長の第一段階を、基板と同一の温度（１０３０℃）に維持された液体ガリウムと１５ｓｃｃｍのＨＣｌとの反応により得られた塩化ガリウム１５ｓｃｃｍのフローを気相中へ導入することにより開始させる。塩化ガリウムがアンモニアと接触するとすぐに、ＧａＮの形成が瞬時に起こり、これらの流速のとき約４０μｍ／ｈｒの成長速度で基板上にＧａＮが付着する。
次の分離のためには、全体的に処理された表面を作製し、こうして小さな表面積の部分へのＧａＮの層の破断を避けるには、十分に厚く、したがって機械的な観点から十分に強いＧａＮの膜を得ることが必要である。そのため、ＧａＮの層で少なくとも２００μｍの厚さに達するように、これらの実験条件下で成長を数時間続ける。
次いで成長を中断し、アンモニア流下のままで、上記の操作条件下で非常に大きな表面の粗さを減らすために実験パラメーターを変える。成長温度を１０５０℃に上げ、アンモニア流を１ｓｌｍに増し、１ｓｌｍ水素および１．５ｓｌｍ窒素の混合物を有するようにキャリアガスの組成を変える。
基板の温度が１０５０℃に達するとすぐに、液体ガリウム上に５ｓｃｃｍのＨＣｌ流を導入することにより成長を再開させ、気相中で５ｓｃｃｍの塩化ガリウム流をもたらす。これらの新条件下で成長を約２時間続ける。
次いで、ＨＣｌ流を外部へ向けることにより成長を確実に終わらせ、２．５℃／ｍｉｎの温度勾配で窒素およびアンモニアのみからなる雰囲気中で冷却を行う。基板の温度が８００℃以下になったら、アンモニア流を完全に止められる。
熱サイクル、ＨＶＰＥ成長の再開および冷却の後にステップ（iv）で自然に分離された自立基板は、１０７ｃｍ−２以下の転位密度を有する。

Claims (23)

  1. エピタキシーによるＧａＮの付着により、基板を用いて窒化ガリウム（ＧａＮ）の膜を製造する方法であって、ＧａＮの付着が少なくとも１ステップのエピタキシャル横方向成長（ＥＬＯ）を含んでなり、かつ、直接的にＧａＮの層でイオン注入により弱化させることにより基板からＧａＮの層の一部を分離させるステップを含んでなる方法。
  2. 以下の連続ステップ：
    （ｉ）気相または液相エピタキシーによる、基板上におけるＧａＮの層の付着、
    （ii）前ステップに際して付着されたＧａＮの層で弱い部分を作製するような弱化イオン注入ステップ、
    (iii)ＧａＮの新層を形成するための、エピタキシャル横方向成長（ＥＬＯ）による再生成のステップ、および
    （iv）弱い部分における自然分離ステップ
    を含んでなる、請求項１に記載の窒化ガリウム(ＧａＮ)の膜を製造する方法。
  3. ステップ（ｉ）に際するＧａＮの付着が、気相または液相エピタキシャル横方向成長ＥＬＯによるエピタキシーにより行われる、請求項２に記載の方法。
  4. ステップ（ｉ）が、ハロゲン化物および水素化物を用いた気相エピタキシー技術（ＨＶＰＥ）、有機金属熱分解気相エピタキシー（ＥＰＶＯＭ）技術または昇華（ＣＳＶＴ）により行われる、請求項３に記載の方法。
  5. ステップ（ｉ）が下記ステップ：
    ‐ＧａＮの層の付着、
    ‐開口部を得るためにエッチングされる誘電体層の付着、
    ‐開口部に位置するＧａＮの部分におけるＧａＮの付着、次いで
    ‐ＧａＮのパターンが合体するまで横方向成長を続けさせるＧａＮの付着
    を含んでなる、請求項３または４に記載の方法。
  6. ステップ（ｉ）が、下記ステップ：
    ‐厚さ約１０〜２０ｎｍまで窒化ケイ素の付着、
    ‐ＧａＮの連続緩衝層の付着、
    ‐緩衝層が、連続層から、アイランド形態のＧａＮのパターンから形成される不連続層へと変換されるような、１０５０〜１１２０℃の高温での焼きなまし、次いで
    ‐ＧａＮのエピタキシーによる付着
    を含んでなる、自然ＥＬＯのステップである、請求項３または４に記載の方法。
  7. 注入が、アイランドで、またはアイランドが完全には合体していない中間段階で、またはこれらアイランドの全合体後に行われる、請求項６に記載の方法。
  8. 注入イオンが、Ｈ＋、ヘリウム、ネオンまたはクリプトンのような希ガスのイオン、およびホウ素の中から選択される、請求項１〜７のいずれか一項に記載の方法。
  9. 注入エネルギーが８０〜１６０ｋｅＶである、請求項１〜８のいずれか一項に記載の方法。
  10. ＧａＮの層に注入されるイオンがＨ＋イオンである、請求項１〜９のいずれか一項に記載の方法。
  11. 注入イオンがＨ＋イオンであり、Ｈ＋イオン注入量が１０１６〜１０１７ｃｍ−２である、請求項１０に記載の方法。
  12. 請求項２に記載されたステップ（ｉ）で形成された層の弱化部分における自然分離が、エピタキシーの再開後に環境温度へ戻すことにより行われる、請求項２〜１１のいずれか一項に記載の方法。
  13. 注入の深さが、５０ｎｍからＧａＮ／原基板界面までである、請求項１〜１２のいずれか一項に記載の方法。
  14. 基板が、サファイア、ＺｎＯ、６Ｈ‐ＳｉＣ、ＬｉＡｌＯ２、ＬｉＡｌＯ２、ＬｉＧａＯ２、ＭｇＡｌＯ２、Ｓｉ、ＧａＡｓ、ＡｌＮまたはＧａＮの中から選択される、請求項１〜１３のいずれか一項に記載の方法。
  15. 基板がサファイア基板である、請求項１４に記載の方法。
  16. 請求項２に記載されたステップ(iii)によるエピタキシャル横方向成長が、ＥＰＶＯＭ、ＨＶＰＥまたはＣＳＶＴエピタキシーまたは液相エピタキシー（ＬＰＥ）により行われる、請求項２〜１５のいずれか一項に記載の方法。
  17. 窒化ガリウムが、マグネシウム、亜鉛、ベリリウム、カルシウム、炭素、ホウ素またはケイ素の中から選択されるドーピング物質により、エピタキシャル横方向成長ステップのうち少なくとも１つに際してドープされる、請求項１〜１６のいずれか一項に記載の方法。
  18. 請求項１〜１７のいずれか一項に記載された方法により得ることができる、窒化ガリウムの膜。
  19. ５０μｍ以上の厚さを有している、請求項１８に記載の窒化ガリウムの膜。
  20. ＧａＮエピタキシーによる後の再生成に用いられる新基板として、請求項２に記載されたステップ（ｉ）の際に基板上にＧａＮの一部を直接付着させてなる、請求項１〜１７のいずれか一項に記載された方法に従うイオン注入による窒化ガリウムの層の分離後における基板。
  21. ＧａＮエピタキシーによる再生成用の新基板として、請求項２に記載されたステップ（ｉ）の際に基板上にＧａＮの一部を直接付着させてなる、請求項１〜１７のいずれか一項に記載された方法に従うイオン注入による窒化ガリウムの層の分離後における基板の使用。
  22. 請求項１８または１９に記載されたＧａＮの膜を備えた、光電子部品。
  23. 請求項１８または１９に記載されたＧａＮの膜を備えた、レーザーダイオード、ＵＶ発光ダイオード、光検出器またはトランジスター。
JP2010130134A 2002-05-28 2010-06-07 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法 Pending JP2010251776A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR0206486A FR2840452B1 (fr) 2002-05-28 2002-05-28 Procede de realisation par epitaxie d'un film de nitrure de gallium separe de son substrat

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004508396A Division JP2005527978A (ja) 2002-05-28 2003-05-28 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法

Publications (1)

Publication Number Publication Date
JP2010251776A true JP2010251776A (ja) 2010-11-04

Family

ID=29558766

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2004508396A Withdrawn JP2005527978A (ja) 2002-05-28 2003-05-28 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法
JP2010130134A Pending JP2010251776A (ja) 2002-05-28 2010-06-07 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2004508396A Withdrawn JP2005527978A (ja) 2002-05-28 2003-05-28 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法

Country Status (6)

Country Link
US (1) US7488385B2 (ja)
EP (1) EP1514297A2 (ja)
JP (2) JP2005527978A (ja)
AU (1) AU2003255613A1 (ja)
FR (1) FR2840452B1 (ja)
WO (1) WO2003100839A2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2479892C2 (ru) * 2011-07-25 2013-04-20 Общество с ограниченной ответственностью "Галлий-Н" Способ изготовления полупроводниковых светоизлучающих элементов
KR102001791B1 (ko) * 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法

Families Citing this family (63)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100471096B1 (ko) * 2004-04-26 2005-03-14 (주)에피플러스 금속 아일랜드를 이용한 반도체 에피택시층 제조방법
JP4359770B2 (ja) * 2003-12-26 2009-11-04 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体基板及びその製造ロット
JP4420128B2 (ja) * 2003-12-26 2010-02-24 日立電線株式会社 Ｉｉｉ−ｖ族窒化物系半導体デバイス及びその製造方法
JP4622447B2 (ja) * 2004-01-23 2011-02-02 住友電気工業株式会社 Ｉｉｉ族窒化物結晶基板の製造方法
US7303632B2 (en) * 2004-05-26 2007-12-04 Cree, Inc. Vapor assisted growth of gallium nitride
JP5015417B2 (ja) * 2004-06-09 2012-08-29 住友電気工業株式会社 ＧａＮ結晶の製造方法
JP4771510B2 (ja) * 2004-06-23 2011-09-14 キヤノン株式会社 半導体層の製造方法及び基板の製造方法
FR2878535B1 (fr) * 2004-11-29 2007-01-05 Commissariat Energie Atomique Procede de realisation d'un substrat demontable
US8324660B2 (en) 2005-05-17 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
US9153645B2 (en) 2005-05-17 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Lattice-mismatched semiconductor structures with reduced dislocation defect densities and related methods for device fabrication
DE102005052357A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
DE102005052358A1 (de) * 2005-09-01 2007-03-15 Osram Opto Semiconductors Gmbh Verfahren zum lateralen Zertrennen eines Halbleiterwafers und optoelektronisches Bauelement
US20070054467A1 (en) * 2005-09-07 2007-03-08 Amberwave Systems Corporation Methods for integrating lattice-mismatched semiconductor structure on insulators
KR100707166B1 (ko) * 2005-10-12 2007-04-13 삼성코닝 주식회사 ＧａＮ 기판의 제조방법
TWI408264B (zh) * 2005-12-15 2013-09-11 Saint Gobain Cristaux & Detecteurs 低差排密度氮化鎵（ＧａＮ）之生長方法
KR100695118B1 (ko) * 2005-12-27 2007-03-14 삼성코닝 주식회사 다중-프리스탠딩 ＧａＮ 웨이퍼의 제조방법
JP2009527898A (ja) * 2006-02-17 2009-07-30 ザ リージェンツ オブ ザ ユニバーシティ オブ カリフォルニア 半極性（Ａｌ、Ｉｎ、Ｇａ、Ｂ）Ｎの光電子素子の成長方法
JP4756418B2 (ja) * 2006-02-28 2011-08-24 公立大学法人大阪府立大学 単結晶窒化ガリウム基板の製造方法
WO2007112066A2 (en) 2006-03-24 2007-10-04 Amberwave Systems Corporation Lattice-mismatched semiconductor structures and related methods for device fabrication
US8173551B2 (en) 2006-09-07 2012-05-08 Taiwan Semiconductor Manufacturing Co., Ltd. Defect reduction using aspect ratio trapping
WO2008039495A1 (en) 2006-09-27 2008-04-03 Amberwave Systems Corporation Tri-gate field-effect transistors formed by aspect ratio trapping
US7875958B2 (en) 2006-09-27 2011-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Quantum tunneling devices and circuits with lattice-mismatched semiconductor structures
WO2008051503A2 (en) 2006-10-19 2008-05-02 Amberwave Systems Corporation Light-emitter-based devices with lattice-mismatched semiconductor structures
WO2008124154A2 (en) 2007-04-09 2008-10-16 Amberwave Systems Corporation Photovoltaics on silicon
US7825328B2 (en) 2007-04-09 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Nitride-based multi-junction solar cell modules and methods for making the same
US8304805B2 (en) 2009-01-09 2012-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor diodes fabricated by aspect ratio trapping with coalesced films
US8237151B2 (en) 2009-01-09 2012-08-07 Taiwan Semiconductor Manufacturing Company, Ltd. Diode-based devices and methods for making the same
US8329541B2 (en) 2007-06-15 2012-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. InP-based transistor fabrication
JP2010538495A (ja) 2007-09-07 2010-12-09 アンバーウェーブ・システムズ・コーポレーション 多接合太陽電池
JP2009286652A (ja) * 2008-05-28 2009-12-10 Sumitomo Electric Ind Ltd Ｉｉｉ族窒化物結晶、ｉｉｉ族窒化物結晶基板および半導体デバイスの製造方法
US8183667B2 (en) 2008-06-03 2012-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Epitaxial growth of crystalline material
US8274097B2 (en) 2008-07-01 2012-09-25 Taiwan Semiconductor Manufacturing Company, Ltd. Reduction of edge effects from aspect ratio trapping
US8981427B2 (en) 2008-07-15 2015-03-17 Taiwan Semiconductor Manufacturing Company, Ltd. Polishing of small composite semiconductor materials
US20100072515A1 (en) 2008-09-19 2010-03-25 Amberwave Systems Corporation Fabrication and structures of crystalline material
KR101216541B1 (ko) 2008-09-19 2012-12-31 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 에피텍셜층 과성장에 의한 장치의 형성
US8253211B2 (en) 2008-09-24 2012-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor sensor structures with reduced dislocation defect densities
KR101470809B1 (ko) 2008-12-24 2014-12-09 쌩-고벵 크리스톡스 에 드테끄퇴르 낮은 결함 밀도의 자립형 질화갈륨 기판의 제조 및 이로 제조된 소자
KR101450956B1 (ko) 2009-04-02 2014-10-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 결정질 재료의 비극성 평면으로부터 형성된 소자 및 이의 제조 방법
JP5735420B2 (ja) * 2009-06-30 2015-06-17 日本碍子株式会社 Ｉｉｉ族金属窒化物単結晶の製造方法
US20110175126A1 (en) * 2010-01-15 2011-07-21 Hung-Chih Yang Light-emitting diode structure
DE102010048617A1 (de) 2010-10-15 2012-04-19 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung einer Halbleiterschichtenfolge, strahlungsemittierender Halbleiterchip und optoelektronisches Bauteil
GB201021112D0 (en) 2010-12-13 2011-01-26 Ntnu Technology Transfer As Nanowires
CN102593273B (zh) * 2011-01-17 2015-09-30 晶元光电股份有限公司 发光二极管装置及基板结构的形成方法
JP2012250907A (ja) * 2011-06-02 2012-12-20 Samsung Corning Precision Materials Co Ltd 自立基板の製造方法
US9653313B2 (en) * 2013-05-01 2017-05-16 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
US10032956B2 (en) 2011-09-06 2018-07-24 Sensor Electronic Technology, Inc. Patterned substrate design for layer growth
GB201211038D0 (en) 2012-06-21 2012-08-01 Norwegian Univ Sci & Tech Ntnu Solar cells
US9142400B1 (en) 2012-07-17 2015-09-22 Stc.Unm Method of making a heteroepitaxial layer on a seed area
US10460952B2 (en) * 2013-05-01 2019-10-29 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
WO2014179523A2 (en) * 2013-05-01 2014-11-06 Sensor Electronic Technology, Inc. Stress relieving semiconductor layer
FR3029942B1 (fr) * 2014-12-11 2020-12-25 Saint Gobain Lumilog Procede de fabrication de plaquettes de nitrure d'element 13 a angle de troncature non nul
JP6959915B2 (ja) 2015-07-13 2021-11-05 クラヨナノ エーエス グラファイト基板上に成長させたナノワイヤ又はナノピラミッド
ES2901111T3 (es) * 2015-07-13 2022-03-21 Crayonano As Diodos emisores de luz y fotodetectores en forma de nanohilos/nanopirámides
CA2993884A1 (en) 2015-07-31 2017-02-09 Crayonano As Process for growing nanowires or nanopyramids on graphitic substrates
CN106548972B (zh) * 2015-09-18 2019-02-26 胡兵 一种将半导体衬底主体与其上功能层进行分离的方法
RU2699606C1 (ru) * 2016-11-28 2019-09-06 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский Нижегородский государственный университет им. Н.И. Лобачевского" Способ ионно-лучевого синтеза нитрида галлия в кремнии
GB201705755D0 (en) 2017-04-10 2017-05-24 Norwegian Univ Of Science And Tech (Ntnu) Nanostructure
CN111326409B (zh) * 2018-12-14 2023-01-31 云谷（固安）科技有限公司 激光剥离方法和蓝宝石衬底上发光二极管器件外延结构
FR3091020B1 (fr) 2018-12-21 2023-02-10 Saint Gobain Lumilog SUBSTRAT SEMI-CONDUCTEUR CO-DOPE n
FR3102776A1 (fr) 2019-11-05 2021-05-07 Saint-Gobain Lumilog Plaquette de nitrure d’élément 13 de variation d’angle de troncature réduite
JP6986645B1 (ja) * 2020-12-29 2021-12-22 京セラ株式会社 半導体基板、半導体デバイス、電子機器
CN113540296B (zh) * 2021-07-20 2024-05-14 湘能华磊光电股份有限公司 适用于小间距显示屏的led外延片制作方法
US20230115980A1 (en) * 2021-10-11 2023-04-13 Applied Materials, Inc. Masking layers in led structures

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11251253A (ja) * 1998-03-05 1999-09-17 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法および窒化物半導体基板
WO2001047002A2 (en) * 1999-12-21 2001-06-28 North Carolina State University Pendeoepitaxial gallium nitride layers grown on weak posts
JP2001520169A (ja) * 1997-10-20 2001-10-30 サントル、ナショナール、ド、ラ、ルシェルシュ、シアンティフィク、（セーエヌエルエス） 窒化ガリウムのエピタキシャル層の製造方法
JP2001326384A (ja) * 2000-05-16 2001-11-22 Shiro Sakai 窒化ガリウム系化合物半導体の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2200071B1 (en) * 1997-10-30 2012-01-18 Sumitomo Electric Industries, Ltd. GaN single crystal substrate and method of making the same using homoepitaxy
JP3525061B2 (ja) * 1998-09-25 2004-05-10 株式会社東芝 半導体発光素子の製造方法
JP2001089291A (ja) * 1999-09-20 2001-04-03 Canon Inc 液相成長法、半導体部材の製造方法、太陽電池の製造方法
US6355497B1 (en) * 2000-01-18 2002-03-12 Xerox Corporation Removable large area, low defect density films for led and laser diode growth
FR2809867B1 (fr) * 2000-05-30 2003-10-24 Commissariat Energie Atomique Substrat fragilise et procede de fabrication d'un tel substrat
FR2817394B1 (fr) * 2000-11-27 2003-10-31 Soitec Silicon On Insulator Procede de fabrication d'un substrat notamment pour l'optique, l'electronique ou l'optoelectronique et substrat obtenu par ce procede
US6723165B2 (en) * 2001-04-13 2004-04-20 Matsushita Electric Industrial Co., Ltd. Method for fabricating Group III nitride semiconductor substrate
US20030064535A1 (en) * 2001-09-28 2003-04-03 Kub Francis J. Method of manufacturing a semiconductor device having a thin GaN material directly bonded to an optimized substrate

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001520169A (ja) * 1997-10-20 2001-10-30 サントル、ナショナール、ド、ラ、ルシェルシュ、シアンティフィク、（セーエヌエルエス） 窒化ガリウムのエピタキシャル層の製造方法
JPH11251253A (ja) * 1998-03-05 1999-09-17 Nichia Chem Ind Ltd 窒化物半導体基板の製造方法および窒化物半導体基板
WO2001047002A2 (en) * 1999-12-21 2001-06-28 North Carolina State University Pendeoepitaxial gallium nitride layers grown on weak posts
JP2001326384A (ja) * 2000-05-16 2001-11-22 Shiro Sakai 窒化ガリウム系化合物半導体の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2479892C2 (ru) * 2011-07-25 2013-04-20 Общество с ограниченной ответственностью "Галлий-Н" Способ изготовления полупроводниковых светоизлучающих элементов
KR102001791B1 (ko) * 2018-12-26 2019-07-18 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
WO2020138659A1 (ko) * 2018-12-26 2020-07-02 한양대학교 산학협력단 이온 주입을 이용한 질화갈륨 기판 제조 방법
JP7136374B1 (ja) 2022-01-12 2022-09-13 信越半導体株式会社 マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法
WO2023136003A1 (ja) * 2022-01-12 2023-07-20 信越半導体株式会社 マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法
JP2023102639A (ja) * 2022-01-12 2023-07-25 信越半導体株式会社 マイクロｌｅｄ構造体を有するウェーハ、マイクロｌｅｄ構造体を有するウェーハの製造方法およびマイクロｌｅｄ構造体を有する接合型半導体ウェーハの製造方法

Also Published As

Publication number Publication date
EP1514297A2 (fr) 2005-03-16
WO2003100839A2 (fr) 2003-12-04
US7488385B2 (en) 2009-02-10
FR2840452A1 (fr) 2003-12-05
AU2003255613A8 (en) 2003-12-12
WO2003100839A3 (fr) 2004-04-08
US20050217565A1 (en) 2005-10-06
AU2003255613A1 (en) 2003-12-12
JP2005527978A (ja) 2005-09-15
FR2840452B1 (fr) 2005-10-14

Similar Documents

Publication Publication Date Title
JP2010251776A (ja) 基板から分離された窒化ガリウムの膜をエピタキシーにより製造する方法
JP6218788B2 (ja) 低転位密度ＧａＮの成長のためのプロセス
US8030101B2 (en) Process for producing an epitaxial layer of galium nitride
JP5328931B2 (ja) 低欠陥密度の自立窒化ガリウム基板の製法およびそれにより製造されたデバイス
JP4282896B2 (ja) 窒化ガリウムのエピタキシャル層の製造方法
US7455729B2 (en) Method for producing by vapour-phase epitaxy a gallium nitride film with low defect density
US7208393B2 (en) Growth of planar reduced dislocation density m-plane gallium nitride by hydride vapor phase epitaxy
JP4783288B2 (ja) 犠牲層上のヘテロエピタキシによるｉｉｉ族窒化物の自立基板の実現方法
JP2002343728A (ja) 窒化ガリウム結晶基板の製造方法及び窒化ガリウム結晶基板
JP2003249453A (ja) 窒化ガリウム基板の製造方法
JP4996448B2 (ja) 半導体基板の作成方法
US7479188B2 (en) Process for producing GaN substrate
US20050133798A1 (en) Nitride semiconductor template for light emitting diode and preparation thereof
US20050132950A1 (en) Method of growing aluminum-containing nitride semiconductor single crystal
JP2001200366A (ja) ヒドリド気相エピタクシー成長法による無クラックガリウムナイトライド厚膜の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100729

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20110826

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20110826

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20110929

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20121127

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20130221

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20130221

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130611