CN108511393B - 制造半导体器件的方法和半导体器件 - Google Patents

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Abstract

本公开涉及制造半导体器件的方法和半导体器件。在一种用于在绝缘体上硅衬底之上形成的半导体器件的制造方法中，在宽有源区中的第一半导体层的外周端部之上部分地形成第一外延层。然后，在窄有源区和宽有源区中的第一半导体层的每个之上形成第二外延层。由此，在宽有源区中形成由第一半导体层以及第一和第二外延层的层叠体配置的第二半导体层，并且在窄有源区中形成由第一半导体层和第二外延层的层叠体配置的第三半导体层。

Description

制造半导体器件的方法和半导体器件
相关申请的交叉引用
2017年2月27日递交的日本专利申请No.2017-034702的公开内容(包括说明书、附图和摘要)通过引用全部并入本文。
技术领域
本发明涉及属于半导体器件制造方法和半导体器件的技术，并涉及例如有效地应用于属于半导体器件制造方法和半导体器件的技术的技术，所述半导体器件例如是在绝缘体上硅(SOI，Silicon On Insulator)衬底上布置的场效应晶体管。
背景技术
例如，在日本未审专利申请公开No.2014-236097中，描述了使得在绝缘体上硅衬底的半导体层上形成的外延层的外周部分伸出到与半导体层相邻的元件隔离部分的上表面之上的技术。
此外，例如，在日本未审专利申请公开No.2015-103555中，描述了根据在绝缘体上硅衬底的半导体层中形成的有源区的厚度而改变在半导体层上形成的外延层的厚度的技术。
此外，例如，在日本未审专利申请公开No.2014-078715中，描述了以下技术：在绝缘体上硅衬底中形成隔离沟槽，然后通过外延生长形成从所述隔离沟槽的侧面暴露的半导体层向所述隔离沟槽突出的半导体层的突出部，并进一步通过外延生长形成包括突出部的半导体层上的凸起的源极和漏极。
发明内容
顺便提及，在绝缘体上硅衬底上形成的场效应晶体管中，由于其中形成了源极和漏极的半导体层是薄的，因此存在以下情况：在其中要形成要耦合到源极和漏极的插塞的耦合孔的形成中，所述耦合孔延伸穿过半导体层并到达支撑衬底。此外，由于其中形成了源极和漏极的半导体层是薄的，因此存在源极和漏极的电阻增大的情况。相应地，作为针对上述问题的措施，在一些情况下，采取了选择性地在半导体层上生长外延层的凸起的源极和漏极结构，其中源极和漏极在有源区中形成，由此确保其中形成了源极和漏极的半导体层的厚度。
然而，在用于形成凸起的源极和漏极结构的选择性外延生长处理中，由于与有源区的中心部分上的外延层的生长相比，在相对宽的有源区的外周端部上外延层的生长是不足够的，因此外延层变薄并形成向外变薄变尖的形状。因此，例如，当在绝缘体上硅衬底1S上形成的半导体器件处于待机状态时，电场集中出现在宽有源区的外端部上的外延层的前端上，并且绝缘体上硅衬底1S的掩埋绝缘膜的TDDB(时间相关的电介质击穿)寿命减少。
从本说明书和附图的描述来看，本发明的其它要解决的事项和新颖性特征将变得明显。
在根据一个实施例的半导体器件制造方法中，第一外延层选择性地仅在被绝缘体上硅衬底的隔离部分围绕的有源区中的半导体层的端部上/之上形成，然后在绝缘体上硅衬底的整个有源区中的半导体层上/之上形成第二外延层。
此外，在根据一个实施例的半导体器件中，绝缘体上硅衬底包括第一有源区和第二有源区，所述第一有源区被隔离部分围绕并具有在第一方向上的长度大于或等于第一长度的宽度，所述第二有源区被所述隔离部分围绕并具有在第一方向上的长度小于所述第一长度的宽度。在所述第一有源区和所述第二有源区中的每个半导体层上/之上形成的外延层的外周端部上，绝缘体上硅衬底的掩埋绝缘膜和半导体层之间的边界平面与所述外延层的外周端部的倾斜平面之间形成的角度至少大于30°。
根据本发明的一个实施例，可以改善在绝缘体上硅衬底上/之上形成的半导体器件的寿命。
附图说明
图1是示出了绝缘体上硅衬底的主要部分的一个示例的截面图。
图2是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述在图1中的绝缘体上硅衬底中形成插塞的情况下将发生的问题的目的。
图3是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述凸起的源极和漏极结构的目的。
图4是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述在凸起的源极和漏极结构中由插塞的错位(off-position)导致的问题的目的。
图5是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述针对与凸起的源极和漏极结构相关的问题的补救措施的一个示例的目的。
图6是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述本发明的发明人新发现的知识的目的。
图7是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述图6中的情况中的插塞的错位所导致问题的目的。
图8A是示意性地示出了在有源区的宽度(栅极宽度方向)改变的情况下半导体层SE(半导体层SL和外延层EP1)的形状的改变的一个示例的图示。
图8B是示出了有源区的宽度(W)与半导体层SE(半导体层SL和外延层EP1)的厚度之间的关系的一个示例的图示。
图9是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，其示出了当利用外延层生长方法在绝缘体上硅衬底的半导体层上/之上生长外延层时的生长表面。
图10是示意性地示出了“台阶(step)”的形状的一个示例的图示。
图11是示意性地示出了“扭折(kink)”的形状的一个示例的图示。
图12是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述形成“拖尾结构(trailing structure)”的机制的目的。
图13是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述形成“小面结构(facet structure)”的机制的目的。
图14是示出了绝缘体上硅衬底上/之上形成的场效应晶体管的一个示例的平面图。
图15是沿着图14中的I-I线的截面图。
图16是示出了当图14中的半导体器件处于待机状态时，元件隔离部分与宽有源区中的半导体层及其附近的边界部分之间的电场状态的仿真结果的一个示例的图示。
图17是示出了根据本发明的一个实施例的半导体器件的制造方法的处理流程的一个示例的流程图。
图18是示出了根据本发明的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图19是沿着图18中的II-II线的截面图。
图20是分别沿着图18中的III-III线和IV-IV线的左侧和右侧截面图。
图21是示出了在图18中的处理之后的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图22是沿着图21中的II-II线的截面图。
图23是示出了图21中的处理之后的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图24是沿着图23中的II-II线的截面图。
图25是示出了图23中的处理之后的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图26是沿着图25中的II-II线的截面图。
图27是示出了图25中的处理之后的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图28是沿着图27中的II-II线的截面图。
图29是示出了图27中的处理之后的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图30是沿着图29中的II-II线的截面图。
图31是示出了半导体器件的制造方法中在硅化物形成处理的执行之后的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图32是沿着图31中的II-II线的截面图。
图33是图31中的处理之后的半导体器件的制造方法的一个处理中的绝缘体上硅衬底中的分别沿着图18中的III-III线和IV-IV线的部分的左侧和右侧截面图。
图34是示出了配置根据本实施例的半导体器件的绝缘体上硅衬底的主平面上的主要部分的一个示例的平面图。
图35是沿着图34中的V-V线的截面图。
图36是沿着图34中的VI-VI线的截面图。
图37是沿着图34中的VII-VII线的截面图。
图38是分别由图36和图37中的虚线围绕的区的左侧和右侧放大截面图。
图39是示出了当根据本实施例的半导体器件处于待机状态时，元件隔离部分与宽有源区和窄有源区的每个中的半导体层及其附近之间的边界部分的电场状态的仿真结果的一个示例的图示。
具体实施方式
尽管在下面的实施例中为了方便起见在必要时将通过将描述划分成多个部分或实施例来进行描述，但是这些部分或实施例并不是彼此之间互不相关的，而是除了特别清楚地声明的情况之外，这些部分或实施例彼此之间互相关联，使得一个部分或实施例涵盖了另一部分或实施例的变型的示例、细节、补充说明等的一些或全部。
此外，在下面的实施例中，在提及构成元件的数量等(包括单元的数量、数值、量/数目、范围等)的情况下，除了特别地清楚地声明的情况以及除了在原理上确定地限定于特定数量等的情况之外，其并不限定于特定数量，并且可以不少于特定数量或者不多于特定数量。
此外，在下面的实施例中，不用说，除了特别地清楚地声明的情况以及除了在原理上清楚地认为是必需的情况之外，其构成元件(也包括要素步骤等)不一定是必需的。
类似地，在下面的实施例中，当提及构成元件等的形状、它们之间的位置关系等时，除了特别地清楚地声明的情况以及除了在原理上清楚地认为它们不接近或不相似的情况之外，应当包括基本上接近于或类似于所述形状等的形状等。对于上述的数值和范围，也是如此。
此外，在为了描述实施例而示出的所有附图中，原则上相同的附图标记被分配给相同的构件，并省略对其的重复描述。顺便提及，为了附图的清楚示出起见，存在甚至在平面图中添加剖面线的情况。
<关于：与绝缘体上硅衬底的半导体层相关的问题>
基于用于实现半导体器件的高度集成的比例规则来提出场效应晶体管的小型化。然而，在小型化的场效应晶体管中，通常发生短沟道效应和阈值电压变化，因此导致半导体器件的性能降低。在这方面，与半导体衬底(体衬底)上形成的场效应晶体管相比，在绝缘体上硅衬底上形成的场效应晶体管中很少看到短沟道效应和阈值电压变化的通常出现，因此在绝缘体上硅衬底1S上形成的场效应晶体管在半导体器件的性能上是优异的。相应地，例如，在电路线宽约为90nm的产生之后发展的半导体器件中，存在绝缘体上硅衬底上形成场效应晶体管的情况。
具体地，作为在绝缘体上硅衬底1S上形成的场效应晶体管的一个示例的全耗尽晶体管在抑制短沟道效应这点上是非常优异的，并且在也充分抑制由杂质的变化导致的阈值电压变化这点上也是优异的，这是因为没有杂质引入到其沟道区中。相应地，通过采用全耗尽晶体管，可以提供性能上优异的半导体器件。
顺便提及，在绝缘体上硅衬底1S中形成的半导体层的厚度随着半导体器件的高度集成的提升而越来越减小。具体地，在全耗尽晶体管中，必须全耗尽半导体层(硅层)，因此必须使得绝缘体上硅衬底的半导体层的厚度非常薄。然而，以这种方式，存在由于减薄绝缘体上硅衬底的半导体而导致要耦合到半导体层的插塞穿透所述半导体层和掩埋绝缘膜并到达支撑衬底的情况。在下文中将描述这点。
首先，图1是示出了绝缘体上硅衬底1S的主要部分的一个示例的截面图。绝缘体上硅衬底1S包括支撑衬底SUB、支撑衬底SUB上/之上形成的掩埋绝缘膜BOX、掩埋绝缘膜BOX上/之上形成的半导体层SL等。在支撑衬底SUB的表面上/之上形成沟槽型元件隔离部分STI。在支撑衬底SUB中形成阱WL。此外，在绝缘体上硅衬底1S上/之上形成例如由氧化硅膜配置的层间绝缘膜IL。
然后，图2是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述在图1中的绝缘体上硅衬底1S中形成插塞PLG的情况下将发生的问题。为了形成插塞PLG，作为插塞PLG的形成的预先步骤，必须通过使用光刻技术和蚀刻技术在层间绝缘膜IL中形成到达绝缘体上硅衬底1S的半导体层SL的接触孔CNT。
在此情况下，由于层间绝缘膜IL由氧化硅膜配置且绝缘体上硅衬底1S的半导体层SL由硅层配置，因此认为半导体层SL用作蚀刻停止层，并且因此用于形成接触孔CNT的蚀刻处理在半导体层SL暴露的时间点停止。
然而，根据本发明的发明人所进行的研究，在半导体层SL的厚度薄的情况下，例如，在绝缘体上硅衬底1S上/之上形成全耗尽晶体管的情况下，存在半导体层SL不足以用作蚀刻停止层的情况，因此接触孔CNT穿透半导体层SL，如图2中所示。然后，由于在半导体层SL下方形成的掩埋绝缘膜BOX由与层间绝缘膜IL的氧化硅膜相同的氧化硅膜配置，因此接触孔CNT也穿透掩埋绝缘膜BOX。特别地，在采用不仅根据要施加到栅极电极的栅极电位而且根据要施加到阱WL的背栅电位来调节在绝缘体上硅衬底1S上形成的场效应晶体管的阈值电压的配置的情况下，必须使掩埋绝缘膜BOX变薄，因此接触孔CNT变得容易穿透掩埋绝缘膜BOX。
在接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX并以此方式到达支撑衬底SUB的情况下，半导体层SL和支撑衬底SUB(阱WL)经由掩埋在接触孔CNT中的插塞PLG进入导通状态。也就是说，场效应晶体管和支撑衬底SUB错误地进入导通状态，因此场效应晶体管并未正常工作。
<关于：凸起的源极和漏极结构>
作为用于防止与上文所述的绝缘体上硅衬底相关的这种问题的出现的配置示例，给出了凸起的源极和漏极结构。图3是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述所述凸起的源极和漏极结构的目的。在此结构中，由硅制成的外延层EPI层叠在绝缘体上硅衬底1S的半导体层SL的源极和漏极形成区上。在此情况下，由于插塞PLG要耦合到的半导体层SL的部分的厚度达到通过将导体层SL和外延层EPI的厚度相加在一起而获得的厚度，因此变得可以使在插塞PLG下方形成的半导体层(外延层EPI和半导体层SL)足以用作接触孔CNT的形成中的蚀刻停止层。相应地，可以防止发生上述的在半导体层SL与支撑衬底SUB之间的错误导通，并且可以防止发生场效应晶体管的失效。
<关于：由错位导致的问题>
顺便提及，如图3中所示，存在改善的空间，下面将在仅在半导体层SL上/之上形成外延层EPI的结构中对其进行描述。图4是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述由凸起的源极和漏极结构中的插塞的错位所导致的问题的目的。这里，假设在层间绝缘膜IL中形成的插塞PL的位置移位到元件隔离部分STI侧的情况。
通过外延生长方法在绝缘体上硅衬底的半导体层SL上/之上形成的外延层EPI的端部上形成锥形的“小面”结构。也就是说，随着外延层接近元件隔离部分STI，外延层的端部的厚度逐步减小。因此，在将在层间绝缘膜IL中形成的接触孔CNT的位置移位到元件隔离部分STI侧的情况下，接触孔CNT在外延层EPI中具有变薄的“小面结构”的部分中形成。在此情况下，由于外延层CNT在所述“小面结构”的部分上变薄，因此上述的半导体层(外延层EPI和半导体层SL)不足以用作接触孔CNT的形成中的蚀刻停止层。也就是说，接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX，并到达支撑衬底SUB。结果，半导体层SL和支撑衬底SUB经由插塞PLG错误地进入导通状态，而不管凸起的源极和漏极结构的采用如何。
这里，图5是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，用于描述针对与凸起的源极和漏极结构相关的问题的补救措施的一个示例的目的。在此情况中，外延层EPI形成为不仅覆盖在半导体层SL之上而且还越过半导体层SL与元件隔离部分STI之间的边界覆盖在元件隔离部分STI的一部分之上。也就是说，外延层EPI的端部的“小面结构”并非形成在半导体层SL上/之上，而是形成在元件隔离部分STI上/之上。相应地，可以足以确保通过在位于接近于元件隔离部分STI的半导体层SL的端部上也将半导体层SL和外延层EPI的厚度相加在一起而获得的膜厚度。也就是说，即使在接触孔CNT的形成位置向元件隔离部分STI侧移位的情况下，对于半导体层SL的端部上的半导体层(半导体层SL和外延层EPI)，也可以足以呈现作为接触孔CNT的形成中的蚀刻停止层的功能。因此，即使在接触孔CNT的形成位置向元件隔离部分STI侧移位的情况下，也可以防止发生半导体层SL和支撑衬底SUB经由插塞PLG而错误地进入导通状态的错误导通，因此可以防止发生场效益晶体管的失效。
<本发明的发明人已发现的新颖的知识>
如上文所述，认为通过采用外延层EPI形成为不仅覆盖在半导体层SL之上而且覆盖在元件隔离部分STI的部分之上的结构(见图5)，可以防止接触孔CNT的形成位置向元件隔离部分STI侧移位时的插塞PLG向支撑衬底SUB侧的穿透。也就是说，认为可以防止发生由半导体层SL与支撑衬底SUB之间经由插塞PLG的错误导通所导致的场效应晶体管的失效。
然而，本发明的发明人已经发现以下新颖的知识：在接触孔CNT的形成位置向元件隔离部分STI侧移位的情况下，存在不管图5中所示的结构的采用如何，也不一定可以防止发生半导体层SL与支撑衬底SUB之间经由插塞PLG的错误导通的情况。在下文中，将描述本发明的发明人已发现的新颖的知识。
首先，作为本发明的发明人已发现的所述新颖的知识的描述的前提条件，存在被绝缘体上硅衬底1S上的元件隔离部分STI分隔的各种尺寸的有源区。也就是说，尽管在半导体芯片上形成了静态随机存取存储器(SRAM)、逻辑电路、输入/输出(I/O)电路等，但是其中形成了这些电路的有源区的尺寸取决于所使用的电路种类而互不相同。相应地，存在与配置所述半导体芯片的绝缘体上硅衬底1S上的各种电路相对应的各种尺寸的有源区。在下文中，将在上述的前提条件下描述本发明的发明人已发现的新颖的知识。
图6是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述本发明的发明人已经发现的新颖的知识的目的。元件隔离部分STI和阱WL形成在绝缘体上硅衬底1S中，所述绝缘体上硅衬底1S包括支撑衬底SUB、掩埋绝缘膜BOX和半导体层SL。然后，在半导体层SL上/之上形成处于从半导体层SL上方延伸到元件隔离部分STI的部分上方的状态的外延层EPI。尽管目前为止已经描述的配置与上述的图5中的配置相同，但是在图6所示的配置的情况下，外延层EPI的端部的结构具有“拖尾结构”。也就是说，图6中的配置与图5中的配置的不同在于，虽然外延层EPI的端部的结构具有图5中的“小面结构”，但是在图6中外延层EPI的端部的结构具有“拖尾结构”。
这里，图5中所示的“小面结构”意味着锥形形状，并且具体地意味着由陡峭倾斜线配置的端部形状。另一方面，图6中所示的“拖尾结构”意味着通过将陡峭倾斜线与缓慢倾斜线相组合形成的端部形状。也就是说，图6中所示的“拖尾结构”与图5中所示的具有由具有恒定的倾斜的倾斜线配置的端部形状的“小面结构”的不相同之处在于：“拖尾结构”是通过将不同倾斜的倾斜线彼此之间相互组合来配置的。具体地，作为“拖尾结构”的特征，可以给出“拖尾结构”的(在栅极宽度方向上的)宽度变得大于“小面结构”的(在栅极宽度方向上的)宽度的点。
在“小面结构”中，通过采用图5中所示的配置，不管接触孔CNT的形成位置向元件隔离部分STI侧的移位如何，可以防止发生半导体层SL与支撑衬底SUB之间经由插塞PLG的错误导通。另一方面，在“拖尾结构”中，由于上述的“拖尾结构”的特征，在接触孔“CNT”的形成位置向元件隔离部分STI侧移位的情况下，半导体层SL和支撑衬底SUB经由插塞PLG错误地进入导通状态，而不管图5中所示的配置的采用如何。
在下文中，将描述上述的点。如上文所述，本发明的发明人已发现，在存在与半导体芯片中的各种电路相对应的各种尺寸的有源区的前提条件下，在有源区中的半导体层SL上/之上形成的外延层EPI的端部形状取决于被元件隔离部分STI围绕的有源区的宽度而不同。
具体地，所述知识如下。也就是说，在所关注的有源区的宽度(栅极宽度方向上的宽度)小的情况下，在有源区中的半导体层SL上/之上形成的外延层EPI的端部形状呈现如图5中所示的“小面结构”。另一方面，在所关注的有源区的宽度(栅极宽度方向上的宽度)大的情况下，在有源区中的半导体层SL上/之上形成的外延层EPI的端部形状呈现如图6中所示的“拖尾结构”。
然后，当考虑该知识时，在有源区的宽度如图5中所示地小时，可以防止接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX，而不管接触孔CNT的形成位置向元件隔离部分STI侧的移位如何。因此，可以防止发生半导体层SL与支撑衬底SUB之间经由插塞PLG的错误导通。
另一方面，图7是示出了绝缘体上硅衬底的主要部分的一个示例的截面图，以用于描述在图6中所示的情况下由插塞的错位导致的问题的目的。如图6和图7中所示，在有源区的宽度(栅极宽度方向上的宽度)大的情况下，当接触孔CNT的形成位置向元件隔离部分STI侧移位时，在具有“拖尾结构”的外延层EPI的端部中形成接触孔CNT。由于外延层EPI在具有“拖尾结构”之处上变薄，因此半导体层(半导体层SL和外延层EPI)不足以用作接触孔CNT的形成中的蚀刻停止层。结果，即使在如图7中所示的处于从半导体层SL上方延伸并伸出到元件隔离部分STI的部分之上的状态的半导体层SL上/之上形成外延层EPI的情况下，当接触孔CNT的形成位置向元件隔离部分STI侧移位时，也发生接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX，并且半导体层SL和支撑衬底SUB经由插塞PLG错误地进入导通状态。
<知识的细节>
本发明的发明人已发现的新颖的知识是使得在所关注的有源区中的半导体层SL上/之上形成的外延层EPI的端部形状取决于被元件隔离部分STI围绕的有源区的宽度(栅极宽度方向上的宽度)而不同。定性地，本发明的发明人已发现的新颖的知识是使得在所关注的有源区的宽度小的情况下，外延层EPI的端部形状呈现“小面结构”，在有源区的宽度大的情况下，外延层EPI的端部形状呈现“拖尾结构”。
在下文中，将参照图8A和图8B具体描述本发明的发明人已发现的新颖的知识的细节。图8A是示意性地示出在有源区的宽度(栅极宽度方向上的宽度W)改变的情况下半导体层SE(半导体层SL和外延层EPI)的形状改变的一个示例的图示，并且图8B是示出了有源区的宽度(栅极宽度方向上的宽度W)与半导体层SE(半导体层SL和外延层EPI)的厚度之间的关系的一个示例的图示。顺便提及，“Z”表示垂直于绝缘体上硅衬底1S的主表面的方向上的高度(这里是通过将半导体层SL与外延层EPI相组合而配置的半导体层SE的厚度)，“y”表示从元件隔离部分STI与有源区之间的边界距离的位置，并且“C”表示半导体层SE的栅极宽度方向上的宽度W的中心位置。
首先，在图8A中，看到在有源区的宽度W小于或等于0.2μm的情况下，半导体层SE的端部形状呈现“小面结构”。看到在有源区的宽度W增加到0.25μm的情况下，半导体层SE的端部形状呈现比当有源区的宽度W小于或等于0.2μm时呈现的“小面结构”更加缓慢的“小面结构”。此外，看到在有源区的宽度W增加到0.5μm的情况下，半导体层SE的端部形状呈现“拖尾结构”，并且在有源区的宽度W增加到1.0μm的情况下，半导体层SE的端部形状呈现更“拖尾结构”。相应地，当考虑图8A中的结果时，看到在有源区的宽度W小于或等于0.25μm的情况下，半导体层SE的端部形状总体呈现“小面结构”，以及在有源区的宽度W超过约0.25μm时，半导体层SE的端部形状呈现“拖尾结构”。也就是说，当定性地评估本发明的发明人已从图8A中的结果发现的新颖的知识时，可以说端部形状从“小面结构”向“拖尾结构”改变，“小面结构”和“拖尾结构”的边界是有源区的宽度W为约0.25μm的情况。相应地，在有源区的宽度W小于或等于0.25μm的情况下，通过采用图5中所示的配置，可以抑制接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX，而不管接触孔CNT的形成位置向元件隔离部分STI侧的移位如何。因此，可以防止发生半导体层SL与支撑衬底SUB之间经由插塞PLG的错误导通。
另一方面，当有源区的宽度W大于0.25μm时，在接触孔CNT的形成位置向元件隔离部分STI侧移位的情况下，变得难以有效地防止接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX，而不管图5中所示的配置的采用如何。相应地，存在可能发生半导体层SL与支撑衬底SUB之间经由插塞PLG错误导通的可能性。因此，看到当有源区的宽度W大于0.25μm时，必须采用用图5中所示的配置替换的设计，以用于防止接触孔CNT穿透半导体层SL和掩埋绝缘膜BOX。
然后，在图8B中，横轴指示有源区的宽度(在栅极宽度方向上的：Wμm)，并且纵轴指示半导体层SE的厚度比率。顺便提及，这里描述的半导体层SE的厚度被指示为通过将绝缘体上硅衬底1S的半导体层SL的厚度与外延层EPI的厚度相加在一起获得的值。此外，在图8B中，“圆形”指示在外延层EPI的中心处测量的半导体层SE的厚度。此外，“正方形”指示在与支撑衬底SUB和元件隔离部分STI之间的边界相距90nm地隔开的位置处测量的半导体层SE的厚度。此外，“菱形”指示在与支撑衬底SUB和元件隔离部分STI之间的边界相距60nm地隔开的位置处测量的半导体层SE的厚度。此外，“三角形”指示在与支撑衬底SUB和元件隔离部分STI之间的边界相距30nm地分隔开的位置处测量的半导体层SE的厚度。
如从图8B中明显地看到，在有源区的宽度W小于0.25μm的情况下，“圆形”、“正方形”、“菱形”和“三角形”几乎互相重叠。这意味着半导体层SE的中心部分的厚度几乎等于在与支撑衬底SUB和元件隔离部分STI之间的边界相距30nm至90nm地分隔开的的位置处测量的半导体层SE的厚度。
另一方面，随着有源区的宽度W从0.25nm逐步增加，“圆形”、“正方形”、“菱形”和“三角形”逐步地相互分离。这意味着半导体层SE的厚度随着远离半导体层SE的中心位置并接近支撑衬底SUB与元件隔离部分STI之间的边界的位置而降低。换言之，这意味着当有源区的宽度W超过0.25μm时，通常呈现“拖尾结构”。看到特别是当有源区的宽度W达到1.0μm时，在与支撑衬底SUB和元件隔离部分STI之间的边界相距30nm地分离开的位置处测量的半导体层SE的厚度变得比在半导体层SE的中心位置处测量的厚度的一半更薄。根据该事实，看到有源区的宽度W增加得越多，则“拖尾结构”呈现得越经常。也就是说，图8B中的图示指示在接触孔CNT的形成位置向元件隔离部分STI侧移位的情况下，有源区的宽度W增加得越多，则接触孔CNT的穿透半导体层SL和掩埋绝缘膜BOX发生得越频繁。
然后，将描述本发明的发明人已经研究的关于当有源区的宽度W增加时，外延层EPI的端部形状从“小面结构”改变为“拖尾结构”的机制的结果。
<形成“拖尾结构”的机制>
图9是示出了当利用外延生长方法在绝缘体上硅衬底1S的半导体层SL上/之上生长外延层时的生长表面的一个示例的图示。如由图9中的箭头A1所指示的，外延层在半导体层SL的中心部分之上沿着(100)表面生长。这是因为在外延层下面的半导体层SL的表面是(100)表面，并且外延层在半导体层SL的(100)表面上/之上生长。
另一方面，如由图9中的箭头A2所指示的，外延层在半导体层SL的端部及其附近之上沿着由例如(111)表面表示的高指数表面(high index surface)生长。这是因为，例如如图9中示意性地示出的，半导体SL的端部以使得半导体层SL的膜厚度变薄的方式为弧形的或倾斜的，并且与(100)表面不相同的高指数表面作为倾斜平面而暴露，因此外延层在半导体层SL的端部及其附近上在高指数表面上/之上生长。
顺便提及，半导体层SL的端部形成为弧形形状或倾斜形状的原因是：半导体层SL的端部的形状形成为在将半导体层SL氧化为氧化物膜的处理以及在形成外延层之前执行的去除氧化物膜的处理中容易地改变。例如，在元件隔离部分STI以被凹陷低于半导体层SL的表面的状态形成的情况下，半导体层SL的每个侧面暴露，因此半导体层SL的端部的形状更容易被上述的这种处理影响。也就是说，半导体层SL的端部的形状形成为弧形形状和倾斜形状，这是由半导体层SL的端部的形状比半导体层SL的中心部分的形状更容易受到上述的这种处理(氧化处理和氧化物膜去除处理)的影响的事实导致的。
如上文所述，半导体层SL的中心部分及其附近以及端部及其附近在外延层下面的半导体层SL的暴露面的取向上互不相同。然后，本发明的发明人已经新发现了由外延层在半导体层SL的中心部分及其附近上的生长面的取向与外延层在半导体层SL的端部及其附近上的生长面的取向之间的差别导致形成“拖尾结构”。
具体地，在(100)表面被用作生长面的外延层中存在许多称为“台阶”的部分以及许多称为“扭折”的部分。这些部分主要由硅的悬挂键配置。另一方面，称为“台阶”的部分的数量以及称为“扭折”的部分的数量在使用高指数表面作为生长面的外延层中是小的。然后，由以下事实导致形成“拖尾结构”：虽然在(100)表面上存在许多称为“台阶”的部分和许多称为“扭折”的部分，但是在高指数表面上存在很少的称为“台阶”的部分和很少的称为“扭折”的部分。
在下文中，将描述取决于在(100)表面与高指数表面之间的称为“台阶”的部分与称为“扭折”的部分在数量上的差别形成“拖尾结构”的机制。
图10是示意性地示出了“台阶”的形状的一个示例的图示，并且在图10中示出了在“台阶”中捕获(capture)硅元素的状态。此外，图11是示意性地示出了“扭折”的形状的一个示例的图示，并且在图11中示出了在“扭折”中捕获硅元素的状态。也就是说，从图10和图11来看明显的是，在“台阶”和“扭折”中容易地捕获形成外延生长的核心(nucleuse)的硅元素。这意味着容易地捕获硅元素并且在具有许多“台阶”和“扭折”的(100)表面上存在许多外延生长的核心。因此，认为(100)表面上的外延生长的速度增加。另一方面，在具有很少的“台阶”和“扭折”的高指数表面上捕获硅元素是困难的，这意味着在高指数表面上用于外延生长的核心的数量是很少的。因此，认为高指数表面上的外延生长的速度降低。
此外，如图12中所示，由于在半导体层SL的端部及其附近存在的高指数表面上的“台阶”的数量和“扭折”的数量很少，因此容易发生附着到高指数表面的硅元素的迁移。另一方面，在半导体层SL的中心部分上的(100)表面上，在(100)表面上大量存在的“台阶”和“扭折”中，容易地捕获从高指数表面迁移的硅元素。结果，由于在外延层沿着(100)表面生长之处的中心区上外延生长的速度增加，因此外延层的厚度增加。相对比地，由于在外延层沿着高指数表面生长之处的半导体层SL的端部区及其附近上的作为用于捕获硅元素的部分的“台阶”的数量和“扭折”的数量很少，因此容易发生硅元素从半导体层SL的端部及其附近向中心部分的迁移。因此，在半导体层SL的端部及其附近上，外延生长的速度降低并且外延层的厚度减少。
基于上述的机制，在外延层的端部及其附近上形成“拖尾结构”。具体地，由于随着有源区的宽度增加，(100)表面与高指数表面的比率也增加，因此在(100)表面上存在的“台阶”的数量和“扭折”的数量自然也增加。因此，由于从高指数表面迁移的硅元素当然在(100)表面上存在的“台阶”和“扭折”中被捕获，因此认为硅元素可能从(100)表面再次迁移到高指数表面的可能性是低的。因此，认为当有源区的宽度增加时，在外延层的端部及其附近上形成“拖尾结构”变得容易。另一方面，当有源区的宽度减少时，(100)表面与高指数表面的比率降低。因此，在(100)表面上存在的“台阶”的数量和“扭折”的数量自然地减少。因此，认为从高指数表面迁移到(100)表面的硅元素在(100)表面上存在的“台阶”和“扭折”中并未被完全捕获，并且溢出。然后，未被捕获而溢出的硅元素从(100)表面再次迁移到高指数表面。相应地，有源区的宽度的减少导致了充当外延生长的核心的许多硅元素也存在于高指数表面上，并且在外延层的端部及其附近上的“拖尾结构”的形成变得困难。可以说明以下趋势(见图8A)：基于上述机制，虽然例如在有源区的宽度小的情况下难以形成“拖尾结构”，但是有源区的宽度增大得越多，“拖尾结构”就越经常地呈现(见图8A)。
<与“拖尾结构”相关的问题>
然后，本发明的发明人已发现了与上述的“拖尾结构”相关的新问题。将参照图14至图16描述该问题。
首先，图14是示出了在绝缘体上硅衬底上形成的场效应晶体管的一个示例的平面图，并且图15是沿着图14中的I-I线的截面图。顺便提及，在图15中，由于沿着栅极宽度方向的截面图几乎与图6中的截面图相同，因此省略了对其的图示。
如图14中所示，场效应晶体管Q布置在栅极宽度方向上的宽度W1为至少0.25μm的宽有源区ACTw中。场效应晶体管Q的栅极电极G在与栅极宽度方向正交的沟道长度方向上布置在有源区ACTw中的中心部分上，并处于在栅极宽度方向跨越有源区ACTw延伸的状态。如图15中所示，栅极电极G隔着栅极绝缘膜GOX形成在半导体层SL上/之上。
此外，如图14中所示，半导体层SE布置在栅极电极G的两侧上，并且栅极电极G插在有源区ACTw中。如图15中所示，通过在半导体层SL上/之上层叠外延层EPI来形成各半导体层SE。场效应晶体管Q的源极SR和漏极DR在相应的半导体层SE中形成。每个半导体层SE的外周端部突出到在元件隔离部分STI的外周端部中形成的凹部DB中。在此情况下，每个半导体层SL的外周端部的形状形成为图15中所示的“卷边结构(hemming structure)”。
在栅极电极G和半导体层SE(源极区和漏极区)的上表面上/之上形成硅化物层SF。在漏极区DR和源极区SR上/之上形成的硅化物层SF分别与插塞PLGd和PLGs电耦合。插塞PLGd和PLGs在层间绝缘膜IL中穿孔的接触孔CNT中形成。
此外，用于对阱WL供电的有源区ACTp布置在与有源区ACTw分离的位置处。硅化物层SF在有源区ACTp中的支撑衬底SUB的上表面之上形成。硅化物层SF与阱WL和插塞PLGp电耦合。插塞PLGp在层间绝缘膜IL中穿孔的接触孔CNT中形成。
顺便提及，如上文所述，场效应晶体管Q布置在栅极宽度方向上的宽度W1至少为0.25μm的有源区ACTw中。因此，在外延层EPI的形成中执行的选择性外延生长处理中，由于与在宽有源区ACTw的中心部分上的生长相比，在宽有源区ACTw的外周端部上外延层EPI的生长是不足的，因此外延层EPI变薄，并在有源区ACTw的外周端部上形成向外变薄变尖的形状(卷边结构)。因此，例如，在具有通过向绝缘体上硅衬底1S的阱WL施加背栅电压Vb来调节场效应晶体管Q的阈值电压的配置的半导体器件等中，在宽有源区ACTw的外周端部上的外延层EPI(半导体层SE)的前端部分上发生电场集中。顺便提及，在图15中，Vb、Vd、Vg和Vs表示在半导体器件的待机状态中施加的电压。Vb例如是-1.5V的背栅电压，Vd例如是0.75V的漏极电压，Vg例如是0V的栅极电压，并且Vs例如是0V的源极电压。
这里，图16示出了在处于图14中的半导体器件的待机状态下，元件隔离部分STI与宽有源区ACTw中的半导体层SE及其附近之间的边界部分上的电场状态的仿真结果的一个示例。示出了剖面线越精细，电场越强。Em表示电场最大点。从该图看出，在外延层EPI(半导体层SE)的外周端部上发生电场集中。因此，绝缘体上硅衬底1S的掩埋绝缘膜BOX的TDDB(时间相关的电介质击穿)寿命缩短。这是因为，例如在绝缘体上硅衬底1S上形成的半导体器件中，由于掩埋绝缘膜BOX比栅极绝缘膜GOX更厚，因此施加更高的衬底偏置电压(背栅电压)，以增加半导体器件等的待机状态中的场效应晶体管Q的阈值。
从上述观点来看，在本实施例中，将描述用于解决由上述的“卷边结构”导致的问题的技术。
<半导体器件制造方法的示例>
将根据图17中的流程图并参照图18至图33来描述根据本实施例的半导体器件的制造方法的一个示例。顺便提及，在下面的附图中，为了附图的清楚示出，在平面图中也制作了剖面线。
图18是示出了根据本实施例的半导体器件的制造方法的一个处理中的绝缘体上硅衬底的主表面上的主要部分的一个示例的平面图，图19是沿着图18中的II-II线的截面图，图20是分别沿着图18中的III-III线和IV-IV线的左侧和右侧截面图。
绝缘体上硅衬底1S包括支撑衬底SUB、支撑衬底SUB上/之上形成的掩埋绝缘膜BOX、掩埋绝缘膜BOX上/之上形成的半导体层SL等。支撑衬底SUB例如由单晶硅(Si)制成。半导体层SL例如由硅(Si)制成，并且其厚度例如是约5nm到约20nm。掩埋绝缘膜BOX例如由氧化硅制成，并且其厚度例如是约5nm到约20nm。
首先，在绝缘体上硅衬底1S中形成沟槽型元件隔离部分STI(图17中的S100)。由此，形成被元件隔离部分STI分隔的多个有源区ACT(ACTw、ACTn)。此时，也与有源区ACTw和ACTn的形成同时地形成用于供电的有源区ACTp。
这里，代表性地示出了在栅极宽度方向(第一方向，栅极电极的延伸方向)上的宽度W1为至少0.25μm(250nm：第一长度)的有源区(第一有源区)ACTw，并且代表性地示出了在栅极宽度方向上的宽度W2小于0.25μm的有源区(第二有源区)ACTn。顺便提及，在包括有源区ACT(ACTw和ACTn)中的半导体层SL的表面的中心部分的大多数部分上，(100)表面被暴露。另一方面，在有源区ACT(ACTw和ACTn)中的半导体层SL的表面的端部是倾斜的，并且与(100)表面不同的高指数表面被暴露作为倾斜面。
然后，通过用离子注入法等将导电型杂质注入绝缘体上硅衬底1S的支撑衬底SUB中，形成阱WL1和WL2。此外，通过用离子注入法等将导电型杂引入绝缘体上硅衬底1S的半导体层SL中来调节场效应晶体管的阈值(图17中的S101)。
然后，在半导体层SL上/之上形成栅极绝缘膜GOX(图17中的S102)。然后，通过化学气相沉积(CVD，Chemical VaporDeposition)法等将多晶硅膜沉积在绝缘体上硅衬底1S的主表面上，并通过用光刻技术和蚀刻技术对多晶硅膜进行图案化来形成栅极电极G1和G2(图17中的S103)。
然后，在栅极电极G1和G2的侧面上形成偏移间隔物GOS和侧壁间隔物SW(图17中的S104和S105)。偏移间隔物GOS各自由例如氧化硅膜配置。侧壁间隔物SW各自由例如氮化硅膜配置。
顺便提及，通过执行上述处理，在与有源区ACT的外周相邻的元件隔离部分STI的端部中形成凹部DB。在有源区ACT中的半导体层SL的上部拐角附近处的侧表面的一部分从凹部DB暴露。因此，与半导体层SL的中心部分的形成相比，变得容易使半导体层SL的外周端部形成为弧形形状和倾斜形状。
然后，图21是示出了图18中的处理之后的制造半导体器件的方法的一个处理中的绝缘体上硅衬底的主表面上的主要部分的一个示例的平面图，并且图22是沿着图21中的II-II线的截面图。
这里，通过化学气相沉积法等，将硬掩模膜(掩模层)HM沉积到绝缘体上硅衬底1S的主表面上(图17中的S106)。硬掩模膜HM由与侧壁间隔物SW的材料不相同的材料制成，以相对于下面的侧壁间隔物SW而言在蚀刻硬掩模膜HM时具有选择性(关于例如硬掩模膜HM的选择性蚀刻)。也就是说，在侧壁间隔物SW由氮化硅膜(氮化物膜)配置的情况下，硬掩模膜HM由氧化硅配置(氧化物膜)。另一方面，在侧壁间隔物SW由氧化硅膜配置的情况下，硬掩模膜HM由氮化硅膜配置。尽管例如约2nm到约5nm的硬掩模膜HM的厚度是足够的，但是该厚度可以被设定成约2nm到约10nm。
然后，通过光刻技术在硬掩模膜HM上/之上形成抗蚀图案RP(RP1和RP2)。由此，在窄有源区ACTn侧，有源区ACTn的整个区域及其周围被抗蚀图案RP2覆盖。另一方面，在宽有源区ACTw侧，仅有源区ACTw中的中心部分被抗蚀图案RP1覆盖。也就是说，在宽有源区ACTw中的半导体层SL的外周端部并未被抗蚀图案RP1覆盖。在宽有源区ACTw中，半导体层SL的未被抗蚀图案RP1覆盖的部分的长度(即，从抗蚀图案的外周到元件隔离部分STI的长度)是形成上述的“拖尾结构”的部分的长度，并且该长度例如是约90nm或约60nm。
顺便提及，在上述的示例中，在宽有源区ATCw侧，半导体器件被配置成使得半导体层SL的外周端部的整个区域未被抗蚀图案RP1覆盖。然而，在宽有源区ACTw中的半导体层SL的沟道长度方向上的两个端部上均未形成“拖尾结构”的情况下，半导体器件可以被配置成仅在宽有源区ACTw中的半导体层SL的外周端部的栅极宽度方向上的两个端部不覆盖抗蚀图案RP1。此外在此情况中，从抗蚀图案RP1的外周到元件隔离部分STI的长度是例如约90nm或约60nm。
然后，图23是示出了图21中的处理之后的制造半导体器件的方法的一个处理中的绝缘体上硅衬底的主表面上的主要部分的一个示例的平面图，并且图24是沿着图23中的II-II线的截面图。
这里，通过利用上述的抗蚀图案RP(见图21和图22)作为蚀刻掩模来蚀刻下面的硬掩模膜HM，形成硬掩模图案HM1和HM2。此时，在硬掩模膜HM由氧化硅膜配置的情况下，以及在使用湿法蚀刻的情况下，使用氢氟酸(HF)、缓冲氢氟酸(BHF)等，以及在使用干法蚀刻的情况下，使用氟碳(CF4)气体、三氟甲烷(CHF3)气体、二氟甲烷(CH2F2)气体等。另一方面，在硬掩模膜HM由氮化硅膜(氮化物膜)配置的情况下，抗蚀膜对热敏感，因此不可以使用被加热到约150℃的热的磷酸(H3PO4)。因此，在硬掩模膜HM由氮化硅膜配置的情况下，优选地使用干法蚀刻，在此情况下，与上述情况相类似地使用氟碳(CF4)气体、三氟甲烷(CHF3)气体、二氟甲烷(CH2F2)气体等。如此形成的硬掩模膜HM被图案化，然后通过例如灰化和SPM(硫酸/过氧化氢混合物：H2O/H2SO4混合溶液)清洗来去除抗蚀图案RP(RP1和RP2)。
由此，在窄有源区ACTn中，有源区ACTn的整个区域及其周围被硬掩模图案HM2覆盖。另一方面，在宽有源区ACTw中，仅宽有源区ACTw中的半导体层SL的中心部分被硬掩模图案HM1覆盖。也就是说，在宽有源区ACTw中的半导体层SL的外周端部(除了布置栅极电极G1和G2的部分之外的整个周围)并未覆盖硬掩模图案HM1，并被部分地暴露。宽有源区ACTw中的未覆盖硬掩模图案HM1的半导体层SL的部分的长度(即，从硬掩模图案HM1的外周到元件隔离部分STI的长度)是形成上述的“拖尾结构”的部分的长度，并且该长度例如是约90nm或约60nm。
顺便提及，如上文所述，在半导体器件被配置成仅宽有源区ACTw中的半导体层SL的外周端部的在栅极宽度方向上的两个端部未覆盖抗蚀图案RPI的情况下，仅宽有源区ACTw中的半导体层SL的外周端部的在栅极宽度方向上的两个端部未覆盖硬掩模图案HM1，并被部分地暴露。此外在此情况下，从硬掩模图案HM1的外周到元件隔离部分STI的长度是例如约90nm或约60nm。
然后，图25是示出了图23中的处理之后的制造半导体器件的方法的一个处理中的绝缘体上硅衬底的主表面上的主要部分的一个示例的平面图，并且图26是沿着图25中的II-II线的截面图。顺便提及，在图26中，圆形区示出了被虚线围绕的区的放大截面图(对下面其它附图也是如此)。
这里，在让硬掩模图案HM1和HM2保持原样的状态下，对绝缘体上硅衬底1S执行第一选择性外延生长处理。由此，在宽有源区ACTw中的半导体层SL的外周端部(除了布置了栅极电极G1和G2的部分之外的整个外周)上选择性地形成由硅(Si)等制成的外延层(第一外延层)EPI1(图17中的S108)。顺便提及，宽有源区ACTw的中心部分覆盖了硬掩模图案HM1，并且窄有源区ACTn覆盖了硬掩模图案HM2。因此，外延层EPI并不在宽有源区ACTw中的半导体层SL的中心部分上/之上形成，也不在窄有源区ACTn中的半导体层SL上/之上形成。
在第一选择性外延生长处理中，例如，使用包含二氯硅烷(SiH2Cl2)、氯化氢(HCl)和氢气(H2)的气体，并使用压力不小于10Pa且不大于1000Pa并且温度不小于700℃且不大于800℃的膜沉积条件。然而，气体和膜形成条件不限于上述，并且例如可以使用包含硅烷(SiH4)、氯(Cl)和氢气(H2)的气体，并且可以使用压力不小于10Pa且不大于1000Pa并且温度不小于500℃且不大于700℃的膜沉积条件。
此时，使用二氯硅烷和硅烷作为硅的气体源。另一方面，氯化氢和氯被用于确保第一选择性外延生长中的选择性，并使用氢气来在气体气氛中尽可能多地不包含湿气和氧。也可以例如在约700℃到约900℃的温度在保持真空状态的状态下，直接在执行用于形成外延层EPI1的外延生长之前执行氢气退火，以用于外延生长的稳定性。此外，在第一选择性外延生长处理中，例如，使用能够同时处理多个绝缘体上硅衬底1S且其内壁涂覆有硅的膜沉积装置(竖炉)。
如上文所述，在本实施例中，在宽有源区ACTw中，在其上薄薄地生长外延层的半导体层SL的外周端部(即，被形成为“拖尾结构”的部分)上预先部分地形成外延层EPI1。由此，可以补偿将会在宽有源区ACTw中的半导体层SL的外周端部上发生的外延层厚度的缺少。
此外，以在宽有源区ACTw中的半导体层SL的上表面的外周上向上突出的状态形成外延层EPI1。此外，外延层EPI1的外周端部延伸到元件隔离部分STI中的凹部DB中，并伸出在元件隔离部分EPI之上。此外，以还覆盖半导体层SL的上部拐角附近的侧表面的部分的状态形成外延层EPI1的外周端部。
然后，图27是示出了图25中的处理之后的制造半导体器件的方法的一个处理中的绝缘体上硅衬底1S的主表面上的主要部分的一个示例的平面图，并且图28是沿着图27中的II-II线的截面图。
这里，硬掩模图案HM1和HM2(见图25和图26)被去除以暴露在绝缘体上硅衬底1S的窄有源区ACTn和宽有源区ACTw的整个区域中形成的半导体层SL(图17中的S109)。此时，通过在半导体层SL的外周端部上形成的外延层EPI1，在宽有源区ACTw中的半导体层SL的上表面上形成台阶。此外，半导体层SL自身的暴露的区域减少了与宽有源区ACTw中的半导体层SL的上表面上的外延层EPI1的区域相对应的量。
然后，图29是示出了图27中的处理之后的制造半导体器件的方法的一个处理中的绝缘体上硅衬底1S的主表面上的主要部分的一个示例的平面图，并且图30是沿着图29中的II-II线的截面图。
这里，对绝缘体上硅衬底1S执行第二选择性外延生长处理。由此，在窄有源区ACTn中的半导体层SL、宽有源区ACTw中的半导体层SL以及外延层EPI1上/之上选择性地形成由硅(Si)等制成的外延层(第二外延层)EPI2(图17中的S110)。用于执行第二选择性外延生长处理的方式、条件等与第一选择性外延生长处理的专栏里描述的方式、条件等是相同的。
通过执行第二选择性外延生长处理，在窄有源区ACTn中形成具有半导体层SL和外延层EPI2的半导体层SE2。在窄有源区ACTn中的半导体层SE2的外延层EPI2的外周端部延伸到元件隔离部分STI中的凹部DB中，并伸出在元件隔离部分STI之上。此外，以覆盖半导体层SL的上部拐角附近的侧表面的部分的状态形成半导体层SE2的外延层EPI2的外周端部。然后，半导体层SE2的外周端部的形状呈现“小面结构”。
另一方面，通过执行第二选择性外延生长处理，在宽有源区ACTw中形成具有半导体层SL以及外延层EPI1和EPI2的半导体层SE1。在本实施例中，由于在初始阶段在宽有源区ACTw中的半导体层SL的外周端部上形成外延层EPI1，因此可以将宽有源区ACTw中的半导体层SE1的外周端部的形状形成为与窄有源区ACTn中的半导体层SE2的外周端部的形状相同的“小面结构”。也就是说，可以消除宽有源区ACTw中的半导体层SE1与窄有源区ACTn中的半导体层SE2之间的外周端部的形状的差别。因此，可以充分地确保宽有源区ACTw中的半导体层SE1的外周端部的厚度。
顺便提及，条件等可以以以下方式设定：当执行第二选择性外延生长处理时，使得宽有源区ACTw中的半导体层SE1的高度变得等于窄有源区ACTn中的半导体层SE2的高度。由此，由于可以使得用于形成稍后将描述的源极区和漏极区的杂质的轮廓统一，因此可以改善半导体器件的性能和可靠性。
然后，去除侧壁间隔物SW(见图20)(图17中的S111)，然后通过光刻技术、离子注入法等形成延伸区(图17中的S112)。然后，再次在栅极电极G的侧壁上均再次形成侧壁间隔物SW(图17中的S113)。然后，通过光刻技术、离子注入法等，导电型杂质被引入到宽有源区ACTw中的半导体层SE1(半导体层SL以及外延层EPI1和EPI2)中，并且导电型杂质还被引入到窄有源区ACTn中的半导体层SE2(半导体层SL和外延层EPI2)中。由此，形成源极区和漏极区(图17中的S114)。
然后，图31是示出了在执行制造半导体器件的方法中的硅化物形成处理之后的绝缘体上硅衬底1S的主表面上的主要部分的一个示例的平面图，并且图32是沿着图31中的II-II线的截面图。
这里，在栅极电极G1和G2的上表面、半导体层SE1和SE2的表面以及用于供电的有源区ACTp的表面上/之上形成硅化物膜SF(图17中的S115)。
然后，图33是图31中的处理之后的制造半导体器件的方法的一个处理中的与沿着图18中的III-III线和IV-IV线的部分相对应的部分的左侧和右侧截面图。顺便提及，EX1和EX2表示在图17中的S112中形成的延伸区，SW2表示在图17中的步骤S113中再次形成的侧壁间隔物，SR表示在图17中的S114中形成的源极区，以及DR表示在图17的S114中形成的漏极区。
这里，通过化学气相沉积法等将由例如氧化硅膜配置的层间绝缘膜IL沉积在绝缘体上硅衬底1S的主表面上(图17中的S116)，随后通过光刻技术和蚀刻技术在层间绝缘膜IL中形成多个接触孔CNT(图17中的S117)。每个接触孔CNT被形成为使得接触孔的底表面到达硅化物膜SF。然后，通过将导电型材料(例如钨等)掩埋到每个接触孔CNT中来形成插塞PLG(图17中的S118)，随后执行布线形成处理(图17中的S119)。由此制造了半导体器件。
这里，在使用绝缘体上硅衬底1S的场效应晶体管中，促进了半导体层SL和掩埋绝缘膜BOX的膜变薄。具体地，在包括基于背栅电压而调节场效应晶体管的阈值电压的全耗尽晶体管的半导体器件中，必须减小上述的半导体层SL和掩埋绝缘膜BOX的厚度。为此，在形成接触孔CNT时宽有源区ACTw中的半导体层SE1的外周端部被形成为“卷边结构”的情况下，接触孔CNT穿透半导体层SL并到达支撑衬底SUB的问题倾向于频繁地发生。相反地，在本实施例中，在接触孔CNT的形成中，与窄有源区ACTn中的半导体层SE2的外周端部相类似的，宽有源区ACTw中的半导体层SE1的外周端部被形成为“小面结构”。也就是说，与窄有源区ACTn中的半导体层SE2的外周端部相类似的，充分地确保在宽有源区ACTw中的半导体层SE1的外周端部的厚度。因此，由于宽有源区ACTw中的半导体层SE1足以用作接触孔CNT的形成中的蚀刻停止层，因此接触孔CNT不会穿透半导体层SE1。相应地，可以防止发生宽有源区ACTw中的半导体层SE1与支撑衬底SUB之间的错误导通。
<半导体器件的配置示例>
随后将参照图34至图39描述如上所述地制造的半导体器件的一个示例。
图34是示出了配置根据本实施例的半导体器件的绝缘体上硅衬底的主表面上的主要部分的一个示例的平面图，图35是沿着图34中的V-V线的截面图，图36是沿着图34中的VI-VI线的截面图；图37是沿着图34中的VII-VII线的截面图，以及图38是分别示出了在图36和图37中用虚线围绕的区的左侧和右侧的放大截面图。
在配置根据本实施例的半导体器件的绝缘体上硅衬底1S上形成场效应晶体管Q1和Q2。场效应晶体管Q1和Q2各自由例如全耗尽晶体管配置。全耗尽晶体管在短沟道效应的抑制方面是非常优异的，并且在以下方面也是优异的：由于杂质未被引入沟道区(在栅极电极G1和G2的正下方形成的半导体层SL)中，由杂质的变化导致的阈值电压的变化是小的。因此，通过采用全耗尽晶体管，可以提供性能方面优异的半导体器件。如上文所述，在全耗尽晶体管中，必须将半导体层SL和掩埋绝缘膜BOX形成为薄的。相应地，在本实施例中，半导体层SL的厚度被设定为不小于5nm且不大于20nm，并且掩埋绝缘膜BOX的厚度也被设定为不小于5nm且不大于20nm。由此，可以实现各自由全耗尽晶体管配置的场效应晶体管Q1和Q2，并且也变得易于基于施加于阱WL1和WL2的背栅电位来调节场效应晶体管Q1和Q2的阈值电压。
如图34中所示，场效应晶体管Q1布置在栅极宽度方向上的宽度W1大于或等于0.25μm(250nm：第一长度)的宽有源区ACTw中。
场效应晶体管Q1的栅极电极G1在与栅极宽度方向正交的沟道长度方向上布置在宽有源区ACTw中的中心部分上，并处于跨越宽有源区ACTw的状态。如图35中所示，栅极电极G1隔着栅极绝缘膜GOX形成在宽有源区ACTw中的半导体层SL之上。此外，侧壁间隔物SW隔着偏移间隔物GOS形成在场效应晶体管Q1的栅极电极G1的侧面上(见图33)。此外，硅化物层SF形成在栅极电极G1的上表面上/之上(见图33)。
此外，如图34中所示，半导体层(层叠体)SE1形成在栅极电极G1的两侧上，并且栅极电极G1插在宽有源区ACTw中。如上文所述，半导体层SE1包括半导体层SL以及外延层EP1和EP2，如图35、图36和图38中所示(左侧图)。如同参照图26所描述的，半导体层SE1的外延层EPI1的外周端部延伸到元件隔离部分STI的凹部DB中，并伸出在元件隔离部分STI之上。此外，半导体层SE1的外延层EPI1的外周端部形成为处于也覆盖半导体层SL的上部拐角附近的侧表面的部分的状态。
在半导体层SE1中形成场效应晶体管Q1的源极区SR1和漏极区DR1。这里，在全耗尽晶体管中，尽管当使半导体层SL变薄时半导体层SL变薄，但是场效应晶体管Q1的源极区SR1和漏极区DR1的相应的电阻值增大。因此，在本实施例中，场效应晶体管Q1的源极区SR1和漏极区DR1各自形成在半导体层SE1(半导体层SL以及外延层EPI1和EPI2的层叠体)中。由此，通过使栅极电极G1正下方的半导体层SL是薄的，可以实现全耗尽晶体管，并且通过使用于源极区SR1和漏极区DR1的半导体层SL变厚，还可以减小源极区SR1和漏极区DR1的相应的电阻值。由此，根据本实施例，可以改善场效应晶体管Q1的性能。
此外，如图35中所示，延伸区EX形成在栅极电极G1下方与栅极电极G1对准的半导体层SL中的与源极区SR1和漏极区DR1的沟道侧相邻的位置处。此外，硅化物层SF形成在分别形成源极区SR1和漏极区DR1的半导体层SE1的表面上/之上。
此外，如图34中所示，用于向场效应晶体管Q1的阱WL1供电的有源区ACTp1形成在与宽有源区ACTw分离的位置处。如图35中所示，硅化物层SF经由有源区ACTp1中的阱WL1形成在支撑衬底SUB的上表面之上。
另一方面，如图34中所示，场效应晶体管Q2布置在栅极宽度方向上的宽度W2小于0.25μm(250nm)的窄有源区ACTn中。
场效应晶体管Q2的栅极电极G2在与栅极宽度方向正交的沟道长度方向上布置在窄有源区ACTn中的中心部分上，并处于在栅极宽度方向上延伸以跨越窄有源区ACTn的状态。如图35中所示，栅极电极G2隔着栅极绝缘膜GOX形成在窄有源区ACTn中的半导体层SL之上。侧壁间隔物SW2隔着偏移间隔物GOS也形成在栅极电极G2的侧面上(见图33)。此外，硅化物层SF形成在栅极电极G2的上表面上/之上(见图33)。
此外，如图34中所示，半导体层(层叠体)SE2形成在栅极电极G2的两侧，并且栅极电极G2插在窄有源区ACTn中。如上文所述，半导体层SE2包括半导体层SL和外延层EP2，如图37和图38(右侧图)中所示。如图30中所示，半导体层SE2的外延层EPI2的外周端部延伸到元件隔离部分STI的凹部DB中，并伸出在元件隔离部分STI之上。此外，半导体层SE2的外延层EPI2的外周端部形成为处于也覆盖半导体层SL的上部拐角附近的侧表面的部分的状态。
场效应晶体管Q2的源极区SR2和漏极区DR2形成在半导体层SE2中。由此，通过使栅极电极G2正下方的半导体层SL是薄的，可以获得全耗尽晶体管，并且通过使用于源极区SR2和漏极区DR2的半导体层SL变厚，还可以使源极区SR2和漏极区DR2的相应的电阻值减小。由此，根据本实施例，可以改善场效应晶体管Q2的性能。
此外，如图35中所示，延伸区EX形成在栅极电极G2下方的与栅极电极G2对准的半导体层SL中的与源极区SR2和漏极区DR2的沟道侧相邻的位置处。此外，硅化物层SF形成在分别形成源极区SR2和漏极区DR2的半导体层SE2的表面上/之上。
此外，如图34中所示，在与窄有源区ACTn分离的位置处形成用于向场效应晶体管Q2的阱WL2供电的有源区ACTp2。如图35中所示，在有源区ACTp2中的阱WL2的上表面之上形成硅化物层SF。
层间绝缘膜IL沉积在绝缘体上硅衬底1S的主表面上/之上，以如上文所述地形成为覆盖场效应晶体管Q1和Q2。多个接触孔CNT形成在层间绝缘膜IL中。每个接触孔CNT的底面到达硅化物层SF。由导电材料(例如钨等)制成的插塞PLGs、PLGd和PLGp以分别耦合到硅化物层SF的状态被掩埋在接触孔CNT中。此外，尽管未在图示中示出，但是例如到达栅极电极G1和G2的上表面上的硅化物层SF的接触孔可以形成在层间绝缘膜IL中，并且用于栅极电极取出(extraction)的插塞以耦合到栅极电极G1和G2上的硅化物层SF的状态形成在这些接触孔中。
此外，如图35中所示，当半导体器件处于待机状态时，将例如约0.75V的漏极电压Vd施加到插塞PLGd，插塞PLGd电耦合到漏极区DR1和DR2。此外，将例如0V的源极电压Vs施加到插塞PLGs，插塞PLGs电耦合到源极区SR1和SR2。此外，将例如0V的栅极电压Vg施加到栅极电极G1和G2。此外，将例如约-1.5V的背栅电压Vb施加到电耦合到阱WL1和WL2的插塞PLGp。
顺便提及，尽管在本实施例中，例示了一个插塞PLG布置在宽有源区ACTw中的情况，但是本发明不限于这种情况。例如，如图8B中所示，在宽有源区ACTw的宽度为至少0.50μm的情况下，可以将多个插塞PLGs和PLGd布置在宽有源区ACTw中。
这里，在根据本实施例的半导体器件中，如图38的左侧图中所示，在宽有源区ACTw中形成的半导体层SE1的外周端部的形状被形成为几乎与窄有源区ACTn中形成的半导体层SE2的外周端部的形状相同的“小面结构”。这里，在宽有源区ACTw中形成的半导体层SE1的外周端部对应于栅极宽度方向上的两个端部以及沟道方向上的与栅极电极G1分离的一侧端部。此外，在窄有源区ACTn中形成的半导体层SE2的外周端部对应于栅极宽度方向上的两个端部以及沟道长度方向上的与栅极电极G2分离的一侧端部。
此外，在根据本实施例的半导体器件中，在宽有源区ACTw中形成的半导体层SE1的外周端部的小面角度θ1以及在窄有源区ACTn中形成的半导体层SE2的外周端部的小面角度θ2被设定为不小于30°且小于90°。在这种情况下，半导体层SE1的外周端部的小面角度θ1是在半导体层SL和掩埋绝缘膜BOX之间的边界平面与半导体层SE1的外周端部的倾斜平面(外延层EPI1和EPI2)之间形成的角度。此外，半导体层SE2的小面角度θ2是在半导体层SL和掩埋绝缘膜BOX之间的边界平面与半导体层SE2的外周端部的倾斜平面(外延层EPI2)之间形成的角度。
此外，在根据本实施例的半导体器件中，在宽有源区ACTw中形成的半导体层SE1中，在绝缘体上硅衬底1S的主表面上的从元件隔离部分STI和半导体层SL之间的边界起60nm的范围之内的厚度被设定为半导体层SE1的中心部分的厚度的至少50％。相似地，在窄有源区ACTn中形成的半导体层SE2中，从元件隔离部分STI和半导体层SL之间的边界起60nm的范围之内的厚度被设定为半导体层SE2的中心部分的厚度的至少50％。然而，优选地，半导体层SE1和SE2中的每个的外周端部的厚度被设定为变得等于半导体层SE1和SE2中的每个的中心部分的厚度，并且半导体层SE1和SE2的每个形成为使得外周端部的厚度不超过中心部分的厚度。
在以此方式配置的本实施例中，与窄有源区ACTn中的半导体层SE2的外周端部的厚度相类似的，充分地确保了宽有源区ACTw中的半导体层SE1的外周端部的厚度。
这里，图39示出了当根据本实施例的半导体器件处于待机状态时，宽有源区ACTw中的半导体层SE1和窄有源区ACTn中的半导体层SE2中的每个的外周端部及其附近(元件隔离部分与半导体层之间的边界及其附近)的电场状态的仿真结果。宽有源区ACTw中的半导体层SE1的外周端部及其附近的电场状态的仿真结果几乎与窄有源区ACTn中的半导体层SE2的外周端部及其附近的电场状态的仿真结果相同。在图39中，Em表示电场最大点。
从图39看出，在宽有源区ACTw中，与窄有源区ACTn相类似的，当半导体器件处于待机状态时，也可以防止半导体层SE1的外周端部上的电场集中。相应地，可以改善绝缘体上硅衬底1S的掩埋绝缘膜BOX的TDDB寿命。
在上文中，基于本发明的实施例具体描述了由相关的发明人所作出的本发明。然而，不用说，本发明不限于上述实施例，并且可以在不背离本发明的要旨的范围之内进行各种变型。

Claims (17)

1.一种制造半导体器件的方法，包括以下步骤：
(a)在绝缘体上硅衬底的半导体层侧上形成隔离部分，由此形成被所述绝缘体上硅衬底中的所述隔离部分分隔的有源区，其中所述绝缘体上硅衬底包括支撑衬底、所述支撑衬底上形成的掩埋绝缘膜以及所述掩埋绝缘膜上形成的所述半导体层；
(b)通过对所述绝缘体上硅衬底执行第一选择性外延生长处理，在所述有源区中的所述半导体层的外端部上选择性地形成第一外延层；以及
(c)在步骤(b)之后，通过对所述绝缘体上硅衬底执行第二选择性外延生长处理，在所述第一外延层和所述有源区中的所述半导体层之上选择性地形成第二外延层，
其中，所述有源区包括：
第一有源区，具有在第一方向上的长度大于或等于第一长度的宽度；以及
第二有源区，具有在所述第一方向上的长度小于所述第一长度的宽度；
其中，所述第一选择性外延生长处理是对所述第一有源区执行的；以及
其中，所述第二选择性外延生长处理是对所述第一有源区和所述第二有源区执行的。
2.根据权利要求1所述的方法，
其中所述第一选择性外延生长处理是对所述第一有源区中的所述半导体层的所述第一方向上的两个端部均执行的。
3.根据权利要求1所述的方法，在步骤(a)中，还包括以下步骤：
(a1)在形成所述隔离部分之后，在所述第一有源区和所述第二有源区中形成栅极电极；以及
(a2)在步骤(a1)之后，在所述栅极电极的侧面上形成侧壁间隔物；
其中所述第一方向是所述栅极电极的栅极宽度方向。
4.根据权利要求3所述的方法，在步骤(b)中，还包括以下步骤：
(b1)在所述绝缘体上硅衬底之上形成掩模层，通过所述掩模层，所述第一有源区中的所述半导体层的外周端部被部分地暴露；
(b2)在步骤(b1)之后，对所述绝缘体上硅衬底执行所述第一选择性外延生长处理；
(b3)在步骤(b2)之后，去除所述掩模层；以及
(b4)在步骤(b3)之后，对所述绝缘体上硅衬底执行所述第二选择性外延生长处理。
5.根据权利要求4所述的方法，
其中通过使用氮化硅膜形成所述侧壁间隔物，并且通过使用氧化硅膜形成所述掩模层。
6.根据权利要求4所述的方法，
其中通过使用氧化硅膜形成所述侧壁间隔物，并且通过使用氮化硅膜形成所述掩模层。
7.根据权利要求1所述的方法，
其中所述第一长度是250nm。
8.根据权利要求1所述的方法，
其中在与所述隔离部分的端部相距90nm之内的位置之上形成所述第一外延层。
9.根据权利要求1所述的方法，
其中在所述第一选择性外延生长处理和所述第二选择性外延生长处理中，使用包含二氯硅烷、氯化氢和氢气的气体，并使用压力不小于10Pa且不大于1000Pa并且温度不小于700℃且不大于800℃的膜沉积条件。
10.根据权利要求1所述的方法，
其中在所述第一选择性外延生长处理和所述第二选择性外延生长处理中，使用包含硅烷、氯气和氢气的气体，并使用压力不小于10Pa且不大于1000Pa并且温度不小于500℃且不大于700℃的膜沉积条件。
11.根据权利要求1所述的方法，还包括以下步骤：
(d)在步骤(c)之后，在所述绝缘体上硅衬底之上沉积绝缘膜；以及
(e)在所述绝缘膜中形成耦合到所述第二外延层的插塞。
12.一种半导体器件，包括：
绝缘体上硅衬底，包括：
支撑衬底；
在所述支撑衬底上形成的掩埋绝缘膜；
在所述掩埋绝缘膜上形成的半导体层；
在所述半导体层侧上形成的隔离部分；以及
被所述隔离部分分隔的多个有源区；
其中所述多个有源区包括：
第一有源区，具有在第一方向上的长度大于或等于第一长度的宽度；以及
第二有源区，具有在所述第一方向上的长度小于所述第一长度的宽度；以及
其中，在所述第一有源区和所述第二有源区中的每一个中的所述半导体层上形成的外延层的外端部中，所述掩埋绝缘膜和所述半导体层之间的边界平面与所述外延层的所述外端部的倾斜表面之间的角度大于或等于30°。
13.根据权利要求12所述的半导体器件，
其中，在由所述半导体层和在所述半导体层之上层叠的所述外延层配置的层叠体中，从所述隔离部分的端部与所述半导体层之间的边界起60nm的范围之内的厚度是所述层叠体的中心部分的厚度的至少50％。
14.根据权利要求12所述的半导体器件，
其中在所述隔离部分中，在与所述第一有源区和所述第二有源区中的每一个的外周相邻的部分中形成凹部，所述第一有源区和所述第二有源区中的每一个中的所述半导体层的侧面的部分从所述凹部暴露；以及
其中在所述第一有源区和所述第二有源区中的每一个的所述外延层的外周端部被形成为伸出所述凹部之上并覆盖从所述凹部暴露的所述半导体层的侧面。
15.根据权利要求12所述的半导体器件，还包括：
在所述绝缘体上硅衬底之上形成的绝缘膜；以及
在所述绝缘膜中形成的耦合到所述外延层的插塞。
16.根据权利要求12所述的半导体器件，
其中在所述第一有源区和所述第二有源区中的每一个中形成场效应晶体管，并且所述第一方向是所述场效应晶体管的栅极电极的栅极宽度方向。
17.根据权利要求12所述的半导体器件，
其中所述第一长度为250nm。
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